JP5147403B2 - 歪みチャネルを備える二重ゲートデバイス - Google Patents

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Description

本発明は、半導体に関し、より詳しくは、非常に小さなサイズの半導体デバイスの製造に関する。
トランジスタ構造等の半導体デバイスでは、リソグラフィプロセスの改良に伴い、サイズの縮小化が進行している。しかし、１００ｎｍを大きく下回るトランジスタ構造の縮小化において、様々な課題に直面してきた。更に、約１００ｎｍ以下のサイズのトランジスタを使用する場合、従来の半導体製造装置によっては、注入を適切に制御することができない。チャネルドーパントの変動は、回路内におけるデバイスの均一性に悪影響を及ぼす。トランジスタが導電性になるときの従来のバルクトランジスタの閾値電圧を制御するため、チャネル内のドーパントが用いられる。しかし、チャネルドーピングは、必要とされるチャネル不純物の量が多いため、超薄型デバイスにとって有効な方法ではない。従って、高ドープされた超薄型デバイスでは、閾値電圧の変動の影響をより一層受け易くなる。更に、チャネルドーピングの高い濃度は、電子及びホール移動度の両方を低下させ、ソース／ゲート及びドレイン／ゲート接合の漏出を促進させてしまう。
バルクトランジスタ性能を向上させる技術として、歪みチャネルを備えるバルクトランジスタを提供することがある。このようなデバイスは、トランジスタのチャネルに歪みを付与する構造を有している。適切な歪みチャネルにより、電子及びホール移動度が高められて、より高いデバイス駆動性能を提供する伝導電流の増大が図られる。
歪みチャネルを備えるトランジスタの形成方法の一つとして、ソース及びドレインが形成される領域のシリコン材料を凹ませて、その凹部領域にストレス材料を再成長させる方法がある。しかし、薄型デバイスが提供される場合、ストレス材料のため利用される深さでは、チャネルを適切に歪ませるのに十分でない。この技術に関する別の問題として、シリコン材料がエッチング工程により凹まされることが挙げられる。
所望の深さでエッチング工程を停止させることは困難であり、ばらつきが生じ易い。加えて、残存する超薄型のシリコン上でのストレス材料の再成長に問題が生じる。また、超薄型シリコンは、ストレス材料の成長に必要な温度で凝集する可能性がある。更に、この方法は、公知のＦＩＮＦＥＴ構造又は任意の薄型トランジスタデバイスに適用されない。
チャネル内に応力を生じさせる別の公知の方法として、ストレス材料として基板を使用することが挙げられる。この方法の欠点は、ストレス材料がＳｉＧｅである場合、Ｇｅが誘電半導体の界面に拡散すると、ＳｉＧｅが界面準位の増加によりゲート誘電体を劣化させてしまうことである。ＳｉＧｅ材料のバンドギャップは小さい。従って、この方法の更に別の問題として、トランジスタのチャネル内に存在するＳｉＧｅにより、トランジスタがオフされている状態での電流の漏出を増大させてしまうことがある。更に、この方法は、公知のＦＩＮＦＥＴ構造又は任意の縦型薄体二重ゲートトランジスタに適用されない。
トランジスタチャネルに応力を付与する更に別の公知の方法として、トランジスタの活性領域上を覆う応力発生層の使用が挙げられる。しかし、ストレス材料は、チャネル上のストレス材料の影響が小さく抑えられるように、チャネルから十分に離間して配置されている。
一実施形態において、半導体層を提供するステップと、半導体層の第一部分上を覆うゲート誘電体を提供するステップとによって、半導体デバイスを形成する方法が提供される。ゲート電極が、ゲート誘電体上を覆うように提供される。ゲート電極及びゲート誘電体は、カプセル封止される。ストレス源材料は、第一部分の外側にある半導体層の第二部分上を覆うよう選択的に成長させられる。ストレス材料は、拡散源に変化する。ストレス材料の拡散源への変化は、下層の半導体層のチャネル領域内へのストレス材料の拡散量を調整することを含む。チャネルは、歪みチャネルになる。
薄型トランジスタのサイズが更に縮小するに伴い、より薄くされたチャネル領域により、トランジスタの閾値電圧が増大する。チャネルが形成される半導体層に対し、本明細書に記載されたＳｉＧｅ等の材料を用いることより、閾値電圧が低下し、それゆえに、サイズがより縮小される場合に生じる従来の薄型トランジスタにおける閾値電圧の増大を相殺する。更に、ゲート材料としてミッドギャップメタルを使用する場合、トランジスタ閾値電圧が高くなる。閾値電圧の上昇に対処するため、トランジスタ本体がドーピングされる。しかし、ドーピングは、トランジスタの電気性能を劣化させ、それにより、動作パラメータの変動を増大させる結果となる。ソース／ドレイン及びチャネル領域内への制御された拡散を提供するソース材料の使用により、本体をドーピングすることなく、ミッドギャップメタルを備えた低電圧（Ｖｔ）トランジスタが可能になる。
一実施形態では、本明細書において、半導体層と、半導体層の第一部分の第一側面に隣接した第一ゲート誘電体とを備える半導体デバイスが提供される。第一ゲート電極は、第一ゲート誘電体に隣接している。第二ゲート誘電体は、半導体層の第一部分の第二側面に隣接している。第二ゲート電極は、第二ゲート誘電体に隣接している。材料は、（ｉ）第一ゲート電極と第一ゲート誘電体、及び（ｉｉ）第二ゲート電極と第二ゲート誘電体のうちの少なくとも一つをカプセル封止する。歪みチャネル領域は、歪みチャネル領域の対向する端部に隣接し、かつ半導体層の第一部分の内部に存在する第一及び第二ヘテロ接合を備えている。半導体材料は、第一部分の外側にある半導体層の第二部分上を覆うよう選択的に成長させられる。半導体材料は、半導体層の材料とは異なる材料であり、半導体材料は、半導体層の第一及び第二部分の歪みチャネル領域の内部に拡散する半導体材料の量を制御することにより拡散源として使用される。一実施形態において、デバイスは、更に、半導体層内にソース／ドレインエクステンション領域と、第一ゲート電極及び第二ゲート電極のうちの一つ以上に隣接する少なくとも一つの側壁スペーサとを含む。少なくとも一つの側壁スペーサは、ソース／ドレインエクステンション領域に隣接して配置され、ソース／ドレイン領域は、ソース／ドレインエクステンション領域に隣接すると共に半導体層内に設けられている。別の実施形態において、ソース／ドレイン領域のシリサイド領域と、第一ゲート電極及び第二ゲート電極の少なくとも一つとが存在する。一実施形態において、第一ゲート電極及び第二ゲート電極は、単一のゲート電極である。別の実施形態において、半導体材料は、ゲルマニウム原子源及び炭素ドープシリコンから選択された少なくとも一つを含む。別の実施形態において、デバイスは、半導体層内にソース／ドレインエクステンション領域、第一及び第二ゲート電極とソース／ドレインエクステンション領域とに隣接する側壁スペーサを含む。ソース／ドレイン領域は、半導体層内のソース／ドレインエクステンション領域に隣接している。シリサイド領域は、ソース／ドレイン領域と、第一及び第二ゲート電極とに接触するように提供される。別の実施形態において、半導体層は、絶縁膜上に半導体基板の半導体層を含む。更に別の実施形態において、絶縁膜上の半導体基板は、シリコンオンインシュレータ（ＳＯＩ）基板を含む。一実施形態において、（ｉ）第一ゲート電極と第一ゲート誘電体、及び（ｉｉ）第二ゲート電極と第二ゲート誘電体のうち少なくとも一つの内部に拡散する酸素を最小限にするため、カプセル封止材料が用いられる。別の実施形態において、カプセル封止材は、窒化物又は酸化物、或いは窒化物及び酸化物の組み合わせである。別の実施形態において、半導体材料は、所望のＧｅ濃度のシリコンゲルマニウム（ＳｉＧｅ）を含む。別の実施形態において、所定の厚さの半導体材料では、半導体層の第一部分及び第二部分との内部に拡散されるＧｅの総量を保つため、所望のＧｅ濃度は、所定の厚さに対して反比例し、かつ酸化時間の関数である。更に別の実施形態において、所望Ｇｅ濃度は１５％より大きい。更に別の実施形態において、半導体材料は、半導体層の第二部分の内部に垂直に拡散され、更に、ソース／チャネル界面とドレイン／チャネル界面へと半導体層の第一部分の内部で横方向に拡散されて、歪みチャネル領域の各界面にヘテロ接合をそれぞれ形成する。更に別の実施形態において、半導体デバイスは、横型ＦＥＴデバイス又はＦｉｎＦＥＴの一つとして提供される。
別の実施形態において、本明細書には、半導体層と、その半導体層の第一部分の第一側面に隣接した第一ゲート誘電体とを備える半導体デバイスが提供される。第一ゲート電極は、第一ゲート誘電体に隣接している。第二ゲート誘電体は、半導体層の第一部分の第二側面に隣接している。第二ゲート電極は、第二ゲート誘電体に隣接している。カプセル封止構造又は材料は、（ｉ）第一ゲート電極と第一ゲート誘電体、及び（ｉｉ）第二ゲート電極と第二ゲート誘電体のうち少なくとも一つをカプセル封止する。歪みチャネル領域は、歪みチャネル領域の対向する端部に隣接すると共に、半導体層の第一部分の内部にある第一及び第二ヘテロ接合を備えている。選択的に成長される半導体材料は、第一部分の外側にある半導体層の第二部分上を覆うように設けられる。半導体材料は、半導体層の材料と異なる材料であることが好ましい。半導体材料は、半導体層の第一部分及び第二部分の歪みチャネル領域の内部に半導体材料が拡散する量を制御することで拡散源として使用される。ソース／ドレインエクステンション領域は、半導体層内に存在し、少なくとも一つの側壁スペーサは、第一ゲート電極及び第二ゲート電極のうちの一つ以上に隣接している。少なくとも一つの側壁スペーサは、更に、ソース／ドレインエクステンション領域に隣接して配置される。ソース／ドレイン領域は、ソース／ドレインエクステンション領域に隣接し、半導体層の第二部分の内部に設けられている。一実施形態において、半導体材料は、半導体層の第二部分の内部において垂直に拡散され、更に、歪みチャネル領域の各々の界面にヘテロ接合を形成するため、ソース／チャネル界面とドレイン／チャネル界面に半導体層の第一部分内を横方向に拡散される。一実施形態において、デバイスは、一実施例におけるＦｉｎＦＥＴのように、横型デバイス又は縦型デバイスとなるように形成される。
図中の要素は、簡単さや明確さのために図示されており、必ずしも実寸に従い描かれていないことは、当業者にとって明白である。例えば、図中の幾つかの要素の寸法は、本発明の実施形態を理解し易くするために、他の要素よりも誇張されているかもしれない。
本発明は、実施例により図示されており、添付の図面には限定されない。図中、類似の部材番号は、類似の要素を示す。
図１は、本発明による半導体デバイス１０を示す。基板１２が提供される。一実施形態において、基板１２はシリコンである。しかし、任意の半導体材料を使用してもよい。基板１２上を覆う誘電体層１４が形成される。ウエハボンディング又は酸素種材料の注入を用いて誘電体層１４が形成される。一実施形態において、誘電体層１４は酸化物である。半導体層１６が、誘電体層１４の一部を覆うように形成され、パターニングされる。一実施形態において、半導体層１６は、シリコンであり、半導体層１６の厚さで除算したゲート長に匹敵するアスペクト比が少なくとも３となる厚さを有している。従って、半導体層１６は相対的に薄い。半導体層１６には、隔離領域１８が隣接している。隔離領域１８は、材料の空隙又は任意の誘電体材料であることを理解すべきである。従って、一実施形態における隔離領域１８は空隙である。ゲート誘電体２０が、半導体層１６上を覆うように形成される。ゲート２２が、ゲート誘電体２０上を覆うように形成される。窒化物等の誘電体層２４は、ゲート２２及びゲート誘電体２０の周囲に形成される。誘電体層２４の組成物は、ゲート誘電体２０内に拡散する酸素を最小限に抑え、熱安定性も有する材料からなる。従って、窒化物に加え、他の材料を使用してもよい。
図２は、半導体デバイス１０の更なる処理を示す。図２において、半導体材料２６は、半導体デバイス１０のソース／ドレイン領域内への選択的な蒸着、又はエピタキシャル成長により形成される。一実施形態において、半導体材料２６は、ＳｉＧｅ又は純粋なＧｅであり、トランジスタチャネル内に応力を発生させる材料として使用される。更に別の実施形態において、半導体材料２６は、炭素ドープシリコンとして提供される。炭素ドープシリコンが提供される場合、下記に記載されるように、得られる歪みは、圧縮性ではなく、伸張性である。また、他の半導体材料を半導体材料２６として使用してもよい。また、いずれの半導体材料を選択するかにより、半導体デバイス１０の閾値電圧、Ｖｔに直接影響を及ぼす。他のストレス材料を使用してもよいことを理解すべきである。本実施形態において、半導体材料２６は、選択的に成長させられる。半導体材料２６は、種々の厚さを採用してもよい。
図３は、半導体デバイス１０の更なる処理を示す。具体的には、ＲＴＡ又は炉アニール等の熱工程を経て、半導体材料２６が、下層の半導体層１６内に拡散する。半導体材料２６は、ソース及びチャネル間の界面とドレイン及びチャネル間の界面とに対し横方向に拡散する。熱処理によって、半導体材料２６がＳｉＧｅ拡散源２８に変化する。拡散源２８は、蒸着又は成長したときの層内のＧｅ初期濃度から拡散した結果、減少したＧｅ濃度を有する。ＳｉＧｅ拡散源２８は、より低いＧｅ濃度を有する。図３の矢印に示すように、拡散源２８から半導体層１６内に拡散し、ゲート２２に向けて、及びゲート２２の下方に広がる。Ｇｅが拡散した結果、半導体層１６は、ストレス材料層３０になる。チャネル領域は、ゲート２２の下部に設けられる。ストレス材料層３０内へのＧｅの拡散により、歪みチャネル１７が形成される。歪みチャネルの縦破線による境界線は、Ｇｅの横方向への拡散により形成されるストレス材料層３０と歪みチャネル１７との間の境界を示している。ストレス材料層３０は、歪みチャネル１７に直接隣接しているため、チャネルに大きな影響を及ぼし得ることを理解すべきである。
別の実施形態において、ストレス材料層３０へのＧｅの拡散により、特定の半導体デバイスの要件に従う更なる熱処理又は酸化が継続して行われる。一実施形態において、前記更なる処理は、ストレス材料層３０及び歪みチャネル１７の両方に材料が均一に存在するまでの間、継続して行われる。この実施形態において、圧縮材料は、ソース、チャネル及びドレイン内に横方向に均一に存在する。ソース及びドレインからチャネルを通じて延びる略均一な圧縮層は、Ｐチャネル導電型トランジスタとして望ましい。残りの図は、こうした更なる処理を実行しない場合の構造を示すと共に、異なるチャネル及びソース／ドレイン材料を示す。
図４は、半導体デバイス１０の更なる処理を示す。具体的には、エクステンション注入が、ソース／ドレイン注入のために実施される。エクステンション注入によって、ストレス材料層３０及び拡散源２８の内部にドーパントが形成される。拡散源２８及びストレス材料層３０の内部に注入されたドーパントは、これら両方の層の内部にソース／ドレインエクステンションを形成するためアニールされる。
図５は、半導体デバイス１０の更なる処理を示す。具体的には、完成した機能を備えるトランジスタが形成される。側壁スペーサ３４は、従来の手法を用いて、誘電体層２４に隣接して形成される。熱アニール工程のステップは、注入されたドーパントの拡散によりドープされたソース／ドレイン領域３６を形成するために実施される。ストレス材料層３０の第一部分は、ソース／ドレイン領域３６を形成するようにドープされる。ストレス材料層３０の第二部分は、歪みチャネル１７を画定する縦破線と、ドープされたソース／ドレイン領域３６の端部との間のチャネル内に残存する。図５において二つの縦破線で示される二箇所のヘテロ接合は、歪みチャネル１７と、ドープされた各ソース／ドレイン領域３６との間に形成される。シリサイド領域３８は、拡散源２８及びゲート２２上を覆うように、従来の手法を用いて形成される。この時点で歪みチャネルとチャネル内にヘテロ接合とを備えたトランジスタが提供される。また、半導体デバイス１０は、側壁スペーサ３４の下層の拡散源２８の一部をなす高エクステンションをそれぞれ有する高ソース／ドレインを備えている。ストレス材料層３０は、歪みチャネル１７に対し極めて近接しているため、電子、ホール移動度及びトランジスタ伝導電流が向上する。
本発明の別の実施形態は、図２に示す構造の処理から開始される。図６は、酸素雰囲気下で、図２の半導体デバイス１０の半導体材料２６を酸化して得られる半導体デバイス４０を示す。説明を簡単にするため、図１、図２及び図６において、共通の要素に同じ番号を付し、共通の要素の形については繰り返さないこととする。酸化雰囲気は、Ｈ２Ｏ及び／又はＨＣｌを含む。酸化処理した結果、半導体層１６の一部は、シリコンゲルマニウム（ＳｉＧｅ）ストレス材料層４４になる。ＳｉＧｅを含まない半導体層１６の一部は、歪みチャネル１７として残存する。半導体材料２６は、被覆するＳｉＯ２絶縁層４２になる。絶縁層４２及びシリコンゲルマニウムストレス材料層４４の両方は、誘電体層１４を覆うように設けられる。この場合も、シリコンゲルマニウムストレス材料層４４の厚さは、シリコンゲルマニウムストレス材料層４４の厚さに対するゲート長のアスペクト比が少なくとも３となるようにすべきである。つまり、シリコンゲルマニウムストレス材料層４４は相対的に薄くなっている。従って、この形態では、シリコンゲルマニウムは、拡散のみではなく、むしろ酸化雰囲気によって、ストレス材料層４４内に形成される。この形態の利点は、シリコンゲルマニウムストレス材料層４４のゲルマニウム含有量が、図３のストレス材料層３０内でゲルマニウムが使用される場合よりも高くなることである。ＳｉＧｅ以外に他のストレス材料を使用してもよいことに注目すべきである。
図７は、半導体デバイス４０の更なる処理を示す。図７において、絶縁層４２は、半導体デバイス４０から除去される。一実施形態において、絶縁層４２は、ウェット式エッチング又はドライ式エッチング処理により除去される。歪みチャネル１７は、縦破線によって示される。ストレス材料層４４は、歪みチャネル１７に直接隣接し、それゆえに、歪みチャネル１７に大きな影響を及ぼすことに注目すべきである。
図８は、半導体デバイス４０の更なる処理を示す。高ソース／ドレインエクステンションは、半導体層４６の選択的成長又は蒸着により、誘電体層２４に隣接して形成される。一実施形態において、半導体層４６は、シリコンから形成されるが、シリコンゲルマニウム等の任意の半導体材料から形成してもよい。エクステンション注入は、ソース／ドレイン注入を行うために実施される。エクステンション注入によって、ストレス材料層４４と半導体層４６との間の界面にドーパントが形成される。半導体層４６及びストレス材料層４４の内部に注入されたドーパントはアニールされて、これらの層の両方にソース／ドレインエクステンションが形成される。半導体デバイス４０が薄体デバイスであるとの理由から、半導体層４６の存在により半導体デバイス４０のソース及びドレインとして使用される材料のシート抵抗が低下することに注目すべきである。抵抗の低下の原因は、ソース／ドレイン要素に存在する半導体材料の量の増大である。
図９は、半導体デバイス４０の更なる処理を示す。具体的には、完成した機能を備えるトランジスタが形成される。側壁委スペーサ５０は、従来の手法を用いて、誘電体層２４に隣接して形成される。熱アニール工程のステップは、注入されたドーパントの拡散によりドープされたソース／ドレイン領域５２を形成するために実施される。ストレス材料層４４の第一部分は、ドープされたソース／ドレイン領域５２を形成する。ストレス材料層４４の第二部分は、歪みチャネル１７を画定する縦破線と、ドープされたソース／ドレイン領域の端部との間のチャネル内に残存する。従って、図９において二つの縦破線で示される二箇所のヘテロ接合は、歪みチャネル１７と、ドープされた各ソース／ドレイン領域５２との間に形成される。シリサイド領域５４は、半導体層４６及びゲート２２上を覆うように、従来の手法を用いて形成される。この時点で歪みチャネルとチャネル内にヘテロ接合とを備えたトランジスタが提供される。また、半導体デバイス４０は、側壁スペーサ５０の下層の半導体層４６の一部をなす高エクステンションをそれぞれ有する高ソース／ドレインを備えている。ストレス材料層４４は、歪みチャネル１７に対し極めて近接しているため、電子、ホール移動度及びトランジスタ伝導電流が向上する。
図１０は、二重ゲートトランジスタの初期形成の半導体デバイス６０を示す。便宜上、図１〜図９による初期形成にて類似する要素には同じ番号が付されている。一実施形態において、本明細書に記載される二重ゲートトランジスタは、ＦＩＮＦＥＴとして提供される。他の二重ゲートトランジスタを形成してもよい。基板１２には、前述したように、被覆する誘電体層１４が提供される。誘電体層１４上を覆うシリコン層６２は、二重ゲートトランジスタのフィン構造として機能する。シリコン以外の半導体材料を使用してシリコン層６２を提供してもよいことを理解すべきである。シリコン層６２の一部は、その後、二重ゲートトランジスタのソース及びドレインとして機能する。酸化層６４が、シリコン層６２上を覆うように設けられる。酸化層６４は、（１）酸化バリアとして、及び（２）シリコン層６２と、酸化層６４上を覆う肉厚な絶縁体６６との間の応力緩衝体として機能する。ゲート６８が、肉厚な絶縁体６６上を覆うように設けられる。包囲する誘電体層７０は、バリアとして機能するようにゲート６８の周辺に形成される。
図１１は、図１０の１１−１１線に沿った断面図である。図１０について上述した部材番号に加え、シリコン層６２の縦側壁を包囲するゲート誘電体６７が開示されている。
図１２は、半導体材料７２がシリコン層６２上を覆い、かつ包囲することで選択的に成長又は蒸着された半導体デバイス６０の断面を示す。半導体材料７２は、シリコンゲルマニウム（ＳｉＧｅ）であり、シリコン炭素、炭素及び他の第四族元素又は合金等の他の材料から形成してもよい。
図１３は、アニールにより、半導体材料７２のゲルマニウムが空乏ＳｉＧｅ領域７４を形成するようにシリコン層６２内に拡散される半導体デバイス６０の断面を示す。図１３中の矢印は、Ｇｅが拡散ＳｉＧｅストレス層７６内に垂直及び水平方向に拡散される様子を示している。さて、チャネル領域は、縦破線で示すように、ゲート電極の下部に図示されている。ＳｉＧｅストレス層７６内へのＧｅの拡散により、歪みチャネル６３が形成される。Ｇｅは、歪みチャネル６３の近傍に位置している。歪みチャネル６３の縦破線は、半導体デバイス６０内のヘテロ接合を表している。
別の実施形態において、ストレス層７６内へのＧｅの拡散は、特定の半導体デバイスの要件に従う更なる熱処理又は酸化により継続して行われる。一実施形態において、更なる処理は、ストレス層７６及び歪みチャネル６３の両方に材料が均一に存在するまでの間、継続して行われる。この形態において、圧縮材料は、ソース、チャネル及びドレイン内に横方向に均一に存在する。ソース及びドレインからチャネルを通じて延びる略均一な圧縮層は、Ｐチャネル導電型トランジスタにとって望ましい。そのような実施形態では、チャネル内にヘテロ接合が存在しない。
図１４は、ソース／ドレインエクステンション注入が形成される半導体デバイス６０の断面を示す。エクステンション注入は、ソース／ドレイン注入のために実施される。エクステンション注入によって、ストレス層７６とＳｉＧｅ領域７４とを分離する破線で示されるストレス層７６とＳｉＧｅ領域７４との間の界面にドーパントが形成される。拡散ＳｉＧｅ領域７４及びストレス層７６の内部に注入されたドーパントは、これらの両方の層の内部にソース／ドレインエクステンション７７を形成するためアニールされる。従って、図１５中に二つの縦破線で示される二つのヘテロ接合は、歪みチャネル６３と各ソース／ドレインエクステンション７７との間に形成される。一実施形態において、歪みチャネルは、非ドープシリコンである。チャネルの各部分６５、６７は、各ヘテロ接合と、チャネル及びソース／ドレインエクステンション７７間の接合部との間にそれぞれ存在している。一実施形態において、部分６５、６７は、未ドープシリコンゲルマニウムであり、ソース／ドレインエクステンション７７は、ドープされたシリコンゲルマニウムである。
図１５は、完成した機能を備えるトランジスタが形成される半導体デバイス６０の断面を示す。側壁スペーサ８０は、従来の手法を用いて、誘電体層７０に隣接して形成される。熱アニール工程のステップは、注入されたドーパントの拡散によりドープされたソース／ドレイン領域８２を形成するために実施される。ストレス層７６の第一部分は、ソース／ドレイン領域８２を形成するようにドープされる。ストレス層７６の第二部分は、歪みチャネル６３を画定する縦破線と、ドープされたソース／ドレインエクステンション７７の端部との間の歪みチャネル６３に隣接して残存する。シリサイド領域８４は、ソース／ドレイン領域８２とゲート６８上を覆うように、従来の手法を用いて形成される。この時点で歪みチャネルとチャネル内にヘテロ接合とを備えたトランジスタが提供される。また、半導体デバイス６０は、側壁スペーサ８０の下層のＳｉＧｅ領域７４の前の部分である高エクステンションを有する高ソース／ドレインを備えている。ストレス層７６は、歪みチャネル６３に対し極めて近接しているため、電子、ホール移動度及びトランジスタ伝導電流が向上する。ＦＩＮＦＥＴ実施例が本明細書に開示されているが、歪みチャネルトランジスタは、本明細書における示唆を用いて、あらゆる二重ゲート構造に実施してもよいことを理解すべきである。
図１６は、二重ゲートトランジスタの初期形成を図１０〜図１２に示す半導体デバイス６０の形成により実施した半導体デバイス９０の断面を示す。便宜上、図１０〜図１２と図１６との間で共通な要素番号を使用し、それらの共通要素を繰り返さないことにする。図１６は、図１２の半導体デバイス６０の半導体材料７２を酸素雰囲気で酸化した後で得られる半導体デバイス９０を示す。酸化雰囲気は、Ｈ２Ｏ及び／又はＨＣｌを含む。シリコンゲルマニウム（ＳｉＧｅ）ストレス層９４及び被覆するＳｉＯ２絶縁層９２の両方は、誘電体層１４を覆うように設けられる。この場合も、シリコンゲルマニウムストレス層９４の厚さは、シリコンゲルマニウムストレス層９４の厚さに対するゲート長のアスペクト比が少なくとも３となるようにすべきである。つまり、シリコンゲルマニウムストレス層９４は相対的に薄くなっている。従って、この形態では、シリコンゲルマニウムは、拡散のみではなく、むしろ酸化雰囲気によって、ストレス層９４内に形成される。この形態の利点は、シリコンゲルマニウムストレス層９４のゲルマニウム含有量が、図１３のストレス層７６内でゲルマニウムが使用される場合よりも高くなることである。ＳｉＧｅ以外に他のストレス材料を使用してもよいことに注目すべきである。
図１７は、ＳｉＯ２絶縁層９２が半導体デバイス９０から除去された半導体デバイス９０の断面を示す。絶縁層９２は、ウェット式エッチング又はドライ式エッチング処理により除去される。
図１８は、シリコンゲルマニウムストレス層９４上を覆い、かつ包囲することで高ソース／ドレイン９６が選択的に成長又は蒸着された半導体デバイス９０の断面を示す。ストレス層９４は、シリコンゲルマニウム（ＳｉＧｅ）であり、シリコン炭素、炭素と他の第四族元素又は合金等の他の材料から形成してもよい。
図１９は、ソース／ドレインエクステンション注入が形成される半導体デバイス９０の断面を示す。エクステンション注入が、ソース／ドレイン注入のために実施される。エクステンション注入によって、ストレス層９４と高ソース／ドレイン９６との間の界面にドーパントが形成される。高ソース／ドレイン９６及びストレス層９４の内部に注入されたドーパントは、これらの両方の層の内部にソース／ドレインエクステンション９８を形成するためにアニールされる。その後、完成した機能を備えたトランジスが形成される。側壁スペーサ１００は、従来の手法を用いて、誘電体層７０に隣接して形成される。熱アニール工程のステップは、注入ドーパントの拡散によりドープされたソース／ドレイン領域１０２を形成するために実施される。ストレス層９４の第一部分は、ソース／ドレイン領域１０２を形成するようにドープされる。ストレス層９４の第二部分は、歪みチャネル６３を画定する縦破線と、ドープされたソース／ドレインエクステンション９８の端部との間の歪みチャネル６３に隣接して残存する。図１９において二つの縦破線で示される二箇所のヘテロ接合は、歪みチャネル６３と、各ソース／ドレインエクステンション９８との間に形成される。シリサイド領域１０４は、高ソース／ドレイン９６及びゲート６８上を覆う従来の手法を用いて形成される。この時点で歪みチャネルとチャネル内にヘテロ接合とを備えたトランジスタが提供される。また、半導体デバイス９０は、側壁スペーサ１００の下層の高く、ドープされたソース／ドレインエクステンション９８の一部をなす高エクステンションをそれぞれ有する高ソース／ドレイン９６を備えている。ストレス層９４は、歪みチャネル６３に対し極めて近接しているため、電子、ホール移動度及びトランジスタ伝導電流が向上する。ＦＩＮＦＥＴの実施例が本明細書に開示されているが、歪みチャネルトランジスタは、本明細書における示唆を用いてあらゆる二重ゲート構造に実施してもよいことを理解すべきである。
図２０及び図２１は、平面二重ゲートトランジスタ１１０の断面を示す。便宜上、図１〜図５に示す要素、並びに、類似の部材番号を含む要素が用いられる。従って、図２０及び図２１に示す全ての要素の形成について全てを説明する必要はないであろう。基板１２上に誘電体層１４を形成した後、ゲート１１は、幾つかある従来の手法のうちの一つを用いて、誘電体層１４内に形成される。被覆ゲート酸化物１１４が形成される。被覆ゲート酸化物１１４は、誘電体層１４の上面と共に平面をなす上面を備えている。ゲート酸化物１１６が、半導体層１６上を覆うように設けられる。ゲート１１８が、ゲート酸化物１１６上を覆うように設けられる。ゲート酸化物１１６及びゲート１１８の全表面は、誘電体層２４によって覆われる。従って、図２０のトランジスタ１１０は、二重ゲートを備えると共に、平面ゲートデバイスをなしている。
図２１は、残りの要素が図５の実施例中の同じ要素を得るために使用される類似の方法による完成したトランジスタ１１０を示す。ソース／ドレイン領域３６は、ストレス材料層３０及び拡散源２８の形成から上述したように製造される。従って、トランジスタ１１０は、ソースとチャネルとの間のヘテロ接合、並びに、ドレインとチャネルとの間のヘテロ接合を備える二重ゲートデバイスである。トランジスタ１１０は、ＦＩＮＦＥＴとは対照的に平面二重ゲートデバイスであり、圧縮性であれ、引っ張り性であれ、選択特性の歪みチャネルを備えている。
さて、トランジスタの性能を向上させる歪みチャネルを備えた半導体デバイスの形成方法が提供されたことは明らかである。ヘテロ接合、高ソース／ドレイン領域及び歪みチャネルを組み合わせることにより、トランジスタデバイスの性能が大きく向上する。本明細書では、形成方法について、バルクトランジスタデバイス及び二重ゲートトランジスタデバイスの両方の形成に関連して説明してきた。
前述の明細書において、本発明は、特定の実施例を参照して説明してきた。しかし、以下の請求項に記載の本発明の範囲から外れることなく、様々な改変及び変更を行えることは、当業者にとって明らかである。例えば、シリコン炭素、又はシリコンと合金を形成する任意の材料を、シリコンゲルマニウムに代えて使用してもよい。様々な伝導率を使用してもよく、異なるドーピング濃度を使用してもよい。様々なトランジスタ構造は、二重ゲート構造等、種々の複合ゲート構造を含む本明細書に示唆される歪みチャネル方法を実施してもよい。従って、明細書及び図面は、制限的意味ではなく、むしろ例示的意味でみなすべきであり、このような変更は、本発明の範囲内に含まれることを意図している。
利益、他の優位性、及び課題を解決する方法を、特定の実施例について上述してきた。しかし、これらの利益、優位性、課題を解決する方法、及び任意の利益、優位性、又は解決方法を生じさせるか、或いはより顕著にするあらゆる要素についても、何れかの又は全ての請求項の重要な、必須な、又は本質的な特徴又は要素であると解釈すべきではい。本明細書で用いる場合、「備える」、「備えている」等の用語又は他のあらゆる変形は、非排他的な包含を網羅することを意図している。即ち、列挙された要素を備えるプロセス、方法、物品、又は装置は、これらの要素のみを含むのではなく、明確には列挙されていないか、又はこうしたプロセス、方法、物品、又は装置に固有の他の要素を含んでもよい。「１つ」は、本明細書で用いる場合、１以上として定義される。「複数」は、本明細書で用いる場合、２以上として定義される。「別の」は、本明細書で用いる場合、少なくとも第二かそれ以上として定義される。「含む」及び／又は「有している」は、本明細書で用いる場合、「備える」として定義される。「連結」は、本明細書で用いる場合、接続として定義されるが、必ずしも直接的ではなく、必ずしも機械的ではないものとして規定される。
本発明の一実施形態による超薄型体トランジスタの形成方法を示す断面図。 本発明の一実施形態による超薄型体トランジスタの形成方法を示す断面図。 本発明の一実施形態による超薄型体トランジスタの形成方法を示す断面図。 本発明の一実施形態による超薄型体トランジスタの形成方法を示す断面図。 本発明の一実施形態による超薄型体トランジスタの形成方法を示す断面図。 本発明の別の実施形態による超薄型体トランジスタの形成方法を示す断面図。 本発明の別の実施形態による超薄型体トランジスタの形成方法を示す断面図。 本発明の別の実施形態による超薄型体トランジスタの形成方法を示す断面図。 本発明の別の実施形態による超薄型体トランジスタの形成方法を示す断面図。 本発明の一実施形態による超薄型二重ゲートデバイスの断面図。 本発明の一実施形態による超薄型二重ゲートデバイスの断面図。 本発明の一実施形態による超薄型二重ゲートデバイスの断面図。 本発明の一実施形態による超薄型二重ゲートデバイスの断面図。 本発明の一実施形態による超薄型二重ゲートデバイスの断面図。 本発明の一実施形態による超薄型二重ゲートデバイスの断面図。 本発明の別の実施形態による超薄型二重ゲートデバイスの断面図。 本発明の別の実施形態による超薄型二重ゲートデバイスの断面図。 本発明の別の実施形態による超薄型二重ゲートデバイスの断面図。 本発明の別の実施形態による超薄型二重ゲートデバイスの断面図。 本発明の更に別の実施形態による超薄型二重ゲート平面トランジスタの断面図。 本発明の更に別の実施形態による超薄型二重ゲート平面トランジスタの断面図。

Claims (5)

  1. 二重ゲートトランジスタ構造を有する半導体デバイスであって、
    前記二重ゲートトランジスタのフィン構造として機能する半導体層と、
    前記半導体層を覆うように形成される酸化層と、
    前記酸化層を覆うように形成される絶縁体と、
    前記絶縁体を覆うように形成されるゲート電極と、
    前記ゲート電極、前記酸化層及び前記絶縁体の周囲に形成される誘電体層と、
    前記半導体層の内部において前記ゲート電極の下部に形成される歪みチャネル領域であって、前記歪みチャネル領域の対向する端部に隣接した第一及び第二ヘテロ接合を有する歪みチャネル領域と、
    選択的に成長され、前記ゲート電極の外側にある前記半導体層を覆う半導体材料とを備え、
    前記半導体材料は、前記半導体層の材料とは異なる材料からなり、
    前記半導体材料は、前記歪みチャネル領域中に前記半導体材料が拡散する量を制御することにより、拡散源として使用される半導体デバイス。
  2. 請求項１記載の半導体デバイスは、更に、
    前記半導体層内のソース／ドレインエクステンション領域と、
    前記ゲート電極に隣接する少なくとも一つの側壁スペーサであって、前記ソース／ドレインエクステンション領域に隣接して配置される側壁スペーサと、
    前記ソース／ドレインエクステンション領域に隣接し、かつ前記半導体層内に存在するソース／ドレイン領域と
    を備える半導体デバイス。
  3. 請求項２記載の半導体デバイスは、更に、
    前記ソース／ドレイン領域のシリサイド領域と、
    前記ゲート電極のシリサイド領域と
    を備える半導体デバイス。
  4. 請求項１記載の半導体デバイスにおいて、
    前記半導体層は、絶縁基板上における半導体の半導体層を含む半導体デバイス。
  5. 請求項１記載の半導体デバイスにおいて、
    前記誘電体層は、前記ゲート電極及び前記酸化層のうちの少なくとも一つの内部に拡散する酸素を最小化する半導体デバイス。
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