JP3841598B2 - 半導体素子の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体素子及びその製造方法に関し、さらに詳しくは伝導層が含まれたゲートスペーサを有する半導体素子及びその製造方法に関する。
【０００２】
【従来の技術】
半導体素子の高集積化が急進展することによりゲート線幅の間隔は次第に狭くなっている。特にＬＤＤ（Lightly Doped Drain、以下「ＬＤＤ」と称する）構造のＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）でチャンネル長さが短くなるにしたがって、その特性面で限界を示している。このようなＬＬＤ構造を有するＭＯＳ電界効果トランジスタの特性低下をもたらす代表的な原因がホットエレクトロン（Hot electron）による飽和電流（saturation current）特性の劣化である。
【０００３】
これに対する改善方案として提示されたものの中の一つがシリサイドシリコン側壁ソース／ドレーン（Silicide Silicon Side wall Source/Drain）構造であるが、これに対する先行研究がIEEE Transactions on Electron Device (Vol.４４,NO.１１,November１９９７)に“A Hot-Carrier Degradation Mechanism and Electrical Characteristics in S4Dn-MOSFET”という題目で掲載されている。
【０００４】
図１は従来技術による伝導層が含まれたゲートスペーサを有する半導体素子を説明するために示した断面図である。
図１を参照すれば、半導体基板５１にゲート絶縁膜５３を介したゲート電極５５がポリシリコンで構成されている。ゲート電極５５両側壁は第１スペーサ絶縁膜５７により包まれ、第１スペーサ絶縁膜５７の外側は不純物がドーピングされた第２伝導性スペーサ５９に包まれている。第２伝導性スペーサ５９はソース／ドレーン領域６５の上部を覆うシリサイド層６１により再び包まれる。そしてゲート電極５５の上部には第２伝導性スペーサ５９とシリサイド層６１によるゲート電極５５の短絡を防止するための絶縁膜６３が形成されている。この絶縁膜６３は酸化膜と窒化膜の複合膜を使用して構成されている。そして、ＬＤＤ領域６７は第１スペーサ絶縁膜５７にイオン注入マスクにより形成している。
【０００５】
一般に半導体素子に強い電界を印加する時、半導体基板から生じるホットエレクトロンがＬＤＤ領域６７に隣接したゲート絶縁膜５３及び第１スペーサ絶縁膜５７に捕獲される。このように捕獲されたホットエレクトロンはキャリアの移動度を減少させることによって飽和電流のような半導体素子の特性を劣化させるという問題を発生する。第２伝導性スペーサ５９はゲート絶縁膜５３及び第１スペーサ絶縁膜５７に捕獲されたホットエレクトロンが抜け出る通路を作ることによって半導体素子の劣化を防止する重要な役割をする。すなわち、捕獲されたホットエレクトロンは第２伝導性スペーサ５９を通してソース／ドレーン領域６５またはＬＤＤ領域に抜け出ることによってホットエレクトロンによる半導体素子の劣化を抑制できる。
【０００６】
しかし、上述の従来技術は次のような問題点を有している。
第一に、シリサイド層６１と第２伝導性スペーサ５９とがゲート電極５５と短絡されることを防止するためには第１スペーサ絶縁膜５７がゲート電極５５を十分に包みながら薄く形成すべきである。しかしこのような第１スペーサ絶縁膜５７を具現することは工程上の多くの難しさが伴う。
【０００７】
第二に、ゲート電極５５の両側面と同様に、ゲート電極５５の上部もシリサイド層６１と第２伝導性スペーサ５９との短絡を防止するために絶縁膜６３を形成すべきことである。このような構造はゲート電極５５の上部にシリサイド層を形成できないため半導体素子が動作する時、遅延時間の延びをもたらして動作速度が落ちるという問題点がある。
【０００８】
【発明が解決しようとする課題】
本発明の目的は、ホットエレクトロンによる半導体素子の特性劣化を抑制し、ゲートとソース／ドレーン間の短絡問題を解決することができ、ゲート電極上にもシリサイド層を形成できる伝導層が含まれたゲートスペーサを備える半導体素子を提供することにある。
本発明の他の目的は、伝導層が含まれたゲートスペーサを備える半導体素子の製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
上記の課題を解決するために本発明の請求項１記載の半導体素子の製造方法によると、ゲート絶縁膜が形成された単結晶シリコン基板又はシリコンオンインシュレータ（ＳＯＩ： Silicon On Insulator ）基板からなる半導体基板上に、ポリシリコン膜からなるゲート電極を形成する工程と、前記ゲート電極をイオン注入マスクとして前記半導体基板に所定の不純物イオンを注入し、ＬＤＤ領域を形成する工程と、前記ゲート電極の両側壁に第１スペーサ絶縁膜を形成する工程と、前記ゲート電極及び前記第１スペーサ絶縁膜が形成された前記半導体基板の全面に、伝導性膜を堆積した後、前記伝導性膜に対する異方性エッチングを行い、前記第１スペーサ絶縁膜の両側壁に前記伝導性膜からなる第２伝導性スペーサを形成すると共に、更に過度エッチングを行い、前記ゲート電極及び前記第２伝導性スペーサの上部を一部除去して、前記第１スペーサ絶縁膜の上部を前記ゲート電極及び前記第２伝導性スペーサの上面から突起させる工程と、前記第２伝導性スペーサの両側壁に第３スペーサ絶縁膜を形成する工程と、前記半導体基板の表面に、前記ＬＤＤ領域に接続するソース／ドレーン領域を形成する工程と、前記ゲート電極の上面及び前記ソース／ドレーン領域の表面が露出された前記半導体基板の全面に、金属膜を堆積した後、急速熱処理を行い、前記金属膜のシリサイド化反応を起こして前記ゲート電極及び前記ソース／ドレーン領域上にシリサイド層を形成すると共に、前記第２伝導性スペーサを前記ソース／ドレーン領域に電気的に連結させる工程とを備えることを特徴とする。
【００１３】
第１スペーサ絶縁膜は、酸化膜（ＳｉＯ 2 ）又は酸化膜を含む複合膜で構成され、第３スペーサ絶縁膜は、窒化膜又は窒化膜を含む複合膜で構成される。これらの第１スペーサ絶縁膜及び第３スペーサ絶縁膜は、異方性エッチングを利用して形成される。
第２伝導性スペーサは、所定の不純物がドーピングされたポリシリコンを使用して形成される。
【００１４】
ソース／ドレーン領域を形成する工程は、第３絶縁膜スペーサが形成されたゲート電極をイオン注入マスクとして半導体基板に所定の不純物イオンを注入し、ソース／ドレーン領域を形成する。
金属膜は、コバルト層又はチタン層であり、シリサイド層は、ケイ化コバルト層又はチタン層である。
【００１５】
第２伝導性スペーサがソース／ドレーン領域と電気的に連結される工程は、ソース／ドレーン領域のシリサイド層の下部が急速熱処理工程で半導体基板の表面に露出したシリサイド層よりさらに広く拡張されながら前記第２伝導性スペーサと連結される工程である。
第２伝導性スペーサが前記ソース／ドレーン領域と電気的に連結される工程は、第２伝導性スペーサにドーピングされた不純物が急速熱処理工程で下部のＬＤＤ領域に拡散されソース／ドレーン領域と連結される工程である。
【００１６】
本発明によれば、半導体素子に強い電界が印加される時に生じるホットエレクトロンにより飽和電流特性の低下を抑制でき、伝導性のゲートスペーサを使用することによって引き起こされるゲートとソース／ドレーン間の短絡問題を解決し、ゲート電極上にもシリサイド層を形成して半導体素子の動作速度を改善することができる。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
図２から図８は、本発明による伝導層が含まれたゲートスペーサを有する半導体素子の製造方法を示す断面図である。
【００１８】
図２に示すように、単結晶シリコンまたはＳＯＩ型よりなる半導体基板１００にゲート絶縁膜１０４を形成し、ゲート絶縁膜１０４上に不純物がドーピングされたポリシリコン膜を積層してパタニングを進めてゲート電極１０２を形成する。そしてゲート電極１０２をイオン注入マスクとして半導体基板１００にイオン注入を実施してＬＤＤ領域１０６領域を形成する。続いて、第１スペーサ絶縁膜１０８に使われる絶縁膜、例えば酸化膜（ＳｉＯ2）または酸化膜の複合膜を半導体基板の全面に積層する。
【００１９】
図３に示すように、第１スペーサ絶縁膜１０８が形成された半導体基板１００に異方性エッチング（Anti-isotropic etching）を実施してＬＤＤ領域１０６及びゲート電極１０２の上部にある第１スペーサ絶縁膜１０８を取り除くことによって、第１スペーサ絶縁膜１０８’がゲート電極１０２の両側壁を包むように形成する。
図４に示すように、第１スペーサ絶縁膜１０８’が形成された半導体基板の全面に第２伝導性スペーサ１１０として使われる膜質、例えば不純物が１×１０19cm2以上の高濃度でドーピングされたポリシリコン膜をデポジットする。
【００２０】
図５に示すように、第２伝導性スペーサ１１０に対して異方性エッチングを進めて第２伝導性スペーサ１１０’が第１スペーサ絶縁膜１０８’を外側の部分を包むように形成する。この際、若干の過度エッチングを実施してゲート電極１０２の上部にあるポリシリコンが一部消耗されるようエッチングを進める。これにより、エッチング選択比差によって相対的にエッチングされない第１スペーサ絶縁膜の上部（Ａ）が第２伝導性スペーサ１１０’とゲート電極１０２間の絶縁効果を増大させ、第２伝導性スペーサ１１０’とゲート電極１０２間の短絡を抑制する。
【００２１】
図６に示すように、第２伝導性スペーサ１１０’が形成された半導体基板の全面に第３スペーサ絶縁膜１１２を１００〜５００Åの厚さで積層する。このような第３スペーサ絶縁膜１１２は窒化膜または窒化膜の複合膜を使用して形成することができる。
【００２２】
図７に示すように、窒化膜で構成された第３スペーサ絶縁膜１１２に異方性エッチング実施し、第３スペーサ絶縁膜１１２’が第２伝導性スペーサ１１０’を完全に包むように形成させる。続いて、第３スペーサ絶縁膜１１２’が形成されたゲート電極１０２をイオン注入マスクとして半導体基板１００にイオン注入を実施してＬＤＤ領域１０６よりさらに深い接合深さを有するソース／ドレーン領域１１４を形成する。
図８に示すように、第３スペーサ絶縁膜１１２’が形成された半導体基板の全面にシリサイド層形成のための金属層、例えばコバルトまたはチタンを積層して急速熱処理を実施する。このような急速熱処理はシリコンで構成されたゲート電極１０２上部及びソース／ドレーン領域１１４でシリサイド層形成のための金属層とシリサイド化反応を起こしシリサイド層１１６、１１８を形成する。そして第３スペーサ絶縁膜１１２’で包んだスペーサ領域ではシリサイド化反応が起こらず後続の洗浄工程でコバルトとチタンのようなシリサイド層形成のための金属層を容易に除去できる。
【００２３】
この際、急速熱処理を進める条件としては、第２伝導性スペーサ１１０’がＬＤＤ領域１０６またはソース／ドレーン領域１１４と電気的に連結されるように実施する必要がある。すなわち、急速熱処理を８５０℃で６０秒間実施するとソース／ドレーン領域１１４でシリサイド層１１８が下部に５００Å程度成長し、側面方向に約３００Å程度成長させながらシリサイド層１１８を形成するようになる。それゆえソース／ドレーン領域１１４上のシリサイド層１１８がさらに広く拡張されながら形成され、第２伝導性スペーサ１１０’とＬＤＤ領域１０６とを電気的に連結することができる。
【００２４】
そして急速熱処理工程で第２伝導性スペーサ１１０’を構成する１×１０19cm2以上の高濃度でドーピングされたポリシリコンの不純物が下部のＬＤＤ領域１０６に拡散され、ソース／ドレーン領域１１４と連結することができるように急速熱処理の諸般工程条件を調節することができる。
【００２５】
以下、伝導層を有するゲートスペーサを含む半導体素子の構造及び特性を説明する。
伝導性ゲートスペーサを含む半導体素子は、半導体基板と１００、半導体基板１００の所定領域にゲート絶縁膜１０４を介して構成されたゲート電極１０２と、ゲート電極の隣接半導体基板に構成されたＬＤＤ領域１０６及びソース／ドレーン領域１１４と、ゲート電極の両側壁を包む第１スペーサ絶縁膜１０８’と、第１スペーサ絶縁膜外側でゲート電極の両側壁を包む第２伝導性スペーサ１１０’と、第２伝導性スペーサ外側でゲート電極の両側壁を包む第３スペーサ絶縁膜１１２’と、ゲート電極の上部及びソース／ドレーン領域上に構成されたシリサイド層１１６、１１８よりなる。
【００２６】
第１スペーサ絶縁膜１０８’及び第３スペーサ絶縁膜１１２’により包まれた形態で構成された第２伝導性スペーサ１１０’との半導体素子に強い電界が印加される時生じるホットエレクトロンがゲート絶縁膜及びスペーサに捕獲されて飽和電流特性を劣化させることを防止する。そしてホットエレクトロンがＬＤＤ領域１０６またはソース／ドレーン領域１１４に流れられる通路を提供する。またゲート電極１０２上部でポリシリコンの一部が除去されるように過度エッチングして形成した第１スペーサ絶縁膜１０８’上部（図５のＡ）は、ゲート電極とソース／ドレーン領域が短絡されるという問題を解決する主要な役割をする。最後に、ソース／ドレーン領域１１４上のみならずゲート電極１０２上部で形成されたシリサイド層１１６は、従来のゲート電極上部を絶縁膜で形成する半導体素子と比較して、半導体素子の遅延時間を短縮させ半導体素子の動作速度を早くすることができる。
【００２７】
【発明の効果】
以上説明したように、本発明の半導体素子によると、半導体素子に強い電解が印加された時に生じるホットエレクトロンによる飽和電流特性の劣化を抑制できる。また、伝導性のゲートスペーサを使用することによって引き起こされ得るゲートとソース／ドレーン間の短絡を防止することができる。さらに、ソース／ドレーン領域のみならず、ゲート電極上にもシリサイド層を形成することにより、半導体素子の動作速度を向上させることができる。
本発明は前記の実施例に限らず、本発明が属する技術的思想内で当分野の通常の知識を有する者により多くの変形が可能なことが明白である。
【図面の簡単な説明】
【図１】従来の伝導層が含まれたゲートスペーサを有する半導体素子を示す断面図である。
【図２】本発明の一実施例による半導体素子を示す断面図である。
【図３】本発明の一実施例による半導体素子を示す断面図である。
【図４】本発明の一実施例による半導体素子を示す断面図である。
【図５】本発明の一実施例による半導体素子を示す断面図である。
【図６】本発明の一実施例による半導体素子を示す断面図である。
【図７】本発明の一実施例による半導体素子を示す断面図である。
【図８】本発明の一実施例による半導体素子を示す断面図である。
【符号の説明】
１００ 半導体基板
１０２ ゲート電極
１０４ ゲート絶縁膜
１０６ ＬＤＤ領域
１０８’ 第１スペーサ絶縁膜
１１０’ 第２伝導性スペーサ
１１２’ 第３スペーサ絶縁膜
１１４ ソース／ドレーン領域
１１６、１１８ シリサイド
【発明の属する技術分野】
本発明は半導体素子及びその製造方法に関し、さらに詳しくは伝導層が含まれたゲートスペーサを有する半導体素子及びその製造方法に関する。
【０００２】
【従来の技術】
半導体素子の高集積化が急進展することによりゲート線幅の間隔は次第に狭くなっている。特にＬＤＤ（Lightly Doped Drain、以下「ＬＤＤ」と称する）構造のＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）でチャンネル長さが短くなるにしたがって、その特性面で限界を示している。このようなＬＬＤ構造を有するＭＯＳ電界効果トランジスタの特性低下をもたらす代表的な原因がホットエレクトロン（Hot electron）による飽和電流（saturation current）特性の劣化である。
【０００３】
これに対する改善方案として提示されたものの中の一つがシリサイドシリコン側壁ソース／ドレーン（Silicide Silicon Side wall Source/Drain）構造であるが、これに対する先行研究がIEEE Transactions on Electron Device (Vol.４４,NO.１１,November１９９７)に“A Hot-Carrier Degradation Mechanism and Electrical Characteristics in S4Dn-MOSFET”という題目で掲載されている。
【０００４】
図１は従来技術による伝導層が含まれたゲートスペーサを有する半導体素子を説明するために示した断面図である。
図１を参照すれば、半導体基板５１にゲート絶縁膜５３を介したゲート電極５５がポリシリコンで構成されている。ゲート電極５５両側壁は第１スペーサ絶縁膜５７により包まれ、第１スペーサ絶縁膜５７の外側は不純物がドーピングされた第２伝導性スペーサ５９に包まれている。第２伝導性スペーサ５９はソース／ドレーン領域６５の上部を覆うシリサイド層６１により再び包まれる。そしてゲート電極５５の上部には第２伝導性スペーサ５９とシリサイド層６１によるゲート電極５５の短絡を防止するための絶縁膜６３が形成されている。この絶縁膜６３は酸化膜と窒化膜の複合膜を使用して構成されている。そして、ＬＤＤ領域６７は第１スペーサ絶縁膜５７にイオン注入マスクにより形成している。
【０００５】
一般に半導体素子に強い電界を印加する時、半導体基板から生じるホットエレクトロンがＬＤＤ領域６７に隣接したゲート絶縁膜５３及び第１スペーサ絶縁膜５７に捕獲される。このように捕獲されたホットエレクトロンはキャリアの移動度を減少させることによって飽和電流のような半導体素子の特性を劣化させるという問題を発生する。第２伝導性スペーサ５９はゲート絶縁膜５３及び第１スペーサ絶縁膜５７に捕獲されたホットエレクトロンが抜け出る通路を作ることによって半導体素子の劣化を防止する重要な役割をする。すなわち、捕獲されたホットエレクトロンは第２伝導性スペーサ５９を通してソース／ドレーン領域６５またはＬＤＤ領域に抜け出ることによってホットエレクトロンによる半導体素子の劣化を抑制できる。
【０００６】
しかし、上述の従来技術は次のような問題点を有している。
第一に、シリサイド層６１と第２伝導性スペーサ５９とがゲート電極５５と短絡されることを防止するためには第１スペーサ絶縁膜５７がゲート電極５５を十分に包みながら薄く形成すべきである。しかしこのような第１スペーサ絶縁膜５７を具現することは工程上の多くの難しさが伴う。
【０００７】
第二に、ゲート電極５５の両側面と同様に、ゲート電極５５の上部もシリサイド層６１と第２伝導性スペーサ５９との短絡を防止するために絶縁膜６３を形成すべきことである。このような構造はゲート電極５５の上部にシリサイド層を形成できないため半導体素子が動作する時、遅延時間の延びをもたらして動作速度が落ちるという問題点がある。
【０００８】
【発明が解決しようとする課題】
本発明の目的は、ホットエレクトロンによる半導体素子の特性劣化を抑制し、ゲートとソース／ドレーン間の短絡問題を解決することができ、ゲート電極上にもシリサイド層を形成できる伝導層が含まれたゲートスペーサを備える半導体素子を提供することにある。
本発明の他の目的は、伝導層が含まれたゲートスペーサを備える半導体素子の製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
上記の課題を解決するために本発明の請求項１記載の半導体素子の製造方法によると、ゲート絶縁膜が形成された単結晶シリコン基板又はシリコンオンインシュレータ（ＳＯＩ： Silicon On Insulator ）基板からなる半導体基板上に、ポリシリコン膜からなるゲート電極を形成する工程と、前記ゲート電極をイオン注入マスクとして前記半導体基板に所定の不純物イオンを注入し、ＬＤＤ領域を形成する工程と、前記ゲート電極の両側壁に第１スペーサ絶縁膜を形成する工程と、前記ゲート電極及び前記第１スペーサ絶縁膜が形成された前記半導体基板の全面に、伝導性膜を堆積した後、前記伝導性膜に対する異方性エッチングを行い、前記第１スペーサ絶縁膜の両側壁に前記伝導性膜からなる第２伝導性スペーサを形成すると共に、更に過度エッチングを行い、前記ゲート電極及び前記第２伝導性スペーサの上部を一部除去して、前記第１スペーサ絶縁膜の上部を前記ゲート電極及び前記第２伝導性スペーサの上面から突起させる工程と、前記第２伝導性スペーサの両側壁に第３スペーサ絶縁膜を形成する工程と、前記半導体基板の表面に、前記ＬＤＤ領域に接続するソース／ドレーン領域を形成する工程と、前記ゲート電極の上面及び前記ソース／ドレーン領域の表面が露出された前記半導体基板の全面に、金属膜を堆積した後、急速熱処理を行い、前記金属膜のシリサイド化反応を起こして前記ゲート電極及び前記ソース／ドレーン領域上にシリサイド層を形成すると共に、前記第２伝導性スペーサを前記ソース／ドレーン領域に電気的に連結させる工程とを備えることを特徴とする。
【００１３】
第１スペーサ絶縁膜は、酸化膜（ＳｉＯ 2 ）又は酸化膜を含む複合膜で構成され、第３スペーサ絶縁膜は、窒化膜又は窒化膜を含む複合膜で構成される。これらの第１スペーサ絶縁膜及び第３スペーサ絶縁膜は、異方性エッチングを利用して形成される。
第２伝導性スペーサは、所定の不純物がドーピングされたポリシリコンを使用して形成される。
【００１４】
ソース／ドレーン領域を形成する工程は、第３絶縁膜スペーサが形成されたゲート電極をイオン注入マスクとして半導体基板に所定の不純物イオンを注入し、ソース／ドレーン領域を形成する。
金属膜は、コバルト層又はチタン層であり、シリサイド層は、ケイ化コバルト層又はチタン層である。
【００１５】
第２伝導性スペーサがソース／ドレーン領域と電気的に連結される工程は、ソース／ドレーン領域のシリサイド層の下部が急速熱処理工程で半導体基板の表面に露出したシリサイド層よりさらに広く拡張されながら前記第２伝導性スペーサと連結される工程である。
第２伝導性スペーサが前記ソース／ドレーン領域と電気的に連結される工程は、第２伝導性スペーサにドーピングされた不純物が急速熱処理工程で下部のＬＤＤ領域に拡散されソース／ドレーン領域と連結される工程である。
【００１６】
本発明によれば、半導体素子に強い電界が印加される時に生じるホットエレクトロンにより飽和電流特性の低下を抑制でき、伝導性のゲートスペーサを使用することによって引き起こされるゲートとソース／ドレーン間の短絡問題を解決し、ゲート電極上にもシリサイド層を形成して半導体素子の動作速度を改善することができる。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
図２から図８は、本発明による伝導層が含まれたゲートスペーサを有する半導体素子の製造方法を示す断面図である。
【００１８】
図２に示すように、単結晶シリコンまたはＳＯＩ型よりなる半導体基板１００にゲート絶縁膜１０４を形成し、ゲート絶縁膜１０４上に不純物がドーピングされたポリシリコン膜を積層してパタニングを進めてゲート電極１０２を形成する。そしてゲート電極１０２をイオン注入マスクとして半導体基板１００にイオン注入を実施してＬＤＤ領域１０６領域を形成する。続いて、第１スペーサ絶縁膜１０８に使われる絶縁膜、例えば酸化膜（ＳｉＯ2）または酸化膜の複合膜を半導体基板の全面に積層する。
【００１９】
図３に示すように、第１スペーサ絶縁膜１０８が形成された半導体基板１００に異方性エッチング（Anti-isotropic etching）を実施してＬＤＤ領域１０６及びゲート電極１０２の上部にある第１スペーサ絶縁膜１０８を取り除くことによって、第１スペーサ絶縁膜１０８’がゲート電極１０２の両側壁を包むように形成する。
図４に示すように、第１スペーサ絶縁膜１０８’が形成された半導体基板の全面に第２伝導性スペーサ１１０として使われる膜質、例えば不純物が１×１０19cm2以上の高濃度でドーピングされたポリシリコン膜をデポジットする。
【００２０】
図５に示すように、第２伝導性スペーサ１１０に対して異方性エッチングを進めて第２伝導性スペーサ１１０’が第１スペーサ絶縁膜１０８’を外側の部分を包むように形成する。この際、若干の過度エッチングを実施してゲート電極１０２の上部にあるポリシリコンが一部消耗されるようエッチングを進める。これにより、エッチング選択比差によって相対的にエッチングされない第１スペーサ絶縁膜の上部（Ａ）が第２伝導性スペーサ１１０’とゲート電極１０２間の絶縁効果を増大させ、第２伝導性スペーサ１１０’とゲート電極１０２間の短絡を抑制する。
【００２１】
図６に示すように、第２伝導性スペーサ１１０’が形成された半導体基板の全面に第３スペーサ絶縁膜１１２を１００〜５００Åの厚さで積層する。このような第３スペーサ絶縁膜１１２は窒化膜または窒化膜の複合膜を使用して形成することができる。
【００２２】
図７に示すように、窒化膜で構成された第３スペーサ絶縁膜１１２に異方性エッチング実施し、第３スペーサ絶縁膜１１２’が第２伝導性スペーサ１１０’を完全に包むように形成させる。続いて、第３スペーサ絶縁膜１１２’が形成されたゲート電極１０２をイオン注入マスクとして半導体基板１００にイオン注入を実施してＬＤＤ領域１０６よりさらに深い接合深さを有するソース／ドレーン領域１１４を形成する。
図８に示すように、第３スペーサ絶縁膜１１２’が形成された半導体基板の全面にシリサイド層形成のための金属層、例えばコバルトまたはチタンを積層して急速熱処理を実施する。このような急速熱処理はシリコンで構成されたゲート電極１０２上部及びソース／ドレーン領域１１４でシリサイド層形成のための金属層とシリサイド化反応を起こしシリサイド層１１６、１１８を形成する。そして第３スペーサ絶縁膜１１２’で包んだスペーサ領域ではシリサイド化反応が起こらず後続の洗浄工程でコバルトとチタンのようなシリサイド層形成のための金属層を容易に除去できる。
【００２３】
この際、急速熱処理を進める条件としては、第２伝導性スペーサ１１０’がＬＤＤ領域１０６またはソース／ドレーン領域１１４と電気的に連結されるように実施する必要がある。すなわち、急速熱処理を８５０℃で６０秒間実施するとソース／ドレーン領域１１４でシリサイド層１１８が下部に５００Å程度成長し、側面方向に約３００Å程度成長させながらシリサイド層１１８を形成するようになる。それゆえソース／ドレーン領域１１４上のシリサイド層１１８がさらに広く拡張されながら形成され、第２伝導性スペーサ１１０’とＬＤＤ領域１０６とを電気的に連結することができる。
【００２４】
そして急速熱処理工程で第２伝導性スペーサ１１０’を構成する１×１０19cm2以上の高濃度でドーピングされたポリシリコンの不純物が下部のＬＤＤ領域１０６に拡散され、ソース／ドレーン領域１１４と連結することができるように急速熱処理の諸般工程条件を調節することができる。
【００２５】
以下、伝導層を有するゲートスペーサを含む半導体素子の構造及び特性を説明する。
伝導性ゲートスペーサを含む半導体素子は、半導体基板と１００、半導体基板１００の所定領域にゲート絶縁膜１０４を介して構成されたゲート電極１０２と、ゲート電極の隣接半導体基板に構成されたＬＤＤ領域１０６及びソース／ドレーン領域１１４と、ゲート電極の両側壁を包む第１スペーサ絶縁膜１０８’と、第１スペーサ絶縁膜外側でゲート電極の両側壁を包む第２伝導性スペーサ１１０’と、第２伝導性スペーサ外側でゲート電極の両側壁を包む第３スペーサ絶縁膜１１２’と、ゲート電極の上部及びソース／ドレーン領域上に構成されたシリサイド層１１６、１１８よりなる。
【００２６】
第１スペーサ絶縁膜１０８’及び第３スペーサ絶縁膜１１２’により包まれた形態で構成された第２伝導性スペーサ１１０’との半導体素子に強い電界が印加される時生じるホットエレクトロンがゲート絶縁膜及びスペーサに捕獲されて飽和電流特性を劣化させることを防止する。そしてホットエレクトロンがＬＤＤ領域１０６またはソース／ドレーン領域１１４に流れられる通路を提供する。またゲート電極１０２上部でポリシリコンの一部が除去されるように過度エッチングして形成した第１スペーサ絶縁膜１０８’上部（図５のＡ）は、ゲート電極とソース／ドレーン領域が短絡されるという問題を解決する主要な役割をする。最後に、ソース／ドレーン領域１１４上のみならずゲート電極１０２上部で形成されたシリサイド層１１６は、従来のゲート電極上部を絶縁膜で形成する半導体素子と比較して、半導体素子の遅延時間を短縮させ半導体素子の動作速度を早くすることができる。
【００２７】
【発明の効果】
以上説明したように、本発明の半導体素子によると、半導体素子に強い電解が印加された時に生じるホットエレクトロンによる飽和電流特性の劣化を抑制できる。また、伝導性のゲートスペーサを使用することによって引き起こされ得るゲートとソース／ドレーン間の短絡を防止することができる。さらに、ソース／ドレーン領域のみならず、ゲート電極上にもシリサイド層を形成することにより、半導体素子の動作速度を向上させることができる。
本発明は前記の実施例に限らず、本発明が属する技術的思想内で当分野の通常の知識を有する者により多くの変形が可能なことが明白である。
【図面の簡単な説明】
【図１】従来の伝導層が含まれたゲートスペーサを有する半導体素子を示す断面図である。
【図２】本発明の一実施例による半導体素子を示す断面図である。
【図３】本発明の一実施例による半導体素子を示す断面図である。
【図４】本発明の一実施例による半導体素子を示す断面図である。
【図５】本発明の一実施例による半導体素子を示す断面図である。
【図６】本発明の一実施例による半導体素子を示す断面図である。
【図７】本発明の一実施例による半導体素子を示す断面図である。
【図８】本発明の一実施例による半導体素子を示す断面図である。
【符号の説明】
１００ 半導体基板
１０２ ゲート電極
１０４ ゲート絶縁膜
１０６ ＬＤＤ領域
１０８’ 第１スペーサ絶縁膜
１１０’ 第２伝導性スペーサ
１１２’ 第３スペーサ絶縁膜
１１４ ソース／ドレーン領域
１１６、１１８ シリサイド
Claims (9)
- ゲート絶縁膜が形成された単結晶シリコン基板又はシリコンオンインシュレータ基板からなる半導体基板上に、ポリシリコン膜からなるゲート電極を形成する工程と、
前記ゲート電極をイオン注入マスクとして前記半導体基板に所定の不純物イオンを注入し、ＬＤＤ領域を形成する工程と、
前記ゲート電極の両側壁に第１スペーサ絶縁膜を形成する工程と、
前記ゲート電極及び前記第１スペーサ絶縁膜が形成された前記半導体基板の全面に、伝導性膜を堆積した後、前記伝導性膜に対する異方性エッチングを行い、前記第１スペーサ絶縁膜の両側壁に前記伝導性膜からなる第２伝導性スペーサを形成すると共に、更に過度エッチングを行い、前記ゲート電極及び前記第２伝導性スペーサの上部を一部除去して、前記第１スペーサ絶縁膜の上部を前記ゲート電極及び前記第２伝導性スペーサの上面から突起させる工程と、
前記第２伝導性スペーサの両側壁に第３スペーサ絶縁膜を形成する工程と、
前記半導体基板の表面に、前記ＬＤＤ領域に接続するソース／ドレーン領域を形成する工程と、
前記ゲート電極の上面及び前記ソース／ドレーン領域の表面が露出された前記半導体基板の全面に、金属膜を堆積した後、急速熱処理を行い、前記金属膜のシリサイド化反応を起こして前記ゲート電極及び前記ソース／ドレーン領域上にシリサイド層を形成すると共に、前記第２伝導性スペーサを前記ソース／ドレーン領域に電気的に連結させる工程とを備えることを特徴とする半導体素子の製造方法。 - 前記第１スペーサ絶縁膜は、酸化膜（ＳｉＯ 2 ）又は酸化膜を含む複合膜で構成することを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記第３スペーサ絶縁膜は、窒化膜又は窒化膜を含む複合膜で構成することを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記第１スペーサ絶縁膜及び第３スペーサ絶縁膜は、異方性エッチングを利用して形成することを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記第２伝導性スペーサは、不純物がドーピングされたポリシリコンを使用して形成することを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記ソース／ドレーン領域を形成する工程は、前記第３絶縁膜スペーサが形成された前記ゲート電極をイオン注入マスクとして前記半導体基板に所定の不純物イオンを注入し、ソース／ドレーン領域を形成する工程であることを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記金属膜は、コバルト層又はチタン層であり、前記シリサイド層は、ケイ化コバルト層又はチタン層であることを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記第２伝導性スペーサが前記ソース／ドレーン領域と電気的に連結される工程は、前記ソース／ドレーン領域の前記シリサイド層の下部が前記急速熱処理工程で前記半導体基板の表面に露出した前記シリサイド層よりさらに広く拡張されながら前記第２伝導性スペーサと連結される工程であることを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記第２伝導性スペーサが前記ソース／ドレーン領域と電気的に連結される工程は、前記第２伝導性スペーサにドーピングされた不純物が前記急速熱処理工程で下部の前記ＬＤＤ領域に拡散され前記ソース／ドレーン領域と連結される工程であることを特徴とする請求項１に記載の半導体素子の製造方法。
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