JP4619140B2 - Mos型電界効果トランジスタ及びその製造方法 - Google Patents
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Description
この短チャンネル効果を抑制して良好な特性のトランジスタを実現するために、一般的にはゲート長の減少に合わせてチャネル部の不純物濃度を増加させ、また、寄生抵抗低減のためにソース・ドレイン領域の濃度を高くする必要があるが、それに伴いソース・ドレイン領域のpn接合容量は増大し、寄生容量の充放電に要する時間が増加して高速化を阻害する要因となる。
また、特許文献2では、Si基板内に埋め込み酸化物を形成し、この上のSi上に、SiGeC結晶を堆積することで、MOSトランジスタの性能を向上する技術が開示されている。
また、このMOS型電界効果トランジスタの製造方法により、プロセス工程を大幅に変更することなく、既存プロセスとの整合性が高く、コスト的に優位性があるMOS型電界効果トランジスタを提供することを課題とする。
1.本発明のMOS型電界効果トランジスタの製造方法は、基板上に第1膜を形成する工程と、前記第1膜上に半導体膜を形成する工程と、前記半導体膜上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の側壁を覆う第1のサイドウォールを形成する工程と、前記ゲート電極及び第1のサイドウォールをマスクとして、前記半導体膜、前記第1膜及び前記基板をエッチングし、前記基板に段差部を形成する工程と、前記基板をエッチングする工程の後、前記第1膜を除去して前記半導体膜の下に中空部分を形成する工程と、
前記基板上、前記中空部分及び前記半導体膜の前記段差部の側壁を覆う絶縁膜を形成する工程と、前記絶縁膜をエッチバックし、前記中空部分に埋め込まれた埋め込み酸化膜を形成するとともに、前記段差部の側壁に第2のサイドウォールを形成する工程と、前記埋め込み酸化膜及び第2のサイドウォールを形成した後、前記基板及び第2のサイドウォール上にシリコン層を形成する工程と、前記シリコン層に不純物を注入してソース・ドレイン領域を形成する工程と、を有することを特徴とする。
3.前記第2のサイドウォールは、CVD法によるシリコン酸化膜からなることを特徴とする。
4.前記第2のサイドウォールは、熱酸化によるシリコン酸化膜からなることを特徴とする。
また、このMOS型電界効果トランジスタの製造方法により、プロセス工程を大幅に変更することなく、既存プロセスとの整合性が高く、コスト的に優位性があるMOS型電界効果トランジスタを提供することができる。
図1に示すように、ボックス酸化膜5は、ゲート電極3側壁の第1のサイドウォール16直下の範囲内で、チャネル領域下にのみに形成され、ソース・ドレイン領域直下には形成されない。このために、SOI膜厚が薄い場合でも寄生領域4の厚さを十分に確保でき、寄生抵抗を低減できる。また、第2のサイドウォールは、ゲート電極3側の第1のサイドウォールに自己整合して、ボックス酸化膜の側壁に延在して下方へ向かって伸びており、ソース・ドレイン領域のpn接合界面と重なるように形成されている。これにより、接合容量も低減でき、トランジスタを高速化できる。
本構造は、Si基板上に商用のCVD装置で、Siと選択エッチングが可能な材料として、例えばSiGe等を含むヘテロ接合層を成長し、その層をシリコン酸化膜で置き換え、その側壁に第2のサイドウォールを形成することで作製できるため、SOI基板を必要とせず、SOI基板コストを削除でき、製造コストを削減できる。
また、チャネル下のボックス酸化膜5を熱酸化工程で形成することで、チャネルSiに面内引張り歪を印加することができ、移動度を向上し、さらに高速化できる。
図2、図3、図4は、実施例1に係るMOS型電界効果トランジスタの製造プロセスを示す図である。図2(a)は、Si/SiGe積層構造にゲート絶縁膜、ゲート電極を形成した状態を示す図である。図2(b)は、ソース/ドレイン領域にエッチングを施した状態を示す図である。図2(c)は、Si/SiGe層を除去した状態を示す図である。図3(d)は、シリコン酸化膜を堆積した状態を示す図である。図3(e)は、サイドウォールを形成した状態を示す図である。図3(f)は、ソース・ドレイン領域を形成した状態を示す図である。図4(g)は、コンタクトエッチングストップ膜を形成した状態を示す図である。図4(h)は、層間絶縁膜を形成し、コンタクトホールをあけ、電極を形成した状態を示す図である。
本構造は、チャネル領域下のみにボックス酸化膜5があり、さらに、ゲート電極3の側面又は第1のサイドウォール16の外端部ではボックス酸化膜5の側壁に延在する第2のサイドウォールは下方へ向かって伸びており、ソース・ドレイン領域直下にはないため、低寄生抵抗、高移動度を低コストで実現することができる。
なお、本実施例では、第2のサイドウォールをSiO2の1層にしているが、SiO2とにSiONを積層した2層の絶縁膜にしてもよい。これにより、第2のサイドウォールから基板に印加される歪みを制御し、駆動電流を最適化し、増大化がすることが可能になる。
図5、図6、図7は、実施例2に係るMOS型電界効果トランジスタの製造プロセスを示す図である。図5(a)は、Si/SiGe積層構造にゲート絶縁膜、ゲート電極を形成した状態を示す図である。図5(b)は、ソース/ドレイン領域にエッチングを施した状態を示す図である。図5(c)は、Si/SiGe層を除去した状態を示す図である。図6(d)は、熱酸化工程によりシリコン酸化膜を堆積した状態を示す図である。図6(e)は、サイドウォールを形成した状態を示す図である。図6(f)は、ソース・ドレイン領域を形成した状態を示す図である。図7(g)は、コンタクトエッチングストップ膜を形成した状態を示す図である。図7(h)は、層間絶縁膜を形成し、コンタクトホールをあけ、電極を形成した状態を示す図である。
次に、図7に示すように、活性化アニールにより注入イオンを活性化した後、シリサイド11として、例えばNiSiを形成する。その後、NiSiの上にコンタクトエッチングストップ膜10として、例えば、テンサイルストレスをもつシリコン窒化(SiN)膜10を形成し、層間絶縁膜12を形成してコンタクトホールをあけ、電極13を形成することで実施例2のMOS型電界効果トランジスタができあがる。
本構造も、実施例1と同様に、チャネル領域下のみにボックス酸化膜5があり、さらに、ゲート電極3の側面又は第1のサイドウォール16の外端部ではボックス酸化膜5の側壁に延在する第2のサイドウォールは下方へ向かって伸びており、ソース・ドレイン領域直下にはないため、低寄生抵抗、高移動度を低コストで実現することができる。
また、チャネル領域下のボックス酸化膜を熱酸化工程で形成することで、チャネルSiに面内引張り歪を印加することができ、移動度を向上し、さらに高速化できる。
なお、本実施例では、第2のサイドウォールをSiO2の1層にしているが、SiO2とにSiONを積層した2層の絶縁膜にしてもよい。これにより、第2のサイドウォールから基板に印加される歪みを制御し、駆動電流を最適化し、増大化がすることが可能になる。
2 SiGe層
3 ゲート電極
4 寄生抵抗領域
5 ボックス絶縁膜
6 第2のサイドウォール
7 ゲート絶縁膜
10 コンタクトエッチングストップ膜(SiN)
11 シリサイド
12 層間絶縁膜
13 電極
16 第1のサイドウォール
Claims (4)
- 基板上に第1膜を形成する工程と、
前記第1膜上に半導体膜を形成する工程と、
前記半導体膜上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の側壁を覆う第1のサイドウォールを形成する工程と、
前記ゲート電極及び第1のサイドウォールをマスクとして、前記半導体膜、前記第1膜及び前記基板をエッチングし、前記基板に段差部を形成する工程と、
前記基板をエッチングする工程の後、前記第1膜を除去して前記半導体膜の下に中空部分を形成する工程と、
前記基板上、前記中空部分及び前記半導体膜の前記段差部の側壁を覆う絶縁膜を形成する工程と、
前記絶縁膜をエッチバックし、前記中空部分に埋め込まれた埋め込み酸化膜を形成するとともに、前記段差部の側壁に第2のサイドウォールを形成する工程と、
前記埋め込み酸化膜及び第2のサイドウォールを形成した後、前記基板及び第2のサイドウォール上にシリコン層を形成する工程と、
前記シリコン層に不純物を注入してソース・ドレイン領域を形成する工程と、を有する
ことを特徴とするMOS型電界効果トランジスタの製造方法。 - 請求項1に記載のMOS型電界効果トランジスタの製造方法において、
前記埋め込み酸化膜は、前記ソース・ドレイン領域と前記チャネル層との間で、ゲートバイアス印加により反転層が形成される領域より下に形成される
ことを特徴とするMOS型電界効果トランジスタの製造方法。 - 請求項1又は2に記載のMOS型電界効果トランジスタの製造方法において、
前記絶縁膜は、CVD法によるシリコン酸化膜からなる
ことを特徴とするMOS型電界効果トランジスタの製造方法。 - 請求項1又は2に記載のMOS型電界効果トランジスタの製造方法において、
前記絶縁膜は、熱酸化によるシリコン酸化膜からなる
ことを特徴とするMOS型電界効果トランジスタの製造方法。
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