JP5055846B2

JP5055846B2 - 半導体装置およびその製造方法

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Publication number: JP5055846B2
Application number: JP2006160717A
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Inventors: 俊利王; 晃計大野; 肇宇賀神
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Priority date: 2006-06-09
Filing date: 2006-06-09
Publication date: 2012-10-24
Anticipated expiration: 2026-06-09
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Description

本発明は、絶縁ゲート型の電界効果トランジスタのチャネル層に歪みシリコン層を用いた半導体装置およびその製造方法に関する。

ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の微細化に伴い、特に３２ｎｍノード技術以降のデバイスにおいては、デバイスの性能、例えばオン電流Ｉonを如何にして向上するかが大きな技術課題となっている。これを解決する方法の一つとして、局所応力（Local stress）によってチャネルに歪みを導入する方法がある。この局所歪みに関する代表例として、圧縮応力が内在する窒化シリコン(ＳｉＮ)のライナー膜をＭＯＳＦＥＴの表面に形成してチャネル部分に引張歪み発生させ、電子移動度を向上させる方法がある。また、ソース・ドレイン部を局部的にリセスエッチング（Recess etching）した後、エピタキシャル成長によるシリコンゲルマニウム（ＳｉＧｅ）からなる応力膜を形成し、チャネル部に圧縮歪みを発生させ、正孔移動度を向上する方法がある（例えば、非特許文献１参照）。また、引張応力が内在する窒化シリコン（ＳｉＮ）のライナー膜をＭＯＳＦＥＴの表面に形成してチャネル部分に圧縮歪み発生させ、正孔移動度を向上させる方法もある（例えば、非特許文献２参照）。

しかし集積微細化のため、素子のピッチ、ソース・ドレイン領域はますます小さくなってきている。従って、ライナー窒化シリコン膜やＳｉＧｅエピタキシャル成長応力膜によってチャネル領域に歪みを導入する従来技術では、十分に応力を発生できない傾向にある（例えば、非特許文献３参照）。また、ＭＯＳＦＥＴの短チャンネル効果を抑制するために、ソース・ドレイン領域の浅い接合の形成も要求されるが、技術的に困難となっている。

T.Ghani,他著「A 90nm High Volume Manufacturing Logic Technology Featuring Novel 45nm Gate length Strained Silicon CMOS Transistors」２００３ＩＥＥＥＩＥＤＭ（International Electron Devices Meeting）２００３年 H.S.Yang,他著「Dual Stress Liner for High Performance sub-45nm Gate Length SOI CMOS Manufacturing」２００４ＩＥＥＥＩＥＤＭ（International Electron Devices Meeting）２００４年 G.Eneman,他著「Layout Impact on the Performance of a Locally Strained PMOSEFT」2005 Symposium on VLSI Technology Digest of Technical Papers 3A-1 22-23 ２００５年

解決しようとする問題点は、ＭＯＳＦＥＴの集積微細化に対応して、チャネル領域に歪みを導入し易くする点であり、ＭＯＳＦＥＴの短チャンネル効果を抑制する点である。

本発明は、チャネル領域の裏面側に応力膜を形成することでチャネル領域に歪みを導入し易くして、ＭＯＳＦＥＴの集積微細化を可能にするとともに、短チャネル効果を抑制することを課題とする。

本発明の半導体装置は、チャネル層上にゲート絶縁膜を介してゲート電極を備えた半導体装置であって、前記チャネル層下部に前記チャネル層を歪ませる応力を有する応力膜が形成され、前記応力膜および前記チャネル層の両側に、ソース・ドレイン領域がシリコンエピタキシャル層で形成され、チャネル層方向において、前記応力膜の両側では、前記ソース・ドレイン領域が、前記チャネル層よりも前記ゲート電極側に長く形成され、チャネル長方向において、前記チャネル層の長さは、前記ゲート電極の長さよりも長く形成され、前記チャネル長方向において、前記応力膜の長さは、前記チャネル層の長さよりも短く形成されていることを特徴とする。

本発明の半導体装置では、チャネル層下部にチャネル層を歪ませる応力を有する応力膜が形成されていることから、応力膜の応力がチャネル層に直接的にかかるようになる。さらに、応力膜が絶縁膜で形成されることによってチャネル領域の完全空乏化が可能になる。

本発明の半導体装置の製造方法は、本発明の半導体装置を製造する半導体装置の製造方法であって、基板上に犠牲膜とチャネル層を形成する工程と、前記チャネル層上にゲート絶縁膜を介してゲート電極を形成するとともに、該ゲート電極の側壁にサイドウォールを形成する工程と、前記サイドウォールおよび前記ゲート電極のそれぞれの下部に形成された前記チャネル層および前記犠牲膜を残して、その他の部分の前記チャネル層および前記犠牲膜を除去する工程と、前記チャネル層下の前記犠牲膜を除去する工程と、前記犠牲膜を除去した領域に前記チャネル層に歪みを与える応力膜を形成する工程と、前記チャネル層に接合するソース・ドレイン領域を形成する工程とを備えたことを特徴とする。

本発明の半導体装置の製造方法では、チャネル層の直下にチャネル層に歪みを与える応力膜が形成されるので、応力膜の応力によって、例えば、ＮチャネルＭＯＳＦＥＴ（以下、ＮＭＯＳＦＥＴと記す）のチャネルには引張応力を発生させ、ＰチャネルＭＯＳＦＥＴ（以下、ＰＭＯＳＦＥＴと記す）のチャネルには圧縮応力を発生させることで、チャネル層に効率的に歪みを与えることが可能になる。また、応力膜の応力を制御することで、的確な歪みをチャネル層に与えることが可能になる。また、応力膜が絶縁膜で形成されることによってチャネル領域の完全空乏化が可能になる。

本発明の半導体装置によれば、チャネル層の直下にチャネル層に歪みを与える応力膜が形成されているため、この応力膜の応力によって、例えば、ＮＭＯＳＦＥＴのチャネルには引張応力を発生させ、ＰＭＯＳＦＥＴのチャネルには圧縮応力を発生させることができるので、チャネル層に所望の歪みを与えることが可能になり、移動度の向上が図れるという利点がある。また、応力膜が絶縁膜で形成されることによって、チャネル領域の完全空乏化が可能になり、短チャネル効果を抑制することができる。

本発明の半導体装置の製造方法によれば、チャネル層の直下にチャネル層に歪みを与える応力膜が形成されるため、この応力膜の応力によって、例えば、ＮＭＯＳＦＥＴのチャネルには引張応力を発生させ、ＰＭＯＳＦＥＴのチャネルには圧縮応力を発生させることができるので、チャネル層に所望の歪みを与えることが可能になり、移動度の向上が図れるという利点がある。また、応力膜が絶縁膜で形成されることによって、チャネル領域の完全空乏化が可能になり、短チャネル効果を抑制することができる。

本発明の半導体装置に係る一実施の形態を、図１の概略構成断面図によって説明する。

図１に示すように、半導体装置１は、チャネル層１２上にゲート絶縁膜１４を介してゲート電極１５を備えたＭＯＳＦＥＴであって、上記チャネル層１２下部にこのチャネル層１２を歪ませる応力を有する応力膜１３が形成されているものである。以下、一例を詳細に説明する。

半導体装置１は、基板１１上に形成されている。この基板１１は、ここでは一例として、シリコン基板を用いた。上記基板１１には、素子を分離するための素子分離領域５１が、例えばＳＴＩ（Shallow Trench Isolation）構造で形成されている。

また、上記基板１１上にはチャネル層１２を歪ませる応力を有する応力膜１３が形成されている。この応力膜１３は、半導体装置１がＮＭＯＳＦＥＴの場合には、膜中に圧縮応力が内在する圧縮応力膜で形成されていて、半導体装置１がＰＭＯＳＦＥＴの場合には、膜中に引張応力が内在する引張応力膜で形成されている。このような膜としては、成膜条件によって、膜中の応力が引張応力にもなり、圧縮応力にもなる窒化シリコン膜がある。この応力膜１３の膜厚は、応力膜１３の膜種、チャネル層１２を歪ませる程度、応力膜１３の持つ応力値によって決定される。例えば、上記チャネル層１２に１％程度の歪みを与えるために、上記応力膜１３を窒化シリコン膜で形成した場合には、１２０ｎｍ程度の膜厚を必要とする。

上記応力膜１３上に形成されている上記チャネル層１２は、例えばシリコン（Ｓｉ）層で形成される。または、シリコンゲルマニウム層、ゲルマニウム層で形成することも可能である。このチャネル層１２を形成するシリコン層は、５ｎｍ以上２０ｎｍ以下の膜厚とすることが好ましい。シリコン層は応力膜１３によって裏面より応力がかけられるため、その応力がシリコン層表面まで伝わるようにするために２０ｎｍ以下の膜厚とする。一方、５ｎｍよりも薄くなるとチャネルとしての抵抗が高くなり、チャネル層１２に電圧をかけたときに反転層が形成され難くなるので、５ｎｍ以上の膜厚とする。

また、上記チャネル層１２は、上記応力膜１３が絶縁膜で形成されることによって、いわゆるＳＯＩ（Silicon on insulator）構造となり、その膜厚によって、完全空乏（Fully Depleted）ＳＯＩ構造、部分空乏（Partially Depleted）ＳＯＩ構造となる。

さらに、上記チャネル層１２は、チャネルドーピングがされていてもよい。もしくはチャネルドーピングがされてなくてもよい。

上記チャネル層１２上には、ゲート絶縁膜１４を介してゲート電極１５が形成されていて、ゲート電極１５の両側にはサイドウォール１６、１７が形成されている。例えば、上記ゲート電極１５は、ゲート長が２０ｎｍもしくはそれ以下に形成され、上記チャネル層１２のゲート長方向の長さは、例えば１２０ｎｍもしくはそれ以下に形成されている。

さらに、上記チャネル層１２の両側の基板１１上にはソース・ドレイン領域１８、１９が形成されている。このソース・ドレイン領域１８、１９は、例えば基板１１（シリコン基板）からのエピタキシャル成長によるシリコンエピタキシャル層で形成されている。ここでは、チャネル層１２よりも高く形成されている、いわゆるエレベーテッドソースドレン構造の例を示した。

上記ゲート電極１５、ソース・ドレイン領域１８、１９上には低抵抗化のためのシリサイド層２１、２２、２３が形成されている。さらに、上記構成の半導体装置１を被覆するように、基板１１上には層間絶縁膜３１が形成され、この層間絶縁膜３１には、ゲート電極１５、ソース・ドレイン領域１８、１９に電気的に接続するコンタクト電極２４、２５、２６が形成されている。上記層間絶縁膜３１は、酸化シリコン膜で形成されている。例えば、ノンドープトシリケートガラス（ＮＳＧ）、高密度プラズマＣＶＤ法により成膜された酸化シリコン膜等で形成されている。

上記半導体装置１では、チャネル層１２の直下にチャネル層１２に歪みを与える応力膜１３が形成されていることから、応力膜１３の応力がチャネル層１２に直接的にかかるようになる。この応力膜１３の応力によって、例えば、ＮＭＯＳＦＥＴのチャネルには引張応力を発生させ、ＰＭＯＳＦＥＴのチャネルには圧縮応力を発生させることで、チャネル層１２に効率的に歪みを与えることが可能になる。これによって、引張歪み（Tensile strain）効果により、ＮＭＯＳＦＥＴのオン電流Ｉｏｎを向上させることができる。また圧縮歪み（Compressive strain）効果により、ＰＭＯＳＦＥＴのオン電流Ｉｏｎを向上させることができる。このように、チャネル層に所望の歪みを与えることが可能になり、移動度の向上が図れるという利点がある。また、チャネル層１２を形成するシリコン（Ｓｉ）膜の膜厚を薄くすることによって、ロールオフ（Roll-off）特性を改善し、短チャネル効果を抑制することができる。さらに、応力膜１３が絶縁膜で形成されることによってチャネル領域の完全空乏化も可能となり短チャネル効果の抑制がより図られる。さらに、応力膜１３の応力を制御することで、的確な歪みをチャネル層１２に与えることが可能になる。

次に、本発明の半導体装置の製造方法に係る一実施の形態を、図２〜図８の製造工程断面図によって説明する。

図２（１）に示すように、基板１１上に犠牲膜４１とチャネル層１２を形成する。上記基板１１には、例えばシリコン基板を用いる。上記犠牲膜４１は、例えばシリコン、酸化シリコン等とエッチング選択性を有する膜を用いる。このような膜として、例えばシリコンゲルマニウム（ＳｉＧｅ）がある。シリコンゲルマニウム膜の成膜は、例えば、選択エピタキシャル成長による成膜方法がある。このエピタキシャル成長では、成長温度（基板温度）を例えば、６００℃〜９００℃に設定する。そして、後に形成される応力膜の膜厚に対応した膜厚に形成される。また、上記チャネル層１２は、例えばシリコン（Ｓｉ）層で形成する。または、シリコンゲルマニウム層、ゲルマニウム層で形成することも可能である。このチャネル層１２を形成するシリコン層は、５ｎｍ以上２０ｎｍ以下の膜厚とすることが好ましい。シリコン層は後に形成される応力膜１３によって裏面より応力がかけられるため、その応力がシリコン層表面まで伝わるようにするために２０ｎｍ以下の膜厚とする。一方、５ｎｍよりも薄くなるとチャネルとしての抵抗が高くなり、チャネル層１２に電圧をかけたときに反転層が形成され難くなるので、５ｎｍ以上の膜厚とする。

次に、図２（２）に示すように、上記基板１１に、ＮＭＯＳＦＥＴの形成領域とＰＭＯＳＦＥＴの形成領域とを分離する素子分離領域５１を形成する。この素子分離領域５１は、例えば、ＳＴＩ（Shallow Trench Isolation）にて形成する。

次に、図３（３）に示すように、上記基板１１のＮＭＯＳＦＥＴの形成領域に、例えばＰ型不純物、例えばホウ素（Ｂ）をイオン注入して、Ｐウエル領域５２を形成する。この際、ＰＭＯＳＦＥＴの形成領域には、例えばレジストマスク（図示せず）を形成し、イオン注入後にこのレジストマスクを除去する。次いで、ＰＭＯＳＦＥＴの形成領域に、例えばＮ型不純物、例えばリン（Ｐ）をイオン注入して、Ｎウエル領域５３の形成する。この際、ＮＭＯＳＦＥＴの形成領域には、例えばレジストマスク（図示せず）を形成し、イオン注入後にこのレジストマスクを除去する。上記ＰウエルおよびＮウエルの形成工程はどちらを先に行っても差し支えはない。

次に、図３（４）に示すように、ＮＭＯＳＦＥＴの形成領域のチャネル層１２にＰ型不純物、例えばホウ素（Ｂ）をイオン注入する。この際、ＰＭＯＳＦＥＴの形成領域には、例えばレジストマスク（図示せず）を形成し、イオン注入後にこのレジストマスクを除去する。次いで、ＰＭＯＳＦＥＴの形成領域のチャネル層１２にＮ型不純物、例えばヒ素（Ａｓ）をイオン注入する。このようにして、チャネルドーピングを行うこの際、ＮＭＯＳＦＥＴの形成領域には、例えばレジストマスク（図示せず）を形成し、イオン注入後にこのレジストマスクを除去する。上記チャネルドーピングはどちらを先に行っても差し支えはない。

以下、ＰＭＯＳＦＥＴのプロセスとＮＭＯＳＦＥＴのプロセスは、ドーピング物質、成膜原料等が異なる以外、共通であるので、一例として、ＰＭＯＳＦＥＴのプロセスを代表して図示する。なお、ＰＭＯＳＦＥＴ側のみにドーピング、エッチング等を施す場合には、ＮＭＯＳＦＥＴ側にマスクを形成し、ＮＭＯＳＦＥＴ側のみにドーピング、エッチング等を施す場合には、ＰＭＯＳＦＥＴ側にマスクを形成している。

次に、図４（５）に示すように、上記チャネル層１２上にゲート絶縁膜１４を介してゲート電極１５を形成し、ゲート電極１５上にはハードマスク４２を形成する。この工程は、上記チャネル層１２上に、例えば熱酸化法によって、ゲート絶縁膜１４を形成した後、ゲート電極材料を堆積することでゲート電極形成膜を形成し、さらに、ゲート電極形成膜上にハードマスク形成膜を形成する。その後、レジストマスク（図示せず）を形成し、それを用いたエッチング（例えば異方性ドライエッチング）技術によって、上記ハードマスク形成膜およびゲート電極形成膜を加工して、ゲート絶縁膜１４上にゲート電極形成膜からなるゲート電極１５を形成するとともに、ゲート電極１５上にハードマスク形成膜からなるハードマスク４２を形成する。このゲート電極１５を形成する際に、ゲート絶縁膜１４もエッチングされる。

次に、図４（６）に示すように、上記ゲート電極１５の両側にサイドウォール１６、１７を形成する。このサイドウォール１６、１７は、例えば、上記ハードマスク４２、ゲート電極１５等を被覆するように、サイドウォール形成膜を成膜した後、全面エッチバックにより、ゲート電極１５の側部側にサイドウォール形成膜を残すことで形成される。このサイドウォール形成膜は、例えば化学的気相成長法により、窒化シリコン膜を成膜し、その上層に酸化シリコン膜を成膜した二層構造で形成される。この酸化シリコン膜としては、例えば、ＴＥＯＳ（Tetra Ethyl Ortho Silicate）からなる酸化シリコン膜で形成することができる。

次に、図５（７）に示すように、エッチング技術によって、上記サイドウォール１６、１７およびゲート電極１５のそれぞれの下部に形成された上記チャネル層１２および犠牲膜４１を残して、その他の部分の上記チャネル層１２および犠牲膜４１を除去する。このエッチングでは、サイドウォール１６、１７が形成されていることから、チャネル層１２の長さはゲート電極１５の長さよりも長く形成される。ここでいう「長さ」とはチャネル長方向の長さをいう。

次に、図５（８）に示すように、上記チャネル層１２下の上記犠牲膜４１〔前記図５（７）参照〕を除去する。図面では、チャネル層１２、ゲート絶縁膜１４、ゲート電極１５、サイドウォール１６、１７等が浮遊している状態にみえるが、ゲート絶縁膜１４、ゲート電極１５、サイドウォール１６、１７等の両端（図面の前後方向）が素子分離領域５１上に形成されている。またチャネル層１２は素子分離領域５１で囲まれているＭＯＳＦＥＴの形成領域内に形成されている。また、このエッチングでは、希フッ酸によるウエットエッチングを用いる。この場合、サイドウォール１６、１７の一部がエッチングされて後退する。

次に、図６（９）に示すように、上記犠牲膜４１〔前記図５（７）参照〕を除去した領域に上記チャネル層１２に歪みを与える応力膜１３を形成する。このとき、チャネル層１２下の犠牲膜４１を除去した領域を埋め込むように上記応力膜１３を形成する。

この応力膜１３は、ＮＭＯＳＦＥＴの場合には、膜中に圧縮応力が内在する圧縮応力膜で形成する。ＰＭＯＳＦＥＴの場合には、膜中に引張応力が内在する引張応力膜で形成する。このような膜としては、成膜条件によって、膜中の応力が引張応力にもなり、圧縮応力にもなる窒化シリコン膜がある。この応力膜１３の膜厚は、応力膜１３の膜種、チャネル層１２を歪ませる程度、応力膜１３の持つ応力値によって決定される。例えば、上記チャネル層１２に１％程度の歪みを与えるために、上記応力膜１３を窒化シリコン膜で形成した場合には、１２０ｎｍ程度の膜厚を必要とする。したがって、上記犠牲膜４１は、この応力膜１３の膜厚に対応した膜厚に形成される。

上記応力膜１３を形成する窒化シリコン（ＳｉＮ）膜の成膜条件の一例を以下に示す。ＮＭＯＳＦＥＴの場合には、例えば、通常の引張応力を持つ減圧ＣＶＤ（ＬＰＣＶＤ）法によって、成膜温度を７００℃〜９００℃に設定し、モノシラン（ＳiＨ₄）とアンモニア（ＮＨ₃）と水素（Ｈ₂）とを有する原料ガスを用いる。ＰＭＯＳＦＥＴの場合には、例えば、高密度誘導結合型プラズマＣＶＤ法を用い、原料ガスに、モノシラン（ＳiＨ₄）と窒素（Ｎ₂）を主成分として用い、成膜温度を例えば４００℃以下に設定する。または、モノシラン（ＳiＨ₄）と窒素（Ｎ₂）を主成分とした原料ガスを用いた原子層蒸着（ＡＬＤ）法を用いることもできる。この場合の成膜温度は、例えば５００℃以下に設定される。

次に、図６（１０）に示すように、チャネル層１２下部のみ応力膜１３を残し、その他の領域の応力膜１３を除去する。このとき、オーバエッチングを行うため、チャネル層１２下部に残した応力膜１３にはサイドエッチングが入る。したがって、チャネル層１２下に応力膜１３はチャネル層１２よりも内側に入るように形成される。

次に、図７（１１）に示すように、選択エピタキシャル成長技術によって、基板１１表面からシリコンを選択的にエピタキシャル成長させて、上記チャネル層１２に接合するソース・ドレイン領域１８、１９を形成する。ここで、応力膜１３の長さがチャネル層１２の長さはよりも短く形成されるため、ソース・ドレイン領域１８、１９をエピタキシャル成長により形成した際にチャネル層１２と接合し易くなり、信頼性の向上が図れる。ここでいう「長さ」とはチャネル長方向の長さをいう。

次に、図７（１２）に示すように、ゲート電極１５上のハードマスク層４２〔前記図４（６）参照〕を除去する。

次に、図８（１３）に示すように、上記ゲート電極１５、ソース・ドレイン領域１８、１９上に、低抵抗化のためのシリサイド層２１、２２、２３を形成する。さらに、上記構成の半導体装置１を被覆するように、基板１１上に層間絶縁膜３１を形成する。この層間絶縁膜３１は、酸化シリコン膜で形成する。例えば、ノンドープトシリケートガラス（ＮＳＧ）、高密度プラズマＣＶＤ法により成膜された酸化シリコン膜等で形成する。この層間絶縁膜３１に、ゲート電極１５、ソース・ドレイン領域１８、１９に達するコンタクトホールを形成した後、各コンタクトホールに、ゲート電極１５、ソース・ドレイン領域１８、１９に電気的に接続するコンタクト電極２４、２５、２６を形成する。

上記製造方法では、チャネル層１２の直下にチャネル層１２に歪みを与える応力膜１３が形成されるので、応力膜１３の応力がチャネル層１２に直接的にかかるようになる。この応力膜１３の応力によって、例えば、ＮＭＯＳＦＥＴのチャネルには引張応力を発生させ、ＰＭＯＳＦＥＴのチャネルには圧縮応力を発生させることで、チャネル層１２に効率的に歪みを与えることが可能になる。これによって、引張歪み（Tensile strain）効果により、ＮＭＯＳＦＥＴのオン電流Ｉｏｎを向上させることができる。また圧縮歪み（Compressive strain）効果により、ＰＭＯＳＦＥＴのオン電流Ｉｏｎを向上させることができる。このように、チャネル層に所望の歪みを与えることが可能になり、移動度の向上が図れるという利点がある。また、チャネル層１２を形成するシリコン（Ｓｉ）膜の膜厚を薄くすることによって、ロールオフ（Roll-off）特性を改善し、短チャネル効果を抑制することができる。さらに、応力膜１３が絶縁膜で形成されることによってチャネル領域の完全空乏化も可能となり、短チャネル効果の抑制がより図られる。さらに、応力膜１３の応力を制御することで、的確な歪みをチャネル層１２に与えることが可能になる。

また、応力膜１３が窒化シリコン膜で形成されることによって、チャネル領域の完全空乏化もしくは部分空乏化が可能になる。特にチャネル層１２を薄く形成することによって、完全空乏化が可能になる。

また、サイドウォール１６、１７を形成することから、チャネル層１２の長さはゲート電極１５の長さよりも長く形成されるため、たとえ、応力膜１３がチャネル層１２よりも短く形成されても、少なくとも、ゲート電極１５下方のチャネル層１２には応力膜１３の応力が係るようになる。さらに、応力膜１３の長さがチャネル層１２の長さよりも短く形成されるため、ソース・ドレイン領域１８、１９をエピタキシャル成長により形成した際にチャネル層１２と接合し易くなり、信頼性の向上が図れる。

本発明の半導体装置に係る一実施の形態を示した概略構成断面図である。本発明の半導体装置の製造方法に係る一実施の形態を示した製造工程断面図である。本発明の半導体装置の製造方法に係る一実施の形態を示した製造工程断面図である。本発明の半導体装置の製造方法に係る一実施の形態を示した製造工程断面図である。本発明の半導体装置の製造方法に係る一実施の形態を示した製造工程断面図である。本発明の半導体装置の製造方法に係る一実施の形態を示した製造工程断面図である。本発明の半導体装置の製造方法に係る一実施の形態を示した製造工程断面図である。本発明の半導体装置の製造方法に係る一実施の形態を示した製造工程断面図である。

符号の説明

１…半導体装置、１１…基板、１２…チャネル層、１３…応力膜、１４…ゲート絶縁膜、１５…ゲート電極

Claims

チャネル層上にゲート絶縁膜を介してゲート電極を備えた半導体装置であって、
前記チャネル層下部に前記チャネル層を歪ませる応力を有する応力膜が形成され、
前記応力膜および前記チャネル層の両側に、ソース・ドレイン領域がシリコンエピタキシャル層で形成され、
チャネル層方向において、前記応力膜の両側では、前記ソース・ドレイン領域が、前記チャネル層よりも前記ゲート電極側に長く形成され、
チャネル長方向において、前記チャネル層の長さは、前記ゲート電極の長さよりも長く形成され、
前記チャネル長方向において、前記応力膜の長さは、前記チャネル層の長さよりも短く形成されている
ことを特徴とする半導体装置。
前記半導体装置はＮチャネルＭＯＳＦＥＴであり、
前記応力膜が膜中に圧縮応力が内在する圧縮応力膜で形成されている
ことを特徴とする請求項１記載の半導体装置。
前記半導体装置はＰチャネルＭＯＳＦＥＥＴであり、
前記応力膜が膜中に引張応力が内在する引張応力膜で形成されている
ことを特徴とする請求項１記載の半導体装置。
請求項１に記載の半導体装置を製造する半導体装置の製造方法であって、
基板上に犠牲膜とチャネル層を形成する工程と、
前記チャネル層上にゲート絶縁膜を介してゲート電極を形成するとともに、該ゲート電極の側壁にサイドウォールを形成する工程と、
前記サイドウォールおよび前記ゲート電極のそれぞれの下部に形成された前記チャネル層および前記犠牲膜を残して、その他の部分の前記チャネル層および前記犠牲膜を除去する工程と、
前記チャネル層下の前記犠牲膜を除去する工程と、
前記犠牲膜を除去した領域に前記チャネル層に歪みを与える応力膜を形成する工程と、
前記チャネル層に接合するソース・ドレイン領域を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。
前記チャネル層下部の前記犠牲膜を除去した領域に前記チャネル層に歪みを与える応力膜を形成する工程は、
前記犠牲膜を除去した領域を埋め込むように前記応力膜を形成する工程と、
前記チャネル層下部の前記応力膜以外の応力膜を除去する工程と
からなることを特徴とする請求項４記載の半導体装置の製造方法。
前記チャネル層下部の前記応力膜以外の応力膜を除去する工程において、
前記チャネル層下部の前記応力膜をオーバエッチングによって前記チャネル層よりも内部側になるように形成する
ことを特徴とする請求項５記載の半導体装置の製造方法。
前記半導体装置はＮチャネルＭＯＳＦＥＴであり、
前記応力膜が膜中に圧縮応力が内在する圧縮応力膜で形成される
ことを特徴とする請求項４記載の半導体装置の製造方法。
前記半導体装置はＰチャネルＭＯＳＦＥＴであり、
前記応力膜が膜中に引張応力が内在する引張応力膜で形成される
ことを特徴とする請求項４記載の半導体装置の製造方法。