JP2718767B2 - 半導体デバイス及びその応力制御方法 - Google Patents
半導体デバイス及びその応力制御方法Info
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体デバイスにおいてデバイス機能領域に
歪を発生させる構造及び方法及びその製造方法に関す
る。
歪を発生させる構造及び方法及びその製造方法に関す
る。
半導体デバイスにおいては、内部応力がデバイスの特
性あるいは信頼性に影響を与えることが知られている。
この内部応力が材料強度よりも大きくなると破壊が発生
するため、デバイスの製造段階では発生応力の大きさを
できるだけ小さくするような方法が用いられている。さ
らにデバイス機能を向上させるためには、特開昭63−14
477号公報に記載のように半導体デバイスの上面あるい
は下面に特定の薄膜を形成することにより一定の内部応
力を発生させる場合があつた。また、内部応力を発生さ
せる方法としては特開昭62−249408号公報に記載のよう
に、デバイスを治具を用いて機械的に曲げることにより
デバイス表面に曲げ応力を発生させる方法などがあつ
た。
性あるいは信頼性に影響を与えることが知られている。
この内部応力が材料強度よりも大きくなると破壊が発生
するため、デバイスの製造段階では発生応力の大きさを
できるだけ小さくするような方法が用いられている。さ
らにデバイス機能を向上させるためには、特開昭63−14
477号公報に記載のように半導体デバイスの上面あるい
は下面に特定の薄膜を形成することにより一定の内部応
力を発生させる場合があつた。また、内部応力を発生さ
せる方法としては特開昭62−249408号公報に記載のよう
に、デバイスを治具を用いて機械的に曲げることにより
デバイス表面に曲げ応力を発生させる方法などがあつ
た。
尚、通常半導体デバイスは樹脂やセラミツクにて封止
するが、この封止体により半導体自体には圧縮応力が働
いてしまう。またMOSトランジスタのゲート金属のよう
に従来はシリコン基板に対して熱膨張係数が必ず大きな
金属を使つていた。
するが、この封止体により半導体自体には圧縮応力が働
いてしまう。またMOSトランジスタのゲート金属のよう
に従来はシリコン基板に対して熱膨張係数が必ず大きな
金属を使つていた。
実際の半導体デバイスは各種容器内に封止される。特
に半導体製品は80％以上が樹脂封止型のパツケージに搭
載される。この樹脂封止型パツケージ製品においては、
内部の半導体デバイスにはパツケージ組立て時に封止樹
脂の収縮に起因した大きな応力が発生する。この樹脂封
止時に半導体デバイスに発生する応力は、パツケージの
内部構造（多くの場合、半導体デバイスは金属製のフレ
ームに接着されて全体が樹脂で覆われた構造となつてい
る）や構成部材の組合せにより大きく変動する。したが
つて半導体デバイスの内部応力は封止前後で場合により
大きさで数倍も変化したり、応力の符号まで（例えば引
張り応力が圧縮応力となる）変化してしまうことがあ
る。
に半導体製品は80％以上が樹脂封止型のパツケージに搭
載される。この樹脂封止型パツケージ製品においては、
内部の半導体デバイスにはパツケージ組立て時に封止樹
脂の収縮に起因した大きな応力が発生する。この樹脂封
止時に半導体デバイスに発生する応力は、パツケージの
内部構造（多くの場合、半導体デバイスは金属製のフレ
ームに接着されて全体が樹脂で覆われた構造となつてい
る）や構成部材の組合せにより大きく変動する。したが
つて半導体デバイスの内部応力は封止前後で場合により
大きさで数倍も変化したり、応力の符号まで（例えば引
張り応力が圧縮応力となる）変化してしまうことがあ
る。
さらにパツケージ構成材料間には線膨張係数差が存在
するため、組立て後の使用環境の温度変化に応じて熱応
力が発生するため、半導体デバイスの内部応力は必ずし
も一定には保たれず絶えず変動する。このように半導体
デバイスの内部応力はデバイス製造時とパツケージ内に
封止された後では大きく変動するので、製造段階で内部
応力が最適な状態となつていても実際の使用状態ではそ
の状態から逸脱していることが多い。
するため、組立て後の使用環境の温度変化に応じて熱応
力が発生するため、半導体デバイスの内部応力は必ずし
も一定には保たれず絶えず変動する。このように半導体
デバイスの内部応力はデバイス製造時とパツケージ内に
封止された後では大きく変動するので、製造段階で内部
応力が最適な状態となつていても実際の使用状態ではそ
の状態から逸脱していることが多い。
しかし従来技術ではこのような応力変動が生じた場合
に内部応力の状態を調整するという点について配慮がさ
れておらず、実際の製品では内部応力状態が最適状態か
らずれてしまうという問題があつた。また、樹脂封止さ
れる製品においては治具により機械的曲げを発生させる
方法はパツケージ内部で実施することは困難であり、個
別のパツケージごとに治具を配置することはコスト的に
問題である。
に内部応力の状態を調整するという点について配慮がさ
れておらず、実際の製品では内部応力状態が最適状態か
らずれてしまうという問題があつた。また、樹脂封止さ
れる製品においては治具により機械的曲げを発生させる
方法はパツケージ内部で実施することは困難であり、個
別のパツケージごとに治具を配置することはコスト的に
問題である。
本発明は、半導体デバイスの内部応力状態を任意に制
御する方法及び構造を提供することを目的とする。
御する方法及び構造を提供することを目的とする。
本発明は上記目的を達成するために、半導体基板と該
半導体基板の内部応力状態を制御する歪調整（制御）基
板を一体化したものである。
半導体基板の内部応力状態を制御する歪調整（制御）基
板を一体化したものである。
（半導体デバイス） 本発明の半導体デバイスは、半導体チップ、半導体薄
膜及び半導体製基板の群から選ばれる半導体製部材と、
この半導体製部材と直接或いは間接に接合される支持基
板と、前記半導体製部材と前記支持基板とを封止する樹
脂とを具備する半導体デバイスにおいて、次の構成を有
することを特徴とする。
膜及び半導体製基板の群から選ばれる半導体製部材と、
この半導体製部材と直接或いは間接に接合される支持基
板と、前記半導体製部材と前記支持基板とを封止する樹
脂とを具備する半導体デバイスにおいて、次の構成を有
することを特徴とする。
（１）前記半導体製部材にはトランジスタ回路が形成さ
れており、前記支持基板が前記半導体製部材の前記トラ
ンジスタ回路形成領域に引張方向の応力を付与する機能
を有すること。
れており、前記支持基板が前記半導体製部材の前記トラ
ンジスタ回路形成領域に引張方向の応力を付与する機能
を有すること。
（２）前記半導体製部材にはトランジスタ回路が形成さ
れており、前記半導体製部材の前記トランジスタ回路形
成領域は引張応力の働いている状態にあること。
れており、前記半導体製部材の前記トランジスタ回路形
成領域は引張応力の働いている状態にあること。
（３）前記半導体製部材にはトランジスタ回路が形成さ
れており、前記支持基板は前記半導体製部材の前記トラ
ンジスタ回路形成領域に歪みを発生させる歪制御基板で
あること。
れており、前記支持基板は前記半導体製部材の前記トラ
ンジスタ回路形成領域に歪みを発生させる歪制御基板で
あること。
また、前記支持基板としては、例えば、圧電素子、磁
歪素子、半導体製部材よりも線膨張係数の大きな部材な
どが挙げられる。また、前記支持基盤は、内部或いは表
面に電気配線を施した樹脂或いはセラミック製の配線基
板に内蔵することが望ましい。
歪素子、半導体製部材よりも線膨張係数の大きな部材な
どが挙げられる。また、前記支持基盤は、内部或いは表
面に電気配線を施した樹脂或いはセラミック製の配線基
板に内蔵することが望ましい。
（半導体デバイスの製造方法） 本発明の代表的な半導体デバイスの製造方法は、半導
体チツプ，半導体薄膜及び半導体製基板の群から選ばれ
る半導体製部材に、直接或いは間接に歪調整基板を接合
し、しかる後樹脂或いはセラミツクでこれらの部材を封
止し、この封止によつ半導体製部材に生ずる圧縮応力を
前記歪調整基板にて減少せしめ乃至は引張応力の状態に
することを特徴とする。
体チツプ，半導体薄膜及び半導体製基板の群から選ばれ
る半導体製部材に、直接或いは間接に歪調整基板を接合
し、しかる後樹脂或いはセラミツクでこれらの部材を封
止し、この封止によつ半導体製部材に生ずる圧縮応力を
前記歪調整基板にて減少せしめ乃至は引張応力の状態に
することを特徴とする。
（デバイスの応力制御方法） 本発明の代表的な応力制御方法は、歪調整基板により
半導体基板の内部応力を一定に保つように制御すること
を特徴とする。
半導体基板の内部応力を一定に保つように制御すること
を特徴とする。
（応力制御デバイス） 本発明の代表的な応力制御デバイスは、次の構成を有
することを特徴とする。
することを特徴とする。
（１）歪調整基板の歪発生方向と半導体基板内に形成さ
れた少なくとも一個以上のトランジスタの電流方向とが
一致していること。」 （２）歪調整基板の歪発生方向と半導体基板内に形成さ
れた少なくとも一個以上の拡散抵抗内の電流方向とが一
致していること。
れた少なくとも一個以上のトランジスタの電流方向とが
一致していること。」 （２）歪調整基板の歪発生方向と半導体基板内に形成さ
れた少なくとも一個以上の拡散抵抗内の電流方向とが一
致していること。
（応用製品） 本発明の代表的な応用製品としては、バイポーラトラ
ンジスタとMOSトランジスタが挙げられる。
ンジスタとMOSトランジスタが挙げられる。
バイポーラトランジスタについては、例えばエミツタ
からコレクタに流れる電流方向に沿つて少なくともベー
ス領域について無歪乃至は引張方向の応力が生ずるよう
に構成したことを特徴とするものである。
からコレクタに流れる電流方向に沿つて少なくともベー
ス領域について無歪乃至は引張方向の応力が生ずるよう
に構成したことを特徴とするものである。
MOSトランジスタについては、例えばソースからドレ
インに流れる電流方向に沿つて少なくともゲート用チヤ
ネル領域について無歪乃至は引張方向の応力が生ずるよ
うに構成したことを特徴とするものである。この場合、
少なくともゲート用チヤネルの下方についてシリコン基
板中に局所的にシリコンより線膨張係数の小さい層が形
成されていることが好ましい。
インに流れる電流方向に沿つて少なくともゲート用チヤ
ネル領域について無歪乃至は引張方向の応力が生ずるよ
うに構成したことを特徴とするものである。この場合、
少なくともゲート用チヤネルの下方についてシリコン基
板中に局所的にシリコンより線膨張係数の小さい層が形
成されていることが好ましい。
（磁歪材料） 本発明に適用するに好適な磁歪素子用の材料は、例え
ば、Ni−Co合金,Ni−Co−Cr合金,Ni−Fe合金,Fe−Co合
金,Fe−Co−Ｖ合金,Fe−Al合金等の合金系、Niフエライ
ト,Ni−Coフエライト、Ni−Cu−Coフエライト，マグネ
タイト等のフエライト系、その他Fe系アモルフアス強磁
性合金等のアモルフアス強磁性材料，金属間化合物 （Tb0.26Dy0.74）Fe2等である。
ば、Ni−Co合金,Ni−Co−Cr合金,Ni−Fe合金,Fe−Co合
金,Fe−Co−Ｖ合金,Fe−Al合金等の合金系、Niフエライ
ト,Ni−Coフエライト、Ni−Cu−Coフエライト，マグネ
タイト等のフエライト系、その他Fe系アモルフアス強磁
性合金等のアモルフアス強磁性材料，金属間化合物 （Tb0.26Dy0.74）Fe2等である。
（電歪（圧電）材料） 本発明に適用するに好適な圧電素子用の材料は、例え
ば、水晶，ロツシエル塩（NaKC4H4O6・4H2O），BaTiO3
系セラミツクス,PZT（55％PbZrO3,45％PbTiO3）,PLZT,
有機高分子圧電性としてPVDF（ポリ弗化ビニリデン）,A
DP（リン酸二水素アンモン）,KDP（リン酸二水素カリウ
ム）等である。尚、ADPは−124℃以下で有効であり、KD
Pは−150℃以下で有効である。
ば、水晶，ロツシエル塩（NaKC4H4O6・4H2O），BaTiO3
系セラミツクス,PZT（55％PbZrO3,45％PbTiO3）,PLZT,
有機高分子圧電性としてPVDF（ポリ弗化ビニリデン）,A
DP（リン酸二水素アンモン）,KDP（リン酸二水素カリウ
ム）等である。尚、ADPは−124℃以下で有効であり、KD
Pは−150℃以下で有効である。
（その他） 尚、磁歪電歪素子等の支持基板については導電性を持
たせてリードフレーム化しても有効である。また支持基
板と半導体製部材とを接着剤で接合する場合には、この
接着剤は、与えようとする歪の範囲内では弾性挙動を示
すもの（すなわち塑性変形乃至破壊はしないもの）を用
いるべきであり、例えばヤング率の高い銀ペーストや有
機系接着剤が好適である。この接合については、或いは
接着剤を持ちいずとも可能であ、例えば圧電素子等の支
持基板上にシリコン薄膜等をフアン・デア・ワールスカ
にて接着しても良い。この場合、支持基板と半導体製部
材との関係は、支持基板との間で、与えようとする歪の
範囲内では剥離乃至割れを生じない程度の組み合せとす
るべきである。
たせてリードフレーム化しても有効である。また支持基
板と半導体製部材とを接着剤で接合する場合には、この
接着剤は、与えようとする歪の範囲内では弾性挙動を示
すもの（すなわち塑性変形乃至破壊はしないもの）を用
いるべきであり、例えばヤング率の高い銀ペーストや有
機系接着剤が好適である。この接合については、或いは
接着剤を持ちいずとも可能であ、例えば圧電素子等の支
持基板上にシリコン薄膜等をフアン・デア・ワールスカ
にて接着しても良い。この場合、支持基板と半導体製部
材との関係は、支持基板との間で、与えようとする歪の
範囲内では剥離乃至割れを生じない程度の組み合せとす
るべきである。
本発明者等の究明したところによれば、バイポーラ型
トランジスタではベース抵抗の変化（ピエゾ抵抗変化）
により、圧縮応力が出るほどベース抵抗値が大きくなつ
て電流増倍率（β／βO）が下がる。この為トランジス
タ特性は悪くなる。従つて圧縮応力が小さくなるほどト
ランジスタ特性は良くなる。とりわけ無歪乃至は引張応
力の状態ならトランジスタ特性が良くなることが期待さ
れる。またMOS型トランジスタについて検討してみたと
ころでは、圧縮応力が出来る程コンダクタン（抵抗の逆
数）は低くなり、電子移動度（μ）は遅くなる為、応答
がにぶくなる。これに対し、引張応力が出れば特性は良
くなり、コンダクタンスは上がり、電子移動度も早くな
つて、応答性が優れることとなる。
トランジスタではベース抵抗の変化（ピエゾ抵抗変化）
により、圧縮応力が出るほどベース抵抗値が大きくなつ
て電流増倍率（β／βO）が下がる。この為トランジス
タ特性は悪くなる。従つて圧縮応力が小さくなるほどト
ランジスタ特性は良くなる。とりわけ無歪乃至は引張応
力の状態ならトランジスタ特性が良くなることが期待さ
れる。またMOS型トランジスタについて検討してみたと
ころでは、圧縮応力が出来る程コンダクタン（抵抗の逆
数）は低くなり、電子移動度（μ）は遅くなる為、応答
がにぶくなる。これに対し、引張応力が出れば特性は良
くなり、コンダクタンスは上がり、電子移動度も早くな
つて、応答性が優れることとなる。
一般的に用いられている現実の樹脂封止型半導体装置
を調べてみると半導体素子に圧縮応力が働いている状態
では無歪の状態に比べて半導体特性が悪かつた。せめて
応力を零にもつていけるなら本来の無歪状態の半導体特
性に戻せるし、更に引張応力が付与できれば更に特性が
良くなるはずであることに本発明者は気付いた。尚、電
子移動度を応力との因果関係は未だに知られていない。
を調べてみると半導体素子に圧縮応力が働いている状態
では無歪の状態に比べて半導体特性が悪かつた。せめて
応力を零にもつていけるなら本来の無歪状態の半導体特
性に戻せるし、更に引張応力が付与できれば更に特性が
良くなるはずであることに本発明者は気付いた。尚、電
子移動度を応力との因果関係は未だに知られていない。
半導体基板内部の応力状態を歪調整（制御）基板によ
り機械歪を発生させることにより制御する。歪調整基板
に圧電素子を採用した場合には、圧電素子は印加電圧に
応じて歪を発生し半導体基板に発生歪を伝達することに
より半導体基板内の応力状態を制御することが可能とな
る。
り機械歪を発生させることにより制御する。歪調整基板
に圧電素子を採用した場合には、圧電素子は印加電圧に
応じて歪を発生し半導体基板に発生歪を伝達することに
より半導体基板内の応力状態を制御することが可能とな
る。
歪調整基板に磁歪素子を採用した場合には、磁歪素子
は印加磁界に応じて歪を発生しその歪を半導体基板に伝
達して半導体基板内の応力状態を制御することができ
る。磁界の印加は永久磁石，電磁石あるいはコイルに電
流を流すことにより達成することができる。
は印加磁界に応じて歪を発生しその歪を半導体基板に伝
達して半導体基板内の応力状態を制御することができ
る。磁界の印加は永久磁石，電磁石あるいはコイルに電
流を流すことにより達成することができる。
歪調整基板に半導体基板より線膨張係数の大きな材料
を採用した場合にはまず室温より高温で半導体基板と歪
調整基板を固着（接着あるいは密着）させる。その後室
温まで冷却すると熱応力の発生により全体に曲げ変形
（半導体基板が凸面となる）が生じ半導体基板内表面近
傍には曲げ応力が成分として引張り応力が発生する。こ
のためこの後全体が樹脂封止された場合に半導体基板が
圧縮応力を受けた場合に発生応力の符号が逆のために最
終的な半導体基板の内部残留応力を零近傍に制御するこ
とが可能となる。
を採用した場合にはまず室温より高温で半導体基板と歪
調整基板を固着（接着あるいは密着）させる。その後室
温まで冷却すると熱応力の発生により全体に曲げ変形
（半導体基板が凸面となる）が生じ半導体基板内表面近
傍には曲げ応力が成分として引張り応力が発生する。こ
のためこの後全体が樹脂封止された場合に半導体基板が
圧縮応力を受けた場合に発生応力の符号が逆のために最
終的な半導体基板の内部残留応力を零近傍に制御するこ
とが可能となる。
以上の効果は半導体基板の厚さが薄いほど顕著であ
り、特に薄膜半導体基板に対して有効である。
り、特に薄膜半導体基板に対して有効である。
以下、本発明の実施例を図面に従つて説明する。
第１図，第２図は本発明の第１実施例を説明するもの
である。第１図は本発明の一実施例である応力制御デバ
イスの断面構造を示したもので、第２図は応力制御方法
の動作フローチヤートを示す。
である。第１図は本発明の一実施例である応力制御デバ
イスの断面構造を示したもので、第２図は応力制御方法
の動作フローチヤートを示す。
本実施例においては半導体基板３が圧電素子１上に形
成されており、圧電素子１は電極端子2,2′の間に電圧
を印加することにより歪を発生する。本実施例では歪発
生方向は電極間2,2′方向と平行とする。半導体基板３
の内部には最も簡単な構造のMOSトランジスタ（ソース
8,ドレイン9,ゲート酸化膜20,ゲート電極10,保護膜４）
が形成されている。この場合ゲート電極５の印加電圧制
御によりソース電極6,ドレイン電極７間に電流を流すこ
とができる。この電流はゲート酸化膜20下部をソース８
からドレイン９に向かつて流れるため、本実施例では電
流方向と圧電素子１の歪発生方向が一致している。本構
造により圧電素子１を用いて半導体基板３に歪を発生さ
せることができる。なお、半導体基板は単結晶あるいは
薄膜で形成されているものとする。
成されており、圧電素子１は電極端子2,2′の間に電圧
を印加することにより歪を発生する。本実施例では歪発
生方向は電極間2,2′方向と平行とする。半導体基板３
の内部には最も簡単な構造のMOSトランジスタ（ソース
8,ドレイン9,ゲート酸化膜20,ゲート電極10,保護膜４）
が形成されている。この場合ゲート電極５の印加電圧制
御によりソース電極6,ドレイン電極７間に電流を流すこ
とができる。この電流はゲート酸化膜20下部をソース８
からドレイン９に向かつて流れるため、本実施例では電
流方向と圧電素子１の歪発生方向が一致している。本構
造により圧電素子１を用いて半導体基板３に歪を発生さ
せることができる。なお、半導体基板は単結晶あるいは
薄膜で形成されているものとする。
実際の応力制御方法例を第２図を用いて説明する。ま
ずデバイス設計段階で特性仕様（例えば本例ではMOSト
ランジスタの相互コンダクタンスや電子移動度あるいは
基板抵抗やしきい電圧など）を決定する。実際の製品製
造後に特性を測定し、特性が内部応力等により許容範囲
外となつている場合には許容範囲内となるように歪補正
量を決定し、該歪を半導体基板に発生させるように圧電
素子を駆動する。この動作を特性が許容範囲内に入るま
でくり返し行う。
ずデバイス設計段階で特性仕様（例えば本例ではMOSト
ランジスタの相互コンダクタンスや電子移動度あるいは
基板抵抗やしきい電圧など）を決定する。実際の製品製
造後に特性を測定し、特性が内部応力等により許容範囲
外となつている場合には許容範囲内となるように歪補正
量を決定し、該歪を半導体基板に発生させるように圧電
素子を駆動する。この動作を特性が許容範囲内に入るま
でくり返し行う。
尚、歪補正の例としては電子移動度を上昇させるため
には引張り歪を発生させたり、内部応力の存在で相互コ
ンダクタンスが低下している場合には内部応力が零に近
づく方向に歪を発生させる。ちなみに、この制御動作は
随時行うことが可能である。また、本実施例ではデバイ
スとしてMOSトランジスタを示したが、デバイスはバイ
ポーラトランジスタ等他のものでも良くこれに限定する
ものではない。
には引張り歪を発生させたり、内部応力の存在で相互コ
ンダクタンスが低下している場合には内部応力が零に近
づく方向に歪を発生させる。ちなみに、この制御動作は
随時行うことが可能である。また、本実施例ではデバイ
スとしてMOSトランジスタを示したが、デバイスはバイ
ポーラトランジスタ等他のものでも良くこれに限定する
ものではない。
本実施例によれば歪調整基板として厚電素子を使用す
ることによりその上部に形成した半導体基板３内の応力
（歪）状態を制御することができるので、デバイス特性
の制御あるいは調整を行うことができるという効果があ
る。
ることによりその上部に形成した半導体基板３内の応力
（歪）状態を制御することができるので、デバイス特性
の制御あるいは調整を行うことができるという効果があ
る。
次に本発明の第２の実施例を第３図を用いて説明す
る。第３図は、本発明の応力制御デバイスの断面構造例
を示したものである。本実施例においては、磁歪素子11
上に半導体基板３が形成されている。磁歪素子11にはコ
イル12に電流を流すことにより磁界が印加され、磁界の
大きさに応じて磁歪素子に歪が発生する。従つてコイル
に流す電流を制御することにより半導体基板３内部の歪
（応力）状態を調整することができる。半導体基板３内
部には拡散抵抗層13（保護膜4,電極端子14−14′）が形
成されている。
る。第３図は、本発明の応力制御デバイスの断面構造例
を示したものである。本実施例においては、磁歪素子11
上に半導体基板３が形成されている。磁歪素子11にはコ
イル12に電流を流すことにより磁界が印加され、磁界の
大きさに応じて磁歪素子に歪が発生する。従つてコイル
に流す電流を制御することにより半導体基板３内部の歪
（応力）状態を調整することができる。半導体基板３内
部には拡散抵抗層13（保護膜4,電極端子14−14′）が形
成されている。
拡散抵抗層内には電極14,14′間に電流が流れ、本例
ではこの電流方向と磁歪素子の歪発生方向が平行となつ
ているものとする。磁歪素子を駆動し、半導体基板３特
に拡散抵抗層内に歪を発生させると、ピエゾ抵抗効果に
より拡散抵抗層の比抵抗が変化する。従つて、発生歪の
大きさと符号（圧縮か引張りか）を調整することにより
拡散抵抗層の抵抗値制御を行うことができる。
ではこの電流方向と磁歪素子の歪発生方向が平行となつ
ているものとする。磁歪素子を駆動し、半導体基板３特
に拡散抵抗層内に歪を発生させると、ピエゾ抵抗効果に
より拡散抵抗層の比抵抗が変化する。従つて、発生歪の
大きさと符号（圧縮か引張りか）を調整することにより
拡散抵抗層の抵抗値制御を行うことができる。
尚、制御対象は必ずしも拡散抵抗である必要はなく、
第一の実施例で示したトランジスタ等でも構わない。ま
た、半導体基板３は単結晶基板あるいは薄膜でもよい。
本実施例によれば歪調整基板として磁歪素子11を使用す
ることによりその上部に形成した半導体基板３内の応力
（歪）状態を制御することができるので、デバイス特性
の制御或いは調整を行うことができるという効果があ
る。
第一の実施例で示したトランジスタ等でも構わない。ま
た、半導体基板３は単結晶基板あるいは薄膜でもよい。
本実施例によれば歪調整基板として磁歪素子11を使用す
ることによりその上部に形成した半導体基板３内の応力
（歪）状態を制御することができるので、デバイス特性
の制御或いは調整を行うことができるという効果があ
る。
次に本発明の第３の実施例を第４図を用いて説明す
る。
る。
第４図は、本発明の応力制御デバイスの断面構造例を
示したものである。半導体基板３は表面が凸面形状の歪
調整基板17上に固定される。歪調整基板17上には電気配
線16が施され、半導体基板３と電気配線16の間は金属性
の接続ワイヤ15で電気的に接続されている。本実施例に
おいては、半導体基板３の表面近傍には引張り応力を発
生させることができ、その応力値は歪調整基板17の曲面
の曲率により制御することができる。また、本実施例で
は歪調整基板17を凸面形状としたが、圧縮応力場を半導
体基板３の内部（表面近傍）に付与したい場合は凹面形
状とすればよい。また、半導体基板３と電気配線16間の
電気接続はワイヤ接続に限らず、フリツプチツプボンデ
イング，薄膜，はんだ接続等でも構わない。
示したものである。半導体基板３は表面が凸面形状の歪
調整基板17上に固定される。歪調整基板17上には電気配
線16が施され、半導体基板３と電気配線16の間は金属性
の接続ワイヤ15で電気的に接続されている。本実施例に
おいては、半導体基板３の表面近傍には引張り応力を発
生させることができ、その応力値は歪調整基板17の曲面
の曲率により制御することができる。また、本実施例で
は歪調整基板17を凸面形状としたが、圧縮応力場を半導
体基板３の内部（表面近傍）に付与したい場合は凹面形
状とすればよい。また、半導体基板３と電気配線16間の
電気接続はワイヤ接続に限らず、フリツプチツプボンデ
イング，薄膜，はんだ接続等でも構わない。
本実施例によれば、歪調整基板17の表面形状曲率によ
り半導体基板内部の応力状態を制御することができるの
で、半導体デバイスの特性制御を行うことができるとい
う効果がある。
り半導体基板内部の応力状態を制御することができるの
で、半導体デバイスの特性制御を行うことができるとい
う効果がある。
次に本発明の第４の実施例を第５図を用いて説明す
る。第５図は、本発明の応力制御デバイスの断面構造例
を示したものである。半導体基板３は半導体基板３より
大きな線膨張係数を持つた基板18と高温で接着され室温
まで冷却される。この冷却過程で全体に曲げ変形が生
じ、半導体基板表面近傍には曲げ応力に起因した引張り
応力が発生する。この応力値は、基板18の厚さと線膨張
係数及びヤング率等の選定で調整される。この状態で電
気配線16が施された配線基板19上に固定される。尚、配
線基板19には半導体基板３の曲率が変化しないように凹
み部が設けてある。
る。第５図は、本発明の応力制御デバイスの断面構造例
を示したものである。半導体基板３は半導体基板３より
大きな線膨張係数を持つた基板18と高温で接着され室温
まで冷却される。この冷却過程で全体に曲げ変形が生
じ、半導体基板表面近傍には曲げ応力に起因した引張り
応力が発生する。この応力値は、基板18の厚さと線膨張
係数及びヤング率等の選定で調整される。この状態で電
気配線16が施された配線基板19上に固定される。尚、配
線基板19には半導体基板３の曲率が変化しないように凹
み部が設けてある。
半導体基板３と電気配線16間は金属性の接続ワイヤ15
で電気的に接続されている。尚、この電気的な接続はワ
イヤ接続に限定されるものではなく、半導体基板３側を
下面にしてフリツプチツプボンデイング等を行つても構
わない。
で電気的に接続されている。尚、この電気的な接続はワ
イヤ接続に限定されるものではなく、半導体基板３側を
下面にしてフリツプチツプボンデイング等を行つても構
わない。
本実施例によれば、基板18と半導体基板３の接着によ
り半導体基板３内の応力状態を制御することができるの
で、半導体デバイスの特性制御を行うことができるとい
う効果がある。
り半導体基板３内の応力状態を制御することができるの
で、半導体デバイスの特性制御を行うことができるとい
う効果がある。
次に本発明の第５の実施例を第６図，第７図を用いて
説明する。
説明する。
第６図は、本発明の応力制御デバイスの断面構造例を
示したものである。Si基板21に最も簡単な構造のMOSト
ランジスタ（ソース23,ドレイン23′，ゲート酸化膜24,
ゲート25,絶縁膜27）を作製した例であり、ゲート下部
に歪層22を設けている。トランジスタはゲート電極26へ
印加する電圧制御によりソース電極28とドレイン電極29
間の電流のON−OFFを制御する。歪層22はSi基板21より
も線膨張係数の小さい材料、例えば酸化ケイ素で構成さ
れているものとする。
示したものである。Si基板21に最も簡単な構造のMOSト
ランジスタ（ソース23,ドレイン23′，ゲート酸化膜24,
ゲート25,絶縁膜27）を作製した例であり、ゲート下部
に歪層22を設けている。トランジスタはゲート電極26へ
印加する電圧制御によりソース電極28とドレイン電極29
間の電流のON−OFFを制御する。歪層22はSi基板21より
も線膨張係数の小さい材料、例えば酸化ケイ素で構成さ
れているものとする。
歪層22は、第７図に示したようにSi基板21の一部を溝
状にエツチング除去し、基板21の上面及び溝側壁に酸化
保護膜としてシリコン窒化膜30を形成した後熱酸化を施
し溝底面にシリコン酸化膜31を作製して形成したり、歪
層22を形成したい領域にイオン打込みを行い熱処理で酸
化領域を作製して形成することができる。また、第７図
のようにSi基板21の一部をエツチング除去した後、溝下
面にSi基板21よりも線膨張係数の小さな材料を薄膜とし
て堆積形成しても構わない。歪層22の形成後に溝上部に
再びシリコン単結晶層をエピタキシヤル成長或いはポリ
シリコンを堆積した後にレーザアニール等の単結晶化処
理を施して形成する。その後本例ではMOSトランジスタ
を作製する。
状にエツチング除去し、基板21の上面及び溝側壁に酸化
保護膜としてシリコン窒化膜30を形成した後熱酸化を施
し溝底面にシリコン酸化膜31を作製して形成したり、歪
層22を形成したい領域にイオン打込みを行い熱処理で酸
化領域を作製して形成することができる。また、第７図
のようにSi基板21の一部をエツチング除去した後、溝下
面にSi基板21よりも線膨張係数の小さな材料を薄膜とし
て堆積形成しても構わない。歪層22の形成後に溝上部に
再びシリコン単結晶層をエピタキシヤル成長或いはポリ
シリコンを堆積した後にレーザアニール等の単結晶化処
理を施して形成する。その後本例ではMOSトランジスタ
を作製する。
尚、イオン打込みによつて歪層22を作製する場合には
必ずしもSi基板21をエツチング加工する必要はなく、本
実施例ではゲート電極下部にのみ選択的に酸素打込みを
行つてもよい。このSi基板21よりも線膨張係数の小さい
歪層22を形成することにより、室温よりも高温で作製さ
れるトランジスタのゲート25下部のソース23とドレイン
23′間のチヤネル形成領域に熱応力により変温近傍で引
張り応力を残留させることが可能となる。この時に発生
する応力は、歪層22の厚さと長さ及びSi基板21内での位
置により制御することができる。
必ずしもSi基板21をエツチング加工する必要はなく、本
実施例ではゲート電極下部にのみ選択的に酸素打込みを
行つてもよい。このSi基板21よりも線膨張係数の小さい
歪層22を形成することにより、室温よりも高温で作製さ
れるトランジスタのゲート25下部のソース23とドレイン
23′間のチヤネル形成領域に熱応力により変温近傍で引
張り応力を残留させることが可能となる。この時に発生
する応力は、歪層22の厚さと長さ及びSi基板21内での位
置により制御することができる。
トランジスタのチヤネル領域に引張り歪を残留させる
と電子移動度が高くなりトランジスタ特性を向上させる
ことが可能となる。尚、本実施例ではMOSトランジスタ
構造への適用を示したが、歪層22はSi基板21の任意の位
置に形成可能であり歪を発生させたい領域の下部に形成
すればよく、他のバイポーラトランジスタや拡散抵抗層
など任意のデバイス構造に導入可能である。また、歪層
22はSi基板21内に点在させて形成することが好ましい。
これは歪層22を大面積で形成するとSi基板21全体に大き
な反り変形が発生してしまい、プロセス中のマスク位置
合せが難しくなつたり、反り変形により応力で転位など
の結晶欠陥が生じ易くなるためである。
と電子移動度が高くなりトランジスタ特性を向上させる
ことが可能となる。尚、本実施例ではMOSトランジスタ
構造への適用を示したが、歪層22はSi基板21の任意の位
置に形成可能であり歪を発生させたい領域の下部に形成
すればよく、他のバイポーラトランジスタや拡散抵抗層
など任意のデバイス構造に導入可能である。また、歪層
22はSi基板21内に点在させて形成することが好ましい。
これは歪層22を大面積で形成するとSi基板21全体に大き
な反り変形が発生してしまい、プロセス中のマスク位置
合せが難しくなつたり、反り変形により応力で転位など
の結晶欠陥が生じ易くなるためである。
本実施例によればSi基板内のデバイス形成領域の応力
状態を制御することができるので、半導体デバイスの特
性制御を行うことができるという効果がある。
状態を制御することができるので、半導体デバイスの特
性制御を行うことができるという効果がある。
本発明によれば、半導体デバイスの内部応力状態を任
意に制御できるので、デバイス特性を制御できるという
効果がある。
意に制御できるので、デバイス特性を制御できるという
効果がある。
第１図，第３図，第４図，第５図，第６図は夫夫本発明
の実施例に係る半導体デバイスの断面図、第２図は本発
明による応力制御方法のフロー図、第７図は本発明の一
実施例に用い得るシリコン製部材の部分断面図である。 １……圧電素子、2,2′……電極端子、３……半導体基
板、４……保護膜、５……ゲート端子、６……ソース端
子、７……ドレイン端子、8,23……ソース、9,23′……
ドレイン、10,26……ゲート電極、11……磁歪素子、12
……コイル、13……拡散抵抗層、14,14′……抵抗端
子、15……接続ワイヤ、16……電気配線、17……歪制御
基板、18……基板、19……配線基板、20,24……ゲート
酸化膜、21……トリコン基板、22……歪層、25……ゲー
ト、27……絶縁膜、28……ソース電極、29……ドレイン
電極、30……シリコン窒化膜、31……シリコン酸化膜。
の実施例に係る半導体デバイスの断面図、第２図は本発
明による応力制御方法のフロー図、第７図は本発明の一
実施例に用い得るシリコン製部材の部分断面図である。 １……圧電素子、2,2′……電極端子、３……半導体基
板、４……保護膜、５……ゲート端子、６……ソース端
子、７……ドレイン端子、8,23……ソース、9,23′……
ドレイン、10,26……ゲート電極、11……磁歪素子、12
……コイル、13……拡散抵抗層、14,14′……抵抗端
子、15……接続ワイヤ、16……電気配線、17……歪制御
基板、18……基板、19……配線基板、20,24……ゲート
酸化膜、21……トリコン基板、22……歪層、25……ゲー
ト、27……絶縁膜、28……ソース電極、29……ドレイン
電極、30……シリコン窒化膜、31……シリコン酸化膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 坂田 信二 茨城県土浦市神立町502番地 株式会社 日立製作所機械研究所内 (56)参考文献 特開 昭51−32177（ＪＰ，Ａ) 特開 昭57−204139（ＪＰ，Ａ) 実願 昭55−8733号（実開 昭56− 110653号）の願書に添付した明細書及び 図面の内容を撮影したマイクロフィルム （ＪＰ，Ｕ) 実願 昭46−28474号（実開 昭47− 25149号）の願書に添付した明細書及び 図面の内容を撮影したマイクロフィルム （ＪＰ，Ｕ) 実願 昭52−91905号（実開 昭54− 19667号）の願書に添付した明細書及び 図面の内容を撮影したマイクロフィルム （ＪＰ，Ｕ)
Claims (13)
- 【請求項１】半導体チップ、半導体薄膜及び半導体製基
板の群から選ばれる半導体製部材と、この半導体製部材
と直接或いは間接に接合される支持基板と、前記半導体
製部材と前記支持基板とを封止する樹脂とを具備する半
導体デバイスにおいて、前記半導体製部材にはトランジ
スタ回路が形成されており、前記支持基板が前記半導体
製部材の前記トランジスタ回路形成領域に引張方向の応
力を付与する機能を有するものであることを特徴とする
半導体デバイス。 - 【請求項２】半導体チップ、半導体薄膜及び半導体製基
板の群から選ばれる半導体製部材と、この半導体製部材
と直接或いは間接に接合される支持基板と、前記半導体
製部材と前記支持基板とを封止する樹脂とを具備する半
導体デバイスにおいて、前記半導体製部材にはトランジ
スタ回路が形成されており、前記半導体製部材の前記ト
ランジスタ回路形成領域は引張応力の働いている状態に
あることを特徴とする半導体デバイス。 - 【請求項３】半導体チップ、半導体薄膜及び半導体製基
板の群から選ばれる半導体製部材と、この半導体製部材
と直接或いは間接に接合される支持基板と、前記半導体
製部材と前記支持基板とを封止する樹脂とを具備する半
導体デバイスにおいて、前記半導体製部材にはトランジ
スタ回路が形成されており、前記支持基板は前記半導体
製部材の前記トランジスタ回路形成領域に歪みを発生さ
せる歪制御基板であることを特徴とする半導体デバイ
ス。 - 【請求項４】請求項１乃至３のいずれかに記載の半導体
デバイスにおいて、前記支持基板は圧電素子であること
を特徴とする半導体デバイス。 - 【請求項５】請求項１乃至３のいずれか記載の半導体デ
バイスにおいて、前記支持基板は磁歪素子であることを
特徴とする半導体デバイス。 - 【請求項６】請求項１乃至３のいずれか記載の半導体デ
バイスにおいて、前記支持基板は前記半導体製部材より
も線膨張係数が大であることを特徴とする半導体デバイ
ス。 - 【請求項７】請求項１乃至３のいずれか記載の半導体デ
バイスにおいて、前記支持基板は内部或いは表面に電気
配線を施した樹脂或いはセラミック製の配線基板に内蔵
されていることを特徴とする半導体デバイス。 - 【請求項８】半導体チップ、半導体薄膜及び半導体製基
板の群から選ばれる半導体製部材に、直接或いは間接に
歪調整基板を接合し、しかる後、樹脂或いはセラミック
でこれらの部材を封止し、この封止によって半導体製部
材に生ずる圧縮応力を前記歪調整基板にて減少せしめ乃
至は引張応力の状態にすることを特徴とする半導体デバ
イスの製造方法。 - 【請求項９】歪調整基板の歪発生方向と半導体基板内に
形成された少なくとも一個以上のトランジスタの電流方
向とが一致していることを特徴とする応力制御デバイ
ス。 - 【請求項１０】歪調整基板の歪発生方向と半導体基板内
に形成された少なくとも一個以上の拡散抵抗内の電流方
向とが一致していることを特徴とする応力制御デバイ
ス。 - 【請求項１１】エミッタとコレクタとベース領域を有す
るバイポーラトランジスタ回路が形成されたシリコン基
板と、このシリコン基板を封止する樹脂とを具備するバ
イポーラトランジスタにおいて、前記エミッタから前記
コレクタに流れる電流方向に沿って少なくとも前記ベー
ス領域について無歪乃至は引張方向の応力が生ずるよう
に構成したことを特徴とするバイポーラトランジスタ。 - 【請求項１２】ソースとドレンとゲート用チャネル領域
を有するMOSトランジスタ回路が形成されたシリコン基
板と、このシリコン基板を封止する樹脂とを具備するMO
Sトランジスタにおいて、前記ソースから前記ドレンに
流れる電流方向に沿って少なくとも前記ゲート用チャネ
ル領域について無歪乃至は引張方向の応力が生ずるよう
に構成したことを特徴とするMOSトランジスタ。 - 【請求項１３】請求項12において、少なくとも前記ゲー
ト用チャネル領域の下方について、前記シリコン基板の
内部に局所的に前記シリコン基板より線膨張係数の小さ
い層が形成されていることを特徴とするMOSトランジス
タ。
Priority Applications (1)
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|---|---|---|---|
| JP1180363A JP2718767B2 (ja) | 1989-07-14 | 1989-07-14 | 半導体デバイス及びその応力制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1180363A JP2718767B2 (ja) | 1989-07-14 | 1989-07-14 | 半導体デバイス及びその応力制御方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH0346261A JPH0346261A (ja) | 1991-02-27 |
| JP2718767B2 true JP2718767B2 (ja) | 1998-02-25 |
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ID=16081937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1180363A Expired - Lifetime JP2718767B2 (ja) | 1989-07-14 | 1989-07-14 | 半導体デバイス及びその応力制御方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
1989
- 1989-07-14 JP JP1180363A patent/JP2718767B2/ja not_active Expired - Lifetime
Cited By (1)
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