JPH07211833A - 樹脂モールド型半導体装置 - Google Patents

樹脂モールド型半導体装置

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JPH07211833A
JPH07211833A JP6014839A JP1483994A JPH07211833A JP H07211833 A JPH07211833 A JP H07211833A JP 6014839 A JP6014839 A JP 6014839A JP 1483994 A JP1483994 A JP 1483994A JP H07211833 A JPH07211833 A JP H07211833A
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JP
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semiconductor element
resin
metal frame
semiconductor device
molded
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JP6014839A
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Eiji Yamanaka
英二 山中
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Tokin Corp
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Tokin Corp
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  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

(57)【要約】 【目的】 半導体素子が発生する熱応力にて、信頼性が
劣化しないような構造の半導体装置を得る。 【構成】 半導体素子4を搭載する領域2を凹状あるい
は、壁によるカコミ構造とした金属フレーム1に半導体
素子4を搭載し、レジンを該半導体素子4に被装後、樹
脂モールド成形する。樹脂8の熱的応力が半導体素子に
影響するのを防止し、信頼性の高い樹脂モールド型半導
体装置が得られる。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は主として樹脂封止型の大
電力用半導体装置に関するものである。
【0002】
【従来の技術】従来の樹脂封止型半導体装置は低価格化
の要求目的により、それ以前の金属パッケージ型半導体
装置に置換えられて出現したものである。金属パッケー
ジ型半導体装置に比べ樹脂モールド型半導体装置は信頼
性の点では、やや劣るが価格面では著しいメリットが認
められる為、近年の大電力用半導体の多くがこの方式に
変わりつつある。しかし最近は、利用者側の更なる要求
として、大電力化と高信頼性が樹脂モールド型半導体装
置にも望まれる様になってきた。従来の樹脂封止型半導
体装置の構成は、平坦な金属フレームに、比較的小さな
半導体素子をろう付けにより搭載し、各電極にリードワ
イヤーを熔接した後、半導体素子をエポキシ系樹脂によ
りトランスファー成形を施して半導体装置に完成すると
いうものであった。
【0003】最近上述の様な利用者側の要求を満たす
為、大電力の大面積半導体素子を搭載した場合、従来の
技術内容では、特に熱歪による特性劣化が大きな問題と
なっている。すなわち従来の構造で大電力の大面積半導
体素子を搭載した半導体装置は、金属フレームの熱膨張
係数による応力が、該大面積半導体素子(主としてシリ
コンの部分)に加わり該大面積半導体素子を湾曲させよ
うと働く。更に、半導体素子のエポキシ系樹脂による成
形の後は、樹脂と該大面積半導体素子との接着が極めて
良好である為、該大面積半導体素子の該エポキシ系樹脂
に接した面では、該エポキシ系樹脂の熱膨張係数に従う
応力が半導体素子に加わることになる。更に大面積半導
体素子のダイシング面に関しては、上記エポキシ系樹脂
の膨張により半導体素子を横にすべらそうとする応力が
加わる。以上の様な主として3種類の別々の応力が複雑
に半導体素子に加わる為、結果的には半導体素子のリー
ク電流特性が劣化し、半導体素子の母材(シリコン)自
体に剥離や亀裂が発生し破損に到ることもある。
【0004】図4に従来構造に関する断面概略説明図を
示す。半導体素子は金属フレームにろう付けされてお
り、金属フレームの熱膨張係数による水平方向の力f1
の応力を受ける。又エポキシ樹脂による力は半導体素子
の表面にそって水平方向に加わる力f2とダイシング面
を押す力f3とが存在し、これらは各々の材料が半導体
素子(主としてシリコン)の熱膨張係数とどのくらい違
うかによって複雑に作用する。結果としては半導体素子
に歪を与え剥離やクラックを発生させていた。
【0005】
【発明が解決しようとする課題】本発明の課題は、この
様な従来法の課題を解消した低価格でありながら大電力
の使用に於て高信頼性を有する樹脂モールド型半導体装
置を提供することにある。
【0006】
【課題を解決するための手段】本発明は、上述の課題を
解消するため、金属フレームに半導体素子を搭載した
後、樹脂モールド成形により封止して成る樹脂モールド
型半導体装置に於て、該金属フレーム上の該半導体素子
の搭載領域を、該半導体素子の厚みと同程度以上の深さ
にて凹状構造とする。或いは、該金属フレーム上の該半
導体素子の搭載領域を該半導体素子の厚みと同程度以上
の高さ寸法を持つ連続した突起状壁で囲まれた構造とす
る。上記2種類の金属フレームのどちらか一方の金属フ
レームを使用して樹脂モールド型半導体装置を、次のよ
うな製造方法にて製造する。上記の金属フレームに半導
体素子を搭載し、電極間にリードワイヤーを溶接した
後、シリコーンゴム系のレジンを、該半導体素子に被装
し、更に該レジンの外表面に樹脂モールド成形を行なっ
た樹脂モールド型半導体装置である。
【0007】
【作用】本発明の手段を用いることにより、半導体素子
に加わる熱応力のうち、成形樹脂の歪による応力成分を
フレキシブルなシリコーンゴム系レジンで緩和する為、
熱応力の影響を避ける事ができる。又半導体素子のダイ
シング面からのすべり方向の成分の応力は、フレームの
くぼみ、又は素子を囲む突起状壁によって防げられる為
これも避けられる。結局3種類の応力成分のうち、残る
のは金属フレームの熱膨張係数に従う応力の影響のみと
なり、この応力は素子を湾曲させる力となるが、本来半
導体素子(主としてシリコン)は優れた弾性体であり、
上記2方向の応力が無くなり単純な一方向の応力だけな
ら、それ程特性の劣化や破損に到らずに済むのである。
【0008】
【実施例】以下図面を参照しながら本発明内容につき詳
述する。図1は、本発明の請求範囲第1項に記述した構
造の一実施例の半導体素子搭載用金属フレーム1の平面
図を示し、図1(a)は無酸素銅を材質とし板状の中央
の半導体素子搭載領域2を切削加工によりくぼませた構
造である。くぼみの形状は長さ10mm×巾12mm×
深さ0.5mmである。表面はNiメッキ処理である。
図1(b)は図1(a)のA−A断面図である。図1
(c)は請求範囲第2項に記述した構造の一実施例であ
る。突起状側壁3を、平板状金属フレーム1に銀ろう付
けした形状である。側壁の形状は内寸法長さ10mm×
巾12mm×高さ0.5mm、外寸法は長さ11mm×
巾13mm×高さ0.5mmである。図1(d)は図1
(c)のB−B断面図である。当然、これら上記図1
(a)、図1(c)に示す構造の金属フレーム1は材質
や作成手段は制限されるものではない。図2は図1の金
属フレーム1に高さ8mm×巾10mm×高さ0.3m
mの寸法の、大電力静電誘導型半導体素子4(Stat
ic Induction Transistor;以
下SITと略称する)をろう付けし、電極接続用Alワ
イヤーを超音波ボンダーにて熔接した状態を示す。
【0009】図2(a),(b)は図1(a)の構造の
金属フレーム1を、図2(c),(d)は図1(c)の
金属フレーム1を使用している。金属フレーム1にSI
T4のろう付けは、融点215℃のAg−Sn系ろう材
を使用し、温度350℃×時間5分の条件でH2中にて
熔接を実施した。リードワイヤーとなるAlワイヤーは
直径250μmの細線を使用し、ゲート電極リードワイ
ヤー5、ソース電極リードワイヤー6を構成した。金属
フレーム1はそのままドレイン電極となる。図3は本発
明の請求範囲請求項5の一実施例を示し、図1及び図2
に示された通りの金属フレーム1にSIT4をろう付け
し、各電極のリードワイヤーを接続した状態に、更にフ
レキシブルなシリコーンゴム系のジャンクションコーテ
ィングレジン、商品名TSJ−3155(東芝シリコー
ン製)7を半導体素子の搭載領域2の内側にSIT4を
埋込む様に塗布硬化させ、更にその外被面にエポキシ樹
脂8、商品名EME−5100(住友ベークライト製)
にてトランスファーモールド成形を施した状態を示す。
図3(a),(b)は図2(a)を、図3(c),
(d)は図2(c)を利用した例である。
【0010】図3に示す様な本発明の構造を採れば、従
来の様な3種類の応力のうち、エポキシ樹脂による2方
向成分応力(f2,f3)の影響が防止できる様になり、
特性劣化やSIT4からのエポキシ樹脂の剥離、或いは
クラック発生を防止できるのである。表1に本発明の一
実施例の樹脂モールド型半導体装置を試験した結果を示
す。従来構造との比較で効果を表わしてある。本発明に
よる試料の不合格は出ていない。特に熱的なテスト項目
で効果が見られている。
【0011】
【表1】
【0012】
【発明の効果】以上説明したように、本発明によれば、
高価な温度補償板等を用いたり、熱膨張係数を合わせた
りといった複雑な手段を何ら用いること無く、金属フレ
ームに凹部を設けた構造と、安価なトランスファーモー
ルド成形方法で極めて安定して金属フレームに大面積の
半導体素子を搭載でき、大電力、高信頼性の樹脂モール
ド型半導体装置を実現することが可能となる。
【図面の簡単な説明】
【図1】図1(a)は、本発明の請求範囲第1項による
内容の金属フレームの平面図。図1(b)は、図1
(a)のA−A断面図。図1(c)は、本発明の請求範
囲第2項の金属フレームの平面図。図1(d)は図1
(c)のB−B断面図。
【図2】図2(a)は、半導体素子を図1(a)の金属
フレームに搭載しリードワイヤーを接続した状態を示す
平面図。図2(b)は、図2(a)のC−C断面図。図
2(c)は、半導体素子を図1(c)の金属フレームに
搭載しリードワイヤーを接続した状態を示す平面図。図
2(d)は、図2(c)のD−D断面図。
【図3】図3(a)は、図2(a)の半導体素子を使用
し樹脂成形して完成された樹脂モールド型半導体素子の
平面図。図3(b)は、図3(a)のE−E断面図。図
3(c)は、図2(c)の半導体素子を使用し樹脂成形
して完成された樹脂モールド型半導体素子の平面図。図
3(d)は図3(c)のF−F断面図。
【図4】従来構造の断面略図である。
【符号の説明】
1 金属フレーム 2 半導体素子の搭載領域 3 突起状側壁 4 半導体素子 5 ゲート電極リードワイヤー 6 ソース電極リードワイヤー 7 ジャンクションコーティングレジン(シリコーン
ゴム系) 8 樹脂(引例ではエポキシ樹脂)

Claims (5)

    【特許請求の範囲】
  1. 【請求項1】 金属フレームに半導体素子を搭載した
    後、樹脂モールド成形により封止して成る樹脂モールド
    型半導体装置に於て、該金属フレーム上の該半導体素子
    の搭載領域が、該半導体素子の厚みと同程度以上の深さ
    にて凹状とした構造を特徴とする半導体素子搭載用の金
    属フレーム。
  2. 【請求項2】 金属フレームに半導体素子を搭載した
    後、樹脂モールド成形により封止して成る樹脂モールド
    型半導体装置に於て、該金属フレーム上の該半導体素子
    の搭載領域が、該半導体素子の厚みと同程度以上の高さ
    寸法をもつ、連続した突起状壁で囲まれた構造をなすこ
    とを特徴とする半導体素子搭載用の金属フレーム。
  3. 【請求項3】 請求項1記載の金属フレームに半導体素
    子を搭載することを特徴とする樹脂モールド型半導体装
    置。
  4. 【請求項4】 請求項2記載の金属フレームに半導体素
    子を搭載することを特徴とする樹脂モールド型半導体装
    置。
  5. 【請求項5】 請求項1の金属フレーム、或いは請求項
    2の金属フレームに半導体素子を搭載し、電極間にリー
    ドワイヤーを溶接した後、シリコーンゴム系のレジンを
    該半導体素子に被装し、更に該レジンの外表面に樹脂モ
    ールド成形を行なうことを特徴とする樹脂モールド型半
    導体装置。
JP6014839A 1994-01-12 1994-01-12 樹脂モールド型半導体装置 Pending JPH07211833A (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014027266A (ja) * 2012-06-20 2014-02-06 Asahi Kasei Electronics Co Ltd 半導体パッケージおよびその製造方法
JP2015231027A (ja) * 2014-06-06 2015-12-21 住友電気工業株式会社 半導体装置
CN117637636A (zh) * 2024-01-26 2024-03-01 华羿微电子股份有限公司 一种保护芯片的功率半导体封装结构及其制备方法

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Publication number Priority date Publication date Assignee Title
JP2014027266A (ja) * 2012-06-20 2014-02-06 Asahi Kasei Electronics Co Ltd 半導体パッケージおよびその製造方法
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