JP6559745B2 - 半導体デバイス検査装置、半導体デバイス検査方法、そのプログラム、半導体装置およびその製造方法 - Google Patents

半導体デバイス検査装置、半導体デバイス検査方法、そのプログラム、半導体装置およびその製造方法 Download PDF

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Description

本発明の実施形態は、半導体デバイス検査装置、半導体デバイス検査方法、そのプログラム、半導体装置およびその製造方法に関する。
炭化珪素（ＳｉＣ）は、シリコン（Ｓｉ）に比べて絶縁破壊電界強度が約１０倍であり、この他に熱伝導率、電子移動度、バンドギャップなどにおいても優れた物性値を有する半導体であることから、従来のＳｉ系パワー半導体素子に比べて飛躍的な性能向上を実現する半導体材料として期待されている。
半導体素子は、電流通電時に電子あるいは正孔のみが電気伝導に作用するユニポーラ型半導体素子と、電子と正孔の両者が電気伝導に作用するバイポーラ型半導体素子に大別される。ユニポーラ型半導体素子には、ショットキーバリヤダイオード（ＳＢＤ）、接合電界効果トランジスタ（Ｊ−ＦＥＴ）、金属／酸化膜／半導体電界効果トランジスタ（ＭＯＳ−ＦＥＴ）などが属する。バイポーラ型半導体素子には、ｐｎダイオード、バイポーラ型接合トランジスタ（ＢＪＴ）、サイリスタ、ゲートターンオフサイリスタ（ＧＴＯサイリスタ）、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）などが属する。
特許第６１０４３６３号公報 特許第５９８００２４号公報 特許第４８８６７６１号公報
以下の実施形態では、信頼性を向上させることが可能な半導体デバイス検査装置、半導体デバイス検査方法、そのプログラム、半導体装置およびその製造方法を提供することを目的とする。
実施形態に係る半導体デバイス検査装置は、半導体デバイスに所定方向の内部応力を発生させる作用部と、前記作用部が前記半導体デバイスに発生させる前記内部応力の大きさを制御する応力制御部と、前記半導体デバイスと電気的に接続するプローブと、前記プローブを介して前記半導体デバイスに電流を流すプローブ制御部と、前記半導体デバイスに前記内部応力を発生させていない状態で前記プローブを介して前記半導体デバイスに流れた第１電流と、前記作用部が前記半導体デバイスに前記内部応力を発生させた状態で前記プローブを介して前記半導体デバイスに流れた第２電流とに基づいて、前記半導体デバイスをスクリーニングする制御部と、を備える。
また、実施形態に係る半導体装置は、上面である第１面が結晶の基底面に対してオフ角を有する炭化珪素基板と、前記炭化珪素基板の前記第１面上に形成された炭化珪素膜と、前記炭化珪素膜から前記炭化珪素基板の上層にかけて設けられた素子形成領域とを備えた半導体デバイスと、前記半導体デバイスに所定方向の内部応力を発生させるように前記半導体デバイスと固着したベース基板と、を備える。
図１は、実施形態に係る半導体デバイスが作り込まれるＳｉＣウエハの例を示す上視図である。 図２は、オン基板であるＳｉＣウエハを（０００１）面で切断した際の断面図である。 図３は、オフ基板であるＳｉＣウエハを（０００１）面で切断した際の断面図である。 図４は、オフ基板に発生する基底面転位（ＢＰＤ）及び刃状転位（ＴＥＤ）を説明するための図である。 図５は、第１の実施形態に係る半導体デバイス検査装置の概略構成例を示すブロック図である。 図６は、実施形態に係る半導体デバイスの概略構成例を示す断面図である。 図７は、第１の実施形態において＜１１−２０＞方向に圧縮する成分を持つ力を半導体デバイスに与える構成を説明するための模式図である。 図８は、第１の実施形態において＜１１−２０＞方向に圧縮する成分を持つ力を半導体デバイスに与えた状態で実施される電流通電試験を説明するための模式図である。 図９は、第１の実施形態に係る半導体デバイスの製造方法の流れの一例を示すフローチャートである。 図１０は、第２の実施形態において半導体デバイスの少なくとも素子形成領域に＜−１１００＞方向の引張応力が発生するように半導体デバイスを曲げる場合の概略構成例を示す図である。 図１１は、第２の実施形態において半導体デバイスの少なくとも素子形成領域に＜１１−２０＞方向の圧縮応力が発生するように半導体デバイスを曲げる場合の概略構成例を示す図である。 図１２は、第３の実施形態において線膨張係数がＳｉＣ基板よりも大きいベース基板に半導体デバイスを搭載した場合に半導体デバイスに発生する内部応力を説明するための図である。 図１３は、第３の実施形態において線膨張係数がＳｉＣ基板よりも小さいベース基板に半導体デバイスを搭載した場合に半導体デバイスに発生する内部応力を説明するための図である。 図１４は、第４の実施形態に係る半導体装置の一例を説明するための図である。 図１５は、第４の実施形態に係る半導体装置の他の一例を説明するための図である。 図１６は、第５の実施形態に係る半導体装置の一例を説明するための図である。 図１７は、第５の実施形態に係る半導体装置の他の一例を説明するための図である。 図１８は、第６の実施形態に係る半導体装置の一例を説明するための図である。 図１９は、第６の実施形態に係る半導体装置の他の一例を説明するための図である。 図２０は、第６の実施形態の変形例に係る半導体装置の一例を説明するための図である。 図２１は、第６の実施形態の変形例に係る半導体装置の他の一例を説明するための図である。 図２２は、第７の実施形態に係る半導体装置の実装構造例を示す図である。 図２３は、第８の実施形態に係る半導体装置の概略構成例を示す図である。 図２４は、第８の実施形態の変形例に係る半導体装置の概略構成例を示す図である。
以下、添付図面を参照しながら、例示する実施形態にかかる半導体デバイス検査装置、半導体デバイス検査方法、そのプログラム、半導体装置およびその製造方法を詳細に説明する。
上記したように、半導体材料としてＳｉＣが用いられたＳｉＣ系パワー半導体素子は、半導体材料としてＳｉが用いられたＳｉ系パワー半導体素子に比べ、性能の面で飛躍的に向上されたパワー半導体素子を実現可能であるという特徴を備えているが、その一方で、ＳｉＣ単結晶内部に種々の欠陥が存在するという欠点も存在する。特に、ｐｎダイオードなどのバイポーラ素子では、ｎ型エピタキシャル膜とｐ型エピタキシャル膜との界面付近又はｎ型エピタキシャル膜とｐ型注入層との界面付近が通電時に電子と正孔が再結合する領域となるが、この領域では、基底面転位（ＢＰＤ）が通電時に発生する電子と正孔の再結合エネルギーによって積層欠陥へ変換されるという問題が存在する。
積層欠陥とは、三角形等の形状を有する面状の欠陥である。また、基底面転位（ＢＰＤ）とは、ＳｉＣ単結晶の基底面である（０００１）面（ｃ面ともいう)に２本のショックレー型部分転位に分解された状態で存在する転位である。２本のショックレー型部分転位に挟まれた微小領域には、面状の積層欠陥が存在する。このような積層欠陥はショックレー型積層欠陥と呼ばれ、電子と正孔の再結合エネルギーによって部分転位が移動することで積層欠陥の面積が増加すると考えられている。
このような積層欠陥の領域は、電流通電時に高抵抗領域として作用する。そのため、積層欠陥の面積が拡大すると、バイポーラ型の半導体素子の順方向電圧が増加し、その結果、素子特性が低下するという不具合が発生する。
以上のように、ＳｉＣ単結晶基板の形成工程、ＳｉＣエピタキシャル膜の形成工程、ＳｉＣ基板に対する加工工程等では、ＳｉＣ単結晶内部に各種の結晶欠陥が発生するが、これら結晶欠陥は、作製したバイポーラ型半導体デバイスの特性を悪化させる要因となる。特に、電流通電によってＳｉＣエピタキシャル膜の内部に存在する結晶欠陥（基底面転位等）が面状の積層欠陥へと変化し、その積層欠陥の面積が拡大すると、順方向電圧が増加して素子特性が悪化するという問題がある。
ただし、積層欠陥の拡大はある程度の電流閾値を持っており、この閾値を超えない範囲では積層欠陥が進展しないという特徴がある。
また、本発明者らは、積層欠陥の進展に結晶内部に発生した応力が影響することを実験的に見出すことに成功した。例えば、本発明者らは、基底面である（０００１）面に対して＜１１−２０＞方向にオフ角を有する結晶サンプルに対し、圧縮力又は引張力を加えた場合、積層欠陥が発生する際の電流の閾値が増加又は減少するという現象が発生することを実験的に見出した。
そこで、以下に示す幾つかの実施形態では、半導体デバイスに内部応力を発生させた状態での通電試験を行うことで、特性劣化の要因となる結晶欠陥の発生程度が大きい個体をスクリーニングすることを可能にする。また、以下に示す幾つかの実施形態では、積層欠陥の発生を抑制するために、半導体デバイスレベルもしくは実装レベルで、半導体デバイスに発生する内部応力の方向を制御する。
（第１の実施形態）
図１〜図３は、本実施形態に係る半導体デバイスが作り込まれるＳｉＣウエハの例を示す図である。図１は、ＳｉＣウエハ１０の上視図を示し、図２は、オン基板であるＳｉＣウエハ１０Ａを（０００１）面で切断した際の断面図を示し、図３は、オフ基板であるＳｉＣウエハ１０Ｂを（０００１）面で切断した際の断面図を示している。なお、以下の説明において、ＳｉＣ結晶の結晶方位における＜０００１＞方向と垂直な面を（０００１）面といい、＜１１−２０＞方向と垂直な面を（１１−２０）面といい、＜−１１００＞方向と垂直な面を（−１１００）面という。また、（０００１）面はＳｉ面もしくは基底面とも称され、（０００−１）面はＣ面とも称される。
図１に示すように、ＳｉＣ製のインゴットをスライスすることで作製されたＳｉＣウエハ１０には、結晶方位を特定するために、例えばＳｉＣウエハ１０の特定の箇所にオリエンテーション・フラット（orientation flat）（以下、オリフラという）１０ａやノッチなどのマークが設けられている。また、ＳｉＣウエハ１０の表裏面がともに研磨されている場合など、その表面１１と裏面１２とを判別できない場合には、オリフラ１０ａに対して所定の角度となるＳｉＣウエハ１０上の位置に第２のオリフラが設けられている場合も存在する。
ＳｉＣウエハ１０は、基本的には、ＳｉＣ結晶の（０００１）面と略平行な面でインゴットをスライスすることで作製される。ここで図２に示すように、ＳｉＣ結晶の（０００１）面とスライス面（表面１１及び裏面１２）とが平行なＳｉＣウエハ１０Ａをオン基板という。一方、図３に示すように、ＳｉＣ結晶の（０００１）面に対してスライス面（表面１１及び裏面１２）が傾いているＳｉＣウエハ１０Ｂをオフ基板という。
ＳｉＣウエハ１０には、上述において触れたように、２本のショックレー型部分転位に分解された状態で存在する基底面転位（ＢＰＤ）が基底面に発生している。例えばＳｉＣウエハ１０がオフ基板（ＳｉＣウエハ１０Ｂ）である場合には、図４に示すように、ＳｉＣウエハ１０Ｂの基底面１３に発生した基底面転位（ＢＰＤ）が、ＳｉＣウエハ１０Ｂ上に形成されたＳｉＣエピタキシャル膜１４中まで延伸することがある。また、基底面１３に発生した基底面転位（ＢＰＤ）は、ＳｉＣウエハ１０ＢとＳｉＣエピタキシャル膜１４との界面１５付近で刃状転位（ＴＥＤ）に変化してＳｉＣエピタキシャル膜１４中に延伸する場合もある。
基底面転位（ＢＰＤ）は、ＳｉＣウエハ１０から作製した半導体デバイスへの通電時に発生する電子と正孔の再結合エネルギーによって積層欠陥へと変換されてしまう。また、基底面転位（ＢＰＤ）が刃状転位（ＴＥＤ）に変換する起点の部分からは、積層欠陥が成長してしまう場合も存在する。これらのようにして結晶中に存在する積層欠陥は、半導体デバイスのデバイス特性を低下させる要因となる。
そこで本実施形態では、ＳｉＣウエハ１０に作り込まれた半導体デバイス又はそれを個片化することで得られた半導体チップ（以下、簡略化のため、ＳｉＣウエハ１０に作り込まれた半導体デバイスと、これを個片化することで得られた半導体チップとをともに、半導体デバイスという）に内部応力を発生させた状態での電流通電試験を行う。これにより、特性劣化の要因となる結晶欠陥の発生程度が大きい個体をスクリーニングすることが可能となるため、デバイス特性が低い若しくは低くなる蓋然性が高い半導体デバイスを電子機器等（以下、半導体装置という）へ組み込まれる前に除外することが可能となる。その結果、半導体デバイス２０及びこれを搭載する半導体装置の信頼性を向上させることが可能となる。
図５は、本実施形態に係る半導体デバイス検査装置の概略構成例を示すブロック図である。図５に示すように、半導体デバイス検査装置１００は、制御部１０１と、応力制御部１０２と、作用部１０３と、ステージ１０４と、圧力センサ１０５と、プローブ１０６と、プローブ制御部１０７とを備える。この構成において、制御部１０１は、例えばＣＰＵ（central processing unit）などの情報処理装置で構成され、半導体デバイス検査装置１００を構成する各部の制御や各種演算を実行する。また、検査対象である半導体デバイス２０は、２つの作用部１０３で挟まれた状態でステージ１０４上に載置される。
圧力センサ１０５は、例えば２つの作用部１０３のうちの少なくとも１つに設けられ、２つの作用部１０３が半導体デバイス２０に与えている圧力を測定する。なお、本説明において、圧力には、圧縮力と引張力とが含まれるものとする。応力制御部１０２は、制御部１０１からの命令に従い、圧力センサ１０５で検出された圧力値に基づいて、作用部１０３が半導体デバイス２０に与えている圧縮力又は引張力を制御する。それにより、半導体デバイス２０の内部で発生している応力（たとえばＳｉＣ結晶におけるすべり面上のせん断応力）が制御される。なお、応力制御部１０２は、必要に応じて、圧力センサ１０５で検出された圧力値など、種々の情報を制御部１０１へ出力してもよい。
プローブ１０６は、半導体デバイス２０に対する電流通電試験を実行するための電流プローブであり、ステージ１０４上に載置された半導体デバイス２０が備える１つ以上の端子と電気的に接続することが可能な１つ以上の電極を備える。プローブ制御部１０７は、制御部１０１からの命令に従い、プローブ１０６を介して半導体デバイス２０に電流を流し、その際に印加した電圧値と半導体デバイス２０に流れた電流値とを検出して制御部１０１へ出力する。したがって、制御部１０１は、入力された電圧値と電流値とから半導体デバイス２０のデバイス特性（例えば電流電圧特性等）を特定することができる。
本実施形態における検査対象である半導体デバイス２０は、例えば図６に例示するように、ウエハ状態のまま又は個片化された状態のＳｉＣ基板２１と、ＳｉＣ基板２１の素子形成面に形成されたＳｉＣエピタキシャル膜２２とを備える。ＳｉＣ基板２１の素子形成面及びＳｉＣエピタキシャル膜２２には、ユニポーラ型半導体素子やバイポーラ型半導体素子などの種々の半導体素子が形成された素子形成領域２０ａが設けられている。
ここで、本実施形態におけるＳｉＣ基板２１は、スライス面（素子形成面に相当）が（０００１）面に対して＜１１−２０＞方向にオフ角を有するオフ基板である。その場合、図７に示すように、＜１１−２０＞方向に圧縮する成分を持つ力を半導体デバイス２０に与えると、通電時に積層欠陥が発生する際の電流閾値が減少する。一方、＜１１−２０＞方向に引張する成分を持つ力を半導体デバイス２０に与えると、通電時に積層欠陥が発生する際の電流閾値が増加する。
そこで本実施形態では、図８に示すように、＜１１−２０＞方向に圧縮する成分を持つ力を半導体デバイス２０に与える前後の状態、すなわち、積層欠陥が発生する際の電流閾値を減少させる前後の状態それぞれに対して、プローブ１０６を用いた電流通電試験を半導体デバイス２０に実施する。これにより、積層欠陥が発生する際の電流閾値の変化に基づいてデバイス特性が低い若しくは低くなる蓋然性が高い半導体デバイス２０を特定することが可能となるため、特性のより良好な半導体デバイス２０をスクリーニングすることが可能となる。その結果、半導体デバイス２０及びこれを搭載する半導体装置の信頼性を向上させることが可能となる。
つづいて、本実施形態に係る半導体デバイスの検査方法を含む半導体デバイスの製造方法について、図面を参照して詳細に説明する。図９は、本実施形態に係る半導体デバイスの製造方法の流れの一例を示すフローチャートである。なお、本説明では、オフ基板であるＳｉＣウエハ１０が予め用意されているものとする。
図９に示すように、本実施形態に係る半導体デバイスの製造工程では、まず、エピタキシャル成長工程を実行することで、ＳｉＣウエハ１０の素子形成面（例えば図１の上面１１）上にＳｉＣエピタキシャル膜１４を成膜する（Ｓ１０１）。つづいて、ＳｉＣエピタキシャル膜１４が成膜されたＳｉＣウエハ１０に対してウエハプロセスを実行することで、ＳｉＣウエハ１０に設定された複数の素子形成領域２０ａそれぞれに半導体デバイス２０を作り込む（ステップＳ１０２）。
つぎに、複数の半導体デバイス２０が作り込まれたＳｉＣウエハ１０に対する検査（ウエハ検査）が実行される（ステップＳ１０３）。このウエハ検査では、ＳｉＣウエハ１０に作り込まれた複数の半導体デバイス２０それぞれについての通電試験等が不図示のテスタ等を用いて実行され、この試験の結果に基づいて各半導体デバイス２０の良品／不良品が判定される。
つぎに、ＳｉＣウエハ１０に作り込まれた複数の半導体デバイス２０を個片化するダイシング工程が実行される（ステップＳ１０４）。ダイシング工程には、ダイヤモンドブレードやレーザ光を用いたカッティング、レーザ割断、チョコレートブレイクなどの方法を用いることが可能である。このダイシング工程により、ＳｉＣウエハ１０に作り込まれた複数の半導体デバイス２０が個々の半導体チップに個片化される。
つぎに、個片化された半導体デバイス２０に対するチップテストが実行される（ステップＳ１０５）。チップテストでは、例えば初期不良の防止を目的として、ファンクションテストや温度電圧ストレスの加速試験などが実行される。また、本実施形態におけるチップテストでは、半導体デバイス２０に対し、例えば図５に例示した半導体デバイス検査装置１００を用いた電流通電試験も実行される。この電流通電試験では、たとえば半導体デバイス２０に対して作用部１０３（図５参照）を用いて所定方向から圧力（圧縮力）を加える前後の状態それぞれに対し、プローブ１０６を用いた電流通電試験が実行される。
ここで、作用部１０３が半導体デバイス２０に圧力を加える方向である所定方向とは、例えば少なくともＳｉＣ基板２１とＳｉＣエピタキシャル膜２２との界面２３近傍から表面２４（図６参照）において発生するすべり面上のせん断応力の方向が例えば当該すべり面にある転位の進展方向の±１５度以内の角度範囲内に含まれることとなる方向であってよい。
言い換えれば、所定方向は、ＳｉＣ基板２１の結晶方位における＜１１−２０＞方向に対して例えば±１５度以内の角度方向に（０００１）面上のせん断応力が発生することとなる方向であってよい。
ただし、所定方向は、このような方向に限定されず、ＳｉＣ基板２１の結晶方位における＜１１−２０＞方向に圧縮する成分を持つような方向であれば、種々変形することが可能である。また、電流通電試験の際に半導体デバイス２０に加えられる圧力は、半導体デバイス２０に発生する内部応力が半導体デバイス２０の破壊応力以下となるような圧力となるように、圧力センサ１０５で検出された圧力値に基づいて応力制御部１０２によって制御されているものとする。
つぎに、ステップＳ１０５のチップテストの結果に基づき、不良品を除外して良品を選別する良品選別工程（スクリーニング工程）が実行される（ステップ１０６）。このスクリーニング工程では、電流通電試験の結果、圧力の印加によって積層欠陥が拡張したと判断された半導体デバイス２０を規格外品として除外する工程も含まれる。
なお、スクリーニング工程では、例えば制御部１０１（図５参照）が、ステップＳ１０７の電流通電試験においてプローブ制御部１０７で検出された電流とその際の印加電圧とから半導体デバイス２０の電流電圧特性を特定し、この電流電圧特性が圧力の印加の前後で一定以上変動した半導体デバイス２０を規格外品と判断する。例えば、圧力を加えた状態で特定された電流電圧特性から求まる抵抗値が圧力を加えていない状態で特定された電流電圧特性から求まる抵抗値よりも所定の閾値以上増加している場合、制御部１０１は、この半導体デバイス２０を規格外品と判断する。
つぎに、選別された半導体デバイス２０を配線基板や回路基板等のベース基板にボンディングするボンディング工程と、ボンディングされた半導体デバイス２０をモールド樹脂等でパッケージングするパッケージング工程とが実行され（ステップＳ１０７）、その後、本動作が終了する。なお、ボンディング工程には、ワイヤボンディングの他にも、ファイスダウンボンディングなど、種々のボンディング方法を用いることが可能である。また、ウエハレベル・チップサイズパッケージ（ＷＬ−ＣＳＰ）などのパッケージング技術を用いることも可能である。
以上のように、本実施形態では、半導体デバイス２０に内部応力を発生させる前後の状態に対して電流通電試験が実行されるため、積層欠陥が発生する際の電流閾値の変化に基づいてデバイス特性が低い若しくは低くなる蓋然性が高い半導体デバイス２０を特定することが可能となる。それにより、デバイス特性のより良好な半導体デバイス２０をスクリーニングすることが可能となり、その結果、半導体デバイス２０及びこれを搭載する半導体装置の信頼性を向上させることが可能となる。
なお、上述した実施形態では、例えば少なくともＳｉＣ基板２１とＳｉＣエピタキシャル膜２２との界面２３（図６参照）近傍から表面２４にすべり面上のせん断応力が発生することとなる所定方向から半導体デバイス２０に圧力を加える場合を例示したが、これに限定されるものではない。例えばＳｉＣ基板２１とＳｉＣエピタキシャル膜２２との界面２３（図６参照）近傍に存在する基底面転位（ＢＰＤ）と刃状転位（ＴＥＤ）との分岐部分（図４参照）にすべり面上のせん断応力が発生することとなる方向から半導体デバイス２０に圧力を加えてもよい。
また、上述した実施形態では、ＳｉＣウエハ１０（又はＳｉＣ基板２１）として、スライス面が（０００１）面に対して＜１１−２０＞方向にオフ角を有するオフ基板を用いた場合を例示したが、これに限定されず、スライス面が（０００１）面に対して＜−１１００＞方向にオフ角を有するオフ基板をＳｉＣウエハ１０（又はＳｉＣ基板２１）として用いることも可能である。その場合、＜−１１００＞方向に引張する成分を持つ力（引張力）を半導体デバイス２０に加えると、通電時に積層欠陥が発生する際の電流閾値が減少する。一方、＜−１１００＞方向に圧縮する成分を持つ力（圧力）を半導体デバイス２０に加えると、通電時に積層欠陥が発生する際の電流閾値が増加する。
このような場合でも、電流通電試験時（図９のステップＳ１０７）に半導体デバイス２０に加える引張力の方向（所定方向）は、例えば少なくともＳｉＣ基板２１とＳｉＣエピタキシャル膜２２との界面２３近傍から表面２４（図６参照）において発生するすべり面上のせん断応力の方向が例えば当該すべり面にある転位の進展方向の±１５度以内の角度範囲内に含まれることとなる方向であってよい。言い換えれば、所定方向は、ＳｉＣ基板２１の結晶方位における＜−１１００＞方向に対して例えば±１５度以内の角度方向に（０００１）面上のせん断応力が発生することとなる方向であってよい。
ただし、所定方向は、このような方向に限定されず、ＳｉＣ基板２１の結晶方位における＜−１１００＞方向に引張する成分を持つような方向であれば、種々変形することが可能である。また、この際に加えられる引張力も、半導体デバイス２０の内部に発生する応力が半導体デバイス２０の破壊応力以下の応力となる引張力となるように、圧力センサ１０５で検出された圧力値に基づいて応力制御部１０２によって制御される。
さらに、上述した実施形態では、個片化後の半導体デバイス２０に対して圧力（圧縮力又は引張力）の印加を伴う電流通電試験（図９のステップＳ１０７）を実行したが、このような構成に限定されるものではない。例えば個片化する前の半導体デバイス２０が作り込まれたＳｉＣウエハ１０に対して圧力を加える構成とし、その前後の状態それぞれに対して、個々の半導体デバイス２０に対する電流通電試験を実行するように構成することも可能である。そのような場合、ウエハ状態での電流通電試験は、例えば図９のステップＳ１０３とステップＳ１０４との間の工程で実行されてもよい。また、このウエハ状態での電流通電試験に加えて、図９のステップＳ１０７に例示した個片化後の半導体デバイス２０に対する電流通電試験も実行される構成とすることも可能である。
（第２の実施形態）
つぎに、第２の実施形態に係る半導体デバイス検査装置、半導体デバイス検査方法及び半導体デバイス検査プログラムについて、図面を用いて詳細に説明する。
上述した第１の実施形態では、ＳｉＣ基板２１（又はＳｉＣウエハ１０）に機械的加重を加えて圧縮（又は引張）することで、少なくともＳｉＣ基板２１とＳｉＣエピタキシャル膜２２との界面２３近傍から表面２４（図６参照）までの領域にすべり面上のせん断応力を発生させる場合を例示した。これに対し、第２の実施形態では、ＳｉＣ基板２１（又はＳｉＣウエハ１０）を曲げるように機械的負荷を加えることで、少なくともＳｉＣ基板２１とＳｉＣエピタキシャル膜２２との界面２３近傍から表面２４（図６参照）までの領域にすべり面上のせん断応力を発生させる。
図１０は、半導体デバイスの少なくとも素子形成領域に＜−１１００＞方向の引張応力が発生するように半導体デバイスを曲げる場合の概略構成例を示す図である。図１０に示すように、半導体デバイス２０における素子形成領域２０ａが設けられた側が（１１−２０）面において＜０００１＞方向に凸状に反るように半導体デバイス２０に機械的負荷を与えた場合、素子形成領域２０ａにおける少なくともＳｉＣ基板２１とＳｉＣエピタキシャル膜２２との界面２３近傍から表面２４までの領域には、＜−１１００＞方向に沿ってこの領域を伸張しようとする内部応力（すべり面上のせん断応力）が発生する。この内部応力の方向は、例えば当該すべり面にある転位の進展方向の±１５度以内の角度範囲内に含まれる方向であってよい。
一方、図１１は、半導体デバイスの少なくとも素子形成領域に＜１１−２０＞方向の圧縮応力が発生するように半導体デバイスを曲げる場合の概略構成例を示す図である。図１１に示すように、半導体デバイス２０における素子形成領域２０ａが設けられた側が（−１１００）面において＜０００１＞方向に凹状に反るように半導体デバイス２０に機械的負荷を与えた場合、素子形成領域２０ａにおける少なくともＳｉＣ基板２１とＳｉＣエピタキシャル膜２２との界面２３近傍から表面２４までの領域には、＜１１−２０＞方向に沿ってこの領域を圧縮しようとする内部応力（すべり面上のせん断応力）が発生する。この内部応力の方向は、例えば当該すべり面にある転位の進展方向の±１５度以内の角度範囲内に含まれる方向であってよい。
以上のような構成によっても、第１の実施形態と同様に、半導体デバイス２０に内部応力を発生させた状態で電流通電試験を実行することが可能となるため、積層欠陥が発生する際の電流閾値の変化に基づいてデバイス特性が低い若しくは低くなる蓋然性が高い半導体デバイス２０を特定することが可能となる。それにより、デバイス特性のより良好な半導体デバイス２０をスクリーニングすることが可能となり、その結果、半導体デバイス２０及びこれを搭載する半導体装置の信頼性を向上させることが可能となる。
なお、上記説明では、半導体デバイス２０に直接機械的負荷を与えることで半導体デバイス２０を曲げる場合を例示したが、例えば半導体デバイス２０を回路基板や配線基板等のベース基板に固着し、このベース基板に機械的負荷を与えて曲げることで半導体デバイス２０を曲げるように構成することも可能である。
その他の構成、動作及び効果は、上述した実施形態と同様であるため、ここでは詳細な説明を省略する。
（第３の実施形態）
つぎに、第３の実施形態に係る半導体デバイス検査装置、半導体デバイス検査方法及び半導体デバイス検査プログラムについて、図面を用いて詳細に説明する。
ＳｉＣ基板２１（又はＳｉＣウエハ１０）に所定方向の内部応力を発生させる手段としては、第１の実施形態で例示したような、ＳｉＣ基板２１（又はＳｉＣウエハ１０）に対して特定の方向から圧縮力又は引張力を加える方法や、第２の実施形態で例示したような、ＳｉＣ基板２１（又はＳｉＣウエハ１０）を特定の方向に曲げる方法の他に、例えば以下の第３の実施形態で例示するような、ＳｉＣ基板２１（又はＳｉＣウエハ１０）とは線膨張係数が異なるベース基板にＳｉＣ基板２１（又はＳｉＣウエハ１０）を搭載する方法が考えられる。
図１２は、線膨張係数がＳｉＣ基板よりも大きいベース基板（例えば回路基板や配線基板等）に半導体デバイスを搭載した場合に半導体デバイスに発生する内部応力を説明するための図である。図１２（ａ）に示す例では、ＳｉＣ基板２１における＜１１−２０＞方向の線膨張係数よりも大きい線膨張係数を持つベース基板３１に、半導体デバイス２０が固着される。その際、固着時の処理温度は、電流通電試験時の温度（例えば常温）よりも高い温度（例えば３５０℃）とする。すなわち、半導体デバイス２０とベース基板３１とは、それぞれ異なる線膨張係数に応じて膨張した状態で互いに固着される。なお、半導体デバイス２０は、例えば素子形成領域２０ａ（図６参照）がベース基板３１側を向いた、いわゆるフェイスダウンの状態でベース基板３１に固着される。ただし、これに限定されず、例えばフェイスアップの状態でベース基板３１に固着されてもよい。
つづいて、図１２（ｂ）に示すように、半導体デバイス２０に対する電流通電試験（図９のステップＳ１０７）の際には、ベース基板３１に固着された半導体デバイス２０が電流通電試験時の温度（例えば常温）下に置かれる。この場合、図５における作用部１０３の代わりにステージ１０４が、半導体デバイス２０の温度を制御する作用部として動作してもよい。すると、固着時と比べて、線膨張係数の大きいベース基板３１の方が線膨張係数の小さいＳｉＣ基板２１よりも大きく収縮しているため、半導体デバイス２０には、ベース基板３１とＳｉＣ基板２１との単位長さあたりの収縮量の差に応じて＜１１−２０＞方向に沿った圧縮力が加えられる。
なお、ＳｉＣ基板２１の線膨張係数が概ね４〜４．５（×１０−６／Ｋ）であることを考慮すると、ベース基板３１の材料には、例えば線膨張係数が概ね４．５×１０−６／Ｋ以上の種々の導電性材料、絶縁性材料、半導体材料等を用いることが可能である。
一方、図１３は、線膨張係数がＳｉＣ基板よりも小さいベース基板に半導体デバイスを搭載した場合に半導体デバイスに発生する内部応力を説明するための図である。図１３（ａ）に示す例では、ＳｉＣ基板２１における＜−１１００＞方向の線膨張係数よりも小さい線膨張係数を持つベース基板３２に、半導体デバイス２０が固着される。なお、半導体デバイス２０は、フェイスダウンの状態でベース基板３２に固着されてもよいし、フェイスアップの状態でベース基板３２に固着されてもよい。また、固着時の処理温度は、電流通電試験時の温度（例えば常温）よりも高い温度（例えば３５０℃）とする。
このような場合においても、図１３（ｂ）に示すように、半導体デバイス２０を電流通電試験時の温度（例えば常温）下に置いた際には、線膨張係数の大きいＳｉＣ基板２１の方が線膨張係数の小さいベース基板３２よりも大きく収縮しているため、半導体デバイス２０には、ベース基板３２とＳｉＣ基板２１の単位長さあたりの収縮量の差に応じて＜−１１００＞方向に沿った引張力が加えられる。
なお、ＳｉＣ基板２１の線膨張係数が概ね４〜４．５（×１０−６／Ｋ）であることを考慮すると、ベース基板３２の材料には、例えば線膨張係数が概ね４×１０−６／Ｋ以下の種々の導電性材料、絶縁性材料、半導体材料等を用いることが可能である。
以上のように、本実施形態においても、上述した実施形態と同様に、半導体デバイス２０に内部応力を発生させた状態で電流通電試験を実行することが可能となるため、積層欠陥が発生する際の電流閾値の変化に基づいてデバイス特性が低い若しくは低くなる蓋然性が高い半導体デバイス２０を特定することが可能となる。それにより、デバイス特性のより良好な半導体デバイス２０をスクリーニングすることが可能となり、その結果、半導体デバイス２０及びこれを搭載する半導体装置の信頼性を向上させることが可能となる。
なお、固着時と電流通電試験時との温度差により半導体デバイス２０に加えられる圧縮力又は引張力の方向は、例えば少なくともＳｉＣ基板２１とＳｉＣエピタキシャル膜２２との界面２３近傍から表面２４（図６参照）において発生するすべり面上のせん断応力の方向が、例えば当該すべり面にある転位の進展方向の±１５度以内の角度範囲内に含まれることとなる方向となるように調整されるとよい。
その他の構成、動作及び効果は、上述した実施形態と同様であるため、ここでは詳細な説明を省略する。
（第４の実施形態）
つぎに、第４の実施形態に係る半導体装置及びその製造方法について、図面を用いて詳細に説明する。
上述の実施形態において触れたように、基底面である（０００１）に対して＜１１−２０＞方向にオフ角を有するＳｉＣ基板２１を備えた半導体デバイス２０に対して圧縮力又は引張力を加えた場合、積層欠陥が発生する際の電流閾値が増加又は減少する。そこで本実施形態では、通常状態において積層欠陥が発生する際の電流閾値が増加するように、半導体デバイス２０に常に圧縮力又は引張力が加えられる構成とする。これにより、積層欠陥の増加によるデバイス特性の劣化を抑制することが可能となるため、半導体デバイス２０及びこれを搭載する半導体装置の信頼性を向上させることが可能となる。
図１４は、半導体デバイス２０に常に＜−１１００＞方向の圧縮力が加えられる構成とすることで、積層欠陥が発生する際の電流閾値を増加させる場合の一例を示す図である。本例では、まず、図１４（ａ）に示すように、半導体デバイス２０を搭載するベース基板４１に機械的負荷を与えることで、ベース基板４１のデバイス搭載面が凸状に反るように曲げられる。
つぎに、図１４（ｂ）に示すように、ベース基板４１の凸状に反っている断面を含む平面と、半導体デバイス２０を構成するＳｉＣ基板２１の結晶方位における（１１−２０）面とを一致させた状態で、ベース基板４１のデバイス搭載面に半導体デバイス２０を固定する。この場合、凸状に反ることで面積が拡張されたデバイス搭載面に半導体デバイス２０が固着されることとなる。
その後、図１４（ｃ）に示すように、ベース基板４１に与えている機械的負荷を開放する。すると、拡張されていたベース基板４１のデバイス搭載面が元の面積へと縮小することにより、ベース基板４１が曲げられていない通常の状態下で、半導体デバイス２０に常に＜−１１００＞方向の圧縮力が加わることとなる。その結果、積層欠陥が発生する際の電流閾値を増加して積層欠陥の増加によるデバイス特性の劣化を抑制することが可能となるため、半導体デバイス２０及びこれを搭載する半導体装置の信頼性を向上させることが可能となる。
一方、図１５は、半導体デバイス２０に常に＜１１−２００＞方向の引張力が加えられる構成とすることで、積層欠陥が発生する際の電流閾値を増加させる場合の一例を示す図である。本例では、まず、図１５（ａ）に示すように、半導体デバイス２０を搭載するベース基板４１に機械的負荷を与えることで、ベース基板４１のデバイス搭載面が凹状に反るように曲げられる。
つぎに、図１５（ｂ）に示すように、ベース基板４１の凹状に反っている断面を含む平面と、半導体デバイス２０を構成するＳｉＣ基板２１の結晶方位における（−１１００）面とを一致させた状態で、ベース基板４１のデバイス搭載面に半導体デバイス２０を固定する。この場合、凹状に反ることで面積が縮小されたデバイス搭載面に半導体デバイス２０が固着されることとなる。
その後、図１５（ｃ）に示すように、ベース基板４１に与えている機械的負荷を開放する。すると、縮小されていたベース基板４１のデバイス搭載面が元の面積へと拡張することにより、ベース基板４１が曲げられていない通常の状態下で、半導体デバイス２０に常に＜１１−２０＞方向の引張力が加わることとなる。その結果、積層欠陥の増加によるデバイス特性の劣化を抑制することが可能となるため、半導体デバイス２０及びこれを搭載する半導体装置の信頼性を向上させることが可能となる。
なお、上述の図１４及び図１５に示す例では、半導体デバイス２０は、例えばフェイスダウンの状態でベース基板４１に固着される。ただし、これに限定されず、例えばフェイスアップの状態でベース基板４１に固着されてもよい。
また、ベース基板４１を曲げている機械的負荷を開放することで半導体デバイス２０に加わる圧縮力又は引張力の方向は、例えば当該すべり面にある転位の進展方向の±１５度以内の角度範囲内に含まれる方向であってよい。
さらに、本実施形態は、例えば少なくともＳｉＣ基板２１とＳｉＣエピタキシャル膜２２との界面２３（図６参照）近傍から表面２４までの領域に常にすべり面上のせん断応力を発生させる構成に限られず、例えばＳｉＣ基板２１とＳｉＣエピタキシャル膜２２との界面２３（図６参照）近傍に存在する基底面転位（ＢＰＤ）と刃状転位（ＴＥＤ）との分岐部分（図４参照）に常にすべり面上のせん断応力を発生させる構成など、種々変形することが可能である。
その他の構成、動作及び効果は、上述した実施形態と同様であるため、ここでは詳細な説明を省略する。
（第５の実施形態）
上述した第４の実施形態では、半導体デバイス２０をベース基板４１に搭載する際にベース基板４１に機械的負荷を与えて曲げておくことで、通常状態において半導体デバイス２０に常に所定方向の圧縮力又は引張力が加えられる構成を例示したが、このような構成に限定されない。例えば図１６又は図１７に示すように、線膨張係数が半導体デバイス２０とは異なるベース基板５１／５２を用い、半導体デバイス２０をベース基板５１／５２に搭載する際の処理温度を半導体デバイス２０を動作させる際の温度とは異なる温度とすることで、動作時に半導体デバイス２０に常に所定方向の圧縮力又は引張力が加えられる構成とすることも可能である。
図１６は、線膨張係数がＳｉＣ基板よりも大きいベース基板に半導体デバイスを搭載することで半導体デバイスに常に＜−１１００＞方向の圧縮力が加えられる構成とした場合の一例を示す図である。図１６（ａ）に示す例では、ＳｉＣ基板２１における＜−１１００＞方向の線膨張係数よりも大きい線膨張係数を持つベース基板５１に、半導体デバイス２０が固着される。なお、半導体デバイス２０は、例えばフェイスダウンの状態でベース基板５１に固着されてもよいし、例えばフェイスアップの状態でベース基板５１に固着されてもよい。また、固着時の処理温度は、半導体デバイス２０の通常動作時の温度（例えば常温）よりも高い温度（例えば３５０℃）とする。すなわち、半導体デバイス２０とベース基板５１とは、それぞれ異なる線膨張係数に応じて膨張した状態で互いに固着される。
図１６（ｂ）に示すように、半導体デバイス２０の通常動作時には、ベース基板５１に固着された半導体デバイス２０が通常動作時の温度（例えば常温）となる。すると、固着時に比べ、線膨張係数の大きいベース基板５１の方が線膨張係数の小さいＳＩＣ基板２１よりも大きく収縮しているため、半導体デバイス２０には、ベース基板５１と半導体デバイス２０の単位長さあたりの収縮量の差に応じて、＜−１１００＞方向に沿った圧縮力が加えられる。
なお、ＳｉＣ基板２１の線膨張係数が概ね４〜４．５（×１０−６／Ｋ）であることを考慮すると、ベース基板５１の材料には、例えば線膨張係数が概ね４．５×１０−６／Ｋ以上の種々の導電性材料、絶縁性材料、半導体材料等を用いることが可能である。
一方、図１７は、線膨張係数がＳｉＣ基板よりも小さいベース基板に半導体デバイスを搭載することで半導体デバイスに常に＜１１−２０＞方向の引張力が加えられる構成とした場合の一例を示す図である。図１７（ａ）に示す例では、ＳｉＣ基板２１における＜１１−２０＞方向の線膨張係数よりも小さい線膨張係数を持つベース基板５２に、半導体デバイス２０が固着される。なお、半導体デバイス２０は、フェイスダウンの状態でベース基板５２に固着されてもよいし、フェイスアップの状態でベース基板５２に固着されてもよい。また、固着時の処理温度は、通常動作時の温度（例えば常温）よりも高い温度（例えば３５０℃）とする。
このような場合においても、半導体デバイス２０の通常動作時には、ベース基板５２に固着された半導体デバイス２０が通常動作時の温度（例えば常温）となるため、図１７（ｂ）に示すように、固着時に比べ、線膨張係数の大きい半導体デバイス２０の方が線膨張係数の小さいベース基板５２よりも大きく収縮している。それにより、半導体デバイス２０には、ベース基板５２とＳｉＣ基板２１の単位長さあたりの収縮量の差に応じて＜１１−２０＞方向に沿った引張力が加えられる。
なお、ＳｉＣ基板２１の線膨張係数が概ね４〜４．５（×１０−６／Ｋ）であることを考慮すると、ベース基板５２の材料には、例えば線膨張係数が概ね４×１０−６／Ｋ以下の種々の導電性材料、絶縁性材料、半導体材料等を用いることが可能である。
なお、固着時と通常動作時との温度差により半導体デバイス２０に加えられる圧縮力又は引張力の方向は、例えば少なくともＳｉＣ基板２１とＳｉＣエピタキシャル膜２２との界面２３近傍から表面２４（図６参照）において発生するすべり面上のせん断応力の方向が例えば当該すべり面にある転位の進展方向の±１５度以内の角度範囲内に含まれることとなる方向となるように調整されるとよい。
また、本実施形態は、例えば少なくともＳｉＣ基板２１とＳｉＣエピタキシャル膜２２との界面２３（図６参照）近傍から表面２４までの領域に常にすべり面上のせん断応力または圧縮／引張応力を発生させる構成に限られず、例えばＳｉＣ基板２１とＳｉＣエピタキシャル膜２２との界面２３（図６参照）近傍に存在する基底面転位（ＢＰＤ）と刃状転位（ＴＥＤ）との分岐部分（図４参照）に常にすべり面上のせん断応力を発生させる構成など、種々変形することが可能である。
その他の構成、動作及び効果は、上述した実施形態と同様であるため、ここでは詳細な説明を省略する。
（第６の実施形態）
上述した第４及び第５の実施形態では、ベース基板４１の曲げに対する復元力やベース基板５１／５２と半導体デバイス２０との線膨張係数の差を利用して半導体デバイス２０に所定方向の圧縮力又は引張力が常に加えられる構成を例示したが、このような構成に限定されない。例えば図１８又は図１９に示すように、半導体デバイス２０を搭載するベース基板４１が通常の状態で曲げられた構成とすることで、半導体デバイス２０に常に所定方向の圧縮力又は引張力が加えられる構成とすることも可能である。
図１８は、ベース基板を支持基板に固定した状態で半導体デバイスに常に＜１１−２０＞方向の引張力が加えられる構成の一例を示す図である。本例では、まず、図１８（ａ）に示すように、曲げられていない状態のベース基板４１に半導体デバイス２０が搭載されている。一方、ベース基板４１が固定される支持基板６１には、例えばベース基板４１における半導体デバイス２０が搭載された位置と対応する位置に凸部６２が設けられている。
ベース基板４１を支持基板６１に固定する際には、図１８（ｂ）に示すように、ベース基板４１の端部が支持基板６１に固定される。その際、支持基板６１の搭載面から突出した凸部６２によってベース基板４１の略中央部分（例えば半導体デバイス２０が搭載された部分の裏面）が支えられることで、ベース基板４１が凸状に反った状態となる。そこで、ベース基板４１の凸状に反っている断面を含む平面と、半導体デバイス２０を構成するＳｉＣ基板２１の結晶方位における（−１１００）面とが一致するように、ベース基板４１を反らせることで、半導体デバイス２０に＜１１−２０＞方向の引張力を常に加えることが可能となる。その結果、積層欠陥の増加によるデバイス特性の劣化を抑制することが可能となるため、半導体デバイス２０及びこれを搭載する半導体装置の信頼性を向上させることが可能となる。
一方、図１９は、ベース基板を支持基板に固定した状態で半導体デバイスに常に＜−１１００＞方向の圧縮力が加えられる構成の一例を示す図である。本例では、まず、図１９（ａ）に示すように、曲げられていない状態のベース基板４１に半導体デバイス２０が搭載されている。一方、ベース基板４１が固定される支持基板６１には、例えばベース基板４１の端部と対応する位置に凸部６３が設けられている。
ベース基板４１を支持基板６１に固定する際には、図１９（ｂ）に示すように、ベース基板４１の略中央部分（例えば半導体デバイス２０が搭載された部分の裏面）が支持基板６１に固定される。その際、支持基板６１の搭載面から突出した凸部６３によってベース基板４１の端部が支えられることで、ベース基板４１が凹状に反った状態となる。そこで、ベース基板４１の凹状に反っている断面を含む平面と、半導体デバイス２０を構成するＳｉＣ基板２１の結晶方位における（１１−２０）面とが一致するように、ベース基板４１を反らせることで、半導体デバイス２０に＜−１１００＞方向の圧縮力を常に加えることが可能となる。その結果、積層欠陥の増加によるデバイス特性の劣化を抑制することが可能となるため、半導体デバイス２０及びこれを搭載する半導体装置の信頼性を向上させることが可能となる。
なお、上述の図１８及び図１９に示す例では、半導体デバイス２０は、例えばフェイスダウンの状態でベース基板４１に固着される。ただし、これに限定されず、例えばフェイスアップの状態でベース基板４１に固着されてもよい。
また、ベース基板４１を支持基板６１に固定する際に半導体デバイス２０に加わる圧縮力又は引張力の方向は、例えば当該すべり面にある転位の進展方向の±１５度以内の角度範囲内に含まれる方向であってよい。
さらに、本実施形態は、例えば少なくともＳｉＣ基板２１とＳｉＣエピタキシャル膜２２との界面２３（図６参照）近傍から表面２４までの領域に常にすべり面上のせん断応力を発生させる構成に限られず、例えばＳｉＣ基板２１とＳｉＣエピタキシャル膜２２との界面２３（図６参照）近傍に存在する基底面転位（ＢＰＤ）と刃状転位（ＴＥＤ）との分岐部分（図４参照）に常にすべり面上のせん断応力を発生させる構成など、種々変形することが可能である。
さらにまた、上述では、ベース基板４１を凸状又は凹状に反らすための構成として、支持基板６１に設けられた凸部６２又は６３を例示したが、このような構成に限定されない。例えば図２０に例示するような凸状に反っている支持基板７１、又は、図２１に例示するような凹状に反っている支持基板７２に、半導体デバイス２０が搭載されたベース基板４１を固定することで、半導体デバイス２０に所定方向の圧縮力又は引張力を加えるような構成とすることも可能である。
その他の構成、動作及び効果は、上述した実施形態と同様であるため、ここでは詳細な説明を省略する。
（第７の実施形態）
つぎに、第７の実施形態に係る半導体装置及びその製造方法について、図面を用いて詳細に説明する。図２２は、本実施形態に係る半導体装置の実装構造例を示す図であり、（ａ）はその上視図であり、（ｂ）はその側視図である。
図２２に示すように、本実施形態では、半導体デバイス２０は、ベース基板８１に固定された部材８３により保持されることで、ベース基板８１に搭載されている。ベース基板８１の半導体デバイス２０が搭載される部分には、くびれ部８２が設けられていてもよい。半導体デバイス２０を保持する部材８３は、例えば半導体デバイス２０と接する側と反対側に位置する接合領域８３ａにおいて、ベース基板８１に固着されている。この状態では、各部材８３における半導体デバイス２０に接する側の端が、部材８３の膨張・収縮に応じて自由に移動することが可能となる。
各部材８３には、例えばセラミックスなど、ベース基板８１よりも線膨張係数が大きい材料が用いられる。これにより、例えば半導体デバイス２０が動作時に発する熱や外部環境温度の上昇によって半導体デバイス２０周辺の温度が上昇した際に、半導体デバイス２０に対してこれを圧縮する力を加えることが可能となる。そこで、半導体デバイス２０のＳｉＣ基板２１の結晶方位における＜−１１００＞方向を２つの部材８３によって挟まれる方向と合せることで、動作時に半導体デバイス２０に＜−１１００＞方向の圧縮力が発生するように構成することが可能となる。その結果、動作時に積層欠陥の増加によるデバイス特性の劣化を抑制することが可能となるため、半導体デバイス２０及びこれを搭載する半導体装置の信頼性を向上させることが可能となる。
なお、上述では、半導体デバイス２０に２つの部材８３で挟まれた方向の圧縮力を発生させる場合を例示したが、これに限定されるものではない。例えば各部材８３と半導体デバイス２０とを固着し、各部材８３にベース基板８１よりも線膨張係数が小さい材料を用いた場合には、半導体デバイス２０が動作時に発する熱や外部環境温度の上昇によって半導体デバイス２０周辺の温度が上昇した際に、半導体デバイス２０に対してこれを引張する方向の力が加えられることとなる。その場合には、半導体デバイス２０のＳｉＣ基板２１の結晶方位における＜１１−２０＞方向を２つの部材８３によって挟まれる方向と合せることで、動作時に半導体デバイス２０に＜１１−２０＞方向の引張力が発生するように構成することが可能となる。その結果、動作時に積層欠陥の増加によるデバイス特性の劣化を抑制することが可能となるため、半導体デバイス２０及びこれを搭載する半導体装置の信頼性を向上させることが可能となる。
なお、部材８３の膨張により半導体デバイス２０に加えられる圧縮力又は引張力の方向は、例えば少なくともＳｉＣ基板２１とＳｉＣエピタキシャル膜２２との界面２３近傍から表面２４（図６参照）において発生するすべり面上のせん断応力の方向が、例えば当該すべり面にある転位の進展方向の±１５度以内の角度範囲内に含まれることとなる方向となるように調整されるとよい。
また、本実施形態は、例えば少なくともＳｉＣ基板２１とＳｉＣエピタキシャル膜２２との界面２３（図６参照）近傍から表面２４までの領域に常にすべり面上のせん断応力を発生させる構成に限られず、例えばＳｉＣ基板２１とＳｉＣエピタキシャル膜２２との界面２３（図６参照）近傍に存在する基底面転位（ＢＰＤ）と刃状転位（ＴＥＤ）との分岐部分（図４参照）に常にすべり面上のせん断応力を発生させる構成など、種々変形することが可能である。
その他の構成、動作及び効果は、上述した実施形態と同様であるため、ここでは詳細な説明を省略する。
（第８の実施形態）
つぎに、第８の実施形態に係る半導体装置及びその製造方法について、図面を用いて詳細に説明する。図２３は、本実施形態に係る半導体装置の概略構成例を示す図であり、（ａ）はその上視図であり、（ｂ）はその＜−１１００＞方向に沿った断面図である。
図２３に示すように、本実施形態に係る半導体装置９０は、ＳｉＣ基板２１における素子形成領域２０ａを挟み込む位置に、素子形成領域２０ａとは異なる不純物が注入された２つの拡散領域９３を備えている。拡散領域９３に注入される不純物は、例えば拡散領域９３の線膨張係数をＳｉＣ基板２１の線膨張係数よりも大きくさせる不純物であってよい。
このように素子形成領域２０ａを挟み込む位置にＳｉＣ基板２１よりも線膨張係数が大きい拡散領域９３を設けることで、例えば半導体装置９０が動作時に発する熱や外部環境温度の上昇によって素子形成領域２０ａ周辺の温度が上昇した際に、素子形成領域２０ａに対して圧縮する方向の力が発生することとなる。そこで、素子形成領域２０ａをＳｉＣ基板２１の結晶方位における＜−１１００＞方向から挟み込む位置に２つの拡散領域９３を設けることで、動作時に素子形成領域２０ａに＜−１１００＞方向の圧縮力が発生するように構成することが可能となる。その結果、動作時に積層欠陥の増加によるデバイス特性の劣化を抑制することが可能となるため、半導体装置９０及びこれを搭載する半導体装置の信頼性を向上させることが可能となる。
なお、上述では、線膨張係数がＳｉＣ基板２１の線膨張係数よりも大きい拡散領域９３を設けることで動作時に素子形成領域２０ａを圧縮させる力を発生させる場合を例示したが、これに限定されるものではない。例えば線膨張係数がＳｉＣ基板２１の線膨張係数よりも小さい拡散領域９３を設けることで動作時に素子形成領域２０ａを引張させる力を発生させるように構成することも可能である。この場合、引張力の方向がＳｉＣ基板２１の結晶方位における＜１１−２０＞方向となるように、ＳｉＣ基板２１に拡散領域９３が形成される。
また、上述では、ＳｉＣ基板２１に不純物を注入することで、ＳｉＣ基板２１とは異なる線膨張係数を持つ拡散領域９３を形成する場合を例示したが、これに限定されるものではない。例えば図２４の半導体装置９０Ａに示すように、拡散領域９３の代わりにＳｉＣ基板２１にトレンチを形成し、このトレンチ内にＳｉＣ基板２１とは異なる線膨張係数を持つ剛性の高い埋込み部材９４を埋め込んでもよい。この場合でも、拡散領域９３を形成した場合と同様に、動作時に素子形成領域２０ａに所定方向の圧縮力又は引張力を発生させることが可能となる。その結果、動作時に積層欠陥の増加によるデバイス特性の劣化を抑制することが可能となるため、半導体装置９０及びこれを搭載する半導体装置の信頼性を向上させることが可能となる。なお、図２４（ａ）は半導体装置９０Ａの上視図であり、図２０（ｂ）はその＜１１−２０＞方向に沿った断面図である。
なお、拡散領域９３又は埋込み部材９４の膨張により半導体装置９０／９０Ａの素子形成領域２０ａに加えられる圧縮力又は引張力の方向は、例えば少なくともＳｉＣ基板２１とＳｉＣエピタキシャル膜２２との界面２３近傍から表面２４（図６参照）において発生するすべり面上のせん断応力の方向が、例えば当該すべり面にある転位の進展方向の±１５度以内の角度範囲内に含まれることとなる方向となるように調整されるとよい。
また、本実施形態は、例えば少なくともＳｉＣ基板２１とＳｉＣエピタキシャル膜２２との界面２３（図６参照）近傍から表面２４までの領域に常にすべり面上のせん断応力を発生させる構成に限られず、例えばＳｉＣ基板２１とＳｉＣエピタキシャル膜２２との界面２３（図６参照）近傍に存在する基底面転位（ＢＰＤ）と刃状転位（ＴＥＤ）との分岐部分（図４参照）に常にすべり面上のせん断応力を発生させる構成など、種々変形することが可能である。
その他の構成、動作及び効果は、上述した実施形態と同様であるため、ここでは詳細な説明を省略する。
上記実施形態およびその変形例は本発明を実施するための例にすぎず、本発明はこれらに限定されるものではなく、仕様等に応じて種々変形することは本発明の範囲内であり、更に本発明の範囲内において、他の様々な実施形態が可能であることは上記記載から自明である。例えば実施形態に対して適宜例示した変形例は、他の実施形態と組み合わせることも可能であることは言うまでもない。
１０…ＳｉＣウエハ、１０ａ…オリフラ、１０Ａ…オン基板、１０Ｂ…オフ基板、１１…表面、１２…裏面、１３…基底面、１４…ＳｉＣエピタキシャル膜、１５…界面、２０…半導体デバイス、２０ａ…素子形成領域、２１…ＳｉＣ基板、２２…ＳｉＣエピタキシャル膜、２３…界面、２４…表面、３１，３２，４１，５１，５２、８１…ベース基板、６１，７１，７２…支持基板、６２，６３…凸部、８２…くびれ部、８３…部材、８３ａ…接合領域、９０，９０Ａ…半導体装置、９３…拡散領域、９４…埋込み部材、１００…半導体デバイス検査装置、１０１…制御部、１０２…応力制御部、１０３…押圧部、１０４…ステージ、１０５…圧力センサ、１０６…プローブ、１０７…プローブ制御部。

Claims (20)

  1. 半導体デバイスに欠陥が発生する電流の閾値を増加させる方向である所定方向の内部応力を前記半導体デバイスに発生させる作用部と、
    前記作用部が前記半導体デバイスに発生させる前記内部応力の大きさを制御する応力制御部と、
    前記半導体デバイスと電気的に接続するプローブと、
    前記プローブを介して前記半導体デバイスに電流を流すプローブ制御部と、
    前記半導体デバイスに前記内部応力を発生させていない状態で前記プローブを介して前記半導体デバイスに流れた第１電流と、前記作用部が前記半導体デバイスに前記内部応力を発生させた状態で前記プローブを介して前記半導体デバイスに流れた第２電流とに基づいて、前記半導体デバイスをスクリーニングする制御部と、
    を備える半導体デバイス検査装置。
  2. 前記半導体デバイスは、上面である第１面が結晶の基底面に対してオフ角を有する炭化珪素基板と、前記炭化珪素基板の前記第１面上に形成された炭化珪素膜と、前記炭化珪素膜から前記炭化珪素基板の上層にかけて設けられた素子形成領域とを備え、
    前記内部応力は、前記炭化珪素基板又は前記炭化珪素膜におけるすべり面上のせん断応力である、
    請求項１に記載の半導体デバイス検査装置。
  3. 前記作用部は、少なくとも前記炭化珪素膜と前記炭化珪素基板との界面近傍から前記炭化珪素膜の表面までの領域において前記所定方向の前記内部応力が発生するように前記半導体デバイスに機械的負荷を与える請求項２に記載の半導体デバイス検査装置。
  4. 前記作用部は、少なくとも前記炭化珪素膜と前記炭化珪素基板との界面近傍に存在する基底面転位と刃状転位との分岐部付近において前記所定方向の前記内部応力が発生するように前記半導体デバイスに機械的負荷を与える請求項２に記載の半導体デバイス検査装置。
  5. 前記所定方向は、前記炭化珪素膜と前記炭化珪素基板との界面近傍から前記炭化珪素膜の表面までの領域において発生した転位の進展方向の±１５度の角度範囲に含まれる方向である請求項２に記載の半導体デバイス検査装置。
  6. 前記所定方向は、前記炭化珪素基板又は前記炭化珪素膜の結晶方位における＜１１−２０＞方向又は＜−１１００＞方向に対して±１５度の範囲に含まれる方向である請求項２に記載の半導体デバイス検査装置。
  7. 前記作用部は、前記半導体デバイスに圧縮力又は引張力を加えることで、前記半導体デバイスに前記所定方向の前記内部応力を発生させる請求項１に記載の半導体デバイス検査装置。
  8. 前記作用部は、前記半導体デバイスを反らすことで、前記半導体デバイスに前記所定方向の前記内部応力を発生させる請求項１に記載の半導体デバイス検査装置。
  9. 前記半導体デバイスは、前記炭化珪素基板とは異なる線膨張係数を持つベース基板に固着されており、
    前記作用部は、前記半導体デバイスの温度を、前記半導体デバイスを前記ベース基板に固着した際の温度とは異なる温度に制御することで、前記半導体デバイスに前記所定方向の前記内部応力を発生させる請求項２に記載の半導体デバイス検査装置。
  10. 前記炭化珪素膜は、エピタキシャル成長法により形成された膜である請求項２に記載の半導体デバイス検査装置。
  11. 半導体デバイスに欠陥が発生する電流の閾値を増加させる方向である所定方向の内部応力が発生していない前記半導体デバイスに流れる第１電流を測定し、
    前記半導体デバイスに前記所定方向の前記内部応力を発生させた状態で前記半導体デバイスに流れる第２電流を測定し、
    前記第１電流と前記第２電流とに基づいて、前記半導体デバイスをスクリーニングする 半導体デバイス検査方法。
  12. 作用部が、半導体デバイスに欠陥が発生する電流の閾値を増加させる方向である所定方向の内部応力を前記半導体デバイスに発生させていない状態で前記半導体デバイスに流れる第１電流を測定するステップと、
    前記作用部が前記半導体デバイスに発生させる前記内部応力の大きさを制御するステップと、
    前記作用部が前記半導体デバイスに前記所定方向の前記内部応力を発生させた状態で前記半導体デバイスに流れる第２電流を測定するステップと
    前記第１電流と前記第２電流とに基づいて前記半導体デバイスをスクリーニングするステップと、
    をコンピュータに実行させるためのプログラム。
  13. 上面である第１面が結晶の基底面に対してオフ角を有する炭化珪素基板と、前記炭化珪素基板の前記第１面上に形成された炭化珪素膜と、前記炭化珪素膜から前記炭化珪素基板の上層にかけて設けられた素子形成領域とを備えた半導体デバイスと、
    前記半導体デバイスに欠陥が発生する電流の閾値を増加させる方向である所定方向の内部応力を前記半導体デバイスに発生させるように前記半導体デバイスと固着したベース基板と、
    を備える半導体装置。
  14. 上面である第１面が結晶の基底面に対してオフ角を有する炭化珪素基板の第１面上に炭化珪素膜を形成する工程と、
    前記炭化珪素膜から前記炭化珪素基板の上層にかけて設けられた素子形成領域に半導体素子を作り込む工程と、
    前記炭化珪素基板および前記炭化珪素膜を含む半導体デバイスにおける少なくとも前記素子形成領域に、前記半導体デバイスに欠陥が発生する電流の閾値を増加させる方向である所定方向の内部応力が発生するように、前記半導体デバイスをベース基板に固着する工程と、
    を備える半導体装置の製造方法。
  15. 半導体デバイスに所定方向の内部応力を発生させる作用部と、
    前記作用部が前記半導体デバイスに発生させる前記内部応力の大きさを制御する応力制御部と、
    前記半導体デバイスと電気的に接続するプローブと、
    前記プローブを介して前記半導体デバイスに電流を流すプローブ制御部と、
    前記半導体デバイスに前記内部応力を発生させていない状態で前記プローブを介して前記半導体デバイスに流れた第１電流と、前記作用部が前記半導体デバイスに前記内部応力を発生させた状態で前記プローブを介して前記半導体デバイスに流れた第２電流とに基づいて、前記半導体デバイスをスクリーニングする制御部と、を備え、
    前記半導体デバイスは、上面である第１面が結晶の基底面に対してオフ角を有する炭化珪素基板と、前記炭化珪素基板の前記第１面上に形成された炭化珪素膜と、前記炭化珪素膜から前記炭化珪素基板の上層にかけて設けられた素子形成領域とを備え、
    前記内部応力は、前記炭化珪素基板又は前記炭化珪素膜におけるすべり面上のせん断応力である、
    半導体デバイス検査装置。
  16. 半導体デバイスに圧縮力を加えること、前記半導体デバイスに引張力を加えること、又は、前記半導体デバイスを反らすことで、所定方向の内部応力を発生させる作用部と、
    前記作用部が前記半導体デバイスに発生させる前記内部応力の大きさを制御する応力制御部と、
    前記半導体デバイスと電気的に接続するプローブと、
    前記プローブを介して前記半導体デバイスに電流を流すプローブ制御部と、
    前記半導体デバイスに前記内部応力を発生させていない状態で前記プローブを介して前記半導体デバイスに流れた第１電流と、前記作用部が前記半導体デバイスに前記内部応力を発生させた状態で前記プローブを介して前記半導体デバイスに流れた第２電流とに基づいて、前記半導体デバイスをスクリーニングする制御部と、
    を備える半導体デバイス検査装置。
  17. 所定方向の内部応力が発生していない半導体デバイスに流れる第１電流を測定し、
    前記半導体デバイスに前記所定方向の前記内部応力を発生させた状態で前記半導体デバイスに流れる第２電流を測定し、
    前記第１電流と前記第２電流とに基づいて、前記半導体デバイスをスクリーニングし、
    前記半導体デバイスは、上面である第１面が結晶の基底面に対してオフ角を有する炭化珪素基板と、前記炭化珪素基板の前記第１面上に形成された炭化珪素膜と、前記炭化珪素膜から前記炭化珪素基板の上層にかけて設けられた素子形成領域とを備え、
    前記内部応力は、前記炭化珪素基板又は前記炭化珪素膜におけるすべり面上のせん断応力である、
    半導体デバイス検査方法。
  18. 所定方向の内部応力が発生していない半導体デバイスに流れる第１電流を測定し、
    前記半導体デバイスに前記所定方向の前記内部応力を発生させた状態で前記半導体デバイスに流れる第２電流を測定し、
    前記第１電流と前記第２電流とに基づいて、前記半導体デバイスをスクリーニングし、
    前記内部応力は、前記半導体デバイスに圧縮力を加えること、前記半導体デバイスに引張力を加えること、又は、前記半導体デバイスを反らすことで発生される、
    半導体デバイス検査方法。
  19. 作用部が半導体デバイスに内部応力を発生させていない状態で前記半導体デバイスに流れる第１電流を測定するステップと、
    前記作用部が前記半導体デバイスに発生させる内部応力の大きさを制御するステップと、
    前記作用部が前記半導体デバイスに前記内部応力を発生させた状態で前記半導体デバイスに流れる第２電流を測定するステップと
    前記第１電流と前記第２電流とに基づいて前記半導体デバイスをスクリーニングするステップと、をコンピュータに実行させ、
    前記半導体デバイスは、上面である第１面が結晶の基底面に対してオフ角を有する炭化珪素基板と、前記炭化珪素基板の前記第１面上に形成された炭化珪素膜と、前記炭化珪素膜から前記炭化珪素基板の上層にかけて設けられた素子形成領域とを備え、
    前記内部応力は、前記炭化珪素基板又は前記炭化珪素膜におけるすべり面上のせん断応力である、
    プログラム。
  20. 作用部が半導体デバイスに内部応力を発生させていない状態で前記半導体デバイスに流れる第１電流を測定するステップと、
    前記作用部が前記半導体デバイスに発生させる内部応力の大きさを制御するステップと、
    前記作用部が前記半導体デバイスに前記内部応力を発生させた状態で前記半導体デバイスに流れる第２電流を測定するステップと
    前記第１電流と前記第２電流とに基づいて前記半導体デバイスをスクリーニングするステップと、をコンピュータに実行させ、
    前記作用部は、前記半導体デバイスに圧縮力を加えること、前記半導体デバイスに引張力を加えること、又は、前記半導体デバイスを反らすことで、前記半導体デバイスに所定方向の前記内部応力を発生させる、
    プログラム。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7318424B2 (ja) * 2019-09-02 2023-08-01 株式会社レゾナック ＳｉＣ基板の評価方法、ＳｉＣエピタキシャルウェハの製造方法及びＳｉＣデバイスの製造方法
JP7319502B2 (ja) 2020-01-09 2023-08-02 株式会社東芝 炭化珪素基体の製造方法、半導体装置の製造方法、炭化珪素基体、及び、半導体装置

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2768706B2 (ja) 1988-12-05 1998-06-25 株式会社日立製作所 伝熱管装置
JP2718767B2 (ja) 1989-07-14 1998-02-25 株式会社日立製作所 半導体デバイス及びその応力制御方法
JPH0886537A (ja) 1994-09-14 1996-04-02 Sharp Corp 熱交換器
US6538462B1 (en) * 1999-11-30 2003-03-25 Semiconductor Diagnostics, Inc. Method for measuring stress induced leakage current and gate dielectric integrity using corona discharge
US6680240B1 (en) 2002-06-25 2004-01-20 Advanced Micro Devices, Inc. Silicon-on-insulator device with strained device film and method for making the same with partial replacement of isolation oxide
JP3669980B2 (ja) 2002-09-04 2005-07-13 電気化学工業株式会社 モジュール構造体の製造方法並びに回路基板の固定方法及び回路基板
JP2006245408A (ja) 2005-03-04 2006-09-14 Toshiba Corp 半導体集積回路および半導体装置
JP4879507B2 (ja) 2005-04-14 2012-02-22 関西電力株式会社 バイポーラ型半導体装置の順方向電圧回復方法、積層欠陥縮小方法およびバイポーラ型半導体装置
US20070108526A1 (en) 2005-11-14 2007-05-17 Toshiba America Electronic Components, Inc. Strained silicon CMOS devices
JP5192661B2 (ja) 2006-05-29 2013-05-08 一般財団法人電力中央研究所 炭化珪素半導体素子の製造方法
JP5044772B2 (ja) 2007-06-06 2012-10-10 国立大学法人秋田大学 コンデンサ用リード端子の溶接方法
JP2010048599A (ja) * 2008-08-20 2010-03-04 Tokyo Electron Ltd 微小構造体の検査装置および微小構造体の検査方法
JP4886761B2 (ja) 2008-12-01 2012-02-29 財団法人電力中央研究所 炭化珪素半導体装置の検査方法および検査装置、並びに炭化珪素半導体装置の製造方法
JP2010199377A (ja) 2009-02-26 2010-09-09 Panasonic Corp トランジスタ実装体及びその製造方法
US9019498B2 (en) * 2009-11-20 2015-04-28 National Institute Of Advanced Industrial Science And Technology Method for inspecting defects, inspected wafer or semiconductor device manufactured using the same, method for quality control of wafers or semiconductor devices and defect inspecting apparatus
JP2012158643A (ja) 2011-01-31 2012-08-23 Sanyo Chem Ind Ltd ポリウレタン樹脂水分散体の製造方法
TW201343623A (zh) 2012-02-07 2013-11-01 Annikki Gmbh 使氧化還原輔因子經酶催化再生之方法
JP5980024B2 (ja) 2012-07-17 2016-08-31 三菱電機株式会社 炭化珪素半導体装置の製造方法
US9184229B2 (en) 2012-07-31 2015-11-10 Kabushiki Kaisha Toshiba Semiconductor device and method for manufacturing same
JP6120525B2 (ja) 2012-10-30 2017-04-26 三菱電機株式会社 炭化珪素半導体装置
JP6104363B2 (ja) 2013-03-19 2017-03-29 三菱電機株式会社 炭化珪素半導体装置の製造方法および通電検査装置
US10048230B2 (en) * 2013-11-14 2018-08-14 The Boeing Company Structural bond inspection

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