CN219591404U

CN219591404U - 电子器件

Info

Publication number: CN219591404U
Application number: CN202223144834.9U
Authority: CN
Inventors: S·拉斯库纳; V·普利西; G·贝洛基
Original assignee: STMicroelectronics SRL
Current assignee: STMicroelectronics SRL
Priority date: 2021-11-26
Filing date: 2022-11-25
Publication date: 2023-08-25
Anticipated expiration: 2032-11-25

Abstract

公开了电子器件。电子器件包括：半导体主体，由碳化硅制成；第一绝缘层，位于半导体主体的第一表面上，第一绝缘层由具有电绝缘体或介电特性的第一材料制成；第一金属材料层，第一金属材料层部分地在半导体主体的第一表面上延伸并且部分地在第一绝缘层上延伸；界面层，位于第一金属材料层和第一绝缘层上，界面层由不同于第一材料的第二材料制成；以及钝化层，由第一材料制成，位于界面层上。第一材料是氧化硅，并且第二材料是氮化硅。本公开的实施例的方案改善了电子器件的可靠性。

Description

电子器件

技术领域

本公开涉及一种电子器件。具体地，电子器件是SIC基器件，并且具有增强的鲁棒性。

背景技术

半导体工业已经对碳化硅(SiC)表现出相当大的兴趣，特别是用于制造诸如二极管或晶体管的电子元件，尤其是用于功率应用。

在碳化硅衬底中形成的不同多类型(例如，3C-SiC、4H-SiC、6H-SiC)的电子器件具有许多优点，例如低导通输出电阻、低泄漏电流、耐高工作温度和高工作频率。

然而，SiC基电子器件的开发和制造受到诸如钝化层(包括在这些电子器件中，并且例如延伸到电子器件的SiC半导体主体上)的电学和机械性能等因素的限制。特别地，已知通过使用聚合物材料(例如聚酰亚胺)来获得钝化层，该聚合物材料使得能够承受电子器件的高工作温度并呈现高介电强度，例如高于400kV/mm。具体地，聚合物材料的高介电强度保证了钝化层承受高电场，从而承受它们之间的高电位差，而不会经历电击穿，因此不会导电。

然而，聚合物材料具有高的热膨胀系数(CTE)(例如，对于材料聚苯并二恶唑或PIX，CTE＝43e^-6 1/K)，这导致SiC钝化层的粘附问题，其呈现较低的热膨胀系数(CTE＝3.8e^-6 1/K)。

特别地，当后者经受高热摆动时(例如，它经受等于或高于大约200℃的工作温差)，钝化层和SiC之间的这些粘附问题可能出现在热循环测试期间(例如，在大约-50℃和大约+150℃之间进行)或者在电子器件的使用期间。由于钝化层和SiC之间的CTE的大差异，这些高热摆动在钝化层和SiC之间的界面处产生机械应力，这可以导致钝化层相对于SiC半导体主体的(至少部分)分层。

在这种分层足够广泛的情况下(例如，使得钝化层的任何部分都没有插入设置在不同电位的电子器件的两个金属化物之间，因此这两个金属化物仅通过空气彼此隔开)，在所述界面处可能会产生放电，导致电子器件本身的损坏。特别地，由于要承受的高电压差(例如，高于1000V)，当电子器件在反向偏置条件下使用时，电子器件损坏的风险增加。

该问题的已知解决方案包括使用多个彼此不同的材料的介电层(例如，依次为氮化硅、氧化硅和聚酰亚胺)来形成钝化多层，钝化多层被设计成限制与SiC半导体主体的界面处的机械应力。

实用新型内容

鉴于上述针对SiC基电子器件所面临的问题，本公开的实施例旨在提供具有改进性能的电子器件。

根据本公开，提供了一种电子器件。

本公开的实施例提供了一种电子器件，包括：半导体主体，由碳化硅制成，并且具有第一类型的导电性；第一绝缘层，位于半导体主体的第一表面上方，第一绝缘层具有第一材料，第一材料具有电绝缘体或介电特性；第一金属层，部分地在半导体主体的第一表面上方延伸并且部分地在第一绝缘层上方延伸；界面层，由第二材料制成，位于第一金属层和第一绝缘层上方，第二材料不同于第一材料；以及钝化层，由第一材料制成，位于界面层上。

在一些实施例中，第一材料是氧化硅或TEOS中的一种或多种。

在一些实施例中，第二材料是氮化硅。

在一些实施例中，电子器件还包括第二绝缘层，第二绝缘层介于界面层和第一绝缘层之间以及界面层和第一金属层之间。

在一些实施例中，第二绝缘层由第一材料制成。

在一些实施例中，电子器件还包括在半导体主体的第一表面处的有源区，第一金属层至少部分地与有源区重叠并与有源区电接触。

在一些实施例中，电子器件还包括至少部分地围绕有源区的边缘终止区域，其中边缘终止区域是在第一表面处注入半导体主体中的区域，并且具有与半导体主体的第一类型的导电性相反的第二类型的导电性，并且第一绝缘层在第一表面上方距有源区一定距离处延伸，并且至少部分地与边缘终止区域重叠。

在一些实施例中，电子器件还包括：第二金属层，位于半导体主体的与第一表面相对的第二表面上，其中第一金属层和第二金属层形成电子器件的相应的导电端子。

在一些实施例中，电子器件还包括在有源区中的结势垒二极管或肖特基二极管中的一个或多个。

在一些实施例中，电子器件还在半导体主体中包括以下中的一项或多项：肖特基二极管、PiN二极管、PN二极管、MPS器件、JBS二极管、MOSFET、IGBT或功率器件。

本公开的实施例还提供了一种电子器件，包括：半导体主体，由碳化硅制成并且在半导体主体的第一表面处具有有源区；第一绝缘层，由第一介电材料制成，在半导体主体的第一表面上方；第一金属层，由金属材料制成，部分地在有源区上方延伸并且部分地在第一绝缘层上方延伸；界面层，由第二介电材料制成，位于第一金属层和第一绝缘层上方；以及钝化层，由第一介电材料制成，位于界面层上方，界面层延伸超过钝化层。

本公开的实施例还提供了一种电子器件，包括在钝化层和界面层上方的保护层。

本公开的实施例的方案改善了电子器件的可靠性。

附图说明

为了更好地理解本公开，现在参考附图，纯粹通过非限制性示例来描述其优选实施例，其中：

图1以截面图示出了已知类型的电子器件；

图2以截面图示出了根据本公开的实施例的电子器件；

图3A至图3D以截面图示出了根据本公开的实施例的用于制造图2的电子器件的步骤，并且受限于对理解本公开有用的步骤；以及

图4以截面图示出了根据本公开的另一实施例的电子器件。

具体实施方式

图1以轴X、Y、Z的(三轴)笛卡尔参考系的横向截面图示出了已知类型的电子器件(这里举例为JBS或结势垒肖特基二极管)1的一部分。

JBS器件1包括由N型SiC制成的半导体主体3，其设置有与表面3b相对的表面3a。半导体主体包括例如衬底和在衬底上外延生长的一个或多个区域，该区域为N型并且具有各自的掺杂浓度值。JBS器件1还包括半导体主体3中的多个结势垒(JB)元件9，这些结势垒(JB)元件面向顶表面3a，并且每个结势垒元件9包括半导体主体3中的相应P型注入区域，以及位于半导体主体3的顶表面3a水平处的注入区域上的欧姆接触。JBS器件1还包括第一金属化物8，其在顶表面3a上延伸，通过相应的欧姆触点与结势垒元件9电接触。JBS器件1还包括边缘终止区域10(或保护环)，特别是P型注入区域，其完全围绕JB元件9。

肖特基二极管12形成在阳极金属化物8和半导体主体3之间的界面处，在该界面处形成半导体-金属肖特基结。包括JB元件9和肖特基二极管12的MPS器件1的区域(即，包含在保护环10内的区域)是JBS器件1的有源区4。

JBS器件1还包括在底表面3b上延伸的第二金属化物6。第一金属化物8和第二金属化物6分别形成电阳极和阴极端子，其可以在使用JBS器件1期间被偏置。

在边缘终止区域10之外延伸的是电无源区域16。

在边缘终止区域10上部分延伸的是由绝缘或介电材料，特别是氧化硅(SiO₂)制成的绝缘层18。

第一金属化物8与边缘终止区域10的一部分电接触，其中边缘终止区域10没有被绝缘层18覆盖，并且同样部分地在绝缘层18之上延伸。这里由氮化硅(SiN)制成的界面层20在第一金属化物8和绝缘层18上延伸。此外，JBS器件1包括钝化层22，特别是由聚酰亚胺制成的钝化层22，其在界面层20上方延伸。换言之，界面层20用作钝化层22和下面的层(这里是第一金属化物8和绝缘层18)之间的界面。可以省略界面层20；然而，本申请人已经发现，界面层20改善了钝化层22与下面的层的粘附性。

由树脂(例如胶木(bakelite))制成的保护层24在钝化层22上延伸，当JBS器件1插入封装件(未示出)时保护JBS器件1。

然而，即使界面层20如所述改善了钝化层22与下面的层的粘附性，但是使用或测试JBS器件1的一些临界条件(例如，热机械或热应力)可能导致钝化层22从界面层20的分层或部分脱离。这尤其发生在由高温使用引起的应力条件下(例如，高于150℃)。除了使JBS器件1在结构上变脆之外，这种效应可能是影响JBS器件1的电操作的不期望的放电的发生的促成原因。事实上，本申请人已经发现，机械应力现象，例如在组装过程中，可能在界面层20中产生应力，从而导致其整个厚度的局部裂纹，这在第一金属层8处是这些放电的原因。当电子器件1在反向偏置条件下经受高热摆动和高电压差时，这些问题更加明显。

图2以与图1相同的轴X、Y、Z的(三轴)笛卡尔参考系的横向截面图示出了根据本公开的一个方面的电子器件50。例如，器件50是JBS二极管；然而，本公开不限于该示例性器件，并且还在其他类型的电子器件中找到应用，例如功率器件，例如MOSFET、IGBT、MPS、肖特基二极管、PN二极管、PiN二极管等。

电子器件50包括本文中描述的元件，参考图2示出。

半导体主体53，例如包括衬底和(在一些实施例中)在其上生长的一个或多个外延层，由具有N型或P型掺杂的SiC(在下文中将使用N型掺杂作为示例)制成，具有沿轴Z方向与表面53b相对的表面53a。在该示例中，半导体主体53包括衬底53’，在衬底53’上已经生长了漂移层53”，例如外延层，由N型SiC组成(例如4H-SiC，然而，可以使用其他多型，例如但不排他地，2H-SiC、3C-SiC和6H-SiC)。例如，衬底具有介于1.10¹⁹at/cm³和1.10²²at/cm³之间的N型掺杂剂的浓度，并且具有在表面53a和53b之间沿轴Z测量的介于300μm和450μm之间的厚度，并且例如等于大约360μm。漂移层具有低于衬底的掺杂剂浓度的相应掺杂剂浓度，并且包括例如在5至15μm之间的厚度。

欧姆接触层56(例如，硅化镍)在衬底53的表面53b上延伸，并且金属化物57(在该示例中为阴极金属化物，例如Ti/NiV/Ag或Ti/NiV/Au)在欧姆接触区域56上延伸。

一个或多个P型掺杂区域59’在半导体主体53中(例如，在漂移层中)面向(或邻近)顶表面53a延伸；每个掺杂区域59’容纳各自的欧姆接触(为简单起见未示出)，使得每个掺杂区域59’形成各自的结势垒(JB)元件59。边缘终止区域或保护环60，例如另一P型掺杂区域，在漂移层中延伸，面向(或邻近)顶表面53a，并完全包围JB元件59(在平面图中，在由轴X和Y限定的平面XY中)。在一些实施例中，可以省略边缘终止区域60。

绝缘层61(由绝缘或介电材料，即氧化硅或TEOS制成)在顶表面53a上延伸，以便完全包围(在平面XY中观察)JB元件59并与保护环60(当存在时)部分重叠。

金属化物58，在该示例中是由例如Ti/AlSiCu或Ni/AlSiCu制成的阳极金属化物，在由绝缘层61在外部界定的顶表面53a的一部分上延伸(即，在JB元件59/有源区54处)，并且部分地在绝缘层61上延伸。

一个或多个肖特基二极管62沿着掺杂区域59’形成在半导体主体53和阳极金属化物58之间的界面处。例如，(半导体-金属)肖特基结由半导体层53的与阳极金属化物58的相应部分直接电接触的部分形成。

此外，在相应的掺杂区域59’中延伸的每个欧姆接触提供了电阻率值低于容纳它的掺杂区域59’的电阻率值的电连接。因此，JB元件59是PiN二极管。

包括JB元件59和肖特基二极管62的电子器件50的区域(即，由保护环60限定的区域)是电子器件50的有源区54。

在有源区54之外，即在边缘终止区域60之外，存在半导体主体53的侧表面53c，例如与顶表面53a基本正交地延伸。在获得多个电子器件50的SiC晶片的切割或分离步骤之后形成侧表面53c。切割步骤具有将一个电子器件50与同一晶片的另一个器件50分离的功能。切割在从中获得电子器件50的SiC晶片的划线(未示出)处进行；该划线在平面XY中以一定距离围绕有源区54、保护环60和绝缘层61。

由树脂(例如胶木)制成的保护层74在钝化层69上延伸，当电子器件50插入封装件(未示出)时保护电子器件50。

另外的绝缘层64，例如由电介质或绝缘材料(例如，与用于绝缘层61的材料相同的材料，例如氧化硅或TEOS)制成，在阳极金属化物58和绝缘层61的从阳极金属化物58暴露并沿着阳极金属化物58暴露的部分上延伸。

绝缘层61沿轴线Z的厚度例如在0.5至2μm之间；绝缘层64沿轴线Z的厚度例如在0.5至2μm之间。

这里由氮化硅(SiN)制成的界面层63在绝缘层64上延伸。

钝化层69在界面层63上延伸。界面层63用作钝化层69和下面的层(这里是绝缘层64)之间的界面。

根据本公开的一个方面，钝化层69由绝缘或介电材料(例如与绝缘层64的材料相同的材料)制成。以这种方式，器件50在使用期间或在测试步骤期间受到的任何可能的热应力在应力方面不会对界面层63产生显著影响，因此界面层63较少受到开裂的影响。钝化层69例如由氧化硅或TEOS制成。

下面参照图3A至图3D描述图2的电子器件50的制造步骤，并有限地描述用于理解本公开的制造步骤。图3A至图3D以与图2相同的三轴系统表示。

参考图3A，提供了包括SiC半导体主体53的晶片，其在制造步骤之后，制造步骤被设计成形成先前描述的(并且这里不再进一步讨论)并且由相同的附图标记标识的电子器件50的元件。

参照图3A，在形成绝缘层61和阳极金属化物58之后，进行沉积绝缘或介电材料以形成绝缘层64的步骤。该步骤例如通过CVD或LPCVD工艺进行。绝缘层64形成在晶片的整个表面上，并且例如完全覆盖阳极金属化物58和绝缘层61。

然后，在图3B中，在形成绝缘层64之后，例如通过沉积CVD型氮化硅来形成界面层63。界面层63形成在晶片的整个表面上，并且例如完全覆盖绝缘层64。

然后，如图3C所示，形成钝化层69。该步骤设想沉积绝缘材料，例如使用CVD或LPCVD技术沉积的氧化硅或TEOS。钝化层69具有选择的厚度，例如在1μm和10μm之间的范围内。

钝化层69完全覆盖界面层63，并且可以根据需要图案化(例如，通过光刻和蚀刻步骤)。

然后，制造工艺继续进行后续步骤，以形成这里未详细描述的电子器件50的其他元件(例如，欧姆接触层56和阴极金属化物57)。

图4示出了根据本公开的另一实施例的电子器件100。电子器件100表示在与图1和图2的轴X、Y、Z相同的(三轴)笛卡尔参考系中。例如，电子器件100是JBS二极管，类似于参考图1和图2所描述的；然而，同样在这种情况下，本公开不限于JBS器件，并且还应用于其他类型的电子器件，例如功率器件，例如MOSFET、IGBT、MPS、肖特基二极管、PN二极管、PiN二极管等。

与图2的电子器件50通用的电子器件100的元件由相同的附图标记表示，并且将不再进一步描述。

例如，电子器件100不包括绝缘层64。因此，在本实施例中，界面层63直接在阳极金属化物58上延伸，并与阳极金属化物58和绝缘层61接触。

由前面已经描述过的类型制成的钝化层69在界面层63上延伸，并且通过界面层63与阳极金属化物58和绝缘层61物理分离。除了关于绝缘层64的形成的步骤之外，制造电子器件100的步骤类似于参考图3A至图3D描述的步骤。

从对根据本公开的特征的检查来看，它允许获得的优点是明显的。

例如，根据本公开获得的钝化层在测试电子器件的热应力期间特别坚固和可靠。此外，它减少了导致界面层63开裂的应力的传播。

换句话说，本公开(其避免了提供聚合物材料的钝化层69的需要)保证了电子器件50、100的高电性能，并且同时消除了与聚合物钝化层的可能分离相关联的结构问题(例如，在热循环或电子器件50、100的使用循环之后)。

最后，很明显，可以对本文中描述和示出的本公开进行修改和变化，而不会因此脱离如所附权利要求中定义的本公开的范围。

电子器件(50；100)可概括为包括由碳化硅制成的半导体主体(53)；位于半导体主体(53)的第一表面(53a)上的第一绝缘层(61)，由具有电绝缘体或介电特性的第一材料制成；第一金属材料层(58)，部分地在半导体主体(53)的第一表面(53a)上延伸，并且部分地在第一绝缘层(61)上延伸；位于第一金属材料层(58)和第一绝缘层(61)上的界面层(63)，界面层(63)由不同于第一材料的第二材料制成；以及位于界面层(63)上的由第一材料制成的钝化层(69)。

第一材料可以是氧化硅或TEOS。

第二材料可以是氮化硅。

该电子器件还可以包括介于界面层(63)和下面的第一绝缘层(61)和第一金属材料层(58)之间的第二绝缘层(64)。

第二绝缘层(64)可以由第一材料制成。

电子器件还可以包括有源区(54)，金属材料的第一层(58)在有源区(54)处至少部分地与半导体主体的第一表面(53a)重叠并电接触地延伸。

该电子器件还可以包括至少部分地围绕有源区(54)的边缘终止区域(60)，其中边缘终止区域(60)是在第一表面(53a)处注入半导体主体中的区域，并且具有与半导体主体(53)的导电性相反的导电性，第一绝缘层(61)在第一表面(53a)上距有源区(54)一定距离延伸并且至少部分地与边缘终止区域(60)重叠。

电子器件还可以包括位于半导体主体(53)的与第一表面(53a)相对的第二表面(53b)上的第二金属材料层(57)，其中第一金属材料层(58)和第二金属材料层(57)分别形成电子器件(50；100)的导电端子。

电子器件还可以在有源区(54)中的第一表面(53a)处包括一个或多个结势垒二极管(59)和/或肖特基二极管。

在该组中选择的电子器件可以包括肖特基二极管、PiN二极管、PN二极管、MPS器件、JBS二极管、MOSFET、IGBT、功率器件。

一种用于制造电子器件(50；100)的方法可以概括为包括以下步骤：在碳化硅半导体主体(53)的第一表面(53a)上形成由具有电绝缘体或介电特性的第一材料制成的第一绝缘层(61)；在半导体主体(53)的第一表面(53a)和第一绝缘层(61)上部分地形成第一金属材料层(58)；在第一金属材料层(58)和第一绝缘层(61)上形成由与第一材料不同的第二材料制成的界面层(63)；以及在界面层(63)上形成由第一材料制成的钝化层(69)。

第一材料可以是氧化硅或TEOS。

第二材料可以是氮化硅。

制造方法还可以包括在第一绝缘层(61)和第一金属材料层(58)上形成第二绝缘层(64)的步骤，其中形成界面层(63)的步骤包括在第二绝缘层(64)上形成界面层(63)。

第二绝缘层(64)可以由第一材料制成。

制造方法还可以包括形成有源区(54)的步骤，第一金属材料层(58)至少部分地与有源区(54)处的半导体主体的第一表面(53a)重叠并电接触。

制造方法还可以包括在第一表面(53a)处并至少部分地围绕有源区域(54)，在半导体主体中注入具有与半导体主体(53)的导电性相反的导电性的掺杂物质，从而形成边缘终止区域(60)的步骤，第一绝缘层(61)形成在第一表面(53a)上，与有源区(54)相距一定距离并且至少部分地与边缘终止区域(60)重叠。

制造方法还可以包括在半导体主体(53)的与第一表面(53a)相对的第二表面(53b)处形成第二金属材料层(57)的步骤，其中第一金属材料层(58)和第二金属材料层(57)分别形成电子器件(50；100)的导电端子。

制造方法还可以包括在第一表面(53a)处，在所述有源区(54)中形成一个或多个结势垒二极管(59)和/或肖特基二极管的步骤。

所述电子器件可以在包括肖特基二极管、PiN二极管、PN二极管、MPS器件、JBS二极管、MOSFET、IGBT、功率器件的组中选择。

可以组合上述各种实施例以提供进一步的实施例。本说明书中提及的和/或申请数据表中列出的所有美国专利、美国专利申请出版物、美国专利申请、外国专利、外国专利申请和非专利出版物，全部通过引用并入本文。如果需要，可以修改实施例的方面，以采用各种专利、申请和出版物的概念来提供进一步的实施例。

根据以上详细描述，可以对实施例进行这些和其他改变。一般而言，在所附权利要求中，所使用的术语不应被解释为将权利要求限制于说明书和权利要求中公开的特定实施例，而应被解释为包括所有可能的实施例以及这些权利要求有权获得的等同物的全部范围。因此，权利要求不受本公开的限制。

Claims

1.一种电子器件，其特征在于，包括：

半导体主体，由碳化硅制成，并且具有第一类型的导电性；

第一绝缘层，位于所述半导体主体的第一表面上方，所述第一绝缘层具有第一材料，所述第一材料具有电绝缘体或介电特性；

第一金属层，部分地在所述半导体主体的所述第一表面上方延伸并且部分地在所述第一绝缘层上方延伸；

界面层，由第二材料制成，位于所述第一金属层和所述第一绝缘层上方，所述第二材料不同于所述第一材料；以及

钝化层，由所述第一材料制成，位于所述界面层上。

2.根据权利要求1所述的电子器件，其特征在于，所述第一材料是氧化硅或TEOS中的一种或多种。

3.根据权利要求1所述的电子器件，其特征在于，所述第二材料是氮化硅。

4.根据权利要求1所述的电子器件，其特征在于，还包括第二绝缘层，所述第二绝缘层介于所述界面层和所述第一绝缘层之间以及所述界面层和所述第一金属层之间。

5.根据权利要求4所述的电子器件，其特征在于，所述第二绝缘层由所述第一材料制成。

6.根据权利要求1所述的电子器件，其特征在于，还包括在所述半导体主体的所述第一表面处的有源区，所述第一金属层至少部分地与所述有源区重叠并与所述有源区电接触。

7.根据权利要求6所述的电子器件，其特征在于，还包括至少部分地围绕所述有源区的边缘终止区域，

其中所述边缘终止区域是在所述第一表面处注入所述半导体主体中的区域，并且具有与所述半导体主体的所述第一类型的导电性相反的第二类型的导电性，并且

所述第一绝缘层在所述第一表面上方距所述有源区一定距离处延伸，并且至少部分地与所述边缘终止区域重叠。

8.根据权利要求6所述的电子器件，其特征在于，还包括：第二金属层，位于所述半导体主体的与所述第一表面相对的第二表面上，其中所述第一金属层和所述第二金属层形成所述电子器件的相应的导电端子。

9.根据权利要求6所述的电子器件，其特征在于，还包括在所述有源区中的结势垒二极管或肖特基二极管中的一个或多个。

10.根据权利要求1所述的电子器件，其特征在于，还在所述半导体主体中包括以下中的一项或多项：肖特基二极管、PiN二极管、PN二极管、MPS器件、JBS二极管、MOSFET、IGBT或功率器件。

11.一种电子器件，其特征在于，包括：

半导体主体，由碳化硅制成并且在所述半导体主体的第一表面处具有有源区；

第一绝缘层，由第一介电材料制成，在所述半导体主体的所述第一表面上方；

第一金属层，由金属材料制成，部分地在所述有源区上方延伸并且部分地在所述第一绝缘层上方延伸；

界面层，由第二介电材料制成，位于所述第一金属层和所述第一绝缘层上方；以及

钝化层，由所述第一介电材料制成，位于所述界面层上方，所述界面层延伸超过所述钝化层。

12.根据权利要求11所述的电子器件，其特征在于，包括在所述钝化层和所述界面层上方的保护层。