JP6256659B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関する。
従来、ソース電極中のアルミニウム（Ａｌ）に起因する、層間絶縁膜の腐食、および、ポリシリコンで形成されたゲート電極とソース電極との短絡を防止するべく、バリアメタル層を設けていた。また、電気的コンタクトを改善するべく、Ａｌを有するアノード電極およびカソード電極とポリシリコン層との間に、バリアメタル層を設けていた（例えば、特許文献１参照）。
［先行技術文献］
［特許文献］
［特許文献１］ 特開２０１２−１２９５０３号公報
［非特許文献］
［非特許文献１］ ケイ・シェナイ（Ｋ．Ｓｈｅｎａｉ）、外２名、オプティマム セミコンダクターズ フォー ハイパワー エレクトロニクス（Ｏｐｔｉｍｕｍ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ ｆｏｒ Ｈｉｇｈ−Ｐｏｗｅｒ Ｅｌｅｃｔｒｏｎｉｃｓ）、アイ・トリプル・イー トランザクションズ オン エレクトロン デバイシズ（ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ）、１９８９年９月、第３６巻、第９号、ｐ．１８１１−１８２３
［非特許文献２］ ビー・ジャヤン・バリガ（Ｂ．Ｊａｙａｎｔ Ｂａｌｉｇａ）著、シリコンカーバイド パワー デバイシズ（Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ Ｐｏｗｅｒ Ｄｅｖｉｃｅｓ）、（米国）、ワールド サイエンティフィック パブリッシング カンパニー（Ｗｏｒｌｄ Ｓｃｉｅｎｔｉｆｉｃ Ｐｕｂｌｉｓｈｉｎｇ Ｃｏ．）、２００６年３月３０日、ｐ．６１
半導体装置のおもて面に水分が付着した場合、水分に由来する水素が半導体装置の内部に入り込む場合がある。また、ソース電極としてアルミニウムを用いる場合に、アルミニウム中に含まれる水素が半導体装置内に入り込む場合がある。水素は還元作用を有するので、水素により半導体装置内の酸素が引き抜かれて、ゲート絶縁膜として用いられる二酸化シリコン等の絶縁膜の性質が変化する場合がある。これによりゲート構造のゲート電圧閾値（Ｖｔｈ）がシフトする。水素の半導体装置への侵入は、半導体装置の端部に位置する耐圧構造部においても問題となる。
本発明の第１の態様においては、半導体基板と第１の下部絶縁膜と第１の保護膜とを備える半導体装置を提供する。半導体基板は、活性領域と、耐圧構造部とを有してよい。耐圧構造部は、活性領域の周りに設けられてよい。第１の下部絶縁膜は、半導体基板上において、耐圧構造部に設けられてよい。第１の保護膜は、第１の下部絶縁膜上に設けられてよい。第１の保護膜は、半導体基板と電気的に絶縁されてよい。第１の保護膜は、水素を吸蔵してよい。
半導体基板は、第１導電型であってよい。半導体基板は、耐圧構造部のおもて面に第２導電型の領域を有してよい。第１の保護膜は、第２導電型の領域の上方を少なくとも覆ってよい。
第２導電型の領域は、活性領域から耐圧構造部に向かう方向において濃度が低くなる領域を有してよい。
耐圧構造部に設けられた第１の保護膜は、活性領域から電気的に分離されていてよい。
半導体装置は、耐圧構造部に設けられた第１の保護膜上に、第１の上部絶縁膜をさらに備えてよい。
第１の保護膜は、耐圧構造部において一体に形成されていてよい。
半導体基板は、耐圧構造部において、傾斜部および平坦部を有する段差部をさらに備えてよい。第１の保護膜は、耐圧構造部において、段差部を含む半導体基板の上方全体を覆って設けられていてよい。
半導体装置は、ゲートランナー部とゲートパッド部とをさらに備えてよい。ゲートランナー部は、活性領域と耐圧構造部との間に設けられてよい。ゲートパッド部は、活性領域とゲートランナー部との間に設けられてよい。ゲートランナー部およびゲートパッド部は、第２の下部絶縁膜と第２の保護膜とを有してよい。第２の下部絶縁膜は、半導体基板上に設けられてよい。第２の保護膜は、第２の下部絶縁膜上に設けられてよい。第２の保護膜は、水素を吸蔵してよい。
活性領域は、第３の下部絶縁膜と第３の保護膜とをさらに備えてよい。第３の下部絶縁膜は、半導体基板上に設けられてよい。第３の保護膜は、第３の下部絶縁膜上に設けられてよい。第３の保護膜は、水素を吸蔵してよい。
活性領域は、コンタクト部をさらに備えてよい。コンタクト部は、半導体基板と第３の保護膜との電気的接続を提供してよい。第３の保護膜は、半導体基板上に設けられてよい。コンタクト部において、半導体基板はニッケルシリサイドを少なくとも有してよい。コンタクト部において、第３の保護膜はチタンカーバイドを少なくとも有してよい。
耐圧構造部における第１の保護膜の厚さは、活性領域における第３の保護膜の厚さよりも大きくてよい。
活性領域における第３の保護膜の厚さは、耐圧構造部における第１の保護膜の厚さよりも大きくてよい。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
半導体装置１００の平面図を示す図である。 図１におけるＡ‐Ａ断面を示す図である。 図１におけるＢ‐Ｂ断面を示す図である。 図１におけるＣ‐Ｃ断面を示す図である。 ゲートバイアス印加時間に対するゲート閾値（Ｖｔｈ）変化量を示す図である。 ドリフト層１２および複数のｐ型領域を形成する工程を示す図である。 ソース領域２６およびコンタクト領域２８を形成する工程を示す図である。 絶縁膜５１を形成する工程を示す図である。 ゲート絶縁膜３２、ゲート電極３４、層間絶縁膜３６および層間絶縁膜５２を形成する段階を示す図である。 チタン膜４２および金属層４４を形成する段階を示す図である。 パッシベーション膜５４およびドレイン電極６２を形成する段階を示す図である
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
本明細書において、ｎまたはｐは、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎまたはｐに付す＋または−について、＋はそれが記載されていないものよりも高不純物濃度であり、−はそれが記載されていないものよりも低不純物濃度であることを意味する。また、本明細書に記載した例では、第１導電型はｎ型を意味し第２導電型はｐ型を意味するが、他の例においては、第１導電型がｐ型を意味し第２導電型がｎ型を意味してもよい。
図１は、半導体装置１００の平面図を示す図である。つまり、図１は、半導体基板１０を上面視した場合を示す図である。半導体装置１００は、ｘ‐ｙ平面に平行な面を有する。ｘ方向とｙ方向とは互いに垂直な方向であり、ｚ方向はｘ‐ｙ平面に垂直な方向である。本明細書において、おもて面側とはｘ‐ｙ平面に平行な面を有する物体の＋ｚ方向の側を意味し、裏面側とは当該物体の−ｚ方向の側を意味するとする。物体のおもて面側と裏面側との間に位置する面は、当該物体の側面と称する。なお、半導体基板１０のおもて面をおもて面１４と記載し、半導体基板１０の裏面を裏面１６と記載する。
半導体装置１００は、半導体基板１０を有する。半導体基板１０には、活性領域１０１および耐圧構造部１０２が設けられる。耐圧構造部１０２は、活性領域１０１の周りに設けられる。なお、半導体装置１００においてａがｂの周りに設けられるとは、半導体装置１００を図１の上面視した場合に、ｂの周囲を囲んでａが設けられることを意味する。
本例の活性領域１０１は、縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を有する領域である。ただし、他の例においては、活性領域１０１は、縦型ＭＯＳＦＥＴに代えて、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｏｒ）を有してもよい。
耐圧構造部１０２は、半導体基板１０の端部における電界集中を緩和または分散させる機能を有する部分である。半導体基板１０は、耐圧構造部１０２において、後述するＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造を有する。ＪＴＥ構造は、活性領域１０１の周りに設けられた後述のＪＴＥ高濃度領域３７およびＪＴＥ低濃度領域３８を有する。
半導体装置１００は、ゲートランナー部１０３とゲートパッド部１０５とをさらに備える。ゲートランナー部１０３は、半導体装置１００を上面視した場合に、活性領域１０１と耐圧構造部１０２との間に設けられる。ゲートランナー部１０３は、活性領域１０１の周りに設けられる。ゲートランナー部１０３は、後述のゲート電極３４と電気的に接続された配線である。
ゲートパッド部１０５は、半導体装置１００を上面視した場合に、活性領域１０１とゲートランナー部１０３との間に設けられる。ゲートパッド部１０５は、ゲートランナー部１０３に電気的に接続して設けられる。ゲートパッド部１０５は、ゲートランナー部１０３から活性領域１０１へ突出した部分である。ゲートパッド部１０５は、外部配線への電気的接続を提供する。例えば、ゲートパッド部１０５には、ゲート端子配線がワイヤボンディングにより接続される。
図２は、図１におけるＡ‐Ａ断面を示す図である。図２は、活性領域１０１の断面を示す図である。本例の半導体基板１０は、シリコンカーバイド（ＳｉＣ）を有する。ただし、半導体基板１０は、他のワイドギャップ半導体材料であってもよい。例えば他の例において、半導体基板１０は、窒化ガリウム（ＧａＮ）を有する。
半導体基板１０は、第１導電型である。半導体基板１０は、裏面１６側にｎ＋型の第１導電型層１１を有し、おもて面１４側にｎ型のドリフト層１２を有する。半導体基板１０は、ドリフト層１２のおもて面１４側に、ｐ型のウェル領域２２、ｐ型のベース領域２４、ｎ＋型のソース領域２６およびｐ＋型のコンタクト領域２８を有する。
ベース領域２４の少なくとも一部は、ゲート電極３４の下に設けられる。本明細書において、「上」または「上方」とは、半導体基板１０の裏面１６からおもて面１４に向かう方向を指す。これに対して、「下」または「下方」とは、半導体基板１０のおもて面１４から裏面１６に向かう方向を指す。ベース領域２４は、チャネル形成領域として機能する。ゲート絶縁膜３２を介してゲート電極３４から電界が印加されると、ベース領域２４の一部にチャネルが形成される。
ｎ＋型のソース領域２６は、ベース領域２４に挟まれてまたは囲まれて、ベース領域２４中に設けられる。ｐ＋型のコンタクト領域２８は、ソース領域２６に挟まれてまたは囲まれて、ベース領域２４中に設けられる。ｐ＋型のコンタクト領域２８は、ソース電極との接触抵抗を下げる機能を有する。
ゲート絶縁膜３２は、少なくともベース領域２４とゲート電極３４とを電気的に分離する。本例のゲート絶縁膜３２は、おもて面１４においてベース領域２４とソース領域２６に接して設けられる。
ゲート電極３４は、ゲート絶縁膜３２上に設けられる。第３の下部絶縁層としての層間絶縁膜３６は、ゲート電極３４上に位置する。層間絶縁膜３６は、ゲート電極３４のおもて面側および側面を囲んで設けられる。層間絶縁膜３６は、ＰＳＧ（Ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜またはＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜であってよい。
層間絶縁膜３６上には、第３の保護膜としてのチタン（Ｔｉ）膜４２が設けられる。チタン膜４２は、水素を吸蔵する機能を有する。チタン膜４２は、チタンシリサイド（ＴｉＳｉｘ）を含んでもよい。
金属層４４は、チタン膜４２上に設けられる。金属層４４は、アルミニウム（Ａｌ）であってよく、シリコン（Ｓｉ）を重量比で１％含有するアルミニウムシリサイド（ＡｌＳｉ）等のアルミニウム合金であってもよい。チタン膜４２および金属層４４は、活性領域１０１においてソース電極として機能する。なお、半導体基板１０の裏面１６下にはドレイン電極６２が設けられる。
コンタクト部３０は、チタン膜４２とソース領域２６およびコンタクト領域２８とが接触する領域である。コンタクト部３０は、半導体基板１０とチタン膜４２との電気的接続を提供する。コンタクト部３０において、ソース領域２６の一部とコンタクト領域２８とはニッケルシリサイド（ＮｉＳｉ）領域２９を有する。また、コンタクト部３０において、チタン膜４２は、チタンカーバイド（ＴｉＣ）領域４３を少なくとも有する。
図３は、図１におけるＢ‐Ｂ断面を示す図である。図３は、活性領域１０１の端部、ゲートランナー部１０３および耐圧構造部１０２に渡る断面を示す図である。半導体基板１０上において、絶縁膜５１および層間絶縁膜５２の積層体が、活性領域１０１の外周端部から耐圧構造部１０２の外周端部まで設けられる。絶縁膜５１は、酸化シリコン（ＳｉＯ２）等の酸化膜、ＰＳＧまたはＢＰＳＧであってよい。層間絶縁膜５２は、層間絶縁膜３６と同じ材料であってよい。層間絶縁膜５２は、ＰＳＧまたはＢＰＳＧであってよい。
ゲートランナー部１０３は、第２の下部絶縁膜としての層間絶縁膜５２と、第２の保護膜としてのチタン膜４２と、金属層４４とを有する。チタン膜４２は、層間絶縁膜５２上に設けられる。チタン膜４２は、水素を吸蔵する。本例では、活性領域１０１に加えて、ゲートランナー部１０３においても活性水素が半導体基板１０へ侵入することを防止できる。
耐圧構造部１０２は、少なくとも第１の下部絶縁膜としての層間絶縁膜５２と、第１の保護膜としてのチタン膜４２とを有する。なお、上述の記載から明らかなように、本例の第１〜第３の保護膜はチタン膜４２である。耐圧構造部１０２のチタン膜４２は、層間絶縁膜５２上に設けられているので、半導体基板１０から電気的に絶縁されている。
本例では、水素を吸蔵するチタン膜４２を耐圧構造部１０２にも設ける。これにより、活性水素が耐圧構造部１０２から半導体基板１０に侵入することを防止できる。したがって、活性領域１０１のゲート閾値が変動することを防止できる。
耐圧構造部１０２のチタン膜４２上に、第１の上部絶縁膜としてのパッシベーション膜５４が設けられる。パッシベーション膜５４は、活性領域１０１、耐圧構造部１０２およびゲートランナー部１０３において、最も上方に設けられる。なお、活性領域１０１およびゲートパッド部１０５では外部との電気的導通を確保するために、パッシベーション膜５４が部分的に除去される。
耐圧構造部１０２のチタン膜４２は、浮遊電位を有する。耐圧構造部１０２に設けられたチタン膜４２は、活性領域１０１から電気的に分離されている。耐圧構造部１０２のチタン膜４２は、同様に、ゲートランナー部１０３からも電気的に分離されている。耐圧構造部１０２とゲートランナー部１０３との間におけるチタン膜４２の離間距離は、２μｍ以上１０μｍ以下であってよい。なお、活性領域１０１とゲートランナー部１０３との間におけるチタン膜４２の離間距離も、２μｍ以上１０μｍ以下であってよい。
半導体基板１０は、耐圧構造部１０２において、段差部４５を有する。段差部４５は、ｚ方向の高さ位置の異なる２つの平坦部４６と、２つの平坦部４６の間の傾斜部４７とを有する。２つの平坦部４６のうち下方に位置する平坦部４６には、第２導電型の領域３９が設けられる。チタン膜４２は浮遊電位を有するので、第２導電型の領域３９には電圧が印加されない。それゆえ、耐圧構造部１０２は、フィールドプレート構造ではなくＪＴＥ構造として機能させることができる。これにより、絶縁膜５１および層間絶縁膜５２が絶縁破壊されることを防ぐことができる。
半導体基板１０は、耐圧構造部１０２のおもて面１４に第２導電型の領域３９としてのＪＴＥ高濃度領域３７およびＪＴＥ低濃度領域３８を有する。ＪＴＥ低濃度領域３８は、ＪＴＥ高濃度領域３７よりも低いｐ型の不純物濃度を有する。本例のＪＴＥ高濃度領域３７はｐ型不純物を有し、ＪＴＥ低濃度領域３８はｐ−型不純物を有する。つまり、第２導電型の領域３９は、活性領域１０１から耐圧構造部１０２に向かう方向においてｐ型不純物の濃度が低くなる領域である。
チタン膜４２は、耐圧構造部１０２において一体に形成されている。なお、チタン膜４２が一体に形成されているとは、チタン膜４２がベタ膜であることを意味する。例えば、耐圧構造部１０２におけるチタン膜４２に穴および開口等は形成されていないことを意味する。
チタン膜４２は、耐圧構造部１０２において第２導電型の領域３９の上方を少なくとも覆う。本例のチタン膜４２は、耐圧構造部１０２において、段差部４５を含む半導体基板１０の上方全体を覆って設けられている。すなわち、チタン膜４２は耐圧構造部１０２の上方全体を覆って設けられてよい。これにより、水素がＪＴＥ高濃度領域３７およびＪＴＥ低濃度領域３８へ侵入することを防止できるので、耐圧構造部１０２における耐圧特性の変動を防止することができる。
図４は、図１におけるＣ‐Ｃ断面を示す図である。図４は、ゲートパッド部１０５の断面を示す図である。半導体基板１０上において、絶縁膜５１および層間絶縁膜５２の積層体が、ゲートパッド部１０５から活性領域１０１まで設けられる。ゲートパッド部１０５は、第２の下部絶縁膜としての層間絶縁膜５２と、第２の保護膜としてのチタン膜４２と、金属層４４とを有する。チタン膜４２は、層間絶縁膜５２上に設けられる。チタン膜４２は、水素を吸蔵するので、活性領域１０１に加えて、ゲートパッド部１０５においても活性水素が半導体基板１０へ侵入することを防止できる。
図５は、ゲートバイアス印加時間に対するゲート閾値（Ｖｔｈ）変化量を示す図である。ゲート電極３４にゲートバイアスを連続して印加してゲート閾値の変化を試験して測定した。横軸は、ゲートバイアス印加時間［ｈｒ］であり、縦軸は、ゲート閾値（Ｖｔｈ）変化量［Ｖ］である。
図５中の「比較例」は、活性領域１０１のみにチタン膜４２を設けた場合の試験結果を示す。これに対して、図５中の「実施例」は、活性領域１０１、耐圧構造部１０２、ゲートランナー部１０３およびゲートパッド部１０５にチタン膜４２を設けた場合の試験結果を示す。図５から明らかであるように、例えば、４００時間後のゲート閾値変化量は、比較例の方が実施例よりも１０倍以上大きい。図５の試験結果は、活性領域１０１以外にもチタン膜４２を設けることがゲート閾値変化量を抑えるためには有効であることを示している。
図６Ａから図６Ｆは、半導体装置１００の製造工程を示す図である。なお、図６Ａから図６Ｆにおいては、Ｃ‐Ｃ断面を省略するが、Ａ‐Ａ断面、Ｂ‐Ｂ断面およびＣ‐Ｃ断面において同一の符号で示す層、領域および膜等は、同一の工程で作成される。例えば、活性領域１０１、耐圧構造部１０２およびゲートパッド部１０５におけるソース領域２６およびコンタクト領域２８は、図６Ｂの工程において形成される。
図６Ａは、ドリフト層１２および複数のｐ型領域を形成する工程を示す図である。まず、約２．０Ｅ１９ｃｍ−３のｎ型不純物濃度を有する第１導電型層１１を準備する。なお、Ｅは１０の冪を意味する。例えばＥ１９は、１０の１９乗を意味する。本例の第１導電型層１１は、ｎ＋型ＳｉＣ基板である。ｎ＋型ＳｉＣ基板は、主面が＜１１−２０＞方向に４度程度のオフ角を有する（０００−１）面であってよい。
次に、第１導電型層１１の上方に、約１．０Ｅ１６ｃｍ−３のｎ型不純物濃度を有するドリフト層１２を、エピタキシャル法により約１０μｍ成長させる。第１導電型層１１およびドリフト層１２におけるｎ型不純物はＮ（窒素）であるが、ｎ型不純物であれば他の不純物を用いてもよい。
次に、ドリフト層１２のおもて面側に、約２．０Ｅ１６ｃｍ−３のｐ型不純物濃度を有するウェル領域２２およびベース領域２４を、エピタキシャル法により約０．５μｍ成長させる。本例のｐ型不純物はＡｌであるが、ｐ型不純物であれば他の不純物を用いてもよい。なお、ウェル領域２２およびベース領域２４以外の領域は、ドリフト層１２をエピタキシャル法により約０．５μｍ成長させる。
なお、ドリフト層１２の端部付近を部分的にエッチングにより除去して、窪みを形成する。その後、エピタキシャル法によりＪＴＥ高濃度領域３７およびＪＴＥ低濃度領域３８を形成することにより、第２導電型の領域３９を形成する。エピタキシャル成長時の不純物濃度を調整することにより、ＪＴＥ高濃度領域３７をｐ型とし、ＪＴＥ低濃度領域３８をｐ−型とすることができる。
図６Ｂは、ソース領域２６およびコンタクト領域２８を形成する工程を示す図である。図６Ｂは図６Ａの後の工程を示す図である。図６Ｂの工程では、フォトリソグラフィーおよびイオン注入により、ベース領域２４のおもて面側に、コンタクト領域２８を選択的に形成する。次に、フォトリソグラフィーおよびイオン注入により、ベース領域２４のおもて面側に、ソース領域２６を選択的に形成する。次に、注入した不純物を活性化させるために半導体基板１０を熱処理する。
図６Ｃは、絶縁膜５１を形成する工程を示す図である。図６Ｃは図６Ｂの後の工程を示す図である。図６Ｃの工程では、半導体基板１０上に選択的に絶縁膜５１を設ける。絶縁膜５１は、２，０００Å以上の厚みを有するよう設けてよい。
図６Ｄは、ゲート絶縁膜３２、ゲート電極３４、層間絶縁膜３６および層間絶縁膜５２を形成する段階を示す図である。図６Ｄは図６Ｃの後の工程を示す図である。図６Ｄの工程では、酸素および水素の混合雰囲気下において半導体基板１０を約１，０００℃の温度に曝して熱酸化することにより、ゲート絶縁膜３２を形成する。ゲート絶縁膜３２の厚さは、約１００ｎｍであってよい。
次に、ゲート絶縁膜３２のおもて面側に、リンがドープされた多結晶シリコンを形成する。次に、フォトリソグラフィーにより多結晶シリコンを選択的に除去することにより、多結晶シリコンを有するゲート電極３４を形成する。次に、ゲート電極３４のおもて面側および側面に層間絶縁膜３６を形成すると共に、耐圧構造部１０２の段差部４５を含む半導体基板１０の上方全体を覆うように層間絶縁膜５２を形成する。層間絶縁膜３６および層間絶縁膜５２はＰＳＧであり、膜厚を約１．０μｍの厚さとする。
次に、ゲート絶縁膜３２、層間絶縁膜３６および層間絶縁膜５２をフォトリソグラフィーによりパターニングして、複数のコンタクト部３０を形成する。次に、半導体基板１０を熱処理することにより、層間絶縁膜３６および層間絶縁膜５２をリフローさせて平坦化する。
図６Ｅは、チタン膜４２および金属層４４を形成する段階を示す図である。図６Ｅは図６Ｄの後の工程を示す図である。図６Ｅの工程では、チタン膜４２をスパッタリングにより１，０００Å（＝１００ｎｍ＝０．１μｍ）以上０．５μｍ以下の厚みで形成する。０．１μｍ以上の厚みとすることで、段差部４５におけるチタン膜４２の段切れを防止することができる。
その後、チタン膜４２をフォトリソグラフィーによりパターニングする。なお、チタン膜４２を形成する前に、コンタクト部３０に露出する半導体基板１０にニッケル（Ｎｉ）を導入して、ニッケルシリサイド領域２９を形成してよい。ニッケルシリサイド領域２９と接するチタン膜４２は、チタンカーバイド領域４３を有してよい。
なお、変形例として、耐圧構造部１０２における第１の保護膜としてのチタン膜４２の厚さは、活性領域１０１における第３の保護膜としてのチタン膜４２の厚さよりも大きくてよい。例えば、耐圧構造部１０２のチタン膜４２の厚さは、０．５μｍよりも大きくする。半導体装置１００を上面視した場合に、耐圧構造部１０２のチタン膜４２の面積は、全体の１０％程度である。耐圧構造部１０２のチタン膜４２の厚みを大きくすることにより、耐圧構造部１０２における水素吸蔵効果をより確実にすることができる。
また、当該変形例に代えて、活性領域１０１における第３の保護膜としてのチタン膜４２の厚さは、耐圧構造部１０２における第１の保護膜としてのチタン膜４２の厚さよりも大きくてよい。例えば、活性領域１０１のチタン膜４２の厚さを耐圧構造部１０２のチタン膜４２の厚さの４倍とする。活性領域１０１ではアルミニウム（Ａｌ）を含む金属層４４とチタン膜４２とが反応することにより、チタン膜４２の厚み５０ｎｍ程度がチタンアルミ合金（ＴｉＡｌ）となる場合がある。チタンアルミ合金は、水素吸蔵効果がチタンに比べて小さい。そこで、活性領域１０１のチタン膜４２の厚さを耐圧構造部１０２のチタン膜４２よりも厚くすることで、活性領域１０１における水素吸蔵効果をより確実にすることができる。
次に、金属層４４を５μｍの厚さ形成する。本例の金属層４４は、アルミニウムシリサイド（ＡｌＳｉ）である。金属層４４は、耐圧構造部１０２の段差部４５を除いて、選択的に形成する。
図６Ｆは、パッシベーション膜５４およびドレイン電極６２を形成する段階を示す図である。図６Ｆは図６Ｅの後の工程を示す図である。図６Ｆの工程では、まず、半導体基板１０の裏面側に、スパッタ法によりニッケル（Ｎｉ）を成膜して、９７０℃で熱処理する。これにより、裏面１６にオーミック接合領域を形成する。当該オーミック接合領域のさらに裏面側に、スパッタ法によりチタン（Ｔｉ）、ニッケル（Ｎｉ）および金（Ａｕ）をこの順に成膜する。これにより、ドレイン電極６２を形成する。
次に、半導体基板１０のおもて面側の全面にパッシベーション膜５４を形成する。その後、ソース端子配線を設ける活性領域１０１の一部、および、ゲート端子配線を設けるゲートパッド部１０５の一部において、パッシベーション膜５４を除去する。これにより、半導体装置１００が完成する。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
請求の範囲、明細書、および図面中において示した装置、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の結果を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順序で実施することが必須であることを意味するものではない。
１０・・半導体基板、１１・・第１導電型層、１２・・ドリフト層、１４・・おもて面、１６・・裏面、２２・・ウェル領域、２４・・ベース領域、２６・・ソース領域、２８・・コンタクト領域、２９・・ニッケルシリサイド領域、３０・・コンタクト部、３２・・ゲート絶縁膜、３４・・ゲート電極、３６・・層間絶縁膜、３７・・ＪＴＥ高濃度領域、３８・・ＪＴＥ低濃度領域、３９・・第２導電型の領域、４２・・チタン膜、４３・・チタンカーバイド領域、４４・・金属層、４５・・段差部、４６・・平坦部、４７・・傾斜部、５１・・絶縁膜、５２・・層間絶縁膜、５４・・パッシベーション膜、６２・・ドレイン電極、１００・・半導体装置、１０１・・活性領域、１０２・・耐圧構造部、１０３・・ゲートランナー部、１０５・・ゲートパッド部

Claims (11)

  1. 活性領域と、前記活性領域の周りに設けられた耐圧構造部とを有する半導体基板と、
    前記活性領域と前記耐圧構造部との間におけるゲートランナー部と、
    前記活性領域と前記ゲートランナー部との間におけるゲートパッド部と、
    前記半導体基板上において、前記耐圧構造部に設けられた第１の下部絶縁膜と、
    前記第１の下部絶縁膜上に設けられ、前記半導体基板と電気的に絶縁された、水素を吸蔵する第１の保護膜と
    を備え、
    前記ゲートランナー部および前記ゲートパッド部は、
    前記半導体基板上における第２の下部絶縁膜と、
    前記第２の下部絶縁膜上に設けられた、水素を吸蔵する第２の保護膜と
    を有する、半導体装置。
  2. 前記半導体基板は、第１導電型であり、
    前記半導体基板は、前記耐圧構造部のおもて面に第２導電型の領域を有し、
    前記第１の保護膜は、前記第２導電型の領域の上方を少なくとも覆う
    請求項１に記載の半導体装置。
  3. 前記第２導電型の領域は、前記活性領域から前記耐圧構造部に向かう方向において濃度が低くなる領域を有する
    請求項２に記載の半導体装置。
  4. 前記耐圧構造部に設けられた前記第１の保護膜は、前記活性領域から電気的に分離されている
    請求項３に記載の半導体装置。
  5. 前記耐圧構造部に設けられた前記第１の保護膜上に、第１の上部絶縁膜をさらに備える
    請求項１から４のいずれか一項に記載の半導体装置。
  6. 前記第１の保護膜は、前記耐圧構造部において一体に形成されている
    請求項４に記載の半導体装置。
  7. 前記半導体基板は、前記耐圧構造部において、傾斜部および平坦部を有する段差部をさらに備え、
    前記第１の保護膜は、前記耐圧構造部において、前記段差部を含む前記半導体基板の上方全体を覆って設けられている
    請求項６に記載の半導体装置。
  8. 前記活性領域は、
    前記半導体基板上に設けられた第３の下部絶縁膜と、
    前記第３の下部絶縁膜上に設けられた、水素を吸蔵する第３の保護膜と
    をさらに備える、
    請求項１または２に記載の半導体装置。
  9. 前記活性領域は、前記半導体基板と前記半導体基板上に設けられた前記第３の保護膜との電気的接続を提供するコンタクト部をさらに備え、
    前記コンタクト部において、前記半導体基板はニッケルシリサイドを少なくとも有し、
    前記コンタクト部において、前記第３の保護膜はチタンカーバイドを少なくとも有する
    請求項８に記載の半導体装置。
  10. 前記耐圧構造部における前記第１の保護膜の厚さは、前記活性領域における前記第３の保護膜の厚さよりも大きい
    請求項８に記載の半導体装置。
  11. 前記活性領域における前記第３の保護膜の厚さは、前記耐圧構造部における前記第１の保護膜の厚さよりも大きい
    請求項８に記載の半導体装置。
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