CN112786683B - 一种功率器件 - Google Patents

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Abstract

本申请公开一种功率器件，在终端过渡区，该功率器件包括第一P型掺杂层、氧化层和多晶硅层，多晶硅层连接栅极，在第一P型掺杂层和氧化层之间，功率器件还包括第二P型掺杂层和/或N型掺杂层，第二P型掺杂层为重掺杂层且连接源极。本申请的功率器件在终端过渡区具有较强的抗单粒子效应的能力。

Description

一种功率器件
技术领域
本申请涉及半导体技术领域，具体涉及一种功率器件。
背景技术
功率器件是卫星和宇宙飞船电源系统的核心元器件之一，在电源系统中起到功率变换的作用。为了满足在航天航空任务中的使用需求，对功率器件的抗辐射能力提出了较高的要求。因此，必须对功率器件进行可靠的抗辐射加固。
终端过渡区是功率器件不可缺少的一部分，用于传递栅极信号和栅极信号，存在较大面积的连接栅极的多晶硅层。在空间辐射环境中，终端过渡区对高能粒子十分敏感，非常容易发生包括单粒子栅击穿在内的单粒子效应。当发生单粒子效应时，多晶硅层下方的硅中产生的空穴难以释放出去，并在功率器件体内积累，使得氧化层内产生很高强度的电场，破坏氧化层，严重影响功率器件的性能。
以往提高抗单粒子效应能力技术(又称抗单粒子辐射加固技术)大多是针对于功率器件的元胞区域，对终端过渡区的加固能力有限而且使用上限制很大，往往很难达到器件的抗单粒子效应的设计目标。因此，对于功率器件的终端过渡区进行额外单独的加固非常必要。
发明内容
有鉴于此，本申请提供一种功率器件，以解决当前终端过渡区的抗单粒子效应的能力不足的问题。
本申请提供的一种功率器件，包括终端过渡区，在终端过渡区，功率器件包括沿预设方向设置的第一P型掺杂层、氧化层和多晶硅层，多晶硅层连接栅极；在第一P型掺杂层和所述氧化层之间，功率器件还包括第二P型掺杂层和/或N型掺杂层，第二P型掺杂层连接源极，且为掺杂浓度大于第一P型掺杂层的重掺杂层。
可选地，第二P型掺杂层的掺杂浓度大于1×1018cm-3。
可选地，N型掺杂层的厚度大于100nm。
可选地，N型掺杂层的掺杂浓度大于1×1018cm-3。
可选地，在水平方向上，N型掺杂层与氧化层的长度之差小于20um。
可选地，氧化层的材料包括二氧化铪、三氧化二铝、二氧化硅、氮化硅的至少一种。
可选地，N型掺杂层的正投影落入第一P型掺杂层或第二P型掺杂层内。
可选地，第一P型掺杂层或第二P型掺杂层设有凹槽，N型掺杂层位于凹槽内，且N型掺杂层的表面与凹槽的顶部平齐。
如上所述，本申请的功率器件，在终端过渡区的第一P型掺杂层和氧化层之间设置第二P型掺杂层和/或N型掺杂层，第二P型掺杂层为重掺杂层，能够降低空穴泄放路径的电阻率，有利于空穴的释放，避免空穴积累，另外，N型掺杂层将积累的空穴和氧化层隔离，增大了积累的空穴和多晶硅层之间的距离，从而能够有效降低氧化层内部产生高强度电场，降低氧化层被高强度电场击穿的风险，提升终端过渡区的抗单粒子效应的能力，保障功率器件的性能。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请的功率器件第一实施例的局部截面示意图；
图2是本申请的功率器件第二实施例的局部截面示意图；
图3是本申请的功率器件第三实施例的局部截面示意图。
具体实施方式
考虑到现有的功率器件，终端过渡区的抗单粒子效应能力不足，本申请实施例提供一种功率器件，在终端过渡区的P-body区和氧化层之间设置P型重掺杂层和/或N型掺杂层，通过P型重掺杂层降低空穴泄放路径的电阻率，有利于空穴释放，避免空穴积累；通过N型掺杂层增大积累的空穴和多晶硅层的间距，降低氧化层内产生高强度电场，降低氧化层被击穿的风险，本申请实施例的功率器件对终端过渡区进行额外单独加固，提升终端过渡区的抗单粒子效应的能力。
为使本申请的目的、技术方案和优点更加清楚，下面将结合具体实施例及相应的附图，对本申请技术方案进行清楚、完整地描述。显然，所描述实施例仅是本申请一部分实施例，而非全部。在不冲突的情况下，下述各个实施例及其技术特征可以相互组合。
应理解，在本申请实施例的描述中，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请相应实施例的技术方案和简化描述，而非指示或暗示装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
第一实施例
请参阅图1，功率器件10的终端过渡区包括第一P型掺杂层101、第二P型掺杂层102、N型掺杂层103、氧化层(Oxide)104、以及多晶硅层(Poly-Si)105。
第一P型掺杂层101又称为P型衬底层，其他结构层沿预定方向(例如沿图1中的从下至上的方向)依次层设于该P型衬底层上。
第二P型掺杂层102连接源极S，为功率器件10的P-body区。第二P型掺杂层102的掺杂浓度大于第一P型掺杂层101的掺杂浓度，于此，该第二P型掺杂层102可称为P型重掺杂层、P+层，对应地，第一P型掺杂层101又称为P层。
多晶硅层105连接栅极G并通过栅极G接地。N型掺杂层103和氧化层104未连接任何电极。N型掺杂层103、氧化层104和多晶硅层105，三者的正投影位于栅极总线区内。
在一实现中，如图1所示的竖直方向上，N型掺杂层103、氧化层104和多晶硅层105的正投影落入第二P型掺杂层102内，在水平方向上，N型掺杂层103、氧化层104和多晶硅层105均位于第二P型掺杂层102的中间区域的正上方。
氧化层104的材料可以为HfO2(二氧化铪)、Al2O3(三氧化二铝)、SiO2(二氧化硅)、SiNx(氮化硅)的至少一种。其中，x的取值为正整数，实际取值可以根据应用场景所需予以设定。
当功率器件10处于空间辐射的环境中时，在功率器件10内部，多晶硅层105下方的硅(例如第一P型掺杂层101和第二P型掺杂层102中的硅)会产生电子空穴对，电子被功率器件10的衬底层吸走，第二P型掺杂层102为重掺杂层，能够降低空穴泄放路径的电阻率，有利于空穴的释放，避免空穴积累，另外，N型掺杂层103将积累的空穴和氧化层104隔离开来，增大了积累的空穴和多晶硅层105之间的距离，能够有效避免氧化层104内部产生高强度电场，降低氧化层104被高强度电场击穿的风险，从而能够提升终端过渡区的抗单粒子效应的能力，保障功率器件10的性能。
第二P型掺杂层102的掺杂浓度越高，空穴泄放路径的电阻率越小，越有利于空穴的释放，基于此，本实施例可根据实际场景设置该第二P型掺杂层102的掺杂浓度，以此避免单粒子效应产生的空穴积累。在一实现中，第二P型掺杂层102的掺杂浓度大于1×1018cm-3。
基于上述可知，N型掺杂层103通过控制积累的空穴和多晶硅层105之间的距离，来避免高强度电场的产生，即N型掺杂层103的厚度越大，积累的空穴与多晶硅层105之间的距离越大，在氧化层104内产生的电场强度越低，因此本实施例可根据实际场景设置该N型掺杂层103的厚度，例如设置N型掺杂层103的厚度大于100nm。
N型掺杂层103和第二P型掺杂层102可以同层设置，例如，第二P型掺杂层102设有凹槽，N型掺杂层103位于该凹槽内，N型掺杂层103的表面与第二P型掺杂层102的表面(即凹槽的顶部)平齐，由于源极S电连接于第二P型掺杂层102的表面，因此该第二P型掺杂层102能够覆盖整个空穴的释放路径。
在水平方向上，N型掺杂层103与氧化层104的长度之差越小，对氧化层104的保护越强，因此，本实施例可以根据所需设置，例如N型掺杂层103的长度与氧化层104的长度之差小于20um。
另外，N型掺杂层103的掺杂浓度越高，对单粒子效应产生的空穴的隔离能力越强，N型掺杂层103也可以为重掺杂层(N+层)，例如，N型掺杂层103的掺杂浓度大于1×1018cm-3，以利于空穴的释放。
第二实施例
请参阅图2，功率器件20的终端过渡区包括第一P型掺杂层201、第二P型掺杂层202及多晶硅层204。
第一P型掺杂层201又称为P型衬底层，其他结构层沿预定方向(例如沿图2中的从下至上的方向)依次层设于该P型衬底层上。
第二P型掺杂层202连接源极S，为功率器件20的P-body区。第二P型掺杂层202的掺杂浓度大于第一P型掺杂层201的掺杂浓度，于此，该第二P型掺杂层202可称为P型重掺杂层。
多晶硅层204连接栅极G并通过栅极G接地。氧化层203未连接任何电极。氧化层203和多晶硅层204设于功率器件20的栅极总线区，两者的正投影位于栅极总线区内。在一实现中，如图2所示的竖直方向上，氧化层203和多晶硅层204的正投影落入第二P型掺杂层202内，在水平方向上，氧化层203和多晶硅层204均位于第二P型掺杂层202的中间区域的正上方。
氧化层203的材料可以为HfO2、Al2O3、SiO2、SiNx的至少一种。
当功率器件10处于空间辐射的环境中时，在功率器件10内部，多晶硅层204下方的硅(例如第一P型掺杂层201和第二P型掺杂层202中的硅)会产生电子空穴对，电子被功率器件20的衬底层吸走，第二P型掺杂层202为重掺杂层，能够降低空穴泄放路径的电阻率，有利于空穴的释放，避免空穴积累，从而避免在氧化层203内部产生高强度电场，降低氧化层203被高强度电场击穿的风险，从而能够提升终端过渡区的抗单粒子效应的能力，保障功率器件20的性能。
第二P型掺杂层202的掺杂浓度越高，空穴泄放路径的电阻率越小，越有利于空穴的释放，基于此，本实施例可根据实际场景设置该第二P型掺杂层202的掺杂浓度，以此避免单粒子效应产生的空穴积累。在一实现中，第二P型掺杂层202的掺杂浓度大于1×1018cm-3。
第三实施例
请参阅图3，功率器件30的终端过渡区包括第一P型掺杂层301、N型掺杂层302、氧化层303及多晶硅层304。
第一P型掺杂层301又称为P型衬底层，其他结构层沿预定方向(例如沿图3中的从下至上的方向)依次层设于该P型衬底层上。第一P型掺杂层301连接源极S，为功率器件30的P-body区。
多晶硅层304连接栅极G并通过栅极G接地。N型掺杂层302和氧化层303未连接任何电极。N型掺杂层302、氧化层303和多晶硅层304，三者的正投影位于栅极总线区内。如图3所示的竖直方向上，N型掺杂层302、氧化层303和多晶硅层304的正投影落入第一P型掺杂层301内，在水平方向上，N型掺杂层302、氧化层303和多晶硅层304均位于第一P型掺杂层301的中间区域的正上方。
氧化层303的材料可以为HfO2、Al2O3、SiO2、SiNx的至少一种。
当功率器件30处于空间辐射的环境中时，在功率器件30内部，多晶硅层304下方的硅(例如第一P型掺杂层301中的硅)会产生电子空穴对，电子被功率器件10的衬底层吸走，而剩余空穴，N型掺杂层302将积累的空穴和氧化层303隔离开来，增大了积累的空穴和多晶硅层304之间的距离，能够有效避免氧化层303内部产生高强度电场，降低氧化层303被高强度电场击穿的风险，从而能够提升终端过渡区的抗单粒子效应的能力，保障功率器件30的性能。
基于上述可知，N型掺杂层302通过控制积累的空穴和多晶硅层304之间的距离，来避免高强度电场的产生，即N型掺杂层302的厚度会影响电场的产生，因此本实施例可根据实际场景设置该N型掺杂层302的厚度，例如设置N型掺杂层302的厚度大于100nm。
N型掺杂层302和第一P型掺杂层301可以同层设置，例如，第一P型掺杂层301设有凹槽，N型掺杂层302位于该凹槽内，N型掺杂层302的表面与第一P型掺杂层301的表面(即凹槽的顶部)平齐，由于源极S电连接于第一P型掺杂层301的表面，因此该第一P型掺杂层301能够覆盖整个空穴的释放路径。
在水平方向上，N型掺杂层302与氧化层303的长度之差越小，对氧化层303的保护越强，因此，本实施例可以根据所需设置，例如N型掺杂层302的长度与氧化层303的长度之差小于20um。
另外，N型掺杂层302的掺杂浓度越高，对单粒子效应产生的空穴的隔离能力越强，N型掺杂层303也可以为重掺杂层(N+层)，例如，N型掺杂层302的掺杂浓度大于1×1018cm-3，以利于空穴的释放。
以上所述仅为本申请的部分实施例，并非因此限制本申请的专利范围，凡是利用本说明书及附图内容所作的等效结构变换，均同理包括在本申请的专利保护范围内。
在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素，此外，不同实施例中具有同样命名的部件、特征、要素可能具有相同含义，也可能具有不同含义，其具体含义需以其在该具体实施例中的解释或者进一步结合该具体实施例中上下文进行确定。
另外，本文中所使用的，单数形式“一”、“一个”和“该”旨在也包括复数形式。术语“或”和“和/或”被解释为包括性的，或意味着任一个或任何组合。仅当元件、功能、步骤或操作的组合在某些方式下内在地互相排斥时，才会出现该定义的例外。

Claims (7)

1.一种功率器件，包括终端过渡区，其特征在于，在所述终端过渡区，所述功率器件包括沿预设方向设置的第一P型掺杂层、氧化层和多晶硅层，所述多晶硅层连接栅极，
在所述第一P型掺杂层和所述氧化层之间，所述功率器件还包括第二P型掺杂层和N型掺杂层，所述第二P型掺杂层设有凹槽，所述N型掺杂层位于所述凹槽内，且所述N型掺杂层的表面与所述第二P型掺杂层的表面平齐；所述第二P型掺杂层连接源极，且为掺杂浓度大于所述第一P型掺杂层的重掺杂层。
2.根据权利要求1所述的功率器件，其特征在于，所述第二P型掺杂层的掺杂浓度大于1×1018cm-3。
3.根据权利要求1所述的功率器件，其特征在于，所述N型掺杂层的厚度大于100nm。
4.根据权利要求1或3所述的功率器件，其特征在于，所述N型掺杂层的掺杂浓度大于1×1018cm-3。
5.根据权利要求1或3所述的功率器件，其特征在于，在水平方向上，所述N型掺杂层的长度与所述氧化层的长度之差小于20um。
6.根据权利要求1所述的功率器件，其特征在于，所述氧化层的材料包括二氧化铪、三氧化二铝、二氧化硅、氮化硅的至少一种。
7.根据权利要求1所述的功率器件，其特征在于，所述N型掺杂层的正投影落入所述第一P型掺杂层或第二P型掺杂层内。
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