KR102106187B1 - 절연 게이트 전계 효과 트랜지스터 디바이스 및 이의 제조 방법 - Google Patents

절연 게이트 전계 효과 트랜지스터 디바이스 및 이의 제조 방법 Download PDF

Info

Publication number
KR102106187B1
KR102106187B1 KR1020157018075A KR20157018075A KR102106187B1 KR 102106187 B1 KR102106187 B1 KR 102106187B1 KR 1020157018075 A KR1020157018075 A KR 1020157018075A KR 20157018075 A KR20157018075 A KR 20157018075A KR 102106187 B1 KR102106187 B1 KR 102106187B1
Authority
KR
South Korea
Prior art keywords
semiconductor body
well region
gate
region
effect transistor
Prior art date
Application number
KR1020157018075A
Other languages
English (en)
Other versions
KR20150094681A (ko
Inventor
스티븐 데일리 아더
케빈 션 마토차
라마크리쉬나 라오
피터 알먼 로쎄
알렉산더 빅토로비치 볼로트니코프
Original Assignee
제네럴 일렉트릭 컴퍼니
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 제네럴 일렉트릭 컴퍼니 filed Critical 제네럴 일렉트릭 컴퍼니
Publication of KR20150094681A publication Critical patent/KR20150094681A/ko
Application granted granted Critical
Publication of KR102106187B1 publication Critical patent/KR102106187B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

절연 게이트 전계 효과 트랜지스터(IGFET) 디바이스는 반도체 바디(200; 302) 및 게이트 산화물(234; 310)을 포함한다. 반도체 바디(200; 302)는 제 1 유형의 도펀트로 도핑된 제 1 웰 영역(216; 304), 및 반대 전하의 제 2 유형의 도펀트로 도핑되고 제 1 웰 영역(216; 304) 내에 배치된 제 2 웰 영역(220; 306)을 포함한다. 게이트 산화물(234; 310)은 상이한 두께 치수를 갖는, 외부 섹션(244, 248) 및 내부 섹션(514; 714; 914)을 포함한다. 외부 섹션(244, 248)은 반도체 바디(200; 302)의 제 1 웰 영역(216; 304) 및 제 2 웰 영역(220; 306) 위에 배치된다. 내부 섹션(514; 714; 914)은 반도체 바디(200; 302)의 접합 게이트 전계 효과 트랜지스터 영역(218) 위에 배치된다. 반도체 바디(200; 302)는 게이트 신호가 게이트 산화물(234; 310) 상에 배치된 게이트 콘택(250)에 인가되는 경우 제 2 웰 영역(220; 306) 및 접합 게이트 전계 효과 트랜지스터(218)을 통해 전도성 채널을 형성하도록 구성된다.

Description

절연 게이트 전계 효과 트랜지스터 디바이스 및 이의 제조 방법{INSULATED GATE FIELD-EFFECT TRANSISTOR DEVICE AND METHOD OF MAKING THE SAME}
금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide-semiconductor field effect transistor; MOSFET) 디바이스는 전도 상태와 비전도 상태 사이로 회로에서의 전류의 흐름을 스위칭하는데 이용된다. MOSFET 디바이스는 소스 영역과 드레인 영역 사이의 반도체 위에 배치된 게이트 산화물과 반도체에 도핑된 소스 및 드레인 영역을 포함한다. 소스 영역은 크게 도핑된 웰 영역 내에 배치되고, 소스 영역은 웰 영역과는 반대 전하의 도펀트로 도핑된다. 게이트 콘택이 게이트 산화물 위에 배치되고, 게이트 산화물에 의해 반도체로부터 분리된다. 전기 신호가 게이트 콘택에 인가되어 반도체를 통해 소스에서부터 드레인 영역까지 전도성 경로를 생성한다. 신호가 게이트 콘택에서 제거되는 경우, 전도성 경로는 더 이상 존재하지 않고, 반도체는 전류가 반도체를 통해 흐르는 것을 방지한다.
MOSFET 디바이스의 반도체는 비전도 상태에서 전도 상태로의 스위칭에 대한 MOSFET 디바이스의 전기 저항을 나타내는 온(on)-저항 특성과 연관될 수 있다. 이러한 온-저항 특성은 MOSFET 디바이스의 소비 전력 손실을 줄이기 위해 감소될 수 있다. 그러나, 온-저항 특성을 줄이는 것은 펀치 스루 파괴(punch through breakdown)로 이어질 수 있는, FET 채널를 감소시키거나, 소스를 드레인에 접속시킴으로써 달성될 수 있다. 부가적으로, 펀치 스루는 MOSFET 디바이스의 출력 전도도의 증가 및 MOSFET 디바이스의 동작 전압 상의 상한의 저하를 야기할 수 있다.
펀치 스루가 발생할 가능성을 감소시키기 위해서, 반도체 내의 웰 영역의 도펀트 농도는 증가될 수 있다. 그러나, 도펀트 농도의 이러한 증가는 비전도 상태로부터 전도 상태로 MOSFET 디바이스를 스위칭하기 위해 게이트 콘택에 인가되는 신호에 필요한 전압의 증가를 야기할 수 있다. 비전도 상태 동안에, 게이트는 채널 전도에 요구되는 문턱값 아래로 바이어스될 것이고, 보통 소스와 동일한 전위 또는 그 이하(예컨대, N 채널 FET를 위한 음의 게이트 바이어스 값)이다. 디바이스가 완전한 차단 상태에 있을 경우, 차단 접합의 저농도 측면 상의 공핍 전하는 전기장을 생성하고, 이 전기장은 계면까지 차단 접합의 분리를 관통하고, 게이트 전극 상에서 종료할 것이다. 반도체와 게이트 산화물 사이의 유전 상수의 비는 표면에 수직인 전기장 세기 성분을, 비유전율의 비만큼, 증폭할 수 있다[예컨대,
Figure 112015065366253-pct00001
]. SiC 및 실리콘 산화물 계면의 경우, 수직의 전계는 산화물에서 인자 2.5만큼 향상된다. 게이트 산화물에서 발생된 전기장이 증가함에 따라, MOSFET 디바이스의 신뢰성 및/또는 유효 수명은 게이트 산화물 물질의 파괴로 인해 줄어들 수 있다.
그러므로, 전도 채널에서 적절한 FET 동작과 어울리며 차단 접합 사이의 공간을 커버하는 게이트 산화물의 전계 세기를 줄이는 것이 바람직하다.
일 실시예에서, 반도체 바디 및 게이트 산화물을 포함하는 절연 게이트 전계 효과 트랜지스터(IGFET) 디바이스가 제공된다. 반도체 바디는 소스 콘택 및 드레인 콘택과 전도성으로 결합된다. 반도체 바디는 반도체 바디의 제 1 측에 배치되고 제 1 유형의 도펀트로 도핑된 반도체 바디의 제 1 체적을 포함하는 제 1 웰 영역을 포함한다. 반도체 바디는 또한 반도체 바디의 제 1 측에 배치되고 반대 전하의 제 2 유형의 도펀트로 도핑된 반도체 바디의 제 2 체적을 포함하는 제 2 웰 영역을 포함한다. 제 2 웰 영역은 제 1 웰 영역 내에 배치된다. 게이트 산화물은 반도체 바디와 게이트 콘택과 결합된다. 게이트 산화물은 상이한 두께 치수를 갖는 외부 섹션 및 내부 섹션을 포함한다. 외부 섹션은 반도체 바디의 제 1 웰 영역 및 제 2 웰 영역 위에 배치된다. 내부 섹션은 반도체 바디의 접합 게이트 전계 효과 트랜지스터 영역 위에 배치된다. 반도체 바디는 게이트 신호가 게이트 콘택에 인가되는 경우 제 2 웰 영역 및 접합 게이트 전계 효과 트랜지스터 영역을 통해 소스 콘택에서부터 드레인 콘택까지 전도성 채널을 형성하도록 구성된다.
다른 실시예에서, 제 1 웰 영역을 형성하기 위해 반도체 바디의 제 1 체적에 제 1 유형의 도펀트로 반도체 바디를 도핑하는 단계, 및 제 2 웰 영역을 형성하기 위해 반도체 바디의 제 2 체적에 반대 전하의 제 2 유형의 도펀트로 반도체 바디를 도핑하는 단계를 포함하는 방법이 제공된다. 제 2 웰 영역은 제 1 웰 영역 내에 배치된다. 방법은 또한 반도체 바디 상에 게이트 산화물을 제공하는 단계를 포함한다. 게이트 산화물은 외부 섹션보다 두껍거나 같은 두께를 갖는 내부 섹션을 포함한다. 외부 섹션은 반도체 바디의 제 1 웰 영역 및 제 2 웰 영역 위에 배치된다. 내부 섹션은 반도체 바디의 접합 게이트 전계 효과 트랜지스터 영역 위에 배치된다. 방법은 반도체 바디의 제 1 웰 영역 또는 제 2 웰 영역 중 적어도 하나와 소스 콘택을 전도성으로 결합하고, 반도체 바디와 드레인 콘택을 전도성으로 결합하며, 게이트 산화물과 게이트 콘택을 전도성으로 결합하는 단계를 더 포함한다. 반도체 바디는 게이트 신호가 게이트 콘택에 인가되는 경우 제 2 웰 영역 및 접합 게이트 전계 효과 트랜지스터 영역을 통해 소스 콘택에서부터 드레인 콘택까지 전도성 채널을 형성하도록 구성된다.
다른 실시예에서, 반도체 바디 및 게이트 산화물을 포함하는 다른 IGFET 디바이스가 제공된다. 반도체 바디는 제 1 유형의 도펀트로 도핑된 제 1 웰 영역 및 반대 전하의 제 2 유형의 도펀트로 도핑된 제 2 웰 영역을 갖는다. 제 2 웰 영역은 제 1 웰 영역 내에 배치된다. 제 1 웰 영역은 반도체 바디의 접합 게이트 전계 효과 트랜지스터 영역에 의해 서로 분리된다. 반도체 바디는 드레인 콘택과 전도성으로 결합되도록 구성되고, 제 1 웰 영역 또는 제 2 웰 영역 중 적어도 하나는 소스 콘택과 전도성으로 결합되도록 구성된다. 게이트 산화물은 반도체 바디 위에 배치되고, 게이트 콘택과 전도성으로 결합되도록 구성된다. 게이트 산화물은 반도체 바디의 접합 게이트 전계 효과 트랜지스터 영역 위에 배치된 내부 섹션, 및 제 1 웰 영역 위에 적어도 부분적으로 배치된 외부 섹션들을 갖는다. 게이트 산화물의 내부 섹션은 외부 섹션보다 두껍거나 같은 제 1 두께 치수를 갖는다.
본 발명의 대상은 첨부된 도면을 참조하면서 비제한적인 실시예들의 다음 설명을 읽음으로서 더욱 잘 이해될 것이다.
도 1은 스위칭 시스템의 일 실시예의 블록도이다.
도 2는 도 1에 도시된 절연 게이트 전계 효과 트랜지스터(insulating gate field effect transistor; IGFET) 디바이스의 일 실시예의 횡단면도이다.
도 3은 일례에 따라 IGFET 디바이스의 횡단면도이다.
도 4는 도 3에 도시된 IGFET 디바이스에서 전기장과 위치 사이의 관계를 나타낸다.
도 5는 다른 예에 따라 IGFET 디바이스의 횡단면도를 나타낸다.
도 6은 도 5에 도시된 IGFET 디바이스에서 전기장과 위치 사이의 관계를 나타낸다.
도 7은 다른 예에 따라 IGFET 디바이스의 횡단면도를 나타낸다.
도 8은 도 7에 도시된 IGFET 디바이스에서 전기장과 위치 사이의 관계를 나타낸다.
도 9는 다른 예에 따라 IGFET 디바이스의 횡단면도를 나타낸다.
도 10은 도 9에 도시된 IGFET 디바이스에서 전기장과 위치 사이의 관계를 나타낸다.
도 11은 IGFET 디바이스를 제공하기 위한 방법의 일 실시예의 흐름도이다.
도 12a는 일 실시예에 따라 JFET 영역 위에 0.05 ㎛의 산화물 두께를 갖는 IGFET 디바이스의 횡단면도를 나타낸다.
도 12b는 도 12a에 도시된 디바이스의 SiC-SiO2 계면을 따라 전기장을 나타낸다.
도 13a는 일 실시예에 따라 JFET 영역 위에 0.01 ㎛의 산화물 두께를 갖는 IGFET 디바이스의 횡단면도를 나타낸다.
도 13b는 도 13a에 도시된 디바이스의 SiC-SiO2 계면을 따라 전기장을 나타낸다.
도 14a는 일 실시예에 따라 JFET 영역 위에 0.15 ㎛의 산화물 두께를 갖는 IGFET 디바이스의 횡단면도를 나타낸다.
도 14b는 도 14a에 도시된 디바이스의 SiC-SiO2 계면을 따라 전기장을 나타낸다.
도 15a는 일 실시예에 따라 JFET 영역 위에 0.25 ㎛의 산화물 두께를 갖는 IGFET 디바이스의 횡단면도를 나타낸다.
도 15b는 도 15a에 도시된 디바이스의 SiC-SiO2 계면을 따라 전기장을 나타낸다.
도 16a는 일 실시예에 따라 JFET 영역 위에 0.55 ㎛의 산화물 두께를 갖는 IGFET 디바이스의 횡단면도를 나타낸다.
도 16b는 도 16a에 도시된 디바이스의 SiC-SiO2 계면을 따라 전기장을 나타낸다.
도 17a는 일 실시예에 따라 JFET 영역 위에 0.55 ㎛의 산화물 두께 및 90 도의 산화물 테이퍼 각을 갖는 IGFET 디바이스의 횡단면도를 나타낸다.
도 17b는 도 17a에 도시된 디바이스의 SiC-SiO2 계면을 따라 전기장을 나타낸다.
도 18a는 일 실시예에 따라 JFET 영역 위에 0.55 ㎛의 산화물 두께 및 45 도의 산화물 테이퍼 각을 갖는 IGFET 디바이스의 횡단면도를 나타낸다.
도 18b는 도 18a에 도시된 디바이스의 SiC-SiO2 계면을 따라 전기장을 나타낸다.
도 19a는 일 실시예에 따라 JFET 영역 위에 0.55 ㎛의 산화물 두께 및 대략 17 도의 산화물 테이퍼 각을 갖는 IGFET 디바이스의 횡단면도를 나타낸다.
도 19b는 도 19a에 도시된 디바이스의 SiC-SiO2 계면을 따라 전기장을 나타낸다.
도 20a는 일 실시예에 따라 JFET 영역 위에 0.2 ㎛의 산화물 두께 및 대략 45 도의 산화물 테이퍼 각을 갖는 IGFET 디바이스의 횡단면도를 나타낸다.
도 20b는 도 20a에 도시된 디바이스의 SiC-SiO2 계면을 따라 전기장을 나타낸다.
발명의 대상의 예시적인 실시예에 대하여 아래에서 상세하게 참조할 것이고, 발명의 대상의 예들은 첨부 도면을 참조하여 예시된다. 어느 곳에서라도, 도면에 걸쳐 사용되는 동일한 참조 번호는 동일하거나 같은 부분을 나타낸다. 본 명세서에 기술된 적어도 하나의 실시예는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)와 같은, 파워 절연 게이트 전계 효과 트랜지스터(IGFET) 디바이스를 제공하고, 이는 하나 이상의 부하로의 비교적 높은 전류의 흐름을 제어하기 위해 스위치로서 또는 스위치에서 이용될 수 있다. 본 명세서의 설명이 IGFET 디바이스를 형성하는데 이용될 수 있는 물질들의 예들을 제공하지만, 대안적으로, 하나 이상의 다른 물질들이 이용될 수 있다.
도 1은 스위칭 시스템(100)의 일 실시예의 블록도이다. 스위칭 시스템(100)은 전력원(102)(예컨대, 전력망, 풍력 발전용 터빈, 광전변환 소자, 배터리 등)으로부터 전기 부하(104)(예컨대, 전류가 수신된 경우 작업을 수행하거나 나중의 이용을 위해 전류를 저장하는 전기 모터 또는 다른 디바이스)로의 전류의 흐름을 제어하는데 이용될 수 있다. 스위칭 시스템(100)은 전력원(102) 및 부하(104)와 전도성으로 결합된 적어도 하나의 IGFET 디바이스(106)(도 1에서의 "제어형 스위치")를 포함한다. IGFET 디바이스(106)는 제어 유닛(108)과 통신 가능하게 결합된다(예컨대, 하나 이상의 유선 및/또는 무선 접속으로 결합됨). 제어 유닛(108)은 IGFET 디바이스(106)를 온(ON) 전도 상태, 또는 오프(OFF) 폐쇄 상태 사이로 스위칭하기 위해 수동으로 제어되거나 자동적으로 스위치하는 프로세서, 제어기, 또는 다른 로직 기반 디바이스를 포함할 수 있다. IGFET 디바이스(106)는 전력원(102)으로부터의 전류가 IGFET 디바이스(106)를 통해 부하(104)로 전도되도록 허용하도록 온 상태에 있다. IGFET 디바이스(106)는 전력원(102)으로부터 부하(104)까지 전류의 흐름을 IGFET 디바이스(106)를 통해 차단하도록 오프 상태에 있다.
도 2는 IGFET 디바이스(106)의 일 실시예의 횡단면도이다. IGFET 디바이스(106)는 전도성 소스 단자(202) 및 전도성 드레인 단자(204)와 결합된 반도체 바디(200)를 포함한다. 소스 단자(202)는 전력원(102)(도 1에 도시됨)과 전도성으로 결합될 수 있고, 드레인 단자(204)는 부하(104)(도 1에 도시됨)와 전도성으로 결합될 수 있다. 예시된 실시예에서, 전도성 드레인 콘택(206)이 반도체 바디(200)의 하부측(208)을 따라 배치되고, 드레인 단자(204)는 드레인 콘택(206)과 전도성으로 결합된다. 소스 단자(202)는 반도체 바디(200)의 상부측(212) 상에 배치된 전도성 소스 콘택(210)과 전도성으로 결합되고, 소스 단자(202)는 소스 콘택(210)과 전도성으로 결합된다. 소스 콘택(210)은 금속, 금속 합금, 폴리실리콘 등과 같은 하나 이상의 전도성 물질들로 형성되거나, 하나 이상의 전도성 물질들을 포함할 수 있다.
반도체 바디(200)는 n형 도펀트(예컨대, 질소 또는 인)로 도핑된 실리콘 탄화물(SiC)와 같은, 도핑된 반도체 물질을 포함하거나, 도핑된 반도체 물질로 형성될 수 있다. 반도체 바디(200)가 n- 물질이 되도록 반도체 바디(200)는 비교적 저농도 도핑될 수 있다. 대안적으로, 반도체 바디(200)는 p형 도펀트(예컨대, 알루미늄 또는 붕소)로 도핑될 수 있거나 및/또는 고농도 도핑될 수 있다. 다른 실시예에서, 반도체 바디(200)는 다른 유형의 반도체 물질로 형성된다.
예시된 실시예에서, 반도체 바디(200)는 반도체 바디(200)의 하부측(208)을 따라 도핑층(214)을 갖는다. 도핑층(214)은 반도체 바디(200)와 같은 유형의 도펀트(예컨대, n형 도펀트)로 도핑될 수 있고, 및/또는 반도체 바디(200)보다 고농도 도핑(예컨대, n+ 물질)될 수 있다.
반도체 바디(200)는 반도체 바디(200)와는 상이한 유형(예컨대, 반대 전하)의 도펀트로 도핑된 반도체 바디(200)의 체적을 나타내는 도핑된 제 1 웰 영역(216)을 포함한다. 예를 들어, 제 1 웰 영역(216)은 p형 도펀트로 도핑될 수 있다. 도 2에 도시된 바와 같이, 제 1 웰 영역(216)은 반도체 바디(200) 내에 배치될 수 있어, 제 1 웰 영역(216)은 전체 반도체 바디(200)보다 작고, 반도체 바디(200)는 제 1 웰 영역(216)보다 상당히 크게 된다(예컨대, 체적에서).
일 실시예에서, 제 1 웰 영역(216)은 반도체 바디(200)에 비해 고농도 노핑된다(예컨대, 제 1 웰 영역(216)은 p+ 도핑된 체적일 수 있다). 제 1 웰 영역(216)은 측방향으로 서로 이격되고, 반도체 바디(200)의 분리 영역(218)에 의해 서로 분리된다. 분리 영역(218)은 접합 게이트 전계 효과 트랜지스터(junction gate field-effect transistor; JFET) 영역으로 언급될 수 있다. 분리 영역(218)은 도 2에 도시된 바와 같이 제 1 웰 영역(216) 중 하나의 제 1 웰 영역에서부터 다른 제 1 웰 영역(216)까지 반도체 바디(200)에서 측방향으로 확장되는 폭 치수(254)를 가질 수 있다.
반도체 바디(200)는 제 1 웰 영역(216)과는 상이한 유형(예컨대, 반대 전하)의 도펀트로 도핑된 반도체 바디(200)의 체적을 나타내는 도핑된 제 2 웰 영역(220)을 포함한다. 예를 들어, 제 1 웰 영역(220)은 n형 도펀트로 도핑될 수 있다. 일 실시예에서, 제 2 웰 영역(220)은 반도체 바디(200)보다 고농도 도핑될 수 있다(예컨대, 제 2 웰 영역(220)은 n+ 도핑된 체적일 수 있다).
도 2에 도시된 바와 같이, 제 2 웰 영역(220)은 반도체 바디(200)의 제 1 웰 영역(216) 내에 배치될 수 있어, 제 2 웰 영역(220)은 전체 제 1 웰 영역(216)보다 작고, 제 1 웰 영역(216) 내에 에워싸여지게 된다. 제 2 웰 영역(220)은 제 1 웰 영역(216)이 반도체 바디(200)의 상부측(212)으로부터 반도체 바디(200) 내로 확장되는 깊이 치수(224)보다 작은 깊이 치수(222)만큼 반도체 바디(200) 내로 확장될 수 있다. 제 2 웰 영역(220)은 제 1 웰 영역(216)이 반도체 바디(200)에서 측방향으로 확장되는 폭 치수(228)보다 작은 폭 치수(226)만큼 반도체 바디(200)에서 측방향으로 확장될 수 있다.
게이트 유전체(234)가 반도체 바디(200)의 상부측(212) 상에 배치된다. 게이트 유전체(234)는 실리콘 이산화물 또는 전류를 전도하지 않는 일부 다른 물질과 같은 비전도성 물질을 포함하거나, 또는 비전도성 물질로 형성된다. 게이트 유전체(234)는 대향 끝단들(236, 238) 사이에서 반도체 바디(200)의 상부측(212)에 걸쳐 측방향으로 확장된다. 예시된 실시예에서, 대향 끝단들(236, 238)은 제 1 웰 영역(216) 및 제 2 웰 영역(220) 위에 직접적으로 배치되어 게이트 산화물(234)이 분리 영역(218)에 걸쳐 확장되는 연속 바디가 되도록 한다.
게이트 유전체(234)는 상이한 섹션들(244, 246, 248)을 형성하기 위해 두께 치수(240, 242)로 연출된다. 게이트 산화물(234)은 산화물 섹션들(244, 246, 248)이 서로 연결되고 서로 분리되지 않도록 연속 바디일 수 있다. 외부 섹션들(224, 248)은 내부 산화물 섹션(246)의 대향 측 상에 배치된다. 제 1 외부 산화물 섹션(244)은 제 1 끝단(236)에서부터 내부 산화물 섹션(246)으로 확장되고, 제 2 외부 산화물 섹션(248)은 제 2 끝단(238)에서부터 내부 산화물 섹션(246)으로 확장된다. 대안적으로, 하나 이상의 다른 두께 치수를 갖는 하나 이상의 다른 산화물 섹션들이 제공될 수 있다.
예시된 실시예에서, 내부 산화물 섹션(246)은 분리 영역(218)(JFET) 위에 배치된다. 예를 들어, 내부 산화물 섹션(246)은 제 1 웰 영역(216) 위로 확장되지 않고, 분리 영역(218) 위의 영역으로 국한될 수 있다. 외부 산화물 섹션들(244, 248)은 제 2 웰 영역(220)의 일부분 및 제 1 웰 영역(216) 위에 배치될 수 있다. 일 실시예에서, 내부 산화물 섹션(246)의 두께 치수(242)는 외부 산화물 섹션들(244, 248)의 두께 치수(240)보다 크다. 예를 들어, 외부 산화물 섹션들(244, 248)의 두께 치수(240)는 0.05 미크론(또는 마이크로미터) 이하일 수 있고, 내부 산화물 섹션(246)의 두께 치수(242)는 0.05 미크론보다 클 수 있다. 일 실시예에서, 두께 치수(242)는 0.1 미크론 이상일 수 있다. 다른 실시예에서, 두께 치수(242)는 0.25 미크론 이상일 수 있다. 대안적으로, 두께 치수(242)는 0.55 미크론 이상일 수 있다. 내부 산화물 섹션(246)의 두께 치수(242)는 외부 산화물 섹션들(244, 248)의 두께 치수(240)에 기초할 수 있다. 예를 들어, 두께 치수(242)는 2, 5, 11 또는 다른 정수배와 같은, 두께 치수(240)의 정수배일 수 있다. 대안적으로, 두께 치수(242)는 두께 치수(240)의 비정수배일 수 있다.
전도성 게이트 콘택(250)이 게이트 산화물(234) 위에 배치된다. 게이트 콘택(250)은 금속, 금속 합금, 폴리실리콘 등과 같은, 하나 이상의 전도성 물질들로 형성되거나, 하나 이상의 전도성 물질들을 포함할 수 있다. 게이트 콘택(250)은 게이트 산화물(234)에 의해 반도체 바디(200)로부터 분리된다. 게이트 산화물(234)은 게이트 콘택(250)이 반도체 바디(200)와 맞물리는 것을 방지한다. 예시된 실시예에서, 게이트 콘택(250)은 전체 게이트 산화물(234)에 걸쳐 연속적으로 확장된다. 대안적으로, 게이트 콘택(250)은 게이트 산화물(234)의 일부분 위에서만 확장될 수 있다. 게이크 콘택(250)은 전도성 게이트 단자(252)와 전도성으로 결합된다. 게이트 단자(252)는 제어 유닛(108)(도 1에 도시됨)과 전도성으로 결합될 수 있어, 아래에 기술되는 바와 같이, 전기 게이트 신호가 게이트 단자(252)에 인가될 때 제어 유닛(108)이 제어할 수 있도록 한다.
동작 시에, 소스 단자(202)는 전력원(102)(도 1에 도시됨)과 전도성으로 결합될 수 있고, 드레인 단자(204)는 부하(104)(도 1에 도시됨)와 전도성으로 결합될 수 있다. 어떠한 게이트 신호도 게이트 단자(252)에 인가되지 않거나, IGFET 디바이스(106)의 턴온 전압(문턱 전압)보다 낮은 젖압을 갖는 게이트 신호가 게이트 단자(252)에 인가될 경우, IGFET 디바이스(106)는 차단 또는 비전도 상태에 있다. 차단 또는 비전도 상태에 있는 경우, 어떠한 중요한 전류도 소스 단자(202) 및 드레인 단자(204)를 통해 흐르지 않는다. 제어 유닛(108)(도 1에 도시됨)은 IGFET 디바이스(106)의 문턱 전압을 충족 또는 초과하는 전압을 갖는 게이트 신호를 게이트 단자(252)에 인가하도록 제어될 수 있다. 이러한 게이트 신호가 인가되는 경우, 반도체 바디(200)에서의 비교적 높은 농도의 음전하 캐리어(예컨대, 전자)가 FET 채널 영역, 반도체 표면을 따라 216 부분 쪽으로 끌어당겨진다. 음전하 캐리어는 제 2 웰 영역(220)으로부터 끌어당겨질 수 있다.
비교적 높은 농도의 음전하 캐리어는 제 1 웰 영역(216)과 제 2 웰 영역(220) 사이에서 반도체 바디(200)의 표면을 따라 채널 영역에 역전층을 형성한다. 역전층은 제 1 웰 영역(216)과 게이트 유전체(234) 사이의 계면에 또는 계면 근처에서 반도체 바디(200)에 전도성 채널을 제공한다. 게이트 신호가 충분히 큰 전압을 갖는 경우, 형성된 전도성 채널은 소스 단자(202)에 인가된 전류가 소스 콘택(210) 및 반도체 바디(200)를 통해(예컨대, 전도성 채널을 통해) 그리고 드레인 콘택(206)을 통해 드레인 단자(204)에 흐르도록 허용할 것이다. IGFET 디바이스(106)의 문턱 전압 아래로 게이트 신호의 전압을 감소시킴으로써, 게이트 신호가 제거되는 경우, 전도성 채널은 더 이상 형성되지 않고, 전류는 반도체 바디(200)를 통해 드레인 단자(204)에 흐를 수 없다. 게이트 신호의 인가는 이런 식으로 전력원(102)(도 1에 도시됨)으로부터 부하(104)(도 1에 도시됨)로의 전류의 흐름을 제어하는데 이용될 수 있다.
일 실시예에서, 도핑된 표면 영역(230) 단독의 존재는 SiO2 및 SiC 계면에서 피크 전기장을 증가시킬 수 없다. 게이트 산화물 아래에서(예컨대, 산화물-반도체 계면에서) 피크 전기장이 JFET 영역의 중앙에 있기 때문에, 도핑된 표면 영역(230)은 제거될 수 있고, 역방향 상태에서 JFET 영역의 순수 농도는 중요할 수 있다.
도 3은 일례에 따라 IGFET 디바이스(300)의 횡단면도이다. 도 2에 도시된 IGFET 디바이스(106)와 유사하게, IGFET 디바이스(300)는 반도체 바디(302), 제 1 웰 영역(304), 제 2 웰 영역(306), 게이트 산화물(310), 및 전도성 게이트 콘택(312)을 포함한다. IGFET 디바이스(300)의 일부분만이 도 3에 도시된다. 예를 들어, IGFET 디바이스(300)는 또한 다른 제 1 웰 영역(304) 및/또는 제 2 웰 영역(306)을 포함할 수 있고, 층(214)(도 2에 도시됨)과 유사한 도핑층, 드레인(206)(도 2에 도시됨)과 유사한 드레인, 및 소스 콘택(210)(도 2에 도시됨)과 유사한 콘택을 포함할 수 있다.
예시된 예에서, IGFET 디바이스(300)의 게이트 산화물(310)은 0.05 미크론의 일정한 두께 치수(322)를 갖는다. 예를 들어, 게이트 산화물(310)은 도 2에 도시된 IGFET 디바이스(106)와 유사한 두꺼운 내부 섹션 및 얇은 외부 섹션을 갖지 않을 수 있다.
도 3을 계속 참조하면, 도 4는 도 3에 도시된 IGFET 디바이스(300)에서 전기장과 위치 사이의 관계(400, 402)를 나타내고, 이 디바이스는 차단(오프) 상태에서 동작한다. 관계(400, 402)는 센티미터 당 1000,000 볼트의 단위(예컨대, (V/㎤) * 106)로 전기장의 크기를 나타내는 수직축(404) 및 수평축(314)[IGFET 디바이스(300)의 좌측으로부터의 측방향 거리를 나타냄]과 함께 도시된다. IGFET 디바이스(300)의 좌측으로부터의 거리를 나타내는 수평축(314) 및 반도체 바디(302)의 상부측(318)으로부터의 거리를 나타내는 수직축(316)이 도시된다.
관계(400)는 수평축(314)의 상이한 측방향 거리에서의 반도체 바디(302)의 전기장의 크기를 나타낸다. 관계(402)는 수평축(314)의 상이한 측방향 거리에서의 게이트 산화물(310)의 전기장의 크기를 나타낸다. 도 4에 도시된 바와 같이, 게이트 산화물(310)의 전기장은 IGFET 디바이스(300)의 좌측으로부터의 측방향 거리에서 제 1 웰 영역(304)과 반도체 바디(302)의 나머지 사이의 계면(예컨대, 대략 3.05 미크론에서)까지는 반도체 바디(302)에서보다 작다. 이 계면보다 큰 측방향 거리에서, 게이트 산화물(310)의 전기장은 크다. 예시된 모델 결과에서, 게이트 산화물(402)의 전기장은 4020000 V/㎤의 값(예컨대, 5.08 미크론 이상의 측방향 거리에서)에 근접한다.
도 5, 도 7, 및 도 9는 추가적인 예들에 따라, IGFET 디바이스(500, 700, 900)의 횡단면도를 나타낸다. 도 2에 도시된 IGFET 디바이스(106)와 유사하게, IGFET 디바이스(500, 700, 900)는 반도체 바디(502, 702, 902), 제 1 웰 영역(504, 704, 904), 제 2 웰 영역(506, 706, 906), 게이트 산화물(510, 710, 910), 및 전도성 콘택(512, 712, 912)을 포함한다. IGFET 디바이스(500, 700, 900)의 일부분만이 도 5, 도 7, 및 도 9에 도시된다. 예를 들어, IGFET 디바이스(500, 700, 900)는 또한 추가적인 제 1 웰 영역(504, 704, 904) 및/또는 제 2 웰 영역(506, 706, 906)을 포함할 수 있고, 층(214)(도 2에 도시됨)과 유사한 도핑층, 드레인(206)(도 2에 도시됨)과 유사한 드레인, 및 소스 콘택(210)(도 2에 도시됨)과 유사한 콘택을 포함할 수 있다.
게이트 산화물(510, 710, 910)은 도 2에 도시된 게이트 산화물(234)과 유사한 모양을 갖는다. 예를 들어, 게이트 산화물(510, 710, 910)은 게이트 산화물(510, 710, 910)의 다른 섹션(예컨대, 외부 섹션)보다 두꺼운 내부 섹션(514, 714, 914)을 갖는다. 예시된 실시예에서, 게이트 산화물(510, 710, 910)은 내부 섹션(514, 714, 914)에 0.1 미크론, 0.25 미크론 및 0.55 미크론의 두께 치수(516, 716, 916)를 각각 갖는다. 대안적으로, 다른 두께 치수(516, 716, 916)가 이용될 수 있다.
IGFET 디바이스(500, 700, 900)의 좌측으로부터의 거리를 나타내는 수평축(314)은 물론, 반도체 바디(502, 702, 902)의 상부측으로부터의 거리를 나타내는 수직축(316)이 도 5, 도 7 및 도 9에 도시된다.
도 5, 도 7 및 도 9을 계속 참조하면, 도 6, 도 8, 및 도 10은 도 5, 도 7 및 도 9에 도시된 IGFET 디바이스(500, 700, 900)에서 전기장과 위치 사이의 관계를 각각 나타낸다. 예를 들어, 도 6은 IGFET 디바이스(500)에 대한 관계(600, 602)를 나타내고, 도 8은 IGFET 디바이스(700)에 대한 관계(800, 802)를 나타내며, 도 10은 IGFET 디바이스(900)에 대한 관계(1000, 1002)를 나타낸다.
도 6, 도 8, 및 도 10에 도시된 관계는 센티미터 당 1000,000 볼트의 단위(예컨대, (V/㎤) * 106)로 전기장의 크기를 나타내는 수직축(404) 및 수평축(314)(대응하는 IGFET 디바이스의 좌측으로부터의 측방향 거리를 나타냄)과 함께 도시된다.
관계(600, 800, 1000)는 수평축(314)의 상이한 측방향 거리에서의 반도체 바디(502, 702, 902)의 전기장의 크기를 나타낸다. 관계(602, 802, 1002)는 수평축(314)의 상이한 측방향 거리에서의 게이트 산화물(510, 710, 910)의 전기장의 크기를 나타낸다. 도 4, 도 6, 도 8 및 도 10에 도시된 바와 같이, 게이트 산화물(310, 510, 710, 910)의 전기장은 게이트 산화물의 내부 섹션의 두께 치수가 증가하면 감소한다. 게이트 산화물(310)의 전기장은 4,020,000 V/㎤의 값에 근접하고, 게이트 산화물(510)의 전기장은 4,000,000 V/㎤의 값에 근접하고, 게이트 산화물(710)의 전기장은 3,040,000 V/㎤의 값에 근접하며, 게이트 산화물(910)의 전기장은 2,250,000 V/㎤ 바로 위의 값에 근접한다.
앞서 기술된 바와 같이, 게이트 산화물(310, 510, 710, 910)의 내부 섹션과 연관된 두께 치수(322, 516, 716, 916)는 각각 0.05 미크론, 0.1 미크론, 0.25 미크론, 및 0.55 미크론이다. 게이트 산화물 내의 전기장의 다른 감소는 내부 섹션의 다른 두께 치수로 실현될 수 있다. 예를 들어, 게이트 산화물의 내부 섹션에 대한 두께 치수는 0.4 미크론으로 증가될 수 있어 게이트 산화물의 전기장은 3,750,000 V/㎤의 값에 근접하도록 한다. 그러므로, 일 실시예에서, IGFET 디바이스에서 게이트 산화물의 내부 섹션의 두께 치수를 증가시키는 것은, 앞서 기술된 바와 같이, 종래의 IGFET 디바이스에 비해 도핑된 표면 영역이 IGFET 디바이스에 제공되고 및/또는 제 1 웰 영역의 도펀트 농도가 증가되는 경우 게이트 산화물의 전기장의 감소를 야기할 수 있다. 또한 앞서 기술된 바와 같이, 게이트 산화물의 전기장을 감소시키는 것은 IGFET 디바이스의 유효 수명 또는 수명을 증가시킬 수 있다.
도 12 내지 도 16은 6.5 kV의 산화물 전기장에 대한 JFET 영역 위의 점차 두꺼운 산화물의 영향을 도시한다. 도 12a, 도 13a, 도 14a, 도 15a, 및 도 16a는 JFET 영역 위에 상이한 산화물 두께(tJFET OX)를 갖는 IGFET 디바이스의 상이한 실시예들의 횡단면도를 도시한다. 도 12b, 도 13b, 도 14b, 도 15b 및 도 16b는 대응하는 도 12a, 도 13a, 도 14a, 도 15a, 및 도 16a에 도시된 디바이스의 SiC-SiO2 계면을 따라 전기장을 도시한다. 도 12a에서 JFET 영역 위의 산화물 두께는 0.05 ㎛이고, 도 13a에서는 0.1 ㎛이고, 도 14a에서는 0.15 ㎛이고, 도 15a에서는 0.25 ㎛이며, 도 16a에서는 0.55 ㎛이다. 두꺼운 산화물은 중심 전기장을 감소시키지만, 얇은 산화물 부분과 두꺼운 산화물 부분 사이의 전이 에지에서 전기장의 희생이 있다.
도 17 내지 도 20은 4.0 Mv/cm 이하의 전기장을 유지하면서, 산화물 테이퍼 각 및 산화물 두께의 영향을 도시한다. 도 17a, 도 18a, 도 19a, 및 도 20a는 상이한 산화물 테이퍼 각을 갖는 IGFET 디바이스의 상이한 실시예들의 횡단면도를 도시한다. JFET 영역 위의 산화물 두께(tJFET OX)는 도 17a, 도 18a, 및 도 19a에서 0.55 ㎛이고, 도 20a에서는 0.2 ㎛이다. 산화물 테이퍼 각은 도 17a에서 대략 90도이고, 도 18a 및 도 20a에서 대략 45도이며, 도 19a에서 대략 17도이다. 다른 실시예에서, 산화물 테이퍼 각은 대략 75도와 105도 사이, 30도와 50도 사이, 또는 10도와 30도 사이일 수 있다.
도 17b, 도 18b, 도 19b 및 도 20b는 대응하는 도 17a, 도 18a, 도 19a, 및 도 20a에 도시된 디바이스의 SiC-SiO2 계면을 따라 전기장을 도시한다. 일 실시예에서, 도 18a 및 도 18b는 산화물의 테이퍼 각 및 두께의 추가의 최적화를 도시하고, 6도의 테이퍼가 일 실시예에서 개선된 해결책을 제공한다.
SiO2의 전기장은 도 12 내지 도 16에 도시된 바와 같이 0.5 ㎛까지 JFET 영역 위의 산화물 두께를 증가시킴으로써 효과적으로 감소될 수 있고, 전도성 채널(p 웰 영역) 위에 게이트 산화물의 두꺼운 부분을 갖지 않음으로써 디바이스의 온 상태 저항을 손상하지 않는다. 전기장이 JFET 영역의 중심에서 3 MV/cm 이하로 감소됨에도 불구하고, 이 값은 전계 집중(field crowding)으로 인해 두꺼운 산화물 영역의 코너 근처에서 6 MV/cm까지 증가 할 수 있다는 것을 유념해야 한다. 이것은 전기장이 4 MV/cm보다 작거나 같다는 신뢰성 요건을 초과할 것이다. 산화물 두께의 추가적인 최적화는 0.15 ㎛의 SiO2가 JFET 영역의 중심에 그리고 두꺼운 산화물 영역의 코너 근처에 동일한 전기장 값(~3.8 MV/cm)을 제공한다.
두꺼운 산화물 코너 근처의 전기장의 추가적인 억압은 산화물을 기울어지게 함으로써(예컨대, 베벨 구조물을 제공함으로써) 획득될 수 있다. 도 19a 및 도 19b에 도시된 바와 같이, 대략 17도의 각을 갖는 베벨형 0.5 ㎛ 산화물은 코너 전기장이 6 MV/cm에서 4.5 MV/cm까지 감소되도록 허용한다. 산화물 두께의 추가의 최적화 및 베벨 각이 도 18a 및 도 18b에 도시되었고, 베벨 각이 피크 JFET 전기장을 감소시킬 수 있다는 것이 도시되었고, 피크 JFET 전기장은 비베벨 예예서 얇은 산화물에서 두꺼운 산화물로의 전이 에지에서 발생한다. 도 14에 도시된 실시예들은 4.0 MV/cm보다 작은 전기장을 갖는다.
도 11은 IGFET 디바이스를 제공하기 위한 방법(1100)의 일 실시예의 흐름도이다. 방법(1100)은 도 1, 도 5, 도 7 및 도 9에 도시된 IGFET 디바이스(106, 500, 700, 및/또는 900)와 같은, 본 명세서에 기술된 하나 이상의 IGFET 디바이스들을 생성하는데 이용될 수 있다. 도 2에 도시된 IGFET 디바이스(106)의 컴포넌트가 본 명세서에서 참조되지만, 논의는 본 명세서에 도시되고 기술된 다른 IGFET 디바이스들(500, 700, 900)의 유사하거나 같은 컴포넌트들에 동일하게 적용할 수 있다.
1102에서, 반도체 바디가 제공된다. 예를 들어, SiC와 같은 반도체 물질층이 제공될 수 있다. 대안적으로, 다른 유형의 물질이 이용될 수 있다. 이 층은 기판 상에 퇴적되거나 에피택설 성장되는 층일 수 있거나, 반도체 웨이퍼로서 제공될 수 있다. 일 실시예에서, 반도체 바디는, 예컨대, n형 도펀트로 도핑된다. 반도체 바디가 n- 도핑된 바디가 되도록 반도체 바디는 비교적 저농도 도핑될 수 있다. 대안적으로, p형 도펀트가 이용될 수 있다.
일 실시예에서, 반도체 바디는 전도성 드레인이 연결될 반도체 바디의 측면에 또는 그 측면 근처에 도핑층을 포함할 수 있다. 예를 들어, 층(214)은 통상적으로 바디층(200)이 고농도 도핑된 기판(214) 상에 에피택셜 성장된 경우에 형성된다.
1104에서, 제 1 웰 영역이 반도체 바디에 형성된다. 예를 들어, 제 1 웰 영역(216)은 반도체 바디(200)의 대응하는 체적을 도핑함으로써 형성될 수 있다. 일 실시예에서, 제 1 웰 영역(216)은 제거 가능 마스크(예컨대, 포토리소그래피를 이용함)로 반도체 바디(200)의 체적을 커버하고, 제 1 웰 영역(216) 내에 도펀트를 확산 및/또는 이온 주집함으로써 형성된다. 그런 다음, 제거 가능 마스크는 반도체 바디(200)로부터 제거된다. 제 1 웰 영역(216)은 반도체 바디(200)의 도펀트와는 반대 전하의 도펀트를 이용하여 형성될 수 있다. 예를 들어, 반도체 바디(200)가 n형 도펀트로 도핑된 경우, 제 1 웰 영역(216)은 p형 도펀트를 이용하여 형성될 수 있다. 대안적으로, 반도체 바디(200)가 p형 도펀트로 도핑된 경우, 제 1 웰 영역(216)은 n형 도펀트를 이용하여 형성될 수 있다.
일 실시예에서, 제 1 웰 영역(216)은 반도체 바디(200)보다 상당히 고농도 도핑될 수 있다. 제 1 웰 영역(216)이 반도체 바디(200)의 도펀트 농도보다 적어도 한 자릿수 큰(예컨대, 10배 큰) 도펀트 농도를 갖는 경우, 제 1 웰 영역(216)은 고농도 도핑될 수 있다. 대안적으로, 제 1 웰 영역(216)이 반도체 바디(200)의 도펀트 농도보다 적어도 두 자릿수 큰(예컨대, 100배 큰) 도펀트 농도를 갖는 경우, 제 1 웰 영역(216)은 고농도 도핑될 수 있다. 다른 실시예에서, 제 1 웰 영역(216)이 반도체 바디(200)의 도펀트 농도보다 적어도 세 자릿수 큰(예컨대, 1000배 큰) 도펀트 농도를 갖는 경우, 제 1 웰 영역(216)은 고농도 도핑될 수 있다. 그러나, 도펀트 농도의 차이에 다른 상이한 자릿수가 이용될 수 있다.
1106에서, 제 2 웰 영역이 반도체 바디에 형성된다. 예를 들어, 제 2 웰 영역(220)은 제 1 웰 영역(216) 내에 반도체 바디(200)의 대응하는 체적을 도핑함으로써 형성될 수 있다. 제 2 웰 영역(220)은 제거 가능 마스크(예컨대, 포토리소그래피를 이용함)로 반도체 바디(200)의 체적을 커버하고, 제 2 웰 영역(220) 내에 도펀트를 확산 및/또는 이온 주집함으로써 형성될 수 있다. 그런 다음, 제거 가능 마스크는 반도체 바디(200)로부터 제거된다. 제 2 웰 영역(220)은 제 1 웰 영역(216)의 도펀트와는 반대 전하의 도펀트를 이용하여 형성될 수 있다. 예를 들어, 제 1 웰 영역(216)이 p형 도펀트로 도핑된 경우, 제 2 웰 영역(220)은 n형 도펀트를 이용하여 형성될 수 있다. 대안적으로, 제 1 웰 영역(216)이 n형 도펀트로 도핑된 경우, 제 2 웰 영역(220)은 p형 도펀트를 이용하여 형성될 수 있다.
1110에서, 게이트 유전체가 반도체 바디 상에 성장 또는 퇴적(또는 양자 모두)된다. 예를 들어, 게이트 산화물(234)은 게이트 산화물(234)이 존재하지 않을 반도체 바디(200)의 일부분을 커버(예컨대, 포토리소그래피를 이용함)하고 반도체 바디(200)의 노출된 부분에 유전체층(예컨대, 실리콘 이산화물의 층)을 성장시킴으로써 퇴적될 수 있다. 게이트 산화물(234)에 두꺼운 내부 부분(246)을 제공하기 위해, 제거 가능 마스크가 반도체 바디(200) 상에 퇴적되고, 마스크에 의해 노출된 반도체 바디(200)의 영역 상에 내부 부분(246)의 제 1 부분 및 얇은 외부 부분들(224, 248)을 성장시킨다. 그런 다음, 마스크는 제거될 수 있고, 게이트 산화물(234)의 외부 부분들(244, 248)을 커버하면서 내부 부분(246)을 노출하는 다른 제거 가능 마스크가 제공될 수 있다. 그런 다음, 게이트 산화물(234)의 내부 부분(246)의 나머지 두께가 성장될 수 있고, 마스크는 제거될 수 있다.
1112에서, 전도성 콘택이 반도체 바디 상에 퇴적된다. 예를 들어, 게이트 콘택(250), 소스 콘택(210), 및 드레인 콘택(206)이 제공될 수 있다. 드레인 콘택(206)은 반도체 바디(200)의 하부측(208) 상에 하나 이상의 금속, 금속 합금, 폴리실리콘 물질 등을 스퍼터링 또는 다른 식으로 퇴적함으로써 제공될 수 있다. 소스 콘택(210) 및/또는 게이트 콘택(250)은 반도체 바디(200) 상에 제거 가능 마스크를 형성(예컨대, 포토리소그래피를 이용함)하고, 반도체 바디(200)의 상부측(212) 상에 하나 이상의 금속, 금속 합금, 폴리실리콘 물질 등을 스프터링 또는 다른 식으로 퇴적함으로써 형성될 수 있다. 그런 다음, 제거 가능 마스크는 제거될 수 있다.
일단 IGFET 디바이스(106)의 제조가 완료되면, 앞서 기술된 바와 같이, 소스 콘택(210)은 전류의 소스와 전도성으로 결합될 수 있고, 드레인 콘택(206)은 전기 부하와 전도성으로 결합될 수 있으며, 제어 콘택(250)은 게이트 신호가 게이트 콘택(250)에 인가되는 경우 제어하는 제어 유닛과 전도성으로 결합될 수 있다.
상기 설명은 예시적인 것으로 의도되고, 한정적인 것이 아님을 이해해야 한다. 예를 들어, 앞서 기술된 실시예들(및/또는 이들의 양태들)은 서로 결합하여 이용될 수 있다. 게다가, 많은 변경이 본 발명의 범위로부터 벗어나지 않고 본 발명 대상의 가르침을 특정 상황 또는 물질에 적용하도록 할 수 있다. 본 명세서에 기술된 물질들의 치수 및 유형은 발명 대상의 파라미터들을 정의하도록 의도되었지만, 이들은 결코 제한하는 것이 아닌 예시적인 실시예들이다. 많은 다른 실시예들이 상기 설명을 검토하여 당업자에게 명백하게 될 것이다. 그러므로, 본 명세서에 기술된 대상의 범위는 첨부된 청구항들이 부여 받은 등가물의 전체 범위와 함께, 이러한 청구항들을 참조하여 결정되어야 한다. 첨부된 청구항에서, 용어 "포함하는(including)" 및 "in which"는 개개의 용어 "구성하는(comprising)" 및 "wherein"의 알기 쉬운 영어에 대응하는 것으로서 이용된다. 더욱이, 다음의 청구항에서, 용어 "제 1", "제 2", 및 "제 3" 등은 단지 라벨로서 이용되고, 그 객체의 수치 요건을 부과하는 것은 아니다. 게다가, 다음 청구항들의 제한 사항은 기능식 청구항 형식으로 기록되지 않고, 이러한 청구항들의 제한 사항이 추가의 구조물이 결여된 기능의 진술이 뒤따르는 문구 "수단"을 명시적으로 이용할 때까지, 미국 특허법(35 U.S.C. § 112, 제 6 단락)에 기초하여 해석되는 것이 아니다.
이 서면의 설명은 최적 모드를 비롯한, 발명 대상의 여러 실시예들을 개시하고, 또한 임의의 디바이스 또는 시스템을 제조 및 이용하고 임의의 통합된 방법을 수행하는 것을 비롯한, 본 명세서에 개시된 실시예들을 당업자가 실행할 수 있도록 예들을 이용한다. 본 발명 대상의 특허 가능 범위는 청구항들에 의해 정의되고, 당업자에게 발생하는 다른 예들을 포함할 수 있다. 이러한 다른 예들은 이들이 청구항의 문자 언어와 다르지 않은 구조적 요소를 요소를 갖거나, 또는 이들이 청구항의 문자 언어와 적은 차이를 갖는 등가의 구조적 요소를 포함하면 청구항의 범위 내에 있는 것으로 의도된다.
본 명세서에 이용된 바와 같이, 단수형으로 나열되고 단어 "단수형 관사(a 또는 an)"로 진행하는 요소 또는 단계는 예외 사항이 명시적으로 언급되지 않는 한, 상기 요소들 또는 단계들의 다수를 배제하지 않는 것으로 이해되어야 한다. 더욱이, 본 발명 대상의 "일 실시예"에 대한 참조는 나열된 기능을 통합하는 부가적인 실시예들의 존재를 배제하는 것으로 해석되는 것이 아니다. 게다가, 명시적으로 반대로 언급되지 않는 한, 특정 속성을 갖는 복수의 요소들 또는 요소를 "구성하는", "포함하는" 또는 "갖는" 실시예들은 그 특성을 갖지 않는 추가적인 요소들을 포함할 수 있다.

Claims (23)

  1. 절연 게이트 전계 효과 트랜지스터(insulating gate field effect transistor; IGFET) 디바이스에 있어서,
    소스 콘택(210) 및 드레인 콘택(206)과 전도성으로 결합된 탄화 규소를 포함하는 반도체 바디(200; 302)로서, 상기 반도체 바디(200; 302)는, 상기 반도체 바디(200; 302)의 제 1 측에 배치되고 제 1 유형의 도펀트로 도핑된 상기 반도체 바디(200; 302)의 제 1 체적을 포함하는 제 1 웰 영역(216; 304)을 포함하고, 상기 반도체 바디(200; 302)는, 상기 반도체 바디(200; 302)의 상기 제 1 측에 배치되고 반대 전하의 제 2 유형의 도펀트로 도핑된 상기 반도체 바디(200; 302)의 제 2 체적을 포함하는 제 2 웰 영역(220; 306)을 포함하고, 상기 제 2 웰 영역(220; 306)은 상기 제 1 웰 영역(216; 304) 내에 배치되며, 상기 제 1 웰 영역(216; 304) 및 상기 제 2 웰 영역(220; 306)은 상기 소스 콘택(210)과 전도성으로 결합되고(coupled), 상기 반도체 바디(200; 302)는 상기 제 1 웰 영역(216; 304) 내에 있되 상기 제 2 웰 영역(220; 306)의 외부에 배치된 도핑된 표면 영역(230)을 갖는 것인, 상기 반도체 바디(200; 302); 및
    상기 반도체 바디(200; 302) 및 게이트 콘택(250)과 결합된 게이트 산화물(234; 310)로서, 상기 게이트 산화물(234; 310)은 상이한 두께 치수를 갖는 외부 섹션(244, 248) 및 내부 섹션(514; 714; 914)을 포함하고, 상기 외부 섹션(244, 248)은 상기 반도체 바디(200; 302)의 상기 도핑된 표면 영역(230), 상기 제 1 웰 영역(216; 304) 및 상기 제 2 웰 영역(220; 306) 위에 배치되고, 상기 내부 섹션(514; 714; 914)은 상기 반도체 바디(200; 302)의 상기 제 1 웰 영역(216; 304) 및 접합 게이트 전계 효과 트랜지스터 영역(218) 위에 배치되는 것인, 상기 게이트 산화물(234; 310)
    을 포함하고,
    상기 반도체 바디(200; 302)는, 게이트 신호가 상기 게이트 콘택(250)에 인가되는 경우, 상기 제 2 웰 영역(220; 306) 및 상기 접합 게이트 전계 효과 트랜지스터 영역(218)을 통해 상기 소스 콘택(210)에서부터 상기 드레인 콘택(206)까지 전도성 채널을 형성하도록 구성되는 것인, 절연 게이트 전계 효과 트랜지스터(IGFET) 디바이스.
  2. 제 1 항에 있어서, 상기 게이트 산화물(234; 310)의 상기 외부 섹션(244, 248)은 상기 게이트 산화물(234; 310)의 상기 내부 섹션(514; 714; 914)보다 작은 두께 치수를 갖는 것인, 절연 게이트 전계 효과 트랜지스터(IGFET) 디바이스.
  3. 제 1 항에 있어서, 상기 반도체 바디(200; 302)는, 상기 반도체 바디(200; 302)의 상기 접합 게이트 전계 효과 트랜지스터 영역(218)에 의해 서로 분리된 복수의 제 1 웰 영역들(216; 304)을 포함하는 것인, 절연 게이트 전계 효과 트랜지스터(IGFET) 디바이스.
  4. 제 3 항에 있어서, 상기 게이트 산화물(234; 310)의 상기 내부 섹션(514; 714; 914)은, 상기 반도체 바디(200; 302)의 상기 접합 게이트 전계 효과 트랜지스터 영역(218) 위에서 상기 복수의 제 1 웰 영역들(216; 304) 중 제 1 웰 영역들(216; 304)의 제 1의 것에서부터 상기 복수의 제 1 웰 영역들(216; 304) 중 제 1 웰 영역들(216; 304)의 제 2의 것으로 확장되는 것인, 절연 게이트 전계 효과 트랜지스터(IGFET) 디바이스.
  5. 제 1 항에 있어서, 상기 게이트 산화물(234; 310)의 상기 내부 섹션(514; 714; 914)은 적어도 0.55 미크론 두께의 두께 치수 및 30도 내지 50도 사이의 테이퍼드(tapered) 외부 에지 각을 갖는 것인, 절연 게이트 전계 효과 트랜지스터(IGFET) 디바이스.
  6. 방법에 있어서,
    제 1 웰 영역(216; 304)을 형성하기 위해 탄화 규소를 포함하는 반도체 바디(200; 302)의 제 1 체적에 대해 제 1 유형의 도펀트로 상기 반도체 바디(200; 302)를 도핑하는 단계;
    제 2 웰 영역(220; 306) - 상기 제 2 웰 영역(220; 306)은 상기 제 1 웰 영역(216; 304) 내에 배치됨 - 을 형성하기 위해 상기 반도체 바디(200; 302)의 제 2 체적에 대해 반대 전하의 제 2 유형의 도펀트로 상기 반도체 바디(200; 302)를 도핑하는 단계;
    상기 제 1 웰 영역(216; 304) 내에 있되 상기 제 2 웰 영역(220; 306)의 외부에 배치된 도핑된 표면 영역(230)을 형성하는 단계;
    상기 반도체 바디(200; 302) 상에 게이트 산화물(234; 310)을 제공하는 단계로서, 상기 게이트 산화물(234; 310)은 상이한 두께 치수를 갖는 외부 섹션(244; 248) 및 내부 섹션(514; 714; 914)을 포함하고, 상기 외부 섹션(244; 248)은 상기 반도체 바디(200; 302)의 상기 도핑된 표면 영역(230), 상기 제 1 웰 영역(216; 304) 및 상기 제 2 웰 영역(220; 306) 위에 배치되고, 상기 내부 섹션(514; 714; 914)은 상기 반도체 바디(200; 302)의 상기 제 1 웰 영역(216; 304) 및 접합 게이트 전계 효과 트랜지스터 영역(218) 위에 배치되는 것인, 상기 게이트 산화물(234; 310)을 제공하는 단계; 및
    상기 반도체 바디(200; 302)의 상기 제 1 웰 영역(216; 304) 및 상기 제 2 웰 영역(220; 306)과 소스 콘택(210)을 전도성으로 결합하고, 상기 반도체 바디(200; 302)와 드레인 콘택(206)을 전도성으로 결합하며, 상기 게이트 산화물(234; 310)과 게이트 콘택(250)을 전도성으로 결합하는 단계
    를 포함하고,
    상기 반도체 바디(200; 302)는, 게이트 신호가 상기 게이트 콘택(250)에 인가되는 경우, 상기 제 2 웰 영역(220; 306) 및 상기 접합 게이트 전계 효과 트랜지스터 영역(218)을 통해 상기 소스 콘택(210)에서부터 상기 드레인 콘택(206)까지 전도성 채널을 형성하도록 구성되는 것인, 방법.
  7. 제 6 항에 있어서, 상기 게이트 산화물(234; 310)을 제공하는 단계는, 상기 외부 섹션(244, 248)이 상기 내부 섹션(514; 714; 914)보다 작은 두께 치수를 갖도록 상기 게이트 산화물(234; 310)을 형성하는 단계를 포함하는 것인, 방법.
  8. 제 6 항에 있어서, 상기 게이트 산화물(234; 310)을 제공하는 단계는, 연속적인 산화물 바디(200; 302)로서 상기 외부 섹션(244, 248) 및 상기 내부 섹션을 형성하는 단계를 포함하는 것인, 방법.
  9. 제 6 항에 있어서, 상기 반도체 바디(200; 302)의 제 1 체적을 도핑하는 단계는, 상기 반도체 바디(200; 302)의 상기 접합 게이트 전계 효과 트랜지스터 영역(218)에 의해 서로 분리된 복수의 제 1 웰 영역들(216; 304)을 형성하기 위해 도핑하는 단계를 포함하는 것인, 방법.
  10. 제 9 항에 있어서, 상기 게이트 산화물(234; 310)의 상기 내부 섹션(514; 714; 914)은, 상기 반도체 바디(200; 302)의 상기 접합 게이트 전계 효과 트랜지스터 영역(218) 위에서 상기 복수의 제 1 웰 영역들(216; 304) 중 제 1 웰 영역들(216; 304)의 제 1의 것에서부터 상기 복수의 제 1 웰 영역들(216; 304) 중 제 1 웰 영역들(216; 304)의 제 2의 것으로 확장되는 것인, 방법.
  11. 제 6 항에 있어서, 상기 게이트 산화물(234; 310)의 상기 내부 섹션(514; 714; 914)은, 적어도 0.55 미크론 두께의 두께 치수 및 30도 내지 50도 사이의 테이퍼드 외부 에지 각을 갖는 것인, 방법.
  12. 절연 게이트 전계 효과 트랜지스터(IGFET) 디바이스에 있어서,
    제 1 유형의 도펀트로 도핑된 제 1 웰 영역(216; 304) 및 반대 전하의 제 2 유형의 도펀트로 도핑된 제 2 웰 영역(220; 306)을 갖는 탄화 규소를 포함하는 반도체 바디(200; 302)로서, 상기 제 2 웰 영역(220; 306)은 상기 제 1 웰 영역(216; 304) 내에 배치되고, 상기 반도체 바디(200; 302)는 상기 제 1 웰 영역(216; 304) 내에 있되 상기 제 2 웰 영역(220; 306)의 외부에 배치된 도핑된 표면 영역(230)을 가지며, 상기 제 1 웰 영역(216; 304)은 상기 반도체 바디(200; 302)의 접합 게이트 전계 효과 트랜지스터 영역(218)에 의해 서로 분리되고, 상기 반도체 바디(200; 302)는 드레인 콘택(206)과 전도성으로 결합되도록 구성되며, 상기 제 1 웰 영역(216; 304) 및 상기 제 2 웰 영역(220; 306)은 소스 콘택(210)과 전도성으로 결합되도록 구성되는 것인, 상기 반도체 바디(200; 302); 및
    상기 반도체 바디(200; 302) 위에 배치되고 게이트 콘택(250)과 전도성으로 결합되도록 구성된 게이트 산화물(234; 310)로서, 상기 게이트 산화물(234; 310)은, 상기 반도체 바디(200; 302)의 상기 제 1 웰 영역(216; 304) 및 상기 접합 게이트 전계 효과 트랜지스터 영역(218) 위에 배치된 내부 섹션(514; 714; 914), 및 상기 제 1 웰 영역(216; 304) 및 상기 도핑된 표면 영역(230) 위에 적어도 부분적으로 배치된 외부 섹션들(244, 248)을 갖고, 상기 게이트 산화물(234; 310)의 상기 내부 섹션(514; 714; 914)은 상기 외부 섹션들(244, 248)의 제 2 두께 치수와는 상이한 제 1 두께 치수를 갖는 것인, 상기 게이트 산화물(234; 310)
    을 포함하는 절연 게이트 전계 효과 트랜지스터(IGFET) 디바이스.
  13. 제 12 항에 있어서, 상기 게이트 산화물(234; 310)의 상기 내부 섹션(514; 714; 914)의 상기 제 1 두께 치수는, 상기 게이트 산화물(234; 310)의 상기 외부 섹션들(244, 248)의 상기 제 2 두께 치수보다 큰 것인, 절연 게이트 전계 효과 트랜지스터(IGFET) 디바이스.
  14. 제 12 항에 있어서, 상기 게이트 산화물(234; 310)의 상기 내부 섹션(514; 714; 914) 및 상기 외부 섹션들(244, 248)은 연속적인 산화물 바디(200; 302)를 형성하는 것인, 절연 게이트 전계 효과 트랜지스터(IGFET) 디바이스.
  15. 제 12 항에 있어서, 상기 게이트 산화물(234; 310)의 상기 내부 섹션(514; 714; 914)은, 적어도 0.55 미크론 두께의 두께 치수 및 30도 내지 50도 사이의 테이퍼드 외부 에지 각을 갖는 것인, 절연 게이트 전계 효과 트랜지스터(IGFET) 디바이스.
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
KR1020157018075A 2012-12-12 2013-11-18 절연 게이트 전계 효과 트랜지스터 디바이스 및 이의 제조 방법 KR102106187B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/712,188 US9123798B2 (en) 2012-12-12 2012-12-12 Insulating gate field effect transistor device and method for providing the same
US13/712,188 2012-12-12
PCT/US2013/070522 WO2014092936A1 (en) 2012-12-12 2013-11-18 Insulated gate field-effect transistor device and method of making the same

Publications (2)

Publication Number Publication Date
KR20150094681A KR20150094681A (ko) 2015-08-19
KR102106187B1 true KR102106187B1 (ko) 2020-05-04

Family

ID=49679680

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020157018075A KR102106187B1 (ko) 2012-12-12 2013-11-18 절연 게이트 전계 효과 트랜지스터 디바이스 및 이의 제조 방법

Country Status (6)

Country Link
US (2) US9123798B2 (ko)
EP (2) EP4243080A3 (ko)
JP (1) JP2016504764A (ko)
KR (1) KR102106187B1 (ko)
CN (1) CN104838502B (ko)
WO (1) WO2014092936A1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9123798B2 (en) * 2012-12-12 2015-09-01 General Electric Company Insulating gate field effect transistor device and method for providing the same
US10211304B2 (en) * 2013-12-04 2019-02-19 General Electric Company Semiconductor device having gate trench in JFET region
US9978849B2 (en) 2015-12-29 2018-05-22 Globalfoundries Inc. SOI-MOSFET gate insulation layer with different thickness
US10269951B2 (en) 2017-05-16 2019-04-23 General Electric Company Semiconductor device layout and method for forming same
KR102417362B1 (ko) * 2017-12-14 2022-07-05 현대자동차 주식회사 반도체 소자 및 그 제조 방법
CN109192659B (zh) * 2018-08-31 2020-08-11 江苏丽隽功率半导体有限公司 一种耗尽型场效应管的制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040108547A1 (en) * 2002-12-09 2004-06-10 Semiconductor Components Industries, Llc. Power switching transistor with low drain to gate capacitance
JP2008182191A (ja) * 2006-11-02 2008-08-07 Stmicroelectronics Srl 電離放射線に対して耐性を示すｍｏｓデバイス
JP2009032919A (ja) * 2007-07-27 2009-02-12 Sumitomo Electric Ind Ltd 酸化膜電界効果トランジスタおよびその製造方法

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4448400A (en) * 1981-07-13 1984-05-15 Eliyahou Harari Highly scalable dynamic RAM cell with self-signal amplification
US5422288A (en) 1994-05-19 1995-06-06 Harris Corporation Method of doping a JFET region in a MOS-gated semiconductor device
JP3206727B2 (ja) 1997-02-20 2001-09-10 富士電機株式会社 炭化けい素縦型ｍｏｓｆｅｔおよびその製造方法
US5879994A (en) 1997-04-15 1999-03-09 National Semiconductor Corporation Self-aligned method of fabricating terrace gate DMOS transistor
US5894150A (en) 1997-12-08 1999-04-13 Magepower Semiconductor Corporation Cell density improvement in planar DMOS with farther-spaced body regions and novel gates
US6048759A (en) * 1998-02-11 2000-04-11 Magepower Semiconductor Corporation Gate/drain capacitance reduction for double gate-oxide DMOS without degrading avalanche breakdown
JP3428459B2 (ja) 1998-09-01 2003-07-22 富士電機株式会社 炭化けい素ｎチャネルＭＯＳ半導体素子およびその製造方法
KR20010040186A (ko) 1999-10-27 2001-05-15 인터실 코포레이션 디모스, 절연게이트 바이폴라 트랜지스터, 및 금속 산화막반도체 전계 효과 트랜지스터 등의 전력 모스 소자의게이트 전하 및 게이트/드레인 정전용량 최소화기술
US6956238B2 (en) 2000-10-03 2005-10-18 Cree, Inc. Silicon carbide power metal-oxide semiconductor field effect transistors having a shorting channel and methods of fabricating silicon carbide metal-oxide semiconductor field effect transistors having a shorting channel
JP3845261B2 (ja) * 2001-02-28 2006-11-15 矢崎総業株式会社 自動車用電気負荷駆動制御装置
KR100854078B1 (ko) * 2001-09-12 2008-08-25 페어차일드코리아반도체 주식회사 모스 게이트형 전력용 반도체소자 및 그 제조방법
WO2003028110A1 (fr) 2001-09-14 2003-04-03 Matsushita Electric Industrial Co., Ltd. Semi-conducteur
JP2004319964A (ja) 2003-03-28 2004-11-11 Mitsubishi Electric Corp 半導体装置及びその製造方法
US7074643B2 (en) * 2003-04-24 2006-07-11 Cree, Inc. Silicon carbide power devices with self-aligned source and well regions and methods of fabricating same
US7205629B2 (en) 2004-06-03 2007-04-17 Widebandgap Llc Lateral super junction field effect transistor
US7091069B2 (en) 2004-06-30 2006-08-15 International Business Machines Corporation Ultra thin body fully-depleted SOI MOSFETs
US20060194400A1 (en) * 2005-01-21 2006-08-31 Cooper James A Method for fabricating a semiconductor device
US7291521B2 (en) 2005-04-25 2007-11-06 Freescale Semiconductor, Inc. Self correcting suppression of threshold voltage variation in fully depleted transistors
US7659570B2 (en) 2005-05-09 2010-02-09 Alpha & Omega Semiconductor Ltd. Power MOSFET device structure for high frequency applications
US7504676B2 (en) 2006-05-31 2009-03-17 Alpha & Omega Semiconductor, Ltd. Planar split-gate high-performance MOSFET structure and manufacturing method
US7598567B2 (en) * 2006-11-03 2009-10-06 Cree, Inc. Power switching semiconductor devices including rectifying junction-shunts
JP4620075B2 (ja) * 2007-04-03 2011-01-26 株式会社東芝 電力用半導体素子
JP5588671B2 (ja) * 2008-12-25 2014-09-10 ローム株式会社 半導体装置の製造方法
JP2011129547A (ja) * 2009-12-15 2011-06-30 Mitsubishi Electric Corp 半導体装置およびその製造方法
US8461647B2 (en) 2010-03-10 2013-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having multi-thickness gate dielectric
JP5533104B2 (ja) * 2010-03-23 2014-06-25 日産自動車株式会社 半導体装置
JP2011243915A (ja) * 2010-05-21 2011-12-01 Toshiba Corp 半導体装置及びその製造方法
CN102456738A (zh) 2010-10-29 2012-05-16 上海宏力半导体制造有限公司 一种vdmos晶体管
EP2482315B1 (en) * 2010-10-29 2015-08-12 Panasonic Intellectual Property Management Co., Ltd. Semiconductor element
JP5694119B2 (ja) 2010-11-25 2015-04-01 三菱電機株式会社 炭化珪素半導体装置
US9123798B2 (en) * 2012-12-12 2015-09-01 General Electric Company Insulating gate field effect transistor device and method for providing the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040108547A1 (en) * 2002-12-09 2004-06-10 Semiconductor Components Industries, Llc. Power switching transistor with low drain to gate capacitance
JP2008182191A (ja) * 2006-11-02 2008-08-07 Stmicroelectronics Srl 電離放射線に対して耐性を示すｍｏｓデバイス
JP2009032919A (ja) * 2007-07-27 2009-02-12 Sumitomo Electric Ind Ltd 酸化膜電界効果トランジスタおよびその製造方法

Also Published As

Publication number Publication date
CN104838502B (zh) 2018-05-11
EP4243080A3 (en) 2023-11-08
JP2016504764A (ja) 2016-02-12
WO2014092936A1 (en) 2014-06-19
US20140159141A1 (en) 2014-06-12
KR20150094681A (ko) 2015-08-19
EP2932531A1 (en) 2015-10-21
EP2932531B1 (en) 2023-08-30
US9735263B2 (en) 2017-08-15
EP4243080A2 (en) 2023-09-13
US9123798B2 (en) 2015-09-01
US20160087091A1 (en) 2016-03-24
CN104838502A (zh) 2015-08-12

Similar Documents

Publication Publication Date Title
KR102106187B1 (ko) 절연 게이트 전계 효과 트랜지스터 디바이스 및 이의 제조 방법
US8735227B2 (en) Semiconductor devices with minimized current flow differences and methods of same
US8704292B2 (en) Vertical capacitive depletion field effect transistor
US11444155B2 (en) Silicon carbide semiconductor device
US7476932B2 (en) U-shape metal-oxide-semiconductor (UMOS) gate structure for high power MOS-based semiconductor devices
JP2004505453A (ja) 埋封された島領域を有する半導体装置
JP5646044B2 (ja) 炭化珪素半導体装置およびその製造方法
CN109148586B (zh) 氧化镓场效应晶体管
JP5324157B2 (ja) 半導体装置およびその製造方法
US9029210B2 (en) GaN vertical superjunction device structures and fabrication methods
CN104979401A (zh) 半导体器件和集成电路
US10886371B2 (en) Silicon carbide semiconductor device
US20230352520A1 (en) Wide band gap semiconductor device
EP3327791A1 (en) Junction field-effect transistor
US20200111903A1 (en) Semiconductor Device and Manufacturing Method Thereof
CN113644133A (zh) 一种半导体器件及其制备方法
JP2000031483A (ja) 静電誘導半導体装置
JP3214242B2 (ja) 半導体装置
US11366022B2 (en) Semiconductor device having a temperature sensor
CN221466582U (zh) 功率场效应晶体管
CN108962890B (zh) 集成半导体器件
KR20040065560A (ko) 전계 효과 트랜지스터 디바이스

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant