KR102417362B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 반도체 소자는 기판의 제1면에 위치하는 n- 형층, 상기 n- 형층 위에 위치하는 n+ 형 영역, 상기 n- 형층에 위치하는 트렌치, 상기 트렌치의 측면에 인접하게 위치하고, 상기 트렌치의 하부면 아래의 일부까지 연장되는 p형 영역, 상기 트렌치의 하부면 아래에 위치하고, 상기 p형 영역 내에 위치하는 보조 n+ 형 영역, 상기 트렌치의 하부면에 위치하는 보조 전극, 상기 보조 전극과 이격되고, 상기 트렌치의 하부면에 위치하는 게이트 전극, 상기 n+ 형 영역 위에 위치하는 소스 전극, 그리고 상기 기판의 제2면에 위치하는 드레인 전극을 포함하고, 상기 보조 전극은 상기 보조 n+ 형 영역과 접촉하고, 상기 소스 전극은 상기 n+ 형 영역에 접촉한다.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다.
트랜지스터 소자(MOSFET, JFET, MESFET, IGBT 등)는 게이트 단자의 제어를 통해 전류를 도통시킬 수 있는 3단자 소자이며, 특히 스위칭을 위한 전력반도체용 트랜지스터는 고전압과 대전류를 요구한다.
트랜지스터 소자는 구조에 따라 상이한 전기적 특성을 지니며, 응용분야에 따라 적절한 소자가 사용된다. 하지만 공통적으로 높은 전류밀도, 낮은 턴-온 전압, 높은 항복전압, 낮은 누설전류, 빠른 스위치 속도를 요구하며, 상기 요구사항들을 동시에 만족하기 위해 다양한 구조가 제안되고 있다.
본 발명이 해결하고자 하는 과제는 반도체 소자의 전류 밀도를 향상시키고, 게이트 전극 누설 전류를 감소시키는 것이다.
본 발명의 일 실시예에 따른 반도체 소자는 기판의 제1면에 위치하는 n- 형층, 상기 n- 형층 위에 위치하는 n+ 형 영역, 상기 n- 형층에 위치하는 트렌치, 상기 트렌치의 측면에 인접하게 위치하고, 상기 트렌치의 하부면 아래의 일부까지 연장되는 p형 영역, 상기 트렌치의 하부면 아래에 위치하고, 상기 p형 영역 내에 위치하는 보조 n+ 형 영역, 상기 트렌치의 하부면에 위치하는 보조 전극, 상기 보조 전극과 이격되고, 상기 트렌치의 하부면에 위치하는 게이트 전극, 상기 n+ 형 영역 위에 위치하는 소스 전극, 그리고 상기 기판의 제2면에 위치하는 드레인 전극을 포함하고, 상기 보조 전극은 상기 보조 n+ 형 영역과 접촉하고, 상기 소스 전극은 상기 n+ 형 영역에 접촉한다.
상기 보조 전극은 상기 소스 전극 및 상기 드레인 전극과 이격될 수 있다.
상기 보조 전극은 상기 트렌치의 측면 내에 위치하고, 상기 p형 영역과 접촉할 수 있다.
상기 게이트 전극 및 상기 트렌치의 하부면 사이에 위치하는 게이트 절연막을 더 포함하고, 상기 게이트 절연막은 상기 보조 전극과 이격되고, 상기 p형 영역 및 상기 보조 n+ 형 영역 위에 위치할 수 있다.
상기 게이트 전극은 상기 p형 영역 및 상기 보조 n+ 형 영역과 중첩할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는 상기 트렌치의 하부면 아래에 위치하고, 상기 p형 영역 내에 위치하는 p+ 형 영역을 더 포함할 수 있다.
상기 p+ 형 영역 및 상기 보조 n+ 형 영역은 서로 인접하게 위치할 수 있다.
상기 보조 전극은 상기 p+ 형 영역과 접촉할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 기판의 제1면에 n- 형층 및 n+ 형 영역을 차례로 형성하는 단계, 상기 n-형층 및 상기 n+ 형 영역을 식각하여 트렌치를 형성하는 단계, 상기 트렌치의 측면에 인접하고, 상기 트렌치의 하부면의 일부까지 연장되는 p형 영역을 형성하는 단계, 상기 트렌치의 하부면에 상기 게이트 측면과 이격되는 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 게이트 전극을 형성하는 단계, 상기 게이트 전극 위에 절연막을 형성하는 단계, 상기 트렌치의 하부면 아래의 상기 p형 영역 내에 보조 n+ 형 영역을 형성하는 단계, 상기 n+ 형 영역 위에 소스 전극을 형성하는 단계, 상기 트렌치의 하부면에 위치하고, 상기 게이트 전극과 이격되는 보조 전극을 형성하는 단계, 그리고 상기 기판의 제2면에 드레인 전극을 형성하는 단계를 포함하고, 상기 보조 전극은 상기 보조 n+ 형 영역과 접촉하고, 상기 소스 전극은 상기 n+ 형 영역에 접촉한다.
본 발명의 일 실시예에 따른 반도체 소자는 기판의 제1면에 위치하는 n- 형층, 상기 n- 형층 위에 위치하는 n+ 형 영역, 상기 n- 형층에 위치하는 트렌치, 상기 트렌치의 측면에 인접하게 위치하고, 상기 트렌치의 하부면 아래의 일부까지 연장되는 p형 영역, 상기 트렌치의 하부면 아래에 위치하고, 상기 p형 영역 내에 위치하는 보조 n+ 형 영역, 상기 트렌치의 하부면에 위치하는 보조 전극, 상기 트렌치의 하부에 위치하는 게이트 트렌치, 상기 게이트 트렌치 내에 위치하는 게이트 절연막, 상기 게이트 절연막 위에 위치하고, 상기 보조 전극과 이격되는 게이트 전극, 상기 n+ 형 영역 위에 위치하는 소스 전극, 상기 기판의 제2면에 위치하는 드레인 전극을 포함하고, 상기 보조 전극은 상기 보조 n+ 형 영역과 접촉하고, 상기 소스 전극은 상기 n+ 형 영역에 접촉한다.
상기 보조 n+ 형 영역 및 상기 p형 영역은 상기 게이트 트렌치의 측면과 접촉할 수 있다.
이와 같이 본 발명의 실시예에 따르면, 게이트 전극 및 소스 전극과 이격되는 보조 전극을 배치함에 따라, 게이트 전극에 순 방향 전압 인가 시, 보조 전극에 의해 드레인 전극과 소스 전극 사이에 전류 경로가 형성되므로, 전류 밀도가 향상될 수 있다. 전류 밀도가 향상됨에 따라 동일한 전류량에 대해 반도체 소자의 면적을 감소시킬 수 있다.
또한, 일반적인 JFET 소자에 비해 반도체 소자의 온-오프 상태를 결정하는 게이트 전극이 게이트 절연막에 의해 격리되어 있으므로, 게이트 전극에 전류 경로가 형성되지 않는다. 게이트 전극의 누설 전류를 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면의 일 예를 간략하게 도시한 도면이다.
도 2 내지 도 4는 도 1에 따른 반도체 소자의 동작을 간략하게 도시한 도면이다.
도 5 내지 도 9는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법의 일 예를 간략하게 도시한 도면이다.
도 10은 본 발명의 다른 실시예에 따른 반도체 소자의 단면의 일 예를 간략하게 도시한 도면이다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면의 일 예를 간략하게 도시한 도면이다.
도 1을 참고하면, 본 실시예에 따른 반도체 소자는 기판(100), n- 형층(200), n+ 형 영역(300), p형 영역(400), 보조 n+ 형 영역(450), 게이트 전극(600), p+ 형 영역(700), 소스 전극(800), 보조 전극(850) 및 드레인 전극(900)을 포함한다.
기판(100)은 n+ 형 탄화 규소 기판일 수 있다.
n- 형층(200)은 기판(100)의 제1면에 위치한다. n- 형층(200)에는 트렌치(250)가 위치한다. n+ 형 영역(300)은 n- 형층(200)의 상부면에 위치한다. p형 영역(400)은 트렌치(250)의 측면에 인접하게 위치하고, 트렌치(250)의 하부면 아래의 일부까지 연장된다. 보조 n+ 형 영역(450) 및 p+ 형 영역(700)은 트렌치(250)의 하부면 아래에 위치하고, p형 영역(400) 내에 위치한다. 보조 n+ 형 영역(450) 및 p+ 형 영역(700)은 서로 인접하게 위치한다. n+ 형 영역(300)과 보조 n+ 형 영역(450)은 서로 이격된다.
트렌치(250)의 하부면에는 게이트 절연막(500)이 위치한다. 게이트 절연막(500)은 트렌치(250)의 측면과 이격되어 위치하고, p형 영역(400) 및 보조 n+ 형 영역(450) 위에 위치한다. 게이트 전극(600)은 게이트 절연막(500) 위에 위치한다. 게이트 전극(600)의 일부는 p형 영역(400)의 일부 및 보조 n+ 형 영역(450)의 일부와 중첩한다. 게이트 전극(600) 위에 절연막(550)이 위치한다. 절연막(550)은 게이트 전극(600)을 덮고 있다. 게이트 전극(600) 및 절연막(550)은 트렌치(250)의 측면과 이격되어 위치한다. 게이트 절연막(500) 및 절연막(550)은 산화 실리콘(SiO2)을 포함할 수 있고, 게이트 전극(600)은 다결정 실리콘(poly-crystalline silicone) 또는 금속을 포함할 수 있다.
보조 전극(850)은 트렌치(250)의 측면 안쪽을 통하여 트렌치(250)의 하부면의 일부까지 연장되어 위치한다. 보조 전극(850)은 게이트 절연막(500), 게이트 전극(600) 및 절연막(550)과 이격되어 위치한다. 트렌치(250)의 하부면에 위치한 보조 전극(850)은 보조 n+ 형 영역(450) 및 p+ 형 영역(700)와 접촉한다. 트렌치(250)의 측면 안쪽에 위치한 보조 전극(850)은 p형 영역(400)과 접촉한다. 보조 전극(850)은 게이트 전극(600), 소스 전극(800) 및 드레인 전극(900)과 이격된다. 보조 전극(850)은 오믹(Ohmic) 금속을 포함할 수 있다. 한편, 보조 전극(850)은 트렌치(250)의 하부면에만 위치하여 보조 n+ 형 영역(450) 및 p+ 형 영역(700)와 접촉할 수도 있다.
소스 전극(800)은 n+ 형 영역(300) 위에 위치하며, n+ 형 영역(300)과 접촉한다. 드레인 전극(900)은 기판(100)의 제2면에 위치한다. 여기서, 소스 전극(800) 및 드레인 전극(900)은 오믹(Ohmic) 금속을 포함할 수 있다. 또한, 기판(100)의 제2면은 기판(100)의 제1면에 대해 반대쪽 면을 가리킨다.
그러면, 본 실시예에 따른 반도체 소자의 동작에 대해 도 2 내지 도 4를 참고하여 설명한다.
도 2 내지 도 4는 도 1에 따른 반도체 소자의 동작을 간략하게 도시한 도면이다.
도 2는 도 1에 따른 반도체 소자의 오프(off) 상태를 나타낸 도면이다. 도 3 및 도 4는 도 1에 따른 반도체 소자의 온(on) 상태를 나타낸 도면이다. 도 3은 도 1에 따른 반도체 소자의 턴온(turn-on) 전압 미만에서의 동작 상태를 나타낸 도면이다. 도 4는 도 1에 따른 반도체 소자의 턴온(turn-on) 전압 이상에서의 동작 상태를 나타낸 도면이다. 도 3의 동작과 도 4의 동작은 연속적으로 이루어진다.
반도체 소자의 오프 상태는 아래 조건에서 이루어진다.
VGS < VTH, VDS ≥ 0V
반도체 소자의 턴온(turn-on) 전압 미만에서의 동작은 아래 조건에서 이루어진다.
VGS ≥ VTH, VDS < Vturn - on
반도체 소자의 반도체 소자의 턴온(turn-on) 전압 이상에서의 동작은 아래 조건에서 이루어진다.
VGS ≥ VTH, VDS > Vturn - on
여기서, VTH는 문턱 전압(threshold voltage)이고, Vturn - on 는 턴온(turn-on) 전압이고, VGS는 VG - VS이고, VDS는 VD - VS이다. VG는 게이트 전극에 인가되는 전압이고, VD는 드레인 전극에 인가되는 전압이고, VS는 소스 전극에 인가되는 전압이다.
한편, 보조 전극(850)에는 전압이 직접적으로 인가되지 않는다.
도 2를 참고하면, 반도체 소자의 오프(off) 시, n- 형층(200) 내에 공핍층(50)이 형성되어 전자 및 전류의 흐름이 발생하지 않는다. 공핍층(50)은 트렌치(250)의 하부면 및 p형 영역(400)을 둘러싼다.
도 3을 참고하면, 반도체 소자의 턴온(turn-on) 전압 미만에서의 동작 시, 반도체 소자의 오프(off) 시에 비해 공핍층(50)의 면적이 감소한다. 이 때, 게이트 전극(600)에 인가되는 전압에 의해 게이트 전극(600)의 아래에 위치하는 공핍층(50)의 일부가 제거되고, 이에 따라, 게이트 전극(600)과 중첩하는 p형 영역(400)에 채널이 형성된다. 채널을 통해 보조 n+ 형 영역(450)에 전류가 주입되고, 이에 따라, 보조 n+ 형 영역(450)에 전압이 인가된다. 또한, 보조 n+ 형 영역(450)에 접촉하는 보조 전극(850)을 통하여 p형 영역(400)에 전압이 인가된다. 이러한 동작 상태를 온(on) 준비 상태라고도 한다.
도 4를 참고하면, 반도체 소자의 턴온(turn-on) 전압 이상에서의 동작 시, 드레인 전극(900)에 인가되는 전압이 증가하여 보조 n+ 형 영역(450) 및 p형 영역(400)에 인가되는 전압이 증가하면, n+ 형 영역(300) 아래 즉, 채널 부분의 공핍층(50)이 제거되어 소스 전극(800)과 드레인 전극(900) 사이에 전류 경로가 형성된다. 이러한 동작 상태를 온(on) 상태라고도 한다.
이와 같이, 본 실시예에 따른 반도체 소자는 순 방향 전압 인가 시, 보조 전극(850)에 의해 드레인 전극(900)과 소스 전극(800) 사이에 전류 경로가 형성되므로, 전류 밀도가 향상될 수 있다. 전류 밀도가 향상됨에 따라 동일한 전류량에 대해 반도체 소자의 면적을 감소시킬 수 있다.
또한, p형 영역(400)에 전압을 직접 인가하지 않고, 온 준비 상태에서 보조 전극(850)을 통하여 p형 영역(400)에 전압이 인가되기 때문에,, p형 영역(400)에 인가되는 전압은 n- 형층(200)에 인가되는 전압보다 높아질 수 없다. 이에 따라, PN 접합에 의한 턴-온을 방지할 수 있다. 또한, 일반적인 JEFT 소자에 비해 게이트 전극(600)이 게이트 절연막(500)에 의해 격리되어 있으므로, 게이트 전극(600)에 전류 경로가 형성되지 않아, 게이트 전극(600)의 누설 전류를 감소시킬 수 있다.
그러면, 표 1 및 표 2를 참고하여 본 실시예에 따른 반도체 소자와 비교예에 따른 반도체 소자의 특성을 비교하여 설명한다. 비교예에 따른 반도체 소자는 본 실시예에 따른 보조 전극이 적용되지 않은 일반적인 JFET 소자이다.
표 1 및 표 2는 본 실시예에 따른 반도체 소자와 비교예에 따른 반도체 소자의 시뮬레이션 결과를 나타낸 것이다.
표 1 및 표 2에서는 본 실시예에 따른 반도체 소자와 비교예에 따른 반도체 소자의 항복 전압을 거의 동일하게 하여 전류 밀도를 비교하였다.

항복전압
(V)
문턱전압(V) (@0.1A/cm2)
전류밀도 (A/cm2)

@VDS=2.5V
@VDS=5V
@VDS=10V

비교예
637
1.9
60.268
75.63
95.7

실시예
653
7.9
2.525
685.36
2010.6

게이트 전극
누설 전류 밀도
[A/cm2]
(@VDS=5V, VGS=2.5V)
오프 상태
게이트 전극
누설 전류 밀도
[A/cm2]
(@VDS=600V, VGS=0V)
온 상태
게이트 전극
누설 전류 밀도
[A/cm2]
(@VDS=5V)

비교예
2.40e-3
3.50e-4
1.202e-10
(VGS=2.5V)

실시예
5.83e-7
1.45e-6
9.191e-15
(VGS=20V)
표 1 및 표 2를 참고하면, 본 실시예에 따른 반도체 소자는 비교예에 따른 반도체 소자에 비해 전류 밀도가 증가함을 알 수 있다. 이 때, 채널 턴온(turn-on) 전압에 의해 VDS=2.5V 이상에서, 전류 밀도가 증가함을 알 수 있다. 구체적으로, VDS=5V 에서, 본 실시예에 따른 반도체 소자는 비교예에 따른 반도체 소자에 비해 전류 밀도가 806% 증가함을 알 수 있다. 또한, VDS=10V 에서, 본 실시예에 따른 반도체 소자는 비교예에 따른 반도체 소자에 비해 전류 밀도가 2001% 증가함을 알 수 있다. 이러한 반도체 소자의 전류 밀도의 증가에 따라, 반도체 소자의 칩 면적이 감소할 수 있다.
또한, 본 실시예에 따른 반도체 소자는 비교예에 따른 반도체 소자에 비해 게이트 전극 누설 전류가 감소함을 알 수 있다. 구체적으로, 오프 상태에서, 본 실시예에 따른 반도체 소자의 게이트 전극 누설 전류는 비교예에 따른 반도체 소자에 비해 0.4% 수준임을 알 수 있다. 또한, 오프 상태에서, 본 실시예에 따른 반도체 소자의 게이트 전극 누설 전류는 비교예에 따른 반도체 소자에 비해 0.008% 수준임을 알 수 있다.
한편, 일반적인 JFET 소자인 비교예에 따른 반도체 소자는 PN 접합 턴온을 방지하기 위하여 게이트 전극에 인가되는 전압이 약 2.5V 내지 3.0V로 제한된다. 하지만, 본 실시예에 따른 반도체 소자의 경우, 게이트 절연막이 파괴되는 전압(약 30V 내지 40V)까지 게이트 전극에 인가가 가능하다.
그러면, 도 5 내지 도 9 및 도 1을 참고하여 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 대해 설명한다.
도 5 내지 도 9는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법의 일 예를 간략하게 도시한 도면이다.
도 5를 참고하면, 기판(100)을 준비하고, 기판(100)의 제1면에 n- 형층(200)을 형성한다. n- 형층(200)은 기판(100)의 제1면에 에피택셜 성장으로 형성할 수 있다. 여기서, 기판(100)은 n+ 형 탄화 규소 기판일 수 있다.
도 6을 참고하면, n- 형층(200) 위에 n+ 형 영역(300)을 형성한 후, n- 형층(200) 및 n+ 형 영역(300)을 식각하여 트렌치(250)를 형성한다.
n+ 형 영역(300)은 n- 형층(200)의 상부면에 질소(N), 인(P), 비소(As) 및 안티몬(Sb) 등과 같은 n형 이온을 주입하여 형성할 수 있다. 하지만, 이에 한정하지 않고, n- 형층(200) 위에 에피택셜 성장으로 n+ 형 영역(300)을 형성할 수도 있다.
도 7을 참고하면, 트렌치(250)의 측면 및 하부면에 붕소(B), 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 등과 같은 p형 이온을 주입하여 p형 영역(400)을 형성한다. 이에, p형 영역(400)은 트렌치(250)의 측면에 인접하게 위치하고, 트렌치(250)의 하부면 아래까지 연장된다.
도 8을 참고하면, 트렌치(250)의 하부면에 게이트 절연막(500)을 형성한 후, 게이트 절연막(500) 위에 게이트 전극(600)을 형성한 다음, 게이트 전극(600) 위에 절연막(550)을 형성한다. 게이트 절연막(500), 게이트 전극(600) 및 절연막(550)은 트렌치(250)의 측면과 이격되어 위치한다.
또한, 게이트 절연막(500)과 트렌치(250)의 측면 사이의 p형 영역(400)의 상부면에 붕소(B), 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 등과 같은 p형 이온을 주입하여 p+ 형 영역(700)을 형성한다. 즉, p+ 형 영역(700)은 트렌치(250)의 하부면 아래에 위치하고, p형 영역(400) 내에 위치한다. 여기서, p+ 형 영역(700)의 이온 도핑 농도는 p형 영역(400)의 이온 도핑 농도보다 높다.
본 실시예에서는 게이트 절연막(500), 게이트 전극(600) 및 절연막(550)을 형성한 후, p+ 형 영역(700)을 형성하는 것을 설명하였지만, 이에 한정하지 않고, p+ 형 영역(700)을 형성한 후, 게이트 절연막(500), 게이트 전극(600) 및 절연막(550)을 형성할 수도 있다.
도 9를 참고하면, p+ 형 영역(700)과 게이트 절연막(500) 사이의 p형 영역(400)의 상부면에 질소(N), 인(P), 비소(As) 및 안티몬(Sb) 등과 같은 n형 이온을 주입하여 보조 n+ 형 영역(450)을 형성한다. 즉, p+ 형 영역(700)은 트렌치(250)의 하부면 아래에 위치하고, p형 영역(400) 내에 위치한다. 여기서, 보조 n+ 형 영역(450)은 게이트 절연막(500)의 하부까지 연장되어 게이트 전극(600)과 중첩하고, p+ 형 영역(700)과 인접하게 위치한다.
도 1을 참고하면, n+ 형 영역(300) 위에 소스 전극(800)을 형성하고, 보조 n+ 형 영역(450) 및 p+ 형 영역(700) 위에 보조 전극(850)을 형성하고, 기판(100)의 제2면에 드레인 전극(900)을 형성한다.
보조 전극(850)은 트렌치(250)의 측면 안쪽을 통하여 트렌치(250)의 하부면까지 연장되어 위치한다. 트렌치(250)의 하부면에 위치한 보조 전극(850)은 보조 n+ 형 영역(450) 및 p+ 형 영역(700)와 접촉한다. 트렌치(250)의 측면 안쪽에 위치한 보조 전극(850)은 p형 영역(400)과 접촉한다. 한편, 보조 전극(850)은 트렌치(250)의 하부면에만 형성되어 보조 n+ 형 영역(450) 및 p+ 형 영역(700)와 접촉할 수도 있다.
그러면, 도 10을 참고하여 본 발명의 다른 실시예에 따른 반도체 소자에 대해 설명한다.
도 10은 본 발명의 다른 실시예에 따른 반도체 소자의 단면의 일 예를 간략하게 도시한 도면이다.
도 10을 참고하면, 본 실시예에 따른 반도체 소자는 도 1에 따른 반도체 소자와 비교할 때, 게이트 절연막(500) 및 게이트 전극(600)의 위치만 다를 뿐, 나머지 구조는 동일하다. 이에, 동일한 구조의 대한 설명은 생략한다.
트렌치(250)의 하부에는 게이트 트렌치(270)가 위치한다. p형 영역(400) 및 보조 n+ 형 영역(450)은 게이트 트렌치(270)의 측면과 접촉한다.
게이트 트렌치(270) 내에 게이트 절연막(500)이 위치하고, 게이트 절연막(500) 위에 게이트 전극(600)이 위치한다. 게이트 전극(600)은 게이트 트렌치(270)를 채우도록 위치한다. 게이트 전극(600) 위에 절연막(550)이 위치한다.
즉, 본 실시예에 따른 반도체 소자는 도 1에 따른 반도체 소자와 비교할 때, 트렌치(250)의 하부에 위치하는 게이트 트렌치(270) 내에 게이트 절연막(500) 및 게이트 전극(600)이 위치하는 구조만 다를 뿐, 나머지 구조는 동일하다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
100: n+ 형 탄화 규소 기판 200: n- 형층
250: 트렌치 270: 게이트 트렌치
300: n+ 형 영역 400: p형 영역
450: 보조 n+ 형 영역 500: 게이트 절연막
550: 절연막 600: 게이트 전극
700: p+ 형 영역 800: 소스 전극
850: 보조 전극 900: 드레인 전극

Claims (20)

  1. 기판의 제1면에 위치하는 n- 형층,
    상기 n- 형층 위에 위치하는 n+ 형 영역,
    상기 n- 형층에 위치하는 트렌치,
    상기 트렌치의 측면에 인접하게 위치하고, 상기 트렌치의 하부면 아래의 일부까지 연장되는 p형 영역,
    상기 트렌치의 하부면 아래에 위치하고, 상기 p형 영역 내에 위치하는 보조 n+ 형 영역,
    상기 트렌치의 하부면에 위치하는 보조 전극,
    상기 보조 전극과 이격되고, 상기 트렌치의 하부면에 위치하는 게이트 전극,
    상기 n+ 형 영역 위에 위치하는 소스 전극,
    상기 기판의 제2면에 위치하는 드레인 전극, 그리고
    상기 트렌치의 하부면 아래에 위치하고, 상기 p형 영역 내에 위치하는 p+ 형 영역을 포함하고,
    상기 보조 전극은 상기 보조 n+ 형 영역과 접촉하고,
    상기 소스 전극은 상기 n+ 형 영역에 접촉하고,
    상기 보조 전극은 상기 트렌치의 측면 내에 위치하고, 상기 p형 영역과 접촉하는 반도체 소자.
  2. 제1항에서,
    상기 보조 전극은 상기 소스 전극 및 상기 드레인 전극과 이격되는 반도체 소자.
  3. 삭제
  4. 제1항에서,
    상기 게이트 전극 및 상기 트렌치의 하부면 사이에 위치하는 게이트 절연막을 더 포함하고,
    상기 게이트 절연막은 상기 보조 전극과 이격되고, 상기 p형 영역 및 상기 보조 n+ 형 영역 위에 위치하는 반도체 소자.
  5. 제4항에서,
    상기 게이트 전극은 상기 p형 영역 및 상기 보조 n+ 형 영역과 중첩하는 반도체 소자.
  6. 삭제
  7. 제1항에서,
    상기 p+ 형 영역 및 상기 보조 n+ 형 영역은 서로 인접하게 위치하는 반도체 소자.
  8. 제7항에서,
    상기 보조 전극은 상기 p+ 형 영역과 접촉하는 반도체 소자.
  9. 기판의 제1면에 n- 형층 및 n+ 형 영역을 차례로 형성하는 단계,
    상기 n-형층 및 상기 n+ 형 영역을 식각하여 트렌치를 형성하는 단계,
    상기 트렌치의 측면에 인접하고, 상기 트렌치의 하부면의 일부까지 연장되는 p형 영역을 형성하는 단계,
    상기 트렌치의 하부면에 상기 트렌치의 측면과 이격되는 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 위에 게이트 전극을 형성하는 단계,
    상기 게이트 전극 위에 절연막을 형성하는 단계,
    상기 트렌치의 하부면 아래의 상기 p형 영역 내에 보조 n+ 형 영역을 형성하는 단계,
    상기 n+ 형 영역 위에 소스 전극을 형성하는 단계,
    상기 트렌치의 하부면에 위치하고, 상기 게이트 전극과 이격되는 보조 전극을 형성하는 단계,
    상기 기판의 제2면에 드레인 전극을 형성하는 단계, 그리고
    상기 트렌치의 하부면 아래에 위치하고, 상기 p형 영역 내에 위치하는 p+ 형 영역을 형성하는 단계를 포함하고,
    상기 보조 전극은 상기 보조 n+ 형 영역과 접촉하고,
    상기 소스 전극은 상기 n+ 형 영역에 접촉하고,
    상기 보조 전극은 상기 트렌치의 측면 내에 위치하고, 상기 p형 영역과 접촉하는 반도체 소자의 제조 방법.
  10. 제9항에서,
    상기 보조 전극은 상기 소스 전극 및 상기 드레인 전극과 이격되는 반도체 소자의 제조 방법.
  11. 삭제
  12. 제9항에서,
    상기 게이트 절연막은 상기 p형 영역 및 상기 보조 n+ 형 영역 위에 위치하는 반도체 소자의 제조 방법.
  13. 제12항에서,
    상기 게이트 전극은 상기 p형 영역 및 상기 보조 n+ 형 영역과 중첩하는 반도체 소자의 제조 방법.
  14. 삭제
  15. 제9항에서,
    상기 p+ 형 영역 및 상기 보조 n+ 형 영역은 서로 인접하게 위치하는 반도체 소자의 제조 방법.
  16. 제15항에서,
    상기 보조 전극은 상기 p+ 형 영역과 접촉하는 반도체 소자의 제조 방법.
  17. 기판의 제1면에 위치하는 n- 형층,
    상기 n- 형층 위에 위치하는 n+ 형 영역,
    상기 n- 형층에 위치하는 트렌치,
    상기 트렌치의 측면에 인접하게 위치하고, 상기 트렌치의 하부면 아래의 일부까지 연장되는 p형 영역,
    상기 트렌치의 하부면 아래에 위치하고, 상기 p형 영역 내에 위치하는 보조 n+ 형 영역,
    상기 트렌치의 하부면에 위치하는 보조 전극,
    상기 트렌치의 하부에 위치하는 게이트 트렌치,
    상기 게이트 트렌치 내에 위치하는 게이트 절연막,
    상기 게이트 절연막 위에 위치하고, 상기 보조 전극과 이격되는 게이트 전극,
    상기 n+ 형 영역 위에 위치하는 소스 전극,
    상기 기판의 제2면에 위치하는 드레인 전극,
    상기 트렌치의 하부면 아래에 위치하고, 상기 p형 영역 내에 위치하는 p+ 형 영역을 포함하고,
    상기 보조 전극은 상기 보조 n+ 형 영역과 접촉하고,
    상기 소스 전극은 상기 n+ 형 영역에 접촉하고,
    상기 보조 전극은 상기 트렌치의 측면 내에 위치하고, 상기 p형 영역과 접촉하는 반도체 소자.
  18. 제17항에서,
    상기 보조 전극은 상기 소스 전극 및 상기 드레인 전극과 이격되는 반도체 소자.
  19. 삭제
  20. 제17항에서,
    상기 보조 n+ 형 영역 및 상기 p형 영역은 상기 게이트 트렌치의 측면과 접촉하는 반도체 소자.
KR1020170172297A 2017-12-14 2017-12-14 반도체 소자 및 그 제조 방법 KR102417362B1 (ko)

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