JP3163910B2 - 絶縁ゲート型サイリスタ - Google Patents
絶縁ゲート型サイリスタInfo
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1012—Base regions of thyristors
- H01L29/102—Cathode base regions of thyristors
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
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- H01L29/7455—Gate-turn-off devices with turn-off by field effect produced by an insulated gate structure
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- H01L29/749—Thyristor-type devices, e.g. having four-zone regenerative action with turn-on by field effect
Description
【０００１】
【産業上の利用分野】この発明は、電力用スイッチング
素子として用いられる絶縁ゲート型サイリスタに関す
る。
素子として用いられる絶縁ゲート型サイリスタに関す
る。
【０００２】
【従来の技術】サイリスタはその低オン電圧特性から、
大容量用途に必要不可欠な素子として使われてきた。そ
して今日、ＧＴＯ（ゲートターンオフ）サイリスタが、
高電圧・大電流領域用素子として多く使われている。し
かしながら、ＧＴＯサイリスタは、(1) ターンオフに多
大なゲート電流を必要とする、すなわちターンオフゲイ
ンが小さい、(2) 安全なターンオフのために大きなスナ
バ回路が必要である等、その欠点が顕在化してきてい
る。また、ＧＴＯサイリスタはそのスイッチング特性が
遅く、かなりの低周波領域での用途に限られていた。こ
れに対し、１９８４年、Dr.Temple が電圧駆動型サイリ
スタであるMOS Controlled Tyristor (MCT)を発表した
(IEEE IEDM Tech.Dig.p282 参照）。以来、世界の様々
な研究機関において、その特性解析、改善が行われてい
る。これはＭＣＴが電圧駆動型であるため、ＧＴＯサイ
リスタに比べ、格段に簡易なゲート回路で済み、かつ低
オン電圧特性を示すことによる。さらに近年、二つの絶
縁ゲート構造を有し、素子オン時はサイリスタ動作で、
またオフ時はＩＧＢＴ動作でという新たな素子構造が発
表されている (S. Momota et al.、Proceedings of ISP
SD '92(1992) p28およびY. SeKi et al. Proceedings o
f ISPSD '93(1993) p159参照) 。
大容量用途に必要不可欠な素子として使われてきた。そ
して今日、ＧＴＯ（ゲートターンオフ）サイリスタが、
高電圧・大電流領域用素子として多く使われている。し
かしながら、ＧＴＯサイリスタは、(1) ターンオフに多
大なゲート電流を必要とする、すなわちターンオフゲイ
ンが小さい、(2) 安全なターンオフのために大きなスナ
バ回路が必要である等、その欠点が顕在化してきてい
る。また、ＧＴＯサイリスタはそのスイッチング特性が
遅く、かなりの低周波領域での用途に限られていた。こ
れに対し、１９８４年、Dr.Temple が電圧駆動型サイリ
スタであるMOS Controlled Tyristor (MCT)を発表した
(IEEE IEDM Tech.Dig.p282 参照）。以来、世界の様々
な研究機関において、その特性解析、改善が行われてい
る。これはＭＣＴが電圧駆動型であるため、ＧＴＯサイ
リスタに比べ、格段に簡易なゲート回路で済み、かつ低
オン電圧特性を示すことによる。さらに近年、二つの絶
縁ゲート構造を有し、素子オン時はサイリスタ動作で、
またオフ時はＩＧＢＴ動作でという新たな素子構造が発
表されている (S. Momota et al.、Proceedings of ISP
SD '92(1992) p28およびY. SeKi et al. Proceedings o
f ISPSD '93(1993) p159参照) 。
【０００３】図８は、そのうちの１９９２年に発表され
た素子、ＤＧＭＯＳを示す。この素子においては、ｐ+
コレクタ層２１の表面上にｎ+ バッファ層２２を介して
ｎ-層２３が形成され、ｎ- 層２３の表面層には選択的
にｐベース領域２４が、その表面層に選択的にｎベース
領域２５がそれぞれ形成される。さらに、ｎベース領域
２５の表面層に選択的にｐエミッタ領域２６が形成さ
れ、ｐエミッタ領域２６とｎベース領域２５の表面にエ
ミッタ端子Ｅに接続されるエミッタ電極２７が共通に接
触している。そして、第一のゲート電極３１は、ｎベー
ス領域２５のｐベース領域２４とｐエミッタ領域２６に
挟まれた部分の上からｎ- 層２３の露出部の上にかけて
ゲート酸化膜２８を介して設けられ、絶縁膜２９に覆わ
れて、この絶縁膜２９の開口部から第一ゲート端子Ｇ１
に接続されている。第二のゲート電極３２は、ｐベース
領域２４の露出部の上からｎベース領域２５のｐエミッ
タ領域２６とに挟まれた部分の上にかけてゲート酸化膜
２８を介して設けられ、絶縁膜２９に覆われて、この絶
縁膜２９の開口部から第二ゲート端子Ｇ２に接続され
る。またｐ+ コレクタ層２１にはコレクタ端子Ｃに接続
されたコレクタ電極３０が接触している。
た素子、ＤＧＭＯＳを示す。この素子においては、ｐ+
コレクタ層２１の表面上にｎ+ バッファ層２２を介して
ｎ-層２３が形成され、ｎ- 層２３の表面層には選択的
にｐベース領域２４が、その表面層に選択的にｎベース
領域２５がそれぞれ形成される。さらに、ｎベース領域
２５の表面層に選択的にｐエミッタ領域２６が形成さ
れ、ｐエミッタ領域２６とｎベース領域２５の表面にエ
ミッタ端子Ｅに接続されるエミッタ電極２７が共通に接
触している。そして、第一のゲート電極３１は、ｎベー
ス領域２５のｐベース領域２４とｐエミッタ領域２６に
挟まれた部分の上からｎ- 層２３の露出部の上にかけて
ゲート酸化膜２８を介して設けられ、絶縁膜２９に覆わ
れて、この絶縁膜２９の開口部から第一ゲート端子Ｇ１
に接続されている。第二のゲート電極３２は、ｐベース
領域２４の露出部の上からｎベース領域２５のｐエミッ
タ領域２６とに挟まれた部分の上にかけてゲート酸化膜
２８を介して設けられ、絶縁膜２９に覆われて、この絶
縁膜２９の開口部から第二ゲート端子Ｇ２に接続され
る。またｐ+ コレクタ層２１にはコレクタ端子Ｃに接続
されたコレクタ電極３０が接触している。
【０００４】この素子の第一および第二のゲート電極３
１、３２に図９に示す形で電圧を印加する。Ｇ１端子に
しきい値以上の電圧を印加すると、ゲート電極３１の下
のｐベース領域２４の表面部に反転層が形成される。こ
の反転層を通る電子によってｎ- 層２３とｎ+ バッファ
層２２には電子電流が流入する。コレクタ電極３０には
正の電圧が印加されており、ｎ- 層２３とｎ+ バッファ
層２２に流入した電子電流は、内蔵されているｐ+ コレ
クタ層２１とｎ+ バッファ層２２およびｎ- 層２３とｐ
ベース領域２４とで形成されるＰＮＰトランジスタのベ
ース電流となり、ｎ- 層２３内で伝導度変調を生じなが
らオンする。さらにここで、伝導度変調によって生じた
正孔電流が内蔵されているｎ- 層２３およびｎ+ バッフ
ァ層２２とｐベース領域２４とｎベース領域２５とで形
成されるＮＰＮトランジスタのベース電流となってこの
トランジスタを駆動し、最終的にはｐ+ コレクタ層２１
とｎ+ バッファ層２２およびｎ- 層２３とｐベース領域
２４とｎベース領域２５とが形成しているＰＮＰＮサイ
リスタが動作するので、Ｇ１端子によってオンさせるこ
とができる。
１、３２に図９に示す形で電圧を印加する。Ｇ１端子に
しきい値以上の電圧を印加すると、ゲート電極３１の下
のｐベース領域２４の表面部に反転層が形成される。こ
の反転層を通る電子によってｎ- 層２３とｎ+ バッファ
層２２には電子電流が流入する。コレクタ電極３０には
正の電圧が印加されており、ｎ- 層２３とｎ+ バッファ
層２２に流入した電子電流は、内蔵されているｐ+ コレ
クタ層２１とｎ+ バッファ層２２およびｎ- 層２３とｐ
ベース領域２４とで形成されるＰＮＰトランジスタのベ
ース電流となり、ｎ- 層２３内で伝導度変調を生じなが
らオンする。さらにここで、伝導度変調によって生じた
正孔電流が内蔵されているｎ- 層２３およびｎ+ バッフ
ァ層２２とｐベース領域２４とｎベース領域２５とで形
成されるＮＰＮトランジスタのベース電流となってこの
トランジスタを駆動し、最終的にはｐ+ コレクタ層２１
とｎ+ バッファ層２２およびｎ- 層２３とｐベース領域
２４とｎベース領域２５とが形成しているＰＮＰＮサイ
リスタが動作するので、Ｇ１端子によってオンさせるこ
とができる。
【０００５】このデバイスのターンオフは、ゲート電極
３１、３２に印加されているゲート・エミッタ間電圧を
図に示すようにずらしてオフさせることによって行う。
この際、ｔ1 時点でＧＮＤに落とされたゲート電極３２
の電圧はゲート電極３１の電圧に対して負となり、ゲー
ト電極３２の下のｎ領域２５の表面部に反転層を生じて
ｐチャネルＭＯＳＦＥＴがオンする。このＭＯＳＦＥＴ
がオンすると、ｐベース領域２４とｎベース領域２５と
が電気的に短絡されることになり、基本構造はＩＧＢＴ
と同等になる。従って、定常動作では、まずゲート電極
３１によってサイリスタ動作をさせ、オフの時には、ま
ずｔ1 時点でゲート電極３２をゲート電極３１に対して
負にすることでサイリスタ動作からＩＧＢＴのオン状態
に変更させる。そしてＩＧＢＴ動作になった後、３ない
し４μｓｅｃ後のｔ2 時点でゲート電極３１への印加電
圧をオフすることで電子の供給を止め、この素子をオフ
することができる。
３１、３２に印加されているゲート・エミッタ間電圧を
図に示すようにずらしてオフさせることによって行う。
この際、ｔ1 時点でＧＮＤに落とされたゲート電極３２
の電圧はゲート電極３１の電圧に対して負となり、ゲー
ト電極３２の下のｎ領域２５の表面部に反転層を生じて
ｐチャネルＭＯＳＦＥＴがオンする。このＭＯＳＦＥＴ
がオンすると、ｐベース領域２４とｎベース領域２５と
が電気的に短絡されることになり、基本構造はＩＧＢＴ
と同等になる。従って、定常動作では、まずゲート電極
３１によってサイリスタ動作をさせ、オフの時には、ま
ずｔ1 時点でゲート電極３２をゲート電極３１に対して
負にすることでサイリスタ動作からＩＧＢＴのオン状態
に変更させる。そしてＩＧＢＴ動作になった後、３ない
し４μｓｅｃ後のｔ2 時点でゲート電極３１への印加電
圧をオフすることで電子の供給を止め、この素子をオフ
することができる。
【０００６】１９９３年に発表された素子、ＤＧＭＯＴ
は図８のｐチャネルの素子をｎチャネルにしてオン抵抗
を低くしたものである。これらの素子の特徴は、サイリ
スタの低オン電圧特性とＩＧＢＴの高速スイッチング特
性を素子動作モードを適当に変えることによって、同時
に実現するというものである。
は図８のｐチャネルの素子をｎチャネルにしてオン抵抗
を低くしたものである。これらの素子の特徴は、サイリ
スタの低オン電圧特性とＩＧＢＴの高速スイッチング特
性を素子動作モードを適当に変えることによって、同時
に実現するというものである。
【０００７】
【発明が解決しようとする課題】しかしＭＣＴおよび二
つの絶縁ゲート構造を有する素子とも、素子内での動作
の不均一により、最大可制御電流が小さく実用に耐えな
いという欠点がある。この発明の目的は、上記の素子の
欠点を除き、可制御電流が大きい絶縁ゲート型サイリス
タを提供することにある。
つの絶縁ゲート構造を有する素子とも、素子内での動作
の不均一により、最大可制御電流が小さく実用に耐えな
いという欠点がある。この発明の目的は、上記の素子の
欠点を除き、可制御電流が大きい絶縁ゲート型サイリス
タを提供することにある。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の絶縁ゲート型サイリスタは、高抵抗率
の第一導電形ベース層と、その第一導電形ベース層の一
面側の表面層に選択的に形成された第二導電形ベース領
域と、その第二導電形ベース領域の表面層に第二導電形
ベース領域の縁部に近い側から順に選択的に形成された
第一導電形の第一ソース領域、第一導電形の第二ソース
領域および第一導電形エミッタ領域と、第一導電形ベー
ス層の他面側に形成された第二導電形エミッタ層と、第
一ソース領域および第一導電形ベース層の露出部に挟ま
れた第二導電形ベース領域の表面上に絶縁膜を介して設
けられた第一ゲート電極と、第二ソース領域およびエミ
ッタ領域に挟まれた第二導電形ベース領域の露出部上に
絶縁膜を介して設けられた第二ゲート電極と、第二導電
形エミッタ層に接触する第一主電極と、第一導電形エミ
ッタ領域と第一ソース領域に接触する第二主電極とを有
するものにおいて、第一ゲート電極および第二ゲート電
極のシート抵抗を７０Ω／□以下とすると有効である。
または、第一ゲート電極および第二ゲート電極を多結晶
シリコンで形成し、第一ゲート電極および第二ゲート電
極上に金属配線を有し、第一ゲート電極および第二ゲー
ト電極の金属配線の設けられていない部分の長さが４ｍ
ｍ以下とする。また、上記の絶縁ゲート型サイリスタに
おいて、第一導電形ベース層と第二導電形エミッタ層と
の間に低抵抗率の第一導電形バッファ層を設けてもよ
い。
めに、この発明の絶縁ゲート型サイリスタは、高抵抗率
の第一導電形ベース層と、その第一導電形ベース層の一
面側の表面層に選択的に形成された第二導電形ベース領
域と、その第二導電形ベース領域の表面層に第二導電形
ベース領域の縁部に近い側から順に選択的に形成された
第一導電形の第一ソース領域、第一導電形の第二ソース
領域および第一導電形エミッタ領域と、第一導電形ベー
ス層の他面側に形成された第二導電形エミッタ層と、第
一ソース領域および第一導電形ベース層の露出部に挟ま
れた第二導電形ベース領域の表面上に絶縁膜を介して設
けられた第一ゲート電極と、第二ソース領域およびエミ
ッタ領域に挟まれた第二導電形ベース領域の露出部上に
絶縁膜を介して設けられた第二ゲート電極と、第二導電
形エミッタ層に接触する第一主電極と、第一導電形エミ
ッタ領域と第一ソース領域に接触する第二主電極とを有
するものにおいて、第一ゲート電極および第二ゲート電
極のシート抵抗を７０Ω／□以下とすると有効である。
または、第一ゲート電極および第二ゲート電極を多結晶
シリコンで形成し、第一ゲート電極および第二ゲート電
極上に金属配線を有し、第一ゲート電極および第二ゲー
ト電極の金属配線の設けられていない部分の長さが４ｍ
ｍ以下とする。また、上記の絶縁ゲート型サイリスタに
おいて、第一導電形ベース層と第二導電形エミッタ層と
の間に低抵抗率の第一導電形バッファ層を設けてもよ
い。
【０００９】
【作用】第一ゲート電極に電圧を印加すると、その下の
第二導電形ベース領域の表面層にチャネルが形成され、
第一ソース領域に接触する第二主電極から第一のキャリ
アが供給され、この第一のキャリアが第二導電形のエミ
ッタ層、ベース領域の間に挟まれてバッファ層と共にバ
イポーラトランジスタのベースを形成する第一導電形の
ベース層のベース電流として働き、このバイポーラトラ
ンジスタが動作する。それにより第二導電形エミッタ層
から第二のキャリアが注入され、この第二のキャリアが
第一導電形エミッタ領域からの第一のキャリアの注入を
促すので、第二導電形のエミッタ層、第一導電形のバッ
ファ層およびベース層、第二導電形ベース領域、第一導
電形エミッタ領域よりなるサイリスタが動作し、低いオ
ン電圧で第一、第二主電極間が導通する。オフ時には、
先ず第二ゲート電極に電圧を印加してエミッタ領域と第
二ソース領域の間にチャネルを形成すると、第二導電形
エミッタ領域から注入された第二のキャリアが第二導電
形ベース領域から補助電極、第二ソース領域、チャネル
を経て第一導電形エミッタ領域に流れ、ＩＧＢＴ動作に
移行する。この時点で第一ゲート電極をしきい値以下に
することでＩＧＢＴと同様に高速でターンオフすること
ができる。しかし、第二ゲート電極にしきい値以上の電
圧が印加された後、第一ゲート電極をしきい値以下の電
圧にする時間が短いほど素子内のサイリスタ動作の部分
が多く残り、可制御電流が低下する。また、第二ゲート
電極に印加される電圧は次式で表される。
第二導電形ベース領域の表面層にチャネルが形成され、
第一ソース領域に接触する第二主電極から第一のキャリ
アが供給され、この第一のキャリアが第二導電形のエミ
ッタ層、ベース領域の間に挟まれてバッファ層と共にバ
イポーラトランジスタのベースを形成する第一導電形の
ベース層のベース電流として働き、このバイポーラトラ
ンジスタが動作する。それにより第二導電形エミッタ層
から第二のキャリアが注入され、この第二のキャリアが
第一導電形エミッタ領域からの第一のキャリアの注入を
促すので、第二導電形のエミッタ層、第一導電形のバッ
ファ層およびベース層、第二導電形ベース領域、第一導
電形エミッタ領域よりなるサイリスタが動作し、低いオ
ン電圧で第一、第二主電極間が導通する。オフ時には、
先ず第二ゲート電極に電圧を印加してエミッタ領域と第
二ソース領域の間にチャネルを形成すると、第二導電形
エミッタ領域から注入された第二のキャリアが第二導電
形ベース領域から補助電極、第二ソース領域、チャネル
を経て第一導電形エミッタ領域に流れ、ＩＧＢＴ動作に
移行する。この時点で第一ゲート電極をしきい値以下に
することでＩＧＢＴと同様に高速でターンオフすること
ができる。しかし、第二ゲート電極にしきい値以上の電
圧が印加された後、第一ゲート電極をしきい値以下の電
圧にする時間が短いほど素子内のサイリスタ動作の部分
が多く残り、可制御電流が低下する。また、第二ゲート
電極に印加される電圧は次式で表される。
【００１０】
【数１】 Ｖｇ2 ＝Ｖ0 ×（１−ｅｘｐ（−ｔ／ＣＲ）） Ｒ ＝ρ×Ｌ／Ｗ 〔Ｖ0:例えば１５Ｖ、Ｃ：第二ゲート電極のポリシリコ
ン容量、Ｒ：第二ゲート電極のポリシリコン抵抗、ρ：
ポリシリコンのシート抵抗（Ω／□）、Ｌ：ポリシリコ
ンの長さ、Ｗ：ポリシリコンの幅、ｔ：時間〕この式に
よれば、ポリシリコン容量、およびポリシリコン抵抗が
大きくなると、第二ゲート電極に印加される電圧の立上
がり時間が遅くなり、ＩＧＢＴ動作に切り替わるのが遅
くなる。そのため、第一ゲート電極がしきい値以下の電
圧になってもサイリスタ動作のままで電流が集中するこ
とになる。ポリシリコン容量、ポリシリコンのシート抵
抗および幅は製造条件が決まれば、半導体チップ内での
ばらつきは殆どない。ポリシリコン抵抗は単位セル（単
位ＩＧＢＴおよび単位サイリスタ）内の金属電極で被覆
されていないポリシリコンの長さに依存し、電流を集電
する金属配線から遠く離れている場所ではポリシリコン
抵抗が大きくなり、ゲート電極に印加される電圧の立上
がり時間も遅くなる。従って、金属配線から離れた場
所、つまりポリシリコンの長さが長い場所ほどポリシリ
コン抵抗は大きくなるため、電圧の立上がり時間も遅く
なり、金属配線近傍の場所と遠い場所で第二ゲート電極
に印加される電圧の立上がりにばらつきができる。立上
がり時間の遅い場所ではＩＧＢＴ動作に切り替わらず、
電流が集中して、素子を破壊させるため可制御電流が小
さくなる。一方、ポリシリコンのシート抵抗が大きいほ
どポリシリコン抵抗は大きくなる。ポリシリコンのシー
ト抵抗が大きい場合、ポリシリコンの長さに対する場所
間のポリシリコン抵抗値のばらつきは大きくなり、可制
御電流は小さくなる。つまり、反対にポリシリコンの長
さが短い程、またポリシリコンのシート抵抗が小さい
程、ポリシリコン抵抗が小さくなり、金属配線近傍の場
所と金属配線から離れた場所のポリシリコン抵抗値の差
は小さくなり、立上がり時間のばらつきは小さくなり、
電流集中が起こりにくく可制御電流が増大する。
ン容量、Ｒ：第二ゲート電極のポリシリコン抵抗、ρ：
ポリシリコンのシート抵抗（Ω／□）、Ｌ：ポリシリコ
ンの長さ、Ｗ：ポリシリコンの幅、ｔ：時間〕この式に
よれば、ポリシリコン容量、およびポリシリコン抵抗が
大きくなると、第二ゲート電極に印加される電圧の立上
がり時間が遅くなり、ＩＧＢＴ動作に切り替わるのが遅
くなる。そのため、第一ゲート電極がしきい値以下の電
圧になってもサイリスタ動作のままで電流が集中するこ
とになる。ポリシリコン容量、ポリシリコンのシート抵
抗および幅は製造条件が決まれば、半導体チップ内での
ばらつきは殆どない。ポリシリコン抵抗は単位セル（単
位ＩＧＢＴおよび単位サイリスタ）内の金属電極で被覆
されていないポリシリコンの長さに依存し、電流を集電
する金属配線から遠く離れている場所ではポリシリコン
抵抗が大きくなり、ゲート電極に印加される電圧の立上
がり時間も遅くなる。従って、金属配線から離れた場
所、つまりポリシリコンの長さが長い場所ほどポリシリ
コン抵抗は大きくなるため、電圧の立上がり時間も遅く
なり、金属配線近傍の場所と遠い場所で第二ゲート電極
に印加される電圧の立上がりにばらつきができる。立上
がり時間の遅い場所ではＩＧＢＴ動作に切り替わらず、
電流が集中して、素子を破壊させるため可制御電流が小
さくなる。一方、ポリシリコンのシート抵抗が大きいほ
どポリシリコン抵抗は大きくなる。ポリシリコンのシー
ト抵抗が大きい場合、ポリシリコンの長さに対する場所
間のポリシリコン抵抗値のばらつきは大きくなり、可制
御電流は小さくなる。つまり、反対にポリシリコンの長
さが短い程、またポリシリコンのシート抵抗が小さい
程、ポリシリコン抵抗が小さくなり、金属配線近傍の場
所と金属配線から離れた場所のポリシリコン抵抗値の差
は小さくなり、立上がり時間のばらつきは小さくなり、
電流集中が起こりにくく可制御電流が増大する。
【００１１】
【実施例】図１は、この発明の一実施例の絶縁ゲート型
サイリスタの断面構造を、図２はそのセルパターンを示
す。この素子では、高抵抗率のｎ- ベース層３の一面側
の表面層に選択的にｐベース領域４が、その一部にｐ+
ベース領域５が形成され、他面側にはｎ+ バッファ層２
を介してｐ+ エミッタ層１が形成されている。さらにｐ
+ ベース領域５の表面部に重なってｐ++コンタクト領域
６の表面層にかけて、いずれもｎ形の第一ソース領域７
１、第二ソース領域７２が形成されている。さらに、一
対の第二ソース領域７２の間のｐベース領域４の表面層
にｎ+ エミッタ領域８が形成されている。第一ゲート電
極１１は、ｎ- ベース層３の露出部上からｐベース領域
４の上を経て第一ソース領域７１の上までゲート酸化膜
９１を介して設けられ、第二ゲート電極１２は、ｐベー
ス領域４の第二ソース領域７２とエミッタ領域８とに挟
まれた露出部上にゲート酸化膜９２を介して設けられて
いる。そして、第二ソース領域７２とｐ++コンタクト領
域６に共通に補助電極１０が接触し、ｐ+ エミッタ層１
にはアノード端子Ａに接続された第一主電極のアノード
電極１３が、第一ソース領域７１およびエミッタ領域８
にはカソード端子Ｃに接続された第二主電極のカソード
電極１４がそれぞれ接触している。第一、第二ゲート電
極１１、１２間、各ゲート電極と第２主電極１４との間
は、りんガラス（ＰＳＧ）やシリコン酸化膜などの絶縁
膜９２で分離されている。また、各ゲート電極はポリシ
リコンなどで形成され、図２に示すように金属配線１５
に接続され、さらに、この金属配線１５は図示されてい
ないゲートパッドに接続され、このゲートパッドは図１
のゲート端子Ｇ１、Ｇ２に接続されている。ポリシリコ
ンの長さ（ポリシリコン長）Ｌは図２に示すように金属
配線端からポリシリコンの先端までの距離をいう。次
に、この絶縁ゲート型サイリスタの動作を説明する。カ
ソード電極１４を接地し、アノード電極１３に正の電圧
を印加した状態でゲート電極１１に正の電圧を加える
と、ゲート酸化膜９１の下に反転層（一部蓄積層）が形
成され、横型ＭＯＳＦＥＴがオンする。これにより、ま
ず電子がカソード電極１４も→ｎ+ 第一ソース領域７１
→ＭＯＳＦＥＴのチャネルを通ってｎ- ベース領域３に
供給される。この電子はＰＮＰトランジスタ（ｐ+ エミ
ッタ層１／ｎ+ バッファ層２／ｎ- ベース層３／ｐベー
ス領域４（ｐ+ ベース領域５））のベース電流として働
き、よってこのＰＮＰトランシスタが動作する。正孔は
ｐ+ エミッタ層１から注入され、ｎ+ バッファ層２、ｎ
- ベース層３を通って一部ｐベース領域４へと流れる。
そこで、ｐベース領域４のポテンシャルを上昇させるこ
とでｎ+ エミッタ領域８から電子の注入を促し、主サイ
リスタ４１が動作する。この時、第二ゲート電極１２の
電位はゼロに保ったままである。ターンオフ時には、ま
ず第二ゲート電極１２の電位を横型ＭＯＳＦＥＴのしき
い値以上に上げ、このＭＯＳＦＥＴをオンする。そうす
ることでｐベース領域４がＭＯＳＦＥＴを介してカソー
ド電極１４と電位が同じになる。その結果ｐ+ エミッタ
層１から注入された正孔がｐベース領域４→ｐ++コンタ
クト領域６→補助電極１０→ｎ+ 第二ソース領域７２→
ｎチャネル→ｎ+ エミッタ領域８の経路を通ってカソー
ド電極１４に流れることになり、ＩＧＢＴ４２の動作に
移行する。この時点で第一ゲート電極１１をしきい値以
下にすることでＩＧＢＴと同様のスイッチング過程を経
て、この素子はオフする。しかしこの動作モードの時、
全電流が前記ＭＯＳＦＥＴを通ることになるので、図２
に示すように、ｎ+ 第一ソース領域７１の一部を形成せ
ずにコンタクト領域６が直接カソード電極１４に接する
トランジスタ構造を残した状態にしておく。
サイリスタの断面構造を、図２はそのセルパターンを示
す。この素子では、高抵抗率のｎ- ベース層３の一面側
の表面層に選択的にｐベース領域４が、その一部にｐ+
ベース領域５が形成され、他面側にはｎ+ バッファ層２
を介してｐ+ エミッタ層１が形成されている。さらにｐ
+ ベース領域５の表面部に重なってｐ++コンタクト領域
６の表面層にかけて、いずれもｎ形の第一ソース領域７
１、第二ソース領域７２が形成されている。さらに、一
対の第二ソース領域７２の間のｐベース領域４の表面層
にｎ+ エミッタ領域８が形成されている。第一ゲート電
極１１は、ｎ- ベース層３の露出部上からｐベース領域
４の上を経て第一ソース領域７１の上までゲート酸化膜
９１を介して設けられ、第二ゲート電極１２は、ｐベー
ス領域４の第二ソース領域７２とエミッタ領域８とに挟
まれた露出部上にゲート酸化膜９２を介して設けられて
いる。そして、第二ソース領域７２とｐ++コンタクト領
域６に共通に補助電極１０が接触し、ｐ+ エミッタ層１
にはアノード端子Ａに接続された第一主電極のアノード
電極１３が、第一ソース領域７１およびエミッタ領域８
にはカソード端子Ｃに接続された第二主電極のカソード
電極１４がそれぞれ接触している。第一、第二ゲート電
極１１、１２間、各ゲート電極と第２主電極１４との間
は、りんガラス（ＰＳＧ）やシリコン酸化膜などの絶縁
膜９２で分離されている。また、各ゲート電極はポリシ
リコンなどで形成され、図２に示すように金属配線１５
に接続され、さらに、この金属配線１５は図示されてい
ないゲートパッドに接続され、このゲートパッドは図１
のゲート端子Ｇ１、Ｇ２に接続されている。ポリシリコ
ンの長さ（ポリシリコン長）Ｌは図２に示すように金属
配線端からポリシリコンの先端までの距離をいう。次
に、この絶縁ゲート型サイリスタの動作を説明する。カ
ソード電極１４を接地し、アノード電極１３に正の電圧
を印加した状態でゲート電極１１に正の電圧を加える
と、ゲート酸化膜９１の下に反転層（一部蓄積層）が形
成され、横型ＭＯＳＦＥＴがオンする。これにより、ま
ず電子がカソード電極１４も→ｎ+ 第一ソース領域７１
→ＭＯＳＦＥＴのチャネルを通ってｎ- ベース領域３に
供給される。この電子はＰＮＰトランジスタ（ｐ+ エミ
ッタ層１／ｎ+ バッファ層２／ｎ- ベース層３／ｐベー
ス領域４（ｐ+ ベース領域５））のベース電流として働
き、よってこのＰＮＰトランシスタが動作する。正孔は
ｐ+ エミッタ層１から注入され、ｎ+ バッファ層２、ｎ
- ベース層３を通って一部ｐベース領域４へと流れる。
そこで、ｐベース領域４のポテンシャルを上昇させるこ
とでｎ+ エミッタ領域８から電子の注入を促し、主サイ
リスタ４１が動作する。この時、第二ゲート電極１２の
電位はゼロに保ったままである。ターンオフ時には、ま
ず第二ゲート電極１２の電位を横型ＭＯＳＦＥＴのしき
い値以上に上げ、このＭＯＳＦＥＴをオンする。そうす
ることでｐベース領域４がＭＯＳＦＥＴを介してカソー
ド電極１４と電位が同じになる。その結果ｐ+ エミッタ
層１から注入された正孔がｐベース領域４→ｐ++コンタ
クト領域６→補助電極１０→ｎ+ 第二ソース領域７２→
ｎチャネル→ｎ+ エミッタ領域８の経路を通ってカソー
ド電極１４に流れることになり、ＩＧＢＴ４２の動作に
移行する。この時点で第一ゲート電極１１をしきい値以
下にすることでＩＧＢＴと同様のスイッチング過程を経
て、この素子はオフする。しかしこの動作モードの時、
全電流が前記ＭＯＳＦＥＴを通ることになるので、図２
に示すように、ｎ+ 第一ソース領域７１の一部を形成せ
ずにコンタクト領域６が直接カソード電極１４に接する
トランジスタ構造を残した状態にしておく。
【００１２】図３はこの発明の一実施例の絶縁ゲート型
サイリスタで、実験で得られた可制御電流と第二ゲート
電極１２のポリシリコン長Ｌとの関係を示す図である。
実験で用いた素子は９００Ｖ用素子として設計、試作さ
れたもので、ｐ+ エミッタ層１あるいはｐ+ コレクタ層
２１としての抵抗率０．０２Ω・ｃｍ、厚さ４５０μｍ
のｐ+ シリコン基板上に、ｎ+ バッファ層２あるいは２
２として０．１Ω・ｃｍ、厚さ１０μｍのｎ+ 層、ｎ-
ベース層３あるいは２３として抵抗率７０Ω・ｃｍ、厚
さ８０μｍのｎ- 層である。ｐベース領域４はドーズ量
１×１０14ｃｍ -2のイオン注入で、ドライブ時間５時間
の熱処理で形成した。素子の活性領域の面積は０．１６
ｃｍ2 で、ポリシリコン幅は第一ゲート電極は２０μ
ｍ、第二ゲート電極は３μｍである。また、第一ゲート
電極１１のポリシリコン長は４ｍｍでシート抵抗は７０
Ω／□にしたとき、素子温度１２５°Ｃ、第二ゲート電
極にオン信号を与え第一ゲート電極にオフ信号を与える
までの時間を５００ｎｓｅｃにして測定したときの可制
御電流と第二ゲート電極１２のポリシリコン長の関係を
示し、ポリシリコン長が４ｍｍ以下で可制御電流は飽和
する。これは、４ｍｍ以下になると、ポリシリコン抵抗
値の差（ゲートパッドの近傍とゲートパッドから最も離
れた場所での抵抗値の差）によって生じるゲート電極に
印加される電圧の立上が時間の差は数１００ｎｓｅｃ以
下となり、活性領域全体でほぼ同時にターンオフし、破
壊モードが寄生サイリスタがオンする所謂ラッチアップ
モードに代わるため、可制御電流が飽和する。
サイリスタで、実験で得られた可制御電流と第二ゲート
電極１２のポリシリコン長Ｌとの関係を示す図である。
実験で用いた素子は９００Ｖ用素子として設計、試作さ
れたもので、ｐ+ エミッタ層１あるいはｐ+ コレクタ層
２１としての抵抗率０．０２Ω・ｃｍ、厚さ４５０μｍ
のｐ+ シリコン基板上に、ｎ+ バッファ層２あるいは２
２として０．１Ω・ｃｍ、厚さ１０μｍのｎ+ 層、ｎ-
ベース層３あるいは２３として抵抗率７０Ω・ｃｍ、厚
さ８０μｍのｎ- 層である。ｐベース領域４はドーズ量
１×１０14ｃｍ -2のイオン注入で、ドライブ時間５時間
の熱処理で形成した。素子の活性領域の面積は０．１６
ｃｍ2 で、ポリシリコン幅は第一ゲート電極は２０μ
ｍ、第二ゲート電極は３μｍである。また、第一ゲート
電極１１のポリシリコン長は４ｍｍでシート抵抗は７０
Ω／□にしたとき、素子温度１２５°Ｃ、第二ゲート電
極にオン信号を与え第一ゲート電極にオフ信号を与える
までの時間を５００ｎｓｅｃにして測定したときの可制
御電流と第二ゲート電極１２のポリシリコン長の関係を
示し、ポリシリコン長が４ｍｍ以下で可制御電流は飽和
する。これは、４ｍｍ以下になると、ポリシリコン抵抗
値の差（ゲートパッドの近傍とゲートパッドから最も離
れた場所での抵抗値の差）によって生じるゲート電極に
印加される電圧の立上が時間の差は数１００ｎｓｅｃ以
下となり、活性領域全体でほぼ同時にターンオフし、破
壊モードが寄生サイリスタがオンする所謂ラッチアップ
モードに代わるため、可制御電流が飽和する。
【００１３】図４はバルクシリコンウエハを用いて製作
した２５００Ｖ素子の場合の可制御電流と第二ゲート電
極１２のポリシリコン長との関係を示す図である。図３
と同様にポリシリコン長が４ｍｍ以下で可制御電流は飽
和している。図５、図６は第二ゲート電極１２のポリシ
リコン長を４ｍｍにした場合の９００Ｖ素子と２５００
Ｖ素子の可制御電流と第一ゲート電極１１のポリシリコ
ン長との関係を示す図で、いずれもポリシリコン長が４
ｍｍ以下で可制御電流は飽和する。
した２５００Ｖ素子の場合の可制御電流と第二ゲート電
極１２のポリシリコン長との関係を示す図である。図３
と同様にポリシリコン長が４ｍｍ以下で可制御電流は飽
和している。図５、図６は第二ゲート電極１２のポリシ
リコン長を４ｍｍにした場合の９００Ｖ素子と２５００
Ｖ素子の可制御電流と第一ゲート電極１１のポリシリコ
ン長との関係を示す図で、いずれもポリシリコン長が４
ｍｍ以下で可制御電流は飽和する。
【００１４】図７は９００Ｖ素子で第一、第二のゲート
電極のポリシリコン長がいずれも４ｍｍの場合の可制御
電流とポリシリコンのシート抵抗との関係を示す図であ
る。シート抵抗が７０Ω／□以下で可制御電流は飽和す
る。これは７０Ω／□以下になると、ポリシリコン抵抗
値の差によって出来るゲート電極に印加される電圧の立
上が時間の差は数１００ｎｓｅｃ以下となり、活性領域
全体でほぼ同時にターンオフし、破壊モードが寄生サイ
リスタがオンする所謂ラッチアップモードに代わるた
め、可制御電流が飽和する。
電極のポリシリコン長がいずれも４ｍｍの場合の可制御
電流とポリシリコンのシート抵抗との関係を示す図であ
る。シート抵抗が７０Ω／□以下で可制御電流は飽和す
る。これは７０Ω／□以下になると、ポリシリコン抵抗
値の差によって出来るゲート電極に印加される電圧の立
上が時間の差は数１００ｎｓｅｃ以下となり、活性領域
全体でほぼ同時にターンオフし、破壊モードが寄生サイ
リスタがオンする所謂ラッチアップモードに代わるた
め、可制御電流が飽和する。
【００１５】
【発明の効果】この発明によれば、第一、第二のゲート
電極のうち金属配線の設けられていない部分のゲート電
極の長さを４ｍｍ以下にすることによって、また、ゲー
ト電極のシート抵抗を７０Ω／□以下にすることによっ
て、素子内での不均一動作を防止し、最大可制御電流の
大きい絶縁ゲート型サイリスタを得ることができる。
電極のうち金属配線の設けられていない部分のゲート電
極の長さを４ｍｍ以下にすることによって、また、ゲー
ト電極のシート抵抗を７０Ω／□以下にすることによっ
て、素子内での不均一動作を防止し、最大可制御電流の
大きい絶縁ゲート型サイリスタを得ることができる。
【図１】この発明の一実施例の絶縁ゲート型サイリスタ
の断面図
の断面図
【図２】この発明の一実施例の絶縁ゲート型サイリスタ
のセルパターンを示す斜視図
のセルパターンを示す斜視図
【図３】９００Ｖクラスのこの発明の一実施例の素子の
可制御電流と第二ゲート電極のポリシリコン長との関係
を示す図
可制御電流と第二ゲート電極のポリシリコン長との関係
を示す図
【図４】２５００Ｖクラスのこの発明の一実施例の素子
の可制御電流と第二ゲート電極のポリシリコン長との関
係を示す図
の可制御電流と第二ゲート電極のポリシリコン長との関
係を示す図
【図５】９００Ｖクラスのこの発明の一実施例の素子の
可制御電流と第一ゲート電極のポリシリコン長との関係
を示す図
可制御電流と第一ゲート電極のポリシリコン長との関係
を示す図
【図６】２５００Ｖクラスのこの発明の一実施例の素子
の可制御電流と第一ゲート電極のポリシリコン長との関
係を示す図
の可制御電流と第一ゲート電極のポリシリコン長との関
係を示す図
【図７】９００Ｖクラスのこの発明の一実施例の素子の
可制御電流とポリシリコンのシート抵抗との関係を示す
図
可制御電流とポリシリコンのシート抵抗との関係を示す
図
【図８】従来素子のＤＧＭＯＳの断面図
【図９】図８の素子駆動時のゲート電圧波形線図
１ ｐ+ エミッタ層 ２ ｎ+ バッファ層 ３ ｎ- ベース層 ４ ｐベース領域 ４１ 単位サイリスタ ４２ 単位ＩＧＢＴ ５ ｐ+ ベース領域 ６ ｐ++コンタクト領域 ７１ 第一ｎ+ ソース領域 ７２ 第二ｎ+ ソース領域 ８ ｎ+ エミッタ領域 ９１、９２ ゲート酸化膜 １０ 補助電極 １１ 第一ゲート電極 １２ 第二ゲート電極 １３ アノード電極 １４ カソード電極 １５ 金属配線 Ｌ ポリシリコンの長さ Ｗ ポリシリコンの幅
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平６−125078（ＪＰ，Ａ) 特開 昭62−76557（ＪＰ，Ａ) 特開 平６−69496（ＪＰ，Ａ) 特開 平７−161966（ＪＰ，Ａ) 特開 平５−326936（ＪＰ，Ａ) 特開 平５−283676（ＪＰ，Ａ) 特開 平５−29606（ＪＰ，Ａ) 特開 平５−315600（ＪＰ，Ａ) 特開 平５−21783（ＪＰ，Ａ) 特開 平１−251755（ＪＰ，Ａ) 特許3125567（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/749 H01L 29/78 652
Claims (3)
- 【請求項１】高抵抗率の第一導電形ベース層と、その第
一導電形ベース層の一面側の表面層に選択的に形成され
た第二導電形ベース領域と、その第二導電形ベース領域
の表面層に第二導電形ベース領域の縁部に近い側から順
に選択的に形成された第一導電形の第一ソース領域、第
一導電形の第二ソース領域および第一導電形エミッタ領
域と、第一導電形ベース層の他面側に形成された第二導
電形エミッタ層と、第一ソース領域および第一導電形ベ
ース層の露出部に挟まれた第二導電形ベース領域の表面
上に絶縁膜を介して設けられた第一ゲート電極と、第二
ソース領域およびエミッタ領域に挟まれた第二導電形ベ
ース領域の露出部上に絶縁膜を介して設けられた第二ゲ
ート電極と、第二導電形エミッタ層に接触する第一主電
極と、第一導電形エミッタ領域と第一ソース領域に接触
する第二主電極とを有する絶縁ゲート型サイリスタにお
いて、前記第一ゲート電極および第二ゲート電極のシー
ト抵抗が、７０Ω／□以下であることを特徴とする絶縁
ゲート型サイリスタ。 - 【請求項２】高抵抗率の第一導電形ベース層と、その第
一導電形ベース層の一面側の表面層に選択的に形成され
た第二導電形ベース領域と、その第二導電形ベース領域
の表面層に第二導電形ベース領域の縁部に近い側から順
に選択的に形成された第一導電形の第一ソース領域、第
一導電形の第二ソース領域および第一導電形エミッタ領
域と、第一導電形ベース層の他面側に形成された第二導
電形エミッタ層と、第一ソース領域および第一導電形ベ
ース層の露出部に挟まれた第二導電形ベース領域の表面
上に絶縁膜を介して設けられた第一ゲート電極と、第二
ソース領域およびエミッタ領域に挟まれた第二導電形ベ
ース領域の露出部上に絶縁膜を介して設けられた第二ゲ
ート電極と、第二導電形エミッタ層に接触する第一主電
極と、第一導電形エミッタ領域と第一ソース領域に接触
する第二主電極と、第一ゲート電極および第二ゲート電
極上に該第一ゲート電極および第二ゲート電極に接して
設けられた金属配線とを有する絶縁ゲート型サイリスタ
において、第一ゲート電極および第二ゲート電極が多結
晶シリコンからなり、第一ゲート電極および第二ゲート
電極のうち金属配線の設けられていない部分の長さが４
ｍｍ以下であることを特徴とする絶縁ゲート型サイリス
タ。 - 【請求項３】第一導電形ベース層と第二導電形エミッタ
層との間に低抵抗率の第一導電形バッファ層を有するこ
とを特徴とする請求項１または２のいずれかに記載の絶
縁ゲート型サイリスタ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20626794A JP3163910B2 (ja) | 1994-08-31 | 1994-08-31 | 絶縁ゲート型サイリスタ |
| EP95306015A EP0700094B1 (en) | 1994-08-31 | 1995-08-29 | Insulated gate thyristor |
| DE69516952T DE69516952T2 (de) | 1994-08-31 | 1995-08-29 | Thyristor mit isoliertem Gate |
| US08/521,517 US5637888A (en) | 1994-08-31 | 1995-08-30 | Insulated gate thyristor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20626794A JP3163910B2 (ja) | 1994-08-31 | 1994-08-31 | 絶縁ゲート型サイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0870115A JPH0870115A (ja) | 1996-03-12 |
| JP3163910B2 true JP3163910B2 (ja) | 2001-05-08 |
Family
ID=16520506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20626794A Expired - Fee Related JP3163910B2 (ja) | 1994-08-31 | 1994-08-31 | 絶縁ゲート型サイリスタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5637888A (ja) |
| EP (1) | EP0700094B1 (ja) |
| JP (1) | JP3163910B2 (ja) |
| DE (1) | DE69516952T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6010168B1 (ja) * | 2015-03-31 | 2016-10-19 | 芳男 渡辺 | 折畳み穴開き扇子 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2327295A (en) * | 1997-07-11 | 1999-01-20 | Plessey Semiconductors Ltd | MOS controllable power semiconductor device |
| EP3447803A3 (en) | 2007-09-26 | 2019-06-19 | STMicroelectronics N.V. | Adjustable field effect rectifier |
| US8148748B2 (en) * | 2007-09-26 | 2012-04-03 | Stmicroelectronics N.V. | Adjustable field effect rectifier |
| EP2384518B1 (en) | 2009-01-06 | 2019-09-04 | STMicroelectronics N.V. | Self-bootstrapping field effect diode structures and methods |
| KR102417362B1 (ko) * | 2017-12-14 | 2022-07-05 | 현대자동차 주식회사 | 반도체 소자 및 그 제조 방법 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0219995B1 (en) * | 1985-09-30 | 1994-03-02 | Kabushiki Kaisha Toshiba | Gate turn-off thyristor with independent turn-on/off controlling transistors |
| EP0329993A3 (de) * | 1988-02-25 | 1990-03-21 | Siemens Aktiengesellschaft | Thyristor mit geringer Ansteuerleistung |
| JPH0795596B2 (ja) * | 1989-10-23 | 1995-10-11 | 三菱電機株式会社 | サイリスタ及びその製造方法 |
| JPH03145163A (ja) * | 1989-10-30 | 1991-06-20 | Mitsubishi Electric Corp | サイリスタ |
| JPH04284669A (ja) * | 1991-03-14 | 1992-10-09 | Fuji Electric Co Ltd | 絶縁ゲート制御サイリスタ |
| JP3300482B2 (ja) * | 1992-12-10 | 2002-07-08 | 株式会社東芝 | 絶縁ゲート付きサイリスタ |
| JP3150443B2 (ja) * | 1992-09-10 | 2001-03-26 | 株式会社東芝 | 半導体装置 |
-
1994
- 1994-08-31 JP JP20626794A patent/JP3163910B2/ja not_active Expired - Fee Related
-
1995
- 1995-08-29 DE DE69516952T patent/DE69516952T2/de not_active Expired - Fee Related
- 1995-08-29 EP EP95306015A patent/EP0700094B1/en not_active Expired - Lifetime
- 1995-08-30 US US08/521,517 patent/US5637888A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6010168B1 (ja) * | 2015-03-31 | 2016-10-19 | 芳男 渡辺 | 折畳み穴開き扇子 |
Also Published As
| Publication number | Publication date |
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| DE69516952T2 (de) | 2000-10-05 |
| EP0700094A2 (en) | 1996-03-06 |
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| JPH0870115A (ja) | 1996-03-12 |
| EP0700094B1 (en) | 2000-05-17 |
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