JPH0870115A - 絶縁ゲート型サイリスタ - Google Patents
絶縁ゲート型サイリスタInfo
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- JPH0870115A JPH0870115A JP6206267A JP20626794A JPH0870115A JP H0870115 A JPH0870115 A JP H0870115A JP 6206267 A JP6206267 A JP 6206267A JP 20626794 A JP20626794 A JP 20626794A JP H0870115 A JPH0870115 A JP H0870115A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1012—Base regions of thyristors
- H01L29/102—Cathode base regions of thyristors
-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
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- H01L29/744—Gate-turn-off devices
- H01L29/745—Gate-turn-off devices with turn-off by field effect
- H01L29/7455—Gate-turn-off devices with turn-off by field effect produced by an insulated gate structure
-
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Abstract
(57)【要約】
【目的】絶縁ゲート型サイリスタにおいて、ゲート電極
を形成するポリシリコンの長さ、またはシート抵抗を最
適に設定することで可制御電流の向上を図る。 【構成】高抵抗率のｎ- ベース層３の一面側の表面層に
選択的にｐベース領域４が形成され、このｐベース領域
４の表面層に第一ソース領域７１、第二ソース領域７２
およびエミッタ領域８が選択的に設けられ、ｎ- ベース
層３と第一ソース領域７１とに挟まれたｐベース領域４
上に第一ゲート電極１１が形成され、第二ソース領域７
２とエミッタ領域８とに挟まれたｐベース領域４上に第
二ゲート電極が形成されている。このゲート電極を形成
するポリシリコンの長さを４ｍｍ以下にするか、または
ポリシリコンのシート抵抗を７０Ω／□以下にする。
を形成するポリシリコンの長さ、またはシート抵抗を最
適に設定することで可制御電流の向上を図る。 【構成】高抵抗率のｎ- ベース層３の一面側の表面層に
選択的にｐベース領域４が形成され、このｐベース領域
４の表面層に第一ソース領域７１、第二ソース領域７２
およびエミッタ領域８が選択的に設けられ、ｎ- ベース
層３と第一ソース領域７１とに挟まれたｐベース領域４
上に第一ゲート電極１１が形成され、第二ソース領域７
２とエミッタ領域８とに挟まれたｐベース領域４上に第
二ゲート電極が形成されている。このゲート電極を形成
するポリシリコンの長さを４ｍｍ以下にするか、または
ポリシリコンのシート抵抗を７０Ω／□以下にする。
Description
【０００１】
【産業上の利用分野】この発明は、電力用スイッチング
素子として用いられる絶縁ゲート型サイリスタに関す
る。
素子として用いられる絶縁ゲート型サイリスタに関す
る。
【０００２】
【従来の技術】サイリスタはその低オン電圧特性から、
大容量用途に必要不可欠な素子として使われてきた。そ
して今日、ＧＴＯ（ゲートターンオフ）サイリスタが、
高電圧・大電流領域用素子として多く使われている。し
かしながら、ＧＴＯサイリスタは、(1) ターンオフに多
大なゲート電流を必要とする、すなわちターンオフゲイ
ンが小さい、(2) 安全なターンオフのために大きなスナ
バ回路が必要である等、その欠点が顕在化してきてい
る。また、ＧＴＯサイリスタはそのスイッチング特性が
遅く、かなりの低周波領域での用途に限られていた。こ
れに対し、１９８４年、Dr.Temple が電圧駆動型サイリ
スタであるMOS Controlled Tyristor (MCT)を発表した
(IEEE IEDM Tech.Dig.p282 参照）。以来、世界の様々
な研究機関において、その特性解析、改善が行われてい
る。これはＭＣＴが電圧駆動型であるため、ＧＴＯサイ
リスタに比べ、格段に簡易なゲート回路で済み、かつ低
オン電圧特性を示すことによる。さらに近年、二つの絶
縁ゲート構造を有し、素子オン時はサイリスタ動作で、
またオフ時はＩＧＢＴ動作でという新たな素子構造が発
表されている (S. Momota et al.、Proceedings of ISP
SD '92(1992) p28およびY. SeKi et al. Proceedings o
f ISPSD '93(1993) p159参照) 。
大容量用途に必要不可欠な素子として使われてきた。そ
して今日、ＧＴＯ（ゲートターンオフ）サイリスタが、
高電圧・大電流領域用素子として多く使われている。し
かしながら、ＧＴＯサイリスタは、(1) ターンオフに多
大なゲート電流を必要とする、すなわちターンオフゲイ
ンが小さい、(2) 安全なターンオフのために大きなスナ
バ回路が必要である等、その欠点が顕在化してきてい
る。また、ＧＴＯサイリスタはそのスイッチング特性が
遅く、かなりの低周波領域での用途に限られていた。こ
れに対し、１９８４年、Dr.Temple が電圧駆動型サイリ
スタであるMOS Controlled Tyristor (MCT)を発表した
(IEEE IEDM Tech.Dig.p282 参照）。以来、世界の様々
な研究機関において、その特性解析、改善が行われてい
る。これはＭＣＴが電圧駆動型であるため、ＧＴＯサイ
リスタに比べ、格段に簡易なゲート回路で済み、かつ低
オン電圧特性を示すことによる。さらに近年、二つの絶
縁ゲート構造を有し、素子オン時はサイリスタ動作で、
またオフ時はＩＧＢＴ動作でという新たな素子構造が発
表されている (S. Momota et al.、Proceedings of ISP
SD '92(1992) p28およびY. SeKi et al. Proceedings o
f ISPSD '93(1993) p159参照) 。
【０００３】図８は、そのうちの１９９２年に発表され
た素子、ＤＧＭＯＳを示す。この素子においては、ｐ+
コレクタ層２１の表面上にｎ+ バッファ層２２を介して
ｎ-層２３が形成され、ｎ- 層２３の表面層には選択的
にｐベース領域２４が、その表面層に選択的にｎベース
領域２５がそれぞれ形成される。さらに、ｎベース領域
２５の表面層に選択的にｐエミッタ領域２６が形成さ
れ、ｐエミッタ領域２６とｎベース領域２５の表面にエ
ミッタ端子Ｅに接続されるエミッタ電極２７が共通に接
触している。そして、第一のゲート電極３１は、ｎベー
ス領域２５のｐベース領域２４とｐエミッタ領域２６に
挟まれた部分の上からｎ- 層２３の露出部の上にかけて
ゲート酸化膜２８を介して設けられ、絶縁膜２９に覆わ
れて、この絶縁膜２９の開口部から第一ゲート端子Ｇ１
に接続されている。第二のゲート電極３２は、ｐベース
領域２４の露出部の上からｎベース領域２５のｐエミッ
タ領域２６とに挟まれた部分の上にかけてゲート酸化膜
２８を介して設けられ、絶縁膜２９に覆われて、この絶
縁膜２９の開口部から第二ゲート端子Ｇ２に接続され
る。またｐ+ コレクタ層２１にはコレクタ端子Ｃに接続
されたコレクタ電極３０が接触している。
た素子、ＤＧＭＯＳを示す。この素子においては、ｐ+
コレクタ層２１の表面上にｎ+ バッファ層２２を介して
ｎ-層２３が形成され、ｎ- 層２３の表面層には選択的
にｐベース領域２４が、その表面層に選択的にｎベース
領域２５がそれぞれ形成される。さらに、ｎベース領域
２５の表面層に選択的にｐエミッタ領域２６が形成さ
れ、ｐエミッタ領域２６とｎベース領域２５の表面にエ
ミッタ端子Ｅに接続されるエミッタ電極２７が共通に接
触している。そして、第一のゲート電極３１は、ｎベー
ス領域２５のｐベース領域２４とｐエミッタ領域２６に
挟まれた部分の上からｎ- 層２３の露出部の上にかけて
ゲート酸化膜２８を介して設けられ、絶縁膜２９に覆わ
れて、この絶縁膜２９の開口部から第一ゲート端子Ｇ１
に接続されている。第二のゲート電極３２は、ｐベース
領域２４の露出部の上からｎベース領域２５のｐエミッ
タ領域２６とに挟まれた部分の上にかけてゲート酸化膜
２８を介して設けられ、絶縁膜２９に覆われて、この絶
縁膜２９の開口部から第二ゲート端子Ｇ２に接続され
る。またｐ+ コレクタ層２１にはコレクタ端子Ｃに接続
されたコレクタ電極３０が接触している。
【０００４】この素子の第一および第二のゲート電極３
１、３２に図９に示す形で電圧を印加する。Ｇ１端子に
しきい値以上の電圧を印加すると、ゲート電極３１の下
のｐベース領域２４の表面部に反転層が形成される。こ
の反転層を通る電子によってｎ- 層２３とｎ+ バッファ
層２２には電子電流が流入する。コレクタ電極３０には
正の電圧が印加されており、ｎ- 層２３とｎ+ バッファ
層２２に流入した電子電流は、内蔵されているｐ+ コレ
クタ層２１とｎ+ バッファ層２２およびｎ- 層２３とｐ
ベース領域２４とで形成されるＰＮＰトランジスタのベ
ース電流となり、ｎ- 層２３内で伝導度変調を生じなが
らオンする。さらにここで、伝導度変調によって生じた
正孔電流が内蔵されているｎ- 層２３およびｎ+ バッフ
ァ層２２とｐベース領域２４とｎベース領域２５とで形
成されるＮＰＮトランジスタのベース電流となってこの
トランジスタを駆動し、最終的にはｐ+ コレクタ層２１
とｎ+ バッファ層２２およびｎ- 層２３とｐベース領域
２４とｎベース領域２５とが形成しているＰＮＰＮサイ
リスタが動作するので、Ｇ１端子によってオンさせるこ
とができる。
１、３２に図９に示す形で電圧を印加する。Ｇ１端子に
しきい値以上の電圧を印加すると、ゲート電極３１の下
のｐベース領域２４の表面部に反転層が形成される。こ
の反転層を通る電子によってｎ- 層２３とｎ+ バッファ
層２２には電子電流が流入する。コレクタ電極３０には
正の電圧が印加されており、ｎ- 層２３とｎ+ バッファ
層２２に流入した電子電流は、内蔵されているｐ+ コレ
クタ層２１とｎ+ バッファ層２２およびｎ- 層２３とｐ
ベース領域２４とで形成されるＰＮＰトランジスタのベ
ース電流となり、ｎ- 層２３内で伝導度変調を生じなが
らオンする。さらにここで、伝導度変調によって生じた
正孔電流が内蔵されているｎ- 層２３およびｎ+ バッフ
ァ層２２とｐベース領域２４とｎベース領域２５とで形
成されるＮＰＮトランジスタのベース電流となってこの
トランジスタを駆動し、最終的にはｐ+ コレクタ層２１
とｎ+ バッファ層２２およびｎ- 層２３とｐベース領域
２４とｎベース領域２５とが形成しているＰＮＰＮサイ
リスタが動作するので、Ｇ１端子によってオンさせるこ
とができる。
【０００５】このデバイスのターンオフは、ゲート電極
３１、３２に印加されているゲート・エミッタ間電圧を
図に示すようにずらしてオフさせることによって行う。
この際、ｔ1 時点でＧＮＤに落とされたゲート電極３２
の電圧はゲート電極３１の電圧に対して負となり、ゲー
ト電極３２の下のｎ領域２５の表面部に反転層を生じて
ｐチャネルＭＯＳＦＥＴがオンする。このＭＯＳＦＥＴ
がオンすると、ｐベース領域２４とｎベース領域２５と
が電気的に短絡されることになり、基本構造はＩＧＢＴ
と同等になる。従って、定常動作では、まずゲート電極
３１によってサイリスタ動作をさせ、オフの時には、ま
ずｔ1 時点でゲート電極３２をゲート電極３１に対して
負にすることでサイリスタ動作からＩＧＢＴのオン状態
に変更させる。そしてＩＧＢＴ動作になった後、３ない
し４μｓｅｃ後のｔ2 時点でゲート電極３１への印加電
圧をオフすることで電子の供給を止め、この素子をオフ
することができる。
３１、３２に印加されているゲート・エミッタ間電圧を
図に示すようにずらしてオフさせることによって行う。
この際、ｔ1 時点でＧＮＤに落とされたゲート電極３２
の電圧はゲート電極３１の電圧に対して負となり、ゲー
ト電極３２の下のｎ領域２５の表面部に反転層を生じて
ｐチャネルＭＯＳＦＥＴがオンする。このＭＯＳＦＥＴ
がオンすると、ｐベース領域２４とｎベース領域２５と
が電気的に短絡されることになり、基本構造はＩＧＢＴ
と同等になる。従って、定常動作では、まずゲート電極
３１によってサイリスタ動作をさせ、オフの時には、ま
ずｔ1 時点でゲート電極３２をゲート電極３１に対して
負にすることでサイリスタ動作からＩＧＢＴのオン状態
に変更させる。そしてＩＧＢＴ動作になった後、３ない
し４μｓｅｃ後のｔ2 時点でゲート電極３１への印加電
圧をオフすることで電子の供給を止め、この素子をオフ
することができる。
【０００６】１９９３年に発表された素子、ＤＧＭＯＴ
は図３のｐチャネルの素子をｎチャネルにしてオン抵抗
を低くしたものである。これらの素子の特徴は、サイリ
スタの低オン電圧特性とＩＧＢＴの高速スイッチング特
性を素子動作モードを適当に変えることによって、同時
に実現するというものである。
は図３のｐチャネルの素子をｎチャネルにしてオン抵抗
を低くしたものである。これらの素子の特徴は、サイリ
スタの低オン電圧特性とＩＧＢＴの高速スイッチング特
性を素子動作モードを適当に変えることによって、同時
に実現するというものである。
【０００７】
【発明が解決しようとする課題】しかしＭＣＴおよび二
つの絶縁ゲート構造を有する素子とも、素子内での動作
の不均一により、最大可制御電流が小さく実用に耐えな
いという欠点がある。この発明の目的は、上記の素子の
欠点を除き、可制御電流が大きい絶縁ゲート型サイリス
タを提供することにある。
つの絶縁ゲート構造を有する素子とも、素子内での動作
の不均一により、最大可制御電流が小さく実用に耐えな
いという欠点がある。この発明の目的は、上記の素子の
欠点を除き、可制御電流が大きい絶縁ゲート型サイリス
タを提供することにある。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の絶縁ゲート型サイリスタは、高抵抗率
の第一導電形ベース層と、その第一導電形ベース層の一
面側の表面層に選択的に形成された第二導電形ベース領
域と、その第二導電形ベース領域の表面層に第二導電形
ベース領域の縁部に近い側から順に選択的に形成された
第一導電形の第一ソース領域、第一導電形の第二ソース
領域および第一導電形エミッタ領域と、第一導電形ベー
ス層の他面側に低抵抗率の第一導電形バッファ層を介し
て形成された第二導電形エミッタ層と、第一ソース領域
および第一導電形ベース層の露出部に挟まれた第二導電
形ベース領域の表面上に絶縁膜を介して設けられた第一
ゲート電極と、第二ソース領域およびエミッタ領域に挟
まれた第二導電形ベース領域の露出部上に絶縁膜を介し
て設けられた第二ゲート電極と、第二導電形エミッタ層
に接触する第一主電極と、第一導電形エミッタ領域と第
一ソース領域に接触する第二主電極を有する。また、こ
れらの電極上の全面又は一部に金属配線を有するものと
する。上記の絶縁ゲート型サイリスタにおいて、低抵抗
率の第一導電形バッファ層を設けなくともよい。また、
第一ゲート電極および第二ゲート電極の金属配線の設け
られていない部分の長さが４ｍｍ以下とする。また、第
一ゲート電極および第二ゲート電極のシート抵抗を７０
Ω／□以下とすると有効である。さらに、第一ゲート電
極および第二ゲート電極を多結晶シリコンで形成すると
有効である。
めに、この発明の絶縁ゲート型サイリスタは、高抵抗率
の第一導電形ベース層と、その第一導電形ベース層の一
面側の表面層に選択的に形成された第二導電形ベース領
域と、その第二導電形ベース領域の表面層に第二導電形
ベース領域の縁部に近い側から順に選択的に形成された
第一導電形の第一ソース領域、第一導電形の第二ソース
領域および第一導電形エミッタ領域と、第一導電形ベー
ス層の他面側に低抵抗率の第一導電形バッファ層を介し
て形成された第二導電形エミッタ層と、第一ソース領域
および第一導電形ベース層の露出部に挟まれた第二導電
形ベース領域の表面上に絶縁膜を介して設けられた第一
ゲート電極と、第二ソース領域およびエミッタ領域に挟
まれた第二導電形ベース領域の露出部上に絶縁膜を介し
て設けられた第二ゲート電極と、第二導電形エミッタ層
に接触する第一主電極と、第一導電形エミッタ領域と第
一ソース領域に接触する第二主電極を有する。また、こ
れらの電極上の全面又は一部に金属配線を有するものと
する。上記の絶縁ゲート型サイリスタにおいて、低抵抗
率の第一導電形バッファ層を設けなくともよい。また、
第一ゲート電極および第二ゲート電極の金属配線の設け
られていない部分の長さが４ｍｍ以下とする。また、第
一ゲート電極および第二ゲート電極のシート抵抗を７０
Ω／□以下とすると有効である。さらに、第一ゲート電
極および第二ゲート電極を多結晶シリコンで形成すると
有効である。
【０００９】
【作用】第一ゲート電極に電圧を印加すると、その下の
第二導電形ベース領域の表面層にチャネルが形成され、
第一ソース領域に接触する第二主電極から第一のキャリ
アが供給され、この第一のキャリアが第二導電形のエミ
ッタ層、ベース領域の間に挟まれてバッファ層と共にバ
イポーラトランジスタのベースを形成する第一導電形の
ベース層のベース電流として働き、このバイポーラトラ
ンジスタが動作する。それにより第二導電形エミッタ層
から第二のキャリアが注入され、この第二のキャリアが
第一導電形エミッタ領域からの第一のキャリアの注入を
促すので、第二導電形のエミッタ層、第一導電形のバッ
ファ層およびベース層、第二導電形ベース領域、第一導
電形ンミッタ領域よりなるサイリスタが動作し、低いオ
ン電圧で第一、第二主電極間が導通する。オフ時には、
先ず第二ゲート電極に電圧を印加してエミッタ領域と第
二ソース領域の間にチャネルを形成すると、第二導電形
エミッタ領域から注入された第二のキャリアが第二導電
形ベース領域から補助電極、第二ソース領域、チャネル
を経て第一導電形エミッタ領域に流れ、ＩＧＢＴ動作に
移行する。この時点で第一ゲート電極をしきい値以下に
することでＩＧＢＴと同様に高速でターンオフすること
ができる。しかし、第二ゲート電極にしきい値以上の電
圧が印加された後、第一ゲート電極をしきい値以下の電
圧にする時間が短いほど素子内のサイリスタ動作の部分
が多く残り、可制御電流が低下する。また、第二ゲート
電極に印加される電圧は次式で表される。
第二導電形ベース領域の表面層にチャネルが形成され、
第一ソース領域に接触する第二主電極から第一のキャリ
アが供給され、この第一のキャリアが第二導電形のエミ
ッタ層、ベース領域の間に挟まれてバッファ層と共にバ
イポーラトランジスタのベースを形成する第一導電形の
ベース層のベース電流として働き、このバイポーラトラ
ンジスタが動作する。それにより第二導電形エミッタ層
から第二のキャリアが注入され、この第二のキャリアが
第一導電形エミッタ領域からの第一のキャリアの注入を
促すので、第二導電形のエミッタ層、第一導電形のバッ
ファ層およびベース層、第二導電形ベース領域、第一導
電形ンミッタ領域よりなるサイリスタが動作し、低いオ
ン電圧で第一、第二主電極間が導通する。オフ時には、
先ず第二ゲート電極に電圧を印加してエミッタ領域と第
二ソース領域の間にチャネルを形成すると、第二導電形
エミッタ領域から注入された第二のキャリアが第二導電
形ベース領域から補助電極、第二ソース領域、チャネル
を経て第一導電形エミッタ領域に流れ、ＩＧＢＴ動作に
移行する。この時点で第一ゲート電極をしきい値以下に
することでＩＧＢＴと同様に高速でターンオフすること
ができる。しかし、第二ゲート電極にしきい値以上の電
圧が印加された後、第一ゲート電極をしきい値以下の電
圧にする時間が短いほど素子内のサイリスタ動作の部分
が多く残り、可制御電流が低下する。また、第二ゲート
電極に印加される電圧は次式で表される。
【００１０】
【数１】Ｖｇ2 ＝Ｖ0 ×（１−ｅｘｐ（−ｔ／ＣＲ）） Ｒ ＝ρ×Ｌ／Ｗ 〔Ｖ0:例えば１５Ｖ、Ｃ：第二ゲート電極のポリシリコ
ン容量、Ｒ：第二ゲート電極のポリシリコン抵抗、ρ：
ポリシリコンのシート抵抗（Ω／□）、Ｌ：ポリシリコ
ンの長さ、Ｗ：ポリシリコンの幅、ｔ：時間〕 この式によれば、ポリシリコン容量、およびポリシリコ
ン抵抗が大きくなると、第二ゲート電極に印加される電
圧の立上がり時間が遅くなり、ＩＧＢＴ動作に切り替わ
るのが遅くなる。そのため、第一ゲート電極がしきい値
以下の電圧になってもサイリスタ動作のままで電流が集
中することになる。ポリシリコン容量、ポリシリコンの
シート抵抗および幅は製造条件が決まれば、半導体チッ
プ内でのばらつきは殆どない。ポリシリコン抵抗は単位
セル（単位ＩＧＢＴおよび単位サイリスタ）内の金属電
極で被覆されていないポリシリコンの長さに依存し、電
流を集電する金属配線から遠く離れている場所ではポリ
シリコン抵抗が大きくなり、ゲート電極に印加される電
圧の立上がり時間も遅くなる。従って、金属配線から離
れた場所、つまりポリシリコンの長さが長い場所ほどポ
リシリコン抵抗は大きくなるため、電圧の立上がり時間
も遅くなり、金属配線近傍の場所と遠い場所で第二ゲー
ト電極に印加される電圧の立上がりにばらつきができ
る。立上がり時間の遅い場所ではＩＧＢＴ動作に切り替
わらず、電流が集中して、素子を破壊させるため可制御
電流が小さくなる。一方、ポリシリコンのシート抵抗が
大きいほどポリシリコン抵抗は大きくなる。ポリシリコ
ンのシート抵抗が大きい場合、ポリシリコンの長さに対
する場所間のポリシリコン抵抗値のばらつきは大きくな
り、可制御電流は小さくなる。つまり、反対にポリシリ
コンの長さが短い程、またポリシリコンのシート抵抗が
小さい程、ポリシリコン抵抗が小さくなり、金属配線近
傍の場所と金属配線から離れた場所のポリシリコン抵抗
値の差は小さくなり、立上が時間はのばらつきは小さく
なり、電流集中が起こりにくく可制御電流が増大する。
ン容量、Ｒ：第二ゲート電極のポリシリコン抵抗、ρ：
ポリシリコンのシート抵抗（Ω／□）、Ｌ：ポリシリコ
ンの長さ、Ｗ：ポリシリコンの幅、ｔ：時間〕 この式によれば、ポリシリコン容量、およびポリシリコ
ン抵抗が大きくなると、第二ゲート電極に印加される電
圧の立上がり時間が遅くなり、ＩＧＢＴ動作に切り替わ
るのが遅くなる。そのため、第一ゲート電極がしきい値
以下の電圧になってもサイリスタ動作のままで電流が集
中することになる。ポリシリコン容量、ポリシリコンの
シート抵抗および幅は製造条件が決まれば、半導体チッ
プ内でのばらつきは殆どない。ポリシリコン抵抗は単位
セル（単位ＩＧＢＴおよび単位サイリスタ）内の金属電
極で被覆されていないポリシリコンの長さに依存し、電
流を集電する金属配線から遠く離れている場所ではポリ
シリコン抵抗が大きくなり、ゲート電極に印加される電
圧の立上がり時間も遅くなる。従って、金属配線から離
れた場所、つまりポリシリコンの長さが長い場所ほどポ
リシリコン抵抗は大きくなるため、電圧の立上がり時間
も遅くなり、金属配線近傍の場所と遠い場所で第二ゲー
ト電極に印加される電圧の立上がりにばらつきができ
る。立上がり時間の遅い場所ではＩＧＢＴ動作に切り替
わらず、電流が集中して、素子を破壊させるため可制御
電流が小さくなる。一方、ポリシリコンのシート抵抗が
大きいほどポリシリコン抵抗は大きくなる。ポリシリコ
ンのシート抵抗が大きい場合、ポリシリコンの長さに対
する場所間のポリシリコン抵抗値のばらつきは大きくな
り、可制御電流は小さくなる。つまり、反対にポリシリ
コンの長さが短い程、またポリシリコンのシート抵抗が
小さい程、ポリシリコン抵抗が小さくなり、金属配線近
傍の場所と金属配線から離れた場所のポリシリコン抵抗
値の差は小さくなり、立上が時間はのばらつきは小さく
なり、電流集中が起こりにくく可制御電流が増大する。
【００１１】
【実施例】図１は、この発明の一実施例の絶縁ゲート型
サイリスタの断面構造を、図２はそのセルパターンを示
す。この素子では、高抵抗率のｎ- ベース層３の一面側
の表面層に選択的にｐベース領域４が、その一部にｐ+
ベース領域５が形成され、他面側にはｎ+ バッファ層２
を介してｐ+ エミッタ層１が形成されている。さらにｐ
+ ベース領域５の表面部に重なってｐ++コンタクト領域
６の表面層にかけて、いずれもｎ形の第一ソース領域７
１、第二ソース領域７２が形成されている。さらに、一
対の第二ソース領域７２の間のｐベース領域４の表面層
にｎ+ エミッタ領域８が形成されている。第一ゲート電
極１１は、ｎ- ベース層３の露出部上からｐベース領域
４の上を経て第一領域７１の上までゲート酸化膜９１を
介して設けられ、第二ゲート電極１２は、ｐベース領域
４の第二ソース領域７２とエミッタ領域８とに挟まれた
露出部上にゲート酸化膜９２を介して設けられている。
そして、第二ソース領域７２とｐ++コンタクト領域６に
共通に補助電極１０が接触し、ｐ+ エミッタ層１にはア
ノード端子Ａに接続された第一主電極のアノード電極１
３が、第一ソース領域７１およびエミッタ領域８にはカ
ソード端子Ｃに接続された第二主電極のカソード電極１
４がそれぞれ接触している。第一、第二ゲート電極１
１、１２間、各ゲート電極と第２主電極１４との間は、
りんガラス（ＰＳＧ）やシリコン酸化膜などの絶縁膜９
２で分離されている。また、各ゲート電極はポリシリコ
ンなどで形成され、図２に示すように金属配線１５に接
続され、さらに、この金属配線１５は図示されていない
ゲートパッドに接続され、このゲートパッドは図１のゲ
ート端子Ｇ１、Ｇ２に接続されている。ポリシリコンの
長さ（ポリシリコン長）Ｌは図２に示すように金属配線
端からポリシリコンの先端までの距離をいう。次に、こ
の絶縁ゲート型サイリスタの動作を説明する。カソード
電極１４を接地し、アノード電極１２に正の電圧を印加
した状態でゲート電極１１に正の電圧を加えると、ゲー
ト酸化膜９１の下に反転層（一部蓄積層）が形成され、
横型ＭＯＳＦＥＴがオンする。これにより、まず電子が
カソード電極１４も→ｎ+ 第一ソース領域７１→ＭＯＳ
ＦＥＴのチャネルを通ってｎ- ベース領域３に供給され
る。この電子はＰＮＰトランジスタ（ｐ+ エミッタ層１
／ｎ + バッファ層２／ｎ- ベース層３／ｐベース領域４
（ｐ+ ベース領域５））のベース電流として働き、よっ
てこのＰＮＰトランシスタが動作する。正孔はｐ+ エミ
ッタ層１から注入され、ｎ+ バッファ層２、ｎ- ベース
層３を通って一部ｐベース領域４へと流れる。そこで、
ｐベース領域４のポテンシャルを上昇させることでｎ+
エミッタ領域８から電子の注入を促し、主サイリスタ４
１が動作する。この時、第二ゲート電極１２の電位はゼ
ロに保ったままである。ターンオフ時には、まず第二ゲ
ート電極１２の電位を横型ＭＯＳＦＥＴのしきい値以上
に上げ、このＭＯＳＦＥＴをオンする。そうすることで
ｐベース領域４がＭＯＳＦＥＴを介してカソード電極１
４と電位が同じになる。その結果ｐ+ エミッタ層１から
注入された正孔がｐベース領域４→ｐ++コンタクト領域
６→補助電極１０→ｎ+ 第二ソース領域７２→ｎチャネ
ル→ｎ+ エミッタ領域８の経路を通ってカソード電極１
４に流れることになり、ＩＧＢＴ４２の動作に移行す
る。この時点で第一ゲート電極１１をしきい値以下にす
ることでＩＧＢＴと同様のスイッチング過程を経て、こ
の素子はオフする。しかしこの動作モードの時、全電流
が前記ＭＯＳＦＥＴを通ることになるので、図２に示す
ように、ｎ+ 第一ソース領域７１の一部を形成せずにコ
ンタクト領域６が直接カソード電極１４に接するトラン
ジスタ構造を残した状態にしておく。
サイリスタの断面構造を、図２はそのセルパターンを示
す。この素子では、高抵抗率のｎ- ベース層３の一面側
の表面層に選択的にｐベース領域４が、その一部にｐ+
ベース領域５が形成され、他面側にはｎ+ バッファ層２
を介してｐ+ エミッタ層１が形成されている。さらにｐ
+ ベース領域５の表面部に重なってｐ++コンタクト領域
６の表面層にかけて、いずれもｎ形の第一ソース領域７
１、第二ソース領域７２が形成されている。さらに、一
対の第二ソース領域７２の間のｐベース領域４の表面層
にｎ+ エミッタ領域８が形成されている。第一ゲート電
極１１は、ｎ- ベース層３の露出部上からｐベース領域
４の上を経て第一領域７１の上までゲート酸化膜９１を
介して設けられ、第二ゲート電極１２は、ｐベース領域
４の第二ソース領域７２とエミッタ領域８とに挟まれた
露出部上にゲート酸化膜９２を介して設けられている。
そして、第二ソース領域７２とｐ++コンタクト領域６に
共通に補助電極１０が接触し、ｐ+ エミッタ層１にはア
ノード端子Ａに接続された第一主電極のアノード電極１
３が、第一ソース領域７１およびエミッタ領域８にはカ
ソード端子Ｃに接続された第二主電極のカソード電極１
４がそれぞれ接触している。第一、第二ゲート電極１
１、１２間、各ゲート電極と第２主電極１４との間は、
りんガラス（ＰＳＧ）やシリコン酸化膜などの絶縁膜９
２で分離されている。また、各ゲート電極はポリシリコ
ンなどで形成され、図２に示すように金属配線１５に接
続され、さらに、この金属配線１５は図示されていない
ゲートパッドに接続され、このゲートパッドは図１のゲ
ート端子Ｇ１、Ｇ２に接続されている。ポリシリコンの
長さ（ポリシリコン長）Ｌは図２に示すように金属配線
端からポリシリコンの先端までの距離をいう。次に、こ
の絶縁ゲート型サイリスタの動作を説明する。カソード
電極１４を接地し、アノード電極１２に正の電圧を印加
した状態でゲート電極１１に正の電圧を加えると、ゲー
ト酸化膜９１の下に反転層（一部蓄積層）が形成され、
横型ＭＯＳＦＥＴがオンする。これにより、まず電子が
カソード電極１４も→ｎ+ 第一ソース領域７１→ＭＯＳ
ＦＥＴのチャネルを通ってｎ- ベース領域３に供給され
る。この電子はＰＮＰトランジスタ（ｐ+ エミッタ層１
／ｎ + バッファ層２／ｎ- ベース層３／ｐベース領域４
（ｐ+ ベース領域５））のベース電流として働き、よっ
てこのＰＮＰトランシスタが動作する。正孔はｐ+ エミ
ッタ層１から注入され、ｎ+ バッファ層２、ｎ- ベース
層３を通って一部ｐベース領域４へと流れる。そこで、
ｐベース領域４のポテンシャルを上昇させることでｎ+
エミッタ領域８から電子の注入を促し、主サイリスタ４
１が動作する。この時、第二ゲート電極１２の電位はゼ
ロに保ったままである。ターンオフ時には、まず第二ゲ
ート電極１２の電位を横型ＭＯＳＦＥＴのしきい値以上
に上げ、このＭＯＳＦＥＴをオンする。そうすることで
ｐベース領域４がＭＯＳＦＥＴを介してカソード電極１
４と電位が同じになる。その結果ｐ+ エミッタ層１から
注入された正孔がｐベース領域４→ｐ++コンタクト領域
６→補助電極１０→ｎ+ 第二ソース領域７２→ｎチャネ
ル→ｎ+ エミッタ領域８の経路を通ってカソード電極１
４に流れることになり、ＩＧＢＴ４２の動作に移行す
る。この時点で第一ゲート電極１１をしきい値以下にす
ることでＩＧＢＴと同様のスイッチング過程を経て、こ
の素子はオフする。しかしこの動作モードの時、全電流
が前記ＭＯＳＦＥＴを通ることになるので、図２に示す
ように、ｎ+ 第一ソース領域７１の一部を形成せずにコ
ンタクト領域６が直接カソード電極１４に接するトラン
ジスタ構造を残した状態にしておく。
【００１２】図３はこの発明の一実施例の絶縁ゲート型
サイリスタで、実験で得られた可制御電流と第二ゲート
電極１２のポリシリコン長Ｌとの関係を示す図である。
実験で用いた素子は９００Ｖ用素子として設計、試作さ
れたもので、ｐ+ エミッタ層１あるいはｐ+ コレクタ層
２１としての抵抗率０．０２Ω・ｃｍ、厚さ４５０μｍ
のｐ+ シリコン基板上に、ｎ+ バッファ層２あるいは２
２として０．１Ω・ｃｍ、厚さ１０μｍのｎ+ 層、ｎ-
ベース層３あるいは２３として抵抗率７０Ω・ｃｍ、厚
さ８０μｍのｎ- 層である。ｐベース領域４はドーズ量
１×１０14ｃｍ -2のイオン注入で、ドライブ時間５時間
の熱処理で形成した。素子の活性領域の面積は０．１６
ｃｍ2 で、ポリシリコン幅は第一ゲート電極は２０μ
ｍ、第二ゲート電極は３μｍである。また、第一ゲート
電極１１のポリシリコン長は４ｍｍでシート抵抗は７０
Ω／□にしたとき、素子温度１２５°Ｃ、第二ゲート電
極にオン信号を与え第一ゲート電極にオフ信号を与える
までの時間を５００ｎｓｅｃにして測定したときの可制
御電流と第二ゲート電極１２のポリシリコン長の関係を
示し、ポリシリコン長が４ｍｍ以下で可制御電流は飽和
する。これは、４ｍｍ以下になると、ポリシリコン抵抗
値の差（ゲートパッドの近傍とゲートパッドから最も離
れた場所での抵抗値の差）によって生じるゲート電極に
印加される電圧の立上が時間の差は数１００ｎｓｅｃ以
下となり、活性領域全体でほぼ同時にターンオフし、破
壊モードが寄生サイリスタがオンする所謂ラッチアップ
モードに代わるため、可制御電流が飽和する。
サイリスタで、実験で得られた可制御電流と第二ゲート
電極１２のポリシリコン長Ｌとの関係を示す図である。
実験で用いた素子は９００Ｖ用素子として設計、試作さ
れたもので、ｐ+ エミッタ層１あるいはｐ+ コレクタ層
２１としての抵抗率０．０２Ω・ｃｍ、厚さ４５０μｍ
のｐ+ シリコン基板上に、ｎ+ バッファ層２あるいは２
２として０．１Ω・ｃｍ、厚さ１０μｍのｎ+ 層、ｎ-
ベース層３あるいは２３として抵抗率７０Ω・ｃｍ、厚
さ８０μｍのｎ- 層である。ｐベース領域４はドーズ量
１×１０14ｃｍ -2のイオン注入で、ドライブ時間５時間
の熱処理で形成した。素子の活性領域の面積は０．１６
ｃｍ2 で、ポリシリコン幅は第一ゲート電極は２０μ
ｍ、第二ゲート電極は３μｍである。また、第一ゲート
電極１１のポリシリコン長は４ｍｍでシート抵抗は７０
Ω／□にしたとき、素子温度１２５°Ｃ、第二ゲート電
極にオン信号を与え第一ゲート電極にオフ信号を与える
までの時間を５００ｎｓｅｃにして測定したときの可制
御電流と第二ゲート電極１２のポリシリコン長の関係を
示し、ポリシリコン長が４ｍｍ以下で可制御電流は飽和
する。これは、４ｍｍ以下になると、ポリシリコン抵抗
値の差（ゲートパッドの近傍とゲートパッドから最も離
れた場所での抵抗値の差）によって生じるゲート電極に
印加される電圧の立上が時間の差は数１００ｎｓｅｃ以
下となり、活性領域全体でほぼ同時にターンオフし、破
壊モードが寄生サイリスタがオンする所謂ラッチアップ
モードに代わるため、可制御電流が飽和する。
【００１３】図４はバルクシリコンウエハを用いて製作
した２５００Ｖ素子の場合の可制御電流と第二ゲート電
極１２のポリシリコン長との関係を示す図である。図３
と同様にポリシリコン長が４ｍｍ以下で可制御電流は飽
和している。図５、図６は第二ゲート電極１２のポリシ
リコン長を４ｍｍにした場合の９００Ｖ素子と２５００
Ｖ素子の可制御電流と第一ゲート電極１１のポリシリコ
ン長との関係を示す図で、いずれもポリシリコン長が４
ｍｍ以下で可制御電流は飽和する。
した２５００Ｖ素子の場合の可制御電流と第二ゲート電
極１２のポリシリコン長との関係を示す図である。図３
と同様にポリシリコン長が４ｍｍ以下で可制御電流は飽
和している。図５、図６は第二ゲート電極１２のポリシ
リコン長を４ｍｍにした場合の９００Ｖ素子と２５００
Ｖ素子の可制御電流と第一ゲート電極１１のポリシリコ
ン長との関係を示す図で、いずれもポリシリコン長が４
ｍｍ以下で可制御電流は飽和する。
【００１４】図７は９００Ｖ素子で第一、第二のゲート
電極のポリシリコン長がいずれも４ｍｍの場合の可制御
電流とポリシリコンのシート抵抗との関係を示す図であ
る。シート抵抗が７０Ω／□以下で可制御電流は飽和す
る。これは７０Ω／□以下になると、ポリシリコン抵抗
値の差によって出来るゲート電極に印加される電圧の立
上が時間の差は数１００ｎｓｅｃ以下となり、活性領域
全体でほぼ同時にターンオフし、破壊モードが寄生サイ
リスタがオンする所謂ラッチアップモードに代わるた
め、可制御電流が飽和する。
電極のポリシリコン長がいずれも４ｍｍの場合の可制御
電流とポリシリコンのシート抵抗との関係を示す図であ
る。シート抵抗が７０Ω／□以下で可制御電流は飽和す
る。これは７０Ω／□以下になると、ポリシリコン抵抗
値の差によって出来るゲート電極に印加される電圧の立
上が時間の差は数１００ｎｓｅｃ以下となり、活性領域
全体でほぼ同時にターンオフし、破壊モードが寄生サイ
リスタがオンする所謂ラッチアップモードに代わるた
め、可制御電流が飽和する。
【００１５】
【発明の効果】この発明によれば、第一、第二のゲート
電極のうち金属配線の設けられていない部分のゲート電
極の長さを４ｍｍ以下にすることによって、また、ゲー
ト電極のシート抵抗を７０Ω／□以下にすることによっ
て、素子内での不均一動作を防止し、最大可制御電流の
大きい絶縁ゲート型サイリスタを得ることができる。
電極のうち金属配線の設けられていない部分のゲート電
極の長さを４ｍｍ以下にすることによって、また、ゲー
ト電極のシート抵抗を７０Ω／□以下にすることによっ
て、素子内での不均一動作を防止し、最大可制御電流の
大きい絶縁ゲート型サイリスタを得ることができる。
【図１】この発明の一実施例の絶縁ゲート型サイリスタ
の断面図
の断面図
【図２】この発明の一実施例の絶縁ゲート型サイリスタ
のセルパターンを示す斜視図
のセルパターンを示す斜視図
【図３】９００Ｖクラスのこの発明の一実施例の素子の
可制御電流と第二ゲート電極のポリシリコン長との関係
を示す図
可制御電流と第二ゲート電極のポリシリコン長との関係
を示す図
【図４】２５００Ｖクラスのこの発明の一実施例の素子
の可制御電流と第二ゲート電極のポリシリコン長との関
係を示す図
の可制御電流と第二ゲート電極のポリシリコン長との関
係を示す図
【図５】９００Ｖクラスのこの発明の一実施例の素子の
可制御電流と第一ゲート電極のポリシリコン長との関係
を示す図
可制御電流と第一ゲート電極のポリシリコン長との関係
を示す図
【図６】２５００Ｖクラスのこの発明の一実施例の素子
の可制御電流と第一ゲート電極のポリシリコン長との関
係を示す図
の可制御電流と第一ゲート電極のポリシリコン長との関
係を示す図
【図７】９００Ｖクラスのこの発明の一実施例の素子の
可制御電流とポリシリコンのシート抵抗との関係を示す
図
可制御電流とポリシリコンのシート抵抗との関係を示す
図
【図８】従来素子のＤＧＭＯＳの断面図
【図９】図８の素子駆動時のゲート電圧波形線図
１ ｐ+ エミッタ層 ２ ｎ+ バッファ層 ３ ｎ- ベース層 ４ ｐベース領域 ４１ 単位サイリスタ ４２ 単位ＩＧＢＴ ５ ｐ+ ベース領域 ６ ｐ++コンタクト領域 ７１ 第一ｎ+ ソース領域 ７２ 第二ｎ+ ソース領域 ８ ｎ+ エミッタ領域 ９１、９２ ゲート酸化膜 １０ 補助電極 １１ 第一ゲート電極 １２ 第二ゲート電極 １３ アノード電極 １４ カソード電極 １５ 金属配線 Ｌ ポリシリコンの長さ Ｗ ポリシリコンの幅
Claims (7)
- 【請求項１】高抵抗率の第一導電形ベース層と、その第
一導電形ベース層の一面側の表面層に選択的に形成され
た第二導電形ベース領域と、その第二導電形ベース領域
の表面層に第二導電形ベース領域の縁部に近い側から順
に選択的に形成された第一導電形の第一ソース領域、第
一導電形の第二ソース領域および第一導電形エミッタ領
域と、第一導電形ベース層の他面側に低抵抗率の第一導
電形バッファ層を介して形成された第二導電形エミッタ
層と、第一ソース領域および第一導電形ベース層の露出
部に挟まれた第二導電形ベース領域の表面上に絶縁膜を
介して設けられた第一ゲート電極と、第二ソース領域お
よびエミッタ領域に挟まれた第二導電形ベース領域の露
出部上に絶縁膜を介して設けられた第二ゲート電極と、
第二導電形エミッタ層に接触する第一主電極と、第一導
電形エミッタ領域と第一ソース領域に接触する第二主電
極とを有することを特徴とする絶縁ゲート型サイリス
タ。 - 【請求項２】高抵抗率の第一導電形ベース層と、その第
一導電形ベース層の一面側の表面層に選択的に形成され
た第二導電形ベース領域と、その第二導電形ベース領域
の表面層に第二導電形ベース領域の縁部に近い側から順
に選択的に形成された第一導電形の第一ソース領域、第
一導電形の第二ソース領域および第一導電形エミッタ領
域と、第一導電形ベース層の他面側に第二導電形エミッ
タ層と、第一ソース領域および第一導電形ベース層の露
出部に挟まれた第二導電形ベース領域の表面上に絶縁膜
を介して設けられた第一ゲート電極と、第二ソース領域
およびエミッタ領域に挟まれた第二導電形ベース領域の
露出部上に絶縁膜を介して設けられた第二ゲート電極
と、第二導電形エミッタ層に接触する第一主電極と、第
一導電形エミッタ領域と第一ソース領域に接触する第二
主電極とを有することを特徴とする絶縁ゲート型サイリ
スタ。 - 【請求項３】第一ゲート電極および第二ゲート電極上の
全面に亘って金属配線を設けることを特徴とする請求項
１又は２記載の絶縁ゲート型サイリスタ。 - 【請求項４】第一ゲート電極および第二ゲート電極上の
一部に金属配線を設けることを特徴とする請求項１又は
２記載の絶縁ゲート型サイリスタ。 - 【請求項５】第一ゲート電極および第二ゲート電極のう
ち金属配線の設けられていない部分の長さが４ｍｍ以下
であることを特徴とする請求項１又は２記載の絶縁ゲー
ト型サイリスタ。 - 【請求項６】第一ゲート電極および第二ゲート電極のシ
ート抵抗が、７０Ω／□以下であることを特徴とする請
求項１又は２記載の絶縁ゲート型サイリスタ。 - 【請求項７】第一ゲート電極および第二ゲート電極が多
結晶シリコンであることを特徴とする請求項１又は２記
載の絶縁ゲート型サイリスタ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20626794A JP3163910B2 (ja) | 1994-08-31 | 1994-08-31 | 絶縁ゲート型サイリスタ |
| DE69516952T DE69516952T2 (de) | 1994-08-31 | 1995-08-29 | Thyristor mit isoliertem Gate |
| EP95306015A EP0700094B1 (en) | 1994-08-31 | 1995-08-29 | Insulated gate thyristor |
| US08/521,517 US5637888A (en) | 1994-08-31 | 1995-08-30 | Insulated gate thyristor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20626794A JP3163910B2 (ja) | 1994-08-31 | 1994-08-31 | 絶縁ゲート型サイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0870115A true JPH0870115A (ja) | 1996-03-12 |
| JP3163910B2 JP3163910B2 (ja) | 2001-05-08 |
Family
ID=16520506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20626794A Expired - Fee Related JP3163910B2 (ja) | 1994-08-31 | 1994-08-31 | 絶縁ゲート型サイリスタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5637888A (ja) |
| EP (1) | EP0700094B1 (ja) |
| JP (1) | JP3163910B2 (ja) |
| DE (1) | DE69516952T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190071332A (ko) * | 2017-12-14 | 2019-06-24 | 현대자동차주식회사 | 반도체 소자 및 그 제조 방법 |
Families Citing this family (5)
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|---|---|---|---|---|
| GB2327295A (en) * | 1997-07-11 | 1999-01-20 | Plessey Semiconductors Ltd | MOS controllable power semiconductor device |
| US8633521B2 (en) | 2007-09-26 | 2014-01-21 | Stmicroelectronics N.V. | Self-bootstrapping field effect diode structures and methods |
| EP2232559B1 (en) | 2007-09-26 | 2019-05-15 | STMicroelectronics N.V. | Adjustable field effect rectifier |
| US8148748B2 (en) * | 2007-09-26 | 2012-04-03 | Stmicroelectronics N.V. | Adjustable field effect rectifier |
| JP6010168B1 (ja) * | 2015-03-31 | 2016-10-19 | 芳男 渡辺 | 折畳み穴開き扇子 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0219995B1 (en) * | 1985-09-30 | 1994-03-02 | Kabushiki Kaisha Toshiba | Gate turn-off thyristor with independent turn-on/off controlling transistors |
| EP0329993A3 (de) * | 1988-02-25 | 1990-03-21 | Siemens Aktiengesellschaft | Thyristor mit geringer Ansteuerleistung |
| JPH0795596B2 (ja) * | 1989-10-23 | 1995-10-11 | 三菱電機株式会社 | サイリスタ及びその製造方法 |
| JPH03145163A (ja) * | 1989-10-30 | 1991-06-20 | Mitsubishi Electric Corp | サイリスタ |
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