JPH0870115A - 絶縁ゲート型サイリスタ - Google Patents
絶縁ゲート型サイリスタInfo
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Abstract
を形成するポリシリコンの長さ、またはシート抵抗を最
適に設定することで可制御電流の向上を図る。 【構成】高抵抗率のn- ベース層3の一面側の表面層に
選択的にpベース領域4が形成され、このpベース領域
4の表面層に第一ソース領域71、第二ソース領域72
およびエミッタ領域8が選択的に設けられ、n- ベース
層3と第一ソース領域71とに挟まれたpベース領域4
上に第一ゲート電極11が形成され、第二ソース領域7
2とエミッタ領域8とに挟まれたpベース領域4上に第
二ゲート電極が形成されている。このゲート電極を形成
するポリシリコンの長さを4mm以下にするか、または
ポリシリコンのシート抵抗を70Ω/□以下にする。
Description
素子として用いられる絶縁ゲート型サイリスタに関す
る。
大容量用途に必要不可欠な素子として使われてきた。そ
して今日、GTO(ゲートターンオフ)サイリスタが、
高電圧・大電流領域用素子として多く使われている。し
かしながら、GTOサイリスタは、(1) ターンオフに多
大なゲート電流を必要とする、すなわちターンオフゲイ
ンが小さい、(2) 安全なターンオフのために大きなスナ
バ回路が必要である等、その欠点が顕在化してきてい
る。また、GTOサイリスタはそのスイッチング特性が
遅く、かなりの低周波領域での用途に限られていた。こ
れに対し、1984年、Dr.Temple が電圧駆動型サイリ
スタであるMOS Controlled Tyristor (MCT)を発表した
(IEEE IEDM Tech.Dig.p282 参照)。以来、世界の様々
な研究機関において、その特性解析、改善が行われてい
る。これはMCTが電圧駆動型であるため、GTOサイ
リスタに比べ、格段に簡易なゲート回路で済み、かつ低
オン電圧特性を示すことによる。さらに近年、二つの絶
縁ゲート構造を有し、素子オン時はサイリスタ動作で、
またオフ時はIGBT動作でという新たな素子構造が発
表されている (S. Momota et al.、Proceedings of ISP
SD '92(1992) p28およびY. SeKi et al. Proceedings o
f ISPSD '93(1993) p159参照) 。
た素子、DGMOSを示す。この素子においては、p+
コレクタ層21の表面上にn+ バッファ層22を介して
n-層23が形成され、n- 層23の表面層には選択的
にpベース領域24が、その表面層に選択的にnベース
領域25がそれぞれ形成される。さらに、nベース領域
25の表面層に選択的にpエミッタ領域26が形成さ
れ、pエミッタ領域26とnベース領域25の表面にエ
ミッタ端子Eに接続されるエミッタ電極27が共通に接
触している。そして、第一のゲート電極31は、nベー
ス領域25のpベース領域24とpエミッタ領域26に
挟まれた部分の上からn- 層23の露出部の上にかけて
ゲート酸化膜28を介して設けられ、絶縁膜29に覆わ
れて、この絶縁膜29の開口部から第一ゲート端子G1
に接続されている。第二のゲート電極32は、pベース
領域24の露出部の上からnベース領域25のpエミッ
タ領域26とに挟まれた部分の上にかけてゲート酸化膜
28を介して設けられ、絶縁膜29に覆われて、この絶
縁膜29の開口部から第二ゲート端子G2に接続され
る。またp+ コレクタ層21にはコレクタ端子Cに接続
されたコレクタ電極30が接触している。
1、32に図9に示す形で電圧を印加する。G1端子に
しきい値以上の電圧を印加すると、ゲート電極31の下
のpベース領域24の表面部に反転層が形成される。こ
の反転層を通る電子によってn- 層23とn+ バッファ
層22には電子電流が流入する。コレクタ電極30には
正の電圧が印加されており、n- 層23とn+ バッファ
層22に流入した電子電流は、内蔵されているp+ コレ
クタ層21とn+ バッファ層22およびn- 層23とp
ベース領域24とで形成されるPNPトランジスタのベ
ース電流となり、n- 層23内で伝導度変調を生じなが
らオンする。さらにここで、伝導度変調によって生じた
正孔電流が内蔵されているn- 層23およびn+ バッフ
ァ層22とpベース領域24とnベース領域25とで形
成されるNPNトランジスタのベース電流となってこの
トランジスタを駆動し、最終的にはp+ コレクタ層21
とn+ バッファ層22およびn- 層23とpベース領域
24とnベース領域25とが形成しているPNPNサイ
リスタが動作するので、G1端子によってオンさせるこ
とができる。
31、32に印加されているゲート・エミッタ間電圧を
図に示すようにずらしてオフさせることによって行う。
この際、t1 時点でGNDに落とされたゲート電極32
の電圧はゲート電極31の電圧に対して負となり、ゲー
ト電極32の下のn領域25の表面部に反転層を生じて
pチャネルMOSFETがオンする。このMOSFET
がオンすると、pベース領域24とnベース領域25と
が電気的に短絡されることになり、基本構造はIGBT
と同等になる。従って、定常動作では、まずゲート電極
31によってサイリスタ動作をさせ、オフの時には、ま
ずt1 時点でゲート電極32をゲート電極31に対して
負にすることでサイリスタ動作からIGBTのオン状態
に変更させる。そしてIGBT動作になった後、3ない
し4μsec後のt2 時点でゲート電極31への印加電
圧をオフすることで電子の供給を止め、この素子をオフ
することができる。
は図3のpチャネルの素子をnチャネルにしてオン抵抗
を低くしたものである。これらの素子の特徴は、サイリ
スタの低オン電圧特性とIGBTの高速スイッチング特
性を素子動作モードを適当に変えることによって、同時
に実現するというものである。
つの絶縁ゲート構造を有する素子とも、素子内での動作
の不均一により、最大可制御電流が小さく実用に耐えな
いという欠点がある。この発明の目的は、上記の素子の
欠点を除き、可制御電流が大きい絶縁ゲート型サイリス
タを提供することにある。
めに、この発明の絶縁ゲート型サイリスタは、高抵抗率
の第一導電形ベース層と、その第一導電形ベース層の一
面側の表面層に選択的に形成された第二導電形ベース領
域と、その第二導電形ベース領域の表面層に第二導電形
ベース領域の縁部に近い側から順に選択的に形成された
第一導電形の第一ソース領域、第一導電形の第二ソース
領域および第一導電形エミッタ領域と、第一導電形ベー
ス層の他面側に低抵抗率の第一導電形バッファ層を介し
て形成された第二導電形エミッタ層と、第一ソース領域
および第一導電形ベース層の露出部に挟まれた第二導電
形ベース領域の表面上に絶縁膜を介して設けられた第一
ゲート電極と、第二ソース領域およびエミッタ領域に挟
まれた第二導電形ベース領域の露出部上に絶縁膜を介し
て設けられた第二ゲート電極と、第二導電形エミッタ層
に接触する第一主電極と、第一導電形エミッタ領域と第
一ソース領域に接触する第二主電極を有する。また、こ
れらの電極上の全面又は一部に金属配線を有するものと
する。上記の絶縁ゲート型サイリスタにおいて、低抵抗
率の第一導電形バッファ層を設けなくともよい。また、
第一ゲート電極および第二ゲート電極の金属配線の設け
られていない部分の長さが4mm以下とする。また、第
一ゲート電極および第二ゲート電極のシート抵抗を70
Ω/□以下とすると有効である。さらに、第一ゲート電
極および第二ゲート電極を多結晶シリコンで形成すると
有効である。
第二導電形ベース領域の表面層にチャネルが形成され、
第一ソース領域に接触する第二主電極から第一のキャリ
アが供給され、この第一のキャリアが第二導電形のエミ
ッタ層、ベース領域の間に挟まれてバッファ層と共にバ
イポーラトランジスタのベースを形成する第一導電形の
ベース層のベース電流として働き、このバイポーラトラ
ンジスタが動作する。それにより第二導電形エミッタ層
から第二のキャリアが注入され、この第二のキャリアが
第一導電形エミッタ領域からの第一のキャリアの注入を
促すので、第二導電形のエミッタ層、第一導電形のバッ
ファ層およびベース層、第二導電形ベース領域、第一導
電形ンミッタ領域よりなるサイリスタが動作し、低いオ
ン電圧で第一、第二主電極間が導通する。オフ時には、
先ず第二ゲート電極に電圧を印加してエミッタ領域と第
二ソース領域の間にチャネルを形成すると、第二導電形
エミッタ領域から注入された第二のキャリアが第二導電
形ベース領域から補助電極、第二ソース領域、チャネル
を経て第一導電形エミッタ領域に流れ、IGBT動作に
移行する。この時点で第一ゲート電極をしきい値以下に
することでIGBTと同様に高速でターンオフすること
ができる。しかし、第二ゲート電極にしきい値以上の電
圧が印加された後、第一ゲート電極をしきい値以下の電
圧にする時間が短いほど素子内のサイリスタ動作の部分
が多く残り、可制御電流が低下する。また、第二ゲート
電極に印加される電圧は次式で表される。
ン容量、R:第二ゲート電極のポリシリコン抵抗、ρ:
ポリシリコンのシート抵抗(Ω/□)、L:ポリシリコ
ンの長さ、W:ポリシリコンの幅、t:時間〕 この式によれば、ポリシリコン容量、およびポリシリコ
ン抵抗が大きくなると、第二ゲート電極に印加される電
圧の立上がり時間が遅くなり、IGBT動作に切り替わ
るのが遅くなる。そのため、第一ゲート電極がしきい値
以下の電圧になってもサイリスタ動作のままで電流が集
中することになる。ポリシリコン容量、ポリシリコンの
シート抵抗および幅は製造条件が決まれば、半導体チッ
プ内でのばらつきは殆どない。ポリシリコン抵抗は単位
セル(単位IGBTおよび単位サイリスタ)内の金属電
極で被覆されていないポリシリコンの長さに依存し、電
流を集電する金属配線から遠く離れている場所ではポリ
シリコン抵抗が大きくなり、ゲート電極に印加される電
圧の立上がり時間も遅くなる。従って、金属配線から離
れた場所、つまりポリシリコンの長さが長い場所ほどポ
リシリコン抵抗は大きくなるため、電圧の立上がり時間
も遅くなり、金属配線近傍の場所と遠い場所で第二ゲー
ト電極に印加される電圧の立上がりにばらつきができ
る。立上がり時間の遅い場所ではIGBT動作に切り替
わらず、電流が集中して、素子を破壊させるため可制御
電流が小さくなる。一方、ポリシリコンのシート抵抗が
大きいほどポリシリコン抵抗は大きくなる。ポリシリコ
ンのシート抵抗が大きい場合、ポリシリコンの長さに対
する場所間のポリシリコン抵抗値のばらつきは大きくな
り、可制御電流は小さくなる。つまり、反対にポリシリ
コンの長さが短い程、またポリシリコンのシート抵抗が
小さい程、ポリシリコン抵抗が小さくなり、金属配線近
傍の場所と金属配線から離れた場所のポリシリコン抵抗
値の差は小さくなり、立上が時間はのばらつきは小さく
なり、電流集中が起こりにくく可制御電流が増大する。
サイリスタの断面構造を、図2はそのセルパターンを示
す。この素子では、高抵抗率のn- ベース層3の一面側
の表面層に選択的にpベース領域4が、その一部にp+
ベース領域5が形成され、他面側にはn+ バッファ層2
を介してp+ エミッタ層1が形成されている。さらにp
+ ベース領域5の表面部に重なってp++コンタクト領域
6の表面層にかけて、いずれもn形の第一ソース領域7
1、第二ソース領域72が形成されている。さらに、一
対の第二ソース領域72の間のpベース領域4の表面層
にn+ エミッタ領域8が形成されている。第一ゲート電
極11は、n- ベース層3の露出部上からpベース領域
4の上を経て第一領域71の上までゲート酸化膜91を
介して設けられ、第二ゲート電極12は、pベース領域
4の第二ソース領域72とエミッタ領域8とに挟まれた
露出部上にゲート酸化膜92を介して設けられている。
そして、第二ソース領域72とp++コンタクト領域6に
共通に補助電極10が接触し、p+ エミッタ層1にはア
ノード端子Aに接続された第一主電極のアノード電極1
3が、第一ソース領域71およびエミッタ領域8にはカ
ソード端子Cに接続された第二主電極のカソード電極1
4がそれぞれ接触している。第一、第二ゲート電極1
1、12間、各ゲート電極と第2主電極14との間は、
りんガラス(PSG)やシリコン酸化膜などの絶縁膜9
2で分離されている。また、各ゲート電極はポリシリコ
ンなどで形成され、図2に示すように金属配線15に接
続され、さらに、この金属配線15は図示されていない
ゲートパッドに接続され、このゲートパッドは図1のゲ
ート端子G1、G2に接続されている。ポリシリコンの
長さ(ポリシリコン長)Lは図2に示すように金属配線
端からポリシリコンの先端までの距離をいう。次に、こ
の絶縁ゲート型サイリスタの動作を説明する。カソード
電極14を接地し、アノード電極12に正の電圧を印加
した状態でゲート電極11に正の電圧を加えると、ゲー
ト酸化膜91の下に反転層(一部蓄積層)が形成され、
横型MOSFETがオンする。これにより、まず電子が
カソード電極14も→n+ 第一ソース領域71→MOS
FETのチャネルを通ってn- ベース領域3に供給され
る。この電子はPNPトランジスタ(p+ エミッタ層1
/n + バッファ層2/n- ベース層3/pベース領域4
(p+ ベース領域5))のベース電流として働き、よっ
てこのPNPトランシスタが動作する。正孔はp+ エミ
ッタ層1から注入され、n+ バッファ層2、n- ベース
層3を通って一部pベース領域4へと流れる。そこで、
pベース領域4のポテンシャルを上昇させることでn+
エミッタ領域8から電子の注入を促し、主サイリスタ4
1が動作する。この時、第二ゲート電極12の電位はゼ
ロに保ったままである。ターンオフ時には、まず第二ゲ
ート電極12の電位を横型MOSFETのしきい値以上
に上げ、このMOSFETをオンする。そうすることで
pベース領域4がMOSFETを介してカソード電極1
4と電位が同じになる。その結果p+ エミッタ層1から
注入された正孔がpベース領域4→p++コンタクト領域
6→補助電極10→n+ 第二ソース領域72→nチャネ
ル→n+ エミッタ領域8の経路を通ってカソード電極1
4に流れることになり、IGBT42の動作に移行す
る。この時点で第一ゲート電極11をしきい値以下にす
ることでIGBTと同様のスイッチング過程を経て、こ
の素子はオフする。しかしこの動作モードの時、全電流
が前記MOSFETを通ることになるので、図2に示す
ように、n+ 第一ソース領域71の一部を形成せずにコ
ンタクト領域6が直接カソード電極14に接するトラン
ジスタ構造を残した状態にしておく。
サイリスタで、実験で得られた可制御電流と第二ゲート
電極12のポリシリコン長Lとの関係を示す図である。
実験で用いた素子は900V用素子として設計、試作さ
れたもので、p+ エミッタ層1あるいはp+ コレクタ層
21としての抵抗率0.02Ω・cm、厚さ450μm
のp+ シリコン基板上に、n+ バッファ層2あるいは2
2として0.1Ω・cm、厚さ10μmのn+ 層、n-
ベース層3あるいは23として抵抗率70Ω・cm、厚
さ80μmのn- 層である。pベース領域4はドーズ量
1×1014cm -2のイオン注入で、ドライブ時間5時間
の熱処理で形成した。素子の活性領域の面積は0.16
cm2 で、ポリシリコン幅は第一ゲート電極は20μ
m、第二ゲート電極は3μmである。また、第一ゲート
電極11のポリシリコン長は4mmでシート抵抗は70
Ω/□にしたとき、素子温度125°C、第二ゲート電
極にオン信号を与え第一ゲート電極にオフ信号を与える
までの時間を500nsecにして測定したときの可制
御電流と第二ゲート電極12のポリシリコン長の関係を
示し、ポリシリコン長が4mm以下で可制御電流は飽和
する。これは、4mm以下になると、ポリシリコン抵抗
値の差(ゲートパッドの近傍とゲートパッドから最も離
れた場所での抵抗値の差)によって生じるゲート電極に
印加される電圧の立上が時間の差は数100nsec以
下となり、活性領域全体でほぼ同時にターンオフし、破
壊モードが寄生サイリスタがオンする所謂ラッチアップ
モードに代わるため、可制御電流が飽和する。
した2500V素子の場合の可制御電流と第二ゲート電
極12のポリシリコン長との関係を示す図である。図3
と同様にポリシリコン長が4mm以下で可制御電流は飽
和している。図5、図6は第二ゲート電極12のポリシ
リコン長を4mmにした場合の900V素子と2500
V素子の可制御電流と第一ゲート電極11のポリシリコ
ン長との関係を示す図で、いずれもポリシリコン長が4
mm以下で可制御電流は飽和する。
電極のポリシリコン長がいずれも4mmの場合の可制御
電流とポリシリコンのシート抵抗との関係を示す図であ
る。シート抵抗が70Ω/□以下で可制御電流は飽和す
る。これは70Ω/□以下になると、ポリシリコン抵抗
値の差によって出来るゲート電極に印加される電圧の立
上が時間の差は数100nsec以下となり、活性領域
全体でほぼ同時にターンオフし、破壊モードが寄生サイ
リスタがオンする所謂ラッチアップモードに代わるた
め、可制御電流が飽和する。
電極のうち金属配線の設けられていない部分のゲート電
極の長さを4mm以下にすることによって、また、ゲー
ト電極のシート抵抗を70Ω/□以下にすることによっ
て、素子内での不均一動作を防止し、最大可制御電流の
大きい絶縁ゲート型サイリスタを得ることができる。
の断面図
のセルパターンを示す斜視図
可制御電流と第二ゲート電極のポリシリコン長との関係
を示す図
の可制御電流と第二ゲート電極のポリシリコン長との関
係を示す図
可制御電流と第一ゲート電極のポリシリコン長との関係
を示す図
の可制御電流と第一ゲート電極のポリシリコン長との関
係を示す図
可制御電流とポリシリコンのシート抵抗との関係を示す
図
Claims (7)
- 【請求項1】高抵抗率の第一導電形ベース層と、その第
一導電形ベース層の一面側の表面層に選択的に形成され
た第二導電形ベース領域と、その第二導電形ベース領域
の表面層に第二導電形ベース領域の縁部に近い側から順
に選択的に形成された第一導電形の第一ソース領域、第
一導電形の第二ソース領域および第一導電形エミッタ領
域と、第一導電形ベース層の他面側に低抵抗率の第一導
電形バッファ層を介して形成された第二導電形エミッタ
層と、第一ソース領域および第一導電形ベース層の露出
部に挟まれた第二導電形ベース領域の表面上に絶縁膜を
介して設けられた第一ゲート電極と、第二ソース領域お
よびエミッタ領域に挟まれた第二導電形ベース領域の露
出部上に絶縁膜を介して設けられた第二ゲート電極と、
第二導電形エミッタ層に接触する第一主電極と、第一導
電形エミッタ領域と第一ソース領域に接触する第二主電
極とを有することを特徴とする絶縁ゲート型サイリス
タ。 - 【請求項2】高抵抗率の第一導電形ベース層と、その第
一導電形ベース層の一面側の表面層に選択的に形成され
た第二導電形ベース領域と、その第二導電形ベース領域
の表面層に第二導電形ベース領域の縁部に近い側から順
に選択的に形成された第一導電形の第一ソース領域、第
一導電形の第二ソース領域および第一導電形エミッタ領
域と、第一導電形ベース層の他面側に第二導電形エミッ
タ層と、第一ソース領域および第一導電形ベース層の露
出部に挟まれた第二導電形ベース領域の表面上に絶縁膜
を介して設けられた第一ゲート電極と、第二ソース領域
およびエミッタ領域に挟まれた第二導電形ベース領域の
露出部上に絶縁膜を介して設けられた第二ゲート電極
と、第二導電形エミッタ層に接触する第一主電極と、第
一導電形エミッタ領域と第一ソース領域に接触する第二
主電極とを有することを特徴とする絶縁ゲート型サイリ
スタ。 - 【請求項3】第一ゲート電極および第二ゲート電極上の
全面に亘って金属配線を設けることを特徴とする請求項
1又は2記載の絶縁ゲート型サイリスタ。 - 【請求項4】第一ゲート電極および第二ゲート電極上の
一部に金属配線を設けることを特徴とする請求項1又は
2記載の絶縁ゲート型サイリスタ。 - 【請求項5】第一ゲート電極および第二ゲート電極のう
ち金属配線の設けられていない部分の長さが4mm以下
であることを特徴とする請求項1又は2記載の絶縁ゲー
ト型サイリスタ。 - 【請求項6】第一ゲート電極および第二ゲート電極のシ
ート抵抗が、70Ω/□以下であることを特徴とする請
求項1又は2記載の絶縁ゲート型サイリスタ。 - 【請求項7】第一ゲート電極および第二ゲート電極が多
結晶シリコンであることを特徴とする請求項1又は2記
載の絶縁ゲート型サイリスタ。
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