JPH04174564A

JPH04174564A - 半導体装置

Info

Publication number: JPH04174564A
Application number: JP2339249A
Authority: JP
Inventors: Katsunori Ueno; 勝典上野
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1990-08-16
Filing date: 1990-11-30
Publication date: 1992-06-22
Anticipated expiration: 2014-09-06
Also published as: US5444273A; JP2946750B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、高耐圧、大電流の半導体装置に関し、特に
、ゲート駆動を電圧によって行ない得ると共に、オン電
圧が低く、高速スイッチング動作の可能なパワー半導体
装置の改良に係るものである。

［従来の技術］従来から、この種の高耐圧、大電流の半導体装置（以下
、パワー半導体装置と呼ぶ）の−分野に属する装置構成
としては、バイポーラトランジスタとか、パワーＭＯＳ
ＦＥＴなどがよく知られている。一方、これらの各パワ
ー半導体装置の利点を効果的に活用した装置構成として
、高速、低オン電圧による絶縁ゲート型バイポーラトラ
ンジスタ（以下、ＩＧＢＴと呼ぶ）が注目されており、
このＩ　ＧＢＴは、近年、急成長しつＳあるパワー半導
体装置の一つである。

こ工で、従来の一般的な構成によるＩ　ＧＢＴの模式的
に表わした断面構造を第５図に、その等価回路を第６図
にそれぞれに示しである。

すなわち、第５図の断面構造５および第６図の等価回路
において、このＩ　ＧＢＴは、第２導電型のベース領域
としてのｎ−ベース領域５．当該ｎ−ベース領域５上に
形成される第１導電型のベース領域としてのｐウェル６
、および当該ｐウェル６内に選択的に拡散形成されたｎ
゛ソース領域８からなるＭＯＳＦＥＴ２１と、第１導電
型のコレクタ領域としてのｐ゛シリコン基根７．前記第
２導電型のベース領域としてのｎ−ベース領域５．およ
び前記第１導電型のベース領域としてのｐウェル６から
なるＰＮＰトランジスタ２２とにより構成されている。

また、１はエミッタ（Ｅ）を、２はゲート（Ｇ）を、３
はコレクタ（Ｃ）をそれぞれに示しており、４はゲート
絶縁膜１０を介して前記ゲート２を形成するゲートポリ
シリコン層（ゲート電極）　、　９ａ、９ｂは同様に前
記エミッタ１およびコレクタ３を形成する金属電極層（
エミッタ電極、コレクタ電極）を示している。なお、１
１はｎバッファ層である。

しかして、第６図の等価回路から明らかなように、第５
図構造でのｎ゛ベース領域５．ｐウェル６およびｎ６ソ
ース領域８からなるＭＯＳＦＥＴ２１を流れる電流は、
ｐ゛シリコン基板７．ｎ−ベース領域５およびｐウェル
６からなるＰＮＰトランジスタ２２のベース電流となっ
て、当該ＰＮＰ　トランジスタ２２をオンさせる。すな
わち、このＩ　ＧＢＴにおいては、ゲート２に対して、
電流によらずに電圧を印加させることによりオン作動さ
せ得るもので、このようにＩ　ＧＢＴでは、ゲート駆動
が電圧によって可能にされ、特に、そのオン電圧につい
ては、通常のパワーＭＯ８ＦＥＴの場合とは異なって、
ＰＮＰトランジスタ２２で示されるバイポーラ型デバイ
スの特性を有することから、そのオン電圧を比較的低（
設定し得るのである。

また、前記第５図構造のＩＧＢＴを改良変形させた構成
として、第７区に示す断面構造によるデバイスが、“プ
ロシーデインゲス　オン　１９９０　インターナショナ
ル　シンポジウム　オンパワー　セミコンダクタ　デバ
イス　アンド　アイ・シー・ズ　東京”における頁１１
７から頁１２１（Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　１９
９０　Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｓｙｍｐｏｓｉｕ
ｍｏｎ　Ｐｏｗｅｒ　Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ　Ｄ
ｅｖｉｃｅ　＆　ＩＣｓ　Ｔｏｋｙ。

ｐｐ、　１１７−１２１）に提案されている。第８図は
同上デバイスの等価回路である。

こＳで、これらの第７図の断面構造、および第８図の等
価回路において、前記第５図、および第６図に示したＩ
　ＧＢＴの各相当部分には、同一符号を付してあり、ま
た、２０は前記ｎ゛ソース領域と同一のｐウェル６内に
選択的に拡散形成されたｎ４ドレイン領域を示し、さら
に、２３はＮＰＮトランジスタ、２４はベースショート
抵抗をそれぞれに示している。

そして、当該第７図、および第８図に示す従来のパワー
半導体装置において、前記した第５図。

および第６図の一般的なＩＧＢＴと異なる点は、ｎ“ド
レイン領域２０．ｐウェル６、ｎ−ベース領域５および
ｐ′″シリコン基板７のｎｐｎｐ４層からなるサイリス
クが圧力電流を流すことであり、これによってオン電圧
が低くなるものと考えられ、実質的に、この第７図、お
よび第８図のパワー半導体装置の場合には、第５図およ
び第６図のＩＧＢＴと比較するとき、より一層、オン電
圧を低下させ得ることが報告されている。

［発明が解決しようとする課題］しかしながら、前記構成からなる第７図、および第８図
に示す従来のパワー半導体装置の場合には、その構成上
９次のような種々の問題点を生ずる。

すなわち、第８図の等価回路から明らかなように、前記
構成によるサイリスクについては、ベースショート抵抗
２４によって、そのベース・エミッタ間が短絡されてい
ることから、通常ではオフ状態に維持されており、この
ために、ｎ２ドレイン領域２０．ｐウェル６およびｎ′
″ソース８からなるＭＯＳＦＥＴ２１をオン状態にして
も、そのコレクタ電圧が低い間は、前記のようにサイリ
スクがオフ状態にあるので、殆んど電流が流れない。

そして、当該コレクタ電圧が次第に上昇してｐウェル６
中に空乏層が広がると、これに伴ってべ　□−スショー
ト抵抗２４も次第に太き（なる。これはペースショート
抵抗２４がｐウェル６により形成されているために、二
＼での空乏層の広がりによって、その電流経路が狭めら
れてしまうからである。

そして、このようにサイリスクがオフ状態にあっても、
コレクタ電圧の上昇に伴なった空乏層内での再結合電流
によって、電流の流れも僅かづＳ上昇してゆき、この電
流上昇に伴い結果的にｐウェル６内でのペースショート
抵抗２４に電位降下がもたらされ、これがバイポーラ型
のＮＰＮトランジスタ２３の導通に十分な値のベース電
圧印加になった時点では、ニーでのＮＰＮ　トランジス
タ２３の増幅率ａ１と、ＰＮＰ　）ランリスク２２の増
幅率ａ２との関係が、ａｌ　＋　８２＞　１になって当
該サイリスタがオン状態に移行する。

第９図は、前記第７図および第８図の従来のパワー半導
体装置における電流−電圧特性を示しており、同図にお
いて、Ｖｉは前記サイリスタがオン状態に達する電圧、
すなわち、いわゆるブレークオーバー点弧電圧を意味し
ている。

当該第９図に見られる如く、前記の理由によってサイリ
スクには、負性抵抗領域が存在するために、こ＼での第
７図、および第８図に示す従来のパワー半導体装置にお
いては、その導通時にあっても、サイリスタ部分での前
記増幅率ａ、＋ａ２が１よりも小さい程度の低電流域に
おいて、再度、オフ状態に戻ってしまうことになり、結
果的に、その使用が極めて難しい。

前記したようにサイリスクは、本来、２つのバイポーラ
型のトランジスタ２２．２３内での電流キャリアによる
正のフィードバックによって低オン電圧を実現している
のであるが、一方で、本質的に第９図に示されているよ
うなオン時における電圧のとび、つまり負性抵抗領域が
あるときには、チップ内でのオン状態に達する電圧Ｖｉ
にバラツキがあると、こＳての電圧Ｖｉの低い部分での
みしかオン動作されないことに起因して、当該部分に電
流集中を惹き起すことになる。

そして、このような該当部への電流集中は、チップサイ
ズが比較的小さい小容量の半導体装置の場合には、実際
上、あまり問題とはならないのであるが、こ−でのよう
に、大面積のチップサイズによる大容量のパワー半導体
装置の場合にあっては、その影響が極めて大きく、当該
電流集中部分にあって容易に素子破壊を生ずることにな
るものであった。

この発明は、従来のパワー半導体装置におけるこのよう
な問題点を改善しようとするもので、その目的とすると
ころは、低電圧によるオン作動を可能にすると共に、電
流−電圧特性のとびを解消し、併せて、素子構成内での
電流集中を少なくして素子破壊を防止し得るようにした
半導体装置。

こＳでは、この種のパワー半導体装置を提供することで
ある。

［課題を解決するための手段］この発明に係る半導体装置は、第１導伝型コレクク領域
上に第２導伝型ベース領域を形成したシリコン薄板を基
板とし、上記基板上にゲート絶縁膜を介してそれぞれ異
なる幅に選択的に積層された幅広と幅狭の複数のゲート
ポリシリコン層と、前記幅広のゲートポリシリコン層を
マスクとして熱拡散により形成された第１導伝型ベース
領域と、さらに前記複数のゲートポリシリコン層のそれ
ぞれををマスクとして前記第１導伝型ベース領域よりも
それぞれ浅く形成された第２導伝型のドレイン領域とソ
ース領域とをもち、そのうち、幅広のポリシリコン層か
ら遠い側のソース領域上には前記第１導伝型のベース領
域と短絡するように接触するエミッタ電極を備え、前記
第２の導伝型ベース領域と前記ドレイン領域とソース領
域とは、前記ゲートポリシリコン層にゲート電圧を印加
したとき、前記第１導伝型ベース領域の表面に形成され
る複数のチャネルを介して電気的に接続されることを特
徴とする。

また、この発明に係る半導体装置は、第１導伝型コレク
タ領域上に、第２導伝型ベース領域を形成したシリコン
薄板を基鈑とし、上記基板上にゲート絶縁膜を介してそ
れぞれ第１と第２の開口部を持つゲートポリシリコン層
と、上記第１と第２の開口部をマスクとして熱拡散によ
り形成された第１導伝型ベース領域と、更に前記ゲート
ポリシリコン層をマスクとして前記第１導伝型ベース領
域よりも浅くかつ高濃度に形成された第２導伝型のドレ
イン領域とソース領域とを持ち、上言己第１と第２の第
１導伝型領域が接触しないように形成されたことを特徴
とする。

［作　　　用］従って、この発明の半導体装置においては、第２導電型
の高濃度に形成されたドレイン領域とソース領域とは、
ゲートポリシリコン層にオンとなるような電圧を印加さ
せたときに、第１導電型のベース領域の表面部に形成さ
れる複数のチャネルにより電気的に接続されるために、
サイリスクのベース電流を瞬時に流入させることができ
、これによって当該サイリスタが容易にオン状態に移行
するもので、この結果、電流−電圧特性にとびがなく、
かつ電流集中の少ない装置構成が得られるのである。

［実　施　例］以下、この発明に係る半導体装置の各別の実施例につき
、第１図、第２図と、第３図、第４図とを参照して詳細
に説明する。

第１図、第３図はこの発明の第１．第２の各実施例を適
用したパワー半導体装置の概要構成を模式的に示すそれ
ぞれに断面説明図であり、また、第２図、第４図は同上
第１．第２の各実施例でのパワー半導体装置におけるそ
れぞれに等価回路図である。

これらの第１図、第２図と、第３図、第４図とに示す第
１．第２の各実施例によるパワー半導体装置において、
前記第５図、第６図と、第７図。

第８図とに示すそれぞれの従来例装置に相当する各部分
には、共に同一符号を付しである。

これらの第１図、第３図に示す第１．第２の各実施例装
置による断面構造において、３３は前記ｎ−ベース領域
５上に独立して選択的に形成された第１のｐベース領域
、３４は当該第１のｐベース領域３３と区分されて、同
様に前記ｎ−ベース領域５上に独立して選択的に形成さ
れた第２のｐベース領域である。

しかして、前記第１図の第１実施例による装置構成の場
合には、前記第１．および第２の各ｐベース領域３３．
３４上にあって、ｎ゛ドレイン領域２０゜およびｎ０ド
レイン領域８が順次にそれぞれ選択的に浅く形成される
と共に、これらの第１．および第２の各ｐベース領域３
３．３４間、ならびにこれに接近する各ドレイン領域２
０．ソース領域８間の表面上にあって、それぞれにゲー
トポリシリコン層４がゲート絶縁膜１０を介して形成さ
れており、かつ前記各ｎ゛ソース領域８上にあって、そ
れぞれにｐベース領域３３．３４と短絡するエミッタ電
極９ａが形成されている。そしてまた、第２図の同上第
１実施例装置による等価回路において、３０はターンオ
ン用のＭＯＳＦＥＴ、３】はトリガ用のＭＯＳＦＥＴで
ある。

すなわち、この篤１図に示す第１実施例でのパワー半導
体装置の構成が、前記第７図に示す従来例でのパワー半
導体装置の構成と異なっているのは、従来例装置の場合
、ｎ゛ドレイン領域２０がｐつエル６によって電気的に
浮いた状態にされていたのに対し、この第１実施例の場
合、ｎ°ドレイン領域２０とｎ−ベース領域５とが、ゲ
ートポリシリコン層４にオン電圧を印加したとき、ｐウ
ェル６での同ゲートポリシリコン層４側に生ずるチャネ
ルを通して接続される点である。そして、この場合。

ｎ０ドレイン領域２０は、第２図に示す等価回路でのＭ
ＯＳＦＥＴ３１のソースに相当しており、この結果、Ｍ
ＯＳＦＥＴ３０とＭＯＳＦＥＴ３１とが直列に接続され
た状態になる。

のって、このためにゲート２にオン電圧を印加させると
、これらのＭＯＳＦＥＴ３０とＭＯＳＦＥＴ３１とが共
にオン状態になり、これによってＰＮＰトランジスタ２
２のベースに電流が流れてオンされると共に、その主電
流がベースショート抵抗２４を流れ、当該抵抗２４に生
ずる電圧隣下に伴ない、ＮＰＮ　トランジスタ２３がオ
ンされるために、ｎ４ドレイン領域２０．ｐウェル６、
ｎ−ベース領域５およびｐ゛シリコン基板７のｎｐｎｐ
４層からなるサイリスタが、殆んど瞬時に導通される。

つまり、ゲート２へのオン電圧の印加と同時に素子全体
がオンされるのである。

このようにして、こ＼での第１図、第２図に示す第１実
施例のパワー半導体装置においては、前記第７図、第８
図の従来例によるパワー半導体装置に見られるような電
流−電圧特性のとび（第９図参照）が発生せず、また、
これは当該とびに基づ（電流集中が発生し難いことを意
味しており、素子構成の大容量化に優れた適応性を有す
ることになる。一方、この第１実施例構成でのウェハプ
ロセスは、Ｉ　ＧＢＴにおけるウェハプロセスと全く同
様で何らの変更もない。

次に、前記第３図の第２実施例による装置構成の場合、
第１のｐベース領域３３上には、前記ｎ゛ソース領域が
、第２のｐベース領域３４上には、前記ｎ゛ドレイン領
域０がそれぞれ選択的に浅く拡散形成されると共に、こ
れらのｎ゛ソース領域８．ｎ０ドレイン領域２０間の表
面上にあって、前記ゲート絶縁膜１０を介してゲートポ
リシリコン層４が形成されている。そしてまた、第４図
での同上第２実施例装置による等価回路において、３０
は前記第２のｐベース領域３４の表面部に形成されるタ
ーンオン用のｎチャネルのＭＯＳＦＥＴであり、３１は
第１のｐベース領域３３の表面部、およびこれに面した
第２のｐベース領域３４の表面部に形成されるトリガ用
のｎチャネルのＭＯＳＦＥＴであり、３２は前記第１．
第２の各ｐベース領域３３．３４をそれぞれにソース、
ドレインとして形成されるターンオフ用のｎチャネルの
ＭＯＳＦＥＴである。

そして、この第２実施例による装置構成の場合において
も、ゲート２に所定のオン電圧が印加され、これらの各
ｎチャネルのＭＯＳＦＥＴ３０．３１がオン状態にされ
たときには、当該ＭＯＳＦＥＴ３１によってＰＮＰ　ト
ランジスタ２３とＮＰＮ　ｌ−ランリスク２２からなる
サイリスクにベース電流が与えられることになり、かつ
このサイリスクのベースは、　ｎチャネルのＭＯＳＦＥ
Ｔ３２によってエミッ　−タと絶縁されているので、当
該サイリスクは、瞬時にオン状態に移行することになり
、こＳでもまた、この第２実施例のパワー半導体装置に
おいては、前記第１実施例の場合と同様に、従来例によ
るパワー半導体装置に見られるような電流−電圧特性の
とびが発生せず、かつ電流集中が防止されるのである。

但し、この場合、第１図構成において、前記第１のｐベ
ース領域３３の表面部に形成されるｎチャネルのＭＯＳ
ＦＥＴ３１は、第２のｐベース領域３４との間をすり抜
けるようにして基板側へ電子を供給してしまうことがあ
り、このときには、ｎ゛ドレイン領域２０を通した電子
の供給がされにく＼なって、サイリスタの動作が抑制さ
れ、前記の電流−電圧特性のとびが発生する慣れがある
。これを防止するために、これらの第１１第２の各ｐベ
ース領域３３．３４間は、数ミクロン程度にまで近付け
ることが望ましく、このように形成させるときは、各ｐ
ベース領域３３．３４からｎ゛ベース領域５に向かって
空乏層が広がり、こ＼での基板側へ抜けようとする電子
をブロックし得るもので、これは、パワーＭＯ３ＦＥＴ
などにおいてよく知られているところの、いわゆるＪＦ
ＥＴ効果と呼ばれるものである。

さらに、この第２実施例装置のオフ時には、ゲート２に
負のバイアスを印加させることで、各ｎチャネルのＭＯ
ＳＦＥＴ３０．３１がオフ状態、　ｎチャネルのＭＯＳ
ＦＥＴ３２がオン状態になる。従って、前記サイリスタ
動作は、エミッタがＭＯＳＦＥＴによりオフされ、電流
は、ＭＯＳＦＥＴ３２を通してエミッタに逃されるもの
で、このようにして所期の高速スイッチング動作が可能
になるのである。

［発明の効果］以上詳述したように、本発明によれば、第２導伝型のベ
ース領域とドレイン領域とが、ゲートポリシリコン層に
オン電圧を印加させた時、第１導伝型のベース領域の表
面部に形成される複数のチャネルにより、電気的に接続
されてバイパスを形成し、サイリスタのベース電流を瞬
時に流入させることができ、これによって当該サイリス
クを容易にオン状態に移行させ得るもので、結果的に電
流集中の少ない半導体装置を構成できるのである。

【図面の簡単な説明】

第１図、および第３図はこの発明の第１．第２の各実施
例を適用したパワー半導体装置の概要構成を模式的に示
すそれぞれに断面説明図、第２図、および第４図は同上
第１．第２の各パワー半導体装置における等価回路図で
あり、また、第５図は従来の一般的なＩ　ＧＢＴの概要
構成を模式的に示す断面説明図、第６図は第５図に示す
工ＧＢＴにおける等価回路図、第７図は第５図構成を変
形させた従来のパワー半導体装置の概要構成を模式的に
示す断面説明図、第８図は第７図に示すパワー半導体装
置における等価回路図、第９図は第７図、第８図のパワ
ー半導体装置における電流−電圧特性を示す説明図であ
る。１・・・・エミッタ（Ｅ）、　２・・・・ゲート（Ｇ）
、３・・・・コレクタ（Ｃ）、４・・・・ゲートポリシリコン層（ゲート電極）、５・
・・・ｎ−ベース領域、７・・・・ｐ゛シリコン基板８
・・・・ｎ１ソース領域、９ａ、　９ｂ・・・・金属電極層（エミッタ電極。コレクタ電極）、１０・・・・ゲート絶縁膜、１１・・・・ｎバッファ層
、２０・・・・ｎ′″ドレイン領域、２２・・・・ＮＰＮ）ランリスタ、２３・・・・ＰＮＰ　トランジスタ、３０・・・・ターンオン用のＭＯＳＦＥＴ、３１・・・
・トリガ用のＭＯＳＦＥＴ、３２・・・・ターンオフ用
のＭ＜）ＳＦＥＴ、３３・・・・第１のｐベース領域、３４・・・・第２のｐベース領域。特許比願人富士電機株式会社

Claims

【特許請求の範囲】

（１）第１導伝型コレクタ領域上に第２導伝型ベース領
域を形成したシリコン薄板を基板とし、上記基板上にゲ
ート絶縁膜を介してそれぞれ異なる幅に選択的に積層さ
れた幅広と幅狭の複数のゲートポリシリコン層と、前記
幅広のゲートポリシリコン層をマスクとして熱拡散によ
り形成された第１導伝型ベース領域と、さらに前記複数
のゲートポリシリコン層のそれぞれををマスクとして前
記第１導伝型ベース領域よりもそれぞれ浅く形成された
第２導伝型のドレイン領域とソース領域とをもち、その
うち、幅広のポリシリコン層から遠い側のソース領域上
には前記第１導伝型のベース領域と短絡するように接触
するエミッタ電極を備え、前記第２の導伝型ベース領域
と前記ドレイン領域とソース領域とは、前記ゲートポリ
シリコン層にゲート電圧を印加したとき、前記第１導伝
型ベース領域の表面に形成される複数のチャネルを介し
て電気的に接続されることを特徴とする半導体装置。
（２）前記幅広と幅狭のゲートポリシリコン層の間のド
レイン層は少なくとも、その領域の一部で前記ゲートポ
リシリコン層と重なっていることを特徴とする請求項１
記載の半導体装置。
（３）第１導伝型コレクタ領域上に、第２導伝型ベース
領域を形成したシリコン薄板を基板とし、上記基板上に
ゲート絶縁膜を介してそれぞれ第１と第２の開口部を持
つゲートポリシリコン層と、上記第１と第２の開口部を
マスクとして熱拡散により形成された第１導伝型ベース
領域と、更に前記ゲートポリシリコン層をマスクとして
前記第１導伝型ベース領域よりも浅くかつ高濃度に形成
された第２導伝型のドレイン領域とソース領域とを持ち
、上記第１と第２の第１導伝型領域が接触しないように
形成されたことを特徴とする半導体装置。