JPS6325973A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6325973A JPS6325973A JP16795486A JP16795486A JPS6325973A JP S6325973 A JPS6325973 A JP S6325973A JP 16795486 A JP16795486 A JP 16795486A JP 16795486 A JP16795486 A JP 16795486A JP S6325973 A JPS6325973 A JP S6325973A
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- 239000000758 substrate Substances 0.000 abstract description 16
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- 230000000694 effects Effects 0.000 description 4
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- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
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- Bipolar Transistors (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に係り、特に低電圧域での電圧電流
変換の歪が小さく、ＯＮ抵抗が小さいアナログスイッチ
ング半導体装置に関する。
変換の歪が小さく、ＯＮ抵抗が小さいアナログスイッチ
ング半導体装置に関する。
アイ イー デー エム（ＩＥＤＭ：インターナショナ
ル エレクトロン デバイシズ ミーティング） １９
８５年の第７４４頁〜第７４７頁に示された従来のＩｎ
５ｕｌａｔｅｄ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒｓ
（以下工ＧＴ）を第１０図に示す。１はｎ形半導体基板
、２はＰ形ベース層、３はｎ形バッファ届、４はｎ形エ
ミッタ層、５はｐ形エミッタ層、６，７．８は絶縁膜、
９はレート効果対策としてのショートエミッタをなすカ
ソード電極、１０は、ゲート電極、１１はアノード電極
である。尚、半導体基板１とｎ形バッファ層はｎ形ベー
ス層として働く。
ル エレクトロン デバイシズ ミーティング） １９
８５年の第７４４頁〜第７４７頁に示された従来のＩｎ
５ｕｌａｔｅｄ Ｇａｔｅ Ｔｒａｎｓｉｓｔｏｒｓ
（以下工ＧＴ）を第１０図に示す。１はｎ形半導体基板
、２はＰ形ベース層、３はｎ形バッファ届、４はｎ形エ
ミッタ層、５はｐ形エミッタ層、６，７．８は絶縁膜、
９はレート効果対策としてのショートエミッタをなすカ
ソード電極、１０は、ゲート電極、１１はアノード電極
である。尚、半導体基板１とｎ形バッファ層はｎ形ベー
ス層として働く。
このような構造において７ノードカソード電圧（ＶＡＫ
）とアノード電流（工＾）の関係は第１１図に示すよう
にゲート電圧によって変化する。すなわち、アノード電
極１１がカソード電極９より電位が高い場合において１
曲線ａはゲート電圧がＯｖの状態でブレークオーバ電圧
までアノード電流を阻止するが１曲線す、ｃの様にゲー
ト電圧を上げるに従って、ｐ形ベースＭ２にｎ形反転層
ができ、ｐ形エミッタ層５−ｎ形バッファＪｆＪ ３−
ｎ形半導体基板１−上記ｎ形反転層−ｎ形エミッタ層
４の間にダイオードが形成され、ダイオード特性を示し
た後、ｎチャネルＭＯＳトランジスタ特性となり所定の
アノードカソード電圧を越えると負性抵抗を示した後オ
ンする。逆にカソード電極９がアノード電極１１より電
位が高い場合においてはゲート電圧によらずブレークダ
ウン電圧まで７ノード電流を阻止する。
）とアノード電流（工＾）の関係は第１１図に示すよう
にゲート電圧によって変化する。すなわち、アノード電
極１１がカソード電極９より電位が高い場合において１
曲線ａはゲート電圧がＯｖの状態でブレークオーバ電圧
までアノード電流を阻止するが１曲線す、ｃの様にゲー
ト電圧を上げるに従って、ｐ形ベースＭ２にｎ形反転層
ができ、ｐ形エミッタ層５−ｎ形バッファＪｆＪ ３−
ｎ形半導体基板１−上記ｎ形反転層−ｎ形エミッタ層
４の間にダイオードが形成され、ダイオード特性を示し
た後、ｎチャネルＭＯＳトランジスタ特性となり所定の
アノードカソード電圧を越えると負性抵抗を示した後オ
ンする。逆にカソード電極９がアノード電極１１より電
位が高い場合においてはゲート電圧によらずブレークダ
ウン電圧まで７ノード電流を阻止する。
第１２図は従来のｐチャネル間Ｏｓトランジスタである
。１は半導体基板、１２はドレイン層、１３はソース層
、１４，１５．１６は絶縁膜、１７はドレイン電極、１
８はソース電極及び１９はゲート電極である。第１２図
においてドレイン電圧（ＶＤＪＩ）とドレイン電流（Ｉ
Ｄ）の関係は、第１３図曲線ｄ−ｇで示す様にゲート電
圧によって変化する。すなわち、ゲート電極１９にゲー
ト電圧を印加することによりゲート電極１９下にある半
導体基板１で反転層が生じ、ソースＭ１３から反転層を
経てドレイン層１２へとドレイン電流（Ｉｎ）が流れる
。この場合、ドレイン電流はゲート電圧が高い程多く流
れるが、ドレイン電圧が低い領域では抵抗成分（オン抵
抗）でもって電圧−電流特性はリニアとなり、ドレイン
電圧を高くすると、二次曲線となる。さらにドレイン電
圧を高くすると、反転層はピンチオフしてドレイン電圧
は飽和し、やがて所定のドレイン電圧をもって降伏する
。
。１は半導体基板、１２はドレイン層、１３はソース層
、１４，１５．１６は絶縁膜、１７はドレイン電極、１
８はソース電極及び１９はゲート電極である。第１２図
においてドレイン電圧（ＶＤＪＩ）とドレイン電流（Ｉ
Ｄ）の関係は、第１３図曲線ｄ−ｇで示す様にゲート電
圧によって変化する。すなわち、ゲート電極１９にゲー
ト電圧を印加することによりゲート電極１９下にある半
導体基板１で反転層が生じ、ソースＭ１３から反転層を
経てドレイン層１２へとドレイン電流（Ｉｎ）が流れる
。この場合、ドレイン電流はゲート電圧が高い程多く流
れるが、ドレイン電圧が低い領域では抵抗成分（オン抵
抗）でもって電圧−電流特性はリニアとなり、ドレイン
電圧を高くすると、二次曲線となる。さらにドレイン電
圧を高くすると、反転層はピンチオフしてドレイン電圧
は飽和し、やがて所定のドレイン電圧をもって降伏する
。
第１０図に示した様なｐｎｐｎ構造の半導体装置におい
ては大電流域におけるオン抵抗は小さいが１通電電流が
ｐｎ接合を必ず通らなければならないのでｐｎ接合のも
つ非線形特性により低電圧域において電圧電流変換に歪
が生じるという問題がある。一方第１２図に示した様な
ＭＯＳ）−ランジスタでは、ｐｎ接合を通らずに電流を
流せるため低電圧域における電圧電流変換は歪を生じな
いが、大電流領域でオン抵抗が極めて高いという開運が
ある５ 従って１本発明の目的は、低電圧域で歪を生ずることな
く電圧電流変換が可能であり、また、大電流域では低い
オン抵抗である半導体装置を提供することにある。
ては大電流域におけるオン抵抗は小さいが１通電電流が
ｐｎ接合を必ず通らなければならないのでｐｎ接合のも
つ非線形特性により低電圧域において電圧電流変換に歪
が生じるという問題がある。一方第１２図に示した様な
ＭＯＳ）−ランジスタでは、ｐｎ接合を通らずに電流を
流せるため低電圧域における電圧電流変換は歪を生じな
いが、大電流領域でオン抵抗が極めて高いという開運が
ある５ 従って１本発明の目的は、低電圧域で歪を生ずることな
く電圧電流変換が可能であり、また、大電流域では低い
オン抵抗である半導体装置を提供することにある。
Ｃ問題点を解決するための手段ズ
以上の問題点を解決するために第１０図に示した従来の
ＩＧＴにおいて、その半導体基板をソースとし、アノー
ド層中に形成した反対導電型の領域をドレイン層とし、
且つソースとドレインの間の上記アノード層にチャネル
を形成する様にゲート電極を設けたＭＯＳトランジスタ
を具備せしめる。かつ上記ドレイン層と上記アノード層
を直接あるいは抵抗を介して接続する。そして、上記の
ＭＯＳトランジスタとカソード側のＭＯＳトランジスタ
を同時にゲート信号で駆動する。
ＩＧＴにおいて、その半導体基板をソースとし、アノー
ド層中に形成した反対導電型の領域をドレイン層とし、
且つソースとドレインの間の上記アノード層にチャネル
を形成する様にゲート電極を設けたＭＯＳトランジスタ
を具備せしめる。かつ上記ドレイン層と上記アノード層
を直接あるいは抵抗を介して接続する。そして、上記の
ＭＯＳトランジスタとカソード側のＭＯＳトランジスタ
を同時にゲート信号で駆動する。
本構造によりアノード層上に形成されたゲート及びｐ形
ベース上に形成されたゲートの両方にオン信号を加え、
且つ、７ノ一ドカソード間を順バイアスにすると低電圧
域であっても主電流は両ＭＯＳトランジスタを介して流
れはじめる。この結果、電流通路の途中に接合が介在し
ないので低ス層を電流が流れて生じる電圧降下で１両層
が形成するｐｎ接合をビルドアップすると、ｐ形アノー
ド層からｎ形ベース層へ正孔が注入され、ｎ形カソード
層からｐ形ベース層を介してｎ形ベース層へ電子が注入
される。その結果、サイリスタアクションを起し、オン
抵抗を小さくせしめることができる。
ベース上に形成されたゲートの両方にオン信号を加え、
且つ、７ノ一ドカソード間を順バイアスにすると低電圧
域であっても主電流は両ＭＯＳトランジスタを介して流
れはじめる。この結果、電流通路の途中に接合が介在し
ないので低ス層を電流が流れて生じる電圧降下で１両層
が形成するｐｎ接合をビルドアップすると、ｐ形アノー
ド層からｎ形ベース層へ正孔が注入され、ｎ形カソード
層からｐ形ベース層を介してｎ形ベース層へ電子が注入
される。その結果、サイリスタアクションを起し、オン
抵抗を小さくせしめることができる。
このように本構造により低電流域での線形性を維持しつ
つ、大電流域での低いオン抵抗を実現できる。
つ、大電流域での低いオン抵抗を実現できる。
以下本発明を実施例によって具体的に説明する。
第１図は本発明を適用したＩＧＴの基本的構造の断面を
示す第１の実施例である。第２図は等価回路である。１
はｎ形半導体基板、２はＰ形ベース暦、４はｎ形エミッ
タ層、５はｐ形エミッタ層。
示す第１の実施例である。第２図は等価回路である。１
はｎ形半導体基板、２はＰ形ベース暦、４はｎ形エミッ
タ層、５はｐ形エミッタ層。
６．７，８，２０，２３．２４は絶縁膜、９はカソード
電極、１０は第１ゲート電極、１１はアノード電極、２
１は第２ゲート電極、２２はドレイン電極、２Ｓはドレ
イン層である。製法は従来のものと同じである。
電極、１０は第１ゲート電極、１１はアノード電極、２
１は第２ゲート電極、２２はドレイン電極、２Ｓはドレ
イン層である。製法は従来のものと同じである。
本発明の特徴はｐ形アノード層５の中にＭＯＳトランジ
スタのｎ形ドレイン［２５を例えばセルファラインを用
いた二重拡散により形成し、ｎ形基板１をソースとし、
且つ、セルファラインを用いたｐルアノード層上に絶縁
膜（例えばＳ ｉ ０ｘ）７．２０を介してゲート電極
２１を設けｎチャネルＭＯＳトランジスタを形成した事
である。ここでｎ形基板１の不純物濃度は２ 、５ Ｘ
１０ Ｌ４ａｍ−’。
スタのｎ形ドレイン［２５を例えばセルファラインを用
いた二重拡散により形成し、ｎ形基板１をソースとし、
且つ、セルファラインを用いたｐルアノード層上に絶縁
膜（例えばＳ ｉ ０ｘ）７．２０を介してゲート電極
２１を設けｎチャネルＭＯＳトランジスタを形成した事
である。ここでｎ形基板１の不純物濃度は２ 、５ Ｘ
１０ Ｌ４ａｍ−’。
峯形Ｍ２，５の表面不純物濃度は５Ｘ１０１６■−８゜
ｎ十形層の表面不純物濃度は５ Ｘ Ｉ Ｏ”ａｌ−”
、ゲート絶縁膜厚は０．１μｍ程度である。ｎチャネル
ＭＯＳトランジスタのしきい値電圧は、セルフイ アラｐンを用いた二重拡散によりゲート絶縁膜下の不純
物濃度を低下させることができるために数■程度に低く
できる。又、ｐ形アノードＭ５とｐ形ベース層２の距離
は７０μｍ程度にすればアノード・カソード間の耐圧は
順逆共３５０Ｖ程度である。この構造によればｐ形エミ
ッタ層５とＭＯＳトランジスタ（Ｍ２）のドレイン層２
５を短終又は抵抗Ｒ工をもって接続した後、第１ゲート
電極１０．第２ゲート電極２１のそれぞれにＭＯＳトラ
ンジスタがオンする様ゲート電圧を同時に印加し７ノー
ド電極１１とカソード電極、９の間に順方向電圧を加え
ると、第３図のＶ−Ｉ特性が得られる。即ち第２図の等
価回路に示すように、従来より存在する各トランジスタ
Ｑ１．Ｑｔ 、Ｍｓ、ショートエミッタ抵抗Ｒにに新た
にトランジスタＭｚ ＋ Ｑｓ ｒ （場合によって
Ｒｚ）を付加したことにより、低電圧域（ＩＶ程度）に
おいて電流はアノード５→抵抗Ｒ１→ＭＯＳトランジス
タＭ２→ｎ形基板１→ＭＯＳトランジスタＭｔ→カソー
ド４と流れｐｎ接合を通らないため電圧電流変換を歪な
く行える。素子サイズやＲ１にもよるが、７ノ一ドカソ
ード間の抵抗値は２にΩ程度を十分に作れる。又、大電
流域（数百ｍ Ａ ）においてはｐ形アノード層５とｎ
形基板１のｐｎ接合がビルドアップするためｐ形アノー
ド層５．ｎ形基板１゜ｐ形ベース層２．ｎ形カソード層
４からなるサイリスタ部分がオンし、その部分のオン抵
抗は約Ｐｎ接合１つ分と小さくてすむ、第４図は素子を
駆動するための基本回路の一例である。ゲートからホト
カプラＰ１ 、Ｐ２を通じてしきい値電圧以上の電圧Ｖ
ｚ 、Ｖ２をそれぞれのドレインより印加できる。この
駆動回路によればアノード電位がカソード電位より十分
窩い場合はいかなるカソード電位でも確実にオンできる
。
ｎ十形層の表面不純物濃度は５ Ｘ Ｉ Ｏ”ａｌ−”
、ゲート絶縁膜厚は０．１μｍ程度である。ｎチャネル
ＭＯＳトランジスタのしきい値電圧は、セルフイ アラｐンを用いた二重拡散によりゲート絶縁膜下の不純
物濃度を低下させることができるために数■程度に低く
できる。又、ｐ形アノードＭ５とｐ形ベース層２の距離
は７０μｍ程度にすればアノード・カソード間の耐圧は
順逆共３５０Ｖ程度である。この構造によればｐ形エミ
ッタ層５とＭＯＳトランジスタ（Ｍ２）のドレイン層２
５を短終又は抵抗Ｒ工をもって接続した後、第１ゲート
電極１０．第２ゲート電極２１のそれぞれにＭＯＳトラ
ンジスタがオンする様ゲート電圧を同時に印加し７ノー
ド電極１１とカソード電極、９の間に順方向電圧を加え
ると、第３図のＶ−Ｉ特性が得られる。即ち第２図の等
価回路に示すように、従来より存在する各トランジスタ
Ｑ１．Ｑｔ 、Ｍｓ、ショートエミッタ抵抗Ｒにに新た
にトランジスタＭｚ ＋ Ｑｓ ｒ （場合によって
Ｒｚ）を付加したことにより、低電圧域（ＩＶ程度）に
おいて電流はアノード５→抵抗Ｒ１→ＭＯＳトランジス
タＭ２→ｎ形基板１→ＭＯＳトランジスタＭｔ→カソー
ド４と流れｐｎ接合を通らないため電圧電流変換を歪な
く行える。素子サイズやＲ１にもよるが、７ノ一ドカソ
ード間の抵抗値は２にΩ程度を十分に作れる。又、大電
流域（数百ｍ Ａ ）においてはｐ形アノード層５とｎ
形基板１のｐｎ接合がビルドアップするためｐ形アノー
ド層５．ｎ形基板１゜ｐ形ベース層２．ｎ形カソード層
４からなるサイリスタ部分がオンし、その部分のオン抵
抗は約Ｐｎ接合１つ分と小さくてすむ、第４図は素子を
駆動するための基本回路の一例である。ゲートからホト
カプラＰ１ 、Ｐ２を通じてしきい値電圧以上の電圧Ｖ
ｚ 、Ｖ２をそれぞれのドレインより印加できる。この
駆動回路によればアノード電位がカソード電位より十分
窩い場合はいかなるカソード電位でも確実にオンできる
。
第５図は本発明を適用したＩＧＴの断面を示す第２の実
施例である。第１図と同一のものには同じ記号をつけで
ある。２８．２９はそれぞれｎ形基板中に設けられたド
レイン、ソース層、３ｏはｎ＋コンタクト層、２６はソ
ース電極、３１はドレイン電極及びｎ＋コンタクト電極
、３２，３３゜３４は絶縁膜、２７は３２，３３をゲー
１へ酸化間とする第３ゲート電極である。第１の実施例
と同様にアノード層５とソース層２９を直接又は抵抗を
介して接続する。第３ゲート電極２７へはソース層２９
に対し負となる電位のゲート信号が与えられる。ここで
は第１図、第２図におけるＲにが小、ＭＯＳトランジス
タＭ１のチャネル抵抗が大である時を考える。駆動回路
の基準電位をカソードに固定し、それぞれのゲートにＭ
ＯＳ）−ランジスタＭｌ 、Ｍｘがオンするのに十分な
ゲート電圧Ｖ ａ １． Ｖ ｏ ｘを印加後、アノー
ド電圧を上げると、第６図のｊに示すＶ−Ｉ特性が得ら
れる。低電圧域においてはＭＯＳトランジスタＭ２は十
分に機能しているが、アノード電圧が上昇するに従いＭ
ＯＳトランジスタＭ２のゲート・ソース間の電圧差がな
くなりオフする。やがて、Ｐ形エミッタ層５とｎ形基板
１間がビルドアップするためＩＧＴの抵抗値が変化しこ
の部分で電圧電流変換に歪を生じる。しかし第２の実施
例によれば第３ゲート電極２７をｐ形エミッタ５から一
定電圧に固定していてもアノード電圧が上昇するとドレ
イン層２９とソースＭ２８の間にチャネルが発生する様
になっている。従って特性は第６図の曲線ｊの様にはな
らず、第６図の曲線ｋに示す様に線形になり電圧電流変
換歪は生じない。第２の実施例ではｐチャネルＭＯＳ）
−ランジスタで補うことのできないアノード電位上昇に
伴う電圧電流変換の非線形部を極性の異なるｎチャネル
ＭＯＳトランジスタで行うことを特徴とする。
施例である。第１図と同一のものには同じ記号をつけで
ある。２８．２９はそれぞれｎ形基板中に設けられたド
レイン、ソース層、３ｏはｎ＋コンタクト層、２６はソ
ース電極、３１はドレイン電極及びｎ＋コンタクト電極
、３２，３３゜３４は絶縁膜、２７は３２，３３をゲー
１へ酸化間とする第３ゲート電極である。第１の実施例
と同様にアノード層５とソース層２９を直接又は抵抗を
介して接続する。第３ゲート電極２７へはソース層２９
に対し負となる電位のゲート信号が与えられる。ここで
は第１図、第２図におけるＲにが小、ＭＯＳトランジス
タＭ１のチャネル抵抗が大である時を考える。駆動回路
の基準電位をカソードに固定し、それぞれのゲートにＭ
ＯＳ）−ランジスタＭｌ 、Ｍｘがオンするのに十分な
ゲート電圧Ｖ ａ １． Ｖ ｏ ｘを印加後、アノー
ド電圧を上げると、第６図のｊに示すＶ−Ｉ特性が得ら
れる。低電圧域においてはＭＯＳトランジスタＭ２は十
分に機能しているが、アノード電圧が上昇するに従いＭ
ＯＳトランジスタＭ２のゲート・ソース間の電圧差がな
くなりオフする。やがて、Ｐ形エミッタ層５とｎ形基板
１間がビルドアップするためＩＧＴの抵抗値が変化しこ
の部分で電圧電流変換に歪を生じる。しかし第２の実施
例によれば第３ゲート電極２７をｐ形エミッタ５から一
定電圧に固定していてもアノード電圧が上昇するとドレ
イン層２９とソースＭ２８の間にチャネルが発生する様
になっている。従って特性は第６図の曲線ｊの様にはな
らず、第６図の曲線ｋに示す様に線形になり電圧電流変
換歪は生じない。第２の実施例ではｐチャネルＭＯＳ）
−ランジスタで補うことのできないアノード電位上昇に
伴う電圧電流変換の非線形部を極性の異なるｎチャネル
ＭＯＳトランジスタで行うことを特徴とする。
尚、第６図における曲ｍｈは一般的なダイオードのＶ−
Ｉ特性曲線であり、また、ｉはそのようなダイオードに
抵抗を直列接続した時のＶ−Ｉ特性曲線で、曲線Ｊｔｋ
との比較のために示したものである。
Ｉ特性曲線であり、また、ｉはそのようなダイオードに
抵抗を直列接続した時のＶ−Ｉ特性曲線で、曲線Ｊｔｋ
との比較のために示したものである。
第７図は本発明を適用したＩＧＴの断面を示す第３の実
施例である。第５図と同一のものには同じ記号をつけで
ある。第２の実施例ではｐチャネルＭＯＳトランジスタ
のソース、ドレイン層は独立に形成されていたが、ここ
ではドレイン層をｐ形アノード層５と共有させ小型化を
図ったものである。アノード・ドレイン間を短絡又は抵
抗をもって接続していたものをソース層２８とｎ＋コン
タクト層３０の間で行う、特性的には実施例２と同じで
ある。尚、３５はドレイン１！極、３６゜３８は絶縁膜
、３７はｎ＋コンタクト電極である。
施例である。第５図と同一のものには同じ記号をつけで
ある。第２の実施例ではｐチャネルＭＯＳトランジスタ
のソース、ドレイン層は独立に形成されていたが、ここ
ではドレイン層をｐ形アノード層５と共有させ小型化を
図ったものである。アノード・ドレイン間を短絡又は抵
抗をもって接続していたものをソース層２８とｎ＋コン
タクト層３０の間で行う、特性的には実施例２と同じで
ある。尚、３５はドレイン１！極、３６゜３８は絶縁膜
、３７はｎ＋コンタクト電極である。
ドレイン電極３５とｎ＋コンタクト電１１ｉ３７は直接
又は抵抗を介して接続する。
又は抵抗を介して接続する。
第８図は本発明を適用したＭＯＳサイリスタの断面を示
した第４の実施例である。第７図と同じものには同じ記
号をつけである。第９図は電気的等価回路である。ここ
でもｐ形エミッタ層５とＭＯＳトランジスタ（Ｍ２）の
ドレイン、１ｉ１２５は短絡又は抵抗Ｒ１をもって接続
されている。３９はｐ形エミッタ層５をドレイン、ｐ形
ベース層２をソース層とするｐチャネルＭＯＳ）−ラン
ジスタの第３ゲート電極である。４０はｐベース電極、
Ｒｃにはｐベース電極４０とカソード電極９の間に抵抗
Ｒにの代りに設けたショートエミッタ抵抗である０本構
造ではアノード電極１１の電位がカソード電極９より高
い場合、ゲート駆動回路の基準電位より見たカソード電
極９の電位の高低にかかられず容易にオンできる。カソ
ードｆｆ電極９の電位がゲート駆動回路の基準電位より
低い時は、第１ゲート１０と第２ゲート２１を使えば駆
動回路より高電圧を印加しなくても容易に低電圧域にお
ける電圧電流変換を歪なく行うことができ、且つ低オン
抵抗を実現できる。動作は第１の実施例と同じである。
した第４の実施例である。第７図と同じものには同じ記
号をつけである。第９図は電気的等価回路である。ここ
でもｐ形エミッタ層５とＭＯＳトランジスタ（Ｍ２）の
ドレイン、１ｉ１２５は短絡又は抵抗Ｒ１をもって接続
されている。３９はｐ形エミッタ層５をドレイン、ｐ形
ベース層２をソース層とするｐチャネルＭＯＳ）−ラン
ジスタの第３ゲート電極である。４０はｐベース電極、
Ｒｃにはｐベース電極４０とカソード電極９の間に抵抗
Ｒにの代りに設けたショートエミッタ抵抗である０本構
造ではアノード電極１１の電位がカソード電極９より高
い場合、ゲート駆動回路の基準電位より見たカソード電
極９の電位の高低にかかられず容易にオンできる。カソ
ードｆｆ電極９の電位がゲート駆動回路の基準電位より
低い時は、第１ゲート１０と第２ゲート２１を使えば駆
動回路より高電圧を印加しなくても容易に低電圧域にお
ける電圧電流変換を歪なく行うことができ、且つ低オン
抵抗を実現できる。動作は第１の実施例と同じである。
逆にカソード電極９の電位がゲート駆動回路の基準電位
より高い場合においては、第３ゲート電極３９を使えば
同様にオンできる。この時低電流領域ではｐ形アノード
層５→ＭＯＳトランジスタ（Ｍａ）→ｐ形ベース層２→
抵抗ＲＧＫ→カソード電極９とｐｎ接合を介することな
く流れるので電圧電流変換を歪なく行うことができる。
より高い場合においては、第３ゲート電極３９を使えば
同様にオンできる。この時低電流領域ではｐ形アノード
層５→ＭＯＳトランジスタ（Ｍａ）→ｐ形ベース層２→
抵抗ＲＧＫ→カソード電極９とｐｎ接合を介することな
く流れるので電圧電流変換を歪なく行うことができる。
又大電流領域ではｐ形ベース層２とｎ十形エミツタ層４
間でビルドアップするため、ｐｎｐｎがオンするのでオ
ン抵抗を／ｈさくせしめることができる。即ち、第１〜
３の実施例ではカソード電極９の電位がゲート駆動回路
の基準電位より高い場合は、ゲート駆動回路より（カソ
ード電極の電位子しきい値電圧）以上の電圧を発生しな
ければ装置を駆動できない０本実施例ではこの点を改良
し、ゲート駆動回路からは数Ｖのゲート信号のみでカソ
ードの電位の高低には関係なく装置を駆動でき所望の特
性を得ることができる。
間でビルドアップするため、ｐｎｐｎがオンするのでオ
ン抵抗を／ｈさくせしめることができる。即ち、第１〜
３の実施例ではカソード電極９の電位がゲート駆動回路
の基準電位より高い場合は、ゲート駆動回路より（カソ
ード電極の電位子しきい値電圧）以上の電圧を発生しな
ければ装置を駆動できない０本実施例ではこの点を改良
し、ゲート駆動回路からは数Ｖのゲート信号のみでカソ
ードの電位の高低には関係なく装置を駆動でき所望の特
性を得ることができる。
以上のようにＩＧＴやＭＯＳサイリスタについて低電圧
域におけるＶ−Ｉ特性の直線性と低オン抵抗を兼ね合せ
た半導体アナログスイッチを実現しうる実施例を説明し
たが、本発明は、これらの実施例に限定されるものでは
なくゲートターンオフＭＯＳサイリスタ等にも同様に適
用できる。
域におけるＶ−Ｉ特性の直線性と低オン抵抗を兼ね合せ
た半導体アナログスイッチを実現しうる実施例を説明し
たが、本発明は、これらの実施例に限定されるものでは
なくゲートターンオフＭＯＳサイリスタ等にも同様に適
用できる。
また、本発明は各半導体層の導電型を逆転せしめた構成
のものであっても同様の作用効果が得られる。
のものであっても同様の作用効果が得られる。
以上に述べた様に本発明によれば、低電圧域において電
圧電流変換を歪なく行う事ができ、大電流域においては
オン抵抗が小さい半導体装置を得ることができる。
圧電流変換を歪なく行う事ができ、大電流域においては
オン抵抗が小さい半導体装置を得ることができる。
第１図は本発明の一実施例になるＩＧＴの基本的構造を
示す断面図、第２図、第３図は第１因に示すＩＧＴの電
気的等価回路、及びＶ−■特性、第４図は駆動回路の一
例を含む等価回路、第５図は本発明の第２の実施例にな
るＩＧＴの基本的構造を示す断面図、第６図は第５図の
ＩＧＴの低電圧域でのＶ−Ｉ特性、第７図は本発明の第
３の実施例になるＩＧＴの基本的構造を示す断面図、第
８図、第９図は本発明の第４の実施例になるＩＧＴの基
本的構造を示す断面図と等価回路、第１０図は従来形の
ＩＧＴの断面図、第１１図は第１０図のＩＧＴのＶ−Ｉ
特性、第１２図は従来形のｐチャネルＭＯＳトランジス
タの断面図、第１３図は第１２図のＶ−Ｉ特性である。 １・・・半導体基板、２・・・ｐ形ベース層、３・・・
ｎ形バフツア層、４・・・ｎ形エミッタ層、５・・・ｐ
形エミッタ層、６，７，８，１４，１５，１６，２０゜
２３．２４，３２，３３，３４，３６，３８・・・絶縁
膜、９，１０，１１，１７，１８，１９，２１゜２２．
２６，２７，３１，３７．３９・・・電極。 β＼
示す断面図、第２図、第３図は第１因に示すＩＧＴの電
気的等価回路、及びＶ−■特性、第４図は駆動回路の一
例を含む等価回路、第５図は本発明の第２の実施例にな
るＩＧＴの基本的構造を示す断面図、第６図は第５図の
ＩＧＴの低電圧域でのＶ−Ｉ特性、第７図は本発明の第
３の実施例になるＩＧＴの基本的構造を示す断面図、第
８図、第９図は本発明の第４の実施例になるＩＧＴの基
本的構造を示す断面図と等価回路、第１０図は従来形の
ＩＧＴの断面図、第１１図は第１０図のＩＧＴのＶ−Ｉ
特性、第１２図は従来形のｐチャネルＭＯＳトランジス
タの断面図、第１３図は第１２図のＶ−Ｉ特性である。 １・・・半導体基板、２・・・ｐ形ベース層、３・・・
ｎ形バフツア層、４・・・ｎ形エミッタ層、５・・・ｐ
形エミッタ層、６，７，８，１４，１５，１６，２０゜
２３．２４，３２，３３，３４，３６，３８・・・絶縁
膜、９，１０，１１，１７，１８，１９，２１゜２２．
２６，２７，３１，３７．３９・・・電極。 β＼
Claims (1)
- 【特許請求の範囲】 １、導電形が隣接相互で異なる第１〜第５の５個の半導
体層を有し、第１〜第３の３個の半導体層、第３〜第５
の３個の半導体層は第２、第４半導体層をチャネル領域
とした第１、第２のＭＯＳトランジスタを形成し、第１
、第２の両ＭＯＳトランジスタのゲートには、同時にゲ
ート信号が印加され、第１、第２の半導体層は抵抗を介
してあるいは直接接続され、第２、第５の半導体層に第
１、第２の主端子が設けられていることを特徴とする半
導体装置。 ２、導電形が隣接相互で異なる第１〜第５の半導体層を
有し、第１〜第３の半導体層、第３〜第５の半導体層は
第２、第４の半導体層をチャネル領域とした第１、第２
のＭＯＳトランジスタを形成し、第１、第２の半導体層
間に第３のＭＯＳトランジスタが設けられ、第１〜第３
のＭＯＳトランジスタのゲートには同時にゲート信号が
印加され、第１、第２の半導体層は直接あるいは抵抗を
介して接続され、第２、第５の半導体層に第１、第２の
主端子が設けられていることを特徴とする半導体装置。 ３、隣接相互が導電形が順次異なる第１〜第５の半導体
層を有し、第１〜第３の半導体層、第３〜第５の半導体
層は第２、第４の半導体層をチャネルとする第１、第２
のＭＯＳトランジスタを形成し、第２〜第４の半導体層
は第３の半導体層をチャネル領域とする第３のＭＯＳト
ランジスタを形成し、第１〜第３のＭＯＳトランジスタ
のゲートにはゲート信号が同時に加えられ、第１、第２
の半導体層は直接あるいは抵抗を介して接続され、第２
、第５の半導体層に第１、第２の主端子が設けられてい
ることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16795486A JPH0680825B2 (ja) | 1986-07-18 | 1986-07-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16795486A JPH0680825B2 (ja) | 1986-07-18 | 1986-07-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6325973A true JPS6325973A (ja) | 1988-02-03 |
| JPH0680825B2 JPH0680825B2 (ja) | 1994-10-12 |
Family
ID=15859123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16795486A Expired - Lifetime JPH0680825B2 (ja) | 1986-07-18 | 1986-07-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0680825B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0278275A (ja) * | 1988-09-14 | 1990-03-19 | Hitachi Ltd | 出力回路 |
| JPH04174564A (ja) * | 1990-08-16 | 1992-06-22 | Fuji Electric Co Ltd | 半導体装置 |
| JPH04216674A (ja) * | 1990-02-28 | 1992-08-06 | American Teleph & Telegr Co <Att> | 横形ｍｏｓ制御形サイリスタ |
-
1986
- 1986-07-18 JP JP16795486A patent/JPH0680825B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0278275A (ja) * | 1988-09-14 | 1990-03-19 | Hitachi Ltd | 出力回路 |
| JPH04216674A (ja) * | 1990-02-28 | 1992-08-06 | American Teleph & Telegr Co <Att> | 横形ｍｏｓ制御形サイリスタ |
| JPH04174564A (ja) * | 1990-08-16 | 1992-06-22 | Fuji Electric Co Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0680825B2 (ja) | 1994-10-12 |
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