JPH0410659A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH0410659A JPH0410659A JP11345990A JP11345990A JPH0410659A JP H0410659 A JPH0410659 A JP H0410659A JP 11345990 A JP11345990 A JP 11345990A JP 11345990 A JP11345990 A JP 11345990A JP H0410659 A JPH0410659 A JP H0410659A
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- 239000012535 impurity Substances 0.000 claims abstract description 45
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- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 3
- 108091006146 Channels Proteins 0.000 description 21
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
- H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【産業上の利用分野１
本発明は、ｎチャンネル型トランジスタとＣてもまたｎ
チャンネル型トランジスタとしても選択的に動作し得る
薄膜トランジスタに関する。 【従来の技術】 従来、第１１図を伴って次に述べる薄膜１〜ランジスタ
が提案されている。 すなわち、ｎ型不純物またはｎ型不純物のいずれも意図
的に導入させていないか、十分低いｎ型不耗物濃度また
はｐ型不純物ｍ度を有する半導体膜でなるチャンネル形
成用領域１を有する。 また、チャンネル形成用領域１に異なる第１及び第２の
位置において、それぞれ連接しているソース領域２及び
ドレイン領域３を有する。 この場合、ソース領域２及びドレイン領域３は、ｎ型不
純物またはｎ型不純物を高濃度に導入している半導体領
域でなる。 さらに、チャンネル形成用領域１の主面上に、ソース領
域２及びドレイン領域３間の領域とゲート絶縁膜４を介
して対向して配されているゲート電極５を有する。 以上が、従来提案されている薄膜トランジスタである。 このような薄膜トランジスタによれば、ソース領域２及
びドレイン領域３間に負荷６を介して動作型１７を接続
している状態で、ゲート電極５に、ソース領域２を基準
として、制御電源８から、制御電圧を、ソース領域２及
びドレイン領域３がｎ型不純物を高濃度に導入している
かｎ型不純物を高濃度に導入しているかに応じた極性で
印加させれば、チャンネル形成用領域１のゲート絶縁膜
４側にｎチャンネルまたはｎチャンネルが形成されるた
め、負荷６に電源７から電流を供給さけることができ、
また、このような状態から、制御電圧の値を極性を加味
して変更すれば１．Ｆ述したｎ型チャンネルまたはｎ型
チャンネルが実質的になくなり、よって、負荷６に電流
が実質的に供給されなくなるか、負荷６に上述した場合
に比し小さな電流しか供給されない。 従って、第１１図に示す従来の薄膜トランジスタによれ
ば、スイ、ツチ素子としての機能を呈する。
チャンネル型トランジスタとしても選択的に動作し得る
薄膜トランジスタに関する。 【従来の技術】 従来、第１１図を伴って次に述べる薄膜１〜ランジスタ
が提案されている。 すなわち、ｎ型不純物またはｎ型不純物のいずれも意図
的に導入させていないか、十分低いｎ型不耗物濃度また
はｐ型不純物ｍ度を有する半導体膜でなるチャンネル形
成用領域１を有する。 また、チャンネル形成用領域１に異なる第１及び第２の
位置において、それぞれ連接しているソース領域２及び
ドレイン領域３を有する。 この場合、ソース領域２及びドレイン領域３は、ｎ型不
純物またはｎ型不純物を高濃度に導入している半導体領
域でなる。 さらに、チャンネル形成用領域１の主面上に、ソース領
域２及びドレイン領域３間の領域とゲート絶縁膜４を介
して対向して配されているゲート電極５を有する。 以上が、従来提案されている薄膜トランジスタである。 このような薄膜トランジスタによれば、ソース領域２及
びドレイン領域３間に負荷６を介して動作型１７を接続
している状態で、ゲート電極５に、ソース領域２を基準
として、制御電源８から、制御電圧を、ソース領域２及
びドレイン領域３がｎ型不純物を高濃度に導入している
かｎ型不純物を高濃度に導入しているかに応じた極性で
印加させれば、チャンネル形成用領域１のゲート絶縁膜
４側にｎチャンネルまたはｎチャンネルが形成されるた
め、負荷６に電源７から電流を供給さけることができ、
また、このような状態から、制御電圧の値を極性を加味
して変更すれば１．Ｆ述したｎ型チャンネルまたはｎ型
チャンネルが実質的になくなり、よって、負荷６に電流
が実質的に供給されなくなるか、負荷６に上述した場合
に比し小さな電流しか供給されない。 従って、第１１図に示す従来の薄膜トランジスタによれ
ば、スイ、ツチ素子としての機能を呈する。
しかしながら、第１１図に示す従来の薄膜トランジスタ
の場合、ソース領域２及びドレイン領域３がｎ型不純物
を高濃度に導入しているｆ’Ｘｐ型不純物を高濃度に導
入しているかに応じて、ｎチャンネル型トランジスタま
たはｎチャンネル型トランジスタとしてしか動作しない
。 このため、ソース領域２及びドレイン領域３がｎ型不純
物を高２１！度に導入している薄膜トランジスタと、ソ
ース領域及びドレイン領域がｎ型不純物を高濃度に導入
している薄膜トランジスタとの２つを用意しなければ、
薄膜トランジスタを用いた相補性トランジスタ回路を構
成することができない、という欠点を有していた。 よって、本発明は、上述した欠点のない、新規な薄膜ト
ランジスタを提案せんとするものである。 本願第１番目の発明による薄膜トランジスタは、■ｎ型
不純物またはｎ型不純物のいずれも意図的に導入させて
いないか、十分低いｎ型の不純物濃度またはｐ型の不純
物濃度を有する半導体薄膜でなるチャンネル形成用領域
と、■上記チャンネル形成用領域に異なる第１及び第２
の位置においてそれぞれ連接しているソース領域及びド
レイン領域と、■上記チャンネル形成用領域の主面上に
、上記ソース領域及びドレイン領域間の領域と第１のゲ
ート絶縁膜を介して上記ソース領域またはドレイン領域
側において局部的に対向して配されている第１のゲート
電極と、■上記チヤンネル形成用領域の上記第１のゲー
ト電極が配されている側と同じ主向上に、上記ソース領
域及びドレイン領域間の上記第１のゲート電極が対向し
ていない領域と第２のゲート絶縁膜を介して対向して配
されている第２のゲート電極とを有し、そして、■上記
ソース領域及びドレイン領域が、電子及び正孔の双方に
対して易流性を有する。 また、本願第２番目の発明による薄膜トランジスタは、
■ｎ型不純物またはｎ型不純物のいずれも意図的に導入
させていないか、十分低いｎ型の不純物濃度またはｐ型
の不純物濃度を有する半導体薄膜でなるチャンネル形成
用領域と、■上記チヤンネル形成用領域に異なる第１及
び第２の位置においてそれぞれ連接しているソース領域
及びドレイン領域と、■上記チャンネル形成用領域の第
１の主面上に、上記ソース領域及びドレイン領域間の領
域と第１のゲート絶縁膜を介して上記ソース領域または
ドレイン領域側において局部的に対向して配されている
第１のゲート電極と、■上記チヤンネル形成用領域の上
記第１の主面と対向している第２の主面上に、上記ソー
ス領域及びドレイン領域間の上記第１のゲート電極が対
向していない領域と第２のゲート絶縁膜を介して対向し
て配されている第２のゲート電極とを有し、そして、■
上記ソース領域及びドレイン領域が、電子及び正孔の双
方に対して易流性を有する。
の場合、ソース領域２及びドレイン領域３がｎ型不純物
を高濃度に導入しているｆ’Ｘｐ型不純物を高濃度に導
入しているかに応じて、ｎチャンネル型トランジスタま
たはｎチャンネル型トランジスタとしてしか動作しない
。 このため、ソース領域２及びドレイン領域３がｎ型不純
物を高２１！度に導入している薄膜トランジスタと、ソ
ース領域及びドレイン領域がｎ型不純物を高濃度に導入
している薄膜トランジスタとの２つを用意しなければ、
薄膜トランジスタを用いた相補性トランジスタ回路を構
成することができない、という欠点を有していた。 よって、本発明は、上述した欠点のない、新規な薄膜ト
ランジスタを提案せんとするものである。 本願第１番目の発明による薄膜トランジスタは、■ｎ型
不純物またはｎ型不純物のいずれも意図的に導入させて
いないか、十分低いｎ型の不純物濃度またはｐ型の不純
物濃度を有する半導体薄膜でなるチャンネル形成用領域
と、■上記チャンネル形成用領域に異なる第１及び第２
の位置においてそれぞれ連接しているソース領域及びド
レイン領域と、■上記チャンネル形成用領域の主面上に
、上記ソース領域及びドレイン領域間の領域と第１のゲ
ート絶縁膜を介して上記ソース領域またはドレイン領域
側において局部的に対向して配されている第１のゲート
電極と、■上記チヤンネル形成用領域の上記第１のゲー
ト電極が配されている側と同じ主向上に、上記ソース領
域及びドレイン領域間の上記第１のゲート電極が対向し
ていない領域と第２のゲート絶縁膜を介して対向して配
されている第２のゲート電極とを有し、そして、■上記
ソース領域及びドレイン領域が、電子及び正孔の双方に
対して易流性を有する。 また、本願第２番目の発明による薄膜トランジスタは、
■ｎ型不純物またはｎ型不純物のいずれも意図的に導入
させていないか、十分低いｎ型の不純物濃度またはｐ型
の不純物濃度を有する半導体薄膜でなるチャンネル形成
用領域と、■上記チヤンネル形成用領域に異なる第１及
び第２の位置においてそれぞれ連接しているソース領域
及びドレイン領域と、■上記チャンネル形成用領域の第
１の主面上に、上記ソース領域及びドレイン領域間の領
域と第１のゲート絶縁膜を介して上記ソース領域または
ドレイン領域側において局部的に対向して配されている
第１のゲート電極と、■上記チヤンネル形成用領域の上
記第１の主面と対向している第２の主面上に、上記ソー
ス領域及びドレイン領域間の上記第１のゲート電極が対
向していない領域と第２のゲート絶縁膜を介して対向し
て配されている第２のゲート電極とを有し、そして、■
上記ソース領域及びドレイン領域が、電子及び正孔の双
方に対して易流性を有する。
本願第１番目の発明及び本願第２番目の発明による薄膜
トランジスタによれば、第１１図で前述した従来の薄膜
トランジスタの場合と同様に、ソース領域及びドレイン
領域間に負荷を介して動作電源を接続している状態で、
第１及び第２のゲート電極に、ソース領域を基準として
、第１及び第２の制御電圧を予定ｐ同じ第１（または第
２）の極性でそれぞれ印加させれば、チャンネル形成用
領域の第１及び第２のゲート電極下の領域に、ｎチャン
ネル（またはｐチャンネル）が形成されるので、負荷に
、ソース領域及びドレイン領域を通って、動作電源から
電流を供給させることができ、また、このような状態か
ら、第１の制御電圧の値を極性を加味して変更させれば
、チャンネル形成用領域の第１のゲート電極下の領域に
形成されていたｎチャンネル（またはｐチャンネル）が
実質的になくなるかｐチャンネル（またはｎチャンネル
）に変更するので、負荷に電流が実質的に供給されなく
なる。 従って、本願第１番目の発明及び本願第２番目の発明に
よる薄膜トランジスタによれば、第１１図で前述した従
来の薄膜トランジスタの場合と同様に、スイッチ素子と
しての機能を呈する。 しかしながら、本願第１番目の発明及び本願第２番目の
発明による薄膜１−ランジスタの場合、第１及び第２の
制御電圧をともに第１の極性（例えば正極性）とすると
き、チＶンネル形成用領域の第１及び第２のグー１〜電
極下の領域にともにｐチヤンネルが形成されるので、ｎ
チャンネル型トランジスタとして動作し、また、第１及
び第２の制御電圧を第２の極性（第１の極性が正極性で
ある場合、負極性）とするとぎ、チャンネル形成用領域
の第１及び第２のゲート電極下の領域にともにｐチャン
ネルが形成されるので、同じ１つの薄膜トランジスタを
、ｎチャンネル型トランジスタとして動作させることが
できるとともに、ｎチャンネル型トランジスタとしても
動作させることができる。 従って、本願第１番目の発明及び本願第２番目の発明に
よる薄膜トランジスタによれば、その２つを用いること
によって、相補性トランジスタ回路を構成することがで
きる。
トランジスタによれば、第１１図で前述した従来の薄膜
トランジスタの場合と同様に、ソース領域及びドレイン
領域間に負荷を介して動作電源を接続している状態で、
第１及び第２のゲート電極に、ソース領域を基準として
、第１及び第２の制御電圧を予定ｐ同じ第１（または第
２）の極性でそれぞれ印加させれば、チャンネル形成用
領域の第１及び第２のゲート電極下の領域に、ｎチャン
ネル（またはｐチャンネル）が形成されるので、負荷に
、ソース領域及びドレイン領域を通って、動作電源から
電流を供給させることができ、また、このような状態か
ら、第１の制御電圧の値を極性を加味して変更させれば
、チャンネル形成用領域の第１のゲート電極下の領域に
形成されていたｎチャンネル（またはｐチャンネル）が
実質的になくなるかｐチャンネル（またはｎチャンネル
）に変更するので、負荷に電流が実質的に供給されなく
なる。 従って、本願第１番目の発明及び本願第２番目の発明に
よる薄膜トランジスタによれば、第１１図で前述した従
来の薄膜トランジスタの場合と同様に、スイッチ素子と
しての機能を呈する。 しかしながら、本願第１番目の発明及び本願第２番目の
発明による薄膜１−ランジスタの場合、第１及び第２の
制御電圧をともに第１の極性（例えば正極性）とすると
き、チＶンネル形成用領域の第１及び第２のグー１〜電
極下の領域にともにｐチヤンネルが形成されるので、ｎ
チャンネル型トランジスタとして動作し、また、第１及
び第２の制御電圧を第２の極性（第１の極性が正極性で
ある場合、負極性）とするとぎ、チャンネル形成用領域
の第１及び第２のゲート電極下の領域にともにｐチャン
ネルが形成されるので、同じ１つの薄膜トランジスタを
、ｎチャンネル型トランジスタとして動作させることが
できるとともに、ｎチャンネル型トランジスタとしても
動作させることができる。 従って、本願第１番目の発明及び本願第２番目の発明に
よる薄膜トランジスタによれば、その２つを用いること
によって、相補性トランジスタ回路を構成することがで
きる。
次に、第１図〜第８図を伴って本発明による薄膜トラン
ジスタの実施例を述べよう。 第１図〜第８図において、第１１図との対応部分には同
一符号を付して示す。 第１図〜第８図に示す本発明による薄膜トランジスタは
、ソース領域２及びドレイン領域３が、第１１図で前述
した従来の薄膜トランジスタの場合から、電子及び正孔
の双方に対して易流性を有するソース領域２′及びドレ
イン領域３′に変更されている。 この場合、ソース領域２′及びドレイン領域３′は、第
１図、第３図、第５図及び第７図に示すように、ｎ型不
純物及びｎ型不純物を高濃度に導入している半導体膜、
またはｎ型不純物及びｎ型不純物のいずれか一方または
双方を含んでいるまたは含んでいない導電性金属薄膜ま
たは導電性金属シリザイド薄膜でなり１ｑ１また、第２
図、第４図、第６図及び第８図に示すように、チャンネ
ル形成用領域１に連接し且つｎ型不純物を高濃度に導入
しているｎ型半導体領域と、同様にチャンネル形成用領
域１に連接し且つｎ型不純物を高濃度に導入しているｎ
型半導体領域とを右するものでなり得る。 また、第１図、第２図、第７図及び第８図に示す本発明
による薄膜トランジスタは、チャンネル形成用領域１上
にゲート絶縁膜４を介して形成されたゲート電極５が、
チャンネル形成用領域１上に２つのグー１〜絶縁股４Ａ
及び４Ｂをそれぞれ介して形成された２つのゲート電極
５八及び５Ｂに変更されている。 さらに、第３図、第４図、第５図及び第６図に示す本発
明による薄膜トランジスタは、ゲート電極５Ｂを２つ有
する。 また、第１図〜第４図に示す本発明による薄膜１〜ラン
ジスタは、ゲート電極５Δ及び５Ｂがチャンネル形成用
領域１の一方の主面側に形成されているのに対し、第５
図〜第８図に示す本発明による薄膜トランジスタは、ゲ
ート電極５Ａ及び５Ｂが、チャンネル形成用領域１の相
対向する２つの主面側にそれぞれ形成されている。 以上が、本発明による薄膜１〜ランジスタの実施例であ
る。 このような本発明による薄膜トランジスタによれば、詳
細説明は省略するが、
ジスタの実施例を述べよう。 第１図〜第８図において、第１１図との対応部分には同
一符号を付して示す。 第１図〜第８図に示す本発明による薄膜トランジスタは
、ソース領域２及びドレイン領域３が、第１１図で前述
した従来の薄膜トランジスタの場合から、電子及び正孔
の双方に対して易流性を有するソース領域２′及びドレ
イン領域３′に変更されている。 この場合、ソース領域２′及びドレイン領域３′は、第
１図、第３図、第５図及び第７図に示すように、ｎ型不
純物及びｎ型不純物を高濃度に導入している半導体膜、
またはｎ型不純物及びｎ型不純物のいずれか一方または
双方を含んでいるまたは含んでいない導電性金属薄膜ま
たは導電性金属シリザイド薄膜でなり１ｑ１また、第２
図、第４図、第６図及び第８図に示すように、チャンネ
ル形成用領域１に連接し且つｎ型不純物を高濃度に導入
しているｎ型半導体領域と、同様にチャンネル形成用領
域１に連接し且つｎ型不純物を高濃度に導入しているｎ
型半導体領域とを右するものでなり得る。 また、第１図、第２図、第７図及び第８図に示す本発明
による薄膜トランジスタは、チャンネル形成用領域１上
にゲート絶縁膜４を介して形成されたゲート電極５が、
チャンネル形成用領域１上に２つのグー１〜絶縁股４Ａ
及び４Ｂをそれぞれ介して形成された２つのゲート電極
５八及び５Ｂに変更されている。 さらに、第３図、第４図、第５図及び第６図に示す本発
明による薄膜トランジスタは、ゲート電極５Ｂを２つ有
する。 また、第１図〜第４図に示す本発明による薄膜１〜ラン
ジスタは、ゲート電極５Δ及び５Ｂがチャンネル形成用
領域１の一方の主面側に形成されているのに対し、第５
図〜第８図に示す本発明による薄膜トランジスタは、ゲ
ート電極５Ａ及び５Ｂが、チャンネル形成用領域１の相
対向する２つの主面側にそれぞれ形成されている。 以上が、本発明による薄膜１〜ランジスタの実施例であ
る。 このような本発明による薄膜トランジスタによれば、詳
細説明は省略するが、
【作用・効果】の項で述べた優れ
た作用効果が１ｑられる。 なお、第１図〜第８図において、８Ａ及び８Ｂは、それ
ぞれゲート電極５Δ及び５Ｂに対する制御電源を示す。 なお、上述においては、本発明の実施例を原理的に述べ
たが、第１図第１図〜第８図に示す本発明によるＮ膜ト
ランジスタは、これを第５図及び第６図に示す本発明に
よる実施例の具体例で示されている第９図及び第１０図
の場合に準じて、具体的に構成し得るものである。 なお、第９図及び第１０図において、２１は基板、２２
及び２３は、ソース用及びドレイン用配線層をそれぞれ
示す。
た作用効果が１ｑられる。 なお、第１図〜第８図において、８Ａ及び８Ｂは、それ
ぞれゲート電極５Δ及び５Ｂに対する制御電源を示す。 なお、上述においては、本発明の実施例を原理的に述べ
たが、第１図第１図〜第８図に示す本発明によるＮ膜ト
ランジスタは、これを第５図及び第６図に示す本発明に
よる実施例の具体例で示されている第９図及び第１０図
の場合に準じて、具体的に構成し得るものである。 なお、第９図及び第１０図において、２１は基板、２２
及び２３は、ソース用及びドレイン用配線層をそれぞれ
示す。
第１図〜第８図は、それぞれ本発明ｔこよる薄膜トラン
ジスタの実施例を示ず原理的な路線的断面図である。 第９図及び第・１０図は、第５図及び第６図に示す本発
明による薄膜トランジスタの具体例を示ず路線的断面図
である。 第１１図は、従来の薄膜トランジスタを示す路線的断面
図である。 １・・・・・・・・・・・・・・・チャンネル形成用領
域２・・・・・・・・・・・・・・・ソース領域２′・
・・・・・・・・・・・ソース領域３・・・・・・・・
・・・・・・・ドレイン領域３′・・・・・・・・・・
・・ドレイン領域４・・・・・・・・・・・・・・・ゲ
ート絶縁膜４Ａ、４Ｂ・・・グー・ト絶縁膜 ５・・・・・・・・・・・・・・・ゲート電極５Ａ、５
Ｂ・・・ゲート電極 ６・・・・・・・・・・・・・・・負荷２１・・・・・
・・・・・・・・・・基板出願人 日本電信電話株式
会社 代理人 弁理士 １）中 正 治
ジスタの実施例を示ず原理的な路線的断面図である。 第９図及び第・１０図は、第５図及び第６図に示す本発
明による薄膜トランジスタの具体例を示ず路線的断面図
である。 第１１図は、従来の薄膜トランジスタを示す路線的断面
図である。 １・・・・・・・・・・・・・・・チャンネル形成用領
域２・・・・・・・・・・・・・・・ソース領域２′・
・・・・・・・・・・・ソース領域３・・・・・・・・
・・・・・・・ドレイン領域３′・・・・・・・・・・
・・ドレイン領域４・・・・・・・・・・・・・・・ゲ
ート絶縁膜４Ａ、４Ｂ・・・グー・ト絶縁膜 ５・・・・・・・・・・・・・・・ゲート電極５Ａ、５
Ｂ・・・ゲート電極 ６・・・・・・・・・・・・・・・負荷２１・・・・・
・・・・・・・・・・基板出願人 日本電信電話株式
会社 代理人 弁理士 １）中 正 治
Claims (1)
- 【特許請求の範囲】 【請求項１】 ｎ型不純物またはｐ型不純物のいずれも意図的に導入さ
せていないか、十分低いｎ型の不純物濃度またはｐ型の
不純物濃度を有する半導体薄膜でなるチャンネル形成用
領域と、 上記チャンネル形成用領域に異なる第１及び第２の位置
においてそれぞれ連接しているソース領域及びドレイン
領域と、 上記チャンネル形成用領域の主面上に、上記ソース領域
及びドレイン領域間の領域と第１のゲート絶縁膜を介し
て上記ソース領域またはドレイン領域側において局部的
に対向して配されている第１のゲート電極と、 上記チャンネル形成用領域の上記第１のゲート電極が配
されている側と同じ主面上に、上記ソース領域及びドレ
イン領域間の上記第１のゲート電極が対向していない領
域と第２のゲート絶縁膜を介して対向して配されている
第２のゲート電極とを有し、 上記ソース領域及びドレイン領域が、電子及び正孔の双
方に対して易流性を有することを特徴とする薄膜トラン
ジスタ。 【請求項２】 ｎ型不純物またはｐ型不純物のいずれも意図的に導入さ
せていないか、十分低いｎ型の不純物濃度またはｐ型の
不純物濃度を有する半導体薄膜でなるチャンネル形成用
領域と、 上記チャンネル形成用領域に異なる第１及び第２の位置
においてそれぞれ連接しているソース領域及びドレイン
領域と、 上記チャンネル形成用領域の第１の主面上に、上記ソー
ス領域及びドレイン領域間の領域と第１のゲート絶縁膜
を介して上記ソース領域またはドレイン領域側において
局部的に対向して配されている第１のゲート電極と、 上記チャンネル形成用領域の上記第１の主面と対向して
いる第２の主面上に、上記ソース領域及びドレイン領域
間の上記第１のゲート電極が対向していない領域と第２
のゲート絶縁膜を介して対向して配されている第２のゲ
ート電極とを有し、 上記ソース領域及びドレイン領域が、電子及び正孔の双
方に対して易流性を有することを特徴とする薄膜トラン
ジスタ。 【請求項３】 【請求項１】または【請求項２】記載の薄膜トランジス
タにおいて、 上記ソース領域及びドレイン領域のそれぞれが、ｎ型不
純物及びｐ型不純物を高濃度に導入している半導体薄膜
、またはｎ型不純物及びｐ型不純物のいずれか一方また
は双方を含んでいるまたは含んでいない導電性金属薄膜
または導電性金属シリサイド薄膜でなることを特徴とす
る薄膜トランジスタ。 【請求項４】 【請求項１】または【請求項２】記載の薄膜トランジス
タにおいて、 上記ソース領域及びドレイン領域のそれぞれが、上記チ
ャンネル形成用領域に連接し且つｎ型不純物を高濃度に
導入しているｎ型半導体領域と、上記チャンネル形成用
領域に連接し且つｐ型不純物を高濃度に導入しているｐ
型半導体領域とを有することを特徴とする薄膜トランジ
スタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2113459A JP2866888B2 (ja) | 1990-04-27 | 1990-04-27 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2113459A JP2866888B2 (ja) | 1990-04-27 | 1990-04-27 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0410659A true JPH0410659A (ja) | 1992-01-14 |
| JP2866888B2 JP2866888B2 (ja) | 1999-03-08 |
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ID=14612779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2113459A Expired - Fee Related JP2866888B2 (ja) | 1990-04-27 | 1990-04-27 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2866888B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0662706A2 (en) * | 1993-12-20 | 1995-07-12 | Philips Electronics Uk Limited | Manufacture of thin-film transistors having self-aligned plural gates |
| US6104067A (en) * | 1996-08-02 | 2000-08-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| KR20040092199A (ko) * | 2003-04-25 | 2004-11-03 | 주식회사 한솔엔지니어링 | 자동차 정비용 리프트 |
| JP2006214229A (ja) * | 2005-02-07 | 2006-08-17 | Chugoku Electric Power Co Inc:The | 柱上組立式作業台 |
| JP2014239202A (ja) * | 2013-06-06 | 2014-12-18 | マクロニクス インターナショナル カンパニー リミテッド | デュアルモードトランジスタデバイス及びその動作方法 |
| JP2018098384A (ja) * | 2016-12-14 | 2018-06-21 | 住友電気工業株式会社 | 半導体装置 |
-
1990
- 1990-04-27 JP JP2113459A patent/JP2866888B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| EP0662706A2 (en) * | 1993-12-20 | 1995-07-12 | Philips Electronics Uk Limited | Manufacture of thin-film transistors having self-aligned plural gates |
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| US6104067A (en) * | 1996-08-02 | 2000-08-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
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| JP2014239202A (ja) * | 2013-06-06 | 2014-12-18 | マクロニクス インターナショナル カンパニー リミテッド | デュアルモードトランジスタデバイス及びその動作方法 |
| JP2018098384A (ja) * | 2016-12-14 | 2018-06-21 | 住友電気工業株式会社 | 半導体装置 |
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| Publication number | Publication date |
|---|---|
| JP2866888B2 (ja) | 1999-03-08 |
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