JPS63166269A - 相補形横方向絶縁ゲート整流器 - Google Patents
相補形横方向絶縁ゲート整流器Info
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- JPS63166269A JPS63166269A JP62323021A JP32302187A JPS63166269A JP S63166269 A JPS63166269 A JP S63166269A JP 62323021 A JP62323021 A JP 62323021A JP 32302187 A JP32302187 A JP 32302187A JP S63166269 A JPS63166269 A JP S63166269A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0817—Thyristors only
-
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- H01—ELECTRIC ELEMENTS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の背景
本発明は金属−酸化物一半導体（ＭＯＳ）デバイスの分
野に属するもので、特に放電ランプの電子制御部のよう
な電源回路用途に使用する相補形横方向絶縁ゲート整流
器に関するものである。
野に属するもので、特に放電ランプの電子制御部のよう
な電源回路用途に使用する相補形横方向絶縁ゲート整流
器に関するものである。
従来の電源制御回路は２つの同一のスイッチングトラン
ジスタを直列に接続し、一方のトランジスタのソースを
他方のトランジスタのドレインに接続して、この接続点
を共通出力端子とする半ブリツジ構造のものを良く用い
ている。このタイプの構造のものは代表的には集積化し
た電源回路に用いられる。その理由は、トランジスタの
所要電圧定格が最低であるためである。それにも拘らず
、この構造のものには所定の欠点がある。例えば、一方
のトランジスタはソースホロワとして作動し、この場合
にはソースを共通とするものよりも本来高い「オン」抵
抗値を呈し、しかも標準構造のものを用いる場合に基板
に対する降服電圧が高くなる。これらの欠点は例えば欧
州特許出願公開公報Ｅ−八、 ＯＯ，１１４，４３５に
開示されているソースホロワ構造を用いることによって
克服することができるも、このようにして得られる構造
は非常に複雑であり、しかも製造が困難である。
ジスタを直列に接続し、一方のトランジスタのソースを
他方のトランジスタのドレインに接続して、この接続点
を共通出力端子とする半ブリツジ構造のものを良く用い
ている。このタイプの構造のものは代表的には集積化し
た電源回路に用いられる。その理由は、トランジスタの
所要電圧定格が最低であるためである。それにも拘らず
、この構造のものには所定の欠点がある。例えば、一方
のトランジスタはソースホロワとして作動し、この場合
にはソースを共通とするものよりも本来高い「オン」抵
抗値を呈し、しかも標準構造のものを用いる場合に基板
に対する降服電圧が高くなる。これらの欠点は例えば欧
州特許出願公開公報Ｅ−八、 ＯＯ，１１４，４３５に
開示されているソースホロワ構造を用いることによって
克服することができるも、このようにして得られる構造
は非常に複雑であり、しかも製造が困難である。
個別の部品回路を用いる他の解決策のものは相補形ＭＯ
３ＦＥＴデバイスを共通ドレイン構造で用いている。し
かし、このような構造のものは集積化構造とするのには
実用的でない。その理由は製造が困難であるからであり
、またたとえ集積化したとしても２つのデバイスの「オ
ン」抵抗値が実質上界なり、このために出力波形が不平
衡となるからである。
３ＦＥＴデバイスを共通ドレイン構造で用いている。し
かし、このような構造のものは集積化構造とするのには
実用的でない。その理由は製造が困難であるからであり
、またたとえ集積化したとしても２つのデバイスの「オ
ン」抵抗値が実質上界なり、このために出力波形が不平
衡となるからである。
発明の概要
本発明の目的は、ソースホロワ回路を必要としなくでも
、半一ブリッジ構造を必要とするような電源回路用途に
使用するのが好適な相補形デバイスを提供することにあ
る。
、半一ブリッジ構造を必要とするような電源回路用途に
使用するのが好適な相補形デバイスを提供することにあ
る。
さらに本発明の目的は容易に、しかも廉価に集積化する
ことができ、また同時に２つの相補形スイッチングデバ
イスの「オン」抵抗値を互に同等とし得る電源回路用途
に好適な相補形デバイスを提供することにある。
ことができ、また同時に２つの相補形スイッチングデバ
イスの「オン」抵抗値を互に同等とし得る電源回路用途
に好適な相補形デバイスを提供することにある。
本発明によれば、これらの目的を独特な相補形横方向絶
縁ゲート整流器（Ｌ Ｉ ＧＲ）構造のもので達成する
。ＬＩＧＲは比較的新しいタイプのデバイスであり、こ
れは高電力のスイッチング用途に適していることが確か
められている。単独Ｌ ＩＧＲデバイスに対する幾つか
の構造のものが例えば欧州特許公開公報ＥＰ−Ａ １１
１．８０３（米国特許願第４４９．３２１号に対応）に
開示されている。これから明らかなように、単独ＬＩＧ
Ｈの構造は横方向ＭＯ３）ランジスタの構造に全く似て
おり、２個の斯種のデバイスを相補形集積回路構造に集
積化するのに関連する問題は上述した問題に似ている。
縁ゲート整流器（Ｌ Ｉ ＧＲ）構造のもので達成する
。ＬＩＧＲは比較的新しいタイプのデバイスであり、こ
れは高電力のスイッチング用途に適していることが確か
められている。単独Ｌ ＩＧＲデバイスに対する幾つか
の構造のものが例えば欧州特許公開公報ＥＰ−Ａ １１
１．８０３（米国特許願第４４９．３２１号に対応）に
開示されている。これから明らかなように、単独ＬＩＧ
Ｈの構造は横方向ＭＯ３）ランジスタの構造に全く似て
おり、２個の斯種のデバイスを相補形集積回路構造に集
積化するのに関連する問題は上述した問題に似ている。
これらの問題は本発明による独特に集積化した相補形Ｌ
［ＧＲ構造によってほぼ克服された。この本発明による
構成では、第１導電形の半導体基板に第２の反対導電形
の第１と第２の隣接した表面−隣接半導体ウェルを設け
、これら２つの隣接半導体ウェルを基板の一部分で分離
させる。相補形ＬＴＧＲ構造は、各半導体ウェル内に相
補形ＬＩＧＲ素子を形成して、２つのＬＩＧＲ素子を相
互接続して、相補形ＬＩＧＲデバイスを形成する。本発
明によれば、後にさらに詳細に説明する方法にて、２個
の相補形デバイスを同−導電形の２つの隣接半導体ウェ
ルに設け、これら２つのデバイスを相補的とするにも拘
らず、これら２つのデバイスは構造的に全く同じように
し、しかも製造１点からはコンパチブルとする。このよ
うにして、単純で、容易に製造でき、平衡のとれた高い
パーホーマンスを呈する相補形ＬＩＧＲ構造が得られる
。
［ＧＲ構造によってほぼ克服された。この本発明による
構成では、第１導電形の半導体基板に第２の反対導電形
の第１と第２の隣接した表面−隣接半導体ウェルを設け
、これら２つの隣接半導体ウェルを基板の一部分で分離
させる。相補形ＬＴＧＲ構造は、各半導体ウェル内に相
補形ＬＩＧＲ素子を形成して、２つのＬＩＧＲ素子を相
互接続して、相補形ＬＩＧＲデバイスを形成する。本発
明によれば、後にさらに詳細に説明する方法にて、２個
の相補形デバイスを同−導電形の２つの隣接半導体ウェ
ルに設け、これら２つのデバイスを相補的とするにも拘
らず、これら２つのデバイスは構造的に全く同じように
し、しかも製造１点からはコンパチブルとする。このよ
うにして、単純で、容易に製造でき、平衡のとれた高い
パーホーマンスを呈する相補形ＬＩＧＲ構造が得られる
。
好適例の説明
以下図面につき本発明を説明する。
なお、図面では同じ導電形の半導体領域を同一方向のハ
ツチを付して示しである。図面は実寸にて図示したので
はなく、特に垂直方向の寸法は拡大して示しである。
ツチを付して示しである。図面は実寸にて図示したので
はなく、特に垂直方向の寸法は拡大して示しである。
第１図は放電ランプの電子制御部の如き電源回路用途に
使用するのが好適な相補形横方向絶縁ゲート整流器（Ｌ
ＩＣ；Ｒ）デバイスを示す断面図である。この第１図の
ＬＩＧＲデバイスｌはドーピング濃度レベルが約５Ｘ１
０”原子／ｃｍ’の第１導電形（以後単にｐ−形と称す
る）の半導体基板１０を有している。この基板の主表面
１１には、前記第１導電形とは反対の第２導電形（以後
ｎ−形と称する）で、ドーピング濃度レベルが約ｌＸｌ
０”原子／ｃｌＩ＋３の２つの隣接する表面−隣接半導
体ウェル１２及び１３を位置させる。これらの半導体ウ
ェルの厚さは代表的には約５〜２０ミクロンの範囲内の
厚さとする。なお、上述したドーピングレベル及び厚さ
の範囲は単に例示したに過ぎず、成る所定のデバイスに
対しては、作動電圧、電力レベル等の如きファクタに応
じて慣例の設計および製造技術に従って特定のパラメー
タを選択するようにする。２つの半導体ウェルは互に隣
接させるも、これらは直接接触させないで、むしろ半導
体基板１０の狭い部分１０ａによって互に離間させる。
使用するのが好適な相補形横方向絶縁ゲート整流器（Ｌ
ＩＣ；Ｒ）デバイスを示す断面図である。この第１図の
ＬＩＧＲデバイスｌはドーピング濃度レベルが約５Ｘ１
０”原子／ｃｍ’の第１導電形（以後単にｐ−形と称す
る）の半導体基板１０を有している。この基板の主表面
１１には、前記第１導電形とは反対の第２導電形（以後
ｎ−形と称する）で、ドーピング濃度レベルが約ｌＸｌ
０”原子／ｃｌＩ＋３の２つの隣接する表面−隣接半導
体ウェル１２及び１３を位置させる。これらの半導体ウ
ェルの厚さは代表的には約５〜２０ミクロンの範囲内の
厚さとする。なお、上述したドーピングレベル及び厚さ
の範囲は単に例示したに過ぎず、成る所定のデバイスに
対しては、作動電圧、電力レベル等の如きファクタに応
じて慣例の設計および製造技術に従って特定のパラメー
タを選択するようにする。２つの半導体ウェルは互に隣
接させるも、これらは直接接触させないで、むしろ半導
体基板１０の狭い部分１０ａによって互に離間させる。
相補形ＬＩＧＲデバイスめ第１部分は第１半導体ウェル
１２内に位置させる。この第１部分は第１ウェル１２内
の第１導電形の第１表面−隣接半導体領域１４と、この
第１半導体領域１４内の第２導電形の浅い表面−隣接第
１ソース領域１６とを具えている。ここに、第１半導体
領域１４の導電形はｐ−形とし、そのドーピング濃度レ
ベルは約１０″〜ＩＱＩ？原子／ｃＩ１１３とし、また
厚さは約３〜４ミクロンとする。第１ソース領域１６の
導電形はｎ−形とし、そのドーピングレベルは約１０１
ｓ原子／ｃＩ１１３とし、また厚さは約１ミクロンに等
しい厚さとするか、又はそれ以下とする。
１２内に位置させる。この第１部分は第１ウェル１２内
の第１導電形の第１表面−隣接半導体領域１４と、この
第１半導体領域１４内の第２導電形の浅い表面−隣接第
１ソース領域１６とを具えている。ここに、第１半導体
領域１４の導電形はｐ−形とし、そのドーピング濃度レ
ベルは約１０″〜ＩＱＩ？原子／ｃＩ１１３とし、また
厚さは約３〜４ミクロンとする。第１ソース領域１６の
導電形はｎ−形とし、そのドーピングレベルは約１０１
ｓ原子／ｃＩ１１３とし、また厚さは約１ミクロンに等
しい厚さとするか、又はそれ以下とする。
第１ウェル内におけるＬＩＧＲ構体の部分は、この第１
ウェル１２内の第２導電形の第１表面−隣接ドレイン領
域１８と、この第１ドレイン領域内の第１導電形の第２
の浅い表面隣接ドレイン領域２０と、第１ウェル１２内
の第１導電形で、第１半導体領域１４に向けて第１ドレ
イン領域１８から延在している第１の表面−隣接ドレイ
ン延長領域２２とを含むドレイン構体によって完成させ
る。領域１８はｎ−形の導電形とし、その厚さは約３〜
４ミクロンとし、かつドーピング濃度レベルは約１０”
原子／ｃＩ＋＋３に等しくするか、又はそれ以上とする
。領域２０はｐ−形の導電形とし、そのドーピング濃度
レベルは約ＩＱＩＩＩ原子／ｃｍ’とし、また厚さは約
１ミクロン以下とするか、又はそれに等しくする。領域
２２はｐ−形の導電形とし、そのドーピングレベルは約
２Ｘ１０”原子／Ｃ１ｌ＋’とし、また厚さは約１ミク
ロンとする。
ウェル１２内の第２導電形の第１表面−隣接ドレイン領
域１８と、この第１ドレイン領域内の第１導電形の第２
の浅い表面隣接ドレイン領域２０と、第１ウェル１２内
の第１導電形で、第１半導体領域１４に向けて第１ドレ
イン領域１８から延在している第１の表面−隣接ドレイ
ン延長領域２２とを含むドレイン構体によって完成させ
る。領域１８はｎ−形の導電形とし、その厚さは約３〜
４ミクロンとし、かつドーピング濃度レベルは約１０”
原子／ｃＩ＋＋３に等しくするか、又はそれ以上とする
。領域２０はｐ−形の導電形とし、そのドーピング濃度
レベルは約ＩＱＩＩＩ原子／ｃｍ’とし、また厚さは約
１ミクロン以下とするか、又はそれに等しくする。領域
２２はｐ−形の導電形とし、そのドーピングレベルは約
２Ｘ１０”原子／Ｃ１ｌ＋’とし、また厚さは約１ミク
ロンとする。
基板の表面１１における酸化物絶縁層２４は、第１ウェ
ル１２上に位置して、第１ソース領域１６と第１ドレイ
ン領域１８との間に位置する第１半導体領域１４の少な
くとも一部分１４ａを覆う第１°絶縁層部分２４ａを有
している。
ル１２上に位置して、第１ソース領域１６と第１ドレイ
ン領域１８との間に位置する第１半導体領域１４の少な
くとも一部分１４ａを覆う第１°絶縁層部分２４ａを有
している。
ＬＩＧＲ構体の第１部分は、第２ドレイン領域２０に接
続したドレイン電極Ｄ１と、絶縁層部分２４ａの上で、
しかも第１半導体領域１４の部分１４ａの上方のゲート
電極Ｇ１と、第１半導体領域１４、第１ソース領域１６
及び第２ウェル１３内に位置する第１導電形の第２表面
−隣接ソース領域２６にも接続されるソース電極Ｓとに
よって完成する。第２ソース領域２６はドーピング濃度
のレベルが約１０′６〜１０”原子／ｃｍ３のｐ−形の
導電形とし、その厚さは約３〜４ミクロンとする。
続したドレイン電極Ｄ１と、絶縁層部分２４ａの上で、
しかも第１半導体領域１４の部分１４ａの上方のゲート
電極Ｇ１と、第１半導体領域１４、第１ソース領域１６
及び第２ウェル１３内に位置する第１導電形の第２表面
−隣接ソース領域２６にも接続されるソース電極Ｓとに
よって完成する。第２ソース領域２６はドーピング濃度
のレベルが約１０′６〜１０”原子／ｃｍ３のｐ−形の
導電形とし、その厚さは約３〜４ミクロンとする。
第２半導体ウェル１３内のＬＩＧＲデバイス構体の残り
の部分は、第１ウェル１２内の前述した構造と大部分が
鏡対称であり、第２ウェル内に第１導電形の第３表面−
隣接ドレイン領域２８と、この第３ドレイン領域２８内
に第２導電形の第４の浅い表面−隣接ドレイン領域３０
とを有している。第１導電形の第２表面−隣接ドレイン
延長領域３２を第２半導体ウェル１３内に設け、これは
第３ドレイン領域２８から第２ソース領域に向けて延在
させる。第２ドレイン延長領域３２の厚さ及びドーピン
グ濃度は前述した領域２２に対するものと同じとし、ま
た領域２８はｐ導電形とし、そのドーピング濃度レベル
は約１０′６〜１０１７原子／ｃｍ３とし、厚さは約３
〜４ミクロンとする。第４ドレイン領域３０は厚さが約
１ミクロンに等しいか、又はそれ以下で、ドーピング濃
度レベルが約１０”原子／ ｃ ｍ ３のｐ導電形とす
る。
の部分は、第１ウェル１２内の前述した構造と大部分が
鏡対称であり、第２ウェル内に第１導電形の第３表面−
隣接ドレイン領域２８と、この第３ドレイン領域２８内
に第２導電形の第４の浅い表面−隣接ドレイン領域３０
とを有している。第１導電形の第２表面−隣接ドレイン
延長領域３２を第２半導体ウェル１３内に設け、これは
第３ドレイン領域２８から第２ソース領域に向けて延在
させる。第２ドレイン延長領域３２の厚さ及びドーピン
グ濃度は前述した領域２２に対するものと同じとし、ま
た領域２８はｐ導電形とし、そのドーピング濃度レベル
は約１０′６〜１０１７原子／ｃｍ３とし、厚さは約３
〜４ミクロンとする。第４ドレイン領域３０は厚さが約
１ミクロンに等しいか、又はそれ以下で、ドーピング濃
度レベルが約１０”原子／ ｃ ｍ ３のｐ導電形とす
る。
ＬＩＧＲデバイス構体の第２部分は、第２ウェル１３の
箇所の主表面ｌｌ上で、第２ソース領域２６と第２延長
領域３２との間における第２ウェルの部分を少なくとも
覆う絶縁層２４の第２絶８ｉ層部分２４ｂによって完成
させる。第２ソース領域と第２ドレイン延長領域との間
の第２ウェルの部分３４を少なくとも覆う第２絶縁層部
分２４ｂ上に第２ゲート電極Ｇ２を設ける。最後に、第
２ドレイン電極Ｄ２を第４ドレイン領域３０に設ける。
箇所の主表面ｌｌ上で、第２ソース領域２６と第２延長
領域３２との間における第２ウェルの部分を少なくとも
覆う絶縁層２４の第２絶８ｉ層部分２４ｂによって完成
させる。第２ソース領域と第２ドレイン延長領域との間
の第２ウェルの部分３４を少なくとも覆う第２絶縁層部
分２４ｂ上に第２ゲート電極Ｇ２を設ける。最後に、第
２ドレイン電極Ｄ２を第４ドレイン領域３０に設ける。
相補形ＬＩＧＲデバイスの２半部はソース領域の構造以
外はほぼ対称ではあるも、デバイスの種々の部分にチャ
ネル領域形成用の対称に位置付けられるゲート電極を設
けることによって、所望される相補モードの作動が達成
されることに留意すべきである。従って、第１ウェル１
２内はゲート電極Ｇ１に供給される適当な信号によって
第１半導体領域１４の部分１４ａにチャネル領域が形成
され、また第２半導体ウェル１３内には、ゲート電極Ｇ
２に供給される信号によって第２ソース領域２６と第２
ドレイン延長領域３２との間の第２ウェル１３の部分３
４に同様なチャネル領域が形成される。このようにして
、製造が簡単となる有利性に関連するほぼ対称のデバイ
ス構造で相補形デバイス構体が達成される。
外はほぼ対称ではあるも、デバイスの種々の部分にチャ
ネル領域形成用の対称に位置付けられるゲート電極を設
けることによって、所望される相補モードの作動が達成
されることに留意すべきである。従って、第１ウェル１
２内はゲート電極Ｇ１に供給される適当な信号によって
第１半導体領域１４の部分１４ａにチャネル領域が形成
され、また第２半導体ウェル１３内には、ゲート電極Ｇ
２に供給される信号によって第２ソース領域２６と第２
ドレイン延長領域３２との間の第２ウェル１３の部分３
４に同様なチャネル領域が形成される。このようにして
、製造が簡単となる有利性に関連するほぼ対称のデバイ
ス構造で相補形デバイス構体が達成される。
本発明によるＬＩＧＲデバイスの第２例を第２図に示す
。この第２図に示す例の相補形ＬＩＧＲデバイス２は第
２及び第４表面−隣接ドレイン領域２０及び３０の構造
以外は前述したデバイスｌとほぼ同じ構造をしている。
。この第２図に示す例の相補形ＬＩＧＲデバイス２は第
２及び第４表面−隣接ドレイン領域２０及び３０の構造
以外は前述したデバイスｌとほぼ同じ構造をしている。
従って、第１図のデバイス１と同一部分を示すものには
同一符号を付けて、これらの部分についての説明は省略
する。
同一符号を付けて、これらの部分についての説明は省略
する。
第２図のデバイスは第１図のデバイスとはドレイン領域
の構造が相違している。第２図−のデバイス２では、第
２導電形（ここではｎ−形）の第５表面−隣接ドレイン
領域２０ａを第２ドレイン領域２０と並べて第１ドレイ
ン領域１８内に設け、これらの両ドレイン領域２０．２
０ａに第１ドレイン電極Ｄ１を接続する。同様に、第１
導電形（ここではＰ−形）の第６表面−隣接ドレイン領
域３０ａを第４ドレイン領域３０と相並べて第３ドレイ
ン領域２８内に設け、両ドレイン領域３０．３０ａに第
２ドレイン電極Ｄ２を接続する。ドレイン領域２０ａ及
び３０ａのドーピング濃度及び厚さはドレイン領域３０
及び２０のそれらにそれぞれ等しくする。
の構造が相違している。第２図−のデバイス２では、第
２導電形（ここではｎ−形）の第５表面−隣接ドレイン
領域２０ａを第２ドレイン領域２０と並べて第１ドレイ
ン領域１８内に設け、これらの両ドレイン領域２０．２
０ａに第１ドレイン電極Ｄ１を接続する。同様に、第１
導電形（ここではＰ−形）の第６表面−隣接ドレイン領
域３０ａを第４ドレイン領域３０と相並べて第３ドレイ
ン領域２８内に設け、両ドレイン領域３０．３０ａに第
２ドレイン電極Ｄ２を接続する。ドレイン領域２０ａ及
び３０ａのドーピング濃度及び厚さはドレイン領域３０
及び２０のそれらにそれぞれ等しくする。
第２図に示した例のドレイン構造の特別な複雑性は、こ
のデバイスによりパーホーマンスが改善されると云うこ
とによって容認される。第１図に示したデバイスでは、
ドレイン領域１８．２０及び２８゜３０の導電形をそれ
ぞれ反対とするため、導通路にはｐ−ｎ接合が形成され
る。このｐ−ｎ接合に関連する約０．７ボルトの順方向
電圧降下により電力がさらに消費されることになり、こ
れは高電流レベルでは重大な問題となり得る。このよう
な余計の電力消費は第２図のデバイスでは殆ど回避され
る。その理由は、この場合には初期導通が領域１８゜２
０ａ及び２８．３０ａを含む抵抗通路を経て起こるから
である。各領域対の導電形は同じとする（領域１８及び
２０ａはｎ−形とし、また領域２８及び３０ａはｐ−形
とする）ため、第１図のデバイスにおける順方向にバイ
アスされる接合の電圧降下による余計な電力消費は接合
間の抵抗性通路によって回避される。
のデバイスによりパーホーマンスが改善されると云うこ
とによって容認される。第１図に示したデバイスでは、
ドレイン領域１８．２０及び２８゜３０の導電形をそれ
ぞれ反対とするため、導通路にはｐ−ｎ接合が形成され
る。このｐ−ｎ接合に関連する約０．７ボルトの順方向
電圧降下により電力がさらに消費されることになり、こ
れは高電流レベルでは重大な問題となり得る。このよう
な余計の電力消費は第２図のデバイスでは殆ど回避され
る。その理由は、この場合には初期導通が領域１８゜２
０ａ及び２８．３０ａを含む抵抗通路を経て起こるから
である。各領域対の導電形は同じとする（領域１８及び
２０ａはｎ−形とし、また領域２８及び３０ａはｐ−形
とする）ため、第１図のデバイスにおける順方向にバイ
アスされる接合の電圧降下による余計な電力消費は接合
間の抵抗性通路によって回避される。
要約するに、本発明は容易に、しかも廉価に集積化する
ことができ、かつ同等の「オン」抵抗値を呈する２個の
相補形スイッチングデバイスを形成し得る１個の相補形
ＬＩＧＲスイッチングデバイスを提供する。さらにこれ
らの利点はソース−ホロワ回路を用いないで達成される
。
ことができ、かつ同等の「オン」抵抗値を呈する２個の
相補形スイッチングデバイスを形成し得る１個の相補形
ＬＩＧＲスイッチングデバイスを提供する。さらにこれ
らの利点はソース−ホロワ回路を用いないで達成される
。
本発明は上述した例のみに限定されるものでなく、幾多
の変更を加え得ること勿論であコ。
の変更を加え得ること勿論であコ。
第１図は本発明によるＬＩＧＲの第１例を示す断面図；
第２図は本発明によるＬＩＧＲの第２例を示す断面図で
ある。 １．２・・・相補形横方向絶縁ゲート整流器（ＬＩＧＲ
）１０・・・半導体基板 １１−・・基板の主表面 １２・・・第１半導体ウ
ェル１３・・・第２半導体ウェル １４・・・第１半導
体領域１６・・・第１ソース領域 １８・・・第１ド
レイン領域２０・・・第２ドレイン領域 ２０ａ・・・
第５ドレイン領域２２・・・第１ドレイン延長領域 ２４・・・酸化物絶縁Ｎ ２４ａ・・・第１絶縁
層部分２４ｂ・・・第２絶Ｋ１層部分 ２６・・・第２
ソース領域２８・・・第３ドレイン領域 ３０・・・第
４ドレイン領域３０ａ・・・第６ドレイン領域 ３２・・・第２ドレイン延長領域 Ｄｉ・・・第１トレイン電極 Ｄ２・・・第２ドレイン電極 Ｇ１・・・第１ゲート電極 Ｇ２・・・第２ゲート電極 Ｓ・・・ソース電極
ある。 １．２・・・相補形横方向絶縁ゲート整流器（ＬＩＧＲ
）１０・・・半導体基板 １１−・・基板の主表面 １２・・・第１半導体ウ
ェル１３・・・第２半導体ウェル １４・・・第１半導
体領域１６・・・第１ソース領域 １８・・・第１ド
レイン領域２０・・・第２ドレイン領域 ２０ａ・・・
第５ドレイン領域２２・・・第１ドレイン延長領域 ２４・・・酸化物絶縁Ｎ ２４ａ・・・第１絶縁
層部分２４ｂ・・・第２絶Ｋ１層部分 ２６・・・第２
ソース領域２８・・・第３ドレイン領域 ３０・・・第
４ドレイン領域３０ａ・・・第６ドレイン領域 ３２・・・第２ドレイン延長領域 Ｄｉ・・・第１トレイン電極 Ｄ２・・・第２ドレイン電極 Ｇ１・・・第１ゲート電極 Ｇ２・・・第２ゲート電極 Ｓ・・・ソース電極
Claims (1)
- 【特許請求の範囲】 １、相補形横方向絶縁ゲート整流器（ＬＩＧＲ）におい
て、該整流器が： 第１導電形で、主表面を有している半導体基板と； 前記基板内にあって、しかも該基板の一部分によって互
に離間される前記第１導電形とは反対の第２導電形の第
１及び第２の互に隣接する表面−隣接半導体ウェルと； 前記第１ウェル内の第１導電形の第１表面−隣接半導体
領域及び該第１半導体領域内の第２導電形の浅い表面−
隣接第１ソース領域と； 前記第１ウェル内の第２導電形の第１表面−隣接ドレイ
ン領域及び該第１ドレイン領域内の第１導電形の浅い表
面−隣接第２ドレイン領域と； 前記第１ウェル内にあって、しかも前記第１ドレイン領
域から前記第１半導体領域に向って延在する第１導電形
の第１表面−隣接ドレイン延長領域と； 前記主表面上にあって、しかも前記第１ウェル上で、か
つ前記第１ソース領域と前記第１ドレイン領域との間の
前記第１半導体領域の少なくとも一部分を覆う第１絶縁
層部分を有している絶縁層と； 前記第１半導体領域の前記少なくとも一部分の上方の前
記第１絶縁層部分の上で、前記基板とは絶縁した第１ゲ
ート電極と； 前記第２ウェル内の第１導電形の第２表面−隣接ソース
領域と； 前記第２ウェル内の第１導電形の第３表面−隣接ドレイ
ン領域及び該第３ドレイン領域内の第２導電形の第４の
浅い表面−隣接ドレイン領域と； 前記第２ウェル内で、しかも前記第３ドレイン領域から
前記第２ソース領域に向って延在する第１導電形の第２
表面−隣接ドレイン延長領域と； 前記第２ウェル上方の前記主表面上で、しかも前記第２
ソース領域と前記第２ドレイン延長領域との間の前記第
２ウェルの少なくとも一部分を覆う前記絶縁層の第２絶
縁層部分と； 前記第２ウェルの前記少なくとも一部分の上方の前記第
２絶縁層部分の上で、しかも前記基板から絶縁した第２
ゲート電極と； 前記第２及び第４ドレイン領域にそれぞれ接続した第１
及び第２ドレイン電極と； 前記第１半導体領域、前記第１ソース領域及び前記第２
ソース領域とに接続したソース電極； とを具えることを特徴とする相補形横方向絶縁ゲート整
流器。 ２、前記整流器が、前記第１ドレイン領域内にて前記第
２ドレイン領域に接すると共に前記第１ドレイン電極に
接続した第２導電形の第５表面−隣接ドレイン領域と、
前記第３ドレイン領域内にて前記第４ドレイン領域に接
すると共に前記第２ドレイン電極に接続した第１導電形
の第６表面−隣接ドレイン領域とをさらに具えることを
特徴とする特許請求の範囲第１項に記載の相補形横方向
絶縁ゲート整流器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/945,420 US4712124A (en) | 1986-12-22 | 1986-12-22 | Complementary lateral insulated gate rectifiers with matched "on" resistances |
| US945420 | 1986-12-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63166269A true JPS63166269A (ja) | 1988-07-09 |
| JP2542656B2 JP2542656B2 (ja) | 1996-10-09 |
Family
ID=25483062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62323021A Expired - Fee Related JP2542656B2 (ja) | 1986-12-22 | 1987-12-22 | 相補形横方向絶縁ゲ―ト整流器 |
Country Status (10)
| Country | Link |
|---|---|
| US (1) | US4712124A (ja) |
| EP (1) | EP0272754B1 (ja) |
| JP (1) | JP2542656B2 (ja) |
| KR (1) | KR970000719B1 (ja) |
| CN (1) | CN1010531B (ja) |
| AT (1) | ATE75878T1 (ja) |
| AU (1) | AU597540B2 (ja) |
| CA (1) | CA1264866A (ja) |
| DE (1) | DE3778856D1 (ja) |
| HU (1) | HU208594B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07221196A (ja) * | 1994-02-04 | 1995-08-18 | Nippon Motorola Ltd | 高負荷駆動ドライバ用半導体集積装置及び高負荷駆動ドライバ装置 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2206443A (en) * | 1987-06-08 | 1989-01-05 | Philips Electronic Associated | A method of manufacturing a semiconductor device |
| JPH01112764A (ja) * | 1987-10-27 | 1989-05-01 | Nec Corp | 半導体装置 |
| US4939566A (en) * | 1987-10-30 | 1990-07-03 | North American Philips Corporation | Semiconductor switch with parallel DMOS and IGT |
| US4926074A (en) * | 1987-10-30 | 1990-05-15 | North American Philips Corporation | Semiconductor switch with parallel lateral double diffused MOS transistor and lateral insulated gate transistor |
| US4990976A (en) * | 1987-11-24 | 1991-02-05 | Nec Corporation | Semiconductor device including a field effect transistor having a protective diode between source and drain thereof |
| US5061975A (en) * | 1988-02-19 | 1991-10-29 | Mitsubishi Denki Kabushiki Kaisha | MOS type field effect transistor having LDD structure |
| US5258319A (en) * | 1988-02-19 | 1993-11-02 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a MOS type field effect transistor using an oblique ion implantation step |
| US4998156A (en) * | 1988-03-25 | 1991-03-05 | General Electric Company | Structure for a complementary-symmetry COMFET pair |
| US4910563A (en) * | 1988-08-15 | 1990-03-20 | General Electric Company | Complementary circuit and structure with common substrate |
| JP3093771B2 (ja) * | 1990-03-22 | 2000-10-03 | 沖電気工業株式会社 | 半導体記憶装置 |
| US5072268A (en) * | 1991-03-12 | 1991-12-10 | Power Integrations, Inc. | MOS gated bipolar transistor |
| JP3203814B2 (ja) * | 1992-10-19 | 2001-08-27 | 富士電機株式会社 | 半導体装置 |
| JP3185656B2 (ja) * | 1996-03-22 | 2001-07-11 | 富士電機株式会社 | 横型電界効果トランジスタおよびその製造方法 |
| US6236084B1 (en) * | 1998-06-01 | 2001-05-22 | Seiko Instruments Inc. | Semiconductor integrated circuit device having double diffusion insulated gate field effect transistor |
| KR100745557B1 (ko) * | 1999-02-17 | 2007-08-02 | 가부시키가이샤 히타치세이사쿠쇼 | Ｉｇｂｔ 및 전력변환 장치 |
| US6894349B2 (en) * | 2001-06-08 | 2005-05-17 | Intersil Americas Inc. | Lateral DMOS structure with lateral extension structure for reduced charge trapping in gate oxide |
| ES2536438T3 (es) * | 2006-01-05 | 2015-05-25 | The Ohio State University Research Foundation | Métodos y composiciones basados en los microARN para el diagnóstico, pronóstico y tratamiento del cáncer de pulmón |
| CN104979340B (zh) * | 2014-04-01 | 2018-02-13 | 旺宏电子股份有限公司 | 半导体结构与静电放电防护电路 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4626879A (en) * | 1982-12-21 | 1986-12-02 | North American Philips Corporation | Lateral double-diffused MOS transistor devices suitable for source-follower applications |
| DE3301648A1 (de) * | 1983-01-19 | 1984-07-19 | Siemens AG, 1000 Berlin und 8000 München | Misfet mit eingangsverstaerker |
| NL8302731A (nl) * | 1983-08-02 | 1985-03-01 | Philips Nv | Halfgeleiderinrichting. |
| EP0144654A3 (en) * | 1983-11-03 | 1987-10-07 | General Electric Company | Semiconductor device structure including a dielectrically-isolated insulated-gate transistor |
| US4639761A (en) * | 1983-12-16 | 1987-01-27 | North American Philips Corporation | Combined bipolar-field effect transistor resurf devices |
| JPH0612818B2 (ja) * | 1984-05-18 | 1994-02-16 | 松下電器産業株式会社 | 半導体装置 |
| US4609929A (en) * | 1984-12-21 | 1986-09-02 | North American Philips Corporation | Conductivity-enhanced combined lateral MOS/bipolar transistor |
| EP0272753B1 (en) * | 1986-12-22 | 1992-03-18 | Koninklijke Philips Electronics N.V. | Complementary silicon-on-insulator lateral insulated gate rectifiers |
-
1986
- 1986-12-22 US US06/945,420 patent/US4712124A/en not_active Expired - Lifetime
-
1987
- 1987-12-16 EP EP87202541A patent/EP0272754B1/en not_active Expired - Lifetime
- 1987-12-16 DE DE8787202541T patent/DE3778856D1/de not_active Expired - Lifetime
- 1987-12-16 AT AT87202541T patent/ATE75878T1/de active
- 1987-12-17 CA CA000554654A patent/CA1264866A/en not_active Expired - Lifetime
- 1987-12-17 HU HU875749A patent/HU208594B/hu not_active IP Right Cessation
- 1987-12-18 AU AU82830/87A patent/AU597540B2/en not_active Ceased
- 1987-12-19 CN CN87101229A patent/CN1010531B/zh not_active Expired
- 1987-12-22 JP JP62323021A patent/JP2542656B2/ja not_active Expired - Fee Related
- 1987-12-22 KR KR1019870014665A patent/KR970000719B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07221196A (ja) * | 1994-02-04 | 1995-08-18 | Nippon Motorola Ltd | 高負荷駆動ドライバ用半導体集積装置及び高負荷駆動ドライバ装置 |
Also Published As
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|---|---|
| AU597540B2 (en) | 1990-05-31 |
| EP0272754B1 (en) | 1992-05-06 |
| HUT49754A (en) | 1989-10-30 |
| KR880008458A (ko) | 1988-08-31 |
| CA1264866A (en) | 1990-01-23 |
| KR970000719B1 (ko) | 1997-01-18 |
| ATE75878T1 (de) | 1992-05-15 |
| EP0272754A3 (en) | 1990-03-14 |
| CN87101229A (zh) | 1988-09-14 |
| CN1010531B (zh) | 1990-11-21 |
| HU208594B (en) | 1993-11-29 |
| US4712124A (en) | 1987-12-08 |
| DE3778856D1 (de) | 1992-06-11 |
| AU8283087A (en) | 1988-06-23 |
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| EP0272754A2 (en) | 1988-06-29 |
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