JP2869548B2 - 薄膜トランジスタ回路 - Google Patents

薄膜トランジスタ回路

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JP2869548B2 JP23020990A JP23020990A JP2869548B2 JP 2869548 B2 JP2869548 B2 JP 2869548B2 JP 23020990 A JP23020990 A JP 23020990A JP 23020990 A JP23020990 A JP 23020990A JP 2869548 B2 JP2869548 B2 JP 2869548B2
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Description

【発明の詳細な説明】 【産業上の利用分野】
本発明は、スイッチング回路として用いて好適な薄膜
トランジスタ回路に関する。
【従来の技術】及び
【発明が解決しようとする課題】
従来、バイポ−トランジスタを用いた種々の薄膜トラ
ンジスタ回路が提案されている。 しかしながら、従来の薄膜トランジスタ回路の場合、
オフ電流が十分小さいこととオン電流とオフ電流との比
が十分大きいこととの双方が、同時に十分満足している
とは言い得ないものであった。
【本発明の目的】
よって、本発明は、オフ電流が十分小さいこととオン
電流のオフ電流との比が十分大きいこととの双方を、同
時に、十分満足し得る、新規な薄膜トランジスタ回路を
提案せんとするものである。
【課題を解決するための手段】
本願第１番目の発明による薄膜トランジスタ回路は、
ｎ型不純物よるｐ型不純物のいずれも意図的に導入し
ていないか、十分低いｎ型の不純物濃度またはｐ型の不
純物濃度を有する半導体薄膜でなるチャンネル形成用領
域と、上記チャンネル形成用領域を構成している半導
体薄膜に比し十分高いｎ型の不純物濃度またはｐ型の不
純物濃度を有する半導体薄膜でなり、且つ上記チャンネ
ル形成用領域に、異なる第１及び第２の位置においてそ
れぞれ連接しているソース領域及びドレイン領域と、
上記チャンネル形成用領域上に、上記ソース領域及び上
記ドレイン領域間の領域と第１のゲート絶縁膜を介して
上記ソース領域側において局部的に対向して配されてい
る第１のゲート電極と、上記チャンネル形成用領域上
に、上記ソース領域及び上記ドレイン領域間の上記第１
のゲート電極が対向していない領域と第２のゲート絶縁
膜を介して対向して配されている第２のゲート電極とを
有し、そして、上記第１のゲート電極から、制御端子
が導出され、また、上記第２のゲート電極が、ダイオ
ードを介して上記制御端子に接続されている。 また、本願第２番目の発明による薄膜トランジスタ回
路は、本願第１番目の発明による薄膜トランジスタ回路
において、第２のゲート電極が、上記ダイオードとは逆
向きの他のダイオードを介して上記ドレイン領域または
上記ソース領域に接続されている。 本願第３番目の発明による薄膜トランジスタ回路は、
本願第１番目の発明による薄膜トランジスタ回路におい
て、第２のゲート電極が、ダイオードを介して制御端子
に接続されているのに代え、ソース領域またはドレイン
領域に接続されていることを除いて、本願第１番目の発
明による薄膜トランジスタ回路の場合と同様の構成を有
する。 本願第４番目の発明による薄膜トランジスタ回路は、
本願第１番目の発明による薄膜トランジスタ回路におい
て、第２のゲート電極が、ダイオードを介して制御端子
に接続されているのに代え、容量素子を介して制御端子
に接続され且つダイオードを介してソース領域またはド
レイン領域に接続されていることを除いて、本願第１番
目の発明による薄膜トランジスタ回路の場合と同様に構
成を有する。 本願第５番目の発明による薄膜トランジスタ回路は、
本願第１番目の発明、本願第２番目の発明、本願第３番
目の発明または本願第４番目の発明による薄膜トランジ
スタ回路において、上記第１ゲート絶縁膜と上記第２の
ゲート絶縁膜とが、上記第２のゲート電極下でみた閾値
電圧が、上記ドレイン領域及び上記ソース領域がｎ型の
不純物濃度を有する半導体薄膜でなる場合、上記第１の
ゲート電極下でみた閾値電圧に比し低い値で得られ、ｐ
型の不純物濃度を有する半導体薄膜でなる場合、上記第
１のゲート電極下でみた閾値電圧に比し高い値で得られ
るに十分な、互に異なる材料または厚さを有している。 本願第６番目の発明による薄膜トランジスタ回路は、
ｎ型不純物またはｐ型不純物のいずれも意図的に導入
していないか、十分低いｎ型の不純物濃度またはｐ型の
不純物濃度を有する半導体薄膜でなるチャンネル形成用
領域と、上記チャンネル形成用領域を構成している半
導体薄膜に比し十分高いｎ型の不純物濃度またはｐ型の
不純物濃度を有する半導体薄膜でなり、且つ上記チャン
ネル形成用領域に、異なる第１及び第２の位置において
それぞれ連接しているソース領域及びドレイン領域と、
上記チャンネル形成用領域上に、上記ソース領域及び
上記ドレイン領域間の領域と第１のゲート絶縁膜を介し
て上記ソース領域側及び上記ドレイン領域側を残して局
部的に対向して配されている第１のゲート電極と、上
記チャンネル形成用領域上に、上記ソース領域及び上記
ドレイン領域間の上記第１のゲート電極が対向していな
い領域と第２及び第３のゲート絶縁膜をそれぞれ介して
上記ソース領域側及び上記ドレイン領域側においてそれ
ぞれ対向して配されている第２及び第３のゲート電極と
を有し、そして、上記第１のゲート電極から、制御端
子が導出され、また、上記第２及び第３のゲート電極
が、ダイオードを介して上記制御端子に接続されてい
る。 本願第７番目の発明による薄膜トランジスタ回路は、
本願６番目の発明による薄膜トランジスタ回路におい
て、第２及び第３のゲート電極が、上記ダイオードとは
逆向きの他のダイオードを介して上記ドレイン領域また
は上記ソース領域に接続されている。 本願第８番目の発明による薄膜トランジスタ回路は、
本願第６番目の発明による薄膜トランジスタ回路におい
て、第２及び第３のゲート電極が、ダイオードを介して
制御端子に接続されているのに代え、ソース領域または
ドレイン領域に接続されていることを除いて、本願第６
番目の発明による薄膜トランジスタ回路の場合と同様の
構成を有する。 本願第９番目の発明による薄膜トランジスタ回路は、
本願第６番目の発明による薄膜トランジスタ回路におい
て、第２及び第３のゲート電極が、ダイオードを介して
制御端子に接続されているのに代え、容量素子を介して
制御端子に接続され且つダイオードを介してソース領域
またはドレイン領域に接続されていることを除いて、本
願第６番目の発明による薄膜トランジスタ回路の場合と
同様の構成を有する。 本願第10番目の発明による薄膜トランジスタ回路は、
本願第６番目、本願第７番目、本願８番目または本願第
９番目の発明による薄膜トランジスタ回路において、上
記第１のゲート絶縁膜と、上記第２及び第３のゲート絶
縁膜とが、上記第２及び第３のゲート電極下でみた閾値
電圧が、上記ドレイン領域及び上記ソース領域がｎ型の
不純物濃度を有する半導体薄膜でなる場合、上記第１の
ゲート電極下でみた閾値電圧に比し低い値で得られ、ｐ
型の不純物濃度を有する半導体薄膜でなる場合、上記第
１のゲート電極下でみた閾値電圧に比し高い値で得られ
るに十分な、互に異なる材料または厚さを有している。
【実施例】
次に、第１図を伴って本願第１番目の発明による薄膜
トランジスタ回路の実施例を原理的に述べよう。 第１図に示す本願第１番目の発明による薄膜トランジ
スタ回路は、次に述べる構成を有する。 すなわち、ｎ型不純物またはｐ型不純物のいずれも意
図的に導入していないか、十分低いｎ型の不純物濃度ま
たはｐ型の不純物濃度を有する半導体薄膜でなるチャン
ネル形成用領域１を有する。 また、チャンネル形成用領域１を構成している半導体
薄膜に比し十分高いｎ型の不純物濃度を有する半導体薄
膜でなり、且つチャンネル形成用領域１に、異なる第１
及び第２の位置においてそれぞれ連接しているソース領
域２及びドレイン領域３を有する。 この場合、ソース領域２及びドレイン領域３は、上述
したチャンネル形成用領域１になる多結晶シリコンのよ
うな多結晶半導体でなる原薄膜内へのｎ型不純物の導入
によって互に異なる位置（図の場合、薄膜の相対向する
側縁側）に形成された不純物導入領域でなるものとし
得、また、これに応じて、チャンネル形成用領域１は、
原薄膜の上述した不純物導入領域間の領域でなるものと
し得る。また、上述したチャンネル形成用領域１を構成
している半導体薄膜は、多結晶シリコンのような多結晶
半導体でなるものとし得、一方、ソース領域２及びドレ
イン領域３を構成している半導体薄膜は、チャンネル形
成用領域を構成している半導体薄膜とは別体に形成され
たものとし得、そして、微結晶シリコンのような微結晶
半導体、多結晶シリコンのような多結晶半導体またはア
モルファスシリコンのようなアモルファス半導体でなる
ものとし得る。 さらに、上述したチャンネル形成用領域１の主面上
に、ソース領域第２及びドレイン領域３間の領域と第１
のゲート絶縁膜41を介してソース領域２側において局部
的に対向して配されている多１のゲート電極51と、チャ
ンネル形成用領域１の第１のゲート電極51が配されてい
る側と同じ主面上に、ソース領域２及びドレイン領域３
間の第１のゲート電極51が対向していない領域と第２の
ゲート絶縁膜42を介して対向して配されている第２のゲ
ート電極52とを有する。 この場合、第１のゲート絶縁膜41及び第２のゲート絶
縁膜42は、互に連接し、ソース領域２及びドレイン領域
３間に、それらのほぼ全域を覆うように延長している。 また、ソース領域１及びドレイン領域３から電源接続
端子６及び７がそれぞれ導出されてる。 さらに、第１のゲート電極51から、制御端子８が導出
されている。 また、第２のゲート電極52が、逆向きのダイオード10
を介して制御端子８に接続されている。 また、第１のゲート絶縁膜41と第２のゲート絶縁膜42
が、互に同じ例えばSiO2でなる。 以上が、本願第１番目の発明による薄膜トランジスタ
回路の実施例の原理的な構成である。 このような構成を有する本願第１番目の発明による薄
膜トランジスタ回路の実施例の原理的な構成によれば、
次に述べる作用効果が得られる。 すなわち、ソース領域２及びドレイン領域３からそれ
ぞれ導出されている電源接続端子６及び７間に、ソース
領域２及びドレイン領域３がｎ型の不純物濃度を有する
のに対応して、図示のように、ドレイン領域３から導出
されている電源接続端子７側を正とする電源12を、負荷
13を通じて接続し、また、第１のゲート電極51及びソー
ス領域２からそれぞれ導出されている制御端子８及び電
源接続端子６間に、制御電圧源14を接続している状態
で、制御電圧源14から、ソース領域２から導出されてい
る電源接続端子６を基準として、正の制御電圧を印加す
れば、その正の制御電圧が第１のゲート電極51に印加さ
れるとともに、ダイオード10を介して第２のゲート電極
52にも印加されるので、チャンネル形成用領域１内に、
第１のゲート電極51下において、第１のゲート絶縁膜41
側から第１のゲート絶縁膜41側とは反対側に拡がり且つ
ソース領域２に連接しているｎ型の第１のチャンネル層
101が成形るとともに、第２のゲート電極52下におい
て、第２のゲート絶縁膜42側から第２のゲート絶縁膜42
側とは反対側に拡がり且つドレイン領域３及び第１のチ
ャンネル層101と連接しているｎ型の第２のチャンネル
層102が形成されるので、ソース領域２及びドレイン領
域３間がオン状態になり、よって、負荷13への電源12か
らの電流の供給状態が得られる。また、このような状態
から、制御端子８に、制御電圧源14から、ソース領域２
から導出されている電源接続端子６を基準として、負の
制御電圧を印加すれば、その負の制御電圧が、第１のゲ
ート電極51に印加されるので、チャンネル形成用領域１
内に、第１のゲート電極51下において、第１のゲート絶
縁膜41側から第１のゲート絶縁膜41側とは反対側に拡が
り且つドレイン領域３に連接しているｐ型の第３のチャ
ンネル層103が形成され、しかしながら、この場合、制
御端子８に印加される負の制御電圧は、制御端子８がダ
イオード10を介して第２のゲート電極52に接続されてい
ても、ダイオード10がこの場合の制御電圧に対して逆極
性であるので、第２のゲート電極52に印加されないの
で、第２のゲート電極52下において、第２のゲート絶縁
膜42側から第２のゲート絶縁膜42側とは反対側に拡がっ
ているｎ型の第２のチャンネル層102が形成されている
状態を保っているので、ｐ型の第３のチャンネル層103
とｎ型の第２のチャンネル層102との間に電源６に対し
て逆極性のpn接合が形成される。このため、ソース領域
２及びドレイン領域３間が、オン状態からオフ状態に転
換し、よって、いままで負荷13への電源12からの電流の
供給状態が、断の状態になる。 従って、第１図に示す本願第１番目の発明による薄膜
トランジスタ回路によれば、スイッチング回路としての
機能を呈し、よって、スイッチング回路として用いて好
適である。 また、第１図に示す本願第１番目の発明による薄膜ト
ランジスタ回路の場合、上述したように、ソース領域２
及びドレイン領域３間からそれぞれ導出されている電源
接続端子６及び７に、ドレイン領域３から導出されてい
る電源接続端子８側を正とする電源12を負荷13を介して
接続している状態で、制御端子８に、制御電圧源14か
ら、ソース領域２から導出されている電源接続端子６を
基準として、正の制御電圧を印加している状態から、制
御端子８に、制御電圧源14から、ソース領域２から導出
されている電源接続端子６を基準として、負の制御電圧
を印加させれば、チャンネル形成用領域１内に、第１の
ゲート絶縁膜41下において、ｐ型の第３のチャンネル層
103が形成されることによって、負荷７への電源６から
の電流の供給状態が断の状態になるが、このとき、チャ
ンネル形成用領域１内に、第２のゲート絶縁膜42下にお
いて、ｎ型の第２のチャンネル層102が形成されている
状態にあり、そして、それらチャンネル層103及び102間
に電源13に対して逆極性のpn接合が形成されているの
で、チャンネル形成用領域１に、第２のゲート絶縁膜42
においてｎ型のチャンネル層102が形成されていない状
態にある場合に比し、オフ電流が格段的に小さい。 よって、第１図に示す本願第１番目の発明による薄膜
トランジスタ回路の場合、オフ電流が十分小さいこと
と、オン電流とオフ電流との比が大きいこととの双方
を、同時に十分満足する。
【実施例２】 次に、第２図を伴って、本願第２番目の発明による薄
膜トランジスタ回路の実施例を述べよう。 第２図において、第１図との対応部分には同一符号を
付して詳細説明を省略する。 第２図に示す本願第２番目の発明による薄膜トランジ
スタ回路は、第２のゲート電極52が、逆向きの他のダイ
オード20を介して、ドレイン領域３にも接続されている
ことを除いて、第１図で上述した本願第１番目の発明に
よる薄膜トランジスタ回路の実施例の場合と同様の構成
を有する。 このような本願第２番目の発明による薄膜トランジス
タ回路の実施例の構成によれば、上述した事項を除い
て、第１図に示す本願第１番目の発明による薄膜トラン
ジスタ回路と同様の構成を有するので、詳細説明は省略
するが、オン時、制御端子８に印加される正の制御電圧
にもとずき、第１図に示す本願第１番目の発明による薄
膜トランジスタ回路の場合と同様に、チャンネル形成用
領域１の第１及び第２のゲート絶縁膜41及び42下にｎ型
の第１及び第２のチャンネル層101及び102がそれぞれ形
成されるが、オン時からオフ時になれば、第２のゲート
電極52に、ドレイン領域32から導出されている電源接続
端子７に与えられる電圧がダイオード20を介して印加さ
れ、従って、電源13の正の電圧が与えられるので、オフ
状態が長く続くことによって、オン状態のときに形成さ
れていたｎ型の第２のチャンネル層102が消滅する場合
でも、それに代え、チャンネル形成用領域１の第２のゲ
ート絶縁膜42下に新たなｎ型の第４のチャンネル層104
が形成される。 従って、第１図に示す本願第１番目の発明による薄膜
トランジスタ回路の場合と同様の作用・効果が、オフ状
態が長い場合でも確実に得られる。
【実施例３】 次に、第３図を伴って、本願第３番目の発明による薄
膜トランジスタ回路の実施例を述べよう。 第３図において、第１図との対応部分には同一符号を
付して詳細説明を省略する。 第３図に示す本願３番目の発明による薄膜トランジス
タ回路は、第２のゲート電極52が、ダイオード10を介し
て制御端子８に接続されているのに代え、ドレイン領域
３に接続されていることを除いて、第１図で上述した本
願第１番目の発明による薄膜トランジスタ回路の場合と
同様の構成を有する。 このような本願第３番目の発明による薄膜トランジス
タ回路の実施例の構成によれば、上述した事項を第１図
に示す本願第１番目の発明による薄膜トランジスタ回路
と同様の構成を有するので、詳細説明は省略するが、第
２のゲート電極52に、オン時であってもまたオフ時であ
っても、ドレイン領域３から電源接続端子７与えらる電
圧が与えられるので、オン時、制御端子８に印される正
の制御電圧にもとずき、チャンネル形成用領域１の第１
のゲート絶縁膜41下に、ｎ型の第１のチャンネル層101
が形成され、また、このとき、チャンネル形成用領域１
の第２のゲート絶縁膜42下に、次に述べるオン時に形成
されていたｎ型の第４のチャンネル層104が形成されて
おり、また、オフ時、制御端子87に与えられる負の制御
電圧にもとずき、チャンネル形成用領域１の第１のゲー
ト絶縁膜41下に、ｐ型の第３のチャンネル層が形成され
るとともに、電源接続端子７に印加される電源13の正の
電圧にもとずき、チャンネル形成用領域１の第２のゲー
ト絶縁膜42下に、ｎ型の第４のチャンネル層が形成され
るので、第２図で上述した本発明による薄膜トランジス
タ回路の場合と同様の作用・効果が得られる。
【実施例４】 次に、第４図を伴って、本願第４番目の発明による薄
膜トランジスタ回路の実施例を述べよう。 第４図において、第１図との対応部分には同一符号を
付して詳細説明を省略する。 第４図に示す本願第４番目の発明による薄膜トランジ
スタ回路は、第２のゲート電極51が、ダイオード10を介
して制御端子８に接続されているのに代え、容量素子15
を介して制御端子８に接続され且つ逆向きのダイオード
20を介してドレイン領域３に接続されていることを除い
て、第１図で上述した本願第１番目の発明による薄膜ト
ランジスタ回路の場合と同様の構成を有する。 このような構成を有する本願第４番目の発明による薄
膜トランジスタ回路の実施例によれば、上述した事項を
除いて、第１図に示す本願第１番目の発明による薄膜ト
ランジスタ回路と同様の構成を有するので、詳細説明は
省略するが、オン時、制御端子８に印加される正の制御
電圧にもとずき、チャンネル形成用領域１の第１のゲー
ト絶縁膜41下にｎ型の第１のチャンネル層101が形成さ
れるとともに、第２のゲート電極52に、容量素子15を介
して正のパルス電圧が印加されるので、第２のチャンネ
ル層102が第１図で上述した本願第１番目の発明による
薄膜トランジスタ回路の場合に比し低い抵抗を有して形
成されるので、第１図に上述した本願第１番目の発明に
よる薄膜トランジスタ回路の場合に比し高いオン電流が
得られる。 また、オフ時、制御端子８に印加される負の制御電圧
にもとずき、チャンネル形成用領域１の第１のゲート絶
縁膜41下にｐ型のチャンネル層103が形成され、また、
このとき、第２のゲート電極52に、容量素子15を介して
負のパルス電圧が印加されるが、同じ第２のゲート電極
52に第２図で上述した本願第２番目の発明による薄膜ト
ランジスタ回路の場合と同様に、電源13の正の電圧が印
加されるので、チャンネル形成用領域１の第２のゲート
絶縁膜42下にｎ型のチャンネル層104が形成されるの
で、第２図で上述した本願第１番目の発明による薄膜ト
ランジスタ回路の場合と同様の作用効果が得られる。
【実施例５】 次に、本願第５番目の発明による薄膜トランジスタ回
路の実施例を述べよう。 本願第５番目の発明による薄膜トランジスタ回路は、
図示詳細説明は省略するが、第１図、第２図、第３図ま
たは第４図に示す本願第１番目の発明、本願第２番目の
発明、本願第３番目の発明または本願第４番目の発明に
よる薄膜トランジスタ回路において、第１のゲート絶縁
膜41と第２のゲート絶縁膜42とが、第２のゲート電極52
下でみた閾値電圧が、ドレイン領域３及びソース領域２
がｎ型の不純物濃度を有する半導体薄膜でなるのに応じ
て第１のゲート電極51下でみた閾値電圧に比し低い値で
得られるに十分な、互に異なる材料または厚さを有して
いる。 このような本願第５番目の発明による薄膜トランジス
タ回路によれば、上述した事項を除いて第１図、第２
図、第３図または第４図で上述した本願第１番目の発
明、本願第２番目の発明、本願第３番目の発明または本
願第４番目の発明による薄膜トランジスタ回路と同様の
構成を有するので、詳細説明は省略するが、オン時、チ
ャンネル形成用領域１の第２のゲート絶縁膜42下に形成
されるｎ型のチャンネル層が、低い抵抗を有するものと
して形成されるので、第１図、第２図、第３図または第
４図で上述した本願第１番目の発明、本願第２番目の発
明、本願第３番目の発明及び本願４番目の発明の場合に
比し高いオン電流が得られるとともに、オフ時も、チャ
ンネル形成用領域１の第２のゲート絶縁膜42下に形成さ
れるｎ型のチャンネル層が低い抵抗を有するものとして
形成されるので、第１図、第２図、第３図または第４図
で上述した本願第１番目の発明、本願第２番目の発明、
本願第３番目の発明及び本願第４番目の発明の場合に比
し低いオフ電流しか流れない。 従って、本願第５番目の発明による薄膜トランジスタ
回路の実施例によれば、第１図、第２図、第３図または
第４図で上述した本願第１番目の発明、本願第２番目の
発明、本願第３番目の発明または本願第４番目の発明に
よる薄膜トランジスタ回路の場合に比しよりオフ電流が
小さく、且つオン電流とオフ電流との比が大きい。
【実施例６】 次に、第５図を伴って本願第６番目の発明による薄膜
トランジスタ回路の実施例を述べよう。 第５図において、第１図との対応部分には同一符号を
付して詳細説明を省略する。 第５図に示す本願第６番目の発明による薄膜トランジ
スタ回路は、チャンネル形成用領域１上に、ソース領域
２と第１のゲート電極51との間の領域において、第３の
ゲート電極53が、第３のゲート絶縁膜43を介して介挿さ
れ、そして、その第３のゲート電極53が第２のゲート電
極52とともに、逆向きのダイオード10を介して、制御端
子８に接続されていることを除いて、制御端子８に接続
されていることを除いて、第１図で上述した本願第１番
目の発明による薄膜トランジスタ回路と同様の構成を有
する。 このような本願第６番目の発明による薄膜トランジス
タ回路によれば、上述した事項を除いて、本願第１番目
の発明による薄膜トランジスタ回路と同様の構成を有
し、そして、オン時及びオフ時において、チャンネル形
成用領域１の第３のゲート絶縁膜43下に、チャンネル形
成用領域１の第２のゲート絶縁膜42下に形成されるのと
同様のチャンネル層が形成されることが明らかであるの
で、詳細説明は省略するが、第１図で上述した本願第１
番目の発明による薄膜トランジスタ回路の場合と同様の
作用・効果が、電源接続端子６及び７間に負荷13を通じ
て接続している電源12の極性を、電源接続端子６側を正
とする極性にしても同様に得られる。
【実施例７】 次に、第６図を伴って本願第７番目の発明による薄膜
トランジスタ回路の実施例を述べよう。 第６図において、第２図と対応部分には同一符号を付
して詳細説明を省略する。 第６図に示す本願第７番目の発明による薄膜トランジ
スタ回路は、チャンネル形成用領域１上に、ソース領域
２と第１のゲート電極51との間の領域において、第５図
で上述した本願第６番目の発明の場合と同様に、第３の
ゲート電極53が、第３のゲート絶縁膜43を介して介挿さ
れ、しかしながら、その第３のゲート電極53が、第２の
ゲート電極52が逆向きのダイオード10を通じて制御端子
８に接続されているとともに逆向きの他のダイオード20
を通じてドレイン領域３に接続されていると同様に、逆
向きのダイオード10′を通じて制御端子８に接続されて
いるとともに逆向きの他のダイオード20′を通じドレイ
ン領域３に接続されていることを除いて、第２図で上述
した本願第２番目の発明による薄膜トランジスタ回路と
同様の構成を有する。 このような本願第７番目の発明による薄膜トランジス
タ回路によれば、上述した事項を除いて、本願第２番目
の発明による薄膜トランジスタ回路と同様の構成を有
し、そして、オン時及びオフ時において、チャンネル形
成用領域１の第３のゲート絶縁膜43下に、チャンネル形
成用領域１の第２のゲート絶縁膜42下に形成されるのと
同様のチャンネル層が形成されることが明らかであるの
で、詳細説明は省略するが、第２図で上述した本願第２
番目の発明による薄膜トランジスタ回路の場合と同様の
作用・効果が、電源接続端子６及び７間に負荷13を通じ
て接続している電源12の極性を、電源接続端子６側を正
とする極性にしても同様に得られる。
【実施例８】 次に、第７図を伴って本願第８番目の発明による薄膜
トランジスタ回路の実施例を述べよう。 第７図において、第３図との対応部分には同一符号を
付して詳細説明を省略する。 第７図に示す本願第８番目の発明による薄膜トランジ
スタ回路は、チャンネル形成用領域１上に、ソース領域
２と第１のゲート電極51との間の領域において、第５図
で上述した本願第６番目の発明の場合と同様に、第３の
ゲート電極53が、第３のゲート絶縁膜43を介して介挿さ
れ、しかしながら、その第３のゲート電極53が、第２の
ゲート電極52ドレイン領域３に接続されていると同様
に、ドレイン領域３に接続されていることを除いて、第
３図で上述した本願第３番目の発明による薄膜トランジ
スタ回路と同様の構成を有する。 このような本願第８番目の発明による薄膜トランジス
タ回路によれば、上述した事項を除いて、本願第３番目
の発明による薄膜トランジスタ回路と同様の構成を有
し、そして、オン時及びオフ時において、チャンネル形
成用領域１の第３のゲート絶縁膜43下に、チャンネル形
成用領域２の第２のゲート絶縁膜42下に形成されるのと
同様のチャンネル層が形成されることが明らかであるの
で、詳細説明は省略するが、第３図で上述した本願第３
番目の発明による薄膜トランジスタ回路の場合と同様の
作用・効果が、電源接続端子６及び７間に負荷13を通じ
て接続している電源12の極性を、電源接続端子６側を正
とする極性にしても同様に得られる。
【実施例９】 次に、第８図を伴って本願第９番目の発明による薄膜
トランジスタ回路の実施例を述べよう。 第８図において、第４図と対応部分には同一符号を付
して詳細説明を省略する。 第８図に示す本願第９番目の発明による薄膜トランジ
スタ回路は、チャンネル形成用領域１上に、ソース領域
２と第１のゲート電極51との間の領域において、第５図
で上述した本願第６番目の発明の場合と同様に、第３の
ゲート電極53が、第３のゲート電極53が、第３のゲート
絶縁膜を介して介挿され、しかしながら、その３のゲー
ト電極53が、第２のゲート電極52が容量端子15を通じて
制御端子８に接続されているとともに逆向きの他のダイ
オード20を通じてドレイン領域３に接続されていると同
様に、容量端子15′を通じて制御端子８に接続されてい
るとともに逆向きのダイオード20′を通じドレイン領域
３に接続されていることを除いて、第４図で上述した本
願第４番目の発明による薄膜トランジスタ回路と同様の
構成を有する。 このような本願第９番目の発明による薄膜トランジス
タ回路によれば、上述した事項を除いて、本願第４番目
の発明による薄膜トランジスタ回路と同様の構成を有
し、そして、オン時及びオフ時において、チャンネル形
成用領域１の第３のゲート絶縁膜43下に、チャンネル形
成用領域２の第２のゲート絶縁膜42下に形成されるのと
同様のチャンネル層が形成されることが明らかであるの
で、詳細説明は省略するが、第４図で上述した本願第４
番目の発明による薄膜トランジスタ回路の場合と同様の
作用・効果が、電源接続端子６及び７間に負荷13を通じ
て接続している電源12の極性を、電源接続端子６側を正
とする極性にしても同様に得られる。
【実施例１０】 次に、本願第10番目の発明による薄膜トランジスタ回
路の実施例を述べよう。 本願第10番目の発明による薄膜トランジスタ回路は、
図示詳細説明は省略するが、第５図、第６図、第７図ま
たは第８図に示す本願第６番目の発明、本願第７番目の
発明、本願第８番目の発明または本願第９番目の発明に
よる薄膜トランジスタ回路において、第１のゲート絶縁
膜41と第２及び第３のゲート絶縁膜42及び43とが、本願
第５番目の発明による薄膜トランジスタ回路の場合に準
じて、第２及び第３のゲート電極52及び53下でみた閾値
電圧が、ドレイン領域３及びソース領域２がｎ型の不純
物濃度を有する半導体薄膜であるのに応じて第１のゲー
ト電極51下でみた閾値電圧に比し低い値で得られるに十
分な、互に異なる材料または厚さを有している。 このような本願第10番目の発明による薄膜トランジス
タ回路によれば、上述した事項を除いて第５図、第６
図、第７図または第８図で上述した本願第６番目の発
明、本願第７番目の発明、本願第８番目の発明または本
願第９番目の発明による薄膜トランジスタ回路と同様の
構成を有するので、詳細説明は省略するのが、本願第５
番目の発明による薄膜トランジスタ回路の場合に準じ
て、オン時、チャンネル形成用領域１の第２及び第３の
ゲート絶縁膜42及び43下に形成されるｎ型のチャンネル
層が、低い抵抗を有するものとして形成されるので、第
５図、第６図、第７図または第８図で上述した本願第６
番目の発明、本願第７番目の発明、本願第８番目の発明
及び本願第９番目の発明の場合に比し高いオン電流が得
られるとともに、オス時も、チャンネル形成用領域１の
第２及び第３のゲート絶縁膜42及び43下に形成されるｎ
型のチャンネル層が低い抵抗を有するものとして形成さ
れるので、第５図、第６図、第７図または第８図で上述
した本願第６番目の発明、本願第７番目の発明、本願第
８番目の発明及び本願第９番目の発明の場合に比し低い
オフ電流しか流れない。 従って、本願第10番目の発明による薄膜トランジスタ
回路の実施例によれば、第５図、第６図、第７図または
第８図で上述した本願第６番目の発明、本願第７番目の
発明、本願第８番目の発明または本願第９番目の発明に
よる薄膜トランジスタ回路の場合に比しよりオフ電流が
小さく、且つよりオン電流とオフ電流との比が大きい。
【実施例１１】 次に、第９図を伴って、本発明による薄膜トランジス
タ回路の実施例を述べよう。 第９図に示す本発明による薄膜トランジスタ回路は、
第５図で上述した本願第６番目の発明による薄膜トラン
ジスタ回路の具体的な実施例を示し、よって、第５図と
の対応部分には同一符号を付して詳細説明は省略する
が、第５図で上述した本願第６番目の発明による薄膜ト
ランジスタ回路が、例えばガラスでなる絶縁基板60上に
形成されている。 また、第１のゲート絶縁膜41が一枚の絶縁膜51で形成
され、第２及び第３のゲート絶縁膜42及び43が絶縁膜61
とそれと積層されている他の絶縁膜62との２枚で形成さ
れ、また、第１のゲート電極51がｐ型半導体層でなり、
第２及び第３のゲート電極52及び53がそれらの共通のｎ
型半導体層であり、そして、第１のゲート電極51を構成
しているｐ型半導体層が、第２及び第３のゲート電極52
及び53に連結していることによってそれら間にpn接合に
よるダイオード10が形成されている。
【実施例１２】 次に、第10図に伴って、本発明による薄膜トランジス
タ回路の実施例を述べよう。 第10図に示す本発明による薄膜トランジスタ回路は、
第６図で上述した本願第７番目の発明による薄膜トラン
ジスタ回路の具体的な実施例を示し、よって、第６図と
の対応部分には同一符号を付して詳細説明は省略する
が、第６図で上述した本願第７番目の発明による薄膜ト
ランジスタ回路が、第９図で上述した本発明による薄膜
トランジスタ回路の場合と同様に、例えばガラスでなる
絶縁基板60上に形成され、また、第１のゲート絶縁膜41
が一枚の絶縁膜61で形成され、第２及び第３のゲート絶
縁膜42及び43が絶縁膜61とそれと積層されている他の絶
縁膜62との２枚で形成され、また、第１のゲート電極51
がｐ型半導体層でなり、第２及び第３のゲート電極52及
び53がそれらの共通ｎ型半導体層でなり、そして、第１
のゲート電極15を構成しているｐ型半導体層が、第２及
び第３のゲート電極52及び53を構成しているｎ型半導体
層に連結していることによって、それら間にpn接合によ
るダイオード10及び10′が形成されている。 また、第２及び第３のゲート電極52及び53を構成して
いるｎ型半導体層上にダイオード20及び20′を形成すべ
くｐ型半導体層64が形成され、またｐ型半導体層63上に
電極層63が形成されている。
【実施例１３】 次に、第11図を伴って、本発明による薄膜トランジス
タ回路の実施例を述べよう。 第11図に示す本発明による薄膜トランジスタ回路は、
第７図で上述した本願第８番目の発明による薄膜トラン
ジスタ回路の具体的な実施例を示し、よって、第７図と
の対応部分には同一符号を付して詳細説明は省略する
が、第７図で上述した本願第８番目の発明による薄膜ト
ランジスタ回路が、例えばガラスでなる絶縁基板60上に
形成され、また、第１のゲート絶縁膜41が１枚の絶縁膜
61で形成され、第２及び第３のゲート絶縁膜42及び43が
絶縁膜61とそれと積層されている他の絶縁膜62との２枚
で形成され、また、第１のゲート電極51がｐ型半導体層
であり、第２及び第３のゲート電極52及び53をそれらの
共通の且つｐ型半導体層に連結していない導電性層でな
る。
【実施例１４】 次に、第12図を伴って、本発明による薄膜トランジス
タ回路の実施例を述べよう。 第12図に示す本発明による薄膜トランジスタ回路は、
第８図で上述した本願第９番目の発明による薄膜トラン
ジスタ回路の具体的な実施例を示し、よって、第８図と
の対応部分には同一符号を付して詳細説明は省略する
が、第８図で上述した本願第８番目の発明による薄膜ト
ランジスタ回路が、例えばガラスでなる絶縁基板60上に
形成され、また、第１のゲート絶縁膜41が一枚の絶縁膜
61で形成され、第２及び第３のゲート絶縁膜42及び43が
絶縁膜61とそれと積層されている他の絶縁膜62との２枚
で形成され、また、第１のゲート電極51がｐ型半導体層
でなり、第２及び第３のゲート電極52及び53がそれらの
共通の且つｐ型半導体層に連結していないｎ型半導体層
でなり、そして、第１のゲート電極を構成しているｐ型
半導体層が、第２及び第３のゲート電極52及び53を構成
しているｎ型半導体層との間で、容量素子15及び15′が
形成されている。 また、第２及び第３のゲート電極52及び53を構成して
いるｎ型半導体層上にダイオード20及び20′を形成すべ
くｐ型半導体層64が形成され、またｐ型半導体層64上に
電極層63が形成されている。 なお、上述においては本発明の僅かな実施例を示した
に留まり、例えば上述において、「ｐ型」を「ｎ型」、
「ｎ型」を「ｐ型」に読み替えた構成とすることもでき
（この場合、本願第５番目の発明または本願第10番目の
発明による薄膜トランジスタ回路については、第１のゲ
ート絶縁膜と、第２のゲート絶縁膜（または第２及び第
３のゲート絶縁膜）とに、第２及び第３のゲート電極下
でみた閾値電圧が、ドレイン領域及びソース領域がｐ型
の不純物濃度を有する半導体薄膜でなるので、第１のゲ
ート電極下でみた閾値電圧に比し高い値で得られるに十
分な、互に異なる材料または厚さを有せしめる）、その
他、本発明の精神を脱することなしに、種々の変型、変
更をなし得るであろう。
【図面の簡単な説明】
第１図は、本願第１番目の発明による薄膜トランジスタ
回路の実施例を原理的に示す略線的断面図である。 第２図は、本願第２番目の発明による薄膜トランジスタ
回路の実施例を原理的に示す略線的断面図である。 第３図は、本願第３番目の発明による薄膜トランジスタ
回路の実施例を原理的に示す略線的断面図である。 第４図は、本願第４番目の発明による薄膜トランジスタ
回路の実施例を原理的に示す略線的断面図である。 第５図は、本願第６番目の発明による薄膜トランジスタ
回路の実施例を原理的に示す略線的断面図である。 第６図は、本願第７番目の発明による薄膜トランジスタ
回路の実施例を原理的に示す略線的断面図である。 第７図は、本願第８番目の発明による薄膜トランジスタ
回路の実施例を原理的に示す略線的断面図である。 第８図は、本願第９番目の発明による薄膜トランジスタ
回路の実施例を原理的に示す略線的断面図である。 第９図〜第12図は、本発明による薄膜トランジスタ回路
の実施例を具体的に示す略線的断面図である。 １……チャンネル形成用領域 ２……ソース領域 ３……ドレイン領域 ６、７……電源接続端子 ８……制御端子 10、10′、20、20′……ダイオード 12……電源 13……負荷 14……制御電圧源 15、15′……容量素子 41、42……ゲート絶縁膜 51、52……ゲート電極 61、62……絶縁膜 63……導電性層 101、102、103、103、104……チャンネル層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中沢 憲二 東京都千代田区内幸町１丁目１番６号 日本電信電話株式会社内 (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/786

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】ｎ型不純物またはｐ型不純物のいずれも意
    図的に導入していないか、十分低いｎ型の不純物濃度ま
    たはｐ型の不純物濃度を有する半導体薄膜でなるチャン
    ネル形成用領域と、 上記チャンネル形成用領域を構成している半導体薄膜に
    比し十分高いｎ型の不純物濃度またはｐ型の不純物濃度
    を有する半導体薄膜でなり、且つ上記チャンネル形成用
    領域に、異なる第１及び第２の位置においてそれぞれ連
    接しているソース領域及びドレイン領域と、 上記チャンネル形成用領域上に、上記ソース領域及び上
    記ドレイン領域間の領域と第１のゲート絶縁膜を介して
    上記ソース領域側において局部的に対向して配されてい
    る第１のゲート電極と、 上記チャンネル形成用領域上に、上記ソース領域及び上
    記ドレイン領域間の上記第１のゲート電極が対向してい
    ない領域と第２のゲート絶縁膜を介して対向して配され
    ている第２のゲート電極とを有し、 上記第１のゲート電極から、制御端子が導出され、 上記第２のゲート電極が、ダイオードを介して上記制御
    端子に接続されていることを特徴とする薄膜トランジス
    タ回路。
  2. 【請求項２】請求項１記載の薄膜トランジスタ回路にお
    いて、 第２ゲート電極が、上記ダイオードとは逆向きの他のダ
    イオードを介して上記ドレイン領域または上記ソース領
    域に接続されていることを特徴とする薄膜トランジスタ
    回路。
  3. 【請求項３】ｎ型不純物またはｐ型不純物のいずれも意
    図的に導入していないか、十分低いｎ型の不純物濃度ま
    たはｐ型の不純物濃度を有する半導体薄膜であるチャン
    ネル形成用領域と、 上記チャンネル形成用領域を構成している半導体薄膜に
    比し十分高いｎ型の不純物濃度またはｐ型の不純物濃度
    を有する半導体薄膜でなり、且つ上記チャンネル形成用
    領域に、異なる第１及び第２の位置においてそれぞれ連
    接しているソース領域及びドレイン領域と、 上記チャンネル形成用領域上に、上記ソース領域及び上
    記ドレイン領域間の領域と第１のゲート絶縁膜を介して
    上記ソース領域側において局部的に対向して配されてい
    る第１のゲート電極と、 上記チャンネル形成用領域上に、上記ソース領域及び上
    記ドレイン領域間の上記第１のゲート電極が対向してい
    ない領域と第２のゲート絶縁膜を介して対向して配され
    ている第２のゲート電極とを有し、 上記第１のゲート電極から、制御端子が導出され、 上記第２のゲート電極が、上記ドレイン領域または上記
    ソース領域に接続されていることを特徴とする薄膜トラ
    ンジスタ回路。
  4. 【請求項４】ｎ型不純物またはｐ型不純物のいずれも意
    図的に導入していないか、十分低いｎ型の不純物濃度ま
    たはｐ型の不純物濃度を有する半導体薄膜でなるチャン
    ネル形成用領域と、 上記チャンネル形成用領域を構成している半導体薄膜に
    比し十分高いｎ型の不純物濃度またはｐ型の不純物濃度
    を有する半導体薄膜でなり、且つ上記チャンネル形成用
    領域に、異なる第１及び第２の位置においてそれぞれ連
    接しているソース領域及びドレイン領域と、 上記チャンネル形成用領域上に、上記ソース領域及び上
    記ドレイン領域間の領域と第１のゲート絶縁膜を介して
    上記ソース領域側において局部的に対向して配されてい
    る第１のゲート電極と、 上記チャンネル形成用領域上に、上記ソース領域及び上
    記ドレイン領域間の上記第１のゲート電極が対向してい
    ない領域と第２のゲート絶縁膜を介して対向して配され
    ている第２のゲート電極とを有し、 上記第１の電極から、制御端子が導出され、 上記第２のゲート電極が、容量素子を介して上記制御端
    子に接続され且つダイオードを介して上記ドレイン領域
    または上記ソース領域に接続されていることを特徴とす
    る薄膜トランジスタ回路。
  5. 【請求項５】請求項１、請求項２、請求項３または請求
    項４記載の薄膜トランジスタ回路において、 上記第１のゲート絶縁膜と上記第２のゲート絶縁膜と
    が、上記第２のゲート電極下でみた閾値電圧が、上記ド
    レイン領域及び上記ソース領域がｎ型の不純物濃度を有
    する半導体薄膜でなる場合、上記第１のゲート電極下で
    みた閾値電圧に比し低い値で得られ、ｐ型の不純物濃度
    を有する半導体薄膜でなる場合、上記第１のゲート電極
    下でみた閾値電圧に比し高い値で得られるに十分な、互
    に異なる材料または厚さを有していることを特徴とする
    薄膜トランジスタ回路。
  6. 【請求項６】ｎ型不純物またはｐ型不純物のいずれも意
    図的に導入していないか、十分低いｎ型の不純物濃度ま
    たはｐ型の不純物濃度を有する半導体薄膜でなるチャン
    ネル形成用領域と、 上記チャンネル形成用領域を構成している半導体薄膜に
    比し十分高いｎ型の不純物濃度またはｐ型の不純物濃度
    を有する半導体薄膜でなり、且つ上記チャンネル形成用
    領域に、異なる第１及び第２の位置においてそれぞれ連
    接しているソース領域及びドレイン領域と、 上記チャンネル形成用領域上に、上記ソース領域及び上
    記ドレイン領域間の領域と第１のゲート絶縁膜を介して
    上記ソース領域側及び上記ドレイン領域側を残して局部
    的に対向して配されている第１のゲート電極と、 上記チャンネル形成用領域上に、上記ソース領域及び上
    記ドレイン領域間の上記第１のゲート電極が対向してい
    ない領域と第２及び第３のゲート絶縁膜をそれぞれ介し
    て上記ソース領域側及び上記ドレイン領域側においてそ
    れぞれ対向して配されている第２及び第３のゲート電極
    とを有し、 上記第１のゲート電極から、制御端子が導出され、 上記第２及び第３のゲート電極が、ダイオードを介して
    上記制御端子に接続されていることを特徴とする薄膜ト
    ランジスタ回路。
  7. 【請求項７】請求項６記載の薄膜トランジスタ回路にお
    いて、 第２ゲート電極が、上記ダイオードとは逆向きの他のダ
    イオードを介して上記ドレイン領域または上記ソース領
    域に接続されていることを特徴とする薄膜トランジスタ
    回路。
  8. 【請求項８】ｎ型不純物またはｐ型不純物のいずれも意
    図的に導入していないか、十分低いｎ型の不純物濃度ま
    たはｐ型の不純物濃度を有する半導体薄膜でなるチャン
    ネル形成用領域と、 上記チャンネル形成用領域を構成している半導体薄膜に
    比し十分高いｎ型の不純物濃度またはｐ型の不純物濃度
    を有する半導体薄膜でなり、且つ上記チャンネル形成用
    領域に、異なる第１及び第２の位置においてそれぞれ連
    接しているソース領域及びドレイン領域と、 上記チャンネル形成用領域上に、上記ソース領域及び上
    記ドレイン領域間の領域と第１のゲート絶縁膜を介して
    上記ソース領域側及び上記ドイレン領域側を残して局部
    的に対向して配されている第１のゲート電極と、 上記チャンネル形成用領域上に、上記ソース領域及び上
    記ドレイン領域間の上記第１のゲート電極が対向してい
    ない領域と第２及び第３のゲート絶縁膜をそれぞれ介し
    て上記ソース領域側及び上記ドレイン領域側においてそ
    れぞれ対向して配されている第２及び第３ゲート電極と
    を有し、 上記第１のゲート電極から、制御端子が導出され、 上記第２及び第３のゲート電極が、上記ドレイン領域ま
    たは上記ソース領域に接続されていることを特徴とする
    薄膜トランジスタ回路。
  9. 【請求項９】ｎ型不純物またはｐ型不純物のいずれも意
    図的に導入していないか、十分低いｎ型の不純物濃度ま
    たはｐ型の不純物濃度を有する半導体薄膜でなるチャン
    ネル形成用領域と、 上記チャンネル形成用領域を構成している半導体薄膜に
    比し十分高いｎ型の不純物濃度またはｐ型の不純物濃度
    を有する半導体薄膜でなり、且つ上記チャンネル形成用
    領域に、異なる第１及び第２の位置においてそれぞれ連
    接しているソース領域及びドレイン領域と、 上記チャンネル形成用領域上に、上記ソース領域及び上
    記ドレイン領域間の領域と第１のゲート絶縁膜を介して
    上記ソース領域側及び上記ドイレン領域側を残して局部
    的に対向して配されている第１のゲート電極と、 上記チャンネル形成用領域上に、上記ソース領域及び上
    記ドレイン領域間の上記第１のゲート電極が対向してい
    ない領域と第２及び第３のゲート絶縁膜をそれぞれ介し
    て上記ソース領域側及び上記ドレイン領域側においてそ
    れぞれ対向して配されている第２及び第３のゲート電極
    とを有し、 上記第１のゲート電極から、制御端子が導出され、 上記第２及び第３のゲート電極が、容量素子を介して上
    記制御端子に接続され且つダイオードを介して上記ドレ
    イン領域または上記ソース領域に接続されていることを
    特徴とする薄膜トランジスタ回路。
  10. 【請求項１０】請求項６、請求項７、請求項８または請
    求項９記載の薄膜トランジスタ回路において、 上記第１のゲート絶縁膜と、上記第２及び第３のゲート
    絶縁膜とが、上記第２及び第３のゲート電極下でみた閾
    値電圧が、上記ドレイン領域及び上記ソース領域がｎ型
    の不純物濃度を有する半導体薄膜でなる場合、上記第１
    のゲート電極下でみた閾値電圧に比し低い値で得られ、
    ｐ型の不純物濃度を有する半導体薄膜でなる場合、上記
    第１のゲート電極下でみた閾値電圧に比し高い値で得ら
    れるに十分な、互に異なる材料または厚さを有している
    ことを特徴とする薄膜トランジスタ回路。
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