KR940008262B1 - 박막 트랜지스터 - Google Patents

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나까자와 겐지
수야마 시로
가또 기냐
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닛뽄덴신덴와 가부시끼가이샤
고지마 마사시
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Abstract

내용 없음.

Description

박막 트랜지스터
제1a, 1aa 및 1ab도는 제 1 종래기술이 박막 트랜지스터를 도시한 다이아그램식 단면도.
제1a도는 기본 구조를 나타내며, 제1aa도는 턴-온(Turn-On) 상태를 나타내며, 제1ab도는 턴-오프(Turn- Off) 상태를 나타내는 도면.
제1b, 1ba 및 1bb도는 제 2 종래기술의 박막 트랜지스터를 도시한 다이아그램식 단면도로서, 제1b도는 기본 구조를 나타내고, 제1ba도는 턴-온 상태를 나타내며, 제1bb도는 턴-오프 상태를 나타내는 도면.
제1ca도는 불순물 농도와 누설전류 사이의 관계를 설명하는 표.
제1cb도는 불순물 농도와 게이트 절연막의 두께 및 유전상수 사이의 관계를 설명하기 위한 표.
제2, 2-1, 2-2도는 이 발명에 따른 박막 트랜지스터의 제1실시예를 도시한 다이아그램식 단면도로서, 제2도는 기본 구조를 나타내고, 제2-1도는 턴-온 상태를 나타내며, 제2-2도는 턴-오프 상태를 나타내는 도면.
제2a, 2b 및 2c도는 각 이 발명에 따른 박막 트랜지스터의 제1실시예의 제1, 제2 및 제3변형예를 도시한 다이아드램식 단면도.
제2d, 2da 및 2db 4도는 이 발명에 따른 박막 트랜지스터의 제1실시예의 제4변형예를 도시한 다이어그램식 단면도로서, 제2도는 기본 구조를 나타내고, 제 2d-1도는 턴-온 상태를 나타내며, 제2d-2도는 턴-오프 상태를 나타내는 도면.
제2e 및 제2f도는 이 발명에 따른 박막 트랜지스터의 제1실시예의 제5 및 제6변형예를 도시한 다이어그램식 단면도.
제3, 3-1 및 3-2도는 이 발명에 따른 박막 트랜지스터의 제2실시예를 도시한 다이어그램식 단면도로서, 제3도는 기본 구조를 나타내고, 제3-1도는 턴-온 상태를 나타내며, 제3-2도는 턴-오프 상태를 나타내는 도면.
제3a, 3b 및 3c도는 이 발명에 따른 박막 트랜지스터의 제2실시예의 제1, 제2 및 제3변형을 도시한 다이어그램식 단면도.
제3d, 3da 및 3db도는 이 발명에 따른 박막 트랜지스터의 제2실시예의 제4변형예를 도시한 다이어그램식 단면도로서, 제3d도는 기본 구조를 나타내고, 제3d-1도는 턴-온 상태를 나타내며, 제3d-2도는 턴-오프 상태를 나타내는 도면.
제4, 4a, 4b도는 이 발명에 따른 박막 트랜지스터의 제 3 실시예를 도시한 다이어그램식 단면도로서, 제4도는 기본 구조를 나타내고, 제4-1도는 턴-온 상태를 나타내며, 제4-2도는 턴-오프 상태를 나타내는 도면.
제4a, 4b 및 4c도는 이 발명에 따른 박막 트랜지스터의 제3실시예의 제1, 제2 및 제3변형예를 도시한 다이어그램식 단면도.
제4d, 4e 및 4f도는 이 발명에 따른 박막 트랜지스터의 제3실시예의 제4, 제5 및 제6변형예를 도시한 다이어그램식 단면도.
제5, 5a, 5b도는 이 발명에 따른 박막 트랜지스터의 제4실시예를 도시한 다이어그램식 단면도로서, 제5도는 기본 구조를 나타내고, 제5-1도는 턴-온 상태를 나타내며, 제5-2도는 턴-오프 상태를 나타내는 도면.
제5a, 5b 및 5c도는 이 발명에 따른 박막 트랜지스터의 제4실시예의 제1, 제2 및 제3변형예를 도시한 다이어그램식 단면도.
제5d, 5e 및 제5f도는 이 발명에 따른 박막 트랜지스터의 제4실시예의 제4, 제 5 및 제6변형예를 도시한 다이어그램식 단면도.
제6a도 및 제6b도는 이 발명에 따른 박막 트랜지스터(제4c도에 도시함)의 제3실시예의 제3변형예를 도시한 보다 실질적인 단면도.
제7a, 7b 및 7c도는 이 발명에 따른 박막 트랜지스터(제4f도에 도시함)의 제3 실시예의 제6변형예를 도시한 보다 실질적인 단면도로서, 제1, 제2 및 제3게이트는 다른 재료 및 다른 두께로 형성되었으며, 제7c도는 채널 형성 영역이 소오스 및 드레인 영역과 다른 방법으로 형성된 실시예를 도시한 도면.
제8a 및 제8b도는 제1, 제2 및 제3게이트가 다른 재료 및 다른 두께로 형성되어 있는 이 발명에 따른 박막 트랜지스터(제5d도에 도시함)의 제4실시예의 제4변형예를 도시한 보다 실질적인 단면도.
제9a, 9b, 9c 및 9d도는 박막 트랜지스터(제2도에 도시함)의 제1실시예를 도시한 다이어그램식 단면도로서, 각기 3단자 박막 트랜지스터를 인식하도록 하고, 제9a도는 다이오드를 나타내고, 제9b도는 2개의 다이오드를 나타내며, 제9c도는 도선을 나타내고, 제9d도는 다이오드 및 커패시터를 나타내는 도면.
제10a, 10b, 10c 및 10d도는 박막 트랜지스터(제4도에 도시함)의 제 3 실시예를 도시한 다이어그램식 단면도로서, 각기 3단자 박막 트랜지스터를 인식하도록 하고, 제10a도는 다이오드 및 도선을 나타내고, 제10b도는 4개의 다이오드를 나타내며, 제10c도는 도선을 나타내고, 제10d도는 2개의 다이오드 및 2개의 커패시터를 나타내는 도면.
제11a, 11b, 11c 및 11d도는 3단자 박막 트랜지스터의 제 3 실시예를 도시한 보다 실질적인 단면도로서, 제11a도는 제10a도에 따른 도면, 제11b도는 제10b도에 따른 도면, 제11c도는 제10c도에 따른 도면, 제11d도는 제10d도를 따른 도면.
제12도는 2개이 종래기술의 스택 CMOS(Stacked CMOS)로 이뤄진 SRAM 셀을 도시한 회로도.
제13a도는 종래기술의 스택씨 CMOS를 도시한 다이어그램식 단면도.
제13b도는 제13a도에 도시한 종래기술의 스택 CMOS와 동등한 회로도.
제14a도는 이 발명에 따른 2개의 박막 트랜지스터로 이뤄진 스택 CMOS의 제 1 실시예를 도시한 다이어그램식 단면도.
제14b도는 제14a도에 도시한 스택 CMOS와 동등한 회로도.
제15a도는 이 발명에 따른 2개의 박막 트랜지스터로 이뤄진 스택 CMOS의 제 2실시예를 도시한 다이어그램식 단면도.
제15b도는 제15a도에 도시한 스택 CMOS와 동등한 회로도.
제16a도는 이 발명에 따른 2개의 박막 트랜지스터로 이뤄진 스택 CMOS의 제3실시예를 도시한 다이어그램식 단면도.
제16b도는 제16a도에 도시한 스택 CMOS와 동등한 회로도.
제17도는 10V의 드레인 전압으로 게이트 전압과 드레인 전류사이의 특성을 나타낸 그래프로서, 점선은 종래기술의 비정질 실리콘 트랜지스터를 나타내며, 실선은 이 발명의 비결정 실리콘 트랜지스터를 나타내는 도면.
제18a도는 제1a도에 도시한 종래기술의 다결정 박막 트랜지스터의 상이한 드레인 전압에서의 동일한 게이트 전압 드레인 전류를 도시한 그래프.
제18b도는 제4c도에 도시한 이 발명에 다결정 박막 트랜지스터의 상이한 드레인 전압에서의 동일한 게이트 전압-드레인 전류를 도시한 그래프.
제18c도는 제1게이트 전극이 제2게이트 전극으로 대체된 제4c도에 도시한 이 발명의 박막 트랜지스터의 상이한 드레인 전압에서의 동일한 게이트 전압-드레인 전류 특성을 도시한 그래프이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 채널 형성 영역 1a 및 1b : 제 1 및 제 2 주면
2 : 소오스 영역 2a 및 2b : 소오스 전극층
3 : 드레인 영역 3a 및 3b : 드레인 전극층
4 : 게이트 절연막 4a 및 4b : 게이트 산화막
5 : 게이트 전극 5a : 게이트
6 : 전원 7 : 부하
8 : 제어 전원 11 : P-형 채널층
12 및 13 : 연극성 pn접합 15 : 커패시터
41,42 및 43 : 제 1, 제 2 및 제 3 절연막
50 : 서브 게이트 전극 60 : 절연 기판
63 : 도전층 64 : P형 반도체층
81,82 : 전원 100 : 역극성 드레인 pn 접합
101,102,103,104 : 도전형 반도체층 110 : 공핍층
이 발명은 스위칭 소자로서 사용하기에 적절한 박막 트랜지스터에 관한 것으로, 더 상세하게는 소량의 턴-오프 전류나 높은 턴-온/오프 전류비의 박막 트랜지스터에 관한 것이다.
단지 기본 트랜지스터 구조를 다이어그램식으로 나타낸 제1도에 도시한 바와 같은 종래의 박막 트랜지스터가 공지되어 있다. 도면에 있어서, 트랜지스터는 채널 형성 영역(1), 소오스 및 드레인 영역(2), (3), 게이트 절연막(4) 및 게이트 전극(5)을 포함한다.
채널 형성 영역(1)은 예를 들어 의도적으로 주입된 n형 또는 p형 불순물을 포함하지 않거나 n형 또는 p형 불순물 농도가 충분히 낮은 다결정 실리콘으로 형성된 반도체 박막이다. 소오스 및 드레인 영역(2), (3)은 각각 채널 형성 영역(1)에 연접한 제1 및 제2의 상이한 위치에 배열되고 채널 형성 영역과 각기 비교하여 충분히 높은 n형 또는 p형 불순물 농도를 갖는 폴리 실리콘으로 반도체 형성된 박막이다. 게다가, 게이트 전극(5)은 예를 들어 SiO2로 형성된 게이트 절연막(4)을 경유하여 소오스 영역(2)과 드레인 영역(3) 사이에서 채널 형성 영역(1)의 주면(1a) 위에 형성된다.
상기와 같이 구성된 종래의 박막 트랜지스터에서, 포지티브 제어 전압은 포지티브 전압이 부하(7)를 거쳐서 전압(6)에 의해 드레인 영역(3)에 인가되는 조건하에서 제 1aa도에 도시한 바와 같이 제로전압 레벨로서 소오스 영역(2)을 갖는 게이트 전극(5)으로 제어전원(8)에 의해 인가될 때 n형 채널층(10)이 채널 형성 영역(1)내에 형성되므로 게이트 전극(5)에 대향한 방향으로 확장하고 소오스 및 드레인 영역(2), (3) 사이로 연장되기 위하여 게이트 전극(5)하에서 소오스 및 드레인 영역(2), (3) 사이의 범위가 턴-온 되므로 전류는 전원(6)으로부터 부하(7)로 인가된다.
상기 조건하에서, 네가티브 제어전압이 제1ab도에 도시한 바와 같이 제로전압 레벨로서 소오스 영역(2)을 갖는 게이트 전극(5)으로 제어전원(8)에 의해 인가될 때 p형 채널층(11)이 채널 형성 영역(1)내에 형성되므로 게이트 전극(5)에 대향한 방향으로 확장하고 소오스 및 드레인 영역(2), (3) 사이로 연장되기 위하여 게이트 전극(5)하에서 역극성 pn 접합(12)은 n형 드레인 영역(3)과 p형 채널층(11) 사이에 형성되므로 소오스 및 드레인 영역(2), (3) 사이의 범위는 턴-오프되고 전류는 전원(6)으로부터 부하(7)로 인가되지 않는다.
따라서, 제1a도에 도시한 종래의 박막 트랜지스터는 스위칭 소자로서 적절히 사용될 수 있다.
또한, 다른 종래의 박막 트랜지스터가 제1b도에 도시한 바와 같이 동일 출원인에 의해 제안되었다. 도면에서, 제1b도에 도시한 종래의 박막 트랜지스터는 채널 형성 영역(1)과 드레인 영역(3) 사이에 끼워진 드레인 영역(3) 보다 낮은 예를 들어, n형 불순물 농도를 갖는 다결정 실리콘으로 형성된 반도체 박막의 오프셋 영역을 제외한 제 1a 도에 도시한 종래의 트랜지스터와 거이 동일한 구조이다.
따라서, 상세한 설명의 중복을 피하기 위하여 동일 참조부호는 동일 기능의 동일 요소로서 간주된다.
상기와 를 구성된 종래의 박막 트랜지스터에서, 포지티브 제어 전압은 포지티브 전압이 부하(7)를 거쳐 전원(6)에 의해 드레인 영역(3)에 인가되는 조건에서 제 1ba도에서 도시한 바와 같이 제로전압 레벨로서 소오스 영역(2)을 갖는 게이트 전극(5)으로 제어전원(8)에 의해 인가될 때 n형 채널층(10)이 채널 형성 영역(1)내에 형성되므로, 게이트 전극에 대향한 방향으로 게이트 절연막(4)을 확장하고 제1a도에서 도시한 종래의 트랜지스터의 경우와 같은 방법으로 소소으 영역(2) 및 오프셋 영역(20) 사이로 연장하기 위하여, 게이트 전극(5)하에서 소오스 영역(2)과 드레인 영역(3) 사이의 범위는 오프셋 영역(20)을 경유하여 턴-온 되므로 전류는 전원(6)으로부터 부하(7)로 공급된다.
또한, 상기 조건하에서, 네가티브 제어전압이 제1bb도에 도시한 바와 같이 제로전압 레벨로서 소오스 영역(2)릉 갖는 게이트 전극(5)으로 제어전원(8)에 의해 인가될때 p형 채널층(11)이 채널 형성 영역(11)내에 형성되므로 게이트 전극(5)에 대향한 방향으로 게이트 절연막(4)으로부터 확장하고, 제1a도에 도시한 종래의 트랜지스터의 경우와 같은 방법으로 소오스 영역(2)과 오프셋(20) 사이의 연장되기 위하여 역 극성 pn 접합(13)이 n형 오프셋 영역(20)과 p형 채널층(11) 사이에 형성되므로 소오스 및 드레인 영역(2, 3) 사이의 범위는 턴-오프되고 전류는 전원(6)으로부터 부하(7)로 공급되지 않는다.
따라서, 제1b도에 도시한 종래의 박막 트랜지스터는 제1a도에 도시한 종래의 트랜지스터의 경우와 같은 방법으로 스위칭 소자로서 적절히 사용할 수 있다.
상술한 바와 같이, 제1a도에 도시한 종래의 박막 트랜지스터의 경우에 p형 채널층(11)은 트랜지스터가 온(제1aa도에서 도시한 바와 같음)에서 오프(제1ab도에서 도시한 바와 같음)로 변환될 때 채널 형성 영역(1)내에 형성된다.
그러나, 턴-오프 상태에서 공핍층은 각기 드레인 영역(3)과 채널층(11)으로 연장되도록 n형 드레인 영역(3)과 p형 채널층(11) 사이에 pn 접합(12)이 형성된다. 상기의 경우에 채널층(11)이 낮은 불순물 농도를 갖는 반도체로 형성되므로 채널층(11)쪽으로 연장된 공핍층은 상대적으로 넓어진다.
그러나, 드레인 영역(3)이 비교적 높은 n형 불순물 입자 농도를 갖는 반도체로 형성되었음으로 드레인 영역쪽으로 연장한 공핍층은 폭은 상대적으로 협소하다. 즉, 상기 pn 접합(12)에서의 공핍층은 폭이 상대적으로 협소하며, 트랜지스터가 턴-오프로 유지될 때, 드레인 영역(3)과 채널층(11) 사이의 pn 접합(12)의 공핍층에서 상대적으로 높은 전계가 발생되므로 트랜지스터의 턴-오프 상태에서는 드레인 영역(3)과 채널층(11) 사이에 연장된 공핍층에 존재하는 결함으로 인해 드레인 영역(3)으로부터 소오스 영역(2)으로 흐르는 상대적으로 큰 누설전류가 발생하는 문제점이 있다.
여기서, 공핍층은 pn접합, 금속-반도체 인터페이스, 절연막 반도체 인터페이스등의 경계에 형성되고, 전자 및 정공이 없는 영역이다. 공핍층은 정전용량으로서 역할을 하므로 캐리어 농도가 높을수록 공핍층의 폭은 더 협소해진다. 게다가, 역극성 바이어스 전압이 낮을수록 공핍층 은 더 협소해진다. 그러므로, 공핍층이 협소할수록 경계에서 발생된 전계는 더 높아지고 제1c-1도에서 도시한 표 1에서 나타낸 바와 같이 경계를 통하여 흐르는 누설전류가 더 높아지게 된다.
상기 사실과 관련하여, 캐리어(예를 들어, 전자 및 정공) 농축물은 실온에서 불순물 농도와 거의 동일하다. 반도체층의 캐리어 농도가 높을때는 반도체층은 n+ 또는 p+를 나타내고, 낮을때는 반도체층은 각각 n- 또는 p-를 나타낸다.
또한 트랜지스터가 턴-오프된 상태에서 드레인 영역으로부터 소오스 영역으로 흐르는 누설전류는 특히, 미세결정, 다결정 또는 비결정 반도체막으로 드레인 및 소오스 영역을 구비한 종래의 박막 트랜지스터에서 크다.
상술한 설명한 바와 같이, 제1b도에 도시한 종래의 박막 트랜지스터의 경우에 p형 채널층(11)은 트랜지스터가 온(제1ba도에 도시한 바와 같음)으로부터 오프(제1bb도에 도시한 바와 같음)로 변화될 때 채널형성 영역(1)내에 형성된다. 상기 상태에서, 제1a도에서 도시한 바와 같이 상기 트랠지스터와 같은 방법으로 공핍층은 각기 오프셋 영역(20)과 채널층(11)쪽으로 연장되도록 n형 오프셋 영역(20)과 p형 채널층(20)사이에서 pn 접합(13)이 형성된다. 상기 트랜지스터에서, 채널층(11)은 제1a도에 도시한 트랜지스터의 경우와 같이 낮은 불순물 농도를 구비한 반도체로 형성되므로 채널층(11)쪽으로 영장한 공핍층의 폭은 넓다. 또한, 제1b도에 도시한 트랜지스터에서, 상기 오프셋 영역(20)이 상대적으로 낮은 n형 불순물을 구비한 반도체를 형성하므로 상기 오프셋 영역(20)쪽으로 연장한 공핍층의 폭은 상대적으로 넓다. 즉, pn 접합(13)에 존재하는 공핍층의 폭이 상대적으로 넓기 때문에 트랜지스터가 턴-오프인 경우 상대적으로 오프셋 영역(20)과 채널층(11) 사이의 pn 접합(13)의 공핍층에서 발생하므로 트랜지스터의 턴-오프 상태에서 오프셋 영역(20)과 채널층(11)쪽으로 연장한 양 공핍층에서 존재하는(만일 있다면) 결함으로 인하여 드레인 영역(3)으로부터 소오스 영역(2)으로 흐르는 누설전류가 상대적으로 적거나 없다.
즉, 제1b도에 도시한 트랜지스터에서, 트랜지스터가 턴-오프로 유지될 때 드레인 영역(3)으로부터 소오스 영역(20으로 누설전류를 현저하게 줄일 수 있다.
그러나, 제1b도에 도시한 종래기술의 박막 트랜지스터의 경우에 오프셋 영역(20)이 드레인 영역(3)의 것과 비교하여 상대적으로 낮은 n형 불순물 농도를 구비한 반도체 박막에 의해 형성되므로 제조공정은 오프셋 영역(20)을 형성하는 것이 복잡하고 제조가격도 높다는 문제점이 있다.
상기 문제점을 감안하면서 이 발명의 주목적은 드레인 영역과 소오스 영역 사이로 흐르는 턴-온 전류를 증가하고 턴-오프 전류를 감소하는 즉, 박막 트랜지스터의 턴-온/오프 전류를 개선할 수 있는 신규한 박막 트랜지스터를 제공하는 것이다.
상기 언급한 목적을 달성하기 위하여 이 발명에 따른 박막 트랜지스터(a)는 제1도전형 반도체막으로 형성된 소오스 영역(2)과 ; (b) 제1도전형 반도체막으로 형성된 드레인 영역(3)과 ; (c) 상기 소오스 및 드레인 영역 사이에서 낮은 불순물 농도를 갖는 반도체 박막으로 형성된 채널 형성 영역(1)과 ; (d) 박막 트랜지스터를 턴-온 또는 턴-오프 하기 위하여 제1게이트 절연필름(51)을 경유하여 상기 채널 형성 영역의 제1 기준면(1a) 위에 형성된 제1게이트(51)와 ; (e) 트랜지스터가 턴-오프 일 때 상기 소오스 및 드레인 영역 사이로 흐르는 전류를 줄이기 위하여 제2게이트 절연막을 경유하여 채널 형성 영역 위에 형성된 제2게이트(52)를 포함한다.
이 발명의 제1양상에서, 제1전압은 트랜지스터가 턴-온일 때 제1 및 제2게이트 절연막(41, 42)하에서 채널 형성 영역에서 제1도전형 반도체층(101, 102)을 형성하도록 제1 및 제2게이트(51, 52)에 인가되지만 제1전압에 대향한 제2전압은 상기 제1게이트 절연막(41)하에서 채널 형성 영역 내에서 제2도전형 반도체층(103)을 형성하도록 제1게이트(51)에 인가되며, 제1전압은 트랜지스터가 턴-오프일 때 제2 게이트 절연막(42)하에서 채널 형성 영역내에 제 1 도전형 반도체층(102)을 형성하도록 제 2 게이트(52)에 인가되므로 Pn 접합(100)은 소오스 및 드레인 영역 사이에서 흐르는 턴-오프 전류를 해주도록 제1 및 제 2 게이트 절연막(41) (42) 사이에 상기 채널 형성 영역(1)을 형성한다.
이 발명의 제 2 양상에서, 제 1 전압은 트랜지스터가 턴-온일 때 제 1 및 제 2게이트 절연막(41) (42)하에서 채널 형성 영역내에 제1전도성 반도체층(101) (102)을 형성하도록 제첫번 및 제2게이트(51) (52)에 인가되지만 제1전압에 대향한 제2전압은 상기 제1게이트 절연막(41)하에서 채널 형성 영역내에서 제2도전형 반도체층(103)을 형성하도록 제1 및 제2게이트에 인가되며, 동일 제2도전형 반도체층(104)은 트랜지스터가 턴-오프일 때 제2게이트 절연막(42)하에서 채널 형성 영역내에 제1게이트 절연막의 제2도전형 반도체층(103) 보다 낮은 캐리어 농도를 가지므로 넓은 공핍층(110)은 소오스 및 드레인 영역 사이에 흐르는 턴-오프 전류를 줄이도록 소오스나 드레인 영역(2) (3) 및 제2도전형 반도체층(104) 사이에 형성된다.
또한, 이 발명의 제1실시예에서 제1게이트(51) 및 제2게이트(52)는 채널 형성 영역의 제1주면(1a)상에 형성된다. 이 발명의 제2실시예에서 상기 제1게이트(51)는 채널 형성 영역의 제1주면(1a)상에 형성되고, 상기 제2게이트(52)는 채널 형성 영역의 제1주면(1a)에 대향하는 제2주면(1b) 상에 형성된다.
이 발명의 제3실시예에서, 트랜지스터는 제2 및 제3게이트 사이에 제1게이트를 개재하기 위하여 제3게이트 절연막(43)을 경유하여 채널 형성 영역에 형성된 제3게이트(53)를 포함하고, 상기 제1게이트(51) 및 제2, 제3게이트는 채널 형성 영역의 제1주면(1a) 상에 전부 형성된다.
이 발명의 제4실시예에서, 트랜지스터는 제2게이트와 제3게이트 사이에 제1게이트를 개재하기 위하여 제3게이트 절연막(43)을 경유하여 채널 형성 영역에 형성된 제3게이트(53)를 포함하고, 제1게이트(51)는 채널 형성 영역의 제1주면(1a)을 형성하고, 제1 및 제3게이트(52), (53)는 채널 형성 영역의 제1주면에 대향한 제2주면(1b)을 형성한다.
3단자 트랜지스터를 4단자 트랜지스터로 변형시키기 위하여 제1 및 제2실시예의 경우에 다이오드나 커패시터는 제1게이트로부터 제2게이트로 연결되고, 또한 도선 또는 다이오드는 드레인 영역으로부터 제2게이트로 연결된다.
제3 및 제4실시예이 경우에, 2개의 다이오드나 2개의 커패시터는 제1게이트로부터 제2 및 제3게이트로 연결되고, 또한 도선 또는 다이오드는 각각 드레인 영역으로부터 제2 및 제3게이트로 연결된다.
이 발명에 따른 박막 트랜지스터에서, 메인게이트에 최소 한 개의 서브게이트가 추가되어 제공되므로 트랜지스터가 턴-오프될 때 메인게이트에 제2전압을 인가함으로써 소오스 영역과 드레인 영역 사이의 채널 영성 영역내에 2개이 상이한 극성 전계에 의해 유도된 최소 한 개의 pn 접합이 형성될 수 있다. 따라서, 소오스 영역과 드레인 영역 사이에서 흐르는 턴-오프 누설전류를 현저히 줄일 수 있다.
트랜지스터가 형성될 때 최소 한 개의 다이오드, 커패시터 또는 도전층을 추가로 형성함으로써 3단자 장치를 이 발명에 따른 최소 한 개의 서브게이트를 포함한 4단자 박막 트랜지스터로 간단히 변형시킬 수 있으므로 이 발명에 따른 박막 트랜지스터는 통상의 3단자 트랜지스터로 사용될 수 있다. 또한, 박막 트랜지스터는 어떤 특별한 제조 단계없이 일반적인 트랜지스터 제조공정에 따라서 형성될 수 있으므로 제조 수율이 개선할 수 있고, 저렴하게 박막 트랜지스터를 제조할 수 있다.
이하, 첨부된 도면을 참고로하여 이 발명에 따른 박막 트랜지스터의 실시예를 설명하면 다음과 같다.
이 발명의 특징은, 턴-오프 누선전류를 줄이기 위하여 소오스, 드레인 및 게이트를 구비한 통상의 박막 트랜지스터에 적어도 한 개의 추가 서브게이트를 제공하는 것이다.
제2도는 제1실시예를 도시한다. 박막 트랜지스터는 채널 형성 영역(1), 소오스 영역(2), 드레인 영역(3), 제1게이트 절연막(41), 제2게이트 절연막(42), 제1게이트 전극(51), 제2게이트 전극(52)을 포함한다.
채널 형성 영역(1)은, 의도적으로 도입된 n형 또는 p형 불순물을 포함하지 않거나 n형 또는 p형 불순물 농도가 충분히 낮은 반도체 박막으로 형성된다. 소오스 및 드레인 영역(2), (3)은 각각 채널 영역(1)에 인접한 제1 및 제2위치에서 채널 형성 영역(1)보다 충분히 높은 n형 또는 p형 불순물 농도를 갖는 반도체 박막으로 형성된다.
소오스 및 드레인 영역(2), (3)은, 채널 형성 영역(1)의 2개이 상이한 위치(2개의 대향면)에서 다결정 반도체(예를들어, 다결정 실리콘)의 채널 형성 영역(1)안으로 n형 또는 p형 불순물을 도입함으로써 형성된다.
따라서, 채널 형성 영역(1)은 박막 기판 안으로 도입된 불순물에 의해 소오스 및 드레인(2), (3) 사이에 형성된 범위이다. 더욱이, 채널 형성 영역(1)의 반도체 박막으로부터 분리하여 소오스 및 드레인 영역(2), (3)의 반도체 박막을 형성할 수 있다.
소오스 및 드레인 영역(2), (3)의 반도체 박막은 미세결정, 다결정 또는 비정질 반도체이다.
제1게이트 전극(51)은, 제1게이트 절연막(41)을 경유하여 소오스 및 드레인 영역(2), (3) 사이의 범위를 커버하기 위하여 소오스 영역(2) 근처와 채널 형성 영역(1)의 주변(1a) 상에 형성된다. 제2게이트 전극(52)은 제2게이트 절연막(42)을 경유하여 제1게이트 전극(51)이 형성되지 않은 소오스 및 드레인 영역(2), (3) 사이의 범위를 커버하기 위하여 드레인 영역(3) 근처와 채널 형성 영역(1)의 주면(1a)상에 형성된다.
제1 및 제2게이트 절연막(41), (42)는 소오스 및 드레인 영역(2), (3) 사이의 주면(1a)위로 전부 연장되고 서로 연결된다. 더욱이, 도시하지는 않았지만 제1 및 제2게이트 전극(51), (52)은 서로 연결되거나 연결되지 않는다. 제1 및 제2게이트 절연막(41), (42)은 동일 재료(예를들어, SiO2)로 형성되고, 제1게이트 절연막(41)의 두께는 제2게이트 절연막(42)과 같다.
이 발명에 따른 박막 트랜지스터의 제1실시예의 기능은 하기에 설명할 것이다.
제2-1도에 도시한 바와 같이, 포지티브 제어전압은 포지티브 전은 부하(7)를 경유하여 전원(6)으로부터 드레인 영역(3)에 인가되는 조건하에서 제1제어전원(81)으로부터 제1게이트 전극(51)으로, 그리고 제2제어전원(82)으로부터 제로전압 레벨로서 소오스 영역(2)을 구비한 제2게이트 전극(52)으로 인가될 때, 제 1n형 채널층(101)은 소오스 영역(2)을 확장하고 제1게이트 전극(51)에 대향한 방향으로 제1게이트 절연막(41)으로부터 확장하기 위하여 제1게이트 전극(51) 아래의 채널 형성 영역(1)내에 형성되고, 또한 제 n형 채널층(102)은 드레인 영역(3)을 확장하고 제2게이트 전극(52)에 대향한 방향으로 제2게이트 절연막(42)으로부터 확장하기 위하여 제2게이트 전극(52) 아래의 채널 형성 영역(1)내에 형성되므로 소오스 및 드레인 영역(2), (3) 사이의 범위는 턴-온되며, 따라서 상기 전류는 전원(6)으로부터 부하(7)로 공급된다.
상기 조건하에서, 네가티브 제어전압은 제1제어전원(81)으로부터 제로전압 레벨로서 소오스 영역(2)을 구비한 제1게이트 전극(51)으로 인가될 때, 제3p형 채널층(103)이 소오스 영역(2)으로 연장되고 제1게이트 전극(51)에 대향한 방향으로 제1게이트 절연막(41)으로부터 확장하기 위하여 제1게이트 전극(51) 아래의 채널 형성 영역(1)내에 형성되고 역극성 드레은 pn 접합(100)은 전원(6)에 대하여 역극성 관계로 제2 및 제3채널층(102), (103) 사이에 형성되므로 소오스 영역과 드레인 영역(2), (3) 사이는 턴-오프되고 전류는 전원(6)으로부터 부하(7)로 공급되지 않는다.
따라서, 제2도에 도시한 박막 트랜지스터는 스위칭 소자로서 적절히 사용될 수 있다.
제1a도에 도시한 종래의 트랜지스터에서, 드레인 접합(21)은, 제 1(메인)게이트(5) 아래에 형성된 드레인 영역(3)과 p형 채널층(11) 사이에 형성된다. 이와는 대조적으로 이 발명에서 효과적은 드레인 접합(100)은 제 2 (서브)게이트(52) 아래의 전계에 의해 유도된 n형 채널층(102) 사이에 형성되고 p형 채널(103)능 제 2-2 도에 나타낸 바와 같이 제 1 (메인)게이트(51) 아래에 형성된다. 드레인 영역(3)과 채널층(11) 사이에 형성된 드레인 접합(12)의 경우에 제조공정 중 불가피하게 트랩(Trap)이 발생되므로 누설전류가 흐르게 된다.
p형 채널층(103)과 n형 채널층(102) 사이에 형성된 드레인 접합(100)의 경우 상기 2개의 채널층(102), (103)이 각기 제1 및 제2게이트(51), (52) 아래의 발생 전계에 의해 서로 유지되므로 트랩이 발생하지 않고, 상기 트랜지스터가 턴-오프상태일 때 누설전류는 현저히 감소하게 된다.
여기서, 트랩은 캐리어(예를들어, 전자 및 정공)를 포착한 격자결함이나 불순물 원자이다.
제2도에 도시한 박막 트랜지스터의 제1실시예에서, 제1 및 제2게이트 절연막(41), (42)과 제1 및 제2게이트 전극(51), (52)을 형성할 필요가 있으므로, 제1실시예의 제조공정은 채널 형성 영역(1)과 드레인 영역(3) 사이에 추가적으로 반도체 박막의 오프셋 영역(20)이 형성된 제2a도에 도시한 종래의 박막 트랜지스터에 비해 간단하다. 즉, 이 발명의 제1실시예의 경우, 그 제조 비용을 증가시키지 않으면서 박막 트랜지스터의 누설전류를 현저히 줄일 수 있다.
제2a도는 이 발명에 따른 박막 트랜지스터의 제1실시예의 제 1 변형예를 도시한 것으로서, 제2게이트 절연막(42)의 두께는 제1게이트 절연막(41)보다 얇다.
상기 변형예에서, 제1 및 제2게이트 전극(51), (52)에 인가된 게이트 전압의 절대값이 일정한 경우, 두께가 얇은 제2게이트 절연막(42)을 경유하여 제2게이트 전극(52) 아래에 보다 높은 전계가 발생되므로 제2게이트 전극(52) 아래에 형성된 채널층(104)에서의 캐리어 농도(n+)를 증가시킬 수 있고, 드레인(3)과 채널층(104) 사이의 캐리어 농도차를 소거할 수 있다. 따라서, 턴-온 전류가 제2도에 도시한 트랜지스터와 비교하여 증가되는 이점이 있다.
제2b도는 제1실시예의 제 2 변형예를 도시한 것으로서, 제2게이트 절연막(42)의 유전상수(ε2)는 제1게이트 절연막의 유전상수(ε1)보다 크다. 상기 변형예에서, 게이트 전압의 절대값이 일정하게 되는 한 제2게이트 전극(52) 아래에 더 높은 전계가 발생하므로 제2게이트 전극(52) 아래에 형성된 채널층(104)내이 캐리어 농도(n+)를 즐가할 수 있고, 제2a도에서 도시한 제1실시예의 제1변형예와 같은 방법으로 턴-온 전류가 증가한다.
제2c도는 제1실시예의 제3변형예를 도시한 것으로서, 제2게이트 절연막(42)의 두께는 제1게이트 절연막(41)의 두께보다 두껍지만 제2게이트 절연막(42)의 유전상수(ε2)는 제1게이트 절연막(41)의 유전상수(ε1)보다 크다. 상기 변형예에서, 제 2 게이트 전극(52) 아래에 더 큰 전계가 발생되므로 제2a 및 2b도에 도시한 제 1 실시예의 제 1 및 제 2 변형예에서와 같은 이점을 얻을 수 있다.
캐리어 농도와 두께 및 제2게이트 절연막(42)의 유전상수 사이의 관계는 제1c-2도에서 도시한 표 2에 나타나 있다. 즉, 제2게이트 전극(51)에 인가된 전압이 일정할 때 절연막의 두께가 얇을수록 절연막의 유전상수가 크고 변화가 거의 일정하게 되므로 전계가 커지면 캐리어 농도는 높게 된다.
상기의 관계는 다음 공식에 의한 것이다.
C=ε, (S/t)
Q=C, V
E=Q/t
여기서, S는 제2게이트 절연막(42)의 단면적을 나타내고, V는 제2게이트 전극(52)에 인가된 제어 게이트 전압을 나타내며, 고정전하량(Fixed Charge)은 게이트 절연막(42)에서 발생된 전하량을 나타낸다.
제2a, 2b 및 2c도에 도시된 상기 제1, 제2 및 제3 변형예에서, 턴-오프 누설전류는 채널 형성 영역(1)내에서 제3 및 제4채널층(103) (104) 사이에 형성된 드레인 접합(100)에 의해 감소된다. 이와는 대조적으로 제2d, 2e 및 2f도에 도시한 제1실시예의 제4, 제5 및 제6변형예에서 턴-오프 누설전류는 드레인 영역(3)과 제4채널층(104) 사이에 형성된 드레인 접합(110)에 의해 감소된다.
제2d도는 제1실시예의 제4변형예를 나타내며, 제2게이트 절연막(42)의 두께는, 제2도에서 도시한 제2실시예와는 다르며, 제1게이트 절연막(41)보다 크게된다.
이하, 상기 변형예의 기능을 제2d-1도 및 제2d-2도에 따라 설명하면 다음과 같다. 제2d-1도에 도시한 바와 같이, 포지티브 제어전압은 포지티브 전압이 부하(7)를 경유하여 전원(6)으로부터 드레인 영역(3)에 인가되는 조건하에서 제로전압 레벨로서 공통제어전원(8)으로부터 레벨로서 소오스 영역(2)을 갖는 제1 및 제2게이트 전극(51), (52)으로 인가될 때 제 1n 형 채널층(1010이 소오스 영역(2)으로 연장되고 제1게이트 전극(51)에 대향하는 방향으로 제1게이트 절연막(41)을 연장하도록 제1게이트 전극(51) 아래의 채널 형성 영역(1)내에 형성되고, 또한 제2n형 채널층(102)은 드레인 영역(3) 및 제1채널층(101)을 연장하고 제2게이트 전극(52)에 대향하는 방향으로 확장하기 위하여 제2게이트 전극(52) 아래의 채널 형성 영역(1)내에 형성되며, 소오스 및 드레인 영역(2), (3) 사이는 턴-온 되므로 전류는 전원(6)으로부터 부하(7)로 공급된다.
상기 조건하에서, 네가티브 제어전압이 제2d-2도에 도시한 바와 같이 제어 전원(8)으로부터 제로전압 레벨로서 소오스 영역(2)을 구비한 제1 및 제2게이트 전극(51), (52)에 인가될 때, 제 3p 형 채널층(103)이 소오스 영역(2)으로 연장되고 제1게이트 전극(51)에 대향하는 방향으로 제1게이트 절연막(41)으로부터 확장하도록 제1게이트 전극(51) 아래의 채널 형성 영역(1)내에 형성되고, 또한 제 4p 형 채널층(104)은 드레인 영역(3)과 제3채널층(103)으로 연장되고 제2게이트 전극(52)에 대향하는 방향으로 제2게이트 절연막(42)으로부터 확장하기 위하여 제2게이트 전극(52) 아래의 채널 형성 영역(1)에 형성되며, pn 접합(110)은 전원(6)에 대하여 역극성 관계로 드레인 영역(3)과 제4채널층(104) 사이에 형성되므로 소오스 및 드레인 영역(2), (3) 사이는 턴-오프되고 전류는 전원(6)으로부터 부하(7)로 공급되지 않는다.
상술한 바와 같이 제2d도에 도시된 박막 트렌지스터에서, 제 3 및 제 4p 형 채널층(103), (104)은 트랜지스터가 온(제 2d-1 도에 도시한 바와 같음)에서 오프(제2d-2도에서 도시한 바와 같음)로 전환될 때 채널 형성 영역(1)내에 형성된다. 그러나, 상기 턴-오프 상태에서 각 드레인 영역(3)과 제 4 채널층(104)쪽으로 연장되는 것과 같은 방법으로 n형 드레인 영역(3)과 제 4p 형 채널층(104) 사이의 pn 접합(110)에 공핍층이 형성된다.
상기 실시예에서, 드레인 영역(3)이 상대적으로 높은 n형 불순물 농도를 갖는 반도체로 형성되므로 상기 드레인 영역(3)쪽으로 연장된 공핍층의 폭은 상대적으로 협소하다.
그러나, 제4채널층(104)이 제2게이트 절연막(42)의 두께에 기인한 낮은 전계에 의해 형성되므로 제4채널층(104)의 캐리어 농도는 드레인 영역(3)의 것과 비교하여 충분히 낮다. 그러므로, 제4채널층(104)쪽으로 연장된 공핍층의 두께를 넓게 할 수 있다. 즉, 드레인 영역(3)과 제4채널층(104) 사이에 형성된 공핍층(110)은 상대적으로 넓다.
따라서, 상기 트랜지스터가 턴-오프 상태를 유지할 때 상대적으로 낮은 전계는 드레인 영역(3)과 제4채널층(104) 사이의 공핍층에서 발생하게 된다. 즉, 상기 트랜지스터가 턴-오프 상태를 유지할 때 제1ab도에 도시한 종래의 박막 트랜지스터와 비교하여 드레닝 영역(30과 제4채널층(104)쪽으로 연장된 양쪽 공핍층에 존재하는 경함(만일 있다면)에 의하여 드레인 영역(3)과 소오스 영역(2) 사이에 흐르는 누설전류는 상대적으로 적거나 거의 없다.
제2e도는 제1실시예의 제5변형예를 도시하며, 제2게이트 절연막(42)의 유전상수(ε2)는 제1게이트 절연막(41)이 유전상수(ε1)보다 작다. 상기 변형예에서, 네가티브 게이트 전압이 일정한 경우, 제2게이트 전극(52) 아래에 더 낮은 전계가 발생하므로 제2게이트 전극(52) 하부에 형성된 채널층(104)에서 캐리어 농도(p-)를 감소시킬 수 있고, 제2d-2도에서 도시한 제1실시예의 제4변형예와 같은 방법으로 턴-오프 전류를 감소할 수 있다.
제2f도는 제1실시예의 제6변형예를 도시하며, 제2게이트 절연막(42)의 두께는 제1게이트 절연막(41)의 두께보다 두껍고, 제2게이트 절연막(42)의 유전상수(ε2)는 제1게이트 절연막(41)의 유전상수(ε1)보다 작다.
상기 변형예에서, 제2게이트 전극(51) 아래에 보다 낮은 전계가 발생하므로 제2d도 및 제2e도에 도시한 제1실시예의 제4 및 제5변형예와 동일한 이점을 얻을 수 있다.
제3도는 이 발명에 따른 박막 트랜지스터의 제2실시예를 나타낸다. 이 실시예에 있어서, 제2게이트 전극(52) 및 제2게이트 절연막(42)은 채널 형성층(1)의 다른 하나의 주면상에 형성된다.
보다 상세히 설명하면, 제 1 게이트 전극(51) 및 제1게이트 절연막(41)은 채널 형성 영역(1)의 제1주면상에 형성되고, 제2게이트 전극(52) 및 제2게이트 절연막(42)은 상기 제1주면(1a)에 대향되는 제2주면(1b)상에 형성된다.
제3-1도는 2개의 포지티브 제어전압이 각각 제1 및 제2게이트 전극(51), (52)에 인가되는 턴-온 상태를 나타내며, 제3-2도는 네가티브 제어전압이 제1게이트 전극(51)에 인가되고 포지티브 제어전압은 제2게이트 전극(52)에 인가되어 유지되는 턴-오프 상태를 나타낸다.
이러한 제2실시예에 있어서, 제 2(서브)게이트 전극(52) 하부의 전계에 의하여 유도된 n형 채널층(102)과 제1(주)게이트 전극(51) 하부에 형성된 p형 채널층(103)가의 사이에 제3-2도에 도시한 제1실시예서와 동일한 방식으로 드레인 접합(100)이 효과적으로 형성된다. 따라서, 트랜지스터가 턴-오프 될 때의 누설전류를 현저하게 감소시킬 수 있다.
제3a도는 이 발명에 따른 박막 트랜지스터의 제2실시예에 대한 제1변형예를 도시한 것이다. 여기에서 제2게이트 절연막(42)의 두께는 제1게이트 절연막(42)의 두께는 제1게이트 절연막(41)의 두께보다 작게 결정된다. 이러한 변형예에 있어서는, 제1 및 제2게이트 전극(51), (52)에 인가된 게이트 전압의 절대값이 일정한 한, 박막의 제2게이트 절연막(42)을 통하여 제2게이트 전극(52) 아래에 보다 높은 전계가 발생되므로, 제2게이트 전극(52) 아래에 형성된 채널층(104)내의 캐리어 농도(n+)를 증가시킬 수 있고, 따라서 드레인(3)과 채널층(104)간의 캐리어 농도치를 소거시킬 수 있다. 그러므로, 제3도에 도시된 트랜지스터에 비하여 턴-온 전류가 증가될 수 있다는 장점이 있다.
제3b도는 제2실시예에 대한 제2변형예를 도시한 것으로서, 제1게이트 절연막(42)의 유전상수(ε2)는 제1게이트 절연막(41)의 유전상수(ε1)보다 크게 결정된다. 이러한 변형예에 있어서는, 게이트 전압의 절대값이 일정한 한, 제2게이트 전극(52)의 아래에는 한층 높은 전계가 발생되므로, 제2게이트 전극(52) 아래에 형성된 채널층(104)내의 캐리어 농도(n+)를 증가시킬 수가 있다. 따라서, 제3a도에 도시한 제2실시예의 제1변형예에서와 같은 방식으로 턴-온 전류를 증가시킬 수가 있다.
제3c도는 제2실시예에 대한 제3변형예를 도시한 것으로서, 제2게이트 절연막(42)의 두께는 제1절연막(41)의 두께보다 크게 결정되지만 제2게이트 절연막(42)이 유전상수(ε2)는 제1게이트 절연막(41)이 유전상수(ε1)보다 훨씬 크게 결정된다. 이러한 변형예에 있어서는, 제2게이트 전극(52) 아래에 보다 높은 전계가 발생되므로, 제3a도 제3b도에 도시한 제2실시예의 제1 및 제2변형예들에서와 같은 장점들을 얻을 수 있다.
제3d도는 제2실시예에 대한 제4변형예를 도시한 것으로서, 제2게이트 절연막(42)의 두께는 제3도에 도시된 제2실시예와는 달리 게이트 절연막(41)의 두께보다 크게 결정된다. 또한, 제3d-1도는 제1 및 제2게이트 전극(51), (52)에 포지티브 제어전압이 각각 인가된 턴-온 상태를 도시한 것이며, 제3d-2도는 1 및 제2전극(51), (52)에 네가티브 제어전압이 각각 인가되는 턴-오프 상태를 도시한 것이다.
제2d-2도에 도시된 제1실시예의 제4번형예에서와 같이 제4채널층(104)은 박막의 제2게이트 절연막(42)으로 인하여 낮은 전계에 의하여 형성되므로, 제4채널층(104)의 캐리어 농도는 드레인 영역(3)의 캐리어 농도에 비하여 충분히 낮다. 따라서, 드레인 영역(3)과 제 4 채널층(104) 사이에 형성된 공핍층(110)은 비교적 넓다. 결과적으로, 트랜지스터가 턴-오프되면, 드레인 영역(3)과 제 4 채널층(104)간의 공핍층에 비교적 낮은 전계가 발생되어 공핍층에 존재하는 결함을 통하여 드레인 영역(3)과 소오스 영역(2)과의 사이에 흐르는 누설전류를 감소시킬 수 있다.
제3e도는 제2실시예의 제5변형예를 도시한 것으로서, 제2게이트 절연막(42)의 유전상수(ε2)는 제1게이트 절연막(41)의 유전상수(ε1)보다 작게 결정된다. 이러한 변형예에 있어서는, 네가티브 게이트 전압이 일정한 경우, 제2게이트 전극(52)의 아래에 보다 낮은 전계가 발생되므로, 제2게이트 전극(52) 아래에 형성된 채널층(104)내의 캐리어 농도(p-)를 감소시킬 수 있다. 따라서, 제3d-1도에 도시한 제2실시예의 제4변형예와서와 같은 턴-오프 전류를 감소시킬 수 있다.
제3f도는 제2실시예의 제6변형예를 도시한 것으로서, 제2게이트 절연막(42)의 두께는 제1게이트 절연막(41)의 두께보다 크게 결정되며, 제2게이트 절연막(42)의 유전상수(ε2)는 제1게이트 절연막의 유전상수(ε1)보다 작게 결정된다. 이러한 변형예에 있어서는, 제2게이트 전극(52)의 아래에 보다 낮은 전계가 발생되므로, 제3d도 및 제3e도에 도시된 제2실시예의 제4 및 제5변형예에서와 같은 장점을 얻을 수 있다.
제4도는 이 발명에 따른 박막 트랜지스터의 제3실시예를 도시한다. 이 실시예에 있어서, 제3제어 게이트(제 3 서브게이트) 절연막(42)은 제1게이트(제 1 메인 게이트)전극(51)이 제2 및 제3게이트(2개의 서브 게이트) 전극(52), (53) 사이에 배치됨으로써 채널 형성 영역(1)의 동일 주면(1a)상에 추가로 형성된다.
제4-1도는 제1, 제2 및 제3게이트 전극(51), (52), (53)에 각각 2개의 포지티브 제어전압이 인가되는 턴-온 상태를 도시한 것이며, 제4-2는 제1게이트 전극(51)에는 네가티브 제어전압이 인가되고 제2 및 제3게이트 전극(52), (53)에는 포지티브 제어전압이 인가되는 턴-오프 상태를 도시한 것이다.
이러한 제3실시예에 있어서, 2개이 유효한 드레인 접합(100A), (100B)은 제1게이트(메인게이트) 전극(51) 아래에 형성된 p형 채널층(103)과, 각각의 제2 및 제3게이트(2개의 서브게이트) 전극(52), (53) 아래의 2개의 전계에 의하여 유도된 n형 채널층(102A), (102B)과의 사이에 제1 및 제2실시예에서와 같은 방식으로 형성될 수 있다. 따라서, 트랜지스터가 턴-오프될 때의 누설전류를 보다 안전하게 감소시킬 수가 있다.
제4a도는 이 발명에 따른 박막 트랜지스터의 제3실시예의 제1변형예를 도시한 것으로서, 제2 및 제3게이트 절연막(42), (43)의 두께는 제1게이트 절연막(41)의 두께보다 작게 결정된다. 이러한 변형예에서는, 제1, 제2 및 제3게이트 전극(51), (52), (53)에 인가되는 게이트 전압의 절대값이 일정한 한, 박막의 제2 및 제3게이트 전극(52), (53)의 아래에는 박막의 제2 및 제3게이트 절연막(42), (43)을 통하여 보다 낮은 전계가 발생되므로, 제2 및 제3게이트 전극(52), (53)의 아래에 형성된 채널층(104A), (104B)내의 캐리어 농도(n+)를 증가시킬 수 있고, 따라서, 소오스 또는 드레인 영역(2), (3)과 채널층(104A), (104B) 사이의 캐리어 농도차를 각가 소거시킬 수 있다. 따라서, 제4도에 도시한 트랜지스터에 비하여 턴-온 전류를 증가시킬 수 있다는 장점이 있다.
제4b도는 제3실시예의 제2변형예를 도시한 것으로서, 제2 및 제3게이트 절연막(42), (43)의 유전상수(ε2), (ε3)는 제1게이트 절연막(41)의 유전상수(ε1)보다 크게 결정된다. 이러한 변형예에 있어서는, 게이트 전압의 절대값이 일정한 한, 제2 및 제3게이트 전극(52), (53) 아래에는 보다 높은 전계가 발생되므로, 제2 및 제3게이트 전극(52), (53) 아래에 형성된 채널층(104A), (104B)내의 캐리어 농도(n+)를 증가시킬 수 있고, 따라서, 제4a도에 도시한 제3실시예의 제1변형예에서와 같은 방식으로 턴-온 전류를 증가시킬 수 있다.
제4c도는 제3실시예의 제3변형예를 도시한 것으로서, 제2 및 제3게이트 절연막(42), (43)의 두께는 제1게이트 절연막(41)의 두께보다 크게 결정되며, 제2 및 제3게이트 절연막(42), (43)의 유전상수(ε2), (ε3)는 제1게이트 절연막(41)의 유전상수(ε1)보다 훨씬 크게 결정된다. 이러한 변형예에 있어서는, 제2 및 제3게이트 전극(52), (53) 아래에 보다 높은 전계가 발생되므로, 제4a도 및 제4b도에 도시된 제 3 실시예의 제1 및 제2변형예와 같은 장점을 얻을 수 있다.
제4d도는 제3실시예의 제4변형예를 도시한 것으로서, 제2 및 제3게이트 절연막(42), (43)의 두께는 제4도의 도시한 제2실시예와는 달이 제1게이트 절연막(41)이 두께보다 크게 결정된다.
제2d-2도에 도시된 제1실시예의 제4변형예와 같은 방식으로, 2개의 제4채널층(104A), (104B)의 두꺼운 제2 및 제3게이트 절연막(42), (43)으로 인한 낮은 전계에 의하여 형성되므로, 제4채널층(104A), (105B)의 캐리어 농도는 드레인 영역의 농도(3)비하여 충분히 낮다. 따라서, 소오스 또는 드레인 영역(2), (3)과 제4채널층(104A), (104B)과의 사이에 형성된 2개이 공핍층(110A), (110B)은 각각 비교적 넓다. 결과적으로, 트랜지스터가 턴-오프되면, 드레인 또는 소오스 영역(3) 또는 (2)과 제4채널층(104A) 또는 (104B) 사이의 공핍층(110A), 또는 (110B)에는 비교적 낮은 전계가 발생된다. 따라서, 소모층에 존재하는 결함으로 인하여 드레인 영역(3) 및 소오스 영역(2) 사이에 흐르는 누설전류를 감소시킬 수 있다.
제4e도는 제3실시예의 제5변형예를 도시한 것으로서, 제2 및 제3게이트 절연막(42), (43)의 유전상수 (ε2) 또는 (ε3)는 제1게이트 절연막(41)의 유전상수(ε1) 보다 작게 결정된다. 이러한 변형예에 있어서는, 제2 및 제3게이트 전극(52), (53) 아래에 보다 낮은 전계가 발생되므로, 제4d도 및 제4e도에 도시한 제3실시예의 제네번 및 제5변형예와 같은 장점을 얻을 수 있다.
제5도는 이 발명에 따른 박막 트랜지스터의 제4실시예를 도시한 것이다. 이 실시예에 있어서, 제2 및 제3게이트 전극(52), (53)과 제2 및 제3게이트 절연막(42), (43)은 채널형성층(1)의 또 다른 하나의 주면(1b)상에 형성된다. 보다 상세히 설명하면, 제1게이트 전극(51) 및 제1게이트 절연막(41)은 채널 형성 영역(1)의 제1 주면(1a)상에 형성되고, 제2 및 제3게이트 전극(52), (53)과 제2 및 제3게이트 절연막(42), (43)은 제1주면 (1a)에 대향되는 제2주면(1b) 상에 형성된다.
제5-1도는 제1, 제2 및 제3게이트 전극(51), (52), (53) 각각에 2개의 포지티브 제어 전압이 인가되는 턴-온 상태를 도시한 것이며, 제5-2도는 제1게이트 전극(51)에 네가티브 제어 전압이 인가되고 제2 및 제3게이트 전극(52), (53)에 포지티브 제어 전압이 인가되는 턴-오프 상태를 도시한 것이다.
이러한 제4실시예에 있어서는, 제2실시예와 같이, 2개의 유효한 드레인 접합(100A), (100B)은 제2 또는 제3게이트(서브게이트) 전극(52) 또는 (53) 아래의 전계에 의하여 유도된 n형 채널층(102A) 또는 (102B)과, 제 1 게이트(메인 게이트) 전극(51) 아래의 p형 채널층(103)과의 사이에 제5-2도에 도시된 바와 같이 형성된다.
제5a도는 이 발명에 따른 박막 트랜지스터의 제4실시예에 대한 제1변형예를 도시한 것으로서, 제2 및 제3게이트 절연막(42), (43)의 두께는 제1게이트 절연막(41)의 두께보다 작게 결정된다. 이러한 변형예에 있어서는, 제1, 제2 및 제3게이트 전극(51), (52), (53)에 인가되는 게이트 전압의 절대값이 일정한 한, 제2 및 제3게이트 전극(52), (53)의 아래에는 박막이 제 2 및 제 3 게이트 절연막(42), (43)을 통하여 보다 높은 전계가 발생되므로, 제 2 및 제 3 게이트 전극(52), (53) 아래에 형성된 채널층(104A) 또는 (104B) 사이의 캐리어 농도차를 각가 소거시킬 수 있다. 따라서, 제5도에 도시한 트랜지스터에 비하여 턴-온 전류를 증가시킬 수 있다는 장점이 있다.
제5b도는 제4실시예의 제2변형예를 도시한 것으로서, 제2 및 제3게이트 절연막(42), (43)의 유전상수(ε2) 또는 (ε3)는 제1게이트 절연막(41)의 유전상수(ε1)보다 크게 결정된다. 이러한 변형예에 있어서는, 제2 및 제3게이트 전극(52), (53) 아래에 보다 높은 전계가 발생되므로, 제2 및 제3게이트 전극(52), (53) 아래에 형성된 채널층(104A), (104B)내의 캐리어 농도(n+)를 증가시킬 수 있고, 따라서, 제 5a 도에 도시된 제4실시예의 제 1 변형예에서와 같이 턴-온 전류를 증가시킬 수 있다.
제5c도는 제4실시예의 제3변형예를 도시한 것으로서, 제2 및 제3게이트 절연막(42), (43)의 두께는 제1게이트 절연막(41)의 두께보다 크게 결정되고, 제2 및 제3게이트 절연막(42), (43)의 유전상수(ε2) 또는 (ε3)는 제1게이트 절연막(41)의 유전상수(ε1)보다 크게 결정된다. 이러한 변형예에 있어서는, 제2 및 제3게이트 전극(52), (53) 아래에 보다 높은 전계가 발생되므로, 제5a도 및 제5b도에 도시된 제4실시예의 제1 및 제 2변형예와 같은 장점을 얻을 수 있다.
제5d도는 제4실시예의 제4변형예를 도시한 것으로서, 제2 및 제3게이트 절연막(42), (43)의 두께는 제5도에 도시한 제4실시예에서와는 달리 제1게이트 절연막(41)의 두께보다 크게 결정된다.
제4d도에 도시된 제3실시예의 제4변형예에서와 같이, 2개의 제4채널층(104A), (104B)이 두꺼운 제3 및 제3게이트 절연막(42), (43)으로 인한 낮은 전계에 의하여 형성되므로, 제4채널층(104A), (104B)의 캐리어 농도는 드레인 영역(3)에 비하여 충분히 낮다. 따라서, 소오스 또는 드레인 영역(2) 또는 (3)과 제4채널층(104A) 또는 (104B) 사이에 형성된 2개의 공핍층(110A), (110B)은 각각 비교적 넓다. 결과적으로, 트랜지스터가 턴-오프될 때, 소오스 또는 드레인 영역(2) 또는 (3)과 제4 채널층(104A), (104B) 사이에 형성된 2개의 공핍층(110A), (110B)에는 비교적 낮은 전계가 발생되고, 따라서, 이들 고핍층에 존재하는 결함으로 인하여 드레인 영역(3)과 소오스 영역(2) 사이를 흐르는 누설전류를 감소시킬 수 있다.
제5e도는 제4실시예의 제5변형예를 도시한 것으로서, 제2 및 제3게이트 절연막(42), (43)이 유전상수(ε2)또는 (ε3)는 제 1 게이트 절연막(41)의 유전상수(ε1)보다 작게 결정된다. 이러한 변형예에 있어서는, 네가티브 게이트 전압이 일정한 한, 제2 및 제3게이트 전극(52), (53) 아래에는 낮은 전계가 발생되므로, 제2 및 제3게이트 전극(52), (53) 아래에 형성된 채널층(104A), (104B)내의 캐리어 농도(p-)를 감소시킬 수 있고, 따라서, 제5d도에 도시된 제4실시예의 제4변형예와 같이 턴-오프 전류를 감소시킬 수 있다.
제5f도는 제4실시예의 제6변형예를 도시한 것으로서, 제2 및 제3게이트 절연막(42), (43)의 두께는 제1게이트 절연막(41)의 두께보다 크게 결정되고, 제2 및 제 3게이트 절연막(42), (43)의 유전상수(ε2) 또는 (ε3)는 제1게이트 절연막(41)이 유전상수(ε1)보다 작게 결정된다. 이러한 변형예에 있어서는, 제2 및 제3게이트 전극(52), (53) 아래에 낮은 전계가 발생되므로, 제5d 및 제5e도에 도시한 제4실시예의 제4 및 제5변형예와 같은 장점을 얻을 수 있다.
제6a도 및 제6b도는 제4c도에 도시된 박막 트랜지스터의 제3실시예의 제3변형예를 나타내는 보다 실제적인 단면도이다. 상기 도면들에 있어서, 박막 트랜지스터는 제 1 게이트 전극(51)이 제2 및 제3게이트 전극(52), (53)으로부터 분리되어 있으며, 제 1 게이트 전극(51) 아래에 형성된 제1게이트 절연막의 두께가 제2 및 제3 게이트 전극(52), (53) 아래로 형성된 제2 및 제3게이트 절연막의 두께보다 얇게 절연기판(60)상에 형성되어 있다. 또한, 제2 및 제3절연막의 유전상수는 제1절연막의 유전상수보다 훨씬 크다.
제7a도 및 제7b도는 제4f도에 도시된 박막 트랜지스터의 제3실시예의 제6변형예를 나타내는 보다 실질적인 단면도이다. 상기 도면들에 있어서, 박막 트랜지스터는 제1게이트 전극(51)이 제2 및 제3게이트 전극(52), (53) 아래에 형성된 제2 및 제3게이트 절연막의 두께보다 얇게 절연기판(60)상에 형성되어 있다. 또한, 제2 및 제3절연막의 유전상수는 제1 절연막보다 작다.
또한, 제7c도는 제4f도에 도시된 박막 트랜지스터의 제 3 실시예의 제 6 변형예를 나타내는 보다 실질적인 단면도이다. 상기 도면들에 있어서, 채널 형성 영역(1)은 소오스 및 드레인 영역(2), (3)의 형성과는 상이한 제조공정에 의해 형성된다.
제8a도 및 제8b도는 제5c도에 도시된 박막 트랜지스터의 제4실시예이 제3변형예를 나타낸다. 상기 도면들에 있어서, 박막 트랜지스터는 제1게이트 전극(51)이 제2 및 제3게이트 전극(52), (53)으로부터 분리되고, 제1게이트 전극(51)의 아래에 형성된 제1게이트 절연막의 두께가 제2 및 제3게이트 전극(52), (53)의 아래에 형성된 제2 및 제3게이트 절연막의 두께보다 얇게 절연기판(60)상에 형성되어 있다. 그러나, 제2 및 제3게이트 절연막의 유전상수는 제1절연막의 유전상수보다 상당히 크다. 또한, 채널 형성 영역(1)은 소오스 및 드레인 영역(2), (3)의 형성과는 상이한 제조공정에 의해 형성된다.
이 발명에 따른 박막 트랜지스터에 있어서, 적어도 하나의 서브게이트가 추가적으로 형성되기 때문에 트랜지스터는 4단자 트랜지스터가 된다. 제2d도, 제2e도, 제2f도 ; 제3d도, 제3e도, 제3f도 ; 제4d도, 제4e도, 제4f도 ; 제4d도, 제5e도, 제5f도에 도시된 제 1 내지 제4실시예의 제4, 제5 및 제6변형예의 제4, 제5 및 제6변형예에 있어서, 제1게이트(메인 게이트) 전극(510이 제2 또는 제3게이트 전극(52) 또는 (53)에 외부적으로 연결되어 있으므로, 이들 변형예는 3단자 트랜지스터로 간주될 수 있다. 그러나, 제2도, 제 2a도, 제2b도, 제2c도 ; 제3도, 제3a도, 제3b도, 제3c도 ; 제4도, 제4a도, 제4b도, 제4c도 ; 제5도, 제5a도, 제5b도, 제5c도에 도시된 제1내지 제4실시예의 기본형태, 제1, 제2 및 제3변형예에 있어서, 트랜지스터를 턴-오프하기 위하여는 제1게이트(메인 게이트) 전극(51)에는 네가티브 전원을 인가하고 제2 및 제3게이트(서브 게이트) 전극(52), (53)에는 포지티브 전압을 인가할 필요가 있으므로 이들 실시예 또는 변형예들은 4단자 트랜지스터가 된다.
기판위에 형성되는 일련의 장치의 형태로 4단자 트랜지스터들은 3단자 트랜지스터들로 변형시키기 위하여, 다음에 상술하는 바와같이 다양한 방법들이 적용될 수 있다.
제9a, 9b, 9c 및 9d도는 제2도에 도시된 제1실시예의 4단자 박막 트랜지스터를 3단자 장치로 변형시키는 네가지 방법을 도시하고 있다.
제9a도에서, 다이오드(10)은 제1게이트 전극(51)으로부터 제2게이트 전극을 향하여 정방향으로 제1게이트 전극(51)과 제2게이트 전극(52) 사이에 연결된다. 따라서, 트랜지스터가 턴-온되도록 포지티브 제어전압(Positive control voltage)이 제1및 제2게이트 전극(51), (52)에 인가될 때 두 개의 n형 채널층(101), (102)이 제1 및 제2게이트 절연막(41), (42)의 하부에 각각 형성될 수 있다. 한편, 네가티브 제어전압이 제1 및 제2게이트 전극(51), (52)에 트랜지스터가 턴-오프되도록 인가될 때 비록 p형 채널층(103)이 제1게이트 절연막(41)의 하부에 형성될 수 있더라도 다이오드(10)가 역방향으로 연결된 상태이기 때문에 제2게이트 절연막(42)의 하부에 p-형 채널층이 형성되지 않거나 n-형 채널층(102)은 변동되지 않는다. 따라서, 턴-오프 누설 전류를 감소시키면서, 트랜지스터가 턴-오프될 때 채널 형성 영역(1)에 드레인 pn접합(100)을 형성하는 것이 가능하다. 이 방법은 고주파 선택신호(High Switching Frequency Pulse Signal)가 제1 및 제2게이트 전극(51), (52)에 입력될 때 효과적이다. 그러나, 저주파 선택 신호의 경우에는 시간의 경과에 따라 불가피하게 채널층(102)의 캐리어 농도가 감소하므로 이 방법이 반드시 효과적인 것만은 아니다.
제9b도는 다른 하니의 다이오드(20)가 드레인 영역(3)으로부터 제2게이트 전극(52)으로 정방향으로 제 2 게이트 전극(52)과 드레인 영역(3) 사이에 연결되는 또 다른 방법을 보여준다.
이 방법에서 n형 채널층(104)이 제2게이트 절연막(42) 하부에 형성되어 유지될 수 있기 때문에 트랜지스터의 턴-온 또는 턴-오프 조건에 관계없이 좀 더 확실하게 채널 형성 영역(1)에 드레인 pn접합(100)을 형성하는 것이 가능하다.
제9c도는 항상 포지티브 전압을 제2게이트 전극(52)에 공급하는 도선에 의하여 드레인 영역(3)에 제2게이트(52)이 직접 연결되는 또 다른 방법을 보여준다.
이 방법은 3단자 트랜지스터를 얻는 가장 간단한 방법이 될 수 있다. 그러나, 제 2 게이트 전극(52)이 소오스 영역(3)을 제조하는 공정과는 다른 제조공정에서 형성되기 때문에 실제 제조공정을 고려할 때 제2게이트 전극(52)에서 드레인 영역(3)으로 직접 연결하는 것이 간단하지만은 않다.
제9d도는 제9b도에 도시된 다이오드(10)가 커패시터(15)로 대치되는 또 다른 방법을 보여준다. 고속 스위칭신호가 제 1 게이트 전극(51)에 입력되는 경우, 제 9b 도에 도시된 방법과 유사한 효과를 얻을 수 있다.
제10a, 10b, 10c 및 10d도는 제4도에 도시된 4단자 박막 트랜지스터의 제3실시예를 3단자 장치로 변형시키는 유사한 방법들을 보여준다.
제10a도에서, 다이오드(10)는 제1게이트 전극(51)과 제2 및 제3게이트 전극(52), (53)을 제1게이트 전극을 부터 제2, 제3게이트 전극으로 정방향으로 연결된다. 따라서, 포지티브 제어 전압이 트랜지스터를 턴-온 시키기 위하여 제1, 제2 및 제3게이트 전극(51), (52), (53) 모두에 인가될 때, 세 개의 n형 채널층이 제1, 제2 및 제3게이트 절연막(41), (42), (43)의 하부에 각각 형성될 수 있다. 한편, 네가티브 제어 전압이 트랜지스터를 턴-오프시키기 위하여, 제 1, 제 2 및 제 3 게이트 전극(51), (52), (53) 모두에 인가될 때 비록 p형 채널층이 제 1 게이트 절연막(41) 하부에만 형성될 수 있지만, 다이오드(10)가 역방향으로 연걸되기 때문에, 두 개의 p형 채널층은 제2 및 제3 게이트 절연막(42), (43)의 하부에 유지된다. 따라서, 턴-오프 누설전류를 감소시키면서 트랠지스터가 턴-오프될 때 채널 형성 영역(1)에 두 개의 드레인 pn접합을 형성시키는 것이 가능하다. 이 방법은 스위칭 고주파 펄스신호가 제1, 제2 및 제3게이트 전극(51), (52), (53)이 입력될 때 효과적이다. 그러나, 스위칭 저주파 펄스 신호의 경우에는 제2 및 제3게이트 절연막(42), (43)의 하부에 형성된 채널층의 캐리어 농도가 시간의 경과에 따라 감소하기 때문에 이 방법이 반드시 효과적인 것은 아니다.
제10b도는 또 다른 하나의 다이오드(10A)가 제1게이트 전극으로부터 제3게이트 전극(53)으로 정방향으로 제1게이트 전극(51)과 제3게이트 전극(53) 사이에 연결되고 또 다른 다이오드(20, (20B)는 드레인 영역(3)으로부터 제2 및 제3게이트 전극(52), (53)으로 정방향으로 제2 및 제3게이트 전극(52), (53)과 드레인 영역(3) 사이에 연결되는 또 다른 방법을 보여준다. 이 방법에서 n형 채널층이 제2 및 제3게이트 절연막(42), (43)의 하부에 형성되어 유지되므로 트랜지스터의 턴-온, 턴-오프 조건에 관계없이 보다 신뢰성있게 채널 형성 영역(10 내부에 두 개의 드레인 pn접합을 형성하는 것이 가능하다.
제10c도는 제2 및 제3게이트 전극이 제2 및 제3게이트 전극(52), (53)에 항상 포지티브 전압을 인가하는 도선(wire)에 의하여 드레인 영역(3)에 직접 연결되는 또 다른 방법을 보여준다. 이 방법은 3단자 트랜지스터를 얻는 가장 간단한 방법이 될 수 있다. 그러나, 제2 및 제3게이트 전극(52), (53)이 소오스 영역(3)을 제조하는 공정과는 다른 제조공정에 의하여 형성되기 때문에, 실제 제조공정상 제2 및 제3게이트 전극(52), (53)을 드레인 영역(3)으로 직접 연결하는 것은 간단하지만은 않다.
제10d도는 다른 방법을 도시하고 있으며, 제10b도의 다이오드(10), (10A)는 두 개의 커패시터(15), (15A)로 대체되고, 스위칭 고주파 신호가 제1게이트 전극(51)에 입력되는 한 제10b도의 방법과 유사한 효과를 얻을 수 있다.
제11a, 11b, 11c 및 제11d도는 제4c도에 도시된 제3실시예의 제3변형예로서 제10a, 10b, 10c 및 제10d도에 각각 도시된 바와같이 3단자 박막 트랜지스터로 변형되는 예를 보여주는 한층 더 실제적인 단면도이다.
제11a도에서, 트랜지스터는 절연기판(60)상에 형성된다. 제2 및 제3게이트 절연막(41), (42)의 총두께는 제1게이트 절연막(41)보다 더 크고, 또한, 제1게이트 전극(51)은 p형 반도체층으로 형성되며 제2 및 제3게이트 전극(52), (53)은 n형 반도체층으로 형성된다. 따라서, 다이오드(10)는 두 개의 반도체층(51), (52), (53) 사이에 형성된다.
제11b도에서 트랜지스터는 절연기판(60)위에 형성된다. 제2 및 제3게이트 절연막(41), (42)의 총두께는 제1게이트 절연막(41)보다 더 크다. 제1게이트 전극(51)은 p-형 반도체층으로 형성되고, 제2 및 제3게이트 전극(52), (53)은 n형 반도체층으로 형성된다. 그리고 또 다른 p-형 반도체층(64) 제2 및 제3게이트 전극(52), (53)위에 형성되며, 드레인 영역(3)에 연결되는 도전층(63)은 p형 반도체층(64)위에 형성된다. 따라서, 두 개의 다이오드(10), (10A)는 두 개의 반도체층(51), (52), (53) 사이에 형성되고, 또한, 두 개의 다이오드(20), (20A)는 두 개의 반도체층(52), (53), (64) 사이에 형성된다.
제11c도에서, 트랜지스터는 절연기판(60)상에 형성된다. 제2 및 제3게이트 절연막(41), (42)의 총두께는 제1게이트 절연막(41)보다 두껍다. 또한, 드레인 영역(3)은 제 2 및 제 3 게이트 전극(52), (53)에 직접 연결된다.
제11d도에서 트랜지스터는 절연기판(60)위에 형성된다. 제2 및 제3게이트 절연막(41), (42)의 총두께는 제1게이트 절연막(41)보다 두껍다. 제1게이트 전극(51)은 p-형 반도체층으로 형성되고, 제2 및 제3게이트 전극(52), (53)은 n형 반도체층으로 형성된다. 또한, p형 반도체층(64) 제2 및 제3게이트 전극(52), (53)위에 형성되고, 드레인 영역(3)에 연결되는 도전층(63)은 p형 반도체층(64)위에 형성된다. 따라서, 두 개의 커패시터(15), (15A)는 두 개의 반도체층(51), (52), (53) 사이에 형성되고, 또한, 두 개의 다이오드(20), (20A)는 두 개의 반도체층(52), (53), (64) 사이에 형성된다.
이 발명에 따른 박막 트랜지스터의 CMOS(Complementary Metal Oxide Semiconductor) SRAM(Static Random Access Memory)에의 실제적인 적용을 하기 실시예에 의하여 설명하면 다음과 같다.
CMOS SRAM은 어떤 리플레쉬 작동도 요구되어지지 않고 전력소비가 대기상태에서 적기 때문에 DRAM(Dynamic Random Access Memory)과 마찬가지로 널리 사용되어진다.
제 12 도는 종래의 박막 트랜지스터에 의하여 구성된 CMOS SRAM이다. CMOS SRAM을 제조하는데 있어서 종래의 P-형 MOS FET와 n형 MOS FET가 어떤 평면상에 형성되고 알루미늄막 패턴에 의하여 간단히 서로 연결된다.
CMOS SRAM의 메모리 영역을 감소시키기 위하여 최근에 CMOS 스택구조가 제안되어졌다. CMOS 스택구조는 제 13a 도에 도시된 바와같이 3차원 형태로 다결정실시콘 박막 트랜지스터를 스택킹 함으로써 형성될 수 있다. 제 13b 도는 제 13a 도에서 보여진 스택 CMOS와 대응하는 등가회로도이다.
제13a도에서, n형 MOS FET는 n형 실리콘 소오스-드레인 전극층(2A), (3A), 다결정실리콘 공통 게이트 전극(5) 및 SiO2 게이트 절연막(4A)으로 구성되어 있다. n형 실리콘 소오스-드레인 전극층(2A), (3A)은 실리콘기판(1a) 내부에, 그리고 소오스-드레인 전극(2A), (2B) 사이에 활성(채널 형성) 영역(AA)을 형셍하기 위하여 p형 다결정실리콘 기판(1a)의 편면상에 형성된다. 다결정실리콘 공통 게이트 전극(5)은 활성 영역(AA)상에 형성된다. SiO2게이트 절연막(4A)은 게이트 전극(5)의 주위에 그리고 활성층(AA)상에 형성된다. 또한, n형 MOS FET상에 스택킹 p형 MOS FET는 소오스 전극(2B)와 드레인 전극(3B) 사이에 그리고 공통 게이트 전극(5)위에 또다른 다결정실리콘 활성층(AB)을 형성하도록 SiO2게이트 절연막(4B)위에 형성된 p+형 다결정실리콘 소오스-드레인 전극층(2B), (3B), 그리고 소오스-드레인 전(2B), (3B) 상에 형성된 보호절연막(1b)으로 구성되어 있다. 또한, 다결정실리콘 게이트 전극(5)은 통상적으로 n형 p형 MOS FET에 모두 사용된다. CMOS SRAM은 제12도에 도시된 바와 같이 제13도의 두개의 CMOS FET를 연결함으로서 만들어질 수 있다.
제13도에 도시된 CMOS SRAM에서 구동능력(Drivding Capability)이 충분하더라도 턴-오프 전류가 상대적으로 크므로 종래의 SRAM의 전력 소비는 대기상태에서 상대적으로 크게 되는 것이 문제점이 있다.
제14a도는 이 발명에 따른 두 개의 다결정실리콘 박막 트랜지스터에 의하여 형성된 스택 CMOS의 단면도이다. 제14b도는 제14a도에서 나타난 스택 CMOS에 대응되는 등가회로도이다.
제13a도에서 도시된 종래 구조와 다른 점은 p형 MOS FET의 드레인 전극(3B)이 공통 게이트 전극(5)에서 약가 오프셋 되어 있고 추가 서브게이트 전극(50)이 예를들어 알루미늄판 패턴을 사용하여 오프셋 활성 다결정실리콘층(AB)에 형성된다는 것이다. 이 스택 CMOS FET에서 네가티브 전압이 서브게이트(50)에 인가될 때는, p형층이 서브게이트(50) 바로 아래에 형성된 활성층(AB)에 유도될 수 있으므로 이 서브 게이트(50)는 제14a도와 제14b도에 도시된 COMS FET의 턴-오프 전류를 현저히 감소시킬 수 있도록 추가 p형 드레인 전극으로 효과적으로 작용한다.
제15a도는 이 발명에 따른 두 개의 다결정실리콘 박막 트랜지스터에 의하여 형성된 스택 CMOS의 또 다른 실시예의 단면도이며, 또 제15b도는 제15a도의 스택 CMOS에 대응하는 등가회로도이다.
제13a도에 도시된 종래 구조와 다른점은 p형 MOS FET의 드레인 전극(3B)이 공통 게이트 전극(5)으로 부터 약간 오프셋이 되어 있고, n형 MOS FET의 소오스 전극(2A)의 일부분이 예를들어 알루미늄막 패턴을 사용하여 오프셋 활성 다결정실리콘층(AB) 하부에 형성된 서브게이트(50A)로서 공통으로 사용되어진다는 것이다.
이 스택 CMOS FET에 있어서, 제로 전압이 서브게이트(50A)에 인가될때는 p형층이 서브게이트(50A) 바로 위에 형성된 활성층에 유도되므로 이 서브게이트(50A)가 효과적으로 추가 p형 드레인 전극으로서 활용되어짐으로써 제15a도와 제15b도에 도시된 CMOS FET의 턴-오프 전류를 현저히 감소시킬 수 있다.
제16a도는 이 발명에 따른 두 개의 다결정실리콘 박막 트랜지스터에 의하여 형성된 스택 CMOS의 또 다른 실시예의 단면도이며, 제 16b 도는 제 16a 도의 스택 CMOS에 대응하는 등가회로도이다.
제13a도에서 도시된 종래의 구조와 다른점은 p형 MOS FET를 위한 또 다른 게이트(5A)가 공통 전극(5)의 가까이에 형성된다는 것과 n형 MOS FET의 소오스 전극(2A)의 일부분이 두 개의 게이트 전극(5), (5A) 사이의 중간의 활성 다결정실리콘중 하부에 형성된 서브게이트(50A)로서 공통으로 사용되어진다는 것이다.
이 스택 CMOS FET에 있어서, 제로 또는 네가티브 전압이 서브게이트(50B)에 인가될때는 p형층이 서브게이트(50B)의 바로 위에 형성된 중간 활성층(AB)에 유도될 수 있기 때문에 이 서브게이트(50B)가 추가 p형 드레인 전극으로써 효과적으로 작용하여 제16a도와 제16b도에 도시된 CMOS FET의 턴-오프 전류를 현저히 감소시킬 수 있다.
이 발명에 따라서 p형 MOS FET로 구서된 두 개의 스택 CMOS에 의하여 형성된 SRAM에서 기술된 바와 같이 턴-오프 전류를 현저히 감소시킬 수 있기 때문에 전력 소비 문제는 SRAM이 대기상태로 유지될 때 개선될 수 있다.
이 발명에 따른 박막 트랜지스터의 실제적인 효과를 첨부도면을 참조하여 설명하면 다음과 같다.
제17도는 10V로 유지되는 드레인 전압에 따라 드레인 전류-게이트 전압 특성을 보여준다. 여기서 실선은 제 4c 도에서 보여진 바와 같은, 그리고 비정질실리콘막이 채널 형성막으로 사용되는 이 발명에 따른 제 3 실시예에의 박막 트랜지스터의 특성을 나타내는 것이다. 또한, 점선은 제 1a 도에 도시된 종래의 비결정실리콘 박막 트랜지스터의 특성을 나타내는 것이다.
제17도는 턴-온 전류가 거의 양 경우에 있어 같으나 이 발명에 따른 비정질실리콘 박막 트랜지스터의 턴-오프 전류는 종래의 비정질실리콘 박막 트랜지스터의 턴 오프 전류의 약 ( )이거나 그 이하임을 나타내고 있다.
제18a도는 제 1a 도에 도시된 종래의 다결정실리콘 박막 트랜지스터에 대하여 2.5V 간격으로 2.5V로부터 20V까지 변화되는 드레인 전압에 따른 드레인 전류-게이트 전압 특성을 나타내고 있다.
제18b도는 제4c도에 도시된, 다결정실리콘막이 채널 형성막으로 사용된 이 발명에 따른 제 3 실시예의 박막 트랜지스터에 대해 2.5V 간격으로 2.5V로부터 20V까지 변화되는 드레인 전압에 따른 드레인 전류-게이트 전압 특성을 나타내는 유사도면이다. 이 그래프들은 종래의 다결정실리콘 트랜지스터의 경우에 있어서는 턴-오프 전류가 높고 네가티브 전압이 증가함에 따라 그리고 포지티브 드레인 전압(Vd)이 증가함에 따라 급격하게 증가한다는 것을 보여준다.
이와는 대조적으로, 이 발명에 따른 다결정실리콘 박막 트랜지스터의 턴-온 전류는 -20V의 게이트 전압과 20V의 드레인 전압의 약 (
Figure kpo00002
)이거나 그 미만이다.
또한, 턴-오프 전류가 포지티브 드레인 전압이 증가함에 따라 급격하게 증가되는 것을 방지할 수 있다.
제18c도는 제4c도에서 도시된 바와 같은 다결정실리콘막이 채널 형성막으로 사용되는 이 발명에 따른 제3실시예의 박막 트랜지스터에 대하여 2.5V로부터 20V까지 2.5V 간격으로 변화되는 드레인 전압에 대하여 드레인 전류-서브게이트 전압 특성을 보여주는 것이다.
여기서, 제1게이트 전극(51)은 제 2 및 제 3 게이트 전극(52), (53)으로 대치된다. 즉, 제18c도의 경우에 있어서 포지티브 전압은 제 1(메인) 게이트 전극(51)에 인가되고 네가티브 전압은 트랜지스터를 턴-오프하기 위하여 제2 및 제3(서브)게이트 전극(52), (53)에 인각된다. 제18c도는 또한 턴-오프 전류를 현저히 감소시킬 수 있음을 보여주고 있다.
상기 실시예들에 있어서는 npn형 트랜지스터들이 일례로서 주로 설명되었다. 따라서, 이제 한정되지 않고 이 발명을 pnp형 트랜지스터에 적용하는 것은 물론 가능하다. 이 경우에 n형층 또는 영역은 p형층 또는 영역은 p형층 또는 영역으로 또는 그 역으로 대치되어진다.
상술한 바와 같이 이 발명에 따른 박막 트랜지스터에 있어서, (1) 메인 게이트에 제1전압을 인가하고 서브게이트에 제1전압에 대향하는 제2전압을 인가함으로써 소오스 영역과 드레인 영역사이에 채널 형성 영역 내부에 두 개의 반대 극성 전계들에 의하여 유도되는 적어도 하나의 pn 드레인 접합을 형성시키기 위하여, 또는, (2) 트랜지스터가 턴-오프될 때마다 채널 형성 영역과 소오스 혹은 드레인 영역사이에 두 개의 동일한 극성의 상이한 강도의 전계들에 의하여 유도된 두꺼운 공핍층들을 형성시키기 위하여, 적어도 하나의 서브게이트가 메인 게이트에 부가되므로, 비교적 높은 전압이 드레인 전압으로 인가될때와 비교적 높은 네가티브 전압이 메인 게이트에 인가될 때 특별히 박막 트랜지스터의 턴-온/오프 전류비를 현저히 증가시키면서 턴-온 전류를 감소시키지 않고 소오스와 드레인 영역사이에 흐르는 턴-오프 전류를 현저히 감소시킬 수 있다.
또한, 트랜지스터가 형성될 때 추가적으로 적어도 하나의 다이오드, 커패시터 또는 도전층을 형성시킴으로써 이 발명에 따른 적어도 하나이 서브게이트를 포함하는 4단자 박막 트랜지스터를 3단자 장치로 간단히 변형시킬 수 있기 때문에 박막 트랜지스터는 통상의 3단자 트랜지스터와 동일하게 사용될 수 있다.
또한, 박막 트랜지스터가 별도의 제조공정없이 통상의 트랜지스터 제조공정에 따라 만들어질 수 있기 때문에 생산수율을 개선할 수 있고 저렴하게 박막 트랜지스터를 제조할 수 있다.

Claims (47)

  1. 제1도전형 반도체막으로 형성된 소오스 영역(2)과 ; 제1도전형 반도체막으로 형성된 드레인 영역(3)과 ; 상기 소오스 영역과 드레인 영역사이에 불순물 농도가 낮은 반도체 박막으로 형성된 채널 형성 영역(1)과 ; 턴-온 또는 턴-오프하기 위하여, 제1게이트 절연막(41)을 통해 상기 채널 형성 영역의 제1주면(1a) 위에 형성된 제1게이트(51)와 ; 턴-오프된 경우 상기 소오스 영역과 드레인 영역사이에 흐르는 전류를 감소시키기 위하여 제2게이트 절연막(42)이 상기 채널 형성 영역 위에 형성된 제2 게이트(52)와 ; 상기 제2게이트 및 제3게이트 사이에 제1게이트를 끼워넣기 위하여 제3게이트 절연막을 통해서 상기 채널 형성 영역상에 형성된 제3게이트를 구비하며, 상기 제1게이트(51)와 제2 및 제3게이트(52, 53)는 상기 채널 형성 영역의 제1주면(1a)에 형성되는 박막 트랜지스터.
  2. 제1항에 있어서, 트랜지스터가 턴-온 되는 경우, 상기 제1 및 제2게이트 절연막(41), (42) 아래의 채널 형성 영역내에 제1도전형 반도체층(101), (102)을 형성하기 위하여, 상기 제1 및 제2게이트(51), (52)에는 제1전압이 인가되고, 상기 제1게이트 절연막(41) 아래의 채널 형성 영역내에 제2도전형 반도체층(103)을 형성하기 위하여 제1게이트(51)에는 상기 제1전압과 대향하는 제2전압이 인가되며, 트랜지스터가 턴-오프 되는 경우, 상기 제2게이트 절연막(42) 아래의 채널 형성 영역내에 제1 도전형 반도체층(102)을 형성하기 위하여, 제2게이트(52)에 제1전압이 인가되어 상기 소오스 영역과 드레인 영역사이에 흐르는 턴-오프 전류를 감소시키도록 제1게이트 절연막(41)과 제2게이트 절연막(42) 사이 및 아래의 상기 채널 형성 영역(1)내에 pn 접합(100)이 형성되는 박막 트랜지스터.
  3. 제1항에 있어서, 트랜지스터가 턴-온 되는 경우, 상기 제1 및 제2게이트 절연막(41), (42) 아래의 채널 형성 영역내에 제1도전형 반도체층(101), (102)을 형성하기 위하여, 상기 제1 및 제2게이트(51), (52)에는 제1전압이 인가되고, 턴-오프되는 경우, 상기 제1게이트 절연막(41) 아래의 상기 채널 형성 영역내에 제2도전형 반도체층(103)과 상기 제2게이트 절연막(42) 아래의 상기 채널 형성 영역내에 상기 제1게이트 절연막(41) 아래의 제2도전형 반도체층(103)보다 캐리어 농도가 낮은 제2도전형 반도체층(104)을 형성하기 위하여 제1 및 제2게이트에는 제1전압과 대향하는 제2전압이 인가되어, 상기 소오스 영역과 드레인 영역사이에 흐르는 턴-오프 전류가 감소되도록 상기 소오스 또는 드레인 영역(2, 3)과 제2도전형 반도체층(104) 사이에 넓은 공핍층(110)이 형성되는 박막 트랜지스터.
  4. 제2항에 있어서, 상기 제1게이트(51) 및 제2게이트(52)가 상기 채널 형성 영역의 제1주면(1a)에 형성되는 박막 트랜지스터.
  5. 제4항에 있어서, 상기 제1게이트 절연막(41)이 상기 제2게이트 절연막(42)과 실질적으로 동일한 두께를 갖는 박막 트랜지스터.
  6. 제4항에 있어서, 상기 제1게이트 절연막(41)이 상기 제2게이트 절연막(42)보다 두꺼운 두께른 갖는 박막 트랜지스터.
  7. 제 5 항에 있어서, 상기 제1게이트 절연막(41)이 상기 제2게이트 절연막(42)보다 더 작은 유전상수를 갖는 박막 트랜지스터.
  8. 제4항에 있어서, 상기 제1게이트 절연막(42)이 상기 제2게이트 절연막(42)보다 얇은 두께 및 상당히 작은 유전상수를 갖는 박막 트랜지스터.
  9. 제3항에 있어서, 상기 제1게이트 절연막(51)이 상기 제2게이트 절연막(52)가 상기 채널 형성용 영역의 제1주면(1a)에 형성되는 박막 트랜지스터.
  10. 제9항에 있어서, 상기 제1게이트 절연막(42)이 상기 제2게이트 절연막(42)보다 얇은 두께를 갖는 박막 트랜지스터.
  11. 제9항에 있어서, 상기 제1게이트 절연막(41)이 제2게이트 절연막(42)과 실질적으로 동일한 두께를 가지며 상기 제2게이트 절연막(42)보다 큰 유전상수를 갖는 박막 트랜지스터.
  12. 제10항에 있어서, 상기 제1게이트 절연막이 상기 제2게이트 절연막(42)보다 더 큰 유전상수를 갖는 박막 트랜지스터.
  13. 제2항에 있어서, 상기 제1게이트(51)이 상기 채널 형성 영역의 제1주면(1a)에 형성되고, 상기 제2게이트 (52)가 상기 채널 형성 영역의 제1주면과 대향하는 제2주면(1b)에 형성되는 박막 트랜지스터.
  14. 제13항에 있어서, 상기 제1게이트 절연막(41)이 상기 제2게이트 절연막(42)과 실질적으로 동일한 두께를갖는 박막 트랜지스터.
  15. 제13항에 있어서, 상기 제1게이트 절연막(41)이 상기 제2게이트 절연막(42)보다 두꺼운 두께를 갖는 박막 트랜지스터.
  16. 제14항에 있어서, 상기 제1게이트 절연막(41)이 상기 제2게이트 절연막(42)이 유전상수보다 더 큰 유전상수를 갖는 박막 트랜지스터.
  17. 제13항에 있어서, 상기 게이트 절연막(41)이 상기 제2게이트 절연막(42)보다 더 얇은 두께와 더 작은 유전상수를 갖는 박막 트랜지스터.
  18. 제3항에 있어서, 상기 제1게이트(51)가 상기 채널 형성 영역에 형성되고, 상기 제2게이트(52)가 상기 채널 형성 영역의 제1주면에 대향하는 제2주면(1b)영 형성되는 박막 트랜지스터.
  19. 제18항에 있어서, 상기 제1게이트 절연막(41)이 상기 제2게이트 절연막(42)보다 얇은 두께를 갖는 박막 트랜지스터.
  20. 제18항에 있어서, 상기 제1게이트 절연막(41)이 상기 제2게이트 절연막(42)과 실질적으로 동일한 두께를 가지며, 제2게이트 절연막(42)보다 큰 유전상수를 갖는 박막 트랜지스터.
  21. 제19항에 있어서, 상기 제1게이트 절연막이 상기 제2게이트 절연막(42)보다 큰 유전상수를 갖는 박막 트랜지스터.
  22. 제1항에 있어서, 상기 제1게이트 절연막(41)이 상기 제2 및 제3게이트 절연막(42), (43)과 실질적으로 동일한 두께를 갖는 박막 트랜지스터.
  23. 제1항에 있어서, 상기 제2게이트 절연막(41)이 상기 제2 및 제3게이트 절연막(42), (43)보다 큰 두께를 갖는 박막 트랜지스터.
  24. 제22항에 있어서, 상기 제1게이트 절연막(41)이 상기 제2 및 제3게이트 절연막(42), (43)보다 작은 유전상수를 갖는 박막 트랜지스터.
  25. 제1항에 있어서, 상기 제1게이트 절연막(41)이 상기 제2 및 제3게이트 절연막(42), (43)과 보다 얇은 두께를 가지며, 상기 제2, 및 제3게이트 절연막(42), (43)보다 상당히 작은 유전상수를 갖는 박막 트랜지스터.
  26. 제3항에 있어서, 상기 제2게이트와 제3게이트 사이에 제1게이트가 개재되도록 제3게이트 절연막(42)을 통해 상기 채널 형성 영역위에 형성된 제3게이트를 더 포함하며, 상기 제1게이트(51)와 상기 제2 및 제3게이트 절연막(52), (53)가 상기 채널 형성 영역의 제1주면(1a)에 모두 형성되는 박막 트랜지스터.
  27. 제26항에 있어서, 상기 제1게이트 절연막(41)이 상기 제2 및 제3게이트 절연막(42), (43)보다 얇은 두께를 갖는 박막 트랜지스터.
  28. 제26항에 있어서, 상기 제1게이트 절연막(41)이 상기 제2 및 제3게이트 절연막(42), (43)과 실질적으로 동일한 두께를 가지며, 상기 제2 및 제3게이트 절연막(42), (43)보다 큰 유전상수를 갖는 박막 트랜지스터.
  29. 제27항에 있어서, 상기 제1게이트 절연막이 상기 제2 및 제3게이트 절연막(42), (43)보다 큰 유전상수를 갖는 박막 트랜지스터.
  30. 제2항에 있어서, 상기 제2게이트와 제3게이트 사이에 제1게이트가 개재되도록 제3게이트 절연막(43)을 통해 상기 채널 형성 영역위에 형성된 제3게이트(53)를 더 포함하며, 상기 제1게이트(51)가 상기 채널 형성 영역의 제1주면(1a)에 형성되며, 상기 제2 및 제3게이트(52), (53)가 상기 채널 형성 영역의 제1주면에 대향하는 제2주면(1b)에 형성되는 박막 트랜지스터.
  31. 제30항에 있어서, 상기 제1게이트 절연막(41)이 상기 제2 및 제3게이트 절연막(42), (43)과 실질적으로 동일한 두께를 갖는 박막 트랜지스터.
  32. 제30항에 있어서, 상기 제1게이트 절연막(41)이 상기 제2 및 제3게이트 절연막(42), (43)보다 두꺼운 두께를 갖는 박막 트랜지스터.
  33. 제31항에 있어서, 상기 제1게이트 절연막(41)이 상기 제2 및 제3게이트 절연막(42), (43) 보다 작은 유전상수를 갖는 박막 트랜지스터.
  34. 제30항에 있어서, 상기 제1게이트 절연막(41)이 상기 제2 및 제3게이트 절연막(41) 보다 두꺼운 두께 및 상당히 작은 유전상수를 갖는 박막 트랜지스터.
  35. 제3항에 있어서, 상기 제2게이트와 제3게이트 사이에 제1게이트가 개재되도록 제3게이트 절연막(43)을 통해 상기 채널 형성 영역위에 형성된 제3게이트(53)을 더 포함하며, 상기 제1게이트(51)가 상기 채널 형성 영역의 제1주면(1a)에 형성되며, 상기 제2 및 제3게이트 절연막(52), (53)가 상기 채널 형성 영역의 제1주면에 대향하는 제2주면(1b)에 형성되는 박막 트랜지스터.
  36. 제 35 항에 있어서, 상기 제 1 게이트 절연막(41)이 상기 제 2 및 제 3 게이트 절연막(42), (43)보다 얇은 두께를 갖는 박막 트랜지스터.
  37. 제35항에 있어서, 상기 제1게이트 절연막(41)이 상기 제2 및 제3게이트 절연막(42), (43)과 실질적으로 동일한 두께를 가지며, 제2 및 제3게이트 절연막(42), (43)보다 큰 유전상수를 갖는 박막 트랜지스터.
  38. 제36항에 있어서, 상기 제1게이트 절연막이 상기 제2 및 제3게이트 절연막보다 큰 유전상수를 갖는 박막 트랜지스터.
  39. 제4항에 있어서, 상기 제2게이트(52)가 상기 제2게이트에서 상기 제1게이트까지 역방향으로 다이오드(10)를 통해 상기 제1게이트(51)에 연결되는 박막 트랜지스터.
  40. 제4항에 있어서, 상기 제2게이트가 상기 제2게이트로부터 상기 제1게이트까지 역방향으로 제1다이오드(10)를 통해 제1게이트(51)에 연결되고, 상기 제2게이트에서 상기 드레인 영역까지 역방향으로 제2다이오드(10A)를 통해 상기 드레인 영역(3)에 연결되는 박막 트랜지스터.
  41. 제4항에 있어서, 상기 제2게이트(52)가 도전층을 통해 상기 드레인 영역(3)에 연결되는 박막 트랜지스터.
  42. 제4항에 있어서, 상기 제2게이트(52)가 커패시터를 통해 상기 제1게이트(51)에 연결되고, 상기 제2게이트에서 상기 드레인 영역까지 역방향으로 다이오드(20)를 통해 상기 드레인 영역(3)에 연결되는 박막 트랜지스터.
  43. 제1항에 있어서, 상기 제2 및 제3게이트(52), (53)가 상기 제2 및 제3게이트에서 상기 제1게이트(51)까지 역방향으로 다이오드(10)를 통해 상기 제1게이트(51)에 연결되는 박막 트랜지스터.
  44. 제1항에 있어서, 상기 제2 및 제3게이트(52), (53)가 각각 상기 제2 및 제3게이트에서 제1게이트까지 역방향으로 두 개의 다이오드를 통해 (10), (10A) 상기 제1 게이트(51)에 연결되고, 상기 제2 및 제3게이트에서 상기 드레인 영역까지 역방향으로 두 개의 상이한 다이오드(20), (20A)를 통해 상기 드레인 영역(3)에 연결되는 박막 트랜지스터.
  45. 제1항에 있어서, 상기 제2 및 제3게이트(52), (53)가 도전층을 통해 상기 드레인 영역(3)에 연결되는 박막 트랜지스터.
  46. 제1항에 있어서, 상기 제2 및 제3게이트(52), (53)는 각각 두 개의 커패시터를 통해 상기 제1게이트(51)에 연결되고, 상기 제2 및 제3게이트에서 상기 드레인 영역까지 역방향으로 두 개의 다이오드(20), (20A)를 통해 연결되는 박막 트랜지스터.
  47. 제1항에 있어서, 상기 채널 형성 영역의 반도체 박막이 다결정 반도체이며, 상기 소오스 및 드레인 영역의 반도체 박막이 미세결정, 다결정 또는 비정질 결정인 박막 트랜지스터.
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