KR910017674A - 박막 트랜지스터 - Google Patents

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Abstract

내용 없음

Description

박막트랜지스터
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 2, 2-1, 2-2도는 이 발명에 따른 박막 트랜지스터의 제 1 실시예를 도시한 다이아그램식 단면도로서, 제 2 도는 기본 구조를 나타내고, 제 2-1도는 턴-온 상태를 나타내며, 제 2-2도 턴-오프 상태를 나타내는 도면, 제 2A, 2B 및 2C도는 각 이 발명에 따른 박막 트랜지스터의 제 1 실시예의 제 1 , 제 2 및 제 3 변형예를 도시한 다이어그램식 단면도, 제 2D, 2D-1 및 2D-24도는 이 발명에 따른 박막 트랜지스터의 제 1 실시예의 제 4 변형예를 도시한 다이어그램식 단면도로서, 제 2도는 기본 구조를 나타내고, 제 2D-1도는 턴-온 상태를 나타내며, 제 2D-2도는 턴-오프상태를 나타내는 도면, 제 2E 및 제 2F도는 이 발명에 따른 박막 트랜지스터의 제 1 실시예의 제 5 및 제 6 변형예를 도시한 다이어그램식 단면도.

Claims (48)

  1. 제 1도전형 반도체막으로 형성된 소오스영역(2)과 제 1도전형 반도체막으로 형성된 드레스 영역(3)과, 상기 소오스 영역과 드레인 영역 사이에 불순물 농도가 낮은 반도체 박막으로 형성된 채널 형성 영역(1)과, 턴-온 또는 턴-오프하기 위하여, 제 1 게이트 절연막(41)을 통해 상기 채널 형성 영역의 제 1 주면(1a)위에 형성된 제 1 게이트(51)와, 턴-오프된 경우 상기 소오스영역과 드레인 영역 사이에 흐르는 전류를 감소시키기 위하여 제 2 게이트 절연막(42)이 상기 채널 형성 영역위에 형성된 제 2 게이트(52)와, 로 되는 박막 트랜지스터.
  2. 제 1항에 있어서, 트랜지스터가 턴-온되는 경우, 상기 제 1 및 제 2 게이트 절연막(41), (42)아래의 채널 형성 영역내에 제 1 도전형 반도체층(101), (102)을 형성하기 위하여, 상기 제 1 및 제 2 게이트(51), (52)에는 제 1 전압이 인가되고, 상기 제 1 게이트 절연막(41) 아래의 채널 형성 영역내에 제 2 도전형 반도체층(103)을 형성하기 위하여제 1 게이트(51)에는 상기 제 1 전압과 대향하는 제 2 전압이 인가되며, 트랜지스터가 턴-오프되는 경우, 상기 제 2 게이트 절연막(42)아래의 채널 형성 영역내에 제 1 도전형 반도체층(102)를 형성하기 위하여, 제 2 게이트(52)에 제 1 전압이 인가되어 상기 소오스영역과 드레인 영역 사이에 흐르는 턴-오프 전류를 감소시키도록 제 1 게이트 절연막(41)과 제 2 게이트 절연막(42) 사이 및 아래의 상기 채널 형성 영역⑴내에 pn접합(100)이 형성되는 박막 트랜지스터.
  3. 제 1항에 있어서, 트랜지스터가 턴-온되는 경우, 상기 제 1 및 제 2 게이트 절연막(41), (42)아래의 채널 형성 영역내에 제 1 도전형 반도체층(101), (102)을 형성하기 위하여, 상기 제 1 및 제 2 게이트(51), (52)에는 제 1 전압이 인가되고, 턴-오프되는 경우, 상기 제 1 게이트 절연막(41) 아래의 채널 형성 영역내에 제 2 도전형 반도체층(103)과 상기 제 1 게이트 절연막(42) 아래의 상기 채널 형성 영역내에 상기 제 1 게이트 절연막(41) 아래의 제 2 도전형 반도체층(104)을 형성하기 위하여 제 1 및 제 2 게이트 제 1 전압과 대향하는 제 2 전압이 인가되어, 상기 소오스 영역과 드레인 영역사이에 흐르는 턴-오스 전류가 감소되도록 상기 소오스 또는 드레인 영역(2,3)과 제 2 도전형 반도체층(104) 사이에 넓은 공핍층(110)이 형성되는 박막 트랜지스터.
  4. 제 2항에 있어서, 상기 게이트(51) 및 제 2 게이트(52)가 상기 채널 형성 영역의 제 1주면(1a)에 형성되는 박막 트랜지스터.
  5. 제 4항에 있어서, 상기 게이트 절연막(41)이 상기 제 2 게이트 절연막(42)과 실질적으로 동일한 두께를 갖는 박막 트랜지스터.
  6. 제 4항에 있어서, 상기 제1게이트 절연막(41)이 상기 제 2 게이트 절연막(42)보다 두꺼운 두께를 갖는 박막 트랜지스터.
  7. 제 5항에 있어서, 상기 게이트 절연막(41)이 상기 제 2 게이트 절연막(42)보다 더 작은 유전상수를 갖는 박막 트랜지스터.
  8. 제 4항에 있어서, 상기 게이트 절연막(41)이 상기 제 2 게이트 절연막(42)보다 얇은 두께 및 상당히 작은 유전 상수를 갖는 박막 트랜지스터.
  9. 제 3항에 있어서, 상기 제1게이트(51)와 제 2 게이트(52)가 상기 채널 형성용 영역의 제 1주면(1a)에 형성되는 박막 트랜지스터.
  10. 제 9항에 있어서, 상기 제1게이트 절연막(42)이 상기 제 2 게이트 절연막(42)보다 얇은 두께를 갖는 박막 트랜지스터.
  11. 제 9항에 있어서, 상기 게이트 절연막(41)이 상기 제 2 게이트 절연막(42)과 실질적으로 동일한 두께를 가지며 상기 제 2게이트 절연막(42)보다 큰 유전 상수를 갖는 박막 트랜지스터.
  12. 제 10항에 있어서, 상기 제 1 게이트 절연막이 상기 제 2 절연막(42)보다 더 큰 유전상수를 갖는 박막 트랜지스터.
  13. 제 2항에 있어서, 상기 제 1 게이트(51)가 상기 채널 형성 영역의 제 1 주면(1a)에 형성되고, 상기 제 2 게이트(52)가 상기 채널 형성 영역의 제 1 주면과 대항하는 제 2 주면(1b)에 형성되는 박막 트랜지스터.
  14. 제 13항에 있어서, 상기 제 1 게이트 절연막(41)이 상기 제 2 게이트 절연막(42)과 실질적으로 동일한 두께를 갖는 박막 트랜지스터.
  15. 제 13항에 있어서, 상기 제 1 게이트 절연막(41)이 상기 제 2 게이트 절연막(42)보다 두꺼운 두께를 갖는 박막 트랜지스터.
  16. 제 14항에 있어서, 상기 제 1 게이트 절연막(41)이 상기 제 2 게이트 절연막(42)의 유전상수보다 큰 유전상수를 갖는 박막 트랜지스터.
  17. 제 13항에 있어서, 상기 제 1 게이트 절연막(41)이 상기 제 2 게이트 절연막(42)보다 더 얇은 두께와 더 작은 유전상수를 갖는 박막 트랜지스터.
  18. 제 3항에 있어서, 상기 제 1 게이트(51)가 상기 채널 형성 영역에 형성되고, 상기 제 2 게이트(52)가 상기 채널 영역의 제 1 주면에 대향하는 제 2 주면(1b)에 형성되는 박막 트랜지스터.
  19. 제 18항에 있어서, 상기 제 1 게이트 절연막(41)이 상기 제 2 게이트 절연막(42)보다 얇은 두께를 갖는 박막 트랜지스터.
  20. 제 18항에 있어서, 제 1 게이트 절연막(41)이 제 2 게이트 절연막(42)과 실질적으로 동일한 두께를 가지며, 제 2게이트 절연막(42)보다 큰 유전상수를 갖는 박막 트랜지스터.
  21. 제 19항에 있어서, 상기 제 1 게이트 절연막이 제 2 게이트 절연막(42)보다 유전상수를 갖는 박막 트랜지스터.
  22. 제 2항에 있어서, 제 2 게이트와 제 3 게이트사이에 제 1 게이트(51)가 개재되도록 제 3 게이트 절연막(43)을 통해 상기 채널 형성 영역 위에 형성되는 제 3 게이트(53)을 더 구비하며, 상기 제 2 게이트(51)와 상기 제 2 및 제 3게이트(52), (53)가 상기 채널 형성 영역의 제 1 주면(1a)에 형성되는 박막 트랜지스터.
  23. 제 22항에 있어서, 제 1 게이트 절연막(41)이 상기 제 2 및 제 3 게이트 절연막(42), (43)과 실질적으로 동일한 두께를 갖는 박막 트랜지스터.
  24. 제 22항에 있어서, 제 2 게이트 절연막(41)이 상기 제 2 및 제 3 게이트 절연막(42), (43)보다 큰 두께를 갖는 박막 트랜지스터.
  25. 제 23항에 있어서, 상기 제 1 게이트 절연막(41)이 상기 제 2 및 제 3 게이트 절연막(42), (43)보다 작은 유전상수를 갖는 박막 트랜지스터.
  26. 제 23항에 있어서, 제 2 게이트 절연막(41)이 상기 제 2 및 제 3 게이트 절연막(42), (43)보다 얇은 두께를 가지며, 상기 제 2 및 제 3 게이트 절연막(42), (43)보다 상당히 작은 유전상수를 갖는 박막 트랜지스터.
  27. 제 3항에 있어서, 제 2 게이트와 제 3 게이트 사이에 제 1 게이트가 개재되도록 제 3 게이트 절연막(42)을 통해 상기 채널 형성 영역 위에 제 3 게이트를 더 포함하며, 상기 제 1 게이트(51)와 상기 제 2 및 제 3 게이트(52),(53)가 상기 채널 형성 영역의 제 1 주면(1a)에 모두 형성되는 박막 트랜지스터.
  28. 제 27항에 있어서, 상기 제 1 게이트 절연막(41)이 상기 제 2 및 제 3 게이트 절연막(42), (43)보다 얇은 두께를 갖는 박막 트랜지스터.
  29. 제 27항에 있어서, 상기 제 1 게이트 절연막(41)이 상기 제 2 및 제 3 게이트 절연막(42), (43)과 실질적으로 동일한 두께를 가지며, 상기 제 2 및 제 3 게이트 절연막(42), (43)보다 큰 유전상수를 갖는 박막 트랜지스터.
  30. 제 28항에 있어서, 상기 제 1 게이트 절연막이 상기 제 2 및 제 3 게이트 절연막(43), (43)보다 큰 유전상수를 갖는 박막 트랜지스터.
  31. 제 2항에 있어서, 제 2 게이트와 제 3 게이트 사이에 제 1 게이트가 개재되도록 제 3 게이트 절연막(43)을 통해 상기 채널 형성 영역 위에 형성된 제 3 게이트(53)를 더 포함하며, 상기 제 1 게이트(51)가 상기 채널 형성 영역의 제 1 주면(1a)에 형성되며, 상기 제 2 및 제 3 게이트(52), (53)가 상기 채널 형성 영역의 제 1 주면에 대향하는 제 2 주면(1b)에 형성되는 박막 트랜지스터.
  32. 제 31항에 있어서, 상기 제 1 게이트 절연막(41)이 상기 제 2 및 제 3 게이트 절연막(42), (43)과 실질적으로 동일한 두께를 갖는 박막 트랜지스터.
  33. 제 31항에 있어서, 상기 제 1 게이트 절연막(41)이 상기 제 2 및 제 3 게이트 절연막(42), (43)보다 두꺼운 두께를 갖는 박막 트랜지스터.
  34. 제 32항에 있어서, 상기 제 1 게이트 절연막(41)이 상기 제 2 및 제 3 게이트 절연막(42), (43)보다 작은 유전상수를 갖는 박막 트랜지스터.
  35. 제 32항에 있어서, 상기 제 1 게이트 절연막(41)이 상기 제 2 및 제 3 게이트 절연막(41)보다 두꺼운 두께 및 상당히 작은 유전상수를 갖는 박막 트랜지스터.
  36. 제 3항에 있어서, 제 2 게이트와 제 3 게이트 사이에 제 1 게이트가 개재되도록 제 3 게이트 절연막(43)을 통해 상기 채널 형성 영역 위에 형성된 제 3 게이트(53)를더 포함하며, 상기 제 1 게이트(51)가 상기 채널 형성 영역의 제 1 주면(1a)에 형성되며, 상기 제 2 및 제 3 게이트(52), (53)가 상기 채널 형성 영역의 제 1 주면에 대향하는 제 2 주면(1b)에 형성되는 박막 트랜지스터.
  37. 제 36항에 있어서, 상기 제 1 게이트 절연막(41)이 상기 제 2 및 제 3 게이트 절연막(42), (43)보다 얇은 두께를 갖는 박막 트랜지스터.
  38. 제 36항에 있어서, 상기 제 1 게이트 절연막(41)이 상기 제 2 및 제 3 게이트 절연막(42),(43)과 실질적으로 동일한 두께를 가지며, 제 2 및 제 3 게이트 절연막(42), (43)보다 큰 유전상수를 갖는 박막 트랜지스터.
  39. 제 37항에 있어서, 상기 제 1 게이트 절연막이 상기 제 2 및 제 3 게이트 절연막보다 큰 유전상수를 갖는 박막 트랜지스터.
  40. 제 4항에 있어서, 상기 제 2 게이트(52)가 상기 제 2게이트에서 상기 제 1 게이트까지 역방향으로 다이오드(10)를 통해 상기 제 1 게이트(51)에 연결되는 박막 트랜지스터.
  41. 제 4항에 있어서, 상기 제 2 게이트가 상기 제 2게이트로부터 상기 제 1 게이트까지 역방향으로 제 1 다이오드(10)를 통해 상기 제 1 게이트(51)에 연결되고, 상기 제 2 게이트에서 상기 드레인 영역까지 역방향으로 제 2 다이오드(10A)를 통해 상기 드레인 영역(3)에 연결되는 박막 트랜지스터.
  42. 제 4항에 있어서, 상기 제 2 게이트(52)가 도전층을 통해 상기 드레인 영역(3)에 연결되는 박막 트랜지스터.
  43. 제 4항에 있어서, 상기 제 2 게이트(52)가 커패시터를 통해 상기 제 1 게이트(51)에 연결되고, 상기 제 2 게이트에서 상기 드레인 영역까지 역방향으로 다이오드(20)를 통해 상기 드레인 영역(3)에 연결되는 박막 트랜지스터.
  44. 제 22항에 있어서, 상기 제 2 및 제 3 게이트(52), (53)가 상기 제 2 및 제 3 게이트에서 상기 제 2 게이트(51)까지 역방향으로 다이오드(10)를 통해 상기 제 2 게이트(51)에 연결되는 박막 트랜지스터.
  45. 제 22항에 있어서, 상기 제 2 및 제 3 게이트(52), (53)가 상기 제 2 및 제 3 게이트에서 제 1 게이드까지 두개의 다이오드(10), (10A) 상기 제 2 게이트(51)에 연결되고, 상기 제 2 및 제 3 게이트에서 상기 드레인 영역까지 역방향으로 두개의 상이한 다이오드(10), (10A)를 통해 상기 드레인 영역(3)에 연결되는 박막 트랜지스터.
  46. 제 22항에 있어서, 상기 제 2 및 제 3 게이트(52), (53)가 도전층을 통해 상기 드레인 영역(3)에 연결되는 박막 트랜지스터.
  47. 제 22항에 있어서, 상기 제 2 및 제 3 게이트(52), (53)가 각각 두개의 커패시터를 통해 상기 제 1 게이트(51)에 연결되고, 상기 제 2 및 제 3 게이트에서 상기 드레인 영역까지 역방향으로 두개의 다이오드(10), (10A)를 통해 연결되는 박막 트랜지스터.
  48. 제 1항에 있어서, 상기 채널 형성 영역은 반도체 박막이 다결정 반도체이며, 상기 소오스 및 드레인 영역의 반도체 박막이 미세결정, 다결정 또는 비정질 결정인 박막 트랜지스터.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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