JP2000357666A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JP2000357666A
JP2000357666A JP11264962A JP26496299A JP2000357666A JP 2000357666 A JP2000357666 A JP 2000357666A JP 11264962 A JP11264962 A JP 11264962A JP 26496299 A JP26496299 A JP 26496299A JP 2000357666 A JP2000357666 A JP 2000357666A
Authority
JP
Japan
Prior art keywords
film
polycrystalline
polycrystalline silicon
silicon film
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11264962A
Other languages
English (en)
Inventor
Narihiro Morosawa
成浩 諸沢
Hiroshi Iwata
浩 岩田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP11264962A priority Critical patent/JP2000357666A/ja
Priority to US09/548,633 priority patent/US6545328B1/en
Publication of JP2000357666A publication Critical patent/JP2000357666A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H01L29/41783—Raised source or drain electrodes self aligned with the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32105—Oxidation of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3215—Doping the layers
    • H01L21/32155—Doping polycristalline - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate

Abstract

(57)【要約】 （修正有） 【課題】 ゲート電極或いはソース／ドレイン領域を構
成する多結晶半導体膜の中の結晶欠陥密度を低減して不
純物の活性化率を増加して、良好な動作特性を有する半
導体装置を提供するとともに、多結晶半導体膜の中の結
晶欠陥密度の十分な低減を可能にするアニール処理を行
って、上記のような特徴を有する半導体装置を製造する
方法を提供する。 【解決手段】 不純物を含む多結晶半導体膜を用いた半
導体装置の製造方法は、不純物を多結晶半導体膜中に導
入して、酸化雰囲気中で膜を熱処理することにより、酸
化と該不純物の活性化とを同時に行う。或いは、多結晶
半導体膜を堆積し、酸化された多結晶半導体膜に不純物
を導入した後に、不純物の活性化のためのアニール処理
を行う。上記多結晶膜は例えば多結晶Ｓｉ膜であり、非
晶質Ｓｉ膜を堆積し結晶化させた膜でもよく、また不純
物はＰ，Ｂ，Ａｓ，Ｓｂなどである。結晶欠陥密度は約
１×１０１８ｃｍ−３以下が好ましい。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、多結晶半導体膜の中の不純物
の拡散及び活性化を制御して得られるゲート電極、或い
はソース／ドレイン領域を備えた半導体装置、及びその
製造方法に関する。
【０００２】
【従来の技術】近年、トランジスタのしきい値電圧のば
らつきの抑制、及び短チャネル効果の抑制の必要性か
ら、ＮＭＯＳトランジスタにはＮ型不純物を含んだゲー
ト電極を使用する一方でＰＭＯＳトランジスタにはＰ型
不純物を含んだゲート電極を使用した、表面チャネル型
トランジスタを用いたデュアルゲート構造を有するＣＭ
ＯＳトランジスタの開発が行われている。
【０００３】従来のデュアルゲート構造ＣＭＯＳトラン
ジスタにおけるゲート電極への不純物のドーピングとド
ープされた不純物の活性化は、例えば特開平６−２２４
３８０号公報に記載されているように、以下のようにし
て実施される。すなわち、図１に示すように、半導体基
板１０１に周知の方法で形成したＰ−ウェル１０６、Ｎ
−ウェル１０７、フィールド酸化膜（素子分離領域）１
０２、及び反転防止層１０４を覆うように、やはり周知
の方法でゲート絶縁膜（例えば酸化膜）１０５を形成
し、更にその上に、ゲート電極となる多結晶シリコン膜
１０３をＬＰＣＶＤ法により成膜する。続いて、多結晶
シリコン膜１０３を所望の形状にパターニングした後
に、ドーパントとなる不純物をソース／ドレイン領域、
及びゲート電極ヘそれぞれイオン注入する。その後に、
熱処理を行って、注入されたドーパントイオンを活性化
させる。
【０００４】また、トランジスタの微細化とともに問題
となる短チャネル効果の改善のために、ソース／ドレイ
ン領域に積み上げ構造を用いて形成した浅い接合を用い
たトランジスタが提案されている（例えば、特開平３−
１３８９３０号公報を参照）。図２は、上記公報に開示
されている積み上げ構造型トランジスタの構成を模式的
に示す断面図である。
【０００５】図２に示すような構造を有する従来のトラ
ンジスタでは、基板２０１の表面に形成されたフィール
ド酸化膜（素子分離領域）２０２の間に位置する、後に
ソース／ドレイン領域２０７となる領域の間であってチ
ャネル領域となる領域の上方に、ゲート絶縁膜２０３、
ゲート電極２０４、及び絶縁性最上層２０５を有するゲ
ート電極構造が形成されている。ゲート電極構造の側壁
に沿っては、サイドウォール２１１が形成されている。
【０００６】この構成におけるソース／ドレイン領域２
０７の形成にあたっては、まず上記のゲート電極構造を
覆うように多結晶シリコン膜を形成し、その後にこの多
結晶シリコン膜を、図２に参照番号２０６によって示さ
れる程度までエッチバックする。次に、ドーパントとな
る不純物を多結晶シリコン膜２０６の中にドーピング
し、更に熱処理を行って、ドーパントを多結晶シリコン
膜２０６から半導体基板２０１の中へ固層拡散させて、
ソース／ドレイン領域２０７を形成する。
【０００７】ソース／ドレイン領域２０７の形成後に
は、多結晶シリコン膜２０６の上へのシリサイド膜２０
８の形成、不活性誘電体層２０９の形成、及びメタル配
線２１０の形成の各工程を経て、図２に示す構成が形成
される。
【０００８】
【発明が解決しようとする課題】しかし、従来技術にお
いて、表面チャネル型トランジスタでデュアルゲート構
造ＣＭＯＳトランジスタを形成しようとする際には、以
下のような問題点が存在する。
【０００９】Ｎ型不純物としてリンや砒素を用いた場
合、Ｐ型不純物のボロンに比べて多結晶シリコン中での
拡散速度が低く、また、不純物の活性化率も低くなる。
このため、ゲート電極のゲート絶縁膜側が空乏化してし
まうという問題が発生する。ゲート電極が空乏化した場
合、空乏層の部分の容量がゲート絶縁膜による容量に直
列に加わるために実効的な容量が減少する結果、トラン
ジスタの駆動電流が滅少する。また、空乏化の程度もば
らつくので、駆動電流がばらつく。
【００１０】また、一般的にデュアルゲート構造のＣＭ
ＯＳトランジスタの形成においては、工程数を低減する
ために、ゲート電極への不純物注入とソース／ドレイン
領域形成のための不純物注入とを同時に行うことが多
い。その際に、トランジスタの短チャネル効果を抑制す
るためには、ソース／ドレイン領域を浅い接合にするこ
とが望ましい。つまり、短チャネル効果抑制のためには
イオン注入のエネルギーを低滅する事が望ましいが、そ
の結果として、ゲート電極は、より空乏化しやすくな
る。
【００１１】このように、ゲート電極の空乏化の防止と
短チャネル効果の抑制とは、トレードオフの関係にあ
る。このため、短チャネル効果の抑制を図ると、更にゲ
ート電極が空乏化しやすく、一方で、空乏化を防止する
ような条件でゲート電極にドーピングを行うと、ソース
／ドレイン領域の接合が深くなり、短チャネル効果が悪
化する。
【００１２】一方、トランジスタの微細化とともに問題
となる短チャネル効果の改善のために、ソース／ドレイ
ン領域に積み上げ構造を用いることによって浅い接合を
形成している積み上げ構造型トランジスタでは、積み上
げられたソース／ドレイン領域を多結晶シリコン膜によ
って構成すると、以下の問題が生じる。
【００１３】すなわち、できるだけ浅い接合を形成する
には、高濃度領域からの異常増速拡散の影響を避けるた
めに、多結晶シリコン膜の中への不純物注入量を少なく
することが望ましい。しかし、ソース／ドレイン領域へ
の不純物量が少ないと、多結晶シリコンより構成される
ソース／ドレイン領域が十分に低抵抗化されずに寄生抵
抗が大きくなるため、動作時のトランジスタ電流が低下
する。
【００１４】本発明は、以上のような課題を考慮してな
されたものであって、その目的は、（１）ゲート電極或
いはソース／ドレイン領域を構成する多結晶半導体膜の
中の結晶欠陥密度を低減することによって不純物の活性
化率を増加して、良好な動作特性を有する半導体装置を
提供すること、及び（２）多結晶半導体膜の中の結晶欠
陥密度の十分な低減を可能にするアニール処理を行うこ
とによって、上記のような特徴を有する半導体装置の製
造方法を提供すること、である。
【００１５】
【課題を解決するための手段】本発明のある局面によっ
て提供される不純物を含む多結晶半導体膜を用いた半導
体装置の製造方法は、該不純物を該多結晶半導体膜の中
に導入する工程と、酸化雰囲気中で該多結晶半導体膜を
熱処理することにより、酸化と該不純物の活性化とを同
時に行う工程と、を包含しており、そのことによって、
上記の目的が達成される。
【００１６】本発明のある局面によって提供される不純
物を含む多結晶半導体膜を用いた半導体装置の製造方法
は、該多結晶半導体膜を堆積する工程と、該多結晶半導
体膜を酸化する工程と、該不純物を該酸化された多結晶
半導体膜の中に導入する工程と、該不純物の活性化のた
めのアニール処理を行う工程と、を包含しており、その
ことによって、上記の目的が達成される。
【００１７】例えば、前記多結晶半導体膜は多結晶シリ
コン膜である。
【００１８】上記の製造方法は、アモルファスシリコン
膜を堆積する工程と、該アモルファスシリコン膜を結晶
化させることによって前記多結晶シリコン膜を得る工程
と、を含んでいても良い。
【００１９】好ましくは、前記多結晶半導体膜の中の結
晶欠陥密度が約１×１０18ｃｍ-3以下である。
【００２０】例えば、前記不純物は、リン、ホウ素、砒
素、或いはアンチモンである。
【００２１】本発明のある局面によって提供される半導
体装置は、ゲート電極を含む絶縁ゲート型トランジスタ
構造を備えており、該ゲート電極が、結晶欠陥密度が約
１×１０18ｃｍ-3以下である多結晶シリコン膜を含み、
そのことによって、上記の目的が達成される。
【００２２】前記ゲート電極が、前記多結晶シリコン膜
と金属膜或いは金属シリサイド膜との積層構造を有して
いても良い。
【００２３】本発明の他の局面によって提供される半導
体装置は、チャネル領域よりも上方に積み上げられた構
成を有するソース／ドレイン領域を含む絶縁ゲート型ト
ランジスタ構造を備えており、該ソース／ドレイン領域
が、結晶欠陥密度が約１×１０18ｃｍ-3以下である多結
晶シリコン膜を含み、そのことによって、上記の目的が
達成される。
【００２４】例えば、前記ソース／ドレイン領域電極
が、前記多結晶シリコン膜と金属膜或いは金属シリサイ
ド膜との積層構造を有していても良い。
【００２５】本発明のある局面によって提供される半導
体装置は、ゲート電極を含む絶縁ゲート型トランジスタ
構造を備えており、該ゲート電極が、深さ方向において
均一な粒径の多結晶半導体膜で形成されており、そのこ
とによって、上記の目的が達成される。
【００２６】本発明の他の局面によって提供される半導
体装置は、ゲート電極を含む絶縁ゲート型トランジスタ
構造を備えており、該ゲート電極が、深さ方向において
平均結晶粒径５０ｎｍ以上の多結晶半導体膜により形成
されており、そのことによって、上記の目的が達成され
る。
【００２７】本発明の他の局面によって提供される半導
体装置は、チャネル領域よりも上方に積み上げられた構
成を有するソース／ドレイン領域を含む絶縁ゲート型ト
ランジスタ構造を備えており、該ソース／ドレイン領域
が、深さ方向において平均結晶粒径５０ｎｍ以上の多結
晶半導体膜により形成されており、そのことによって、
上記の目的が達成される。
【００２８】例えば、前記ゲート電極を形成する多結晶
半導体膜は、多結晶シリコン膜である。
【００２９】本発明によれば、不純物を含む多結晶半導
体膜を用いた半導体装置における多結晶半導体膜の中の
不純物の活性化を、不純物を多結晶半導体膜の中に導入
する工程と、酸化雰囲気中で該多結晶半導体膜を熱処理
し、酸化しながら、不純物の活性化を同時に行う工程
と、によって実現する。この際の酸化雰囲気は、酸素や
水蒸気などの酸化反応が生じる雰囲気であれば、どの様
な雰囲気でも良い。また、酸化温度は、例えば約６００
℃〜約１２００℃とする。このような本発明のプロセス
では、不純物活性化時に多結晶半導体膜が酸化雰囲気に
より酸化されることにより、多結晶半導体膜が再結晶化
され、多結晶半導体膜の中の結晶欠陥密度が減少する。
そのため、結晶欠陥にトラップされて活性化されない不
純物原子の量を減少させることが可能となり、活性化率
を向上させる作用を有する。
【００３０】また、本発明の他の局面によれば、酸化さ
れた多結晶半導体膜に不純物を導入し、その後に不純物
の活性化のためのアニール処理を行う。これより、酸化
による再結晶化により多結晶半導体膜の中の結晶欠陥密
度が飛躍的に減少し、後工程としてのイオン注入工程で
多結晶半導体膜の中に導入される不純物が結晶欠陥にト
ラップされる割合が減少して、活性化のためのアニール
処理工程後に得られる活性化率が向上する。
【００３１】上記の多結晶半導体膜は、例えば多結晶シ
リコン膜であり、多結晶シリコン膜の中の結晶欠陥密度
は、例えば約１×１０18ｃｍ-3以下である。このため、
導入される不純物量に対して結晶欠陥密度が１桁以上小
さく、結晶欠陥にトラップされて活性化に寄与しない不
純物原子の量を、十分に少なくすることができる。
【００３２】再結晶化された上記多結晶半導体膜は、界
面から表面まで深さ方向に平均結晶粒径５０ｎｍ以上の
多結晶膜で形成されている。より好ましくは、平均結晶
粒径１００ｎｍ以上の多結晶膜で形成されているのが良
い。
【００３３】上記の多結晶膜は、例えば多結晶シリコン
膜であり、多結晶シリコン膜の平均結晶粒径は５０ｎｍ
以上より好ましくは１００ｎｍ以上である。このため、
導入される不純物に対して結晶欠陥密度を低減すること
が出来るため、結晶欠陥にトラップされて活性化に寄与
しない不純物原子の量を、十分に少なくすることが出来
る。
【００３４】上記の不純物は、例えば、リン、ホウ素、
砒素、或いはアンチモンである。特にリンは、多結晶シ
リコン膜の中の欠陥にトラップされる確率が高いので、
本発明に従って多結晶シリコン膜の中の結晶欠陥を減少
させることにより、飛躍的に活性化率を向上させること
が可能となる。
【００３５】上記の多結晶シリコン膜を、アモルファス
シリコン膜を堆積する工程と該アモルファスシリコン膜
を結晶化させる工程とによって形成すれば、これによっ
て得られた多結晶シリコンは結晶粒径が大きいため、最
初から多結晶シリコン膜を堆積する場合と比較して、膜
の中の欠陥密度をより減少させる作用がある。
【００３６】更に、絶縁ゲート型トランジスタのゲート
電極を、本発明による上記の多結晶シリコン膜で構成す
れば、以下の効果が得られる。
【００３７】一般的に、ゲート電極が空乏化しないため
には、１×１０19ｃｍ-3以上の濃度の不純物が必要であ
る。一方、閾値電圧を制御するためには、チャネル不純
物濃度は１×１０17ｃｍ-3〜３×１０17ｃｍ-3であるこ
とが好ましい。一方、一般的にイオン注入工程におい
て、不純物分布が単純にガウシアン分布であると想定す
る場合でも、不純物の濃度が３桁程度下がるのは、不純
物分布のピーク深さＲｐから４．３σ程度の深い位置で
ある。空乏化を避けるためには、ピーク濃度が１×１０
20ｃｍ-3以上になるようにイオン注入を行うことが一般
的であるが、チャネルヘの不純物イオンの突き抜けを防
止するためには、上述のＲｐから４．３σ程度という深
さが、ゲート電極を構成する多結晶シリコン膜の中に収
まらなければならない。この位置がゲート電極を構成す
る多結晶シリコン膜の厚さより深いと、チャネル領域に
不純物イオンが到達することになる。しかし、このよう
にＲｐから４．３σ程度という深さが多結晶シリコン膜
の中に収まるようにイオン注入エネルギーを設定してイ
オン注入を行うと、Ｒｐが非常に浅くなり、活性化に寄
与する不純物の濃度をゲート絶縁膜近傍のゲート電極
（多結晶シリコン膜）の中で１×１０19ｃｍ-3以上に保
つことが困難となる。
【００３８】これに対して本発明では、活性化率の高い
上記の多結晶シリコン膜をゲート電極として使用するた
め、チャネル領域へのイオンの突き抜けを抑制しなが
ら、活性化された不純物量をゲート絶縁膜近傍のゲート
電極（多結晶シリコン膜）の中で１×１０19ｃｍ-3以上
に保つことが容易になる。
【００３９】更に、絶縁ゲート型トランジスタのゲート
電極を上記のような本発明に従って得られる多結晶シリ
コン膜と金属膜或いは金属シリサイド膜との積層膜より
構成すれば、ゲート電極の更なる低抵抗化効果が得られ
る。
【００４０】一方、チャネル領域よりもソース／ドレイ
ン領域が上方に積み上げられた絶縁ゲート型トランジス
タにおけるソース／ドレイン領域を、本発明によって得
られる上記のような多結晶シリコン膜より構成すれば、
不純物濃度が比較的低くても、十分な活性化による低抵
抗化を実現できるので、従来のような高濃度注入の必要
が無くなる。これより、高濃度での不純物の注入時に問
題となる増速拡散を抑制することができて、浅い接合を
形成し易くなる。
【００４１】また、一般的にデュアルゲート構造のＣＭ
ＯＳトランジスタの形成においては、工程数を低滅する
ためにゲート電極への不純物注入とソース／ドレイン領
域形成のための不純物注入とを、同時に行うことが多
い。従来は、積み上げソース／ドレイン構造において上
記のような同時注入を行うと、ゲート空乏化の抑制条
件、チャネル領域への不純物の突き抜け防止条件、並び
に半導体基板まで到達してゲート電極下のチャネル領域
に対してオフセットしないソース／ドレイン領域の形成
条件という３つの条件を同時に満たすような、注入条件
及び拡散（活性化）条件を見い出さなければならない。
このとき、ゲート空乏化の抑制とチャネル領域への不純
物の突き抜け防止とは、前述したようにトレードオフの
関係であり、同様の理由から、オフセットしないソース
／ドレイン領域の形成条件とチャネル領域への不純物の
突き抜け抑制条件も、トレードオフの関係にある。従来
技術においては、このような３つの関係を同時に同じ工
程で満たすように条件を設定することは非常に困難であ
り、プロセスマージンを小さくしていた。
【００４２】これに対して、本発明では、多結晶シリコ
ン膜の中の活性化率を向上させることが可能であるた
め、少ない注入量でも低抵抗化を図ることが可能とな
り、比較的低濃度の注入量を実現することが可能とな
る。この結果、本発明によれば、プロセスマージンを広
げて、上記の３つの関係を同時に満たす条件を容易に得
ることが可能となる。
【００４３】更に、チャネル領域よりもソース／ドレイ
ン領域が上方に積み上げられた絶縁グート型トランジス
タにおけるソース／ドレイン領域を、本発明による上記
の多結晶シリコン膜と金属膜或いは金属シリサイド膜と
の積層膜より構成すれば、更なる低抵抗化が可能とな
る。
【００４４】以下に、本発明の作用を説明する。
【００４５】本発明によると、多結晶半導体膜（例えば
多結晶シリコン膜）の中に含まれる結晶欠陥密度を低減
する（例えば約１×１０18ｃｍ-3以下にする）ことによ
って、不純物を十分に活性化させることが可能になる。
この結果、優れた動作特性（例えば、十分に大きなトラ
ンスコンダクタンス）を有する半導体装置（例えばトラ
ンジスタ）を得ることができる。
【００４６】具体的には、本発明による多結晶半導体膜
（例えば多結晶シリコン膜）をゲート電極に用いたトラ
ンジスタにおいては、ゲート電極の空乏化が生じないた
め、しきい値電圧の変動及び動作時のトランジスタ電流
の低下という問題が生じない。また、ゲートの低抵抗化
とソース／ドレインの形成とを同時に行うことができる
ために、製造工程を簡略化することができる。
【００４７】積み上げ構造を用いたトランジスタにおい
ては、本発明によって得られる多結晶半導体膜（例えば
多結晶シリコン膜）によって形成されるソース／ドレイ
ン領域の低抵抗化とソース／ドレイン領域の浅い接合化
とを、同時に満たすことができる。
【００４８】
【発明の実施の形態】（第１の実施形態）図３は、本発
明の第１の実施形態に係わるデュアルゲート構造ＣＭＯ
Ｓトランジスタ型半導体装置の構成を模式的に示す断面
図である。
【００４９】図３の構成において、半導体基板、例えば
シリコン基板３０１の上には、ｐ−ウェル３０２、ｎ−
ウェル３０３、及びフィールド酸化膜（素子分離領域）
３０４が形成されている。
【００５０】ｐ−ウェル３０２はＮＭＯＳトランジスタ
素子の形成領域であって、ここには、ゲート絶縁膜（例
えば酸化膜）３０５、ｎ＋多結晶ゲート電極３０６ａ、
シリコン窒化膜３０７、浅いｎ型拡散層（ＬＤＤ領域）
３０８、サイドウォールスペーサ３１０、深いｎ型拡散
層３１１、シリサイド膜３１３、層間絶縁膜３１４、及
びメタル配線３１５からなるＮＭＯＳトランジスタが、
形成されている。一方、ｎ−ウェル３０３はＰＭＯＳト
ランジスタ素子の形成領域であって、ここには、ゲート
絶縁膜（例えば酸化膜）３０５、ｐ＋多結晶ゲート電極
３０６ｂ、シリコン窒化膜３０７、浅いｐ型拡散層（Ｌ
ＤＤ領域）３０９、サイドウォールスペーサ３１０、深
いｐ型拡散層３１２、シリサイド膜３１３、層間絶縁膜
３１４、及びメタル配線３１５からなるＰＭＯＳトラン
ジスタが、形成されている。
【００５１】上記の様な構成を有するデュアルゲート構
造ＣＭＯＳトランジスタ型半導体装置においては、ゲー
ト電極３０６ａ及び３０６ｂを構成する多結晶シリコン
膜の平均結晶粒径を５０ｎｍ以上、より好ましくは１０
０ｎｍ以上にする。この結果、構成材料である多結晶シ
リコン膜の中の結晶欠陥密度を中の結晶欠陥密度を、約
１×１０18ｃｍ-3以下に抑えている。このように、構成
材料である多結晶シリコン膜の中の結晶欠陥密度を約１
×１０18ｃｍ-3以下に抑えたゲート電極３０６ａ及び３
０６ｂでは、結晶欠陥にトラップされて活性化されない
不純物量を抑えることができて、不純物の活性化率が向
上する。このために、ゲート電極３０６ａ及び３０６ｂ
のうちでゲート絶縁膜３０５の近傍の領域における活性
化された不純物濃度を、比較的容易に約１×１０19ｃｍ
-3以上にすることが可能となり、ゲート電極３０６ａ及
び３０６ｂが空乏化することがない。また、結晶欠陥密
度が低いために不純物の拡散を抑制することが可能とな
り、ゲート電極（多結晶シリコン膜）３０６ａ及び３０
６ｂに注入された不純物がゲート絶縁膜３０５を突き抜
けて、トランジスタ特性を劣化させることがない。
【００５２】図４には、本実施形態のデュアルゲート構
造ＣＭＯＳトランジスタ型半導体装置に含まれるＮＭＯ
Ｓトランジスタを、ゲート電極３０６ａとして本発明に
よる多結晶シリコン膜を使用し且つドーパントとしてリ
ン注入を行って作製した場合に得られる低周波Ｃ−Ｖ特
性を、実線で示す。また、比較のために、従来技術に従
って構成し且つ窒素雰囲気中でアニール処理を行った時
に得られる特性を、従来例として点線で示す。
【００５３】これより、図４における点線の従来例のグ
ラフでは、ゲート印加電圧Ｖの増加につれてゲート容量
（規格化容量）Ｃの値が低下して、ゲート電極が空乏化
しているのに対して、本実施形態では、そのような空乏
化が改善された良好なＣ−Ｖ特性が得られている。
【００５４】図５には、本実施形態のデュアルゲート構
造ＣＭＯＳトランジスタ型半導体装置に含まれるＮＭＯ
Ｓトランジスタにおける最大相互コンダクタンスのリン
ドーズ量依存性のグラフを、実線で示す。また、比較の
ために、従来技術に従って構成し且つ窒素雰囲気中でア
ニール処理を行った時に得られる特性を、従来例として
点線で示す。
【００５５】酸化アニール処理を行うことですべてのド
ーズ量において最大相互コンダクタンスの値が増加して
いる。このことから、酸化アニール処理処理を行うこと
でトランジスタ特性を改善することが出来た。
【００５６】更に、ドーパントとしてリン注入を行った
際には、他の不純物イオンを使用する場合に比べて、本
発明に従って酸化アニール処理を行うことにより得られ
る特性改善の効果が、最も大きかった。このことから、
本発明による酸化アニール処理の効果は、リン注入に対
して最も顕著である。
【００５７】図１７には、本実施形態のデュアルゲート
構造ＣＭＯＳトランジスタ型半導体装置に含まれるＮＭ
ＯＳトランジスタを、ゲート電極３０６ａとして本発明
による多結晶シリコン膜を使用し、且つドーパントとし
てリン注入を行って作製した多結晶シリコン膜の断面Ｔ
ＥＭ写真を、比較のために、従来技術に従って構成し且
つ窒素雰囲気中でアニール処理を行った時に得られる多
結晶シリコン膜の断面ＴＥＭ写真とともに示す。
【００５８】図１７（ａ）の矢印に示す様に酸化アニー
ル処理なしの場合にはゲート絶縁膜界面近傍に小粒径の
多結晶シリコンが多く存在する。一方、図１７（ｂ）に
示す様に酸化処理を行うことでゲート絶縁膜界面近傍の
小粒径多結晶シリコンが結晶成長により大きくなってい
る。
【００５９】図１８には、図１７の断面ＴＥＭ写真を元
に多結晶粒径が分かるように示した模式図を示す。ここ
で酸化アニールは多結晶シリコン膜２５０ｎｍに対して
膜厚５０ｎｍの酸化を行った。図１８より酸化アニール
処理を行った多結晶シリコン膜の結晶粒径は、酸化アニ
ール処理を行わなかった多結晶シリコン膜より大きく成
長し、特に、界面近傍の５０ｎｍ以下である小粒径の多
結晶シリコンが大きく成長し、表面近傍の結晶粒径とほ
ぼ同等になる。この結果、酸化アニールにより、断面方
向あるいは深さ方向にほぼ均一な結晶粒径の多結晶シリ
コン膜に変化している。
【００６０】また、結晶粒径に関しても大きく成長して
おり、平均粒径が５０ｎｍ以上の多結晶シリコン膜が形
成されている。ここで平均結晶粒径は界面から表面まで
含む深さ方向について２００ｎｍ以上の膜厚の多結晶膜
について計算した値である。酸化アニールを行わない場
合の多結晶シリコン膜が界面に５０ｎｍ以下の小粒径多
結晶シリコンを多く有するのに対して、酸化アニールを
行うことで、多結晶シリコン膜が平均粒径５０ｎｍ以上
の粒径の多結晶シリコン膜に変化する。また、多結晶シ
リコン膜の粒径は大きい方が望ましく、１００ｎｍ以上
である方が良い。この結果、界面近傍の結晶欠陥が低減
し、結晶欠陥密度を１×１０18ｃｍ-3以下にすることが
可能となり、多結晶中の不純物の活性化率を高めること
が可能になった。
【００６１】本実施形態で形成されたデュアルゲート構
造ＣＭＯＳトランジスタ型半導体装置は、ゲート電極３
０６ａ及び３０６ｂを構成する多結晶シリコン膜の結晶
欠陥密度が低い（具体的には約１×１０18ｃｍ-3以下）
ので、ゲート電極３０６ａ及び３０６ｂが空乏化するこ
とがないと同時に、不純物の注入エネルギーを低く設定
できるために短チャネル効果を抑制できる。また、結晶
欠陥密度が低いことから不純物の拡散が抑制され、注入
された不純物イオンがゲート絶縁膜３０５を突き抜け
て、トランジスタ特性を劣化されることもない。更に、
特公平６−２７５７８８号公報に開示される従来技術の
ように、リンドープ多結晶シリコン膜を成膜させるよう
な特別なプロセス装置を使用する必要もないので、スル
ープットが向上するとともに製造コストを削滅すること
ができる。
【００６２】次に、本実施形態に係わるデュアルゲート
構造ＣＭＯＳトランジスタ型半導体装置の製造方法を、
図６〜図１１を参照して説明する。図６〜１１は、製造
方法の幾つかの工程で得られる構成を模式的に示す断面
図である。
【００６３】まず、図６に示すように、シリコン半導体
基板３０１の上に、当該技術分野で公知のプロセスによ
ってｐ−ウェル３０２、ｎ−ウェル３０３、及びフィー
ルド酸化膜（素子分離領域）３０４を形成する。
【００６４】次に、しきい値電圧制御及び短チャネル効
果防止のために、ＮＭＯＳトランジスタ素子形成領域
（ｐ−ウェル３０２）にはボロンを、ＰＭＯＳトランジ
スタ素子形成領域（ｎ−ウェル３０３）にはリンを、そ
れぞれ不純物イオンとして注入する。次に、膜厚５ｎｍ
のゲート絶縁膜（例えば酸化膜）３０５を形成後に、Ｌ
ＰＣＶＤ法により約５５０℃の温度で、アモルファスシ
リコン膜３０６を酸化膜３０４及び３０５を覆うように
約１００ｎｍ〜約３００ｎｍの厚さ、好ましくは約１５
０ｎｍに堆積する。
【００６５】引き続いて、窒素雰囲気中で約６５０℃の
温度でアモルファスシリコン膜３０６を結晶成長（結晶
化）させて、多結晶シリコン膜を形成する。以下では便
宜上、アモルファスシリコン膜と同じ参照番号３０６
を、多結晶シリコン膜に対しても使用する。この際、Ｌ
ＰＣＶＤ法により直接に多結晶シリコン膜を形成しても
よいが、アモルファスシリコン膜を結晶成長させること
によって、より粒径の大きな多結晶シリコン膜を得るこ
とができる。
【００６６】この後に、多結晶シリコン膜３０６を酸化
アニール処理することで、その中の結晶欠陥密度を低減
する（具体的には、約１×１０18ｃｍ-3以下にする）。
ここで、本実施形態においては、後にゲート電極を構成
することになる多結晶半導体膜３０６として多結晶シリ
コン膜３０６を用いているが、これに代えて、多結晶シ
リコンゲルマニウム膜などの他の材料の多結晶半導体膜
を用いることも、可能である。或いは、上記に記載の多
結晶半導体膜とタングステン等の金属膜或いは金属シリ
サイド膜との積層構造を、多結晶半導体膜３０６として
用いることも可能である。
【００６７】ここまでの工程で得られる構成の断面図
を、図６に示す。
【００６８】次に、フォトリソグラフィー及びエッチン
グを含む周知の工程を経て、多結晶シリコン膜３０６を
所望の形状にパターニングして、ゲート電極３０６ａ及
び３０６ｂを得る。続いて、多結晶シリコン膜からなる
ゲート電極３０６ａ及び３０６ｂの表面に存在する自然
酸化膜、及びゲート電極３０６ａ及び３０６ｂで覆われ
ていないウェル３０２及び３０３（活性化領域＝ソース
／ドレイン領域）の上に存在する酸化膜３０５を、フッ
酸溶液などにより完全に除去する。その後に、不純物の
注入保護膜３０７としてのシリコン窒化膜３０７を約３
ｎｍ〜約３０ｎｍの厚さ、好ましくは約５ｎｍに、ゲー
ト電極３０６ａ及び３０６ｂ、ウェル３０１及び３０
２、並びフィールド酸化膜（素子分離領域）３０４を覆
うように堆積する。なお、注入保護膜３０７としては、
上記のシリコン窒化膜に代えてシリコン酸化膜を用いて
も良いが、この場合には、イオン注入時にシリコン酸化
膜から酸素がウェル内にノックオンされて、後工程でサ
リサイド化を行う場合にこの酸素がシリサイド化反応を
阻害する。このために、本実施例では、注入保護膜３０
７としてシリコン窒化膜３０７を用いている。
【００６９】或いは、上記のような注入保護膜３０７を
用いることなく、不純物イオンを注入しても良い。
【００７０】次に、ＮＭＯＳトランジスタ素子形成領域
（ｐ−ウェル３０２）のチャネル近傍付近に浅い接合を
形成するために、図７に示すように、フォトリソグラフ
ィー工程によりＰＭＯＳトランジスタ素子形成領域（ｎ
−ウェル３０３）をフォトレジスト膜４０１で覆った上
で、ＮＭＯＳトランジスタ素子形成領域に、シリコン半
導体中でドナーとして振る舞う不純物イオンとしての砒
素イオン４０８を、約２ｋｅＶ〜約３０ｋｅＶの加速エ
ネルギーにて注入量約０．５×１０14ｃｍ-2〜約５×１
０14ｃｍ-2でイオン注入する。これによって、図８に示
すように、後に浅いｎ型拡散層３０８を形成することに
なる不純物拡散領域３０８が、ｐ−ウェル３０２の中に
形成される。
【００７１】或いは、ＮＭＯＳトランジスタ素子におい
て、注入される不純物イオンとしてアンチモンイオンを
用いる場合には、約３ｋｅＶ〜約３５ｋｅＶの加速エネ
ルギーにて注入量約０．５×１０14ｃｍ-2〜約５×１０
14ｃｍ-2でイオン注入を行う。
【００７２】次に、フォトレジスト膜４０１を除去した
後に、今度はＰＭＯＳトランジスタ素子形成領域（ｎ−
ウェル３０３）のチャネル近傍付近に浅い接合を形成す
るために、図８に示すように、フォトリソグラフィー工
程によりＮＭＯＳトランジスタ素子形成領域（ｐ−ウェ
ル３０２）をフォトレジスト膜４０２で覆った上で、Ｐ
ＭＯＳトランジスタ素子形成領域に、シリコン半導体中
でアクセプタして振る舞う不純物イオンとしてのＢＦ2
イオン４１０を、約５ｋｅＶ〜約４０ｋｅＶの加速エネ
ルギーにて注入量約０．５×１０14ｃｍ-2〜約５×１０
14ｃｍ-2でイオン注入する。これによって、図９に示す
ように、後に浅いｐ型拡散層３０９を形成することにな
る不純物拡散領域３０９が、ｎ−ウェル３０３の中に形
成される。
【００７３】或いは、ＰＭＯＳトランジスタ素子におけ
る不純物イオンとしては、Ｉｎイオンなどを用いること
もできる。
【００７４】次に、フォトレジスト膜４０２を除去した
後に、ゲート電極３０６ａ及び３０６ｂの側壁に沿って
サイドウォールスペーサ３１０を形成する。具体的に
は、シリコン窒化膜を約１００ｎｍ〜約２００ｎｍの厚
さに堆積した後に、シリコン窒化膜のシリコン酸化膜に
対する選択比が５０〜１００程度であるＣ4Ｆ8＋ＣＯガ
スをエッチャントとして用いた反応性イオンエッチング
（ＲＩＥ）により、素子分離領域３０４の上のシリコン
酸化膜の表面が露出するまでエッチバックを行うことに
よって、サイドウォールスペーサ３１０を形成する。こ
こで、サイドウォールスペーサ３１０は、後に行う酸化
工程によるバーズビーク低減のためにシリコン窒化膜よ
り構成することが望ましいが、シリコン酸化膜とシリコ
ン窒化膜との２層構造膜でも良い。
【００７５】この後に、深い接合であるソース／ドレイ
ン拡散層（深い拡散層３１１及び３１２）を形成する。
【００７６】具体的には、まず図９に示すように、フォ
トリソグラフィー工程によりＰＭＯＳトランジスタ素子
形成領域（ｎ−ウェル３０３）をフォトレジスト膜４０
３で覆った上で、ＮＭＯＳトランジスタ素子形成領域
に、シリコン半導体中でドナーとして振る舞う不純物イ
オンとしての砒素イオン４１３を、約１５ｋｅＶ〜約５
０ｋｅＶの加速エネルギーにて注入量約１×１０15ｃｍ
-2〜約５×１０15ｃｍ-2で、具体的には例えば、約３０
ｋｅＶの加速エネルギーにて注入量約３×１０15ｃｍ-2
で、イオン注入する。
【００７７】次に、フォトレジスト膜４０３を除去した
後に、窒素雰囲気中で約８５０℃〜約９００℃の温度で
アニール処理を施すことにより注入された不純物を活性
化させて、ＮＭＯＳトランジスタ素子形成領域（ｐ−ウ
ェル３０２）に、浅いｎ型拡散層３０８及び深いｎ型拡
散層３１１を形成する。この時、ＰＭＯＳトランジスタ
素子形成領域（ｎ−ウェル３０３）においては、先に注
入されたボロンが活性化されて、浅いｐ型拡散層３０９
が形成される。
【００７８】その後に、今度はＰＭＯＳトランジスタ素
子形成領域（ｎ−ウェル３０３）のチャネル近傍付近に
深い接合を形成するために、図１０に示すように、フォ
トリソグラフィー工程によりＮＭＯＳトランジスタ素子
形成領域（ｐ−ウェル３０２）をフォトレジスト膜４０
４で覆った上で、ＰＭＯＳトランジスタ素子形成領域
に、まずチャネリング効果を防ぐために、シリコンイオ
ンを約３０ｋｅＶの加速エネルギーにて注入量約１×１
０15ｃｍ-2でイオン注入する。続いて、シリコン半導体
中でアクセプタして振る舞う不純物イオンとしてのボロ
ンイオン４１５を、約１０ｋｅＶ〜約３０ｋｅＶの加速
エネルギーにて注入量約１×１０15ｃｍ-2〜約５×１０
15ｃｍ-2でイオン注入する。
【００７９】次に、フォトレジスト膜４０４を除去した
後に、温度１０００℃で１０秒間の急速熱処理（ＲＴ
Ａ）によって、注入された不純物を活性化させて、ＰＭ
ＯＳトランジスタ素子形成領域（ｎ−ウェル３０３）に
深いｐ型拡散層３１２を形成する。
【００８０】この後、サリサイド工程によるシリサイド
膜３１３の形成、層間絶縁膜３１４の堆積、及びメタル
配線３１５の形成などの周知の工程を経て、図１１に示
したような所望の構成を有するデュアルゲート構造ＣＭ
ＯＳトランジスタ型半導体装置が得られる。
【００８１】上記における本実施形態の説明では、ゲー
ト電極３０６ａ及び３０６ｂを形成することになる多結
晶シリコン膜３０６を、パターニング前に酸化している
が、ゲート電極３０６ａ及び３０６ｂのパターニング後
にイオン注入を行って、更にその後に行う活性化アニー
ル処理として、上記のような酸化アニール処理を行って
も良い。この場合には、不純物の活性化と結晶欠陥の低
滅とが同時に行われるため、より活性化率が向上すると
いう効果がある。
【００８２】或いは、パターニング前の多結晶シリコン
膜３０６にイオン注入を行い、その後に酸化アニール処
理を行った上で、引き続いてゲート電極３０６ａ及び３
０６ｂへのパターニングを行って、更にソース／ドレイ
ン領域を形成する工程を実施しても良い。
【００８３】（第２の実施形態）図１２は、本発明の第
２の実施形態に係わる積み上げ構造ＣＭＯＳトランジス
タ型半導体装置の構成を模式的に示す断面図である。
【００８４】図１２の構成において、半導体基板、例え
ばシリコン基板５０１の上には、ｐ−ウェル５０２、ｎ
−ウェル５０３、及びフィールド酸化膜（素子分離領
域）５０４が形成されている。ＮＭＯＳトランジスタ素
子形成領域となるｐ−ウェル５０２には、ゲート絶縁膜
（例えば酸化膜）５０５、ｎ＋多結晶ゲート電極５０６
ａ、サイドウォール５０７、浅いｎ型拡散層５０８、ｎ
＋多結晶ソース／ドレイン領域５１１ａ、シリサイド膜
５１３、層間絶縁膜５１４、及びメタル配線５１５から
なるＮＭＯＳトランジスタが、形成されている。一方、
ＰＭＯＳトランジスタ素子形成領域となるｎ−ウェル５
０３には、ゲート絶縁膜（例えば酸化膜）５０５、ｐ＋
多結晶ゲート電極５０６ｂ、サイドウォール５０７、浅
いｎ型拡散層５０８、ｐ＋多結晶ソース／ドレイン領域
５１１ｂ、シリサイド膜５１３、層間絶縁膜５１４、及
びメタル配線５１５からなるＰＭＯＳトランジスタが、
形成されている。
【００８５】次に、本実施形態に係わる積み上げ構造Ｃ
ＭＯＳトランジスタ型半導体装置の製造方法を、図１３
〜図１６を参照して説明する。図１３〜図１６は、製造
方法の幾つかの工程で得られる構成を模式的に示す断面
図である。
【００８６】まず、図１３に示すように、シリコン半導
体基板５０１の上に、当該技術分野で公知のプロセスに
よってｐ−ウェル５０２、ｎ−ウェル５０３、及びフィ
ールド酸化膜（素子分離領域）５０４を形成する。
【００８７】次に、しきい値電圧制御及び短チャネル効
果防止のために、ＮＭＯＳトランジスタ素子形成領域
（ｐ−ウェル５０２）にはボロンを、ＰＭＯＳトランジ
スタ素子形成領域（ｎ−ウェル５０３）にはリンを、そ
れぞれ不純物イオンとして注入する。次に、膜厚５ｎｍ
のゲート絶縁膜（例えば酸化膜）５０５を形成後に、例
えば第１の実施形態に関連して説明したものと同様のプ
ロセスを利用することによって、多結晶シリコン膜５０
６を酸化膜５０４及び５０５を覆うように約２００ｎｍ
の厚さに堆積する。続いて、多結晶シリコン膜５０６の
上に、ＬＰＣＶＤ法によってシリコン酸化膜６０５を厚
さ約２００ｎｍに堆積する。ここまでの工程で得られる
構成の断面図を、図１３に示す。
【００８８】次に、フォトリソグラフィー及びエッチン
グを含む周知の工程を経て、多結晶シリコン膜５０６を
所望の形状にパターニングして、ゲート電極５０６ａ及
び５０６ｂを得る。この工程では、多結晶シリコン膜５
０６の上に存在していた酸化膜６０５も同様にパターニ
ングされて、ゲート電極５０６ａ及び５０６ｂの上に存
在するマスク酸化膜６０７が形成される。ここまでの工
程で得られる構成の断面図を、図１４に示す。
【００８９】次にＬＰＣＶＤ法により膜厚５０ｎｍのシ
リコン窒化膜５２０を形成した後、所望の部分のみフォ
トリソグラフィー工程でパターニングを行い、更にドラ
イエッチング法によりエッチバック工程を行って、シリ
コン窒化膜からなるサイドウォール５０７をゲート電極
５０６ａ及び５０６ｂの側壁に沿って形成する。なお、
この工程では、フィールド酸化膜（素子分離領域）５０
４の上のシリコン窒化膜５２０は残存させる。この後
に、ゲート電極５０６ａ及び５０６ｂで覆われていない
ウェル５０２及び５０３（活性化領域＝ソース／ドレイ
ン領域）の上に存在する酸化膜５０５を、フッ酸溶液な
どにより完全に除去する。ここまでの工程で得られる構
成の断面図を、図１５に示す。
【００９０】引き続いて速やかに、膜厚３００ｎｍのア
モルファスシリコン膜を形成し、更に窒素雰囲気中で約
６５０℃の温度でアニール処理を行うことでアモルファ
スシリコン膜を結晶成長（結晶化）させて、多結晶シリ
コン膜を形成する。この際、ＬＰＣＶＤ法などにより直
接に多結晶シリコン膜を形成してもよいが、本実施形態
では、例えばアモルファスシリコン膜の結晶成長によっ
て多結晶シリコン膜を形成する。具体的には、予備排気
室と露点が常に−１００℃に保たれた窒素パージ室と堆
積炉とを備えた低圧ＣＶＤ（ＬＰＣＶＤ）装置により、
半導体基板５０１の活性領域表面と堆積するアモルファ
スシリコン膜或いは多結晶シリコン膜との間の界面に自
然酸化膜を成長させることなく、アモルファスシリコン
膜或いは多結晶シリコン膜を堆積する。
【００９１】このとき、ウェハに多結晶シリコン膜を堆
積する直前に、フッ酸系の溶液でウェハを洗浄して自然
酸化膜を一旦除去し、その後にウェハを予備真空排気室
に搬送する。更に、搬送時の大気雰囲気を一旦真空排気
した後、窒素雰囲気に置換して、露点が常に−１００℃
に保たれた窒素パージ室にウェハを更に搬送する。窒素
パージ室の役割は、ウェハ表面に吸着した水分子を、窒
素パージにより完全に除去することである。ウェハ表面
に吸着した水分子は、真空中では除去することが不可能
であるが、本願発明者らによる実験の結果、窒素パージ
によって完全に除去できることが明らかになっている。
通常のＬＰＣＶＤ装置では、このような除去されていな
い水分子をウェハ表面に吸着させたまま、堆積炉へ搬送
される。通常のアモルファスシリコン膜の堆積は約５０
０℃〜約５５０℃の温度で、また多結晶シリコン膜の堆
積は約５５０℃〜約７００℃の温度で行われるが、高温
堆積炉にウェハを搬送する際に吸着水分子の酸素成分が
シリコンウェハと反応して、多結晶シリコン膜が堆積す
る前に、シリコンウェハ表面に白然酸化膜を形成させて
しまう。これにより、半導体基板の活性領域表面と堆積
した多結晶シリコン膜との間の界面に、自然酸化膜が形
成される。これに対して、本実施形態で使用されるＬＰ
ＣＶＤ装置では、上述したように露点が常に−１００℃
に保たれた窒素パージ室にて完全に吸着水分子を除去し
た後、堆積炉へウェハを搬送するため、界面に自然酸化
膜を形成すること無く、アモルファスシリコン膜或いは
多結晶シリコン膜を堆積することが可能となっている。
【００９２】この後に、酸素雰囲気中にて温度約７００
℃〜約９００℃で酸化アニール処理を行うことによっ
て、ゲート電極５０６ａ及び５０６ｂを構成する多結晶
シリコン膜の中の結晶欠陥密度を低減させる（具体的に
は約１×１０18ｃｍ-3以下にする）。次に、酸化アニー
ル処理によって形成される酸化シリコン膜をウェットエ
ッチングによって除去し、更に多結晶シリコン膜のエッ
チバック処理を行って、サイドウォール５０７の側方
に、多結晶シリコン膜から形成されるソース／ドレイン
領域５１１ａ及び５１１ｂを形成する。
【００９３】次に、フォトリソグラフィー工程によりＰ
ＭＯＳトランジスタ素子形成領域をフォトレジスト膜で
覆った上で、ＮＭＯＳトランジスタ素子形成領域に、シ
リコン半導体中でドナーとして振る舞う不純物イオンと
しての砒素イオンを、約２ｋｅＶ〜約３０ｋｅＶの加速
エネルギーにて注入量約１×１０15ｃｍ-2〜約５×１０
15ｃｍ-2でイオン注入する。或いは、ＮＭＯＳトランジ
スタ素子において、注入される不純物イオンとしてリン
イオンを用いる場合には、約３ｋｅＶ〜約３５ｋｅＶの
加速エネルギーにて注入量約１×１０15ｃｍ-2〜約１×
１０16ｃｍ-2でイオン注入を行う。
【００９４】次に、フォトレジスト膜を除去した後に、
フォトリソグラフィー工程により今度はＮＭＯＳトラン
ジスタ素子形成領域を新たなフォトレジスト膜で覆った
上で、ＰＭＯＳトランジスタ素子形成領域に、シリコン
半導体中でアクセプタして振る舞う不純物イオンとして
のボロンイオンを、約１０ｋｅＶ〜約３０ｋｅＶの加速
エネルギーにて注入量約１×１０15ｃｍ-2〜約１×１０
16ｃｍ-2でイオン注入する。
【００９５】なお、上記の説明では、多結晶ソース／ド
レイン領域５１１ａ及び５１１ｂを形成するために多結
晶シリコン膜のエッチバック処理を行う前に、不純物が
注入された多結晶シリコン膜を酸化アニール処理して、
その中の結晶欠陥の低減を図っている。或いは、これに
代えて、多結晶シリコン膜のエッチバック後にイオン注
入を行い、その後に酸化アニール処理を行って結晶欠陥
を低減させても良い。この場合には、不純物の活性化と
結晶欠陥の低滅とが同時に行われるため、より活性化率
が向上するという効果がある。
【００９６】次に、フォトレジスト膜を除去した後に、
温度約１０００℃〜約１１００℃で１０秒間の急速熱処
理（ＲＴＡ）、或いは窒素雰囲気中における温度約８５
０℃〜約９５０℃で約１０分間〜約３０分間のアニール
処理によって、多結晶ソース／ドレイン領域５１１ａ及
び５１１ｂを構成する多結晶シリコン膜に注入された不
純物を活性化させるとともに、多結晶シリコン膜（多結
晶ソース／ドレイン領域５１１ａ及び５１１ｂ）から半
導体基板中に不純物を固相拡散させる。これによって、
ＰＭＯＳトランジスタ素子形成領域（ｎ−ウェル５０
３）に浅いｐ型拡散層５０９、ＮＭＯＳトランジスタ素
子形成領域（ｐ−ウェル５０２）に浅いｎ型拡散層５０
８を、それぞれ形成する。
【００９７】この後、サリサイド工程によるシリサイド
膜５１３の形成、層間絶縁膜５１４の堆積、及びメタル
配線５１５の形成などの周知の工程を経て、図１６に示
すような所望の構成を有するデュアルゲート構造ＣＭＯ
Ｓトランジスタ型半導体装置が得られる。
【００９８】
【発明の効果】以上のように、本発明によれば、多結晶
半導体膜（例えば多結晶シリコン膜）の中に含まれる結
晶欠陥密度を低減する（例えば約１×１０18ｃｍ-3以下
にする）ことによって、不純物を十分に活性化させるこ
とが可能になる。この結果、優れた動作特性（例えば、
十分に大きなトランスコンダクタンス）を有する半導体
装置（例えばトランジスタ）を得ることができる。
【００９９】具体的には、本発明を、表面チャネル型ト
ランジスタでデュアルゲート構造を有するＣＭＯＳトラ
ンジスタに適用する場合、Ｎ型不純物としてリンや砒素
を用いて短チャネル効果抑制のためにイオン注入エネル
ギーを低減しても、ゲート電極が空乏化せずに、十分な
駆動電流を得ることができる。
【０１００】また、本発明を、トランジスタの短チャネ
ル効果の改善のためにソース／ドレイン領域に積み上げ
構造を用いて形成した浅い接合を有するトランジスタに
適用する場合、積み上げられたソース／ドレイン領域と
して多結晶半導体膜（例えば多結晶シリコン膜）を用い
ても、本発明によれば、多結晶半導体膜（例えば多結晶
シリコン膜）の中の結晶欠陥を約１×１０18ｃｍ-3以下
にすることができるので、多結晶半導体膜（例えば多結
晶シリコン膜）の中の不純物の活性化率が高く、十分な
低抵抗化を図ることができる。この結果、ゲート電極や
チャネル領域よりも上方に積み上げられたソース／ドレ
イン領域の抵抗を十分に低減することが可能になる。
【０１０１】このように、本発明によれば、低抵抗のゲ
ート電極及びソース／ドレイン領域を形成することがで
きる。
【０１０２】本発明によって得られる多結晶半導体膜
（例えば多結晶シリコン膜）をゲート電極部に適用する
と、不純物導入時にチャネル領域に不純物が突き抜ける
現象と、ゲート絶縁膜近傍でのゲート電極の空乏化と
を、両方とも防止することが可能となる。これより、ゲ
ート電極への不純物注入量の広い範囲において安定にゲ
ート電極を形成することができ、閾値のばらつき制御、
駆動電流のばらつき制御を向上させることが可能となる
効果がある。
【０１０３】また、本発明を積み上げ構造トランジスタ
のソース／ドレイン領域に適用すると、不純物注入量の
広い範囲において、安定に低抵抗且つ浅い接合を有する
ソース／ドレイン領域を形成することができる。また、
ソース／ドレイン領域及びゲート電極への不純物イオン
の同時注入による工程削減プロセスにおいて、プロセス
条件マージンが拡大し、トランジスタ特性が安定する効
果がある。
【図面の簡単な説明】
【図１】ある従来技術によるデュアルゲート構造ＣＭＯ
Ｓトランジスタの製造プロセスを説明するための模式的
な断面図である。
【図２】ある従来技術による積み上げ構造型トランジス
タの構成を模式的に示す断面図である。
【図３】本発明の第１の実施形態に係るデュアルゲート
構造ＣＭＯＳトランジスタ型半導体装置の構成を模式的
に示す断面図である。
【図４】図３のデュアルゲート構造ＣＭＯＳトランジス
タ型半導体装置の構成に含まれるＮＭＯＳトランジスタ
で得られるＣ−Ｖ特性と、従来技術の構成で得られるＣ
−Ｖ特性とを示す図である。
【図５】図３のデュアルゲート構造ＣＭＯＳトランジス
タ型半導体装置の構成に含まれるＮＭＯＳトランジスタ
で得られる最大相互コンダクタンスのリンドーズ量依存
性と、従来技術の構成で得られる最大相互コンダクタン
スのリンドーズ量依存性とを示す図である。
【図６】図３のデュアルゲート構造ＣＭＯＳトランジス
タ型半導体装置の構成を得るための製造プロセスのある
工程を説明するための模式的な断面図である。
【図７】図３のデュアルゲート構造ＣＭＯＳトランジス
タ型半導体装置の構成を得るための製造プロセスのある
工程を説明するための模式的な断面図である。
【図８】図３のデュアルゲート構造ＣＭＯＳトランジス
タ型半導体装置の構成を得るための製造プロセスのある
工程を説明するための模式的な断面図である。
【図９】図３のデュアルゲート構造ＣＭＯＳトランジス
タ型半導体装置の構成を得るための製造プロセスのある
工程を説明するための模式的な断面図である。
【図１０】図３のデュアルゲート構造ＣＭＯＳトランジ
スタ型半導体装置の構成を得るための製造プロセスのあ
る工程を説明するための模式的な断面図である。
【図１１】図３のデュアルゲート構造ＣＭＯＳトランジ
スタ型半導体装置の構成を得るための製造プロセスのあ
る工程を説明するための模式的な断面図である。
【図１２】本発明の第２の実施形態に係る積み上げ構造
ＣＭＯＳトランジスタ型半導体装置の構成を模式的に示
す断面図である。
【図１３】図１２の積み上げ構造ＣＭＯＳトランジスタ
型半導体装置の構成を得るための製造プロセスのある工
程を説明するための模式的な断面図である。
【図１４】図１２の積み上げ構造ＣＭＯＳトランジスタ
型半導体装置の構成を得るための製造プロセスのある工
程を説明するための模式的な断面図である。
【図１５】図１２の積み上げ構造ＣＭＯＳトランジスタ
型半導体装置の構成を得るための製造プロセスのある工
程を説明するための模式的な断面図である。
【図１６】図１２の積み上げ構造ＣＭＯＳトランジスタ
型半導体装置の構成を得るための製造プロセスのある工
程を説明するための模式的な断面図である。
【図１７】本発明による多結晶シリコン膜を使用し、且
つドーパントとしてリン注入を行って作製した多結晶シ
リコン膜の断面ＴＥＭ写真と、従来技術の構成で得られ
る多結晶シリコン膜の断面ＴＥＭ写真とを示す図であ
る。
【図１８】図１７の断面ＴＥＭ写真を元に多結晶粒径が
分かる様に示した模式図である。
【符号の説明】
１０１ 半導体基板 １０２ フィールド酸化膜（素子分離領域） １０３ 多結晶シリコン膜 １０４ 反転防止層 １０５ ゲート絶縁膜（酸化膜） １０６ Ｐ−ウェル １０７ Ｎ−ウェル ２０１ 基板 ２０２ フィールド酸化膜（素子分離領域） ２０３ ゲート絶縁膜 ２０４ ゲート電極 ２０５ 絶縁性最上層 ２０６ 多結晶シリコン膜 ２０７ ソース／ドレイン領域 ２０８ シリサイド膜 ２０９ 不活性誘電体層 ２１０ メタル配線 ２１１ サイドウォール ３０１、５０１ シリコン基板 ３０２、５０２ ｐ−ウェル ３０３、５０３ ｎ−ウェル ３０４、５０４ フィールド酸化膜（素子分離領域） ３０５、５０５ ゲート絶縁膜（酸化膜） ３０６、５０６ 多結晶シリコン膜 ３０６ａ、３０６ｂ、５０６ａ、５０６ｂ ゲート電極 ３０７ シリコン窒化膜 ３０８、５０８ 浅いｎ型拡散層 ３０９、５０９ 浅いｐ型拡散層 ３１０ サイドウォールスペーサ ３１１ 深いｎ型拡散層 ３１２ 深いｐ型拡散層 ３１３、５１３ シリサイド膜 ３１４、５１４ 層間絶縁膜 ３１５、５１５ メタル配線 ４０１、４０２、４０３、４０４ フォトレジスト膜 ４０８ 砒素イオン ４１０ ＢＦ2イオン ４１３ 砒素イオン ４１５ ボロンイオン ５０７ サイドウォール ５１１ａ、５１１ｂ 多結晶ソース／ドレイン領域 ５２０ シリコン窒化膜 ６０５ シリコン酸化膜 ６０７ マスク酸化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ３０１Ｓ ３０１Ｐ Ｆターム(参考） 4M104 BB01 BB37 BB40 CC05 DD23 DD43 DD79 DD80 DD92 EE09 EE17 GG10 HH16 5F040 DA05 DA10 DB03 DC01 EC06 EC07 EF02 EH03 FA07 FB02 FB04 FC11 5F048 AA08 AC03 BA01 BB05 BC06 BE03 BF04 BF05 BF06 BG01 DA19 DA27 DB04 DB06

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 不純物を含む多結晶半導体膜を用いた半
    導体装置の製造方法であって、 該不純物を該多結晶半導体膜の中に導入する工程と、 酸化雰囲気中で該多結晶半導体膜を熱処理することによ
    り、酸化と該不純物の活性化とを同時に行う工程と、を
    包含する、半導体装置の製造方法。
  2. 【請求項２】 不純物を含む多結晶半導体膜を用いた半
    導体装置の製造方法であって、 該多結晶半導体膜を堆積する工程と、 該多結晶半導体膜を酸化する工程と、 該不純物を該酸化された多結晶半導体膜の中に導入する
    工程と、 該不純物の活性化のためのアニール処理を行う工程と、
    を包含する、半導体装置の製造方法。
  3. 【請求項３】 前記多結晶半導体膜は多結晶シリコン膜
    である、請求項１或いは２に記載の半導体装置の製造方
    法。
  4. 【請求項４】 アモルファスシリコン膜を堆積する工程
    と、該アモルファスシリコン膜を結晶化させることによ
    って前記多結晶シリコン膜を得る工程と、を含む、請求
    項３に記載の半導体装置の製造方法。
  5. 【請求項５】 前記多結晶半導体膜の中の結晶欠陥密度
    が約１×１０18ｃｍ -3以下である、請求項１から４の何
    れか一つに記載の半導体装置の製造方法。
  6. 【請求項６】 前記不純物は、リン、ホウ素、砒素、或
    いはアンチモンである、請求項１から５の何れか一つに
    記載の半導体装置の製造方法。
  7. 【請求項７】 ゲート電極を含む絶縁ゲート型トランジ
    スタ構造を備えており、該ゲート電極が、結晶欠陥密度
    が約１×１０18ｃｍ-3以下である多結晶シリコン膜を含
    む、半導体装置。
  8. 【請求項８】 前記ゲート電極が、前記多結晶シリコン
    膜と金属膜或いは金属シリサイド膜との積層構造を有し
    ている、請求項７に記載の半導体装置。
  9. 【請求項９】 チャネル領域よりも上方に積み上げられ
    た構成を有するソース／ドレイン領域を含む絶縁ゲート
    型トランジスタ構造を備えており、該ソース／ドレイン
    領域が、結晶欠陥密度が約１×１０18ｃｍ-3以下である
    多結晶シリコン膜を含む、半導体装置。
  10. 【請求項１０】 前記ソース／ドレイン領域電極が、前
    記多結晶シリコン膜と金属膜或いは金属シリサイド膜と
    の積層構造を有している、請求項９に記載の半導体装
    置。
  11. 【請求項１１】 ゲート電極を含む絶縁ゲート型トラン
    ジスタ構造を備えており、該ゲート電極が、深さ方向に
    おいて平均結晶粒径５０ｎｍ以上の多結晶半導体膜によ
    り形成されていることを特徴とする半導体装置。
  12. 【請求項１２】 チャネル領域よりも上方に積み上げら
    れた構成を有するソース／ドレイン領域を含む絶縁ゲー
    ト型トランジスタ構造を備えており、該ソース／ドレイ
    ン領域が、深さ方向において平均結晶粒径５０ｎｍ以上
    の多結晶半導体膜により形成されていることを特徴とす
    る半導体装置。
  13. 【請求項１３】 前記ゲート電極を形成する多結晶半導
    体膜が多結晶シリコン膜であることを特徴とする、請求
    項１１から１２のいずれかに記載の半導体装置。
JP11264962A 1999-04-15 1999-09-20 半導体装置及びその製造方法 Pending JP2000357666A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP11264962A JP2000357666A (ja) 1999-04-15 1999-09-20 半導体装置及びその製造方法
US09/548,633 US6545328B1 (en) 1999-04-15 2000-04-12 Semiconductor device

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP11-108644 1999-04-15
JP10864499 1999-04-15
JP11264962A JP2000357666A (ja) 1999-04-15 1999-09-20 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2000357666A true JP2000357666A (ja) 2000-12-26

Family

ID=26448477

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11264962A Pending JP2000357666A (ja) 1999-04-15 1999-09-20 半導体装置及びその製造方法

Country Status (2)

Country Link
US (1) US6545328B1 (ja)
JP (1) JP2000357666A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005294457A (ja) * 2004-03-31 2005-10-20 Tokyo Electron Ltd 成膜方法及び成膜装置
KR100848098B1 (ko) * 2002-06-24 2008-07-24 삼성전자주식회사 박막 트랜지스터 기판 및 그 제조 방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5034332B2 (ja) * 2006-06-14 2012-09-26 富士通セミコンダクター株式会社 半導体装置の製造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03138930A (ja) * 1989-10-12 1991-06-13 American Teleph & Telegr Co <Att> ポリシリコン・ウィンドーパッドを有する電界効果トランジスタ
JPH05198795A (ja) * 1991-08-21 1993-08-06 Ricoh Co Ltd ＭＩＳ型半導体素子用ＰｏｌｙＳｉゲート電極
JPH07161988A (ja) * 1993-12-08 1995-06-23 Hitachi Ltd 半導体装置の製造方法
JPH07321308A (ja) * 1994-05-20 1995-12-08 Sanyo Electric Co Ltd ゲート電極の作製方法
JPH08274185A (ja) * 1995-03-30 1996-10-18 Sony Corp Ｍｏｓトランジスタの製造方法
JPH09306862A (ja) * 1996-05-16 1997-11-28 Hitachi Ltd 半導体装置の製造方法
JPH1154743A (ja) * 1997-07-29 1999-02-26 Toshiba Corp 半導体装置及びその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61139058A (ja) * 1984-12-11 1986-06-26 Seiko Epson Corp 半導体製造装置
US5124769A (en) * 1990-03-02 1992-06-23 Nippon Telegraph And Telephone Corporation Thin film transistor
JP2889061B2 (ja) * 1992-09-25 1999-05-10 ローム株式会社 半導体記憶装置およびその製法
JPH06224380A (ja) 1993-01-28 1994-08-12 Kawasaki Steel Corp 半導体装置の製造方法
JPH0964209A (ja) * 1995-08-25 1997-03-07 Toshiba Corp 半導体装置およびその製造方法
KR0153823B1 (ko) * 1995-10-17 1998-12-01 구자홍 반도체 소자 제조 방법
JPH09312346A (ja) * 1996-05-23 1997-12-02 Sony Corp 半導体装置およびその製造方法
JP3180781B2 (ja) * 1998-10-22 2001-06-25 日本電気株式会社 Ｍｏｓ型半導体装置の製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03138930A (ja) * 1989-10-12 1991-06-13 American Teleph & Telegr Co <Att> ポリシリコン・ウィンドーパッドを有する電界効果トランジスタ
JPH05198795A (ja) * 1991-08-21 1993-08-06 Ricoh Co Ltd ＭＩＳ型半導体素子用ＰｏｌｙＳｉゲート電極
JPH07161988A (ja) * 1993-12-08 1995-06-23 Hitachi Ltd 半導体装置の製造方法
JPH07321308A (ja) * 1994-05-20 1995-12-08 Sanyo Electric Co Ltd ゲート電極の作製方法
JPH08274185A (ja) * 1995-03-30 1996-10-18 Sony Corp Ｍｏｓトランジスタの製造方法
JPH09306862A (ja) * 1996-05-16 1997-11-28 Hitachi Ltd 半導体装置の製造方法
JPH1154743A (ja) * 1997-07-29 1999-02-26 Toshiba Corp 半導体装置及びその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100848098B1 (ko) * 2002-06-24 2008-07-24 삼성전자주식회사 박막 트랜지스터 기판 및 그 제조 방법
JP2005294457A (ja) * 2004-03-31 2005-10-20 Tokyo Electron Ltd 成膜方法及び成膜装置
JP4655495B2 (ja) * 2004-03-31 2011-03-23 東京エレクトロン株式会社 成膜方法

Also Published As

Publication number Publication date
US6545328B1 (en) 2003-04-08

Similar Documents

Publication Publication Date Title
JP3594140B2 (ja) 半導体装置の製造方法
JP2002170954A (ja) 半導体素子のゲート電極形成方法
JP2877104B2 (ja) 半導体装置の製造方法
JP2003347425A (ja) 選択的成長を利用したｃｍｏｓゲート及びその製造方法
US6833329B1 (en) Methods of forming oxide regions over semiconductor substrates
WO2006068027A1 (ja) 半導体装置およびその製造方法
JP3657915B2 (ja) 半導体装置および半導体装置の製造方法
JP2003197783A (ja) フラッシュメモリセルの製造方法
JP2009182264A (ja) 半導体装置およびその製造方法
JP4245692B2 (ja) デュアルゲートｃｍｏｓ型半導体装置およびその製造方法
JP2001189451A (ja) 半導体装置の製造方法
JP3518122B2 (ja) 半導体装置の製造方法
JP5034332B2 (ja) 半導体装置の製造方法
JP2004165470A (ja) 半導体装置及びその製造方法
US7018887B1 (en) Dual metal CMOS transistors with silicon-metal-silicon stacked gate electrode
JPH0917998A (ja) Ｍｏｓトランジスタの製造方法
US20020068407A1 (en) MOS transistor fabrication method
JP3259535B2 (ja) Ｎｍｏｓトランジスタとｐｍｏｓトランジスタとを有する半導体装置の製造方法
JP2000357666A (ja) 半導体装置及びその製造方法
JPH08241984A (ja) 半導体装置の製造方法
JPH0982812A (ja) 半導体装置の製造方法
KR20020007866A (ko) 반도체 소자의 제조방법
JPH09246206A (ja) ゲート電極の形成方法
JP2005142539A (ja) 半導体装置及び半導体装置の製造方法
JPH07161988A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20051201

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20071205

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090814

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090818

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091016

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20091016

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20091016

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101005

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101201

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120104

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20120119

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120402