KR20110037220A - 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 유기전계발광 표시 장치 - Google Patents

박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 유기전계발광 표시 장치 Download PDF

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Abstract

본 발명은 산화물 반도체를 활성층으로 하는 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 유기전계발광 표시 장치에 관한 것으로, 박막 트랜지스터는 기판 상에 형성된 제 1 게이트 전극, 제 1 게이트 전극을 포함하는 상부에 형성된 게이트 절연막, 제 1 게이트 전극을 포함하는 게이트 절연막 상에 산화물 반도체로 형성된 활성층, 활성층 상에 형성된 보호층, 보호층 상에 활성층과 연결되도록 형성된 소스 전극 및 드레인 전극, 그리고 소스 전극 및 드레인 전극 사이의 보호층 상에 형성된 제 2 게이트 전극을 포함한다.
산화물 반도체, 활성층, 이중 게이트, 마스크, 전류 특성

Description

박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 유기전계발광 표시 장치 {Thin film transistor, method of manufacturing the thin film transistor and organic light emitting display device having the thin film transistor}
본 발명은 산화물 반도체를 활성층으로 하는 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 유기전계발광 표시 장치에 관한 것으로, 보다 상세하게는 이중 게이트 구조의 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 유기전계발광 표시 장치에 관한 것이다.
일반적으로 박막 트랜지스터(Thin Film Transistor)는 채널 영역, 소스 영역 및 드레인 영역을 제공하는 활성층과, 채널 영역과 중첩되며 게이트 절연막에 의해 활성층과 절연되며 게이트 전극으로 이루어진다.
이와 같이 이루어진 박막 트랜지스터의 활성층은 대개 비정질 실리콘(amorphous silicon)이나 폴리 실리콘(poly-silicon)과 같은 반도체 물질로 형성된다. 그런데 활성층이 비정실 실리콘으로 형성되면 이동도(mobility)가 낮아 고속으로 동작되는 구동 회로의 구현이 어려우며, 폴리 실리콘으로 형성되면 이동도는 높지만 문턱전압이 불균일하여 별도의 보상 회로가 부가되어야 하는 문제점이 있다.
또한, 저온 폴리 실리콘(low temperature poly-silicon; LTPS)을 이용한 종래의 박막 트랜지스터 제조 방법은 레이저 열처리 등과 같은 고가의 공정이 포함되고 특성 제어가 어렵기 때문에 대면적의 기판에 적용이 어려운 문제점이 있다.
이러한 문제점을 해결하기 위해 최근에는 산화물 반도체를 활성층으로 이용하는 연구가 진행되고 있다.
일본공개특허 2004-273614호에는 산화아연(Zinc Oxide; ZnO) 또는 산화아연(ZnO)을 주성분으로 하는 산화물 반도체를 활성층으로 하는 박막 트랜지스터가 개시되어 있다.
산화아연(ZnO)을 주성분으로 하는 산화물 반도체는 비정질 형태이면서 안정적인 재료로서 평가되고 있으며, 이러한 산화물 반도체를 활성층으로 이용하면 별도의 공정 장비를 추가적으로 구입하지 않고도 기존의 공정 장비를 이용하여 저온에서 박막 트랜지스터를 제조할 수 있으며, 이온 주입 공정이 생략되는 등 여러 가지 장점이 있다.
그러나 산화물 반도체를 활성층으로 하는 박막 트랜지스터는 구조 및 공정 조건에 따라 전기적 특성이 쉽게 변화되기 때문에 신뢰성이 낮은 문제점이 있다. 특히, 정전압 또는 정전류 구동시 전류 특성이 저하되어 문턱전압이 변화됨으로써 전기적 특성이 저하된다.
본 발명의 목적은 전기적 특성이 향상된 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 유기전계발광 표시 장치를 제공하는 데 있다.
본 발명의 다른 목적은 제조 공정에 사용되는 마스크 수를 감소시킬 수 있는 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 유기전계발광 표시 장치를 제공하는 데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 측면에 따른 박막 트랜지스터는 기판; 상기 기판 상에 형성된 제 1 게이트 전극; 상기 제 1 게이트 전극을 포함하는 상부에 형성된 게이트 절연막; 상기 제 1 게이트 전극을 포함하는 상기 게이트 절연막 상에 산화물 반도체로 형성된 활성층; 상기 활성층 상에 형성된 보호층; 상기 보호층 상에 상기 활성층과 연결되도록 형성된 소스 전극 및 드레인 전극; 및 상기 소스 전극 및 드레인 전극 사이의 상기 보호층 상에 형성된 제 2 게이트 전극을 포함한다.
상기한 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 박막 트랜지스터의 제조 방법은 기판 상에 제 1 게이트 전극을 형성하는 단계; 상기 제 1 게이트 전극을 포함하는 상부에 게이트 절연막을 형성하는 단계; 상기 제 1 게이트 전극을 포함하는 상기 게이트 절연막 상에 산화물 반도체로 활성층을 형성하는 단계; 상기 활성층 상에 보호층을 형성하는 단계; 및 상기 보호층 상에 상기 활성층과 연결되 는 소스 전극 및 드레인 전극과, 상기 소스 전극 및 드레인 전극 사이에 배치되는 제 2 게이트 전극을 형성하는 단계를 포함한다.
또한, 상기한 목적을 달성하기 위한 본 발명의 또 다른 일 측면에 따른 박막 트랜지스터를 구비하는 유기전계발광 표시 장치는 제 1 전극, 유기 발광층 및 제 2 전극으로 이루어진 유기전계발광 소자와, 상기 유기전계발광 소자의 동작을 제어하기 위한 박막 트랜지스터가 형성된 제 1 기판; 및 상기 제 1 기판과 대향하도록 배치된 제 2 기판을 포함하며, 상기 박막 트랜지스터는 상기 제 1 기판 상에 형성된 제 1 게이트 전극; 상기 제 1 게이트 전극을 포함하는 상부에 형성된 게이트 절연막; 상기 제 1 게이트 전극을 포함하는 상기 게이트 절연막 상에 산화물 반도체로 형성된 활성층; 상기 활성층 상에 형성된 보호층; 상기 보호층 상에 상기 활성층과 연결되도록 형성된 소스 전극 및 드레인 전극; 및 상기 소스 전극 및 드레인 전극 사이의 상기 보호층 상에 형성된 제 2 게이트 전극을 포함한다.
본 발명의 박막 트랜지스터는 이중 게이트 구조를 가진다. 활성층의 양측에 배치되는 두 개의 게이트 전극에 인가되는 바이어스 전압에 의해 활성층의 양면에 채널이 형성되기 때문에 종래의 박막 트랜지스터에 비해 전류(on current) 특성이 향상되고, 바이어스 전압의 크기를 조절하면 문턱전압(VTH)을 원하는 레벨로 용이하게 조절할 수 있다. 따라서 향상된 전기적 특성을 가진다.
또한, 본 발명의 박막 트랜지스터는 하나의 게이트 전극이 소스 전극 및 드 레인 전극과 동일 평면에 동일 물질로 형성되기 때문에 별도의 마스크를 추가하지 않고도 이중 게이트 구조를 용이하게 구현할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 실시예는 이 기술 분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서, 여러 가지 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다.
도 1은 본 발명에 따른 박막 트랜지스터를 설명하기 위한 단면도이다.
도 1을 참조하면, 기판(10) 상에 버퍼층(11)이 형성되고, 버퍼층(11) 상에 제 1 게이트 전극(12)이 형성된다. 제 1 게이트 전극(12)을 포함하는 상부에는 게이트 절연막(13)이 형성되고, 제 1 게이트 전극(12)을 포함하는 게이트 절연막(13) 상에는 산화물 반도체로 활성층(14)이 형성된다. 활성층(14)은 채널 영역, 소스 영역 및 드레인 영역을 포함하며, 채널 영역이 제 1 게이트 전극(12)과 중첩되도록 배치된다. 산화물 반도체로는 산화아연(ZnO)이 사용될 수 있으며, 산화아연(ZnO)에는 갈륨(Ga), 인듐(In), 스태늄(Sn), 지르코늄(Zr), 하프늄(Hf) 및 바나듐(V) 중 적어도 하나의 이온이 도핑될 수 있다.
또한, 활성층(14)을 포함하는 상부에는 보호층(15)이 형성되고, 보호층(15) 상에는 소스 및 드레인 영역의 활성층(14)과 연결되는 소스 전극 및 드레인 전극(16a 및 16b)과, 소스 전극 및 드레인 전극(16a 및 16b) 사이에 배치되는 제 2 게이트 전극(16c)이 형성된다. 소스 및 드레인 전극(16a 및 16b)은 보호층(15)에 형성된 콘택홀을 통해 소스 및 드레인 영역의 활성층(14)에 연결되고, 제 2 게이트 전극(16c)과 소정 거리 이격된다. 제 2 게이트 전극(16c)은 제 1 게이트 전극(12)과 일부 또는 전부 중첩될 수 있다.
상기와 같이 구성된 박막 트랜지스터의 제 1 게이트 전극(12) 및 제 2 게이트 전극(16c)에는 서로 동일하거나 서로 다른 바이어스 전압(VG)이 인가될 수 있다. 하나의 게이트 전극만을 구비하는 종래의 박막 트랜지스터는 게이트 전극에 바이어스 전압이 인가되면 게이트 전극과 인접하는 활성층의 일면에만 채널이 형성되지만, 본 발명의 박막 트랜지스터는 제 1 게이트 전극(12) 및 제 2 게이트 전극(16c)과 인접하는 활성층(14)의 양면에 채널이 형성되기 때문에 전류(on current) 특성이 종래 박막 트랜지스터에 비해 향상된다.
도 2는 게이트 전압(VG)에 따른 드레인 전류(ID)의 변화(transfer curve)를 도시한 그래프이다. 종래의 박막 트랜지스터(점선 A)에 비해 본 발명의 박막 트랜지스터(실선 B)가 향상된 문턱전압(VTH) 특성을 가지는 것으로 측정되었다.
또한, 제 1 게이트 전극(12) 및 제 2 게이트 전극(16c)에 인가되는 바이어스 전압(VG)의 크기를 각각 조절하면 문턱전압(VTH)을 원하는 레벨로 용이하게 조절할 수 있다.
그러면 박막 트랜지스터의 제조 과정을 통해 본 발명을 보다 상세히 설명하기로 한다.
도 3a 내지 도 3d는 본 발명에 따른 박막 트랜지스터의 제조 방법을 설명하 기 위한 단면도이다.
도 3a를 참조하면, 기판(10) 상에 버퍼층(11)을 형성한 후 버퍼층(11) 상에 제 1 게이트 전극(12)을 형성한다. 기판(10)으로는 실리콘(Si) 등의 반도체 기판, 유리나 플라스틱 등의 절연 기판 또는 금속 기판을 사용한다. 제 1 게이트 전극(12)은 Al, Cr, MoW 등의 금속으로 형성할 수 있다.
도 3b를 참조하면, 제 1 게이트 전극(12)을 포함하는 상부에 게이트 절연막(13)을 형성한다. 그리고 제 1 게이트 전극(12)을 포함하는 게이트 절연막(13) 상에 산화물 반도체층을 형성한 후 패터닝하여 채널 영역, 소스 영역 및 드레인 영역을 포함하는 활성층(14)을 형성한다. 이 때 채널 영역이 제 1 게이트 전극(12)과 중첩되도록 활성층(14)을 패터닝한다.
게이트 절연막(13)은 실리콘 산화물(SiO), 실리콘 질화물(SiN) 등의 절연물로 형성한다. 산화물 반도체층은 산화아연(ZnO)으로 형성하거나, 갈륨(Ga), 인듐(In), 스태늄(Sn), 지르코늄(Zr), 하프늄(Hf) 및 바나듐(V) 중 적어도 하나의 이온이 도핑된 산화아연(ZnO) 예를 들어, ZnO, ZnGaO, ZnInO, ZnSnO, GaInZnO 등으로 형성한다.
도 3c를 참조하면, 활성층(14)을 포함하는 상부에 보호층(15)을 형성하고 패터닝하여 활성층(14)의 소스 및 드레인 영역이 노출되도록 콘택홀(15a)을 형성한다.
도 3d를 참조하면, 콘택홀(15a)이 매립되도록 보호층(15) 상에 Mo, MoW, Al, AlNd, AlLiLa 등으로 도전층을 형성하고 패터닝하여 콘택홀(15a)을 통해 소스 및 드레인 영역의 활성층(14)과 연결되는 소스 전극 및 드레인 전극(16a 및 16b)과, 소스 전극 및 드레인 전극(16a 및 16b) 사이에 배치되는 제 2 게이트 전극(16c)을 형성한다. 이 때 소스 전극 및 드레인 전극(16a 및 16b)은 제 2 게이트 전극(16c)과 소정 거리 이격되어 전기적으로 분리되도록 하고, 제 2 게이트 전극(16c)은 제 1 게이트 전극(12)과 일부 또는 전부 중첩되도록 한다.
상기 도전층을 패터닝하는 과정에서 보호층(15)을 식각 정지층(etch stop layer)으로 이용하면 식각 공정이 용이하고 활성층(14)의 손상이나 오염을 효과적으로 방지할 수 있다.
상기와 같이 구성된 본 발명의 박막 트랜지스터는 유기전계발광 표시 장치에 적용될 수 있다.
도 4a 및 도 4b는 본 발명에 따른 박막 트랜지스터를 구비하는 유기전계발광 표시 장치의 일 실시예를 설명하기 위한 평면도 및 단면도로서, 화상을 표시하는 표시 패널(200)을 중심으로 개략적으로 설명한다.
도 4a를 참조하면, 기판(210)은 화소 영역(220)과, 화소 영역(220) 주변의 비화소 영역(230)으로 정의된다. 화소 영역(220)의 기판(210)에는 주사 라인(224) 및 데이터 라인(226) 사이에 매트릭스 방식으로 연결된 다수의 유기전계발광 소자(300)가 형성되고, 비화소 영역(230)의 기판(210)에는 화소 영역(220)의 주사 라인(224) 및 데이터 라인(226)으로부터 연장된 주사 라인(224) 및 데이터 라인(226), 유기전계발광 소자(300)의 동작을 위한 전원공급 라인(도시안됨) 그리고 패드(228)를 통해 외부로부터 제공된 신호를 처리하여 주사 라인(224) 및 데이터 라인(226)으로 공급하는 주사 구동부(234) 및 데이터 구동부(236)가 형성된다.
도 5를 참조하면, 유기전계발광 소자(300)는 애노드 전극(317) 및 캐소드 전극(320)과, 애노드 전극(317) 및 캐소드 전극(320) 사이에 형성된 유기 발광층(319)을 포함한다. 유기 발광층(319)은 정공 주입층, 정공 수송층, 전자 수송층 및 전자 주입층을 더 포함할 수 있다. 또한, 유기전계발광 소자(300)의 동작을 제어하기 위한 박막 트랜지스터 및 신호를 유지시키기 위한 캐패시터를 더 포함할 수 있다.
박막 트랜지스터는 도 1과 같은 구조를 가지며, 도 3a 내지 도 3d를 참조하여 설명한 본 발명의 제조 방법에 따라 제조될 수 있다.
상기와 같이 구성된 박막 트랜지스터를 포함하는 유기전계발광 소자(300)를 도 4a 및 도 5를 통해 보다 상세히 설명하면 다음과 같다.
기판(210) 상에 버퍼층(11)이 형성되고, 화소 영역(220)의 버퍼층(11) 상에 제 1 게이트 전극(12)이 형성된다. 이 때 화소 영역(220)에는 제 1 게이트 전극(12)과 연결되는 주사 라인(224)이 형성되고, 비화소 영역(230)에는 화소 영역(220)의 주사 라인(224)으로부터 연장되는 주사 라인(224) 및 외부로부터 신호를 제공받기 위한 패드(228)가 형성될 수 있다.
제 1 게이트 전극(12)을 포함하는 상부에는 게이트 절연막(13)에 의해 제 1 게이트 전극(12)과 절연되며, 채널 영역, 소스 영역 및 드레인 영역을 포함하는 활성층(14)이 형성된다.
활성층(14)을 포함하는 상부에는 보호층(15)이 형성되며, 보호층(15)에는 활 성층(14)의 소스 및 드레인 영역이 노출되도록 콘택홀이 형성된다. 보호층(15) 상에는 콘택홀을 통해 소스 및 드레인 영역의 활성층(14)과 접촉되는 소스 전극 및 드레인 전극(16a 및 16b)과, 소스 전극 및 드레인 전극(16a 및 16b) 사이에 배치되는 제 2 게이트 전극(16c)이 형성된다. 이 때 화소 영역(220)에는 소스 전극 및 드레인 전극(16a 및 16b)과 연결되는 데이터 라인(226)이 형성되고, 비화소 영역(230)에는 화소 영역(220)의 데이터 라인(226)으로부터 연장되는 데이터 라인(226) 및 외부로부터 신호를 제공받기 위한 패드(228)가 형성된다.
소스 전극 및 드레인 전극(16a 및 16b)과 제 2 게이트 전극(16c)을 포함하는 상부에는 평탄화층(17)이 형성되고, 평탄화층(17)에는 소스 전극 또는 드레인 전극(16a 또는 16b)이 노출되도록 비아홀이 형성된다. 그리고 비아홀을 통해 소스 전극 또는 드레인 전극(16a 또는 16b)과 연결되는 애노드 전극(317)이 형성된다.
애노드 전극(317)을 포함하는 평탄화층(17) 상에는 애노드 전극(317)의 일부 영역(발광 영역)이 노출되도록 화소 정의막(318)이 형성되고, 노출된 애노드 전극(317) 상에는 유기 발광층(319)이 형성된다. 그리고 유기 발광층(319)을 포함하는 화소 정의막(318) 상에는 캐소드 전극(320)이 형성된다.
도 4b를 참조하면, 상기와 같이 유기전계발광 소자(300)가 형성된 기판(210) 상부에는 화소 영역(220)을 밀봉시키기 위한 봉지 기판(400)이 배치되며, 밀봉재(410)에 의해 봉지 기판(400)이 기판(210)에 합착되어 표시 패널(200)이 완성된다.
이상에서와 같이 상세한 설명과 도면을 통해 본 발명의 최적 실시예를 개시 하였다. 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 본 발명의 박막 트랜지스터를 설명하기 위한 단면도.
도 2는 게이트 전압(VG)에 따른 드레인 전류(ID)의 변화(transfer curve)를 도시한 그래프.
도 3a 내지 도 3d는 본 발명에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도.
도 4a 및 도 4b는 본 발명에 따른 박막 트랜지스터를 구비하는 유기전계발광 표시 장치의 일 실시예를 설명하기 위한 평면도 및 단면도.
도 5는 도 4a의 유기전계발광 소자를 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10, 210: 기판 11: 버퍼층
12: 제 1 게이트 전극 13: 게이트 절연막
14: 활성층 15: 보호층
15a: 콘택홀 16a: 소스 전극
16b: 드레인 전극 17: 평탄화막
200: 표시 패널 220: 화소 영역
224: 주사 라인 226: 데이터 라인
228: 패드 230: 비화소 영역
234: 주사 구동부 236: 데이터 구동부
300: 유기전계발광 소자 317: 애노드 전극
318: 화소 정의막 319: 유기 발광층
320: 캐소드 전극 400: 봉지 기판
410: 밀봉재

Claims (24)

  1. 기판;
    상기 기판 상에 형성된 제 1 게이트 전극;
    상기 제 1 게이트 전극을 포함하는 상부에 형성된 게이트 절연막;
    상기 제 1 게이트 전극을 포함하는 상기 게이트 절연막 상에 산화물 반도체로 형성된 활성층;
    상기 활성층 상에 형성된 보호층;
    상기 보호층 상에 상기 활성층과 연결되도록 형성된 소스 전극 및 드레인 전극; 및
    상기 소스 전극 및 드레인 전극 사이의 상기 보호층 상에 형성된 제 2 게이트 전극을 포함하는 박막 트랜지스터.
  2. 제 1 항에 있어서, 상기 보호층이 상기 활성층을 포함하는 상부에 형성되고, 상기 소스 전극 및 드레인 전극이 상기 보호층에 형성된 콘택홀을 통해 상기 활성층에 연결된 박막 트랜지스터.
  3. 제 1 항에 있어서, 상기 제 2 게이트 전극이 상기 제 1 게이트 전극과 중첩되도록 형성된 박막 트랜지스터.
  4. 제 1 항에 있어서, 상기 제 2 게이트 전극이 상기 소스 전극 및 드레인 전극과 이격된 박막 트랜지스터.
  5. 제 1 항에 있어서, 상기 소스 전극, 드레인 전극 및 제 2 게이트 전극이 동일한 물질로 형성된 박막 트랜지스터.
  6. 제 1 항에 있어서, 상기 산화물 반도체가 산화아연(ZnO)을 포함하는 박막 트랜지스터.
  7. 제 6 항에 있어서, 상기 산화물 반도체에 갈륨(Ga), 인듐(In), 스태늄(Sn), 지르코늄(Zr), 하프늄(Hf) 및 바나듐(V) 중 적어도 하나의 이온이 도핑된 박막 트랜지스터.
  8. 제 1 항에 있어서, 상기 기판과 상기 제 1 게이트 전극 사이에 형성된 버퍼층을 더 포함하는 박막 트랜지스터.
  9. 기판 상에 제 1 게이트 전극을 형성하는 단계;
    상기 제 1 게이트 전극을 포함하는 상부에 게이트 절연막을 형성하는 단계;
    상기 제 1 게이트 전극을 포함하는 상기 게이트 절연막 상에 산화물 반도체로 활성층을 형성하는 단계;
    상기 활성층 상에 보호층을 형성하는 단계; 및
    상기 보호층 상에 상기 활성층과 연결되는 소스 전극 및 드레인 전극과, 상기 소스 전극 및 드레인 전극 사이에 배치되는 제 2 게이트 전극을 형성하는 단계를 포함하는 박막 트랜지스터의 제조 방법.
  10. 제 9 항에 있어서, 상기 보호층을 형성하는 단계는 상기 활성층을 포함하는 상부에 상기 보호층을 형성하는 단계; 및
    상기 보호층에 콘택홀을 형성하는 단계를 포함하는 박막 트랜지스터의 제조 방법.
  11. 제 9 항에 있어서, 상기 소스 전극, 드레인 전극 및 제 2 게이트 전극을 형성하는 단계는 상기 콘택홀이 매립되도록 상기 보호층 상에 도전층을 형성하는 단계; 및
    상기 도전층을 패터닝하여 상기 콘택홀을 통해 상기 활성층과 연결되는 상기 소스 전극 및 드레인 전극과, 상기 소스 전극 및 드레인 전극 사이에 배치되는 제 2 게이트 전극을 형성하는 단계를 포함하는 박막 트랜지스터의 제조 방법.
  12. 제 11 항에 있어서, 상기 도전층을 패터닝할 때 상기 보호층을 식각 정지층으로 이용하는 박막 트랜지스터의 제조 방법.
  13. 제 9 항에 있어서, 상기 제 2 게이트 전극을 상기 제 1 게이트 전극과 중첩되도록 형성하는 박막 트랜지스터의 제조 방법.
  14. 제 9 항에 있어서, 상기 제 2 게이트 전극을 상기 소스 전극 및 드레인 전극과 이격되도록 형성하는 박막 트랜지스터의 제조 방법.
  15. 제 9 항에 있어서, 상기 산화물 반도체가 산화아연(ZnO)을 포함하는 박막 트랜지스터의 제조 방법.
  16. 제 15 항에 있어서, 상기 산화물 반도체에 갈륨(Ga), 인듐(In), 스태늄(Sn), 지르코늄(Zr), 하프늄(Hf) 및 바나듐(V) 중 적어도 하나의 이온이 도핑된 박막 트랜지스터의 제조 방법.
  17. 제 9 항에 있어서, 상기 기판 상에 버퍼층을 형성하는 단계를 더 포함하는 박막 트랜지스터의 제조 방법.
  18. 제 1 전극, 유기 발광층 및 제 2 전극으로 이루어진 유기전계발광 소자와, 상기 유기전계발광 소자의 동작을 제어하기 위한 박막 트랜지스터가 형성된 제 1 기판; 및
    상기 제 1 기판과 대향하도록 배치된 제 2 기판을 포함하며,
    상기 박막 트랜지스터는 상기 제 1 기판 상에 형성된 제 1 게이트 전극;
    상기 제 1 게이트 전극을 포함하는 상부에 형성된 게이트 절연막;
    상기 제 1 게이트 전극을 포함하는 상기 게이트 절연막 상에 산화물 반도체로 형성된 활성층;
    상기 활성층 상에 형성된 보호층;
    상기 보호층 상에 상기 활성층과 연결되도록 형성된 소스 전극 및 드레인 전극; 및
    상기 소스 전극 및 드레인 전극 사이의 상기 보호층 상에 형성된 제 2 게이트 전극을 포함하는 유기전계발광 표시 장치.
  19. 제 18 항에 있어서, 상기 보호층이 상기 활성층을 포함하는 상부에 형성되고, 상기 소스 전극 및 드레인 전극이 상기 보호층에 형성된 콘택홀을 통해 상기 활성층과 연결된 유기전계발광 표시 장치.
  20. 제 18 항에 있어서, 상기 제 2 게이트 전극이 상기 제 1 게이트 전극과 중첩되도록 형성된 유기전계발광 표시 장치.
  21. 제 18 항에 있어서, 상기 제 2 게이트 전극이 상기 소스 전극 및 드레인 전극과 이격된 유기전계발광 표시 장치.
  22. 제 18 항에 있어서, 상기 소스 전극, 드레인 전극 및 제 2 게이트 전극이 동일한 물질로 형성된 박막 트랜지스터.
  23. 제 18 항에 있어서, 상기 산화물 반도체가 산화아연(ZnO)을 포함하는 유기전계발광 표시 장치.
  24. 제 23 항에 있어서, 상기 산화물 반도체에 갈륨(Ga), 인듐(In), 스태늄(Sn), 지르코늄(Zr), 하프늄(Hf) 및 바나듐(V) 중 적어도 하나의 이온이 도핑된 유기전계발광 표시 장치.
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