KR100962989B1 - 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치 - Google Patents
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Abstract
본 발명은 산화물 반도체를 활성층으로 하는 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 평판 표시 장치에 관한 것으로, 기판 상에 형성되며 채널 영역, 소스 영역 및 드레인 영역과, 소스 영역 및 드레인 영역 표면부의 저항성 접촉영역을 포함하는 P형 산화물 반도체층, 채널 영역의 P형 산화물 반도체층과 중첩되며 게이트 절연막에 의해 P형 산화물 반도체층과 절연되는 게이트 전극 및 저항성 접촉영역을 통해 소스 영역 및 드레인 영역과 접촉되는 소스 및 드레인 전극을 포함하며, 저항성 접촉영역에 소스 및 드레인 전극보다 높고 P형 산화물 반도체보다 낮은 일함수를 갖는 금속 이온이 주입된다.
산화물 반도체, 산화아연, 일함수, 금속 이온, 저항성 접촉
Description
본 발명은 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 평판 표시 장치에 관한 것으로, 보다 상세하게는 P형 산화물 반도체를 활성층으로 하는 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 평판 표시 장치에 관한 것이다.
일반적으로 박막 트랜지스터(Thin Film Transistor)는 채널 영역과 소스 및 드레인 영역을 제공하는 활성층과, 채널 영역 상부에 형성되며 게이트 절연막에 의해 활성층과 전기적으로 절연되는 게이트 전극으로 이루어진다.
이와 같이 이루어진 박막 트랜지스터의 활성층은 대개 비정질 실리콘(Amorphous Silicon)이나 폴리 실리콘(Poly-Silicon)과 같은 반도체로 형성되는데, 활성층이 비정실 실리콘으로 형성되면 이동도(mobility)가 낮아 고속으로 동작되는 구동 회로의 구현이 어려우며, 폴리실리콘으로 형성되면 이동도는 높지만 문턱전압이 불균일하여 별도의 보상 회로가 부가되어야 하는 문제점이 있다.
또한, 폴리 실리콘을 이용한 종래의 트랜지스터 제조 방법은 레이저 열처리 등과 같은 고가의 공정이 포함되고 특성 제어가 어렵기 때문에 대면적 기판에 적용이 어려운 문제점이 있다.
이러한 문제점을 해결하기 위해 최근에는 산화물 반도체를 활성층으로 이용하는 연구가 진행되고 있다.
일본공개특허 2004-273614호에는 산화아연(Zinc Oxide; ZnO) 또는 산화아연(ZnO)을 주성분으로 하는 산화물 반도체를 활성층으로 이용한 박막 트랜지스터가 개시되어 있다.
그러나 산화물 반도체를 활성층으로 이용하는 종래의 박막 트랜지스터는 소스 및 드레인 영역이 금속 전극과 저항성 접촉(ohmic contact)을 형성하기 어려운 문제점이 있다.
본 발명의 목적은 P형 산화물 반도체층과 금속 전극의 저항성 접촉 특성이 향상된 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 평판 표시 장치를 제공하는 데 있다.
본 발명의 다른 목적은 비교적 간단한 방법으로 P형 산화물 반도체층과 금속 전극의 저항성 접촉을 형성하여 공정성을 확보할 수 있는 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 평판 표시 장치를 제공하는 데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 측면에 따른 박막 트랜지스터는 기판; 상기 기판 상에 형성되며, 채널 영역, 소스 영역 및 드레인 영역과, 상기 소스 영역 및 상기 드레인 영역 표면부의 저항성 접촉영역을 포함하는 P형 산화물 반도체층; 상기 채널 영역의 상기 P형 산화물 반도체층과 중첩되며, 게이트 절연막에 의해 상기 P형 산화물 반도체층과 절연되는 게이트 전극; 및 상기 저항성 접촉영역을 통해 상기 소스 영역 및 상기 드레인 영역과 접촉되는 소스 및 드레인 전극을 포함하며, 상기 저항성 접촉영역에 상기 소스 및 드레인 전극보다 높고 상기 P형 산화물 반도체보다 낮은 일함수를 갖는 금속 이온이 주입된다.
상기한 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 박막 트랜지스터의 제조 방법은 기판 상에 게이트 전극을 형성하는 단계; 상기 게이트 전극을 포함하는 전체 면에 게이트 절연막을 형성하는 단계; 상기 게이트 전극을 포함하는 상기 게이트 절연막 상에 채널 영역, 소스 영역 및 드레인 영역을 제공하는 P형 산화물 반도체층을 형성하는 단계; 상기 채널 영역의 상기 P형 산화물 반도체층 상에 마스크를 형성하는 단계; 상기 소스 영역 및 상기 드레인 영역의 표면부에 금속 이온을 주입하여 저항성 접촉영역을 형성하는 단계; 및 상기 마스크를 제거하고, 상기 저항성 접촉영역을 통해 상기 소스 영역 및 상기 드레인 영역과 접촉되도록 소스 전극 및 드레인 전극을 형성하는 단계를 포함하며, 상기 금속 이온이 상기 소스 전극 및 상기 드레인 전극보다 높고 상기 P형 산화물 반도체보다 낮은 일함수를 갖는다.
상기한 목적을 달성하기 위한 본 발명의 또 다른 일 측면에 따른 박막 트랜지스터를 구비하는 평판 표시 장치는 다수의 제 1 도전선과 제 2 도전선에 의해 다수의 화소가 정의되고, 각 화소로 공급되는 신호를 제어하는 박막 트랜지스터 및 박막 트랜지스터와 연결된 제 1 전극이 형성된 제 1 기판; 제 2 전극이 형성된 제 2 기판; 및 상기 제 1 전극과 제 2 전극 사이의 밀봉된 공간에 주입된 액정층을 포함하며, 상기 박막 트랜지스터는 상기 제 1 기판 상에 형성되며, 채널 영역, 소스 영역 및 드레인 영역과, 상기 소스 영역 및 상기 드레인 영역 표면부의 저항성 접촉영역을 포함하는 P형 산화물 반도체층; 상기 채널 영역의 상기 P형 산화물 반도체층과 중첩되며, 게이트 절연막에 의해 상기 P형 산화물 반도체층과 절연되는 게이트 전극; 및 상기 저항성 접촉영역을 통해 상기 소스 영역 및 상기 드레인 영역과 접촉되는 소스 및 드레인 전극을 포함하며, 상기 저항성 접촉영역에 상기 소스 및 드레인 전극보다 높고 상기 P형 산화물 반도체보다 낮은 일함수를 갖는 금속 이 온이 주입된다.
상기한 목적을 달성하기 위한 본 발명의 또 다른 일 측면에 따른 박막 트랜지스터를 구비하는 평판 표시 장치는 제 1 전극, 유기 박막층 및 제 2 전극으로 이루어진 유기전계발광 소자와, 상기 유기전계발광 소자의 동작을 제어하기 위한 박막 트랜지스터가 형성된 제 1 기판; 및 상기 제 1 기판에 대향되도록 배치된 제 2 기판을 포함하며, 상기 박막 트랜지스터는 상기 제 1 기판 상에 형성되며, 채널 영역, 소스 영역 및 드레인 영역과, 상기 소스 영역 및 상기 드레인 영역 표면부의 저항성 접촉영역을 포함하는 P형 산화물 반도체층; 상기 채널 영역의 상기 P형 산화물 반도체층과 중첩되며, 게이트 절연막에 의해 상기 P형 산화물 반도체층과 절연되는 게이트 전극; 및 상기 저항성 접촉영역을 통해 상기 소스 영역 및 상기 드레인 영역과 접촉되는 소스 및 드레인 전극을 포함하며, 상기 저항성 접촉영역에 상기 소스 및 드레인 전극보다 높고 상기 P형 산화물 반도체보다 낮은 일함수를 갖는 금속 이온이 주입된다.
본 발명은 P형 산화물 반도체층의 표면부에 소스 및 드레인 전극보다 높고 P형 산화물 반도체보다 낮은 일함수를 갖는 금속 이온을 주입하여 저항성 접촉층을 형성한다. 저항성 접촉층에 의해 전위 장벽의 높이가 감소됨으로써 P형 산화물 반도체층과 소스 및 드레인 전극의 접촉 저항이 낮아지고, 이에 의해 전류-전압 특성이 향상됨으로써 P형 산화물 반도체층과 소스 및 드레인 전극의 저항성 접촉 특성이 향상되어 소자의 전기적 특성이 향상될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 실시예는 이 기술 분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서, 여러 가지 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다.
도 1은 본 발명의 제 1 실시예에 따른 박막 트랜지스터를 설명하기 위한 단면도로서, 하부(Bottom) 게이트 구조의 일 예를 도시한다.
절연물로 이루어진 기판(10) 상에 게이트 전극(11)이 형성되고, 게이트 전극(11)을 포함하는 상부에는 게이트 절연막(12)에 의해 전기적으로 절연되며, 채널 영역(13a), 소스 영역(13b) 및 드레인 영역(13c)을 제공하는 산화물 반도체층(13)이 형성된다. 소스 영역(13b) 및 드레인 영역(13c)의 산화물 반도체층(13) 표면부에는 저항성 접촉영역(14)이 형성된다. 산화물 반도체층(13)은 산화아연(ZnO)이나, 갈륨(Ga), 인듐(In), 스태늄(Sn) 등이 도핑된 산화아연(ZnO)을 주성분으로 하며, 질소(N2) 등이 도핑된 P형의 반도체로 형성되며, 저항성 접촉영역(14)에는 소스 및 드레인 전극보다 높고 P형 산화물 반도체보다 낮은 일함수를 갖는 금속 이온이 주입된다. 소스 및 드레인 영역(13b 및 13c)의 산화물 반도체층(13) 상에는 저항성 접촉영역(14)을 통해 소스 및 드레인 영역(13b 및 13c)과 연결되도록 소스 전극(15a) 및 드레인 전극(15b)이 형성된다.
도 2는 본 발명의 제 2 실시예에 따른 박막 트랜지스터를 설명하기 위한 단 면도로서, 상부(Top) 게이트 구조의 일 예를 도시한다.
절연물로 이루어진 기판(20) 상에 버퍼층(21)이 형성되고, 버퍼층(21) 상에 채널 영역(22a), 소스 영역(22b) 및 드레인 영역(22c)을 제공하는 산화물 반도체층(22)이 형성된다. 소스 영역(22b) 및 드레인 영역(22c)의 산화물 반도체층(22) 표면부에는 저항성 접촉영역(23)이 형성된다. 산화물 반도체층(22)은 산화아연(ZnO)이나, 갈륨(Ga), 인듐(In), 스태늄(Sn) 등이 도핑된 산화아연(ZnO)을 주성분으로 하며, 질소(N2) 등이 도핑된 P형의 반도체로 형성하며, 저항성 접촉영역(23)에는 소스 및 드레인 전극보다 높고 P형 산화물 반도체보다 낮은 일함수를 갖는 금속 이온이 주입된다. 반도체층(22)을 포함하는 전체 상부면에 게이트 절연막(24)이 형성되고, 채널 영역(22a) 상부의 게이트 절연막(24) 상에는 게이트 전극(25)이 형성된다. 전체 상부면에 층간 절연막(26)이 형성되며, 층간 절연막(26)에는 저항성 접촉영역(23)이 노출되도록 콘택홀이 형성된다. 그리고 층간 절연막(26) 상에는 콘택홀을 통해 노출된 저항성 접촉영역(23)을 통해 소스 및 드레인 영역(22b 및 22c)과 연결되도록 소스 전극(27a) 및 드레인 전극(27b)이 형성된다.
상기와 같이 구성된 박막 트랜지스터의 제조 방법을 통해 본 발명을 보다 상세히 설명하면 다음과 같다.
도 3a 내지 도 3c는 본 발명의 제 1 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
도 3a를 참조하면, 기판(10) 상에 게이트 전극(11)을 형성한 후 게이트 전 극(11)을 포함하는 전체 상부면에 게이트 절연막(12)을 형성한다.
도 3b를 참조하면, 게이트 전극(11)을 포함하는 게이트 절연막(12) 상에 채널 영역(13a), 소스 영역(13b) 및 드레인 영역(13c)을 제공하는 산화물 반도체층(13)을 형성한 후 채널 영역(13a)의 산화물 반도체층(13) 상에 소스 영역(13b) 및 드레인 영역(13c)을 노출시키기 위한 마스크(18)를 형성한다. 마스크(18)에 의해 노출된 소스 영역(13b) 및 드레인 영역(13c)의 산화물 반도체층(13) 표면부에 소스 및 드레인 전극보다 높고 P형 산화물 반도체보다 낮은 일함수를 갖는 금속 이온을 주입하여 저항성 접촉영역(14)을 형성하고, 마스크(18)를 제거한다.
산화물 반도체층(13)은 산화아연(ZnO)이나, 갈륨(Ga), 인듐(In), 스태늄(Sn) 등이 도핑된 산화아연(ZnO)을 주성분으로 하며, 질소(N2) 등이 도핑된 P형의 반도체로 형성하고, 금속 이온으로는 6 내지 7eV의 일함수를 갖는 백금(Pt), 셀렌(Se) 등을 사용한다. P형 산화물 반도체층은 논문('Contacts to p-type ZnMgO', Suku Kim et. al., Applied Physics Letters, Vol. 84, No. 2, 2004)을 참고할 수 있다.
도 3c를 참조하면, 전체 상부면에 금속을 증착한 후 패터닝하여 저항성 접촉영역(14)을 통해 소스 및 드레인 영역(13b 및 13c)과 연결되는 소스 전극(15a) 및 드레인 전극(15b)을 형성한다.
도 4a 내지 도 4c는 본 발명의 제 2 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
도 4a를 참조하면, 기판(20) 상에 버퍼층(21)을 형성한다. 버퍼층(21) 상에 채널 영역(22a), 소스 영역(22b) 및 드레인 영역(22c)을 제공하는 산화물 반도체층(22)을 형성한 후 채널 영역(22a)의 산화물 반도체층(22) 상에 소스 영역(22b) 및 드레인 영역(22c)을 노출시키기 위한 마스크(28)를 형성한다. 마스크(28)에 의해 노출된 소스 영역(22b) 및 드레인 영역(22c)의 산화물 반도체층(22) 표면부에 소스 및 드레인 전극보다 높고 P형 산화물 반도체보다 낮은 일함수를 갖는 금속 이온을 주입하여 저항성 접촉영역(23)을 형성하고, 마스크(28)를 제거한다.
산화물 반도체층(22)은 산화아연(ZnO)이나, 갈륨(Ga), 인듐(In), 스태늄(Sn) 등이 도핑된 산화아연(ZnO)을 주성분으로 하며, 질소(N2) 등이 도핑된 P형의 반도체 물질로 형성하고, 금속 이온으로는 6 내지 7eV의 일함수를 갖는 백금(Pt), 셀렌(Se) 등을 사용한다.
도 4b를 참조하면, 전체 상부면에 게이트 절연막(24)을 형성한 후 채널 영역(22a) 상부의 게이트 절연막(24) 상에 게이트 전극(25)을 형성한다. 그리고 게이트 전극(25)을 포함하는 전체 상부면에 층간 절연막(26)을 형성한다.
도 4c를 참조하면, 층간 절연막(26) 및 게이트 절연막(24)을 패터닝하여 소스 및 드레인 영역(22b 및 22c)의 저항성 접촉영역(24)이 노출되도록 콘택홀을 형성한다. 그리고 콘택홀이 매립되도록 층간 절연막(26) 상에 금속을 증착한 후 패터닝하여 저항성 접촉영역(24)을 통해 소스 및 드레인 영역(22b 및 22c)과 연결되는 소스 전극(27a) 및 드레인 전극(27b)을 형성한다.
상기 제 2 실시예에서, 마스크(28)를 이용한 이온 주입 공정(도 4a 참조)대 신 콘택홀이 형성된 층간 절연막(26)을 마스크로 이용한 이온 주입 공정을 통해 노출된 산화물 반도체층(22)의 표면부에 저항성 접촉영역(24)을 형성할 수도 있다.
상기 실시예와 같이 본 발명은 6 내지 7eV 정도의 비교적 높은 일함수를 갖는 P형 산화물 반도체층(13, 22)을 형성한 후 소스 영역(13b, 22b) 및 드레인 영역(13c, 22c)의 산화물 반도체층(13, 22) 표면부에 P형 산화물 반도체층(13, 22)의 일함수보다 낮은 일함수(5 내지 6.5eV 정도)를 갖는 금속 이온을 주입하여 저항성 접촉영역(14, 23)을 형성한다.
박막 트랜지스터의 안정적인 전류 흐름을 위해서는 소스 및 드레인 전극과 소스 및 드레인 영역의 접촉이 낮은 저항의 저항성 접촉으로 이루어지는 것이 중요하다. 그러나 밴드갭(band gap)이 3.3V 정도로 넓은 P형 산화물 반도체(예를 들어, 질소(N)가 도핑된 ZnO)를 활성층으로 이용하는 경우 P형 산화물 반도체의 일함수가 소스 및 드레인 전극으로 사용되는 몰리브덴(Mo), 알루미늄(Al) 등의 금속보다 상대적으로 크기 때문에 저항성 접촉을 이루기 어려운 문제점이 있다.
도 5a 및 도 5b는 금속 전극과 일반적인 P형 반도체의 저항성 접촉 이전 및 이후의 밴드갭 그래프로서, 일반적인 P형 반도체의 경우, 금속 전극과의 접촉시 쇼트키 장벽(Schotty barrier height; SBH)이 발생되지 않거나, 최소한 발생되도록 금속 전극의 일함수(Φm)가 반도체의 일함수(Φs)보다 크거나 동등해야 한다. 특히, 산화아연(ZnO)과 같은 이온 결합성 반도체의 경우 쇼트키 장벽 모델(SBH model)에 적합하기 때문에 금속 전극과 반도체의 일함수 관계가 저항성 접촉의 형성을 좌우하게 된다. 이러한 특징을 고려할 때 P형 산화물 반도체와 저항성 접촉을 형성하기 위해서는 일함수가 높은 금속으로 소스 및 드레인 전극을 형성해야 하는데, 백금(Pt)(~ 6.1eV 정도)의 경우 가격이 비싸고, 셀렌(Sc)(~ 5.1eV 정도)의 경우 녹는점이 너무 낮아 배선으로 사용되기 어렵다. 따라서 현실적으로 일함수가 높은 금속으로 소스 및 드레인 전극을 형성하기 어려운 실정이다.
따라서 본 발명은 상기한 문제점을 해결하기 위해 고안된 것으로, P형 산화물 반도체층의 표면부에 소스 및 드레인 전극보다 높고 P형 산화물 반도체보다 낮은 일함수를 갖는 금속 이온을 주입하여 저항성 접촉영역을 형성한다. 저항성 접촉영역에 의해 전위 장벽의 높이가 감소됨으로써 P형 산화물 반도체층과 소스 및 드레인 전극의 접촉 저항이 낮아지고, 이에 의해 전류-전압 특성이 향상됨으로써 산화물 반도체층과 소스 및 드레인 전극의 저항성 접촉 특성이 향상될 수 있다.
도 6은 본 발명에 따른 박막 트랜지스터를 구비하는 평판 표시 장치의 일 실시예를 설명하기 위한 사시도로서, 화상을 표시하는 표시 패널(100)을 중심으로 개략적으로 설명한다.
표시 패널(100)은 대향하도록 배치된 두 개의 기판(110 및 120)과, 두 개의 기판(110 및 120) 사이에 개재된 액정층(130)으로 이루어지며, 기판(110)에 매트릭스 형태로 배열된 다수의 게이트 선(111)과 데이터 선(112)에 의해 화소 영역(113)이 정의된다. 그리고 게이트 선(111)과 데이터 선(112)이 교차되는 부분의 기판(110)에는 각 화소로 공급되는 신호를 제어하는 박막 트랜지스터(114) 및 박막 트랜지스터(114)와 연결된 화소 전극(115)이 형성된다.
박막 트랜지스터(114)는 도 1 또는 도 2와 같은 구조를 가지며, 도 3a 내지 도 3c 또는 도 4a 내지 도 4c를 참조하여 설명한 본 발명의 제조 방법에 따라 제조될 수 있다.
또한, 기판(120)에는 컬러필터(121) 및 공통전극(122)이 형성된다. 그리고 기판(110 및 120)의 배면에는 편광판(116 및 123)이 각각 형성되며, 편광판(116)의 하부에는 광원으로서 백 라이트(도시안됨)가 배치된다.
한편, 표시 패널(100)의 화소 영역(113) 주변에는 표시 패널(100)을 구동시키기 위한 구동부(LCD Drive IC; 도시안됨)가 실장된다. 구동부는 외부로부터 제공되는 전기적 신호를 주사 신호 및 데이터 신호로 변환하여 게이트 선과 데이터 선으로 공급한다.
도 7a 및 도 7b는 본 발명에 따른 박막 트랜지스터를 구비하는 평판 표시 장치의 다른 실시예를 설명하기 위한 평면도 및 단면도로서, 화상을 표시하는 표시 패널(200)을 중심으로 개략적으로 설명한다.
도 7a를 참조하면, 기판(210)은 화소 영역(220)과, 화소 영역(220)을 둘러싸는 비화소 영역(230)으로 정의된다. 화소 영역(220)의 기판(210)에는 주사 라인(224) 및 데이터 라인(226) 사이에 매트릭스 방식으로 연결된 다수의 유기전계발광 소자(300)가 형성되고, 비화소 영역(230)의 기판(210)에는 화소 영역(220)의 주사 라인(224) 및 데이터 라인(226)으로부터 연장된 주사 라인(224) 및 데이터 라인(226), 유기전계발광 소자(300)의 동작을 위한 전원공급 라인(도시안됨) 그리고 패드(228)를 통해 외부로부터 제공된 신호를 처리하여 주사 라인(224) 및 데이터 라인(226)으로 공급하는 주사 구동부(234) 및 데이터 구동부(236)가 형성된다.
도 8을 참조하면, 유기전계발광 소자(300)는 애노드 전극(317) 및 캐소드 전극(320)과, 애노드 전극(317) 및 캐소드 전극(320) 사이에 형성된 유기 박막층(319)으로 이루어진다. 유기 박막층(319)은 정공 수송층, 유기발광층 및 전자 수송층이 적층된 구조로 형성되며, 정공 주입층과 전자 주입층이 더 포함될 수 있다. 또한, 유기전계발광 소자(300)의 동작을 제어하기 위한 박막 트랜지스터와 신호를 유지시키기 위한 캐패시터가 더 포함될 수 있다.
박막 트랜지스터는 도 1 또는 도 2와 같은 구조를 가지며, 도 3a 내지 도 3c 또는 도 4a 내지 도 4c를 참조하여 설명한 본 발명의 제조 방법에 따라 제조될 수 있다.
상기와 같이 구성된 박막 트랜지스터를 포함하는 유기전계발광 소자(300)를 도 7a 및 도 8을 통해 보다 상세히 설명하면 다음과 같다.
화소 영역(220)의 기판(210) 상에 게이트 전극(311)이 형성된다. 이 때 화소 영역(220)에는 게이트 전극(311)과 연결되는 주사 라인(224)이 형성되고, 비화소 영역(230)에는 화소 영역(220)의 주사 라인(224)으로부터 연장되는 주사 라인(224) 및 외부로부터 신호를 제공받기 위한 패드(228)가 형성될 수 있다.
게이트 전극(311)을 포함하는 상부에는 게이트 절연막(312)에 의해 전기적으로 절연되며, 채널 영역(313a), 소스 영역(313b) 및 드레인 영역(313c)을 제공하는 산화물 반도체층(313)이 형성된다. 소스 영역(313b) 및 드레인 영역(313c)의 산화물 반도체층(313) 표면부에는 저항성 접촉영역(314)이 형성된다. 산화물 반도체층(313)은 산화아연(ZnO)이나, 갈륨(Ga), 인듐(In), 스태늄(Sn) 등이 도핑된 산화 아연(ZnO)을 주성분으로 하며, 질소(N2) 등이 도핑된 P형의 반도체 물질로 형성되고, 저항성 접촉영역(314)에는 소스 및 드레인 전극보다 높고 P형 산화물 반도체보다 낮은 일함수를 갖는 금속 이온 예를 들어, 6 내지 7eV의 일함수를 갖는 백금(Pt), 셀렌(Se) 등이 주입된다.
소스 및 드레인 영역(313b 및 313c)의 산화물 반도체층(313) 상에는 저항성 접촉영역(314)을 통해 소스 및 드레인 영역(313b 및 313c)과 연결되도록 소스 전극(315a) 및 드레인 전극(315b)이 형성된다. 이 때 화소 영역(220)에는 소스 및 드레인 전극(315b 및 315c)과 연결되는 데이터 라인(226)이 형성되고, 비화소 영역(230)에는 화소 영역(220)의 데이터 라인(226)으로부터 연장되는 데이터 라인(226) 및 외부로부터 신호를 제공받기 위한 패드(228)가 형성될 수 있다.
이 후 화소 영역(220)의 전체 상부면에 표면을 평탄화시키기 위한 평탄화층(316)이 형성된다. 그리고 평탄화층(316)에 소스 또는 드레인 전극(315b 또는 315c)의 소정 부분이 노출되도록 비아홀이 형성되고, 비아홀을 통해 소스 또는 드레인 전극(315b 또는 315c)과 연결되는 애노드 전극(317)이 형성된다.
애노드 전극(317)의 일부 영역(발광 영역)이 노출되도록 평탄화층(316) 상에 화소 정의막(318)이 형성되며, 노출된 애노드 전극(317) 상에 유기 박막층(319)이 형성되고, 유기 박막층(319)을 포함하는 화소 정의막(318) 상에 캐소드 전극(320)이 형성된다.
도 7b를 참조하면, 상기와 같이 유기전계발광 소자(300)가 형성된 기판(210) 상부에는 화소 영역(220)을 밀봉시키기 위한 봉지 기판(400)이 배치되며, 밀봉재(410)에 의해 봉지 기판(400)이 기판(210)에 합착되어 표시 패널(200)이 완성된다.
이상에서와 같이 상세한 설명과 도면을 통해 본 발명의 최적 실시예를 개시하였다. 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
도 1은 본 발명의 제 1 실시예에 따른 박막 트랜지스터를 설명하기 위한 단면도.
도 2는 본 발명의 제 2 실시예에 따른 박막 트랜지스터를 설명하기 위한 단면도.
도 3a 내지 도 3c는 본 발명의 제 1 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도.
도 4a 내지 도 4c는 본 발명의 제 2 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도.
도 5a 및 도 5b는 금속 전극과 일반적인 P형 반도체의 저항성 접촉 이전 및 이후의 밴드갭 그래프.
도 6은 본 발명에 따른 박막 트랜지스터를 구비하는 평판 표시 장치의 일 실시예를 설명하기 위한 사시도.
도 7a 및 도 7b는 본 발명에 따른 박막 트랜지스터를 구비하는 평판 표시 장치의 다른 실시예를 설명하기 위한 평면도 및 단면도.
도 8은 도 7a의 유기전계발광 소자를 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
10, 20, 110, 120, 210: 기판 11, 25, 311: 게이트 전극
12, 24, 312: 게이트 절연막 13, 22, 313: P형 산화물 반도체층
13a, 22a, 313a: 채널 영역 13b, 22b, 313b: 소스 영역
13c, 22c, 313c: 드레인 영역 14, 23, 314: 저항성 접촉영역
15a, 27a, 315a: 소스 전극 15b, 27b, 315b: 드레인 전극
18, 28: 마스크 21: 버퍼층
26: 층간 절연막 100, 200: 표시 패널
111: 게이트 선 112: 데이터 선
113: 화소 영역 114: 박막 트랜지스터
115: 화소 전극 116, 123: 편광판
121: 컬러필터 122: 공통전극
130: 액정층 220: 화소 영역
224: 주사 라인 226: 데이터 라인
228: 패드 230: 비화소 영역
234: 주사 구동부 236: 데이터 구동부
300: 유기전계발광 소자 316: 평탄화층
317: 애노드 전극 318: 화소 정의막
319: 유기 박막층 320: 캐소드 전극
400: 봉지 기판 410: 밀봉재
Claims (16)
- 기판;상기 기판 상에 형성되며, 채널 영역, 소스 영역 및 드레인 영역과, 상기 소스 영역 및 상기 드레인 영역 표면부의 저항성 접촉영역을 포함하는 P형 산화물 반도체층;상기 채널 영역의 상기 P형 산화물 반도체층과 중첩되며, 게이트 절연막에 의해 상기 P형 산화물 반도체층과 절연되는 게이트 전극; 및상기 저항성 접촉영역을 통해 상기 소스 영역 및 상기 드레인 영역과 접촉되는 소스 및 드레인 전극을 포함하며,상기 저항성 접촉영역에 상기 소스 및 드레인 전극보다 높고 상기 P형 산화물 반도체보다 낮은 일함수를 갖는 금속 이온이 주입된 박막 트랜지스터.
- 제 1 항에 있어서, 상기 P형 산화물 반도체층이 산화아연(ZnO)으로 이루어진 박막 트랜지스터.
- 제 1 항에 있어서, 상기 P형 산화물 반도체층이 갈륨(Ga), 인듐(In) 및 스태늄(Sn) 중 하나의 이온이 도핑된 산화아연(ZnO)으로 이루어진 박막 트랜지스터.
- 제 1 항에 있어서, 상기 금속 이온은 백금(Pt) 및 셀렌(Se)을 포함하는 군에서 선택된 박막 트랜지스터.
- 기판 상에 게이트 전극을 형성하는 단계;상기 게이트 전극을 포함하는 전체 면에 게이트 절연막을 형성하는 단계;상기 게이트 전극을 포함하는 상기 게이트 절연막 상에 채널 영역, 소스 영역 및 드레인 영역을 제공하는 P형 산화물 반도체층을 형성하는 단계;상기 채널 영역의 상기 P형 산화물 반도체층 상에 마스크를 형성하는 단계;상기 소스 영역 및 상기 드레인 영역의 표면부에 금속 이온을 주입하여 저항성 접촉영역을 형성하는 단계; 및상기 마스크를 제거하고, 상기 저항성 접촉영역을 통해 상기 소스 영역 및 상기 드레인 영역과 접촉되도록 소스 전극 및 드레인 전극을 형성하는 단계를 포함하며,상기 금속 이온이 상기 소스 전극 및 상기 드레인 전극보다 높고 상기 P형 산화물 반도체보다 낮은 일함수를 갖는 박막 트랜지스터의 제조 방법.
- 제 5 항에 있어서, 상기 P형 산화물 반도체층이 산화아연(ZnO)으로 이루어진 박막 트랜지스터의 제조 방법.
- 제 5 항에 있어서, 상기 P형 산화물 반도체층이 갈륨(Ga), 인듐(In) 및 스태늄(Sn) 중 하나의 이온이 도핑된 산화아연(ZnO)으로 이루어진 박막 트랜지스터의 제조 방법.
- 제 5 항에 있어서, 상기 금속 이온은 백금(Pt) 및 셀렌(Se)을 포함하는 군에서 선택된 박막 트랜지스터의 제조 방법.
- 다수의 제 1 도전선 및 다수의 제 2 도전선에 의해 다수의 화소가 정의되고, 각 화소로 공급되는 신호를 제어하는 박막 트랜지스터 및 박막 트랜지스터와 연결된 제 1 전극이 형성된 제 1 기판;제 2 전극이 형성된 제 2 기판; 및상기 제 1 전극과 제 2 전극 사이의 밀봉된 공간에 주입된 액정층을 포함하며,상기 박막 트랜지스터는 상기 제 1 기판 상에 형성되며, 채널 영역, 소스 영역 및 드레인 영역과, 상기 소스 영역 및 상기 드레인 영역 표면부의 저항성 접촉영역을 포함하는 P형 산화물 반도체층;상기 채널 영역의 상기 P형 산화물 반도체층과 중첩되며, 게이트 절연막에 의해 상기 P형 산화물 반도체층과 절연되는 게이트 전극; 및상기 저항성 접촉영역을 통해 상기 소스 영역 및 상기 드레인 영역과 접촉되는 소스 및 드레인 전극을 포함하며,상기 저항성 접촉영역에 상기 소스 및 드레인 전극보다 높고 상기 P형 산화물 반도체보다 낮은 일함수를 갖는 금속 이온이 주입된 박막 트랜지스터를 구비하는 평판 표시 장치.
- 제 9 항에 있어서, 상기 P형 산화물 반도체층이 산화아연(ZnO)으로 이루어진 박막 트랜지스터를 구비하는 평판 표시 장치.
- 제 9 항에 있어서, 상기 P형 산화물 반도체층이 갈륨(Ga), 인듐(In) 및 스태늄(Sn) 중 하나의 이온이 도핑된 산화아연(ZnO)으로 이루어진 박막 트랜지스터를 구비하는 평판 표시 장치.
- 제 9 항에 있어서, 상기 금속 이온은 백금(Pt) 및 셀렌(Se)을 포함하는 군에서 선택된 박막 트랜지스터를 구비하는 평판 표시 장치.
- 제 1 전극, 유기 박막층 및 제 2 전극이 적층되어 이루어진 유기전계발광 소자와, 상기 유기전계발광 소자의 동작을 제어하기 위한 박막 트랜지스터가 형성된 제 1 기판; 및상기 제 1 기판에 대향되도록 배치된 제 2 기판을 포함하며,상기 박막 트랜지스터는 상기 제 1 기판 상에 형성되며, 채널 영역, 소스 영역 및 드레인 영역과, 상기 소스 영역 및 상기 드레인 영역 표면부의 저항성 접촉영역을 포함하는 P형 산화물 반도체층;상기 채널 영역의 상기 P형 산화물 반도체층과 중첩되며, 게이트 절연막에 의해 상기 P형 산화물 반도체층과 절연되는 게이트 전극; 및상기 저항성 접촉영역을 통해 상기 소스 영역 및 상기 드레인 영역과 접촉되는 소스 및 드레인 전극을 포함하며,상기 저항성 접촉영역에 상기 소스 및 드레인 전극보다 높고 상기 P형 산화물 반도체보다 낮은 일함수를 갖는 금속 이온이 주입된 박막 트랜지스터를 구비하는 평판 표시 장치.
- 제 13 항에 있어서, 상기 P형 산화물 반도체층이 산화아연(ZnO)으로 이루어진 박막 트랜지스터를 구비하는 평판 표시 장치.
- 제 13 항에 있어서, 상기 P형 산화물 반도체층이 갈륨(Ga), 인듐(In) 및 스태늄(Sn) 중 하나의 이온이 도핑된 산화아연(ZnO)으로 이루어진 박막 트랜지스터를 구비하는 평판 표시 장치.
- 제 13 항에 있어서, 상기 금속 이온은 백금(Pt) 및 셀렌(Se)을 포함하는 군에서 선택된 박막 트랜지스터를 구비하는 평판 표시 장치.
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Legal Events
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
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