JP2022146789A - 薄膜トランジスタ基板 - Google Patents

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Abstract

Figure 2022146789000001
【課題】酸化物半導体薄膜トランジスタの特性を改善する。
【解決手段】薄膜トランジスタ基板は、絶縁性基板と、酸化物半導体薄膜トランジスタのトップゲート電極部を含む導体層と、トップゲート電極部の下の酸化物半導体薄膜トランジスタのチャネル領域を含む酸化物半導体層と、導体層と酸化物半導体層との間の上部絶縁体層と、を含む。酸化物半導体層は、チャネル領域より低抵抗の低抵抗化領域を含む。低抵抗化領域は、基板面内方向においてチャネル領域を挟み、低抵抗化領域の低抵抗化要因不純物を含む。積層方向における低抵抗化要因不純物の濃度プロファイルは、１以上のピークを示す。１以上のピークは、酸化物半導体層の外側に存在する。
【選択図】図９Ａ

Description

本開示は、薄膜トランジスタ基板に関する。
低温ポリシリコン薄膜トランジスタ（ＬＴＰＳ ＴＦＴ）と、酸化物半導体ＴＦＴとを、一つの回路に組み込む技術が、実用化されている。例えば、低温ポリシリコンＴＦＴと酸化物半導体ＴＦＴとを含む画素回路が提案されている。移動度が高い低温ポリシリコンＴＦＴと、リーク電流が少ない酸化物半導体ＴＦＴの双方を回路に組み込むことで、回路特性の向上と消費電力の低減を図ることができる。
酸化物半導体ＴＦＴの半導体層は、チャネル領域と、チャネル領域を挟むソース／ドレイン領域を含む。ソース／ドレイン領域は、チャネル領域より低抵抗の低抵抗化領域である。低抵抗化領域は、酸化物半導体層を所定元素のプラズマにさらすことで形成することができる他、イオン注入によって酸化物半導体層に不純物イオンを当てることで形成することができる。
米国特許出願公開第２０１０／０１２７３２９号 米国特許出願公開第２０２０／０２１９９５４号
酸化物半導体層の低抵抗化においては、チャネル長が、設計通りであることが重要である。そのため、イオン注入により酸化物半導体層を低抵抗化する場合、注入イオンの濃度プロファイルを正確に制御することが重要である。酸化物半導体層に残る不純物濃度が高すぎる場合、チャネル長が短くなり、短いチャネルＴＦＴが正常に動作しないことが起こり得る。
本開示の一態様の薄膜トランジスタ基板は、絶縁性基板と、酸化物半導体薄膜トランジスタのトップゲート電極部を含む導体層と、前記トップゲート電極部の下の前記酸化物半導体薄膜トランジスタのチャネル領域を含む、酸化物半導体層と、前記導体層と前記酸化物半導体層との間の上部絶縁体層と、を含む。前記酸化物半導体層は、前記チャネル領域より低抵抗の低抵抗化領域を含む。前記低抵抗化領域は、基板面内方向において前記チャネル領域を挟み、前記低抵抗化領域の低抵抗化要因不純物を含む。積層方向における前記低抵抗化要因不純物の濃度プロファイルは、１以上のピークを示す。前記１以上のピークは、前記酸化物半導体層の外側に存在する。
本開示の一態様によれば、酸化物半導体薄膜トランジスタの特性を改善できる。
ＯＬＥＤ表示装置の構成例を模式的に示す。 画素回路の構成例を示す。 ＴＦＴ基板の一部の断面構造を模式的に示す。 ＣＭＯＳ回路の例を示す。 ＣＭＯＳ回路の断面構造例を模式的に示す。 酸化物半導体ＴＦＴの製造方法の例を示す。 酸化物半導体ＴＦＴの製造方法の例を示す。 酸化物半導体ＴＦＴの製造方法の例を示す。 酸化物半導体ＴＦＴの製造方法の例を示す。 酸化物半導体ＴＦＴの製造方法の他の例を示す。 酸化物半導体ＴＦＴの製造方法の他の例を示す。 酸化物半導体ＴＦＴの製造方法の他の例を示す。 酸化物半導体ＴＦＴの製造方法の他の例を示す。 比較例における、酸化物半導体ＴＦＴへの不純物イオン注入を示す。 本明細書の一実施形態における、酸化物半導体ＴＦＴ及びその近傍の不純物濃度プロファイルの例を示す。 本明細書の一実施形態における、ＩＧＺＯ－ＴＦＴ及びその近傍のボロン濃度プロファイルの測定例を示す。 本明細書の一実施形態の酸化物半導体ＴＦＴの測定結果を示す。 本明細書の一実施形態における、酸化物半導体ＴＦＴ及びその近傍の不純物濃度プロファイルの例を示す。 本明細書の一実施形態における、酸化物半導体ＴＦＴ及びその近傍の不純物濃度プロファイルの例を示す。 ｎ型半導体をＳＣＭ分析した際のｄＣ／ｄＶ信号と、キャリア濃度と関係を模式的に示す。 本明細書の一実施形態における、酸化物半導体層におけるｄＣ／ｄＶ信号値の変化を示す。 本明細書の一実施形態における、酸化物半導体層におけるｄＣ／ｄＶ信号値の変化を示す。
以下、添付図面を参照して本開示の実施形態を説明する。本実施形態は本開示を実現するための一例に過ぎず、本開示の技術的範囲を限定するものではないことに注意すべきである。説明をわかりやすくするため、図示した物の寸法、形状については、誇張して記載している場合もある。
［概略］
以下において、薄膜トランジスタ基板を含む装置の例として、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）表示装置を説明する。本開示のＯＬＥＤ表示装置は、画素回路内及び／又は周辺回路内に、低温ポリシリコン薄膜トランジスタ（ＬＴＰＳ ＴＦＴ）と酸化物半導体ＴＦＴとを含む。酸化物半導体の例は、ＩＧＺＯ（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）である。ＯＬＥＤに限らず、液晶ディスプレイなどのフラットパネルディスプレイ、メモリデバイスや高耐圧デバイスなどの電子デバイスにも用いることができる。
酸化物半導体ＴＦＴのリーク電流が小さいため、例えば、酸化物半導体ＴＦＴは、画素回路における駆動トランジスタのゲート電位を維持するための保持容量（容量素子）に接続されたスイッチトランジスタに利用される。移動度が高い低温ポリシリコンＴＦＴは、例えば、駆動トランジスタに利用される。なお、本開示の構成は、表示装置と異なる装置に適用することができる。
本明細書の一実施形態は、不純部イオン注入により酸化物半導体層を低抵抗化する。低抵抗化された領域は、酸化物半導体ＴＦＴのソース／ドレイン領域を含む。酸化物半導体層の低抵抗化においては、チャネル長が、設計通りであることが重要である。そのため、イオン注入により酸化物半導体層を低抵抗化する場合、注入イオンの濃度プロファイルを正確に制御することが重要である。酸化物半導体層に残る不純物濃度が高すぎる場合、チャネル長が短くなり、短いチャネルＴＦＴが正常に動作しないことが起こり得る。
本明細書の一実施形態において、積層方向における不純物濃度プロファイルは１以上のピークを示し、それら１以上のピークは、酸化物半導体層の外側に位置する。このように、不純物濃度プロファイルのピーク位置を酸化物半導体層からずらすことで、酸化物半導体の所望の低抵抗化領域をより容易に形成することが可能である。
本明細書の一実施形態において、酸化物半導体層は、トップゲート電極の端から外側に向かってキャリア濃度が増加する遷移領域を含む。この構成により、酸化物半導体ＴＦＴのより好ましい特性を実現できる。さらに、遷移領域のＳＣＭ分析のｄＣ／ｄＶ値は、負の最小値を示す。具体的には、ｄＣ／ｄＶ値は、トップゲート電極の端において負の値を示し、外側に向かってトップゲート電極からの距離が増加するにつれて減少して最小値を示した後、距離の増加と共に増加する。ｄＣ／ｄＶ値は、遷移領域の外側において、ゼロに達する。この構成により、酸化物半導体ＴＦＴのさらに好ましい特性を実現できる。
［表示装置構成］
図１は、ＯＬＥＤ表示装置１の構成例を模式的に示す。ＯＬＥＤ表示装置１は、ＯＬＥＤ素子及び画素回路が形成されるＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）基板１０と、有機発光素子を封止する薄膜封止構造（ＴＦＥ：Ｔｈｉｎ Ｆｉｌｍ Ｅｎｃａｐｓｕｌａｔｉｏｎ）２０と、を含んで構成されている。薄膜封止構造２０は、封止構造部の一つであり、他の例として、封止構造部は、有機発光素子を封止する封止基板と、ＴＦＴ基板１０と封止基板とを接合する接合部（ガラスフリットシール部）を含むことができる。ＴＦＴ基板１０と封止基板との間には、例えば、乾燥窒素が封入される。
ＴＦＴ基板１０の表示領域２５の外側のカソード電極形成領域１４の周囲に、走査ドライバ３１、エミッションドライバ３２、保護回路３３、ドライバＩＣ３４、デマルチプレクサ３６が配置されている。ドライバＩＣ３４は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）３５を介して外部の機器と接続される。走査ドライバ３１、エミッションドライバ３２、保護回路３３は、ＴＦＴ基板１０に形成された周辺回路である。
走査ドライバ３１はＴＦＴ基板１０の走査線を駆動する。エミッションドライバ３２は、エミッション制御線を駆動して、各画素の発光期間を制御する。ドライバＩＣ３４は、例えば、異方性導電フィルム（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）を用いて実装される。
保護回路３３は、画素回路内の素子の静電破壊を防ぐ。ドライバＩＣ３４は、走査ドライバ３１及びエミッションドライバ３２に電源及びタイミング信号（制御信号）を与える。さらに、ドライバＩＣ３４は、デマルチプレクサ３６に、電源及びデータ信号を与える。
デマルチプレクサ３６は、ドライバＩＣ３４の一つのピンの出力を、ｄ本（ｄは２以上の整数）のデータ線に順次出力する。デマルチプレクサ３６は、ドライバＩＣ３４からのデータ信号の出力先データ線を、走査期間内にｄ回切り替えることで、ドライバＩＣ３４の出力ピン数のｄ倍のデータ線を駆動する。
［回路構成］
ＴＦＴ基板１０上には、複数の副画素（単に画素とも呼ぶ）のアノード電極にそれぞれ供給する電流を制御する複数の画素回路が形成されている。図２は、画素回路の構成例を示す。各画素回路は、駆動トランジスタＴ１と、選択トランジスタＴ２と、エミッショントランジスタＴ３と、保持容量Ｃ１とを含む。画素回路は、ＯＬＥＤ素子Ｅ１の発光を制御する。トランジスタは、ＴＦＴである。駆動トランジスタＴ１以外のトランジスタは、スイッチトランジスタである。
選択トランジスタＴ２は副画素を選択するスイッチである。選択トランジスタＴ２はｎチャネル型酸化物半導体ＴＦＴであり、ゲート端子は、走査線１６に接続されている。ソース端子は、データ線１５に接続されている。ドレイン端子は、駆動トランジスタＴ１のゲート端子に接続されている。
駆動トランジスタＴ１はＯＬＥＤ素子Ｅ１の駆動用のトランジスタ（駆動ＴＦＴ）である。駆動トランジスタＴ１はｐチャネル型低温ポリシリコンＴＦＴであり、そのゲート端子は選択トランジスタＴ２のドレイン端子に接続されている。駆動トランジスタＴ１のソース端子は、エミッショントランジスタＴ３のドレイン端子に接続され、ドレイン端子はＯＬＥＤ素子Ｅ１に接続されている。駆動トランジスタＴ１のゲート端子と電源線１８との間に保持容量Ｃ１が形成されている。
エミッショントランジスタＴ３は、ＯＬＥＤ素子Ｅ１への駆動電流の供給と停止を制御するスイッチである。エミッショントランジスタＴ３はｐチャネル型ポリシリコンＴＦＴであり、ゲート端子はエミッション制御線１７に接続されている。エミッショントランジスタＴ３のソース端子は、電源線１８に接続されている。ドレイン端子は駆動トランジスタＴ１のソース端子に接続されている。
次に、画素回路の動作を説明する。走査ドライバ３１が走査線１６に選択パルスを出力し、選択トランジスタＴ２をオン状態にする。データ線１５を介してドライバＩＣ３４から供給されたデータ電圧は、保持容量Ｃ１に格納される。保持容量Ｃ１は、格納された電圧を、１フレーム期間を通じて保持する。保持電圧によって、駆動トランジスタＴ１のコンダクタンスがアナログ的に変化し、駆動トランジスタＴ１は、発光階調に対応した順バイアス電流をＯＬＥＤ素子Ｅ１に供給する。
エミッショントランジスタＴ３は、駆動電流の供給経路上に位置する。エミッションドライバ３２は、エミッション制御線１７に制御信号を出力して、エミッショントランジスタＴ３のオンオフを制御する。エミッショントランジスタＴ３がオン状態のとき、駆動電流がＯＬＥＤ素子Ｅ１に供給される。エミッショントランジスタＴ３がオフ状態のとき、この供給が停止される。エミッショントランジスタＴ３のオンオフを制御することにより、１フレーム周期内の点灯期間（デューティ比）を制御することができる。なお、図２の画素回路は例であって、画素回路は他の構成を有してよい。
［ＴＦＴ基板の構成］
以下において、低温ポリシリコンＴＦＴ及び酸化物半導体ＴＦＴを含むＴＦＴ基板の構成例を説明する。酸化物半導体は、例えば、ＩＧＺＯである。本明細書で説明する構成は、他の種類の酸化物半導体のＴＦＴを含むＴＦＴ基板に適用することができる。
図３は、ＴＦＴ基板の一部の断面構造を模式的に示す。絶縁基板１０１上に、低温ポリシリコンＴＦＴ１４１、酸化物半導体ＴＦＴ１４２、保持容量１４３、及びＯＬＥＤ素子１４４が形成されている。これらは、それぞれ、図２に示す駆動トランジスタＴ１、選択トランジスタＴ２、保持容量Ｃ１及びＯＬＥＤ素子Ｅ１に対応する。
絶縁基板１０１は、樹脂又はガラスで形成された可撓性又は不撓性の基板である。低温ポリシリコンＴＦＴ１４１は、低温ポリシリコン部１０２を含む。低温ポリシリコン部１０２は、低温ポリシリコン層に含まれ、一つの島状の低温ポリシリコン膜又はより大きな低温ポリシリコン膜の一部である。低温ポリシリコン部１０２は、ソース／ドレイン領域１０４、１０５と、面内方向においてソース／ドレイン領域１０４、１０５の間のチャネル領域１０３を含む。
ソース／ドレイン領域１０４、１０５は、高濃度不純物注入により低抵抗化された低温ポリシリコンで形成され、ソース／ドレイン電極部１０９、１１０と接続される。チャネル領域１０３は、低抵抗化されていない低温ポリシリコン（高抵抗低温ポリシリコン）で形成されている。
低温ポリシリコン部１０２は、低温ポリシリコン層に含まれる。低温ポリシリコン層は、複数の画素回路の低温ポリシリコンＴＦＴの低温ポリシリコン部を含む。低温ポリシリコン層は、絶縁基板１０１の上に（直接）形成されている。図３の例において低温ポリシリコン部１０２は、絶縁基板１０１に接触しているが、これらの間に他の絶縁体層（例えばシリコン窒化物層）が存在してもよい。
低温ポリシリコンＴＦＴ１４１はトップゲート構造を有する。低温ポリシリコンＴＦＴは、トップゲートに加えてボトムゲートを含んでもよい。低温ポリシリコンＴＦＴ１４１は、さらに、ゲート電極部１０７と、積層方向においてゲート電極部１０７とチャネル領域１０３との間に存在するゲート絶縁体部を含む。ゲート絶縁体部は、絶縁体層１０６におけるゲート電極部１０７とチャネル領域１０３との間の部分である。絶縁体層１０６は、他の低温ポリシリコンＴＦＴのゲート絶縁体部を含む。チャネル領域１０３、ゲート絶縁体部及びゲート電極部１０７は、この順で下から（基板側から）並ぶように積層されており、ゲート絶縁体部は、チャネル領域１０３及びゲート電極部１０７と接触している。
ゲート電極部１０７は導体で形成され、導体層に含まれる。ゲート電極部１０７は、例えば、金属で形成される。金属材料は任意であり、例えば、Ｍｏ、Ｗ、Ｎｂ、Ａｌ等が使用される。絶縁体層１０６は、本例においてシリコン酸化物で形成される。
層間絶縁膜１０８は、低温ポリシリコン部１０２、ゲート絶縁体部、及びゲート電極部１０７を覆うように形成されている。層間絶縁膜１０８は、例えば、シリコン窒化膜である。ソース／ドレイン電極部１０９、１１０は層間絶縁膜１０８上に形成され、層間絶縁膜１０８及び絶縁体層１０６のコンタクトホールを介して、ソース／ドレイン領域１０４、１０５に接触している。ソース／ドレイン電極部１０９、１１０の材料は、例えば、ＡｌやＴｉを使用できる。
保持容量１４３は、下部電極部１１１、下部電極部１１１に対向する上部電極部１２０、及び、下部電極部１１１と上部電極部１２０との間の絶縁体部を含む。下部電極部１１１は、層間絶縁膜１０８上において、ソース／ドレイン電極部１１０と連続している。下部電極部１１１は、ソース／ドレイン電極部１０９、１１０と同一の導体層に含まれる。
層間絶縁膜１１２が、層間絶縁膜１０８上に積層されている。層間絶縁膜１１２は、例えば、シリコン酸化膜である。層間絶縁膜１１２は、下部電極部１１１、ソース／ドレイン電極部１０９、１１０及び層間絶縁膜１０８を覆うように形成されている。下部電極部１１１と上部電極部１２０との間の領域において、層間絶縁膜１１２が絶縁体部を構成する。
酸化物半導体ＴＦＴ１４２は、酸化物半導体部１１３を含む。酸化物半導体部１１３は、例えば、一つの酸化物半導活性膜又はその一部であり、ソース／ドレイン領域１１５、１１６と、面内方向においてソース／ドレイン領域１１５、１１６間のチャネル領域１１４を含む。
ソース／ドレイン領域１１５、１１６は、低抵抗化されたＩＧＺＯで形成され、ソース／ドレイン電極部１２２、１２３と接続される。チャネル領域１１４は、低抵抗化されていないＩＧＺＯ（高抵抗ＩＧＺＯ）で形成されている。
酸化物半導体部１１３は、酸化物半導体層に含まれる。酸化物半導体層は、複数の酸化物半導体ＴＦＴの酸化物半導体部を含む。酸化物半導体層は、層間絶縁膜１１２上に形成されている。
酸化物半導体ＴＦＴ１４２は、トップゲート構造を有する。酸化物半導体ＴＦＴ１４２は、トップゲートに加えてボトムゲートを含んでもよい。酸化物半導体ＴＦＴ１４２は、さらに、ゲート電極部１１９と、積層方向においてゲート電極部１１９とチャネル領域１１４との間に存在するゲート絶縁体部を含む。ゲート絶縁体部は、絶縁体層１１７におけるゲート電極部１１９とチャネル領域１１４との間の部分である。
チャネル領域１１４、ゲート絶縁体部及びゲート電極部１１９は、この順で下から（基板側から）並ぶように積層されており、ゲート絶縁体部は、チャネル領域１１４及びゲート電極部１１９と接触している。ゲート電極部１１９は導体で形成され、導体層に含まれる。ゲート電極部１１９は、例えば、金属で形成される。金属材料は任意であり、例えば、Ｍｏ、Ｗ、Ｎｂ、Ａｌ等が使用される。絶縁体層１１７は、例えば、シリコン酸化物で構成できる。
図３は、一つの低温ポリシリコンＴＦＴ及び一つの酸化物半導体ＴＦＴを例として示すが、画素回路内の他の低温ポリシリコンＴＦＴ及び酸化物半導体ＴＦＴも同様の構造を有している。
層間絶縁膜１２１が、酸化物半導体ＴＦＴ１４２の酸化物半導体部１１３、ゲート絶縁体部、及びゲート電極部１１９、並びに、保持容量１４３の上部電極部１２０、を覆うように形成されている。層間絶縁膜１２１は、層間絶縁膜１１２の一部を覆う。層間絶縁膜１２１は、例えば、シリコン酸化膜である。
酸化物半導体ＴＦＴ１４２のソース／ドレイン電極部１２２、１２３が、層間絶縁膜１２１上に形成されている。ソース／ドレイン電極部１２２、１２３は、層間絶縁膜１２１及び絶縁体層１１７に形成されたコンタクトホールを介して、酸化物半導体ＴＦＴ１４２のソース／ドレイン領域１１５、１１６に接続されている。
さらに、ソース／ドレイン電極部１２３と連続する接続部１２９は、層間絶縁膜１２１及び絶縁体層１１７に形成されたコンタクトホールを介して、保持容量１４３の上部電極部１２０に接続され、層間絶縁膜１２１、１１２、１０８及び絶縁体層１１７に形成されたコンタクトホールを介して、低温ポリシリコンＴＦＴ１４１のゲート電極部１０７に接続されている。
接続部１２９は、ソース／ドレイン電極部１２３、上部電極部１２０及びゲート電極部１０７を相互接続する。ソース／ドレイン電極部１２２、１２３及び接続部１２９は導体層に含まれる。導体層の材料は任意であり、例えば、ＡｌやＴｉを使用することができる。
上記導体層及び層間絶縁膜１２１の露出部分を覆うように、絶縁性の平坦化膜１２４が積層されている。平坦化膜１２４は、例えば、有機材料で形成できる。平坦化膜１２４の上に、アノード電極部１２５が形成されている。アノード電極部１２５は、平坦化膜１２４、層間絶縁膜１２１、１１２及び絶縁体層１１７のコンタクトホールを介して、低温ポリシリコンＴＦＴ１４１のソース／ドレイン電極部１０９に接続されている。
アノード電極部１２５は、例えば、ＩＴＯ、ＩＺＯ等の透明膜、Ａｇ、Ｍｇ、Ａｌ、Ｐｔ等の金属又はこれらの金属を含む合金の反射膜、上記透明膜の３層を含む。なお、アノード電極部１２５の３層構成は、一例であり２層でもよい。
アノード電極部１２５の上に、ＯＬＥＤ素子１４４を分離する絶縁性の画素定義層１２６が形成されている。画素定義層１２６は、例えば、有機材料で形成できる。アノード電極部１２５上に、有機発光膜１２７が形成される。有機発光膜１２７は、下層側から、例えば、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層によって構成される。有機発光膜１２７の積層構造は設計により決められる。
さらに、有機発光膜１２７の上にカソード電極部１２８が形成される。一つのＯＬＥＤ素子１４４のカソード電極部１２８は、連続する導体膜の一部である。カソード電極部１２８は、有機発光膜１２７からの可視光の一部を透過させる。画素定義層１２６の開口に形成された、アノード電極部１２５、有機発光膜１２７及びカソード電極部１２８の積層膜が、ＯＬＥＤ素子１４４を構成する。
次に、ＴＦＴ基板上のドライバ回路３１、３２に含まれるＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路構成を説明する。図４は、ＣＭＯＳ回路の例を示す。ＣＭＯＳ回路は、ｐチャネル型低温ポリシリコンＴＦＴ２０１とｎチャネル型酸化物半導体ＴＦＴ２０２とを含む。低温ポリシリコンＴＦＴ２０１のソース／ドレインが、ｎチャネル型酸化物半導体ＴＦＴ２０２のソース／ドレインと接続されている。低温ポリシリコンＴＦＴ２０１及び酸化物半導体ＴＦＴ２０２のゲートは接続され、それらに同一の信号が入力される。
図５は、図４に示すＣＭＯＳ回路の断面構造例を模式的に示す。図３に示す断面構造例との相違点を主に説明する。図５に示す構造例において、図３に示す構造例の保持容量４２２が削除されている。さらに、低温ポリシリコンＴＦＴ２０１のソース／ドレイン電極部２１０と酸化物半導体ＴＦＴ２０２のソース／ドレイン電極部２２３が接続され、さらに、ゲート電極部２０７とゲート電極部２１９が接続されている。
一例において、図５における低温ポリシリコンＴＦＴ２０１は、図３に示す低温ポリシリコンＴＦＴ１４１と同様の構成を有する。これらのサイズは異なっていてよい。低温ポリシリコンＴＦＴ２０１は、低温ポリシリコン部２０８、ゲート絶縁体部及びゲート電極部２０７を含む。ゲート絶縁体部は、絶縁体層１０６における、ゲート電極部２０７と低温ポリシリコン部２０８との間の部分である。
低温ポリシリコン部２０８は、チャネル領域２０３及びソース／ドレイン領域２０４、２０５を含む。ソース／ドレイン電極部２０９、２１０は、層間絶縁膜１０８のコンタクトホールを介して、ソース／ドレイン領域２０４、２０５に接続されている。
低温ポリシリコン部２０８、ゲート絶縁体部、ゲート電極部２０７は、ソース／ドレイン電極部２０９、２１０は、それぞれ、図３に示す、低温ポリシリコン部１０２、ゲート絶縁体部、ゲート電極部１０７及びソース／ドレイン電極部１０９、１１０に対応する。対応する構成要素は同一層に含まれる。
一例において、図５における酸化物半導体ＴＦＴ２０２は、図３に示す酸化物半導体ＴＦＴ１４２と同様の構成を有する。これらのサイズは異なっていてよい。酸化物半導体ＴＦＴ２０２は、酸化物半導体部２１３、ゲート絶縁体部及びゲート電極部２１９を含む。ゲート絶縁体部は、絶縁体層１１７におけるゲート電極部２１９と酸化物半導体部２１３との間の部分である。
酸化物半導体部２１３は、チャネル領域２１４及びソース／ドレイン領域２１５、２１６を含む。酸化物半導体部２１３、ゲート絶縁体部及びゲート電極部２１９は、それぞれ、図３に示す、酸化物半導体部１１３、ゲート絶縁体部及びゲート電極部１１９に対応する。対応する構成要素は同一層に含まれる。
接続部２２９は、酸化物半導体ＴＦＴ２０２のソース／ドレイン電極部２２３に連続し、層間絶縁膜１１２、１２１及び絶縁体層１１７を貫通するコンタクトホールを介して、低温ポリシリコンＴＦＴ２０１のソース／ドレイン電極部２１０と接続する。接続部２３０は、層間絶縁膜１２１及び平坦化膜１２４を貫通するコンタクトホールを介して、酸化物半導体ＴＦＴ２０２のゲート電極部２１９と接続する。接続部２３０は、さらに、層間絶縁膜１０８、１１２、１２１、平坦化膜１２４及び絶縁体層１１７を貫通するコンタクトホールを介して、低温ポリシリコンＴＦＴ２０１のゲート電極部２０７と接続する。
以下において、酸化物半導体を製造する方法の例を説明する。図６Ａから６Ｄは一つの方法を示し、ゲート絶縁体越しに不純物を酸化物半導体に注入する。図７Ａから７Ｄは他の一つの方法を示し、ゲート絶縁体をエッチング除去して不純物を酸化物半導体に注入する。
図６Ａを参照して、製法は、層間絶縁膜１１２を、例えばＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）を使用して形成した後、酸化物半導体部１１３を形成する。酸化物半導体部１１３の形成は、例えば、スパッタ法等により酸化物半導体層を成膜し、フォトリソグラフィによりパターニングを行う。次に、絶縁体層１１７を、例えばＣＶＤを使用して形成する。製法は、スパッタ法等により金属膜を成膜し、フォトリソグラフィによるマスクのパターニングの後に金属膜エッチングして、ゲート電極部１１９を形成する。
図６Ｂを参照して、製法は、絶縁体層１１７越しに不純物（例えばボロン）を酸化物半導体部１１３に注入する。不純物イオン注入により、酸化物半導体部１１３に、低抵抗化されたソース／ドレイン領域１１５、１１６が形成される。それらの間の領域はチャネル領域１１４である。
不純物イオンの加速電圧は、例えば、２０ｋｅＶから８０ｋｅＶである。後述するように、本明細書の一実施形態において、不純物の濃度プロファイルは、酸化物半導体部１１３から外れた位置にピークを有する。
図６Ｃを参照して、製法は、ゲート電極部１１９及び絶縁体層１１７を覆うように、層間絶縁膜１２１を形成する。層間絶縁膜１２１の形成は、例えば、ＣＶＤを使用することができる。図６Ｄを参照して、製法は、フォトリソグラフィによるマスクのパターニングの後のエッチングによりコンタクトホールを層間絶縁膜１２１及び絶縁体層１１７に形成する。さらに、製法は、スパッタ法等により金属膜を成膜し、フォトリソグラフィによるマスクのパターニングの後に金属膜エッチングして、ソース／ドレイン電極部１２２、１２３を形成する。
次に、図７Ａを参照して、製法は、層間絶縁膜１６２を、例えばＣＶＤを使用して形成した後、酸化物半導体部１６３を形成する。酸化物半導体部１６３の形成は、例えば、スパッタ法等により酸化物半導体層を成膜し、フォトリソグラフィによりパターニングを行う。次に、絶縁体層１７６を、例えばＣＶＤを使用して形成する。製法は、スパッタ法等により金属膜を成膜し、フォトリソグラフィによるマスクのパターニングの後に金属膜エッチングして、ゲート電極部１６９を形成する。
図７Ｂを参照して、製法は、ゲート電極部１６９をマスクとして、絶縁体層１７６をエッチングして、ゲート絶縁体部１７７を形成する。これにより、酸化物半導体部１６３のゲート電極部１６９で覆われていない領域上の絶縁体が除去され、露出する。
その後、不純物（例えばボロン）を酸化物半導体部１６３に注入する。不純物イオン注入により、酸化物半導体部１６３に、低抵抗化領域１６５、１６６が形成される。これらは、酸化物半導体ＴＦＴ１９２のソース／ドレイン領域である。それらの間の領域はチャネル領域１６４である。
不純物イオンの加速電圧は、例えば、１０ｋｅＶから３０ｋｅＶである。後述するように、本明細書の一実施形態において、不純物の濃度プロファイルは、酸化物半導体部１１３から外れた位置にピークを有する。
図７Ｃを参照して、製法は、ゲート電極部１６９及び絶縁体層１７８を覆うように、層間絶縁膜１８１を形成する。層間絶縁膜１８１の形成は、例えば、ＣＶＤを使用することができる。図７Ｄを参照して、製法は、フォトリソグラフィによるマスクのパターニングの後のエッチングによりコンタクトホールを層間絶縁膜１８１及び絶縁体層１７８に形成する。さらに、製法は、スパッタ法等により金属膜を成膜し、フォトリソグラフィによるマスクのパターニングの後に金属膜エッチングして、ソース／ドレイン電極部１８２、１８３を形成する。
［不純物濃度プロファイル］
以下において、酸化物半導体ＴＦＴの不純物濃度プロファイルを説明する。本明細書の一実施形態において、不純物イオン注入によって、酸化物半導体ＴＦＴの酸化物半導体部における低抵抗化領域が形成される。低抵抗化に使用される低抵抗化要因不純物元素は、例えば、Ｂ、Ｈｅ、Ｎｅ、Ａｒ、Ｈ、Ｐ等を含む。
図８は、比較例における、酸化物半導体ＴＦＴへの不純物イオン注入を示す。不図示の基板上に、層間絶縁膜３１１及び下部絶縁体層３１２が積層されている。酸化物半導体ＴＦＴは、下部絶縁体層３１２上の酸化物半導体部３０２を含む。酸化物半導体ＴＦＴは、トップゲート構造を有し、酸化物半導体部３０２の上のゲート電極部３０１を含む。酸化物半導体部３０２とゲート電極部３０１との間に、上部絶縁体層３１３が存在する。上部絶縁体層３１３におけるゲート電極部３０１と酸化物半導体部との間の部分は、ゲート絶縁体部である。
図８に示す状態において、ゲート電極部３０１をマスクとして、不純物イオン注入が実行され、酸化物半導体部３０２に、低抵抗化領域３０４、３０５が形成される。面内方向において、低抵抗化領域３０４、３０５に挟まれている領域は、高抵抗のチャネル領域３０３である。
図８は、不純物イオン注入により注入された不純物イオンの、積層方向における濃度プロファイルを模式的に示す。図８の例において、不純物濃度プロファイルは、一つのピーク３２１を示し、そのピーク３２１は、酸化物半導体部３０２内に位置する。
ｎ型低抵抗化領域３０４、３０５の抵抗値は、不純物イオン注入のダメージにより酸化物半導体部３０２に形成された酸素欠陥濃度により決まる。図８に示すように、酸化物半導体部３０２中に不純物濃度ピーク３２１が存在する構成では、ΔＬが大きくなってしまい酸化物半導体ＴＦＴの短チャネル化が難しい。ΔＬは、平面視においてゲート電極部３０１と重なる低抵抗領域の、ゲート電極部３０１の端からの距離である。ΔＬが０である場合、チャネル長Ｌは、ゲート電極部３０１の長さと一致する。
低温ポリシリコンＴＦＴにおいて、低温ポリシリコン部内に留まった不純物の濃度が、ｐ型低抵抗低温ポリシリコン部の抵抗値を決める。そのため、不純物濃度のピーク位置が低温ポリシリコン部内に存在するように、不純物濃度プロファイルが制御される。不純物は例えばＢ（ボロン）やＰ（リン）である。一方、酸化物半導体に対する不純物イオン注入は、上述のように、酸化物半導体層にダメージを与えることで、抵抗化領域を形成する。したがって、不純物濃度のピーク位置は、低温ポリシリコンに対する不純物イオン注入よりも高い自由度を有する。
本明細書の一実施形態は、不純物濃度のピーク位置が酸化物半導体層の外側に存在するように、不純物濃度プロファイルを制御する。例えば、酸化物半導体層の上部、下部又は上部及び下部に不純物濃度ピークが位置するように、不純物濃度プロファイルが制御される。これにより、酸化物半導体部におけるΔＬを小さくすることができる。
図９Ａは、本明細書の一実施形態における、酸化物半導体ＴＦＴ及びその近傍の不純物濃度プロファイルの例を示す。図９Ａは、図３に示す回路構成例を示す。図３に示す構成例の一部は省略されている。以下の説明は、図５を参照して説明した画素回路に対しても適用可能である。
図９Ａに示す不純物濃度プロファイルは、一つのみのピーク３３１を示す。不純物のピーク濃度は、例えば、１Ｅ１８以上１Ｅ２１／ｃｃ以下である。不純物濃度ピーク３３１は、酸化物半導体部１１３の下層の層間絶縁膜１１２中に位置する。層間絶縁膜１１２は、下部絶縁体層の例である。不純物濃度ピーク３３１の位置は、不純物イオンの加速電圧を制御することが調整することができる。また、不純物濃度の値は、注入量を制御することで調整できる。一例において、不純物濃度ピーク３３１と積層方向における酸化物半導体部２３１の中央との距離は、酸化物半導体部１１３の厚み以上である。
図９Ａに示す構成例は、酸化物半導体ＴＦＴ１４２に加え、より下層の低温ポリシリコンＴＦＴ１４１を含む。低温ポリシリコンＴＦＴ１４１に対しては、不純物濃度のピーク位置が低温ポリシリコン部内に存在するように、不純物濃度プロファイルが制御される。不純物濃度プロファイルは、不純物イオンの加速電圧を制御することが調整することができる。
低温ポリシリコンＴＦＴ１４１においては、水素によって低温ポリシリコンのダングリングボンドを終端することで、より好ましい特性を得ることができる。そのため、特定の絶縁体層、例えば、層間絶縁膜１０８が水素を含有するシリコン窒化物で形成されることがある。また、ポリイミドからなるフレキシブル基板上に回路が形成されている場合、水分の伝搬を防ぐために、シリコン窒化物層が形成される。
図９Ａに示す構成例は、酸化物半導体部１１３より下層の層間絶縁膜１１２中に、不純物濃度ピークを示す。層間絶縁膜１１２をシリコン窒化物と異なる絶縁体、例えばシリコン酸化物で構成することで、それより下層のシリコン窒化物層から酸化物半導体部への水素の拡散を抑制することができる。特に、不純物としてＢ（ボロン）を使用することで、より大きな抑制効果を得ることができる。また、Ｂの濃度が高い層間絶縁膜１１２は、高い衝撃耐性を示すことができる。
図９Ｂは、本明細書の一実施形態における、ＩＧＺＯ－ＴＦＴ及びその近傍のボロン濃度プロファイルの測定例を示す。図９Ｂは、ボロン濃度プロファイル７０２とインジウムに起因する信号強度プロファイル７０１を示す。インジウムに起因する信号強度のピークは、深さ方向においてＩＧＺＯ膜が存在している場所を示す。なお、ボロン濃度プロファイル７０２の点７０３はノイズに起因する信号ピークであり、濃度のピークではない。
従って、図９Ｂでは、ボロン濃度のピークがＩＧＺＯ膜よりも下側に位置する実施形態の一測定例を示している。このように、ボロン濃度のピーク位置がＩＧＺＯ膜よりも下側に位置すると、このボロン濃度のピーク位置よりも下層の膜（例えばシリコン窒化物層）からＩＧＺＯ膜への水素の拡散を抑制することができ、短チャネルＴＦＴの特性が安定化する。
図９Ｃは、本明細書の一実施形態の酸化物半導体ＴＦＴの測定結果を示す。横軸はゲート電圧を示し、縦軸はドレイン電流を示す。図９Ｃは、ゲート長Ｌ＝２ｕｍの、短チャネルＴＦＴの測定結果を示す。本実施形態に係る酸化物半導体ＴＦＴは、短チャネルＴＦＴにおいても正しく動作することが示されている。
図１０Ａは、本明細書の一実施形態における、酸化物半導体ＴＦＴ及びその近傍の不純物濃度プロファイルの例を示す。図１０Ａは、図３に示す回路構成例を示す。図３に示す構成例の一部は省略されている。以下の説明は、図５を参照して説明した画素回路に対しても適用可能である。
図１０Ａに示す不純物濃度プロファイルは、一つのみのピーク３３２を示す。不純物のピーク濃度は、例えば、１Ｅ１８以上１Ｅ２１／ｃｃ以下である。不純物濃度ピーク３３２は、酸化物半導体部１１３の上層の絶縁体層１１７中に位置する。絶縁体層１１７は、上部絶縁体層の例である。不純物濃度ピーク３３２の位置は、不純物イオンの加速電圧を制御することが調整することができる。また、不純物濃度の値は、注入量を制御することで調整できる。一例において、不純物濃度ピーク３３２と積層方向における酸化物半導体部２３１の中央との距離は、酸化物半導体部１１３の厚み以上である。
図１０Ａに示す構成例は、酸化物半導体部１１３より上層の絶縁体層１１７中に、不純物濃度ピークを示す。そのため、製造工程におけるエッチング液の酸化物半導体部への影響を低減することができる。特に、不純物としてＢ（ボロン）を使用することで、より大きな低減効果を得ることができる。
図９Ａ及び１０Ａを参照して説明した構成例は、それぞれ、一つのみの不純物濃度ピークを示す。他の構成例の不純物濃度は、複数のピーク（極大値）を示してもよい。全てのピークは、酸化物半導体部の外側に位置する。
図１０Ｂは、二つのピークを示す不純物濃度プロファイルの例を示す。不純物濃度プロファイル３３３が示すピークは二つであり、一つは層間絶縁膜１１２中に位置し、もう一方は絶縁体層１１７中に位置する。これにより、酸化物半導体に対する下層側及び上層側からの好ましくない影響を抑制することができる。異なる加速電圧における２回の不純物イオン注入を行うことで、これら二つのピークを示す不純物濃度プロファイルを形成できる。
図３、５、９Ａ、１０Ａ及び１０Ｂに示す例において、ＴＦＴのゲート絶縁体部は、表示領域全域を覆う絶縁体層の一部である。他の例は、ゲート絶縁体層を成膜した後、エッチングによってゲート絶縁体部を形成してもよい。ゲート絶縁体部の絶縁材料は、その周囲の上部絶縁体層、例えば層間絶縁膜、の絶縁材料と異なっていてもよい。低抵抗化領域は、上部絶縁体層と直接接触している。
［キャリア濃度プロファイル］
次に、酸化物半導体層の面内方向におけるキャリア濃度プロファイルを説明する。面内方向は、基板面主面に平行な方向であって、積層方向に対して垂直である、まず、キャリア濃度と、ｎ型半導のＳＣＭ（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ）分析した際のｄＣ/ｄＶ信号との関係を説明する。ここで、Ｃはスキャンする導電性探針と酸化物半導体の間に形成される局所的なＭＯＳ容量であり、Ｖは導電性探針に印加される電圧である。
図１１は、ｎ型半導体をＳＣＭ分析した際のｄＣ／ｄＶ信号と、キャリア濃度と関係を模式的に示す。横軸はキャリア濃度を示し、縦軸はｄＣ／ｄＶ信号値を示す。ｄＣ／ｄＶ信号値は、高キャリア濃度（Ｎ＋）と低キャリア濃度（Ｎ－）の双方において、０に近づく。ｄＣ／ｄＶ信号値は、高キャリア濃度と低キャリア濃度の間のキャリア濃度において、負である。
ｄＣ／ｄＶ信号値は、低キャリア濃度（Ｎ－）から高キャリア濃度（Ｎ＋）に向かって、徐々に減少し、特定のキャリア濃度において最小値を示した後、徐々に増加する。最小値を示すキャリア濃度は、ｎ型半導体の材料に依存する。
図１２は、本明細書の一実施形態における、酸化物半導体層におけるｄＣ／ｄＶ信号値の変化を示す。酸化物半導体の例として、ＩＧＺＯが使用されている。図１２は、トップゲート構造を有する酸化半導体ＴＦＴの、トップゲート電極の一端近傍のｄＣ／ｄＶ信号値の変化を示す。
酸化物半導体ＴＦＴは、下部絶縁体層４０１上に積層されたＩＧＺＯ層４０２、ＩＧＺＯ層４０２上に積層されたゲート絶縁体層４０３、及びゲート絶縁体層４０３上に積層されたゲート電極部４０４を含む。
図１２のグラフトップゲート電極信号４１１及びｄＣ／ｄＶ信号値４１３を示す。上述のように、ｄＣ／ｄＶ信号値は、キャリア濃度を表す。横軸は、チャネル方向の長さを示し、縦軸は、ｄＣ／ｄＶ信号値を示す。ｄＣ／ｄＶ信号値４１３は、トップゲート電極部４０４の外側において、遷移領域４１５及び高キャリア濃度領域４１６を含む。ｄＣ／ｄＶ信号値４１３は、トップゲート電極の端４０５から内側に向かって徐々に増加して、０に近づく。
高キャリア濃度領域４１６は、例えば、１Ｅ１９／ｃｃ以上、１Ｅ２１／ｃｃ以下のキャリア濃度の範囲である。遷移領域４１５は、高キャリア濃度領域４１６とトップゲート電極部４０４の端との間に存在する。また、遷移領域４１５の長さは、例えば０．２ミクロン以上２．５ミクロン以下である。
遷移領域は、トップゲート電極の端４０５からソース・ドレイン電極へ向かう方向のＩＧＺＯ中のキャリア濃度分布において、低濃度から高濃度へ変化する領域である。図１２に示すように、ｄＣ／ｄＶ信号値の最小値は、平面視においてトップゲート電極部４０４の外側にあり、さらに、遷移領域４１５内に存在する。トップゲート電極の端４０５から遷移領域４１５を示すキャリア濃度プロファイルは、酸化物半導体ＴＦＴのより適切な特性を示すことができる。
図１３は、本明細書の一実施形態における、酸化物半導体層におけるｄＣ／ｄＶ信号値の変化を示す。酸化物半導体の例として、ＩＧＺＯが使用されている。図１３は、トップゲート構造を有する酸化半導体ＴＦＴの、トップゲート電極の一端近傍のｄＣ／ｄＶ信号値の変化を示す。酸化物半導体ＴＦＴの構造は、図１２に示す例と同様である。
図１３のグラフトップゲート電極信号４５１及びｄＣ／ｄＶ信号値４５３を示す。横軸は、チャネル方向の長さを示し、縦軸は、ｄＣ／ｄＶ信号値を示す。ｄＣ／ｄＶ信号値４５３は、トップゲート電極部４０４の外側において、遷移領域４５５及び高キャリア濃度領域４５６を含む。ｄＣ／ｄＶ信号値４５３は、トップゲート電極の端４０５から内側に向かって略一定値を示す。
高キャリア濃度領域４５６は、例えば、１Ｅ１９／ｃｃ以上、１Ｅ２１／ｃｃ以下のキャリア濃度の範囲である。遷移領域４５５は、高キャリア濃度領域４５６とトップゲート電極部４０４の端との間に存在する。また、遷移領域４５５の長さは、例えば０．２ミクロン以上２．５ミクロン以下である。
遷移領域は、トップゲート電極の端４０５からソース・ドレイン電極へ向かう方向のＩＧＺＯ中のキャリア濃度分布において、低濃度から高濃度へ変化する領域である。図１３に示すように、ｄＣ／ｄＶ信号値の最小値は、平面視においてトップゲート電極部４０４の外側にあり、さらに、遷移領域４５５内に存在する。トップゲート電極の端４０５から遷移領域４５５を示すキャリア濃度プロファイルは、酸化物半導体ＴＦＴのより適切な特性を示すことができる。なお、図１２及び１３を参照して説明したキャリア濃度プロファイルと図９Ａ及び１０Ａを参照して説明した不純物濃度プロファイルの一方のみが成立していてもよい。
以上、本開示の実施形態を説明したが、本開示が上記の実施形態に限定されるものではない。当業者であれば、上記の実施形態の各要素を、本開示の範囲において容易に変更、追加、変換することが可能である。ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、ある実施形態の構成に他の実施形態の構成を加えることも可能である。
１ ＯＬＥＤ表示装置、１０ ＴＦＴ基板、３１ 走査ドライバ、３２ エミッションドライバ、１０１ 絶縁基板、１０２ 低温ポリシリコン部、１０６ 絶縁体層、１０７ ゲート電極部、１１１ 下部電極部、１１３ 酸化物半導体部、１１４ チャネル領域、１１５、１１６ ソース／ドレイン領域、１１７ 絶縁体層、１１９ ゲート電極部、１２０ 上部電極部、１２２、１２３ ソース／ドレイン電極部、１３４ ＯＬＥＤ素子、１４１ 低温ポリシリコンＴＦＴ、１４２ 酸化物半導体ＴＦＴ、１４３ 保持容量、１４４ ＯＬＥＤ素子

Claims (10)

  1. 薄膜トランジスタ基板であって、
    絶縁性基板と、
    酸化物半導体薄膜トランジスタのトップゲート電極部を含む導体層と、
    前記トップゲート電極部の下の前記酸化物半導体薄膜トランジスタのチャネル領域を含む、酸化物半導体層と、
    前記導体層と前記酸化物半導体層との間の上部絶縁体層と、
    を含み、
    前記酸化物半導体層は、前記チャネル領域より低抵抗の低抵抗化領域を含み、
    前記低抵抗化領域は、基板面内方向において前記チャネル領域を挟み、前記低抵抗化領域の低抵抗化要因不純物を含み、
    積層方向における前記低抵抗化要因不純物の濃度プロファイルは、１以上のピークを示し、
    前記１以上のピークは、前記酸化物半導体層の外側に存在する、
    薄膜トランジスタ基板。
  2. 請求項１に記載の薄膜トランジスタ基板であって、
    前記１以上のピークの一つのピークは、前記上部絶縁体層内に存在する、
    薄膜トランジスタ基板。
  3. 請求項１に記載の薄膜トランジスタ基板であって、
    前記酸化物半導体層の下の下部絶縁体層をさらに含み、
    前記１以上のピークの一つのピークは、前記下部絶縁体層内に存在する、
    薄膜トランジスタ基板。
  4. 請求項３に記載の薄膜トランジスタ基板であって、
    前記１以上のピークは、第１のピーク及び第２のピークで構成され、
    前記一つのピークは、前記第１のピークであり、
    前記第２のピークは、前記上部絶縁体層内に存在する、
    薄膜トランジスタ基板。
  5. 請求項１に記載の薄膜トランジスタ基板であって、
    前記１以上のピークにおいて前記酸化物半導体層に最も近いピークの位置と、前記酸化物半導体層の前記積層方向における中心との距離は、前記酸化物半導体層の厚み以上である、
    薄膜トランジスタ基板。
  6. 請求項１に記載の薄膜トランジスタ基板であって、
    前記低抵抗化要因不純物は、ボロンである、
    薄膜トランジスタ基板。
  7. 請求項３に記載の薄膜トランジスタ基板であって、
    前記下部絶縁体層より下層に位置し、ポリシリコン薄膜トランジスタのチャネル領域を含むポリシリコン層と、
    前記ポリシリコン層と前記下部絶縁体層との間の、水素含有シリコン窒化物層と、
    をさらに含む、
    薄膜トランジスタ基板。
  8. 請求項１に記載の薄膜トランジスタ基板であって、
    前記低抵抗化領域は、前記トップゲート電極部の端から外側の遷移領域を含み、
    前記遷移領域において、キャリア濃度は、前記チャネル領域から離れるにつれて増加する、
    薄膜トランジスタ基板。
  9. 請求項８に記載の薄膜トランジスタ基板であって、
    前記遷移領域のＳＣＭ分析のｄＣ／ｄＶ信号値は、負の値の最小値を示す、
    薄膜トランジスタ基板。
  10. 請求項８に記載の薄膜トランジスタ基板であって、
    前記酸化物半導体層の下の下部絶縁体層と、
    前記下部絶縁体層より下層に位置し、ポリシリコン薄膜トランジスタのチャネル領域を含むポリシリコン層をさらに含む、
    薄膜トランジスタ基板。
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