JP7464400B2 - 薄膜デバイス - Google Patents

Description

本開示は、薄膜デバイスに関する。

低温ポリシリコン薄膜トランジスタ（ＬＴＰＳ ＴＦＴ）と、酸化物半導体ＴＦＴとを、一つの画素回路に組み込む技術が、実用化されている。以下、この技術をＨＴＤ（Ｈｙｂｒｉｄ ＴＦＴ Ｄｉｓｐｌａｙ）技術と呼ぶ。ＨＴＤ技術は、移動度が高い低温ポリシリコンＴＦＴと、リーク電流が少ない酸化物半導体ＴＦＴの双方を画素回路に組み込むことで、表示品質の向上と消費電力の低減を図る。

例えば、特許文献１及び特許文献２は、ＨＴＤ技術を開示している。いずれの特許文献も、ビアホール（コンタクトホール）と金属配線とを用いて、低温ポリシリコンＴＦＴのソース／ドレインと、酸化物半導体ＴＦＴのソース／ドレインとを接続している。

米国特許出願公開第２０１５／００５５０５１号 米国特許出願公開第２０１８／０２４０８５５号 米国特許出願公開第２０１７／０１５５０００号 米国特許出願公開第２０１８／０１２２８３５号

上述のように、ビアホールと金属配線とにより、低温ポリシリコンＴＦＴのソース／ドレインと、酸化物半導体ＴＦＴのソース／ドレインとの間のコンタクトを得る場合、画素回路内に多数のビアホールが必要となる。ビアホールは多くの面積を必要とし、また、ビアホールと他の要素との間の設計マージンも必要とする。そのため、ビアホールの増加が、高精細化の妨げとなる。ポリシリコン素子と酸化物半導体素子とを含む表示装置と異なる薄膜デバイスにおいても同様に、ビアホールの増加は回路サイズの縮小を妨げる。

本開示の一態様の薄膜デバイスは、ポリシリコン素子と、酸化物半導体素子と、を含む。前記ポリシリコン素子は、低抵抗ポリシリコンからなる第１部分を含む。前記酸化物半導体素子は、低抵抗酸化物半導体からなる第２部分を含む。前記第１部分と前記第２部分とは、互いに重なるように積層され、接続されている。

本開示の一態様の薄膜デバイスの製造方法は、高抵抗ポリシリコンからなる第３部分と低抵抗ポリシリコンからなる第４部分とを含む、ポリシリコン膜を形成し、高抵抗酸化物半導体からなる第５部分と、低抵抗酸化物半導体からなり、前記第４部分と重るように積層され接続されている第６部分と、を含む、酸化物半導体膜を形成する、ことを含む。

本開示の一態様によれば、ポリシリコン素子と酸化物半導体素子とを含む回路のサイズを縮小できる。

ＯＬＥＤ表示装置の構成例を模式的に示す。 画素回路の構成例を示す。 画素回路の他の構成例を示す。 画素回路の他の構成例を示す。 互いのソース／ドレインが直接に接触している低温ポリシリコンＴＦＴ及び酸化物半導体ＴＦＴの断面構造を示す。 図３に示す構成例の製造方法の一例を示すフローチャートである。 コンタクト抵抗をより低くするためのプロセス例を説明する図である。 コンタクト抵抗をより低くするための他のプロセス例を説明する図である。 コンタクト抵抗をより低くするための他のプロセス例を説明する図である。 互いのソース／ドレインが直接に接触している低温ポリシリコンＴＦＴ及び酸化物半導体ＴＦＴの断面構造を示す。 図７に示す構成例の製造方法の一例のフローチャートである。 互いのソース／ドレインが金属膜を介して接続されている低温ポリシリコンＴＦＴ及び酸化物半導体ＴＦＴの断面構造を示す。 図９に示す構成例の製造方法の一例のフローチャートである。 互いのソース／ドレインがビアを介して接続されている低温ポリシリコンＴＦＴ及び酸化物半導体ＴＦＴの断面構造を示す。 互いのソース／ドレインがビアを介して接続されている低温ポリシリコンＴＦＴ及び酸化物半導体ＴＦＴの断面構造を示す。 図１１Ａに示す構成例の製造方法の一例のフローチャートである。 図１１Ｂに示す構成例の製造方法の一例のフローチャートである。 互いのソース／ドレインがビアを介して接続されている低温ポリシリコンＴＦＴ及び酸化物半導体ＴＦＴの断面構造を示す。 図１３に示す構成例の製造方法の一例のフローチャートである。 互いのソース／ドレインがビアを介して接続されている低温ポリシリコンＴＦＴ及び酸化物半導体ＴＦＴの断面構造を示す。 図１５に示す構成例の製造方法の一例のフローチャートである。 互いのソース／ドレインが積層されたビア及び金属膜により接続されている低温ポリシリコンＴＦＴ及び酸化物半導体ＴＦＴの断面構造を示す。 図１７に示す構成例の製造方法の一例のフローチャートである。 互いのソース／ドレインがビアを介して接続されている低温ポリシリコンＴＦＴ及び酸化物半導体ＴＦＴの断面構造を示す。 図１９に示す構成例の製造方法の一例のフローチャートである。 互いのソース／ドレインがビアを介して接続されている、低温ポリシリコンＴＦＴ及び酸化物半導体ＴＦＴの断面構造を示す。 図２１に示す構成例の製造方法の一例のフローチャートである。 互いのソース／ドレインが直接に接触している低温ポリシリコンＴＦＴ及び酸化物半導体ＴＦＴの断面構造を示す。 互いのソース／ドレインがビアを介して接続されている低温ポリシリコンＴＦＴ及び酸化物半導体ＴＦＴの断面構造を示す。 互いのソース／ドレインが直接に接触している低温ポリシリコンＴＦＴ及び酸化物半導体ＴＦＴの断面構造を示す。 図２５に示す構成例の製造方法の一例のフローチャートである。 互いのソース／ドレインが直接に接触している低温ポリシリコンＴＦＴ及び酸化物半導体ＴＦＴの断面構造を示す。 図２７に示す構成例の製造方法の一例のフローチャートである。

以下、添付図面を参照して本発明の実施形態を説明する。本実施形態は本発明を実現するための一例に過ぎず、本発明の技術的範囲を限定するものではないことに注意すべきである。各図において共通の構成については同一の参照符号が付されている。説明をわかりやすくするため、図示した物の寸法、形状については、誇張して記載している場合もある。

［概要］
以下において、薄膜デバイスの例として、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）表示装置を説明する。本開示のＯＬＥＤ表示装置は、画素回路内及び／又は周辺回路内に、低温ポリシリコン薄膜トランジスタ（ＬＴＰＳ ＴＦＴ）と酸化物半導体ＴＦＴとを含み、それらのソース／ドレインが（物理的に）接続されている。

具体的には、低温ポリシリコンＴＦＴは低抵抗化されたポリシリコン（低抵抗ポリシリコン）で形成されているソース／ドレインを含み、酸化物半導体ＴＦＴは低抵抗化された酸化物半導体（低抵抗酸化物半導体）で形成されているソース／ドレインを含む。低抵抗化されたソース／ドレインのシート抵抗は、一般に、１０Ωから１００ｋΩの範囲内であり、例えば、数十Ωから数十ｋΩの範囲内にある。低抵抗化されていない（高抵抗）チャネルのシート抵抗は、一般に、１ＭΩから１０ＧΩの範囲内にあり、例えば数ＭΩから数ＧΩの範囲内にある。

低温ポリシリコンＴＦＴのソース／ドレインと酸化物半導体ＴＦＴのソース／ドレインとは、少なくとも部分的に積層方向において見て重なっており、直接又は導体を介して接続されている。二つのＴＦＴのソース／ドレインをつなぐ導体は、例えば、金属又は低抵抗化された半導体である。

低温ポリシリコンＴＦＴのソース／ドレインと酸化物半導体ＴＦＴのソース／ドレインとを、二つのビアホール（コンタクトホール）と金属膜により接続する構成においては、二つのビアホールにより回路面積が大きくなる。具体的には、ビアホールは多くの面積を必要とし、また、ビアホールと他の要素との間の設計マージンも必要とする。そのため、ビアホールの増加が、高精細化の妨げとなる。本開示の構成は、低温ポリシリコンＴＦＴと酸化物半導体ＴＦＴのソース／ドレインを接続するためのビアホールを低減して、回路面積を小さくすることができる。

ポリシリコン素子と酸化物半導体素子とを含む表示装置と異なる薄膜デバイスにおいても同様に、ビアホールの増加は回路サイズの縮小を妨げる。したがって、低温ポリシリコンＴＦＴと酸化物半導体ＴＦＴの上記接続方法は、他の半導体素子の接続に適用することができる。一方は、低抵抗ポリシリコンからなる導体部分（第１部分）を含むポリシリコン素子であり、他方は低抵抗酸化物半導体からなる導体部分（第２部分）を含む酸化物半導体素子である。二つの導体部分は互いに重るように積層され、接続されている。二つの導体部分は、直接又は導体を介して接続されている。ポリシリコン素子は、低温ポリシリコンでなくてもよい。

酸化物半導体は、フッ化水素（ＨＦ）に対して耐性が低い。例えば、低温ポリシリコンＴＦＴのソース／ドレイン表面（コンタクト領域）のシリコン酸化物をエッチングするためにＨＦ処理を行うと、酸化物半導体の露出している部分もエッチングされてしまう。低温ポリシリコンＴＦＴのソース／ドレインのコンタクト領域上に酸化物半導体膜を形成することで、ＨＦ処理を不要としてもよい。

＜実施形態１＞
［表示装置構成］
図１は、ＯＬＥＤ表示装置１の構成例を模式的に示す。ＯＬＥＤ表示装置１は、ＯＬＥＤ素子が形成されるＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）基板１０と、有機発光素子を封止する封止基板２０と、ＴＦＴ基板１０と封止基板２０とを接合する接合部（ガラスフリットシール部）３０を含んで構成されている。ＴＦＴ基板１０と封止基板２０との間には、例えば、乾燥窒素が封入されており、接合部３０により封止されている。封止基板２０及び接合部３０は封止構造部の一つであり、他の例として、封止構造部は、例えば薄膜封止構造（ＴＦＥ：Ｔｈｉｎ Ｆｉｌｍ Ｅｎｃａｐｓｕｌａｔｉｏｎ）を有してもよい。

ＴＦＴ基板１０の表示領域２５の外側のカソード電極形成領域１４の周囲に、走査ドライバ３１、エミッションドライバ３２、保護回路３３、ドライバＩＣ３４、デマルチプレクサ３６が配置されている。ドライバＩＣ３４は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）３５を介して外部の機器と接続される。走査ドライバ３１、エミッションドライバ３２、保護回路３３は、ＴＦＴ基板１０に形成された周辺回路である。

走査ドライバ３１はＴＦＴ基板１０の走査線を駆動する。エミッションドライバ３２は、エミッション制御線を駆動して、各画素の発光期間を制御する。ドライバＩＣ３４は、例えば、異方性導電フィルム（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）を用いて実装される。

ドライバＩＣ３４は、走査ドライバ３１及びエミッションドライバ３２に電源及びタイミング信号（制御信号）を与える。さらに、ドライバＩＣ３４は、デマルチプレクサ３６に、電源及びデータ信号を与える。

デマルチプレクサ３６は、ドライバＩＣ３４の一つのピンの出力を、ｄ本（ｄは２以上の整数）のデータ線に順次出力する。デマルチプレクサ３６は、ドライバＩＣ３４からのデータ信号の出力先データ線を、走査期間内にｄ回切り替えることで、ドライバＩＣ３４の出力ピン数のｄ倍のデータ線を駆動する。

［画素回路構成］
ＴＦＴ基板１０上には、複数の副画素（単に画素とも呼ぶ）のアノード電極にそれぞれ供給する電流を制御する複数の画素回路が形成されている。図２Ａは、画素回路の構成例を示す。各画素回路は、駆動トランジスタＴ１と、選択トランジスタＴ２と、エミッショントランジスタＴ３と、保持容量Ｃ１とを含む。画素回路は、ＯＬＥＤ素子Ｅ１の発光を制御する。トランジスタは、ＴＦＴである。

選択トランジスタＴ２は副画素を選択するスイッチである。選択トランジスタＴ２はｎチャネル型酸化物半導体ＴＦＴであり、ゲート端子は、走査線１６に接続されている。ソース端子は、データ線１５に接続されている。ドレイン端子は、駆動トランジスタＴ１のゲート端子に接続されている。

駆動トランジスタＴ１はＯＬＥＤ素子Ｅ１の駆動用のトランジスタ（駆動ＴＦＴ）である。駆動トランジスタＴ１はｐチャネル型低温ポリシリコンＴＦＴであり、そのゲート端子は選択トランジスタＴ２のドレイン端子に接続されている。駆動トランジスタＴ１のソース端子は電源線１８（Ｖｄｄ）に接続されている。ドレイン端子は、エミッショントランジスタＴ３のソース端子に接続されている。駆動トランジスタＴ１のゲート端子とソース端子との間に保持容量Ｃ１が形成されている。

エミッショントランジスタＴ３は、ＯＬＥＤ素子Ｅ１への駆動電流の供給と停止を制御するスイッチである。エミッショントランジスタＴ３はｎチャネル型酸化物半導体ＴＦＴであり、ゲート端子はエミッション制御線１７に接続されている。エミッショントランジスタＴ３のソース端子は駆動トランジスタＴ１のドレイン端子に接続されている。エミッショントランジスタＴ３のドレイン端子は、ＯＬＥＤ素子Ｅ１に接続されている。

次に、画素回路の動作を説明する。走査ドライバ３１が走査線１６に選択パルスを出力し、選択トランジスタＴ２をオン状態にする。データ線１５を介してドライバＩＣ３４から供給されたデータ電圧は、保持容量Ｃ１に格納される。保持容量Ｃ１は、格納された電圧を、１フレーム期間を通じて保持する。保持電圧によって、駆動トランジスタＴ１のコンダクタンスがアナログ的に変化し、駆動トランジスタＴ１は、発光階調に対応した順バイアス電流をＯＬＥＤ素子Ｅ１に供給する。

エミッショントランジスタＴ３は、駆動電流の供給経路上に位置する。エミッションドライバ３２は、エミッション制御線１７に制御信号を出力して、エミッショントランジスタＴ３のオンオフを制御する。エミッショントランジスタＴ３がオン状態のとき、駆動電流がＯＬＥＤ素子Ｅ１に供給される。エミッショントランジスタＴ３がオフ状態のとき、この供給が停止される。エミッショントランジスタＴ３のオンオフを制御することにより、１フレーム周期内の点灯期間（デューティ比）を制御することができる。

図２Ｂは、画素回路の他の構成例を示す。当該画素回路は、図２ＡのエミッショントランジスタＴ３に代えて、リセットトランジスタＴ４を有する。リセットトランジスタＴ４は、ｎチャネル型酸化物半導体ＴＦＴである。リセットトランジスタＴ４は、基準電圧供給線１１とＯＬＥＤ素子Ｅ１のアノードとの電気的接続を制御する。リセットトランジスタＴ４のゲート端子にリセット制御線１９からリセット制御信号が供給されることによりこの制御が行われる。なお、リセットトランジスタＴ４は、様々な目的で使用することができる。

図２Ｃは、画素回路の他の構成例を示す。当該画素回路は、ｎチャネル型のトランジスタＴ１からＴ７を含む。トランジスタＴ２のゲート端子にＶｓｃａｎ２信号が入力される。選択トランジスタＴ２を介して、保持容量Ｃ１にデータ電圧が与えられる。トランジスタＴ４及びＴ６のゲートにＶｓｃａｎ１信号が入力される。トランジスタＴ４及びＴ６は、ＯＬＥＤ素子Ｅ１のアノードにＶｒｅｆを与え、保持容量Ｃ１に閾値電圧を設定する。トランジスタＴ３及びＴ５のゲートには、それぞれ、信号Ｖｅｍ１及びＶｅｍ２が入力され、ＯＬＥＤ素子Ｅ１の発光の有無を制御する。

例えば、駆動トランジスタＴ１は低温ポリシリコンＴＦＴであり、トランジスタＴ６は酸化物半導体ＴＦＴである。他のトランジスタは、それぞれ、低温ポリシリコンＴＦＴ又は酸化物半導体ＴＦＴである。駆動トランジスタＴ１のソース／ドレインと、トランジスタＴ６のソース／ドレインとが、接続されている。なお、図２Ａ、２Ｂ及び２Ｃの画素回路は例であって、画素回路は他の回路構成を有してよい。

以上説明した画素回路は、互いのソース／ドレインが接続される低温ポリシリコンＴＦＴ及び酸化物半導体ＴＦＴを含む。本明細書で説明する接続構成により、ビアホールの数を低減し、高精細化に寄与することができる。

［低温ポリシリコンＴＦＴと酸化物半導体ＴＦＴの接続］
以下において、相互接続された、低温ポリシリコンＴＦＴ及び酸化物半導体ＴＦＴの構成例を説明する。以下に説明する例において、酸化物半導体はＩＧＺＯ（Ｉｎｄｉｕｍ Ｇａｌｌｉｕｍ Ｚｉｎｃ Ｏｘｉｄｅ）であるとする。本明細書で説明する構成は、他の酸化物半導体の素子に適用することができる。

図３は、互いのソース／ドレインが直接に接触している低温ポリシリコンＴＦＴ５１０及び酸化物半導体ＴＦＴ５６０の断面構造を示す。樹脂又はガラスで形成された可撓性又は不撓性の絶縁基板１０１上に低温ポリシリコンＴＦＴ５１０及び酸化物半導体ＴＦＴ５６０が形成されている。

低温ポリシリコンＴＦＴ５１０は、ソース／ドレイン１０５及び１０７と、面内方向においてソース／ドレイン１０５及び１０７間のチャネル１０３を含む。ソース／ドレイン１０５及び１０７は、高濃度不純物ドーピングにより低抵抗化された低温ポリシリコンで形成されている。チャネル１０３は、低抵抗化されていない低温ポリシリコン（高抵抗低温ポリシリコン）で形成されている。

ソース／ドレイン１０５及び１０７並びにチャネル１０３（半導体膜）は、低温ポリシリコン層に含まれる。低温ポリシリコン層は、絶縁基板１０１の上に（直接）形成されている。図３の例においてソース／ドレイン１０５及び１０７並びにチャネル１０３は絶縁基板１０１に接触しているが、これらの間に他の絶縁層（例えばシリコン窒化層）が存在してもよい。

低温ポリシリコンＴＦＴ５１０は、さらに、ゲート１２３と、積層方向においてゲート１２３とチャネル１０３との間に存在するゲート絶縁膜１１５を含む。チャネル１０３、ゲート絶縁膜１１５及びゲート１２３は、この順で下から（基板側から）並ぶように積層されており、ゲート絶縁膜１１５は、チャネル１０３及びゲート１２３と接触している。ゲート１２３は金属で形成され金属層Ｍ１に含まれる。ゲート絶縁膜１１５は、本例においてシリコン酸化物で形成され、シリコン酸化物層ＳｉＯ＿１に含まれる。図３の例において、低温ポリシリコンＴＦＴ５１０はトップゲート構造を有するが、ボトムゲート構造を有してもよい。

酸化物半導体ＴＦＴ５６０は、ソース／ドレイン１１１及び１１３と、面内方向においてソース／ドレイン１１１及び１１３間のチャネル１０９を含む。ソース／ドレイン１１１及び１１３は、低抵抗化されたＩＧＺＯで形成されている。チャネル１０９は、低抵抗化されていないＩＧＺＯ（高抵抗ＩＧＺＯ）で形成されている。

ソース／ドレイン１１１及び１１３並びにチャネル１０９（半導体膜）は酸化物半導体層に含まれる。酸化物半導体層は、絶縁基板１０１の上に（直接）形成されている。図３の例においてソース／ドレイン１１１及び１１３並びにチャネル１０９は絶縁基板１０１に接触しているが、これらの間に他の絶縁層（例えばシリコン窒化層）が存在してもよい。

酸化物半導体ＴＦＴ５６０は、さらに、ゲート１２５と、積層方向においてゲート１２５とチャネル１０９との間に存在するゲート絶縁膜１１７を含む。チャネル１０９、ゲート絶縁膜１１７及びゲート１２５は、この順で下から（基板側から）並ぶように積層されており、ゲート絶縁膜１１７は、チャネル１０９及びゲート１２５と接触している。ゲート１２５は金属で形成され、金属層Ｍ２に含まれる。ゲート絶縁膜１１７は、本例においてシリコン酸化物で形成され、シリコン酸化物層ＳｉＯ＿２に含まれる。図３の例において、酸化物半導体ＴＦＴ５６０はトップゲート構造を有するが、ボトムゲート構造を有してもよい。

低温ポリシリコンＴＦＴ５１０のソース／ドレイン１０５と酸化物半導体ＴＦＴ５６０のソース／ドレイン１１３は、接続部１５０において接続されている。接続部１５０において、低温ポリシリコンＴＦＴ５１０のソース／ドレイン１０５の一部（第１部分）と、酸化物半導体ＴＦＴ５６０のソース／ドレイン１１３の一部（第２部分）とが、互いに重なるように積層されている。これら部分は、積層方向において見て重なっており、かつ、（直接）接触している。図３の例において、酸化物半導体ＴＦＴ５６０のソース／ドレイン１１３の端部が、低温ポリシリコンＴＦＴ５１０のソース／ドレイン１０５の端部の上にある。

層間絶縁膜１１９は、低温ポリシリコンＴＦＴ５１０のソース／ドレイン１０７、ゲート１２３、ソース／ドレイン１０５の一部、及び、酸化物半導体ＴＦＴ５６０のソース／ドレイン１１３の一部を覆い、これらに接触している。層間絶縁膜１１９は、本例において、シリコン酸化物で形成され、シリコン酸化物層ＳｉＯ＿２に含まれる。

層間絶縁膜１２１は、酸化物半導体ＴＦＴ５６０のソース／ドレイン１１３の一部、ゲート１２５、ソース／ドレイン１１１の一部を覆い、これらに接触している。層間絶縁膜１２１は、本例において、シリコン酸化物で形成され、シリコン酸化物層ＳｉＯ＿３に含まれる。図３に示す構成例において、層間絶縁膜１１９はシリコン酸化物層ＳｉＯ＿２からなる単層構造を有するが、下から（絶縁基板１０１側から）、シリコン酸化物層及びシリコン窒化物層の順で積層された多層構造を有してもよい。

電極１２９は層間絶縁膜１２１上に形成され、層間絶縁膜１１９、１２１に形成されたビアホールを介して、低温ポリシリコンＴＦＴ５１０のソース／ドレイン１０７に接続されている。ビアホール内のビアは、電極１２９とソース／ドレイン１０７とを相互接続している。電極１２９とビアは同一の金属で形成されている。電極１２９は、金属で形成され、金属層Ｍ３に含まれる。

電極１２７は層間絶縁膜１２１上に形成され、層間絶縁膜１２１に形成されたビアホールを介して、酸化物半導体ＴＦＴ５６０のソース／ドレイン１１１に接続されている。ビアホール内のビアは、電極１２７とソース／ドレイン１１１とを相互接続している。電極１２７とビアは同一の金属で形成されている。電極１２７は、金属で形成され、金属層Ｍ３に含まれる。なお、絶縁層はシリコン酸化物と異なる材料、例えば、シリコン窒化物で形成されてもよい。

［製造方法］
次に図３に示すＴＦＴ５１０及び５６０の製造方法を説明する。図４は、これらの製造方法の一例を示すフローチャートである。製造方法は、絶縁基板１０１上に低温ポリシリコン層を形成する（Ｓ１０１）。具体的には、例えばＣＶＤ法によってアモルファスシリコンを堆積し、エキシマレーザアニールにより結晶化して、（低温）ポリシリコン膜を形成する。フォトリソグラフィによるパターニングによってポリシリコン膜は島状に加工される。

次に、製造方法は、ＣＶＤ法等によりシリコン酸化物層ＳｉＯ＿１を成膜する（Ｓ１０２）。さらに、スパッタ法等により金属層Ｍ１を成膜し、金属層Ｍ１とシリコン酸化物層ＳｉＯ＿１とを同時に、フォトリソグラフィによりパターニングする（Ｓ１０３）。次に、製造方法は、ゲート１２３（金属層Ｍ１）をマスクとして使用してポリシリコン膜のソース／ドレイン領域に不純物を注入し、不純物の活性化を行う。さらに、水素化処理によってダングリングボンドを終端する（Ｓ１０４）。

次に、製造方法は、スパッタ法等によりＩＧＺＯ層を成膜し、フォトリソグラフィによりパターニングを行う（Ｓ１０５）。次に、製造方法は、シリコン酸化物層ＳｉＯ＿２を成膜する（Ｓ１０６）。次に、製造方法は、スパッタ法等により金属層Ｍ２を成膜し、フォトリソグラフィによりパターニングを行う（Ｓ１０７）。ゲート１２３及び１２５の材料は任意であり、例えば、Ｍｏ、Ｗ、Ｎｂ、Ａｌ等が使用される。ゲート１２３及び１２５は、単層構造又は多層構造を有し得る。

次に、製造方法は、ＣＶＤ法等によりシリコン酸化物層ＳｉＯ＿２をフォトリソグラフィによりパターニングする（Ｓ１０８）。次に、製造方法は、金属層Ｍ２（ゲート１２５）をマスクとして使用して、ＩＧＺＯ層のソース／ドレイン領域を低抵抗化する（Ｓ１０９）。低抵抗化は、例えば、ＩＧＺＯ層のソース／ドレイン領域をＨｅプラズマにさらす。低抵抗化は、Ｂ、Ａｒ、Ｈ等のイオン注入により行ってもよい。次に、製造方法は、シリコン酸化物層ＳｉＯ＿３を成膜する（Ｓ１１０）。次に、製造方法は、シリコン酸化物層ＳｉＯ＿２、ＳｉＯ＿３において異方性エッチングを行い、ビアホールを形成する（Ｓ１１１）。

次に、製造方法は、スパッタ法等によって、金属層Ｍ３を成膜し、フォトリソグラフィによるパターニングを行う（Ｓ１１２）。金属層Ｍ３は、電極１２７及び１２９を含み、さらに、電極１２７及び１２９をそれぞれ、酸化物半導体ＴＦＴのソース／ドレイン１１１及び低温ポリシリコンＴＦＴのソース／ドレイン１０７と接続するビア（ビアホールの内側の部分）を含む。

電極１２７及び１２９は、例えば、Ｔｉ／Ａｌ／Ｔｉ等の導電膜を堆積し、パターニングを行うことで形成する。電極１２７及び１２９は単層構造を有してもよく、上記金属材料と異なる金属材料で形成されてもよい。

図３に示す構成例において、低温ポリシリコンＴＦＴ５１０の低抵抗ＬＴＰＳ部分と酸化物半導体ＴＦＴ５６０の低抵抗ＩＧＺＯ部分とが接続部１５０において直接に接触している。これらの界面のコンタクト抵抗をより低くするためのプロセス（製造方法）の例を説明する。図５は、上記コンタクト抵抗をより低くするためのプロセス例を説明する図である。

製造方法は、低温ポリシリコン層に不純物を注入してソース／ドレイン１０５を形成した後、アルゴンガス（Ａｒガス）のみにより、酸化物半導体層ＩＧＺＯ＿１（第１酸化物半導体膜）をスパッタ法により成膜する（Ｓ３０１）。酸化物半導体層ＩＧＺＯ＿１は、ソース／ドレイン１０５の表面を覆う。

次に、製造方法は、アルゴンガス及び酸素ガス（Ａｒガス及び０₂ガス）により、酸化物半導体層ＩＧＺＯ＿２（第２酸化物半導体膜）をスパッタ法により成膜し、フォトリソグラフィにより酸化物半導体層ＩＧＺＯ＿１及びＩＧＺＯ＿２をパターニングする（Ｓ３０２）。次に、製造方法は、Ｈｅプラズマによって酸化物半導体層ＩＧＺＯ＿１及びＩＧＺＯ＿２の一部を低抵抗化してソース／ドレイン１１３を形成する（Ｓ３０３）。ソース／ドレイン１１３の一部が、ソース／ドレイン１０５の端部を含む一部を覆い、接触している。

上述のように、酸化物半導体層ＩＧＺＯ＿１は０₂ガスを使用することなく成膜されるため、低抵抗ＬＴＰＳ部の低抵抗ＩＧＺＯ部との界面は、酸化物半導体層の形成において酸化されることがない。これにより、低抵抗ＬＴＰＳ部と低抵抗ＩＧＺＯ部の界面のコンタクト抵抗をより低くすることができる。

図６Ａは、上記コンタクト抵抗をより低くするための他のプロセス例を説明する図である。製造方法は、低温ポリシリコン層に不純物を注入してソース／ドレイン１０５を形成した後、Ａｒ及び０₂ガスの雰囲気中で、ＩＧＺＯ層をスパッタ法により成膜し、フォトリソグラフィによりＩＧＺＯ層をパターニングして、ＩＧＺＯ膜３０３を形成する（Ｓ３１１）。ＩＧＺＯ膜３０３の一部は、ソース／ドレイン１０５の端部を含む一部を覆い、接触している。

次に、製造方法は、ＩＧＺＯ膜３０３にイオン、例えば、Ｂ、Ａｒ又はＨイオンを注入して、ＩＧＺＯ膜３０３を低抵抗化する（Ｓ３１２）。イオン注入により、低抵抗ＬＴＰＳ部と低抵抗ＩＧＺＯ部の界面のコンタクト抵抗をより低くすることができる。イオンは、低温ポリシリコン層のコンタクト領域以外の他領域にも注入されるため、他の領域の特性への提供が少ない元素が選択される。

図６Ｂは、上記コンタクト抵抗をより低くするための他のプロセス例を説明する図である。本製造方法は、低温ポリシリコン層に不純物を注入してソース／ドレイン１０５を形成した後、金属膜３１１をスパッタ法により成膜する（Ｓ３２１）。この金属膜３１１としては、例えば、モリブデン膜やチタン膜を用いることが可能である。この際、界面反応により、低抵抗ＬＴＰＳと金属膜の界面に金属シリサイド膜３１３が形成される。

その後、この金属膜３１１をウエットエッチング法でエッチング除去する（Ｓ３２２）。エッチング後には、低抵抗ＬＴＰＳの表面に金属シリサイド膜３１３が残存する。次に、Ａｒ及び０₂ガスの雰囲気中でＩＧＺＯ層をスパッタ法により成膜し、フォトリソグラフィによりＩＧＺＯ層をパターニングして、ＩＧＺＯ膜３０３を形成する。ＩＧＺＯ膜３０３の一部は、ソース／ドレイン１０５の端部を含む一部を覆い、接触している。次に、製造方法は、ＨｅプラズマによってＩＧＺＯ膜３０３を低抵抗化する。

上述のように、低抵抗ＬＴＰＳ部と低抵抗ＩＧＺＯ部の界面には金属シリサイド膜が形成される。これにより、低抵抗ＬＴＰＳ部と低抵抗ＩＧＺＯ部の界面のコンタクト抵抗をより低くすることができる。また、金属シリサイド膜は、低抵抗ＩＧＺＯの構成元素であるインジウム、ガリウム、亜鉛の少なくとも一つの元素、シリコン元素、及び、金属元素、から成る混合層でもよい。この金属元素の例としては、モリブデンやチタンが可能である。

＜実施形態２＞
互いのソース／ドレインが直接に接触している低温ポリシリコンＴＦＴ及び酸化物半導体ＴＦＴの他の構成例を示す。図７は、互いのソース／ドレインが直接に接触している低温ポリシリコンＴＦＴ５１２及び酸化物半導体ＴＦＴ５６２の断面構造を示す。以下においては、図３に示す構成例との相違点を主に説明する。

酸化物半導体ＴＦＴ５６２のソース／ドレイン１１３は、層間絶縁膜１１９よりも上の層である。図７の例において、ソース／ドレイン１１３の一部は、接続部１５０において低温ポリシリコンＴＦＴ５１２のソース／ドレイン１０５の一部を覆って接触し、他の一部は層間絶縁膜１１９の一部を覆って接触している。酸化物半導体ＴＦＴ５６２のゲート絶縁膜１１７は、シリコン酸化物層ＳｉＯ＿３に含まれている。低温ポリシリコンＴＦＴ５１２及び酸化物半導体ＴＦＴ５６２を覆う層間絶縁膜１３３は、シリコン酸化物層ＳｉＯ＿４に含まれている。

上述のように、図７に示す構成例において、低温ポリシリコン薄膜トランジスタ５１２は、チャネル１０３の上にゲート絶縁膜１１５を介して配置されたゲート１２３を含み、そのゲート１２３は層間絶縁膜１１９で覆われている。酸化物半導体薄膜トランジスタ５６２のソース／ドレイン１１３の一部は、その層間絶縁膜１１９上に形成されている。

図８は、図７に示す構成例の製造方法の一例のフローチャートである。ステップＳ１２１からステップＳ１２４は、図４のフローチャートにおけるステップＳ１０１からステップＳ１０４と同様である。製造方法は、低温ポリシリコン層への不純物注入、活性化及び水素化処理を行った（Ｓ１２４）後、ＣＶＤ法等によりシリコン酸化物層ＳｉＯ＿２を成膜し、フォトリソグラフィによりパターニングする（Ｓ１２５）。次に、スパッタ法等によりＩＧＺＯ層を成膜し、フォトリソグラフィによりパターニングを行う（Ｓ１２６）。

次に、製造方法は、ＣＶＤ法等によりシリコン酸化物層ＳｉＯ＿３を成膜する（Ｓ１２７）。さらに、スパッタ法等により金属層Ｍ２を成膜し、金属層Ｍ２とシリコン酸化物層ＳｉＯ＿３とを同時に、フォトリソグラフィによりパターニングする（Ｓ１２８）。

次に、製造方法は、金属層Ｍ２（ゲート１２５）をマスクとして使用して、ＩＧＺＯ層のソース／ドレイン領域を低抵抗化する（Ｓ１２９）。低抵抗化は、例えば、ＩＧＺＯ層のソース／ドレイン領域をＨｅプラズマにさらす。低抵抗化は、Ｂ、Ａｒ、Ｈ等のイオン注入により行ってもよい。

次に、製造方法は、シリコン酸化物層ＳｉＯ＿４を成膜する（Ｓ１３０）。次に、製造方法は、シリコン酸化物層ＳｉＯ＿２、ＳｉＯ＿４において異方性エッチングを行い、ビアホールを形成する（Ｓ１３１）。ステップＳ１３２は、図４のフローチャートにおけるステップＳ１１２と同様である。

上述のように、本例の製造方法は、低温ポリシリコン層の一部と金属層Ｍ１を覆う層間絶縁膜１１９を形成した後に、ＩＧＺＯ層をパターニングする。ＩＧＺＯ層のパターニングにおいて、低温ポリシリコン層は、層間絶縁膜１１９又はＩＧＺＯ層に覆われている。低温ポリシリコン層及び金属層Ｍ１は、エッチャントにさらされず、それにより影響を避けることができる。

＜実施形態３＞
互いのソース／ドレインが金属膜を介して接続されている低温ポリシリコンＴＦＴ及び酸化物半導体ＴＦＴの他の構成例を示す。図９は、互いのソース／ドレインが金属膜を介して接続されている低温ポリシリコンＴＦＴ５１４及び酸化物半導体ＴＦＴ５６４の断面構造を示す。以下においては、図７に示す構成例との相違点を主に説明する。

低温ポリシリコンＴＦＴ５１４と酸化物半導体ＴＦＴ５６４との接続部１５１は、金属膜１４１を含む。金属膜１４１は、金属層Ｍ２に含まれる。金属膜１４１は、例えば、ゲート１２３、１２５又は電極１２７、１２９と同様の材料又は構造を有してもよく、これらと異なる材料又は構造を有してもよい。酸化物半導体ＴＦＴ５６４のゲート１２５は金属層Ｍ３に含まれる。電極１２７、１２９は、金属層Ｍ４に含まれる。

金属膜１４１は、積層方向において見て、低温ポリシリコンＴＦＴ５１４のソース／ドレイン１０５（の一部）と酸化物半導体ＴＦＴ５６４のソース／ドレイン１１３（の一部）との間において、それらと接触し、それらを相互接続している。このように、接続部１５１は、低抵抗ＬＴＰＳ、金属膜、低抵抗ＩＧＺＯの積層構造を有している。金属膜１４１により、ソース／ドレイン１０５及び１１３のコンタクトをより安定に確保できる。

図１０は、図９に示す構成例の製造方法の一例のフローチャートである。ステップＳ１４１からステップＳ１４４は、図８のフローチャートにおけるステップＳ１２１からステップＳ１２４と同様である。ステップＳ１４５において、製造方法は、スパッタ法等により金属層Ｍ２を成膜し、フォトリソグラフィによりパターニングを行う。これにより、金属膜１４１が形成される。

次に、ＣＶＤ法等によりシリコン酸化物層ＳｉＯ＿２を成膜し、フォトリソグラフィによりパターニングする（Ｓ１４６）。次に、スパッタ法等によりＩＧＺＯ層を成膜し、フォトリソグラフィによりパターニングを行う（Ｓ１４７）。

次に、製造方法は、ＣＶＤ法等によりシリコン酸化物層ＳｉＯ＿３を成膜する（Ｓ１４８）。さらに、スパッタ法等により金属層Ｍ３を成膜し、金属層Ｍ２とシリコン酸化物層ＳｉＯ＿３とを同時に、フォトリソグラフィによりパターニングする（Ｓ１４９）。

次に、製造方法は、金属層Ｍ３（ゲート１２５）をマスクとして使用して、ＩＧＺＯ層のソース／ドレイン領域を低抵抗化する（Ｓ１５０）。低抵抗化は、例えば、ＩＧＺＯ層のソース／ドレイン領域をＨｅプラズマにさらす。低抵抗化は、Ｂ、Ａｒ、Ｈ等のイオン注入により行ってもよい。次に、製造方法は、ＣＶＤ法等によりシリコン酸化物層ＳｉＯ＿４を成膜する（Ｓ１５１）。次に、製造方法は、シリコン酸化物層ＳｉＯ＿２、ＳｉＯ＿４において異方性エッチングを行い、ビアホールを形成する（Ｓ１５２）。

次に、製造方法は、スパッタ法等によって、金属層Ｍ４を成膜し、フォトリソグラフィによるパターニングを行う（Ｓ１５３）。例えば、Ｔｉ／Ａｌ／Ｔｉ等の導電膜を堆積し、パターニングを行って、金属層Ｍ４を形成する。金属層Ｍ４は単層構造を有してもよく、上記金属材料と異なる金属材料で形成されてもよい。金属層Ｍ４は、電極１２７及び１２９を含み、さらに、電極１２７及び１２９をそれぞれ、酸化物半導体ＴＦＴのソース／ドレイン１１１及び低温ポリシリコンＴＦＴのソース／ドレイン１０７と接続するビア（ビアホールの内側の部分）を含む。

＜実施形態４＞
互いのソース／ドレインがビアを介して接続されている低温ポリシリコンＴＦＴ及び酸化物半導体ＴＦＴの他の構成例を示す。低温ポリシリコンＴＦＴ及び酸化物半導体ＴＦＴの一方の半導体膜が他方の半導体膜よりも上層に配置され、それらの間の絶縁膜を貫通するビアにより、積層方向において見て互いに重なる部分が接続されている。ビアは、上層の半導体で形成されている。以下においては、酸化物半導体膜が上層に配置されている例が説明される。
図１１Ａは、互いのソース／ドレインがビアを介して接続されている低温ポリシリコンＴＦＴ５１６及び酸化物半導体ＴＦＴ５６６の断面構造を示す。以下においては、図３に示す構成例との相違点を主に説明する。図３に示す構成例において、低温ポリシリコン層とＩＧＺＯ層（酸化物半導体層）とは、同一の絶縁層（絶縁基板１０１）上に形成されている。図１１Ａに示す例において、これらは、異なる絶縁層上に形成されている。

低温ポリシリコンＴＦＴ５１６及び酸化物半導体ＴＦＴ５６６の接続部１５３は、層間絶縁膜１１９を貫通するビア１４２を含む。ビア１４２は、低抵抗ＩＧＺＯで形成されている。酸化物半導体ＴＦＴ５６６のソース／ドレイン１１１及び１１３並びにチャネル１０９は、層間絶縁膜１１９上に形成されている。酸化物半導体ＴＦＴ５６６のソース／ドレイン１１３と低温ポリシリコンＴＦＴ５１６のソース／ドレイン１０５とは、ビア１４２によって接続されている。

ビア１４２は、積層方向において見て、低温ポリシリコンＴＦＴ５１６のソース／ドレイン１０５（の一部）と酸化物半導体ＴＦＴ５６６のソース／ドレイン１１３（の一部）との間において、それらと接触し、それらを相互接続している。低温ポリシリコンＴＦＴ５１６のソース／ドレイン１０５の一部（第１部分）、酸化物半導体ＴＦＴ５６６のソース／ドレイン１１３の一部（第２部分）、ビア１４２は、積層方向において見て重なっている。

酸化物半導体ＴＦＴ５６６のゲート絶縁膜１１７はシリコン酸化物層ＳｉＯ＿３に含まれる。酸化物半導体ＴＦＴ５６６を覆い、シリコン酸化物を低温ポリシリコンＴＦＴ５１６介して覆う層間絶縁膜１２１は、シリコン酸化物層ＳｉＯ＿４に含まれる。

図１２Ａは、図１１Ａに示す構成例の製造方法の一例のフローチャートである。ステップＳ１６１からステップＳ１６４は、図４のフローチャートにおけるステップＳ１０１からステップＳ１０４と同様である。ステップＳ１６４の後、製造方法は、ＣＶＤ法等によりシリコン酸化物層ＳｉＯ＿２を成膜する（Ｓ１６５）。次に、製造方法は、シリコン酸化物層ＳｉＯ＿２において異方性エッチングを行い、接続部１５３のためのビアホールを形成する（Ｓ１６６）。

次に、スパッタ法等によりＩＧＺＯ層を成膜し、フォトリソグラフィによりパターニングを行う（Ｓ１６７）。ＩＧＺＯ層は、酸化物半導体ＴＦＴ５６６のＩＧＺＯ膜、及び、接続部１５３のためのビアホール内の部分を含む。次に、製造方法は、ＣＶＤ法等によりシリコン酸化物層ＳｉＯ＿３を成膜する（Ｓ１６８）。さらに、スパッタ法等により金属層Ｍ２を成膜し、金属層Ｍ２とシリコン酸化物層ＳｉＯ＿３とを同時に、フォトリソグラフィによりパターニングする（Ｓ１６９）。

次に、製造方法は、金属層Ｍ２（ゲート１２５）をマスクとして使用して、ＩＧＺＯ層のソース／ドレイン領域を低抵抗化する（Ｓ１７０）。低抵抗化は、例えば、ＩＧＺＯ層のソース／ドレイン領域をＨｅプラズマにさらす。低抵抗化は、Ｂ、Ａｒ、Ｈ等のイオン注入により行ってもよい。これにより、ソース／ドレイン１１１及び１１３に加え、ビア１４２も低抵抗化される。

次に、製造方法は、ＣＶＤ法等によりシリコン酸化物層ＳｉＯ＿４を成膜する（Ｓ１７１）。次に、製造方法は、シリコン酸化物層ＳｉＯ＿２、ＳｉＯ＿４において異方性エッチングを行い、ビアホールを形成する（Ｓ１７２）。

次に、製造方法は、スパッタ法等によって、金属層Ｍ３を成膜し、フォトリソグラフィによるパターニングを行う（Ｓ１７３）。例えば、Ｔｉ／Ａｌ／Ｔｉ等の導電膜を堆積し、パターニングを行って、金属層Ｍ３を形成する。金属層Ｍ３は単層構造を有してもよく、上記金属材料と異なる金属材料で形成されてもよい。金属層Ｍ３は、電極１２７及び１２９を含み、さらに、電極１２７及び１２９をそれぞれ、酸化物半導体ＴＦＴのソース／ドレイン１１１及び低温ポリシリコンＴＦＴのソース／ドレイン１０７と接続するビア（ビアホールの内側の部分）を含む。

図１１Ｂは、互いのソース／ドレインがビアを介して接続されている低温ポリシリコンＴＦＴ及び酸化物半導体ＴＦＴの断面構造のその他の構成を示す。以下においては、図１１Ａに示す構成例との相違点を主に説明する。図１１Ｂに示す構成例では、ビアの中の低抵抗ＬＴＰＳ部と低抵抗ＩＧＺＯ部の界面に、金属シリサイド膜３４１、３４２が存在する。

これにより、低抵抗ＬＴＰＳ部と低抵抗ＩＧＺＯ部の界面のコンタクト抵抗をより低くすることができる。また、金属シリサイド膜は、低抵抗ＩＧＺＯの構成元素であるインジウム、ガリウム、亜鉛の少なくとも一つの元素、シリコン元素、及び、金属元素、から成る混合層でもよい。この金属元素の例としては、モリブデンやチタンが可能である。

図１２Ｂは、図１１Ｂに示す構成例の製造方法の一例のフローチャートである。図１２ＡのステップＳ１６１からステップＳ１６６と同様のステップの後、金属層をスパッタ法などで成膜する（Ｓ２６１）。この金属膜の例としては、モリブデン膜やチタン膜が可能である。この際、界面反応により、ビアの中の低抵抗ＬＴＰＳと金属膜層の界面に金属シリサイド膜が形成される。金属膜成膜後に２００℃から３００℃程度でアニール処理を行うと、界面反応が促進され金属シリサイド膜がより形成されやすい。

その後、この金属膜をウエットエッチング法でエッチング除去する（Ｓ２６２）。エッチング後には、ビアの中の低抵抗ＬＴＰＳの表面に金属シリサイド膜が残存する。引き続いて、図１２ＡのＳ１６７以降と同様なステップを行う。上記の２００℃から３００℃程度でアニール処理以外にも、その後のＳｉＯの成膜プロセス等で２００℃から３００℃程度の温度履歴を経ることがあり、これらの昇温時にも金属シリサイドの形成が促進される。

このような製造方法において、ビアの中の低抵抗ＬＴＰＳ部と低抵抗ＩＧＺＯ部の界面には金属シリサイドが形成される。これにより、低抵抗ＬＴＰＳ部と低抵抗ＩＧＺＯ部の界面のコンタクト抵抗をより低くすることができる。また、金属シリサイドは、低抵抗ＩＧＺＯの構成元素であるインジウム、ガリウム、亜鉛の少なくとも一つの元素、シリコン元素、及び、金属元素、から成る混合層でもよい。この金属元素の例としては、モリブデンやチタンが可能である。また、このように低抵抗ＬＴＰＳ部と低抵抗ＩＧＺＯ部の界面に金属シリサイドが存在する構成は、図１１Ｂの構成に限らず、本明細書に記載の全ての構成に用いることが可能である。

互いのソース／ドレインがビアを介して接続されている低温ポリシリコンＴＦＴ及び酸化物半導体ＴＦＴの他の構成例を示す。図１３は、互いのソース／ドレインが積層されたビア及び金属膜により接続されている低温ポリシリコンＴＦＴ５１６及び酸化物半導体ＴＦＴ５６６の断面構造を示す。

本構成例において、層間絶縁膜が多層構造を有している。以下において、図１１に示す構成例との相違点を説明する。層間絶縁膜は、下から（絶縁基板１０１側から）、下層膜１２０及び上層膜１１９で構成されている。下層膜１２０は、シリコン窒化物層ＳｉＮに含まれ、上層膜１１９は、シリコン酸化物層ＳｉＯ＿２に含まれている。

図１４は、図１３に示す構成例の製造方法の一例のフローチャートである。図１２のフローチャートとの相違点は、シリコン酸化物層ＳｉＯ＿２を成膜するステップ（Ｓ１６５）の前に、シリコン窒化物層ＳｉＮを成膜するステップ（Ｓ１７５）が加えられた点である。これによりシリコン窒化物層ＳｉＮ、シリコン酸化物層ＳｉＯ＿２の順で２層積層した構造とすることができる。

互いのソース／ドレインがビアを介して接続されている低温ポリシリコンＴＦＴ及び酸化物半導体ＴＦＴの他の構成例を示す。図１５は、互いのソース／ドレインが積層されたビア及び金属膜により接続されている低温ポリシリコンＴＦＴ５１６及び酸化物半導体ＴＦＴ５６６の断面構造を示す。

本構成例において、層間絶縁膜が多層構造を有している。以下において、図１３に示す構成例との相違点を説明する。層間絶縁膜は、シリコン窒化物層ＳｉＮの下層膜１２０は、低温ポリシリコンＴＦＴ５１６のゲート１２３を覆う形状にパターニングされている。

図１６は、図１５に示す構成例の製造方法の一例のフローチャートである。図１２のフローチャートとの相違点は、シリコン酸化物層ＳｉＯ＿２を成膜するステップ（Ｓ１６５）の前に、シリコン窒化物層ＳｉＮを成膜しパターニングするステップ（Ｓ１７７）が加えられた点である。これにより低温ポリシリコンＴＦＴ５１６のゲート１２３を覆う形状にパターニングした構造とすることができる。

なお、図示はしないが、層間絶縁膜は、下から（絶縁基板１０１側から）シリコン酸化物、シリコン窒化物、シリコン酸化物の順で３層積層された構造でもよいし、シリコン酸化物、シリコン窒化物の順で２層積層された構造でもよい。

上記構成例は、低温ポリシリコン層と酸化物半導体層が異なる絶縁層上に形成されている。これらの厚みを制御することで、低温ポリシリコンＴＦＴ及び酸化物半導体ＴＦＴの特性をそれぞれ個別に制御することができる。また、低抵抗ポリシリコン膜と低抵抗酸化物半導体膜及びそれらの間の絶縁膜により、保持容量を形成することができる。

＜実施形態５＞
互いのソース／ドレインが積層されたビア及び金属膜により接続されている低温ポリシリコンＴＦＴ及び酸化物半導体ＴＦＴの他の構成例を示す。図１７は、互いのソース／ドレインが積層されたビア及び金属膜により接続されている低温ポリシリコンＴＦＴ５１８及び酸化物半導体ＴＦＴ５６８の断面構造を示す。以下においては、図１１Ａに示す構成例との相違点を主に説明する。

低温ポリシリコンＴＦＴ５１８と酸化物半導体ＴＦＴ５６８との接続部１５５は、金属膜１４４を含む。金属膜１４４は、金属層Ｍ２に含まれる。金属膜１４４は、金属層Ｍ２に含まれる。金属膜１４４は、例えば、ゲート１２３、１２５又は電極１２７、１２９と同様の材料又は構造を有してもよく、これらと異なる材料又は構造を有してもよい。酸化物半導体ＴＦＴ５６８のゲート１２５は金属層Ｍ３に含まれる。電極１２７、１２９は、金属層Ｍ４に含まれる。

金属膜１４４は、積層方向において見て、低温ポリシリコンＴＦＴ５１８のソース／ドレイン１０５（の一部）とビア１４２との間において、それらと接触し、それらを相互接続している。このように、接続部１５５は、低抵抗ＬＴＰＳ、金属膜、低抵抗ＩＧＺＯの積層構造を有している。金属膜１４４により、ソース／ドレイン１０５とビア１４２とのコンタクトをより安定に確保できる。

図１８は、図１７に示す構成例の製造方法の一例のフローチャートである。ステップＳ１８１からステップＳ１８６は、図１２ＡのフローチャートにおけるステップＳ１６１からステップＳ１６６と同様である。ステップＳ１８６の後、製造方法は、スパッタ法等により金属層Ｍ２を成膜し、フォトリソグラフィによりパターニングする（Ｓ１８７）。これにより、ビアホール内に金属膜１４４が形成される。

次に、製造方法は、スパッタ法等によりＩＧＺＯ層を成膜し、フォトリソグラフィによりパターニングを行う（Ｓ１８８）。ＩＧＺＯ層は、酸化物半導体ＴＦＴ５６８のＩＧＺＯ膜、及び、接続部１５５のためのビアホール内の部分を含む。次に、製造方法は、ＣＶＤ法等によりシリコン酸化物層ＳｉＯ＿３を成膜する（Ｓ１８９）。さらに、スパッタ法等により金属層Ｍ３を成膜し、金属層Ｍ３とシリコン酸化物層ＳｉＯ＿３とを同時に、フォトリソグラフィによりパターニングする（Ｓ１９０）。

次に、製造方法は、金属層Ｍ３（ゲート１２５）をマスクとして使用して、ＩＧＺＯ層のソース／ドレイン領域を低抵抗化する（Ｓ１９１）。低抵抗化は、例えば、ＩＧＺＯ層のソース／ドレイン領域をＨｅプラズマにさらす。低抵抗化は、Ｂ、Ａｒ、Ｈ等のイオン注入により行ってもよい。これにより、ソース／ドレイン１１１及び１１３に加え、ビア１４２も低抵抗化される。

次に、製造方法は、ＣＶＤ法等によりシリコン酸化物層ＳｉＯ＿４を成膜する（Ｓ１９２）。次に、製造方法は、シリコン酸化物層ＳｉＯ＿２、ＳｉＯ＿４において異方性エッチングを行い、ビアホールを形成する（Ｓ１９３）。

次に、製造方法は、スパッタ法等によって、金属層Ｍ４を成膜し、フォトリソグラフィによるパターニングを行う（Ｓ１９４）。例えば、Ｔｉ／Ａｌ／Ｔｉ等の導電膜を堆積し、パターニングを行って、金属層Ｍ４を形成する。金属層Ｍ４は単層構造を有してもよく、上記金属材料と異なる金属材料で形成されてもよい。金属層Ｍ４は、電極１２７及び１２９を含み、さらに、電極１２７及び１２９をそれぞれ、酸化物半導体ＴＦＴのソース／ドレイン１１１及び低温ポリシリコンＴＦＴのソース／ドレイン１０７と接続するビア（ビアホールの内側の部分）を含む。

＜実施形態６＞
ここまでの実施形態では、互いのソース／ドレインがビアを介して接続されている低温ポリシリコンＴＦＴ及び酸化物半導体ＴＦＴの構成を示してきた。このような構成に対して、図１９に示すように、ビア部で低抵抗ＬＴＰＳと接続されている低抵抗ＩＧＺＯ部３５２と、酸化物半導体ＴＦＴのソース／ドレインを形成する低抵抗ＩＧＺＯ部３５１とがお互いに繋がることなく個別パターンとして形成されていてもよい。低抵抗ＩＧＺＯ部３５１、３５２は、金属層Ｍ３の電極３５３により相互接続されている。

低温ポリシリコンＴＦＴでは、ポリシリコン中のダングリングボンド欠陥を水素で補償するために、層間絶縁膜として膜中に水素を多く含むシリコン窒化膜（プラズマＣＶＤ法で形成）を用いることが多い。このシリコン窒化膜は原子密度として膜中に２０～３０％程度の水素を含んでおり、この水素が下層のポリシリコン中へ拡散しダングリングボンドで結合することにより欠陥を補償する。

一方で、この水素はビア部で接する低抵抗ＩＧＺＯ中へも拡散する。例えば図１３のように、ビア部において、低抵抗ＬＴＰＳと接続されている低抵抗ＩＧＺＯと酸化物半導体ＴＦＴのソース／ドレインを形成する低抵抗ＩＧＺＯとが繋がっていると、このビア部で接する低抵抗ＩＧＺＯ中へ拡散した水素はソース／ドレインを形成する低抵抗ＩＧＺＯ中へも拡散し、更にチャネル部のＩＧＺＯ中へも拡散してしまう場合もある。

このような場合、チャネル部のＩＧＺＯもある程度低抵抗化されてしまい、ＴＦＴとして動作しない（オフ状態を示さない）場合がある。これに対して図１９の構成では、ビア部で低抵抗ＬＴＰＳと接続されている低抵抗ＩＧＺＯ部３５２と、酸化物半導体ＴＦＴのソース／ドレインを形成する低抵抗ＩＧＺＯ部３５１とが繋がっていないので、チャネル部のＩＧＺＯ中へ水素が拡散することはなく、より確実にＴＦＴ動作を実現することが可能である。

図２０は、図１９に示す構成例の製造方法の一例のフローチャートである。ステップＳ１６１からステップＳ１６６は、図１４を参照して説明した通りである。ステップ１６６の後、ＩＧＺＯ層を成膜してフォトリソグラフィによりパターニングを行う（Ｓ２６５）。この際に、ビア部でＬＴＰＳと接続されるＩＧＺＯ膜と、酸化物半導体ＴＦＴのソース／ドレインを形成するＩＧＺＯ膜とが分離した個別のパターンとして形成される。その後、図１４のフローチャートにおけるステップＳ１６８からステップＳ１７２と同様のプロセスを行う。

次に、製造方法は、スパッタ法等によって、金属層Ｍ３を成膜し、フォトリソグラフィによるパターニングを行う（Ｓ２６６）。例えば、Ｔｉ／Ａｌ／Ｔｉ等の導電膜を堆積し、パターニングを行って、金属層Ｍ３を形成する。金属層Ｍ３は単層構造を有してもよく、上記金属材料と異なる金属材料で形成されてもよい。金属層Ｍ３の電極３５３は、酸化物半導体ＴＦＴのソース／ドレインを形成する低抵抗ＩＧＺＯ部３５１と、低温ポリシリコンＴＦＴのソース／ドレインのビア部で低抵抗ＬＴＰＳと接続されている低抵抗ＩＧＺＯ部３５２とを接続する。

＜実施形態７＞
互いのソース／ドレインがビアを介して接続されている低温ポリシリコンＴＦＴ及び酸化物半導体ＴＦＴの他の構成例を示す。図２１は、互いのソース／ドレインがビアを介して接続されている、低温ポリシリコンＴＦＴ５２０及び酸化物半導体ＴＦＴ５７０の断面構造を示す。以下においては、図１１Ａに示す構成例との相違点を主に説明する。

酸化物半導体ＴＦＴ５７０は、ボトムゲート構造を有している。ゲート１２６は、絶縁膜１１８上に接触して形成されている。絶縁膜１１８は、シリコン酸化物層ＳｉＯ＿１に含まれる。ゲート１２６は、積層方向において見て、チャネル１０９と重なるように、チャネル１０９よりも下の層に形成されている。ゲート１２６とチャネル１０９と間のゲート絶縁膜１２２は、層間絶縁膜１１９と共に、シリコン酸化物層ＳｉＯ＿２に含まれている。

絶縁膜１３４は、積層方向において見て、チャネル１０９と重なるように、チャネル１０９よりも上の層に形成されている。図２１の例において、絶縁膜１３４は、チャネル１０９を覆い、接触している。絶縁膜１３４は、ソース／ドレイン１１１、１１３の形成のための低抵抗化処理において、マスクとして働く。

低温ポリシリコンＴＦＴ５２０のゲート１２３及び酸化物半導体ＴＦＴ５７０のゲート１２６は、共に、金属層Ｍ１に含まれる。電極１２７及び１２９は、金属層Ｍ２に含まれる。

図２２は、図２１に示す構成例の製造方法の一例のフローチャートである。ステップＳ２０１及びＳ２０２は、図１８のフローチャートのステップＳ１８１及びＳ１８２と同様である。ステップＳ２０２の後、製造方法は、スパッタ法等により金属層Ｍ１を成膜し、金属層Ｍ１とシリコン酸化物層ＳｉＯ＿１とを同時に、フォトリソグラフィによりパターニングする（Ｓ２０３）。これにより、低温ポリシリコンＴＦＴ５２０のゲート１２３及びゲート絶縁膜１１５、酸化物半導体ＴＦＴ５７０のゲート１２６、並びに絶縁膜１１８が形成される。

次に、製造方法は、ゲート１２３（金属層Ｍ１）をマスクとして使用してポリシリコン膜のソース／ドレイン領域に不純物を注入し、不純物の活性化を行う。さらに、水素化処理によってダングリングボンドを終端する（Ｓ２０４）。次に、製造方法は、シリコン酸化物層ＳｉＯ＿２を成膜する（Ｓ２０５）。

次に、製造方法は、シリコン酸化物層ＳｉＯ＿２において異方性エッチングを行い、接続部１５３のためのビアホールを形成する（Ｓ２０６）。次に、製造方法は、スパッタ法等によりＩＧＺＯ層を成膜し、フォトリソグラフィによりパターニングを行う（Ｓ２０７）。ＩＧＺＯ層は、酸化物半導体ＴＦＴ５７０のＩＧＺＯ膜、及び、接続部１５３のためのビアホール内の部分を含む。

次に、製造方法は、ＣＶＤ法等によりシリコン酸化物層ＳｉＯ＿３を成膜し、フォトリソグラフィによりパターニングを行う（Ｓ２０８）。これにより、酸化物半導体膜上に絶縁膜１３４が形成される。次に、製造方法は、絶縁膜１３４（シリコン酸化物層ＳｉＯ＿３）をマスクとして使用して、ＩＧＺＯ層のソース／ドレイン領域を低抵抗化する（Ｓ２０９）。低抵抗化は、例えば、ＩＧＺＯ層のソース／ドレイン領域をＨｅプラズマにさらす。低抵抗化は、Ｂ、Ａｒ、Ｈ等のイオン注入により行ってもよい。これにより、ソース／ドレイン１１１及び１１３に加え、ビア１４２も低抵抗化される。

次に、製造方法は、ＣＶＤ法等によりシリコン酸化物層ＳｉＯ＿４を成膜する（Ｓ２１０）。次に、製造方法は、シリコン酸化物層ＳｉＯ＿２、ＳｉＯ＿４において異方性エッチングを行い、ビアホールを形成する（Ｓ２１１）。

次に、製造方法は、スパッタ法等によって、金属層Ｍ２を成膜し、フォトリソグラフィによるパターニングを行う（Ｓ２１２）。例えば、Ｔｉ／Ａｌ／Ｔｉ等の導電膜を堆積し、パターニングを行って、金属層Ｍ２を形成する。金属層Ｍ２は単層構造を有してもよく、上記金属材料と異なる金属材料で形成されてもよい。金属層Ｍ２は、電極１２７及び１２９を含み、さらに、電極１２７及び１２９をそれぞれ、酸化物半導体ＴＦＴのソース／ドレイン１１１及び低温ポリシリコンＴＦＴのソース／ドレイン１０７と接続するビア（ビアホールの内側の部分）を含む。

＜実施形態８＞
互いのソース／ドレインが直接に接触している低温ポリシリコンＴＦＴ及び酸化物半導体ＴＦＴの他の構成例を示す。図２３は、互いのソース／ドレインが直接に接触している低温ポリシリコンＴＦＴ５２２及び酸化物半導体ＴＦＴ５７２の断面構造を示す。以下においては、図３に示す構成例との相違点を主に説明する。

図２３の構成例は、低温ポリシリコンＴＦＴ５２２のソース／ドレイン１０７とビア１３０との間に、低抵抗ＩＧＺＯ膜１１４を含む。低抵抗ＩＧＺＯ膜１１４は、酸化物半導体ＴＦＴ５７２のソース／ドレイン１１１、１１３と同一層内にあり、同一プロセスで同時に形成される。低抵抗ＩＧＺＯ膜１１４は、積層方向において見て、低温ポリシリコンＴＦＴ５２２のソース／ドレイン１０７（の一部）とビア１３０との間において、それらと接触し、それらを相互接続している。ビア１３０は電極１２９とソース／ドレイン１０７とをつなぐために形成されており、電極１２９に連続している。

低抵抗ＩＧＺＯ膜１１４が存在しない場合、製造方法は、シリコン酸化物層ＳｉＯ＿２、ＳｉＯ＿３におけるビアホールの形成後、低温ポリシリコンＴＦＴ５２２のソース／ドレイン１０７の表面に形成されたシリコン酸化物を、フッ化水素酸により除去する（ＨＦ処理）ことがある。ＨＦ処理において、酸化物半導体ＴＦＴ５７２のソース／ドレイン１１１もフッ化水素酸にさらされる。酸化物半導体のフッ化水素酸に対する耐性は高くないため、エッチングされ得る。

図２３に示す構成例の低抵抗ＩＧＺＯ膜１１４は、ＨＦ処理を不要とする。図２３の構成例において、低温ポリシリコンＴＦＴ５２２のソース／ドレイン１０７はビアに露出せず、低抵抗ＩＧＺＯ膜１１４に覆われている。シリコン酸化物層ＳｉＯ＿２、ＳｉＯ＿３
におけるビアホールの形成において、低抵抗ＩＧＺＯ膜１１４はエッチャントに触れるが、ソース／ドレイン１０７はエッチャントに触れることはない。したがって、ソース／ドレイン１０７の表面のシリコン酸化物を除去するためのＨＦ処理が不要である。

互いのソース／ドレインがビアを介して接続されている低温ポリシリコンＴＦＴ及び酸化物半導体ＴＦＴの他の構成例を示す。図２４は、互いのソース／ドレインがビアを介して接続されている低温ポリシリコンＴＦＴ５２４及び酸化物半導体ＴＦＴ５７４の断面構造を示す。以下においては、図２１に示す構成例との相違点を主に説明する。

図２４の構成例は、低温ポリシリコンＴＦＴ５２４のソース／ドレイン１０７とビア１３０との間に、低抵抗ＩＧＺＯ膜１１６を含む。低抵抗ＩＧＺＯ膜１１６は、酸化物半導体ＴＦＴ５７４のソース／ドレイン１１１、１１３と同一層内にあり、同一プロセスで同時に形成される。低抵抗ＩＧＺＯ膜１１６は、積層方向において見て、低温ポリシリコンＴＦＴ５２４のソース／ドレイン１０７（の一部）とビア１３０との間において、それらと接触し、それらを相互接続している。ビア１３０は電極１２９とソース／ドレイン１０７とをつなぐために形成されており、電極１２９に連続している。

低抵抗ＩＧＺＯ膜１１６は、図２３に示す低抵抗ＩＧＺＯ膜１１４と同様に、ソース／ドレイン１０７の表面のシリコン酸化物を除去するためのＨＦ処理を不要とすることができる。

＜実施形態９＞
互いのソース／ドレインが直接に接触している低温ポリシリコンＴＦＴ及び酸化物半導体ＴＦＴの他の構成例を示す。以下においては、図７に示す構成例との相違点を主に説明する。以下に説明する構成例は、ポリシリコン薄膜トランジスタの少なくとも一部覆うシリコン窒化膜と、シリコン窒化膜と酸化物半導体薄膜トランジスタとの間のシリコン酸化膜と、を含む。シリコン窒化膜によりポリシリコンの水素化処理を省略し、シリコン酸化膜によりシリコン窒化膜内の水素が酸化物半導体膜へ拡散するのを抑制する。

図２５は、互いのソース／ドレインが直接に接触している低温ポリシリコンＴＦＴ５２６及び酸化物半導体ＴＦＴ５７６の断面構造を示す。図２５に示す構成例は、低温ポリシリコンＴＦＴ５２６のソース／ドレイン１０７及びソース／ドレイン１０５の一部上に、それらと接触してシリコン窒化膜１２０が形成されている。シリコン窒化膜１２０は、層間絶縁膜である。

図２５に示す構成例は、さらに、酸化物半導体ＴＦＴ５７６のソース／ドレイン１１３（酸化物半導体膜）とシリコン窒化膜１２０との間に、シリコン酸化物からなる層間絶縁膜１１９を含む。シリコン窒化膜１２０は、層間絶縁膜１１９で覆われており、酸化物半導体膜は、シリコン窒化膜１２０から離間されている。接続部１５０は、層間絶縁膜１１９と層間絶縁膜１２１との間（層間絶縁膜１１９の外側）に存在する。

シリコン窒化膜１２０を形成することで、低温ポリシリコン膜の水素化処理を省略することができる。層間絶縁膜１１９は、シリコン窒化膜１２０内のＨが酸化物半導体膜へ拡散するのを抑制するバリア膜として働く。

図２６は、図２５に示す構成例の製造方法の一例のフローチャートである。ステップＳ２２１からステップＳ２２３は、図８に示すフローチャートのステップＳ１２１からステップＳ１２３と同様である。ステップＳ２２４は、ステップＳ１２４において水素化処理が省略されている。ステップＳ２２４の後、製造方法は、ＣＶＤ法等によりシリコン窒化膜を成膜し、フォトリソグラフィによりパターニングを行う（Ｓ２２５）。シリコン窒化膜の成膜により、低温ポリシリコン膜にＨを与えることができる。ステップＳ２２６からステップＳ２３３は、図８に示すフローチャートのステップＳ１２５からステップＳ１３２と同様である。

＜実施形態１０＞
互いのソース／ドレインが直接に接触している低温ポリシリコンＴＦＴ及び酸化物半導体ＴＦＴの他の構成例を示す。図２７は、互いのソース／ドレインが直接に接触している低温ポリシリコンＴＦＴ５２８及び酸化物半導体ＴＦＴ５７８の断面構造を示す。実施形態１の図３の構成例と比較して、低温ポリシリコン層と酸化物半導体層の成膜順序が逆である。なお、他の実施形態においても、低温ポリシリコン層と酸化物半導体層の成膜順序が逆でもよい。

酸化物半導体ＴＦＴ５７８は、ソース／ドレイン４１１及び４１３と、面内方向においてソース／ドレイン４１１及び４１３間のチャネル４０９を含む。ソース／ドレイン４１１及び４１３は、低抵抗化されたＩＧＺＯで形成されている。チャネル４０９は、低抵抗化されていないＩＧＺＯで形成されている。ソース／ドレイン４１１及び４１３並びにチャネル４０９（半導体膜）は酸化物半導体層に含まれる。酸化物半導体層は、絶縁基板１０１の上に（直接）形成されている。図２７の例においてソース／ドレイン４１１及び４１３並びにチャネル４０９は絶縁基板１０１に接触しているが、これらの間に他の絶縁層（例えばシリコン窒化層）が存在してもよい。

酸化物半導体ＴＦＴ５７８は、さらに、ゲート４２５と、積層方向においてゲート４２５とチャネル４０９との間に存在するゲート絶縁膜４１７を含む。チャネル４０９、ゲート絶縁膜４１７及びゲート４２５は、この順で下から（基板側から）並ぶように積層されており、ゲート絶縁膜４１７は、チャネル４０９及びゲート４２５と接触している。ゲート４２５は金属で形成され、金属層Ｍ１に含まれる。ゲート絶縁膜４１７は、本例においてシリコン酸化物で形成され、シリコン酸化物層ＳｉＯ＿１に含まれる。図２７の例において、酸化物半導体ＴＦＴ５７８はトップゲート構造を有するが、ボトムゲート構造を有してもよい。

低温ポリシリコンＴＦＴ５２８は、ソース／ドレイン４０５及び４０７と、面内方向においてソース／ドレイン４０５及び４０７間のチャネル４０３を含む。ソース／ドレイン４０５及び４０７は、高濃度不純物ドーピングにより低抵抗化された低温ポリシリコンで形成されている。チャネル４０３は、低抵抗化されていない低温ポリシリコンで形成されている。ソース／ドレイン４０５及び４０７並びにチャネル４０３（半導体膜）は、低温ポリシリコン層に含まれる。低温ポリシリコン層は、絶縁基板１０１の上に（直接）形成されている。図２７の例においてソース／ドレイン４０５及び４０７並びにチャネル４０３は絶縁基板１０１に接触しているが、これらの間に他の絶縁層（例えばシリコン窒化層）が存在してもよい。

低温ポリシリコンＴＦＴ５２８は、さらに、ゲート４２３と、積層方向においてゲート４２３とチャネル４０３との間に存在するゲート絶縁膜４１５を含む。チャネル４０３、ゲート絶縁膜４１５及びゲート４２３は、この順で下から（基板側から）並ぶように積層されており、ゲート絶縁膜４１５は、チャネル４０３及びゲート４２３と接触している。ゲート４２３は金属で形成され金属層Ｍ２に含まれる。ゲート絶縁膜４１５は、本例においてシリコン酸化物で形成され、シリコン酸化物層ＳｉＯ＿２に含まれる。図２７の例において、低温ポリシリコンＴＦＴ５２８はトップゲート構造を有するが、ボトムゲート構造を有してもよい。

酸化物半導体ＴＦＴ５７８のソース／ドレイン４１３と低温ポリシリコンＴＦＴ５２８
のソース／ドレイン４０５とは、接続部４５０において接続されている。接続部４５０において、酸化物半導体ＴＦＴ５７８のソース／ドレイン４１３の一部と低温ポリシリコンＴＦＴ５２８のソース／ドレイン４０５の一部とが、互いに重なるように積層されている。これら部分は、積層方向において見て重なっており、かつ、（直接）接触している。図２７の例において、低温ポリシリコンＴＦＴ５１０のソース／ドレイン４０５の端部が、酸化物半導体ＴＦＴ５２８のソース／ドレイン４１３の端部の上にある。

層間絶縁膜４１９は、低温ポリシリコンＴＦＴ５２８のチャネル４０３及びソース／ドレイン４０５、４０７、並びに、酸化物半導体ＴＦＴ５７８を覆い、これらに接触している。層間絶縁膜４１９は、本例において、シリコン酸化物で形成され、シリコン酸化物層ＳｉＯ＿２に含まれる。

層間絶縁膜４２１は、層間絶縁膜４１９上に積層され、低温ポリシリコンＴＦＴ５２８及び酸化物半導体ＴＦＴ５７８を（部分的に層間絶縁膜４１９を介して）覆っている。層間絶縁膜４２１は、本例において、シリコン酸化物で形成され、シリコン酸化物層ＳｉＯ＿３に含まれる。

電極４２９は層間絶縁膜４２１に形成され、層間絶縁膜４１９、４２１に形成されたビアホールを介して、低温ポリシリコンＴＦＴ５２８のソース／ドレイン４０７に接続されている。ビアホール内のビアは、電極４２９とソース／ドレイン４０７とを相互接続している。電極４２９とビアは同一の金属で形成されている。電極４２９は、金属で形成され、金属層Ｍ３に含まれる。

電極４２７は層間絶縁膜４２１に形成され、層間絶縁膜４１９、４２１に形成されたビアホールを介して、酸化物半導体ＴＦＴ５７８のソース／ドレイン４１１に接続されている。ビアホール内のビアは、電極４２７とソース／ドレイン４１１とを相互接続している。電極４２７とビアは同一の金属で形成されている。電極４２７は、金属で形成され、金属層Ｍ３に含まれる。なお、絶縁層はシリコン酸化物と異なる材料、例えば、シリコン窒化物で形成されてもよい。

図２８は、図２７に示す構成例の製造方法の一例のフローチャートである。製造方法は、スパッタ法等によりＩＧＺＯ層を成膜し、フォトリソグラフィによりパターニングを行う（Ｓ２４１）。次に、製造方法は、ＣＶＤ法等によりシリコン酸化物層ＳｉＯ＿１を成膜する（Ｓ２４２）。さらに、スパッタ法等により金属層Ｍ１を成膜し、金属層Ｍ１とシリコン酸化物層ＳｉＯ＿１とを同時に、フォトリソグラフィによりパターニングする（Ｓ２４３）。

次に、製造方法は、例えばＣＶＤ法によってアモルファスシリコン膜を堆積し、フォトリソグラフィによるパターニングを行う（Ｓ２４４）。製造方法は、さらに、エキシマレーザアニール（ＥＬＡ）により、アモルファスシリコン膜を結晶化して（低温）ポリシリコン膜を形成し、さらに、金属層Ｍ１（ゲート４２５）をマスクとして使用して、ＩＧＺＯ層のソース／ドレイン領域を低抵抗化する（Ｓ２４５）。

次に、製造方法は、ポリシリコン膜のソース／ドレイン領域に不純物を注入し、不純物の活性化を行う。さらに、水素化処理によってダングリングボンドを終端する（Ｓ２４６）。次に、製造方法は、シリコン酸化物層ＳｉＯ＿２を成膜する（Ｓ２４７）。次に、製造方法は、スパッタ法等により金属層Ｍ２を成膜し、フォトリソグラフィによりパターニングを行う（Ｓ２４８）。ゲート４２３及び４２５の材料及び構造は実施形態１と同様でよい。

次に、製造方法は、シリコン酸化物層ＳｉＯ＿３を成膜する（Ｓ２４９）。次に、製造方法は、シリコン酸化物層ＳｉＯ＿２、ＳｉＯ＿３において異方性エッチングを行い、ビアホールを形成する（Ｓ２５０）。次に、製造方法は、スパッタ法等によって、金属層Ｍ３を成膜し、フォトリソグラフィによるパターニングを行う（Ｓ２５１）。金属層Ｍ３は、電極４２７及び４２９を含み、さらに、電極４２７及び４２９をそれぞれ、酸化物半導体ＴＦＴのソース／ドレイン４１１及び低温ポリシリコンＴＦＴのソース／ドレイン４０７と接続するビア（ビアホールの内側の部分）を含む。電極４２７及び４２９並びにビアの材料及び構造は、実施形態１と同様でよい。

以上、本開示の実施形態を説明したが、本開示が上記の実施形態に限定されるものではない。当業者であれば、上記の実施形態の各要素を、本開示の範囲において容易に変更、追加、変換することが可能である。ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、ある実施形態の構成に他の実施形態の構成を加えることも可能である。

１０１ 絶縁基板、１０３、１０９、４０３、４０９ チャネル、１０５、１０７、１１１、１１３ ソース／ドレイン、１１４、１１６ 低抵抗ＩＧＺＯ膜、１１５、１１７、１２２、４１５、４１７ ゲート絶縁膜、１１８、１３４ 絶縁膜、１１９、１２１、１３３、４２１、４１９、４２１ 層間絶縁膜、１２０ シリコン窒化膜、１２３、１２５、１２６、４２３、４２５ ゲート、１３０、１４２ ビア、１４１、１４４ 金属膜、３０３ ＩＧＺＯ膜、４０５、４０７、４１１、４１３ ソース／ドレイン、１２７、１２９、４２７、４２９ 電極、１５０、１５１、１５３、１５５、４５０ 接続部、Ｍ１、Ｍ２、Ｍ３、Ｍ４ 金属層、ＳｉＯ＿１、ＳｉＯ＿２、ＳｉＯ＿３、ＳｉＯ＿４ シリコン酸化物層、５１０、５１２、５１４、５１６、５１８、５２０、５２２、５２４、５２６、５２８ 低温ポリシリコンＴＦＴ、５６０、５６２、５６４、５６８、５７０、５７２、５７４、５７６、５７８ 酸化物半導体ＴＦＴ

Claims (17)

1. ポリシリコン素子と、
   酸化物半導体素子と、
   を含み、
   前記ポリシリコン素子は、低抵抗ポリシリコンからなる第１部分を含み、
   前記酸化物半導体素子は、低抵抗酸化物半導体からなる第２部分を含み、
   前記第１部分はポリシリコン膜に含まれ、前記第２部分は酸化物半導体膜に含まれ、前記ポリシリコン膜と前記酸化物半導体膜は同一の絶縁層上に直接配置され、
   前記第１部分と前記第２部分とは、互いに重るように積層され、接続されている、
   薄膜デバイス。
2. 請求項１に記載の薄膜デバイスであって、
   前記第１部分と前記第２部分とは直接に接触している、
   薄膜デバイス。
3. ポリシリコン素子と、
   酸化物半導体素子と、
   を含み、
   前記ポリシリコン素子は、低抵抗ポリシリコンからなる第１部分を含み、
   前記酸化物半導体素子は、低抵抗酸化物半導体からなる第２部分を含み、
   前記第１部分と前記第２部分とは、互いに重るように積層され、且つ金属膜を介して接続されている、
   薄膜デバイス。
4. ポリシリコン素子と、
   酸化物半導体素子と、
   を含み、
   前記ポリシリコン素子は、低抵抗ポリシリコンからなる第１部分を含み、
   前記酸化物半導体素子は、低抵抗酸化物半導体からなる第２部分を含み、
   前記第１部分と前記第２部分とは、互いに重るように積層され、且つ金属シリサイド膜を介して接続されている、
   薄膜デバイス。
5. 請求項４に記載の薄膜デバイスであって、
   前記金属シリサイド膜は、前記酸化物半導体の構成元素の少なくとも一つ、シリコン元素、及び金属元素から成る混合層である、
   薄膜デバイス。
6. 請求項３から請求項５のいずれか一項に記載の薄膜デバイスであって、
   前記第１部分及び前記第２部分の一方は、他方より上層に配置され、
   前記第１部分及び前記第２部分は、前記一方の材料からなるビアを介して接続されている、
   薄膜デバイス。
7. 請求項１、３または４に記載の薄膜デバイスであって、
   前記第１部分と前記第２部分とに、コンタクト抵抗を低下させるようにイオンが注入されている、
   薄膜デバイス。
8. 請求項１から請求項７のいずれか一項に記載の薄膜デバイスであって、
   前記ポリシリコン素子は、ポリシリコン薄膜トランジスタであり、
   酸化物半導体素子は、酸化物半導体薄膜トランジスタであり、
   前記第１部分は、前記ポリシリコン薄膜トランジスタのソース／ドレインに含まれ、
   前記第２部分は、前記酸化物半導体薄膜トランジスタのソース／ドレインに含まれている、
   薄膜デバイス。
9. 請求項８に記載の薄膜デバイスであって、
   前記ポリシリコン薄膜トランジスタは、チャネルの上にゲート絶縁膜を介して配置されたゲートを含み、
   前記ゲートは層間絶縁膜で覆われ、
   前記酸化物半導体薄膜トランジスタの前記ソース／ドレインの一部は、前記層間絶縁膜上に形成されている、
   薄膜デバイス。
10. 請求項８記載の薄膜デバイスであって、
    前記第１部分は層間絶縁膜で覆われ、
    前記層間絶縁膜の上に前記第２部分が配置され、
    前記第１部分と前記第２部分とは、前記層間絶縁膜内に形成されたビアを介して接続されている、
    薄膜デバイス。
11. 請求項１０記載の薄膜デバイスであって、
    前記ビアに金属シリサイド膜が存在する、
    薄膜デバイス。
12. 請求項１１に記載の薄膜デバイスであって、
    前記ビアに存在する金属シリサイド膜が、前記酸化物半導体の構成元素の少なくとも一つ、シリコン元素、及び金属元素を含む混合層である、
    薄膜デバイス。
13. 請求項８に記載の薄膜デバイスであって、
    前記ポリシリコン薄膜トランジスタは、第１ソース／ドレイン及び第２ソース／ドレインを含み、
    前記第１ソース／ドレインは前記第１部分を含み、
    前記第２ソース／ドレインは、前記第２部分と同一層内に形成されている低抵抗酸化物半導体膜を介して金属膜と接続されている、
    薄膜デバイス。
14. 請求項８に記載の薄膜デバイスであって、
    前記ポリシリコン薄膜トランジスタの少なくとも一部覆うシリコン窒化膜と、
    前記シリコン窒化膜と前記酸化物半導体薄膜トランジスタとの間のシリコン酸化膜と、
    をさらに含む、
    薄膜デバイス。
15. ポリシリコン素子と、
    酸化物半導体素子と、
    を含む薄膜デバイスであって、
    前記ポリシリコン素子は、低抵抗ポリシリコンからなる第１部分を含み、
    前記酸化物半導体素子は、低抵抗酸化物半導体からなる第２部分を含み、
    前記ポリシリコン素子は、ポリシリコン薄膜トランジスタであり、
    前記酸化物半導体素子は、酸化物半導体薄膜トランジスタを含み、
    前記第１部分は、前記ポリシリコン薄膜トランジスタのソース／ドレインに含まれ、
    前記薄膜デバイスは、
    前記ポリシリコン薄膜トランジスタの少なくとも一部覆うシリコン窒化膜と、
    前記シリコン窒化膜と前記酸化物半導体薄膜トランジスタとの間のシリコン酸化膜と、
    をさらに含み、
    前記シリコン窒化膜内に形成されたビア内において前記第１部分と前記第２部分とが互いに重るように積層されて接続されており、
    前記ビア内の前記第２部分から平面視において離れた位置に形成された第２部分が前記酸化物半導体薄膜トランジスタのソース／ドレインを形成しており、前記ビア内の前記第２部分と前記平面視において離れた位置に形成された第２部分とが金属膜で接続されている、
    薄膜デバイス。
16. 薄膜デバイスの製造方法であって、
    高抵抗ポリシリコンからなる第３部分と低抵抗ポリシリコンからなる第４部分とを含む、ポリシリコン膜を形成し、
    高抵抗酸化物半導体からなる第５部分と、低抵抗酸化物半導体からなり、前記第４部分と重るように積層され接続されている第６部分と、を含む、酸化物半導体膜を形成し、
    前記第４部分と前記第６部分とを含む積層部に、イオンを注入することをさらに含む、
    薄膜デバイスの製造方法。
17. 薄膜デバイスの製造方法であって、
    高抵抗ポリシリコンからなる第３部分と低抵抗ポリシリコンからなる第４部分とを含む、ポリシリコン膜を形成し、
    高抵抗酸化物半導体からなる第５部分と、低抵抗酸化物半導体からなり、前記第４部分と重るように積層され接続されている第６部分と、を含む、酸化物半導体膜を形成し、
    前記酸化物半導体膜の形成は、前記ポリシリコン膜の形成の後、
    アルゴンガスのみによるスパッタ法により、前記第４部分を覆うように第１酸化物半導体膜を形成し、
    アルゴンガス及び酸素ガスによるスパッタ法により、前記第１酸化物半導体膜上に第２酸化物半導体膜を形成する、ことを含む、
    薄膜デバイスの製造方法。

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