WO2021250782A1 - 表示装置および表示装置の製造方法 - Google Patents

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WO2021250782A1
WO2021250782A1 PCT/JP2020/022704 JP2020022704W WO2021250782A1 WO 2021250782 A1 WO2021250782 A1 WO 2021250782A1 JP 2020022704 W JP2020022704 W JP 2020022704W WO 2021250782 A1 WO2021250782 A1 WO 2021250782A1
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WO
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insulating film
interlayer insulating
film
hole
semiconductor layer
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PCT/JP2020/022704
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English (en)
French (fr)
Inventor
正智 本城
直樹 牧田
Original Assignee
シャープ株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Definitions

  • This disclosure relates to a display device and a method for manufacturing the display device.
  • Patent Document 1 describes a thin film transistor using an oxide semiconductor layer as a channel (hereinafter referred to as “TFT (Thin Film Transistor)”) and a TFT using a silicon semiconductor layer formed of a polycrystalline silicon film as a channel.
  • TFT Thin Film Transistor
  • LTPO Low Temperature Polymer Oxide
  • a multilayer film containing silicon nitride and a silicon oxide film formed on the upper surface of the TFT is laminated on the upper surface of the TFT.
  • Contact holes are formed through the multilayer film to reach the source / drain region of the TFT channel.
  • a conductive film in which a metal layer is laminated is formed in the contact hole.
  • the surface oxide film of the silicon layer exposed at the bottom of the contact hole is removed by hydrofluoric acid treatment before forming a conductive film in the contact hole.
  • silicon nitride has a higher etching rate for hydrofluoric acid than silicon oxide.
  • the silicon nitride film is exposed on the inner peripheral surface of the contact hole. Therefore, the hydrofluoric acid treatment side-etches the silicon nitride film, and the diameter of the upper part of the contact hole becomes smaller than that of the lower part.
  • the upper part of the contact hole may be blocked by the metal layer before the metal layer spreads to the lower part and the bottom of the contact hole, and the contact between the conductive film and the channel may be poor.
  • the present disclosure has been made in view of the above-mentioned problems, and an object thereof is to provide a display device capable of realizing good contact of a conductive film when an LTPO structure is adopted, and a method for manufacturing the display device.
  • the display device of the present disclosure is a display device provided on a substrate with a plurality of pixels and a plurality of drive circuits for driving the plurality of pixels in pixel units, and the plurality of drive circuits are each provided. It covers the first thin film transistor provided on the substrate and having a crystalline silicon semiconductor layer, the second thin film transistor provided on the substrate and having an oxide semiconductor layer, and the first thin film transistor and the second thin film transistor.
  • a first contact hole for electrically connecting the conductor region of the crystalline silicon semiconductor layer and a connecting conductor provided in the second thin film transistor and conducting conduction to the metal layer and the conductor region of the oxide semiconductor layer are provided.
  • a second contact hole for electrically connecting is provided, and the first contact hole and the second contact hole have a first through hole provided in the first thin film transistor insulating film and the first through hole, respectively.
  • a tubular covering film provided so as to surround the surface of the first thin film transistor insulating film, a second through hole provided in the second thin film transistor insulating film, and the conductor corresponding to the metal layer. It includes a conduction film provided between the region and the surface of the coating film and a conductive film provided so as to surround the second through hole and covering the surface of the second interlayer insulating film.
  • the method for manufacturing the display device of the present disclosure includes a step of forming a connecting conductor on a substrate, a step of forming a crystalline silicon semiconductor layer, and a step of forming an oxide semiconductor layer connected to an end portion of the connecting conductor.
  • FIG. 1 is a sectional view taken along line IV-IV of FIG. 1 in the first embodiment. It is a flow chart of the manufacturing method of the display device of Embodiment 1.
  • FIG. It is sectional drawing which shows the semi-finished product in the 1st step of the manufacturing method of Embodiment 1.
  • FIG. It is sectional drawing which shows the semi-finished product in the 2nd step of the manufacturing method of Embodiment 1.
  • FIG. It is sectional drawing which shows the semi-finished product in the 3rd step of the manufacturing method of Embodiment 1.
  • FIG. It is sectional drawing which shows the semi-finished product in 4th step of the manufacturing method of Embodiment 1.
  • FIG. It is sectional drawing of the display device of Embodiment 2, and is sectional drawing of the part corresponding to the sectional view of line IV-IV of FIG. It is sectional drawing which shows the semi-finished product in the 1st step of the manufacturing method of Embodiment 2. It is sectional drawing which shows the semi-finished product in the 2nd step of the manufacturing method of Embodiment 2. It is sectional drawing which shows the semi-finished product in the 3rd step of the manufacturing method of Embodiment 2. It is sectional drawing which shows the semi-finished product in 4th step of the manufacturing method of Embodiment 2.
  • FIG. 1 is a plan view showing the display device 2 of the present disclosure
  • FIG. 2 is a cross-sectional view showing the display device 2 of the present disclosure.
  • a plurality of pixels SP are formed in the display area DA.
  • a terminal portion TA is provided in the frame area NA surrounding the display area DA.
  • a light emitting element X is provided in each pixel SP.
  • a high voltage side power supply line PL, a data signal line DL, a scanning signal line GL, and an initialization power supply line IL are provided so as to cross each pixel SP.
  • a barrier layer 3 As shown in FIG. 2, in the display area DA, a barrier layer 3, a thin film transistor (hereinafter referred to as “TFT (Thin Film Transistor)”) layer 4, and a top emission (light emitting to the upper layer side) type light emitting element are placed on the substrate 12.
  • TFT Thin Film Transistor
  • the substrate 12 is a flexible base material containing a resin such as a glass substrate or polyimide as a main component, and for example, the substrate 12 can be composed of two layers of polyimide films and an inorganic film sandwiched between them.
  • the barrier layer 3 (undercoat layer 3) is an inorganic insulating layer that prevents foreign substances such as water and oxygen from entering, and can be formed by using, for example, silicon nitride, silicon oxide, or the like.
  • the thin film transistor layer 4 includes a crystalline silicon semiconductor layer PS above the barrier layer 3, a first gate insulating film 15 above the crystalline silicon semiconductor layer PS, and a first gate insulating film. It is provided with a first metal layer (including a gate electrode GE) which is a layer higher than 15.
  • the thin film transistor layer 4 includes a first inorganic insulating film 16 above the first metal layer, an oxide semiconductor layer SS above the first inorganic insulating film 16, and a second gate above the oxide semiconductor layer SS. It is provided with an insulating film 18.
  • the thin film transistor layer 4 includes a second metal layer (including a gate electrode GT) above the second gate insulating film 18, a first interlayer insulating film (silicon nitride film) 30 above the second metal layer, and a second. It includes an interlayer insulating film (silicon oxide film) 31.
  • the thin film transistor layer 4 has a third metal layer (including a data signal line DL) above the first interlayer insulating film 30 and the second interlayer insulating film 31, and a flattening film 21 above the third metal layer. I have.
  • the crystalline silicon semiconductor layer PS is composed of, for example, low-temperature-formed polysilicon (LTPS).
  • the oxide semiconductor layer SS contains, for example, at least one element selected from indium (In), gallium (Ga), tin (Sn), hafnium (Hf), zirconium (Zr), and zinc (Zn) and oxygen. Consists of including. Specifically, indium (In), gallium (Ga), oxide semiconductor containing zinc (Zn) and oxygen (InGaZnO), indium (In), tin (Sn), oxide containing zinc (Zn) and oxygen.
  • InSnZNO Indium (In), zirconium (Zr), oxide containing zinc (Zn) and oxygen Semiconductor
  • InZrZnO Indium (In), indium (Hf), oxide containing zinc (Zn) and oxygen A semiconductor (InHfZnO) or the like can be used.
  • the first thin film transistor TRp is configured to include the gate electrode GE and the crystalline silicon semiconductor layer PS
  • the second thin film transistor TRs are configured to include the gate electrode GT and the oxide semiconductor layer SS.
  • the first metal layer, the second metal layer, and the third metal layer are composed of, for example, a single-layer film or a multi-layer film of a metal containing at least one of aluminum, tungsten, molybdenum, tantalum, chromium, titanium, and copper. To.
  • the first gate insulating film 15, the first inorganic insulating film 16, the second gate insulating film 18, the first interlayer insulating film 30, and the second interlayer insulating film 31 are, for example, silicon oxide (SiOx) formed by a CVD method. It can be composed of a film, a silicon nitride (SiNx) film, or a laminated film thereof. At this time, the first inorganic insulating film 16 and the second gate insulating film 18 in contact with the oxide semiconductor layer SS are formed of silicon oxide (SiOx).
  • the flattening film 21 can be made of a coatable organic material such as polyimide and acrylic resin.
  • the light emitting element layer 5 has a first electrode 22 (lower electrode 22) above the flattening film 21, an insulating edge cover film 23 covering the edge of the first electrode 22, and a layer above the edge cover film 23. It includes an EL (electroluminescence) layer 24 and a second electrode 25 (upper electrode 25) above the EL layer 24.
  • the edge cover film 23 is formed by applying an organic material such as polyimide and an acrylic resin and then patterning by photolithography.
  • a light emitting element Xr red
  • a light emitting element Xg green
  • a light emitting element Xb blue
  • each light emitting element has an island-shaped first. It includes an electrode 22, an EL layer 24 (including a light emitting layer EK), and a second electrode 25.
  • the second electrode 25 is a solid common electrode common to a plurality of light emitting elements.
  • the light emitting elements Xr, Xg, and Xb may be, for example, an OLED (organic light emitting diode) including an organic layer as a light emitting layer, or a QLED (quantum dot light emitting diode) including a quantum dot layer as a light emitting layer. good.
  • OLED organic light emitting diode
  • QLED quantum dot light emitting diode
  • the EL layer 24 is composed of, for example, laminating a hole injection layer, a hole transport layer, a light emitting layer EK, an electron transport layer, and an electron injection layer in order from the lower layer side.
  • the light emitting layer is formed in an island shape at the opening (per pixel) of the edge cover film 23 by a vapor deposition method, an inkjet method, or a photolithography method.
  • the other layers are formed in an island-like or solid-like shape (common layer). Further, it is also possible to configure the structure so that one or more of the hole injection layer, the hole transport layer, the electron transport layer and the electron injection layer are not formed.
  • the first electrode 22 is, for example, a light reflecting electrode composed of a laminate of ITO (Indium Tin Oxide) and an alloy containing Ag (silver) or Ag.
  • the second electrode 25 is made of, for example, a metal thin film such as an alloy containing magnesium and silver, and has light transmittance.
  • the drive current between the first electrode 22 and the second electrode 25 causes holes and electrons to recombine in the light emitting layer EK, and the resulting excitons are in the ground state. Light is emitted in the process of transitioning to.
  • the light emitting elements Xr, Xg, and Xb are QLEDs, holes and electrons are recombinated in the light emitting layer EK by the driving current between the first electrode 22 and the second electrode 25, and the resulting exciton is quantum. Light is emitted in the process of transitioning from the conduction band of dots to the valence band.
  • the sealing layer 6 covering the light emitting element layer 5 is a layer for preventing foreign substances such as water and oxygen from penetrating into the light emitting element layer 5.
  • FIG. 3 is a circuit diagram showing an example of the drive circuit of the present disclosure.
  • a light emitting element X and a drive circuit PK are provided for each unit of the pixel SP, and wirings connected to the drive circuit PK and the drive circuit PK are formed in the thin film transistor layer 4, respectively.
  • the drive circuit PK of FIG. 2 has a capacitive element Cp, a first initialization transistor TR1 in which a gate terminal is connected to a scanning signal line GL in the previous stage (n-1 stage), and a gate terminal in its own stage (n stage). It includes a threshold control transistor TR2 connected to the scanning signal line GL.
  • the write transistor TR3 whose gate terminal is connected to the scanning signal line GL of its own stage (n stage)
  • the drive transistor TR4 which controls the current of the light emitting element X
  • the gate terminal are connected to the light emission control line EM.
  • the power supply transistor TR5 is provided.
  • the drive circuit PK includes a light emission control transistor TR6 in which the gate terminal is connected to the light emission control line EM, and a second initialization transistor TR7 in which the gate terminal is connected to the scanning signal line GL of its own stage (n stage). ing.
  • the gate terminal of the drive transistor TR4 is connected to the anode of the light emitting element X via the capacitive element Cp, and is also connected to the high voltage side power line PL via the first initialization transistor TR1.
  • the source terminal of the drive transistor TR4 is connected to the data signal line DL via the write transistor TR3, and is also connected to the anode of the light emitting element X via the light emission control transistor TR6.
  • the drain terminal of the drive transistor TR4 is connected to the gate terminal of the drive transistor TR4 via the threshold control transistor TR2, and is also connected to the high voltage side power supply line PL via the power supply transistor TR5.
  • the anode of the light emitting element X is connected to the initialization power line IL via the second initialization transistor TR7.
  • a low voltage side power supply is supplied to the initialization power line IL and the cathode 25 (common electrode 25) of the light emitting element X.
  • FIG. 4 is a sectional view taken along line IV-IV of FIG. 1 in the first embodiment of the present disclosure.
  • FIG. 4 shows the cross-sectional structure of the first thin film transistor TRp and the second thin film transistor TRs in the display device 2 of the first embodiment.
  • FIG. 4 shows a structure below the plurality of conductive films 40.
  • the first thin film transistor TRp is a TFT including a crystalline silicon semiconductor layer PS
  • the second thin film transistor TRs is a TFT including an oxide semiconductor layer SS.
  • a barrier layer 3 is provided on the upper surface of the substrate 12.
  • a crystalline silicon semiconductor layer PS formed of a silicon film is provided on the upper surface of the barrier layer 3.
  • a material such as LTPS (Low Temperature Polycrystalline Silicon) is used for the silicon film.
  • the first gate insulating film 15 and the gate electrode GE are provided on the crystalline silicon semiconductor layer PS.
  • the first inorganic insulating film 16 is provided on the gate electrode GE.
  • FIG. 2 shows the case where the first inorganic insulating film 16 has a single-layer structure, but for example, it may have a multi-layer structure of a layer containing silicon nitride and a layer containing silicon oxide.
  • Two connecting conductors (lower metal layer) 36 are provided on the upper surface of the first inorganic insulating film 16.
  • the oxide semiconductor layer SS is provided on the upper surface of the first inorganic insulating film 16 and the connecting conductor 36 so as not to overlap the crystalline silicon semiconductor layer PS in the vertical direction of FIG. Both ends of the oxide semiconductor layer SS overlap with a part of the connecting conductor 36, respectively.
  • the oxide semiconductor layer SS is formed of an oxide semiconductor film.
  • the oxide semiconductor film may contain, for example, at least one metal element among In, Ga, and Zn. In the present embodiment, In—Ga—Zn— having a thickness of 30 nm or more and 100 nm or less.
  • the In—Ga—Zn—O-based semiconductor is a ternary oxide of In (indium), Ga (gallium), and Zn (zinc), and the ratio (composition) of In, Ga, and Zn.
  • the In—Ga—Zn—O-based semiconductor may be amorphous or crystalline.
  • crystalline In-Ga-Zn-O-based semiconductor a crystalline In-Ga-Zn-O-based semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface is preferable.
  • the second gate insulating film 18 and the gate electrode GT are provided on the oxide semiconductor layer SS.
  • the first interlayer insulating film 30 and the second interlayer insulating film 31 are provided on the gate electrode GT.
  • the first interlayer insulating film 30 is also arranged on the upper surface of the first inorganic insulating film 16 as a base layer and the connecting conductor 36, and the second interlayer insulating film 31 is laminated on the upper surface of the first interlayer insulating film 30. Has been done.
  • the first interlayer insulating film 30 and the second interlayer insulating film 31 have a polycrystalline structure or an amorphous structure.
  • a pair of first through holes 41 are provided in the first interlayer insulating film 30 above each of the conductor regions 35 which are the upper surfaces of both ends of the crystalline silicon semiconductor layer PS.
  • the first through hole 41 is provided above the crystalline silicon semiconductor layer PS so as to extend continuously to the first inorganic insulating film 16 and the first gate insulating film 15, respectively.
  • a pair of second through holes 42 are provided in the second interlayer insulating film 31 above each of the conductor regions 35 which are the upper surfaces of both ends of the crystalline silicon semiconductor layer PS. At the bottom of the second through hole 42, the conductor region 35, which is the upper surface of the silicon film constituting the crystalline silicon semiconductor layer PS, is exposed.
  • a pair of first through holes 41 are provided in the first interlayer insulating film 30 above each of the two connecting conductors 36 provided on both ends of the oxide semiconductor layer SS.
  • the first through hole 41 is provided so as to extend continuously to the first inorganic insulating film 16 and the first gate insulating film 15, respectively.
  • a pair of second through holes 42 are provided in the second interlayer insulating film 31 above each of the two connecting conductors 36 provided at both ends of the oxide semiconductor layer SS. At the bottom of the second through hole 42, the upper surface of the silicon film forming the crystalline silicon semiconductor layer PS and the connecting conductor 36 is exposed.
  • the second through hole 42 has a diameter of a size included inside the first through hole 41, respectively. Therefore, as can be seen from FIG. 4, the coating film 31a, which is a part of the second interlayer insulating film 31, covers the inner peripheral surface of the first through hole 41 provided in the first interlayer insulating film 30. Here, the coating film 31a is covered so that the surface (inner peripheral surface) of the first through hole 41 of the first interlayer insulating film 30 is not exposed. In FIG. 4, the covering film 31a is a part of the second interlayer insulating film 31 surrounded by the dotted line. In the first embodiment, the coating film 31a has a tubular shape (ring shape), but the shape thereof is not limited to a cylinder and may be any shape corresponding to the first through hole 41.
  • the coating film 31a which is a part of the second interlayer insulating film 31, covers the inner peripheral surface of the first through hole 41 above the crystalline silicon semiconductor layer PS.
  • the second interlayer insulating film covers the first inorganic insulating film 16 and the first gate insulating film 15.
  • the second interlayer insulating film 31 may cover the first interlayer insulating film 30 with at least the inner peripheral surface of the first through hole 41.
  • a conductive film 40 is provided inside the second through hole 42, respectively.
  • the bottom of the conductive film 40 is electrically connected to both ends of the crystalline silicon semiconductor layer PS and the upper surfaces of the two connecting conductors 36, respectively.
  • the top of the conductive film 40 is located above the second interlayer insulating film 31, and this portion is also referred to as a metal layer (upper metal layer) 45.
  • the first contact hole CH1 reaches the first thin film transistor TRp.
  • the metal layer 45 and the conductor region 35 of the crystalline silicon semiconductor layer PS are electrically connected via the conductive film 40.
  • the second contact hole CH2 reaches the second thin film transistor TRs.
  • the metal layer 45 and the connecting conductor 36 conducting the conductor region 35 of the oxide semiconductor layer SS are electrically connected via the conductive film 40.
  • the first contact hole CH1 and the second contact hole CH2 have a first through hole 41 provided in the first interlayer insulating film 30 and a surface (inner peripheral surface) of the first through hole 41 of the first interlayer insulating film 30, respectively. ), The second through hole 42 provided in the second interlayer insulating film 31, and the conductor region 35 corresponding to the metal layer 45. , A conductive film 40 that covers the surface of the coating film 31a and the surface (inner peripheral surface) of the second interlayer insulating film 31.
  • the upper surface of the silicon film which is the crystalline silicon semiconductor layer PS, is exposed to air at the bottom of the second through hole 42.
  • the upper surface of the exposed silicon film is naturally oxidized to form a very thin surface oxide film.
  • the surface oxide film is removed before forming the conductive film 40 by a cleaning treatment using hydrofluoric acid as a cleaning liquid.
  • the etching rate of the first interlayer insulating film 30 with respect to hydrofluoric acid is higher than that of the second interlayer insulating film 31.
  • the first through hole 41 of the first interlayer insulating film 30 is a part of the second interlayer insulating film 31 on the inner peripheral surface of the second through hole 42. It is covered with a covering film 31a. Therefore, the first interlayer insulating film 30 is not exposed to hydrofluoric acid during the hydrofluoric acid treatment.
  • the structure of the first embodiment makes the first interlayer insulating film 30. It is possible to suppress the occurrence of contact defects due to side etching and realize good contact.
  • FIG. 5 is a flow chart showing a manufacturing method of the display device 2 according to the first embodiment of the present disclosure. Hereinafter, steps S1 to S10 shown in FIG. 5 will be described.
  • Step S1 is a step of forming the barrier layer 3, the crystalline silicon semiconductor layer PS, the first gate insulating film 15, the first inorganic insulating film 16, and the connecting conductor 36 on the substrate 12.
  • Step S2 is a step of forming the crystalline silicon semiconductor layer PS and the oxide semiconductor layer SS connected to the end of the connecting conductor 36.
  • Step S3 is a step of forming the conductor region 35 of the crystalline silicon semiconductor layer PS and the conductor region 35 of the oxide semiconductor layer SS in the crystalline silicon semiconductor layer PS and the oxide semiconductor layer SS, respectively.
  • Step S4 is a step of forming the first interlayer insulating film 30 on the conductor region 35 of the crystalline silicon semiconductor layer PS and the connecting conductor 36.
  • Step S5 is a step of forming the first through hole 41 in the conductor region 35 of the crystalline silicon semiconductor layer PS and the first interlayer insulating film 30 on the connecting conductor 36, respectively.
  • Step S6 is a step of forming the second interlayer insulating film 31 on the first interlayer insulating film 30.
  • Step S7 is a step of forming a coating film 31a that covers the surface (inner peripheral surface) of the first interlayer insulating film 30.
  • Step S8 is a step of forming the second through hole 42 surrounded by the first through hole 41 in the second interlayer insulating film 31 in a plan view.
  • Step S9 cleans the surface of the coating film 31a and the surface (inner peripheral surface) of the second interlayer insulating film 31 and the conductor region 35 of the crystalline silicon semiconductor layer PS at the base of the second through hole 42. It is a process of cleaning with.
  • the conductive film 40 is formed so as to surround the surface of the coating film 31a and the second through hole and cover the surface (inner peripheral surface) of the second interlayer insulating film 31 in a plan view. It is a process.
  • FIGS. 6 to 9 are cross-sectional views showing the structure in the first step to the fourth step in the manufacturing method of the display device 2 of the first embodiment of the present disclosure.
  • the cross sections of FIGS. 6 to 9 are the cross sections of the same locations as those of FIG. 4, respectively, and show the cross sections of the semi-finished products immediately after the processes in the first step to the fourth step are carried out.
  • FIG. 6 is a cross-sectional view showing a semi-finished product in the first step of the manufacturing method of the first embodiment, and shows a state immediately after the processing of step S5 of FIG.
  • four first through holes 41 are formed so as to penetrate the first interlayer insulating film 30 and reach two portions of one conductor region 35 and two connecting conductors 36, respectively.
  • two portions of the upper surface of the conductor region 35 and a part of the upper surface of each of the two connecting conductors 36 are exposed.
  • FIG. 7 is a cross-sectional view showing a semi-finished product in the second step of the manufacturing method of the display device 2 of the first embodiment of the present disclosure, immediately after the processing of steps S6 and S7 of FIG. 5 is performed. It shows the state.
  • the second interlayer insulating film 31 is placed on the upper surface of the first interlayer insulating film 30, on the inner peripheral surface of 16 on the first inorganic insulating film, on the inner peripheral surface of the first gate insulating film 15, and crystallinity. It is laminated on the conductor region 35 of the silicon semiconductor layer PS.
  • the coating film 31a which is a part of the second interlayer insulating film 31, is laminated on the inner peripheral surfaces of the plurality of first through holes 41. That is, in FIG. 7, steps S6 and S7 are performed at the same time. As a result, the silicon oxide film 31 laminated on the inner peripheral surface of the plurality of first through holes 41 becomes the coating film 31a, and the silicon oxide film 31 laminated on the upper surface of the first interlayer insulating film 30 becomes the second coating film 31a. It becomes the interlayer insulating film 31.
  • FIG. 8 is a cross-sectional view showing a semi-finished product in the third step of the manufacturing method of the display device 2 of the first embodiment of the present disclosure, and shows a state immediately after the processing of step S8 of FIG. ing.
  • the third step four second through holes 42 are formed so as to penetrate the second interlayer insulating film 31 and extend to two parts of one conductor region 35 and a part of two connecting conductors 36. Each is formed on the second interlayer insulating film 31.
  • the second through hole 42 is formed with a diameter of a size surrounded by the inside of the first through hole 41 when the first thin film transistor TRp and the second thin film transistor TRs are viewed in a plan view.
  • the second interlayer insulating film 31 is removed at the bottom of the second through hole 42, and the upper surface of the conductor region 35 and the connecting conductor 36 is exposed.
  • the coating film 31a which is a part of the second interlayer insulating film 31, covers the inner peripheral surface of the first through hole 41 provided in the first interlayer insulating film 30 so as to cover the second penetration. It is left on the inner peripheral surface of the hole 42.
  • the surface oxide film 50 is formed on the upper surface of the silicon film which is the conductor region 35 of the exposed crystalline silicon semiconductor layer PS by natural oxidation.
  • the cross-sectional view showing the semi-finished product in the fourth step of the manufacturing method of the display device 2 of the first embodiment of the present disclosure shown in FIG. 9 is a state immediately after the processing of step S9 in FIG.
  • the surface oxide film 50 is removed by exposure to hydrofluoric acid.
  • the etching rate of the first interlayer insulating film 30 with respect to hydrofluoric acid is higher than that of the second interlayer insulating film 31, but on the inner peripheral surface of the second through hole 42, the second interlayer insulating film 31 insulates the first interlayer.
  • the film 30 is covered, and during the hydrofluoric acid treatment, the second interlayer insulating film 31 is exposed to the hydrofluoric acid, and the first interlayer insulating film 30 is not exposed to the hydrofluoric acid. Therefore, the first interlayer insulating film 30 is not side-etched, and the diameter of the lower portion of the second through hole 42, which is a contact hole, is not larger than that of the upper portion. Therefore, in the subsequent step of forming the conductive film 40, the metal material to be the conductive film 40 is spread to the bottom of the second through hole 42, and good contact of the LTPO structure shown in FIG. 2 can be realized.
  • the method of manufacturing the display device 2 of the first embodiment of the present disclosure includes a step of forming a silicon nitride film 30 having a first through hole 41 on the upper surface of a underlying layer, and a first interlayer insulating film 30.
  • the inner peripheral surface of the first through hole 41 is covered with the second interlayer insulating film 31, so that the first interlayer insulating film 30 is not exposed to hydrofluoric acid. Side etching in the contact hole can be suppressed.
  • FIG. 10 is a sectional view taken along line IV-IV of FIG. 1 in the second embodiment of the present disclosure.
  • the second embodiment is different from the first embodiment in that it has a coating film 32 made of a different material from the second interlayer insulating film 31.
  • the differences from the first embodiment will be described.
  • a pair of first through holes 41 are provided in the first interlayer insulating film 30 which is a silicon nitride film, at both ends of the crystalline silicon semiconductor layer PS and above each of the two connecting conductors 36.
  • the second interlayer insulating film 31 which is a silicon oxide film is provided with a pair of second through holes 42 extending so as to be continuous with the pair of first through holes 41.
  • the first through hole 41 and the second through hole 42 are arranged in the vertical direction, and each of them is one continuous through hole.
  • the coating film 32 covers the inner peripheral surfaces of the pair of first through holes 41 and the pair of second through holes 42.
  • a pair of third through holes 43 are provided in the coating film 32 at both ends of the crystalline silicon semiconductor layer PS and above each of the two connecting conductors 36. At the bottom of the third through hole 43, the upper surface of the silicon film forming the crystalline silicon semiconductor layer PS and the connecting conductor 36 is exposed.
  • a material having an etching rate for hydrofluoric acid smaller than that of the first interlayer insulating film 30 is suitable for the coating film 32.
  • a material such as silicon oxide, aluminum oxide, molybdenum, or titanium can be used for the coating film 32.
  • the third through hole 43 has a diameter of a size included inside the first through hole 41 and the second through hole 42. Therefore, as can be seen from FIG. 10, the covering film 32 covers the first interlayer insulating film 30 on the inner peripheral surface of the third through hole 43. As can be seen from FIG. 10, the coating film 32 also covers the first inorganic insulating film 16 and the first gate insulating film 15 on the inner peripheral surface of the first through hole 41 above the crystalline silicon semiconductor layer PS. However, the coating film 32 may cover the first interlayer insulating film 30 at least on the inner peripheral surface of the first through hole 41.
  • a conductive film 40 is provided inside the third through hole 43, respectively.
  • the bottom of the conductive film 40 is electrically connected to the upper surfaces of the two conductor regions 35 and the two connecting conductors 36 of the crystalline silicon semiconductor layer PS, respectively.
  • the top of the conductive film 40 is located above the covering film 32.
  • the first contact hole CH1 is provided in the first thin film transistor TRp, and the metal layer 45 and the conductor region 35 of the crystalline silicon semiconductor layer PS are interposed via the conductive film 40 in the first contact hole CH1. Is electrically connected.
  • the second contact hole CH2 is provided in the second thin film transistor TRs, and in the contact hole CH2, the metal layer 45 and the connecting conductor 36 conducting the conductor region 35 of the oxide semiconductor layer SS are connected to the conductive film 40. It is electrically connected via.
  • the first contact hole CH1 and the second contact hole CH2 are provided in the first through-hole 41 provided in the first interlayer insulating film 30 and in the second interlayer insulating film 31, respectively, and communicate with the first through-hole 41.
  • the coating film 32 is provided between the second through hole 42, the coating film 32 that covers the surface (inner peripheral surface) of the first interlayer insulating film 30, and the conductor region 35 corresponding to the metal layer 45, and is provided.
  • 40 includes a conductive film 40 that covers the surface of the above.
  • the upper surface of the silicon film which is the crystalline silicon semiconductor layer PS, is exposed to air at the bottom of the third through hole 43.
  • the upper surface of the exposed silicon film is naturally oxidized to form a very thin surface oxide film.
  • the surface oxide film is removed before forming the conductive film 40 by a cleaning treatment using hydrofluoric acid as a cleaning liquid.
  • the first interlayer insulating film 30 is etched by hydrofluoric acid.
  • the first interlayer insulating film 30 has a lower etching rate with respect to hydrofluoric acid than the first interlayer insulating film 30 on the inner peripheral surface of the third through hole 43. It is covered with a coating film 32 formed of. Therefore, the first interlayer insulating film 30 is not exposed to hydrofluoric acid during the hydrofluoric acid treatment. That is, the coating film 32 can prevent side etching of the first interlayer insulating film 30 and suppress the occurrence of contact defects.
  • ⁇ Manufacturing method of Embodiment 2> 11 to 14 are cross-sectional views showing the structure of the first step to the fourth step in the manufacturing method of the display device 2 of the present disclosure in the second embodiment.
  • a pair of first through holes 41 and a pair of first through holes 41 are penetrated through each of the first interlayer insulating film 30 which is a silicon nitride film and the second interlayer insulating film 31 which is a silicon oxide film.
  • the two through holes 42 are formed so as to reach two parts of one conductor region 35 and a part of each of the two connecting conductors 36.
  • the first through hole 41 and the second through hole 42 are formed in a continuous process.
  • the first through hole 41 of the first interlayer insulating film 30 and the second through hole 42 of the second interlayer insulating film 31 are formed so as to communicate with each other in the vertical direction.
  • a first through hole 41 is also formed in the first inorganic insulating film 16 and the first gate insulating film 15 above the crystalline silicon semiconductor layer PS, respectively.
  • the coating film 32 is laminated on the upper surface of the second interlayer insulating film 31.
  • the covering film 32 covers the inner peripheral surfaces of the plurality of first through holes 41 and the plurality of second through holes 42 and the bottom of the first through holes 41.
  • a pair of third through holes 43 form a coating film 32 above each of the two conductor regions 35 and the two connecting conductors 36 of the crystalline silicon semiconductor layer PS. Is formed in each.
  • the third through hole 43 is included inside the first through hole 41 and the second through hole 42 when the first thin film transistor TRp and the second thin film transistor TRs are viewed in a plan view, and the first through hole 41 is included. And has a diameter smaller than the respective diameter of the second through hole 42. Therefore, the upper surface of the silicon film and the connecting conductor 36 is exposed at the bottom of the third through hole 43 from which the coating film 32 has been removed.
  • the coating film 32 is left on the inner peripheral surface of the third through hole 43, and the first interlayer insulating film 30 is covered. After that, the surface oxide film 50 is formed by natural oxidation on the upper surface of the crystalline silicon semiconductor layer PS exposed at the base of the third through hole.
  • the surface oxide film 50 is removed by exposure to hydrofluoric acid.
  • the first interlayer insulating film 30 is largely etched by hydrofluoric acid, but the coating film 32 covers the first interlayer insulating film 30 on the inner peripheral surface of the third through hole 43, and is treated with hydrofluoric acid. At this time, the first interlayer insulating film 30 is not exposed to hydrofluoric acid.
  • the coating film 32 a material having an etching rate with respect to hydrofluoric acid smaller than that of the first interlayer insulating film 30 is used. Therefore, the first interlayer insulating film 30 is not side-etched, and the diameter of the lower portion of the third through hole 43, which is a contact hole, is not larger than that of the upper portion. Therefore, in the subsequent step of forming the conductive film 40, the metal material to be the conductive film 40 can be spread to the bottom of the third through hole 43, and good contact is realized in the LTPO structure shown in FIG. can do.
  • the method of manufacturing the display device 2 of the second embodiment of the present disclosure includes a step of forming the silicon nitride film 30 on the upper surface of the underlying layer and a second interlayer insulation on the upper surface of the first interlayer insulating film 30.
  • a step of forming the film 31 a step of forming a through hole penetrating the first interlayer insulating film 30 and the second interlayer insulating film 31, and a step of covering the inner peripheral surface of the through hole with the covering film 32. It comprises a step of exposing the membrane 32 to hydrofluoric acid.
  • the inner peripheral surface of the through hole is covered with the coating film 32, so that the first interlayer insulating film 30 is not exposed to hydrofluoric acid and the side in the contact hole. Etching can be suppressed.

Abstract

本開示の表示装置は、基板上の複数の画素を駆動する複数の駆動回路が、各々、結晶性シリコン半導体層を有する第１薄膜トランジスタ及び酸化物半導体層を有する第２薄膜トランジスタと、それらを覆う第１層間絶縁膜と、第１層間絶縁膜を覆う第２層間絶縁膜と、第２層間絶縁膜上に形成された金属層と、金属層と結晶性シリコン半導体層の導体領域とを電気的に接続する第１コンタクトホールと、金属層と酸化物半導体層の導体領域に導通する接続導体とを電気的に接続する第２コンタクトホールとを備え、第１コンタクトホール及び第２コンタクトホールは、各々、第１層間絶縁膜に設けられた第１貫通孔と、第１貫通孔を囲むように設けられて第１層間絶縁膜の表面を被覆する筒状の被覆膜と、第２層間絶縁膜に設けられた第２貫通孔と、金属層と対応する導体領域との間に設けられるとともに、被覆膜の表面及び第２貫通孔を囲むように設けられて第２層間絶縁膜の表面を覆う導通膜と、を含む。

Description

表示装置および表示装置の製造方法
　本開示は表示装置および表示装置の製造方法に関する。
　特許文献１には、酸化物半導体層をチャネルに用いた薄膜トランジスタ（以下「ＴＦＴ（Thin Film Transistor）」という）と、多結晶シリコン膜で形成されたシリコン半導体層をチャネルに用いたＴＦＴと、の双方を含む構造（以下「ＬＴＰＯ（Low Temperature Polycrystalline Oxide）構造」という）が開示されている。
特開２０１８－１９５７４７号公報
　ＬＴＰＯ構造では、ＴＦＴの上面上に窒化シリコンおよびその上面上に形成された酸化シリコン膜を含む多層膜を積層する。コンタクトホールが、その多層膜を貫通してＴＦＴのチャネルのソース／ドレイン領域まで至るように形成される。コンタクトホール内に、例えば、金属層を積層した導通膜が形成される。
　良好なコンタクトを実現するため、コンタクトホール内に導通膜を形成する前に、フッ酸処理によって、コンタクトホールの底部に露出したシリコン層の表面酸化膜を除去する。しかしながら、前述のフッ酸処理において、ＬＴＰＯ構造においては、酸化シリコンより窒化シリコンのほうがフッ酸に対するエッチングレートが大きい。窒化シリコン膜は、コンタクトホールの内周面に露出している。よって、フッ酸処理によって、窒化シリコン膜がサイドエッチングされ、コンタクトホールにおいて下部より上部の径が小さくなる。それによって、導通膜を形成する際に、コンタクトホールの下部および底部に金属層が行き渡る前にコンタクトホールの上部が金属層で塞がり、導通膜とチャネルとのコンタクトが不良になるおそれがある。
　本開示は、上述の問題に鑑みなされたものであり、その目的は、ＬＴＰＯ構造を採用した場合に、導通膜の良好なコンタクトを実現できる表示装置およびその製造方法を提供することである。
　本開示の表示装置は、複数の画素と、前記複数の画素を画素単位にそれぞれ駆動する複数の駆動回路と、を基板上に設けた表示装置であって、前記複数の駆動回路は、各々、前記基板上に設けられるとともに、結晶性シリコン半導体層を有する第１薄膜トランジスタと、前記基板上に設けられるとともに、酸化物半導体層を有する第２薄膜トランジスタと、前記第１薄膜トランジスタ及び前記第２薄膜トランジスタを覆う第１層間絶縁膜と、前記第１層間絶縁膜を覆う第２層間絶縁膜と、前記第２層間絶縁膜上に形成された金属層と、前記第１薄膜トランジスタに設けられるとともに、前記金属層と前記結晶性シリコン半導体層の導体領域とを電気的に接続する第１コンタクトホールと、前記第２薄膜トランジスタに設けられるとともに、前記金属層と前記酸化物半導体層の導体領域に導通する接続導体とを電気的に接続する第２コンタクトホールと、を備え、前記第１コンタクトホール及び前記第２コンタクトホールは、各々、前記第１層間絶縁膜に設けられた第１貫通孔と、前記第１貫通孔を囲むように設けられて前記第１層間絶縁膜の表面を被覆する筒状の被覆膜と、前記第２層間絶縁膜に設けられた第２貫通孔と、前記金属層と対応する前記導体領域との間に設けられるとともに、前記被覆膜の表面及び前記第２貫通孔を囲むように設けられて前記第２層間絶縁膜の表面を覆う導通膜と、を含む。
　本開示の表示装置の製造方法は、基板上に、接続導体を形成する工程と、結晶性シリコン半導体層と、前記接続導体の端部と接続される酸化物半導体層とを形成する工程と、前記結晶性シリコン半導体層と前記酸化物半導体層に、それぞれ、前記結晶性シリコン半導体層の導体領域と、前記酸化物半導体層の導体領域を形成する工程と、前記結晶性シリコン半導体層の導体領域と前記接続導体上に、第１層間絶縁膜を形成する工程と、前記結晶性シリコン半導体層の導体領域および前記接続導体上の前記第１層間絶縁膜に、それぞれ、第１貫通孔を形成する工程と、前記第１貫通孔を囲むように設けられて前記第１層間絶縁膜の表面を被覆する被覆膜を形成する工程と、前記第１層間絶縁膜上に第２層間絶縁膜を形成する工程と、前記第１貫通孔の内側において、前記第２層間絶縁膜に第２貫通孔を形成する工程と、前記被覆膜の表面と、前記第２貫通孔を囲むように設けられて前記第２層間絶縁膜の表面と、前記第２貫通孔の基底部にある前記結晶性シリコン半導体層の導体領域とを、洗浄液で洗浄する工程と、前記被覆膜の表面と、前記第２貫通孔を囲むように設けられて前記第２層間絶縁膜の表面に、導通膜を形成する工程と、を含む。
本開示の表示装置を示す平面図である。 本開示の表示装置を示す断面図である。 本開示の駆動回路の一例を示す回路図である。 実施形態１における、図１のＩＶ－ＩＶ線断面図である。 実施形態１の表示装置の製造方法のフロー図である。 実施形態１の製造方法の第１ステップにおける半製品を示す断面図である。 実施形態１の製造方法の第２ステップにおける半製品を示す断面図である。 実施形態１の製造方法の第３ステップにおける半製品を示す断面図である。 実施形態１の製造方法の第４ステップにおける半製品を示す断面図である。 実施形態２の表示装置の断面図であって、図１のＩＶ－ＩＶ線断面図に相当する部分の断面図である。 実施形態２の製造方法の第１ステップにおける半製品を示す断面図である。 実施形態２の製造方法の第２ステップにおける半製品を示す断面図である。 実施形態２の製造方法の第３ステップにおける半製品を示す断面図である。 実施形態２の製造方法の第４ステップにおける半製品を示す断面図である。
　以下、本開示の実施形態について図面を参照しつつ説明する。図面において、同一または同等の要素には同じ符号を付す。各実施形態における同一または同等の構成については説明を繰り返さない。
　図１は本開示の表示装置２を示す平面図であり、図２は本開示の表示装置２を示す断面図である。
　図１に示すように、表示装置２においては、表示領域ＤＡに、それぞれが発光素子Ｘを含む複数の画素ＳＰが形成される。表示領域ＤＡを取り囲む額縁領域ＮＡには端子部ＴＡが設けられる。それぞれの画素ＳＰ内には、発光素子Ｘが設けられている。それぞれの画素ＳＰを横切るように、高電圧側電源線ＰＬ、データ信号線ＤＬ、走査信号線ＧＬ、および初期化電源線ＩＬが設けられている。
　図２に示すように、表示領域ＤＡでは、基板１２上に、バリア層３、薄膜トランジスタ（以下「ＴＦＴ（Thin Film Transistor）」という）層４、トップエミッション（上層側へ発光する）タイプの発光素子層５および封止層６がこの順に形成されている。
　基板１２は、ガラス基板またはポリイミドなどの樹脂を主成分とする可撓性基材であり、例えば、２層のポリイミド膜とそれらに挟まれた無機膜とによって基板１２を構成することもできる。バリア層３（アンダーコート層３）は、水および酸素などの異物の侵入を防ぐ無機絶縁層であり、例えば、窒化シリコンおよび酸化シリコンなどを用いて構成することができる。
　図２に示すように、薄膜トランジスタ層４は、バリア層３よりも上層の結晶性シリコン半導体層ＰＳと、結晶性シリコン半導体層ＰＳよりも上層の第１ゲート絶縁膜１５と、第１ゲート絶縁膜１５よりも上層の第１金属層（ゲート電極ＧＥを含む）とを備えている。薄膜トランジスタ層４は、第１金属層よりも上層の第１無機絶縁膜１６と、第１無機絶縁膜１６よりも上層の酸化物半導体層ＳＳと、酸化物半導体層ＳＳよりも上層の第２ゲート絶縁膜１８とを備えている。薄膜トランジスタ層４は、第２ゲート絶縁膜１８よりも上層の第２金属層（ゲート電極ＧＴを含む）と、第２金属層よりも上層の第１層間絶縁膜（窒化シリコン膜）３０および第２層間絶縁膜（酸化シリコン膜）３１とを備えている。薄膜トランジスタ層４は、第１層間絶縁膜３０および第２層間絶縁膜３１よりも上層の第３金属層（データ信号線ＤＬを含む）と、第３金属層よりも上層の平坦化膜２１とを備えている。
　結晶性シリコン半導体層ＰＳは、例えば低温形成のポリシリコン（ＬＴＰＳ）で構成される。酸化物半導体層ＳＳは、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）から選ばれた少なくとも一種の元素と酸素とを含んで構成される。具体的には、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）と酸素を含む酸化物半導体（ＩｎＧａＺｎＯ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）と酸素を含む酸化物半導体（ＩｎＳｎＺｎＯ）、インジウム（Ｉｎ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）と酸素を含む酸化物半導体（ＩｎＺｒＺｎＯ）、インジウム（Ｉｎ）、ハフニウム（Ｈｆ）、亜鉛（Ｚｎ）と酸素を含む酸化物半導体（ＩｎＨｆＺｎＯ）などを用いることができる。
　図２では、ゲート電極ＧＥおよび結晶性シリコン半導体層ＰＳを含むように、第１薄膜トランジスタＴＲｐが構成され、ゲート電極ＧＴおよび酸化物半導体層ＳＳを含むように、第２薄膜トランジスタＴＲｓが構成される。
　第１金属層、第２金属層、および第３金属層は、例えば、アルミニウム、タングステン、モリブデン、タンタル、クロム、チタンおよび銅の少なくとも１つを含む金属の単層膜あるいは複層膜によって構成される。
　第１ゲート絶縁膜１５、第１無機絶縁膜１６、第２ゲート絶縁膜１８、第１層間絶縁膜３０および第２層間絶縁膜３１は、例えば、ＣＶＤ法によって形成された、酸化シリコン（ＳｉＯｘ）膜あるいは窒化シリコン（ＳｉＮｘ）膜またはこれらの積層膜によって構成することができる。このとき、酸化物半導体層ＳＳと接する第１無機絶縁膜１６、第２ゲート絶縁膜１８は、酸化シリコン（ＳｉＯｘ）で形成される。平坦化膜２１は、例えば、ポリイミドおよびアクリル樹脂などの塗布可能な有機材料によって構成することができる。
　発光素子層５は、平坦化膜２１よりも上層の第１電極２２（下部電極２２）と、第１電極２２のエッジを覆う絶縁性のエッジカバー膜２３と、エッジカバー膜２３よりも上層のＥＬ（エレクトロルミネッセンス）層２４と、ＥＬ層２４よりも上層の第２電極２５（上部電極２５）とを含む。エッジカバー膜２３は、例えば、ポリイミドおよびアクリル樹脂などの有機材料を塗布した後にフォトリソグラフィによってパターニングすることで形成される。
　図２に示すように、発光素子層５には、例えば、発光素子Ｘｒ（赤色）、発光素子Ｘｇ（緑色）および発光素子Ｘｂ（青色）が形成され、各発光素子が、島状の第１電極２２、ＥＬ層２４（発光層ＥＫを含む）および第２電極２５を含む。第２電極２５は、複数の発光素子で共通する、ベタ状の共通電極である。
　発光素子Ｘｒ・Ｘｇ・Ｘｂは、例えば、発光層として有機層を含むＯＬＥＤ（有機発光ダイオード）であってもよいし、発光層として量子ドット層を含むＱＬＥＤ（量子ドット発光ダイオード）であってもよい。
　ＥＬ層２４は、図示しないが、例えば、下層側から順に、正孔注入層、正孔輸送層、発光層ＥＫ、電子輸送層および電子注入層を積層することで構成される。発光層は、蒸着法あるいはインクジェット法、フォトリソグラフィ法によって、エッジカバー膜２３の開口（画素ごと）に、島状に形成される。他の層は、島状またはベタ状（共通層）に形成する。また、正孔注入層、正孔輸送層、電子輸送層および電子注入層のうち１以上の層を形成しない構成とすることもできる。
　第１電極２２（陽極）は、例えば、ＩＴＯ（Indium Tin Oxide）とＡｇ（銀）またはＡｇを含む合金との積層によって構成される、光反射電極である。第２電極２５（陰極）は、例えば、マグネシウムと銀とを含む合金などの金属薄膜で構成され、光透過性を有する。
　発光素子Ｘｒ・Ｘｇ・ＸｂがＯＬＥＤである場合、第１電極２２および第２電極２５の間の駆動電流によって正孔および電子が発光層ＥＫ内で再結合し、これによって生じたエキシトンが基底状態に遷移する過程で光が放出される。発光素子Ｘｒ・Ｘｇ・ＸｂがＱＬＥＤである場合、第１電極２２および第２電極２５の間の駆動電流によって正孔と電子が発光層ＥＫ内で再結合し、これによって生じたエキシトンが、量子ドットの伝導帯準位（conduction band）から価電子帯準位（valence band）に遷移する過程で光が放出される。
　図２において、発光素子層５を覆う封止層６は、水および酸素などの異物の発光素子層５への浸透を防ぐ層であり、例えば、２層の無機封止膜２６・２８とこれらの間に形成される有機膜２７とで構成することができる。
　図３は本開示の駆動回路の一例を示す回路図である。図１の表示領域ＤＡには、画素ＳＰの単位ごとに発光素子Ｘおよび駆動回路ＰＫが設けられ、薄膜トランジスタ層４には、それぞれ、駆動回路ＰＫおよび駆動回路ＰＫに接続する配線が形成される。
　図２の駆動回路ＰＫは、容量素子Ｃｐと、ゲート端子が前段（ｎ－１段）の走査信号線ＧＬに接続される第１初期化トランジスタＴＲ１と、ゲート端子が自段（ｎ段）の走査信号線ＧＬに接続される閾値制御トランジスタＴＲ２とを備えている。駆動回路ＰＫは、ゲート端子が自段（ｎ段）の走査信号線ＧＬに接続される書き込みトランジスタＴＲ３と、発光素子Ｘの電流を制御する駆動トランジスタＴＲ４と、ゲート端子が発光制御線ＥＭに接続される電源供給トランジスタＴＲ５とを備えている。駆動回路ＰＫは、ゲート端子が発光制御線ＥＭに接続される発光制御トランジスタＴＲ６と、ゲート端子が自段（ｎ段）の走査信号線ＧＬに接続される第２初期化トランジスタＴＲ７と、を備えている。
　駆動トランジスタＴＲ４のゲート端子は、容量素子Ｃｐを介して発光素子Ｘのアノードに接続されるとともに、第１初期化トランジスタＴＲ１を介して高電圧側電源線ＰＬに接続される。駆動トランジスタＴＲ４のソース端子は、書き込みトランジスタＴＲ３を介してデータ信号線ＤＬに接続されるとともに、発光制御トランジスタＴＲ６を介して発光素子Ｘのアノードに接続される。駆動トランジスタＴＲ４のドレイン端子は、閾値制御トランジスタＴＲ２を介して駆動トランジスタＴＲ４のゲート端子に接続されるとともに、電源供給トランジスタＴＲ５を介して高電圧側電源線ＰＬに接続される。発光素子Ｘのアノードは、第２初期化トランジスタＴＲ７を介して初期化電源線ＩＬに接続される。初期化電源線ＩＬおよび発光素子Ｘのカソード２５（共通電極２５）には、低電圧側電源が供給される。
＜実施形態１＞
　図４は、本開示の実施形態１における、図１のＩＶ－ＩＶ線断面図である。図４は、実施形態１の表示装置２における、第１薄膜トランジスタＴＲｐおよび第２薄膜トランジスタＴＲｓの断面構造を示す。図４では、複数の導通膜４０より下方の構造を示している。図４において、第１薄膜トランジスタＴＲｐは結晶性シリコン半導体層ＰＳを含むＴＦＴであり、第２薄膜トランジスタＴＲｓは酸化物半導体層ＳＳを含むＴＦＴである。
　基板１２の上面上にバリア層３が設けられている。バリア層３の上面上に、シリコン膜で形成された結晶性シリコン半導体層ＰＳが設けられている。シリコン膜は、例えば、ＬＴＰＳ（Low Temperature Polycrystalline Silicon）などの材料が用いられる。
　第１ゲート絶縁膜１５およびゲート電極ＧＥが、結晶性シリコン半導体層ＰＳの上に設けられている。第１無機絶縁膜１６が、ゲート電極ＧＥの上に設けられている。図２では、第１無機絶縁膜１６が単層構造の場合を示しているが、例えば、窒化シリコンを含む層と酸化シリコンを含む層の多層構造でもよい。
　２つの接続導体（下層金属層）３６が、第１無機絶縁膜１６の上面上に設けられている。接続導体３６は、例えば、モリブデンおよびチタンなどの材料が用いられる。酸化物半導体層ＳＳが、図２の上下方向で結晶性シリコン半導体層ＰＳに重ならないように、第１無機絶縁膜１６および接続導体３６の上面上に設けられている。酸化物半導体層ＳＳの両端が接続導体３６の一部にそれぞれ重なる。酸化物半導体層ＳＳは酸化物半導体膜で形成される。酸化物半導体膜は、例えば、Ｉｎ、Ｇａ、およびＺｎのうち、少なくとも１種の金属元素を含んでいてもよく、本実施の形態では、厚さが３０ｎｍ以上１００ｎｍ以下のＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体（例えば、酸化インジウムガリウム亜鉛）を用いた。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、およびＺｎ（亜鉛）の三元系酸化物であって、Ｉｎ、Ｇａ、およびＺｎの割合（組成比）は、特に限定されず、例えば、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、およびＩｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。また、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。
　第２ゲート絶縁膜１８およびゲート電極ＧＴが、酸化物半導体層ＳＳの上に設けられている。第１層間絶縁膜３０および第２層間絶縁膜３１が、ゲート電極ＧＴの上に設けられている。第１層間絶縁膜３０は、下地層としての第１無機絶縁膜１６および接続導体３６の上面上にも配置されており、第１層間絶縁膜３０の上面上に第２層間絶縁膜３１が積層されている。なお、第１層間絶縁膜３０および第２層間絶縁膜３１は、多結晶構造もしくはアモルファス構造を有する。
　一対の第１貫通孔４１が、結晶性シリコン半導体層ＰＳの両端の上面である導体領域３５のそれぞれの上方において、第１層間絶縁膜３０にそれぞれ設けられている。第１貫通孔４１は、結晶性シリコン半導体層ＰＳの上方において、第１無機絶縁膜１６および第１ゲート絶縁膜１５にも連続して延びるようにそれぞれ設けられている。
　また、一対の第２貫通孔４２が、結晶性シリコン半導体層ＰＳの両端の上面である導体領域３５のそれぞれの上方において、第２層間絶縁膜３１にそれぞれ設けられている。第２貫通孔４２の底部では、結晶性シリコン半導体層ＰＳを構成するシリコン膜の上面である導体領域３５が露出している。
　一対の第１貫通孔４１が、酸化物半導体層ＳＳの両端側方に設けられた２つの接続導体３６のそれぞれの上方において、第１層間絶縁膜３０にそれぞれ設けられている。第１貫通孔４１は、第１無機絶縁膜１６および第１ゲート絶縁膜１５にも連続して延びるようにそれぞれ設けられている。
　また、一対の第２貫通孔４２が、酸化物半導体層ＳＳの両端に設けられた２つの接続導体３６のそれぞれの上方において、第２層間絶縁膜３１にそれぞれ設けられている。第２貫通孔４２の底部では、結晶性シリコン半導体層ＰＳを形成するシリコン膜および接続導体３６の上面が露出している。
　第１薄膜トランジスタＴＲｐおよび第２薄膜トランジスタＴＲｓを平面視したとき、第２貫通孔４２は第１貫通孔４１の内側にそれぞれ含まれる大きさの径とされている。したがって、図４から分かるように、第２層間絶縁膜３１の一部である被覆膜３１ａが第１層間絶縁膜３０に設けた第１貫通孔４１の内周面を覆っている。ここで、被覆膜３１ａは、第１層間絶縁膜３０の第１貫通孔４１の表面（内周面）が露出しないように被覆している。図４において、被覆膜３１ａは点線で囲まれた第２層間絶縁膜３１の一部分である。実施形態１において、被覆膜３１ａは筒状（リング状）であるが、その形状は円筒に限定されず、第１貫通孔４１に応じた形状であればよい。
　図４から分かるように、第２層間絶縁膜３１の一部である被覆膜３１ａが、結晶性シリコン半導体層ＰＳの上方において、第１貫通孔４１の内周面を覆っている。第２層間絶縁膜は、第１無機絶縁膜１６と第１ゲート絶縁膜１５を覆っている。第２層間絶縁膜３１は少なくとも第１貫通孔４１の内周面で第１層間絶縁膜３０を覆えばよい。
　第２貫通孔４２の内部には、導通膜４０がそれぞれ設けられている。導通膜４０の底部は、結晶性シリコン半導体層ＰＳの両端および２つの接続導体３６の上面にそれぞれ電気的に接続されている。導通膜４０の頂部は、第２層間絶縁膜３１の上方に位置しており、特にこの部分を金属層（上層金属層）４５とも称する。
　図４から分かるように、第１コンタクトホールＣＨ１が、第１薄膜トランジスタＴＲｐまで至っている。第１コンタクトホールＣＨ１内で金属層４５と結晶性シリコン半導体層ＰＳの導体領域３５とが導通膜４０を介して電気的に接続されている。また、第２コンタクトホールＣＨ２が、第２薄膜トランジスタＴＲｓまで至っている。第２コンタクトホールＣＨ２内においては、金属層４５と酸化物半導体層ＳＳの導体領域３５に導通している接続導体３６とが導通膜４０を介して電気的に接続されている。
　第１コンタクトホールＣＨ１および第２コンタクトホールＣＨ２は、各々、第１層間絶縁膜３０に設けられた第１貫通孔４１と、第１層間絶縁膜３０の第１貫通孔４１の表面（内周面）を被覆する筒状（リング状）の被覆膜３１ａと、第２層間絶縁膜３１に設けられた第２貫通孔４２と、金属層４５と対応する導体領域３５との間に設けられるとともに、被覆膜３１ａの表面及び第２層間絶縁膜３１の表面（内周面）を覆う導通膜４０と、を含んでいる。
　第２貫通孔４２を形成した後、第２貫通孔４２の底部において、結晶性シリコン半導体層ＰＳであるシリコン膜の上面が空気に曝される。露出したシリコン膜の上面は自然酸化され、非常に薄い表面酸化膜が形成される。導通膜４０と結晶性シリコン半導体層ＰＳとの良好なコンタクトを取るために、フッ酸を洗浄液とした洗浄処理によって、導通膜４０を形成する前に表面酸化膜を除去する。
　ＬＴＰＯ構造において、第１層間絶縁膜３０のフッ酸に対するエッチングレートは第２層間絶縁膜３１よりも大きい。しかしながら、図４から分かるように、実施形態１の構造では第２貫通孔４２の内周面において、第１層間絶縁膜３０の第１貫通孔４１が、第２層間絶縁膜３１の一部である被覆膜３１ａによって覆われている。よって、フッ酸処理の際に第１層間絶縁膜３０がフッ酸に曝されない。すなわち、第２層間絶縁膜３１の一部である被覆膜３１ａのフッ酸に対するエッチングレートが第１層間絶縁膜３０よりも小さいことから、実施形態１の構造によって、第１層間絶縁膜３０のサイドエッチングによるコンタクト不良の発生を抑制し、良好なコンタクトを実現することができる。
＜実施形態１の製造方法＞
　図５は、本開示の実施形態１の表示装置２の製造方法を示すフロー図である。以下、図５に示したステップＳ１～Ｓ１０について説明する。
　ステップＳ１は、基板１２上に、バリア層３、結晶性シリコン半導体層ＰＳ、第１ゲート絶縁膜１５、第１無機絶縁膜１６、接続導体３６を形成する工程である。
　ステップＳ２は、結晶性シリコン半導体層ＰＳと、接続導体３６の端部と接続される酸化物半導体層ＳＳとを形成する工程である。
　ステップＳ３は、結晶性シリコン半導体層ＰＳと酸化物半導体層ＳＳに、それぞれ、結晶性シリコン半導体層ＰＳの導体領域３５と、酸化物半導体層ＳＳの導体領域３５を形成する工程である。
　ステップＳ４は、結晶性シリコン半導体層ＰＳの導体領域３５と接続導体３６上に、第１層間絶縁膜３０を形成する工程である。
　ステップＳ５は、結晶性シリコン半導体層ＰＳの導体領域３５および接続導体３６上の第１層間絶縁膜３０に、それぞれ、第１貫通孔４１を形成する工程である。
　ステップＳ６は、第１層間絶縁膜３０上に第２層間絶縁膜３１を形成する工程である。
　ステップＳ７は、第１層間絶縁膜３０の表面（内周面)を被覆する被覆膜３１ａを形成する工程である。
　ステップＳ８は、第２層間絶縁膜３１に、平面視で第１貫通孔４１に囲まれる第２貫通孔４２を形成する工程である。
　ステップＳ９は、被覆膜３１ａの表面および第２層間絶縁膜３１の表面（内周面)と、第２貫通孔４２の基底部にある結晶性シリコン半導体層ＰＳの導体領域３５とを、洗浄液で洗浄する工程である。
　ステップＳ１０は、平面視で、被覆膜３１ａの表面および第２貫通孔を囲むように設けられて第２層間絶縁膜３１の表面（内周面)を覆うように、導通膜４０を形成する工程である。
　図６～図９は、本開示の実施形態１の表示装置２の製造方法において、特に第１ステップ～第４ステップでの構造を示す断面図である。図６～図９の断面は、図４と同じ箇所の断面であり、それぞれ、第１ステップ～第４ステップにおけるプロセスが実施された直後における半製品の断面を示している。
　図６は、実施形態１の製造方法の第１ステップにおける半製品を示す断面図であって、図５のステップＳ５の処理を行った直後の状態を示している。第１ステップでは、４つの第１貫通孔４１が、それぞれ、第１層間絶縁膜３０を貫通し、１つの導体領域３５の２つの部分および２つの接続導体３６まで至るように形成される。それにより、図６から分かるように、導体領域３５の上面の２つの部分および２つの接続導体３６のそれぞれの上面の一部が露出する。
　次に、図７は、本開示の実施形態１の表示装置２の製造方法の第２ステップにおける半製品を示す断面図であって、図５のステップＳ６およびステップＳ７の処理を行った直後の状態を示している。第２ステップでは、第２層間絶縁膜３１を、第１層間絶縁膜３０の上面上、第１無機絶縁膜上１６の内周面上、第１ゲート絶縁膜１５の内周面上および結晶性シリコン半導体層ＰＳの導体領域３５上に積層する。このとき、第２層間絶縁膜３１の一部である被覆膜３１ａが、複数の第１貫通孔４１の内周面上に積層される。すなわち、図７において、ステップＳ６とステップＳ７は同時に行われる。これにより、複数の第１貫通孔４１の内周面上に積層された酸化シリコン膜３１が被覆膜３１ａとなり、第１層間絶縁膜３０の上面上に積層された酸化シリコン膜３１が第２層間絶縁膜３１となる。
　次に、図８は、本開示の実施形態１の表示装置２の製造方法の第３ステップにおける半製品を示す断面図であって、図５のステップＳ８の処理を行った直後の状態を示している。第３ステップでは、４つの第２貫通孔４２が、第２層間絶縁膜３１を貫通し、１つの導体領域３５の２つの部分および２つの接続導体３６の一部まで至るように形成される。第２層間絶縁膜３１にそれぞれ形成される。このとき、第２貫通孔４２は、第１薄膜トランジスタＴＲｐおよび第２薄膜トランジスタＴＲｓを平面視したとき、第１貫通孔４１の内側に囲まれる大きさの径で形成される。よって、第２層間絶縁膜３１は、第２貫通孔４２の底部では除去されて導体領域３５および接続導体３６の上面が露出する。図８から分かるように、第２層間絶縁膜３１の一部である被覆膜３１ａが、第１層間絶縁膜３０に設けた第１貫通孔４１の内周面を覆うように、第２貫通孔４２の内周面に残される。その後、図８に示されるように、表面酸化膜５０が、自然酸化によって、露出した結晶性シリコン半導体層ＰＳの導体領域３５であるシリコン膜の上面に形成される。
　次に、図９に示される本開示の実施形態１の表示装置２の製造方法の第４ステップにおける半製品を示す断面図は、図５のステップＳ９の処理を行った直後の状態である。フッ酸に曝すことによって、表面酸化膜５０が除去される。ＬＴＰＯ構造において、第１層間絶縁膜３０のフッ酸に対するエッチングレートは第２層間絶縁膜３１よりも大きいが、第２貫通孔４２の内周面では、第２層間絶縁膜３１が第１層間絶縁膜３０を覆っており、フッ酸処理の際には、第２層間絶縁膜３１はフッ酸に曝され、第１層間絶縁膜３０はフッ酸に曝されない。よって、第１層間絶縁膜３０はサイドエッチングされず、コンタクトホールとなる第２貫通孔４２において、上部よりも下部の径が大きくなることはない。したがって、この後に行う、導通膜４０を形成するステップにおいて、第２貫通孔４２の底部まで導通膜４０となる金属材料を行き渡らせて、図２に示されるＬＴＰＯ構造の良好なコンタクトを実現できる。
　まとめると、本開示の実施形態１の表示装置２の製造方法は、下地となる層の上面上に第１貫通孔４１を有する窒化シリコン膜３０を形成するステップと、第１層間絶縁膜３０の上面上に第１貫通孔４１の内周面を覆い、第１貫通孔４１の内側に第２貫通孔４２を有する第２層間絶縁膜３１を形成するステップと、第２層間絶縁膜３１をフッ酸に曝すステップと、を備えている。それによって、フッ酸に曝すステップにおいて、第１貫通孔４１の内周面が第２層間絶縁膜３１に被覆されているので、第１層間絶縁膜３０がフッ酸に曝されることがなく、コンタクトホールでのサイドエッチングを抑えることができる。
＜実施形態２＞
　図１０は、本開示の実施形態２における、図１のＩＶ－ＩＶ線断面図である。図１０から分かるように、実施形態２は、第２層間絶縁膜３１とは材料の異なる被覆膜３２を有する点で上述の実施形態１と異なる。以下、実施形態１と異なる点について説明する。
　図１０から分かるように、一対の第１貫通孔４１が、結晶性シリコン半導体層ＰＳの両端および２つの接続導体３６のそれぞれの上方において、窒化シリコン膜である第１層間絶縁膜３０にそれぞれ設けられている。また、酸化シリコン膜である第２層間絶縁膜３１には、一対の第１貫通孔４１に連続するように延びる一対の第２貫通孔４２がそれぞれ設けられている。第１貫通孔４１と第２貫通孔４２とは上下方向に並んでおり、それぞれが１つの連続した貫通孔となっている。
　被覆膜３２が、一対の第１貫通孔４１および一対の第２貫通孔４２の内周面を覆っている。一対の第３貫通孔４３が、結晶性シリコン半導体層ＰＳの両端および２つの接続導体３６のそれぞれの上方において、被覆膜３２にそれぞれ設けられている。第３貫通孔４３の底部では、結晶性シリコン半導体層ＰＳを形成するシリコン膜および接続導体３６の上面が露出している。
　被覆膜３２には、フッ酸に対するエッチングレートが第１層間絶縁膜３０よりも小さい材料が適する。例えば、被覆膜３２には、酸化シリコン、酸化アルミニウム、モリブデンまたはチタンなどの材料を用いることができる。
　第１薄膜トランジスタＴＲｐおよび第２薄膜トランジスタＴＲｓを平面視したとき、第３貫通孔４３が、第１貫通孔４１および第２貫通孔４２の内側に含まれる大きさの径とされている。したがって、図１０から分かるように、第３貫通孔４３の内周面では、被覆膜３２が第１層間絶縁膜３０を覆っている。図１０から分かるように、被覆膜３２が、結晶性シリコン半導体層ＰＳの上方において、第１貫通孔４１の内周面で第１無機絶縁膜１６および第１ゲート絶縁膜１５も覆っているが、被覆膜３２が少なくとも第１貫通孔４１の内周面で第１層間絶縁膜３０を覆えばよい。
　第３貫通孔４３の内部には、導通膜４０がそれぞれ設けられている。導通膜４０の底部は、結晶性シリコン半導体層ＰＳの２つの導体領域３５および２つの接続導体３６の上面にそれぞれ電気的に接続されている。導通膜４０の頂部は、被覆膜３２の上方に位置する。
　図１０から分かるように、第１コンタクトホールＣＨ１が、第１薄膜トランジスタＴＲｐに設けられ、第１コンタクトホールＣＨ１内で金属層４５と結晶性シリコン半導体層ＰＳの導体領域３５とが導通膜４０を介して電気的に接続されている。また、第２コンタクトホールＣＨ２が、第２薄膜トランジスタＴＲｓに設けられ、コンタクトホールＣＨ２内においては、金属層４５と酸化物半導体層ＳＳの導体領域３５に導通している接続導体３６とが導通膜４０を介して電気的に接続されている。
　第１コンタクトホールＣＨ１および第２コンタクトホールＣＨ２は、各々、第１層間絶縁膜３０に設けられた第１貫通孔４１と、第２層間絶縁膜３１に設けられ、第１貫通孔４１と連通した第２貫通孔４２と、第１層間絶縁膜３０の表面（内周面）を被覆する被覆膜３２と、金属層４５と対応する導体領域３５との間に設けられるとともに、被覆膜３２の表面を覆う導通膜４０と、を含んでいる。
　第３貫通孔４３を形成した後、第３貫通孔４３の底部において、結晶性シリコン半導体層ＰＳであるシリコン膜の上面が空気に曝される。露出したシリコン膜の上面は自然酸化され、非常に薄い表面酸化膜が形成される。導通膜４０と結晶性シリコン半導体層ＰＳとの良好なコンタクトを取るために、フッ酸を洗浄液とした洗浄処理によって、導通膜４０を形成する前に表面酸化膜を除去する。
　ＬＴＰＯ構造において、第１層間絶縁膜３０はフッ酸によってエッチングされる。しかしながら、図１０から分かるように、実施形態２の構造では第３貫通孔４３の内周面において、第１層間絶縁膜３０が、フッ酸に対するエッチングレートが第１層間絶縁膜３０よりも小さい材料で形成された被覆膜３２に覆われている。よって、フッ酸処理の際に第１層間絶縁膜３０がフッ酸に曝されない。すなわち、被覆膜３２によって、第１層間絶縁膜３０のサイドエッチングを防いで、コンタクト不良の発生を抑制することができる。
＜実施形態２の製造方法＞
　図１１～図１４は、実施形態２における、本開示の表示装置２の製造方法における第１ステップ～第４ステップの構造を示す断面図である。
　図１１に示される第１ステップでは、窒化シリコン膜である第１層間絶縁膜３０および酸化シリコン膜である第２層間絶縁膜３１のそれぞれを貫通し、一対の第１貫通孔４１および一対の第２貫通孔４２を１つの導体領域３５の２つの部分および２つの接続導体３６のそれぞれの一部に至るように形成する。第１貫通孔４１および第２貫通孔４２は連続した工程で形成される。それによって、図１１から分かるように、第１層間絶縁膜３０の第１貫通孔４１と第２層間絶縁膜３１の第２貫通孔４２とが上下方向で連通するように形成される。それらと連続した工程で、結晶性シリコン半導体層ＰＳの上方においては、第１貫通孔４１が、第１無機絶縁膜１６および第１ゲート絶縁膜１５にも、それぞれ形成される。
　次に、図１２に示される第２ステップでは、被覆膜３２を、第２層間絶縁膜３１の上面上に積層する。このとき、被覆膜３２は、複数の第１貫通孔４１および複数の第２貫通孔４２の内周面上および第１貫通孔４１の底部を覆う。
　次に、図１３に示される第３ステップでは、一対の第３貫通孔４３が、結晶性シリコン半導体層ＰＳの２つの導体領域３５および２つの接続導体３６のそれぞれの上方において、被覆膜３２にそれぞれ形成される。このとき、第３貫通孔４３は、第１薄膜トランジスタＴＲｐおよび第２薄膜トランジスタＴＲｓを平面視で見たときに、第１貫通孔４１および第２貫通孔４２の内側に含まれ、第１貫通孔４１および第２貫通孔４２のそれぞれの径より小さい径を有する。したがって、被覆膜３２が除去された第３貫通孔４３の底部では、シリコン膜および接続導体３６の上面が露出する。また、第３貫通孔４３の内周面には被覆膜３２が残され、第１層間絶縁膜３０を覆った状態となる。その後、表面酸化膜５０が、第３貫通孔の基底部に露出した結晶性シリコン半導体層ＰＳの上面において、自然酸化によって形成される。
　次に、図１４に示される第４ステップでは、表面酸化膜５０が、フッ酸に曝されることによって除去される。ＬＴＰＯ構造において、第１層間絶縁膜３０はフッ酸によって大きくエッチングされるが、第３貫通孔４３の内周面では被覆膜３２が第１層間絶縁膜３０を覆っており、フッ酸処理の際に第１層間絶縁膜３０はフッ酸に曝されない。
　被覆膜３２には、フッ酸に対するエッチングレートが第１層間絶縁膜３０よりも小さい材料が用いられている。よって、第１層間絶縁膜３０はサイドエッチングされず、コンタクトホールとなる第３貫通孔４３の上部よりも下部の径が大きくなることはない。したがって、この後に行う導通膜４０を形成するステップにおいて、導通膜４０となるメタル材料を第３貫通孔４３の底部まで行き渡らせることができ、図１０に示したＬＴＰＯ構造において、良好なコンタクトを実現することができる。
　まとめると、本開示の実施形態２の表示装置２の製造方法は、下地となる層の上面上に窒化シリコン膜３０を形成するステップと、第１層間絶縁膜３０の上面上に第２層間絶縁膜３１を形成するステップと、第１層間絶縁膜３０および第２層間絶縁膜３１を貫通する貫通孔を形成するステップと、貫通孔の内周面を被覆膜３２で覆うステップと、被覆膜３２をフッ酸に曝すステップと、を備えている。それによって、フッ酸に曝すステップにおいて、貫通孔の内周面が被覆膜３２に被覆されているので、第１層間絶縁膜３０がフッ酸に曝されることがなく、コンタクトホールでのサイドエッチングを抑えることができる。
２　表示装置
ＳＰ　画素
ＴＲｐ　第１薄膜トランジスタ
ＴＲｓ　第２薄膜トランジスタ
１２　基板
ＰＳ　結晶性シリコン半導体層
ＳＳ　酸化物半導体層
３０　第１層間絶縁膜（窒化シリコン膜）
３１　第２層間絶縁膜（酸化シリコン膜）
３１ａ、３２　被覆膜
３５　導体領域
３６　接続導体（下層金属層）
４０　導通膜
４１　第１貫通孔
４２　第２貫通孔
４５　金属層（上層金属層）
５０　表面酸化膜
ＰＫ　駆動回路
ＣＨ１　第１コンタクトホール
ＣＨ２　第２コンタクトホール

Claims (11)

  1. 　複数の画素と、前記複数の画素を画素単位にそれぞれ駆動する複数の駆動回路と、を基板上に設けた表示装置であって、
    　前記複数の駆動回路は、各々、
    　前記基板上に設けられるとともに、結晶性シリコン半導体層を有する第１薄膜トランジスタと、
    　前記基板上に設けられるとともに、酸化物半導体層を有する第２薄膜トランジスタと、
    　前記第１薄膜トランジスタ及び前記第２薄膜トランジスタを覆う第１層間絶縁膜と、
    　前記第１層間絶縁膜を覆う第２層間絶縁膜と、
    　前記第２層間絶縁膜上に形成された金属層と、
    　前記第１薄膜トランジスタに設けられるとともに、前記金属層と前記結晶性シリコン半導体層の導体領域とを電気的に接続する第１コンタクトホールと、
    　前記第２薄膜トランジスタに設けられるとともに、前記金属層と前記酸化物半導体層の導体領域に導通する接続導体とを電気的に接続する第２コンタクトホールと、を備え、
    　前記第１コンタクトホール及び前記第２コンタクトホールは、各々、
    　前記第１層間絶縁膜に設けられた第１貫通孔と、
    　前記第１貫通孔を囲むように設けられて前記第１層間絶縁膜の表面を被覆する筒状の被覆膜と、
    　前記第２層間絶縁膜に設けられた第２貫通孔と、
    　前記金属層と対応する前記導体領域との間に設けられるとともに、前記被覆膜の表面及び前記第２貫通孔を囲むように設けられて前記第２層間絶縁膜の表面を覆う導通膜と、を含む、表示装置。
  2. 　前記導通膜が、前記金属層を用いて構成されている、請求項１に記載の表示装置。
  3. 　前記被覆膜が、前記第２層間絶縁膜を用いて構成されている、請求項１または２に記載の表示装置。
  4. 　前記被覆膜は、前記第２貫通孔を囲むように設けられて前記第２層間絶縁膜の表面を被覆している、請求項１～３のいずれか１項に記載の表示装置。
  5. 　前記被覆膜は、フッ酸に対するエッチングレートが前記第１層間絶縁膜よりも小さい、請求項１～４のいずれか１項に記載の表示装置。
  6. 　前記第２層間絶縁膜は、フッ酸に対するエッチングレートが前記第１層間絶縁膜よりも小さい、請求項１～５のいずれか１項に記載の表示装置。
  7. 　基板上に、接続導体を形成する工程と、
    　結晶性シリコン半導体層と、前記接続導体の端部と接続される酸化物半導体層とを形成する工程と、
    　前記結晶性シリコン半導体層と前記酸化物半導体層に、それぞれ、前記結晶性シリコン半導体層の導体領域と、前記酸化物半導体層の導体領域を形成する工程と、
    　前記結晶性シリコン半導体層の導体領域と前記接続導体上に、第１層間絶縁膜を形成する工程と、
    　前記結晶性シリコン半導体層の導体領域および前記接続導体上の前記第１層間絶縁膜に、それぞれ、第１貫通孔を形成する工程と、
    　前記第１層間絶縁膜上に第２層間絶縁膜を形成する工程と、
    　前記第１貫通孔を囲むように設けられて前記第１層間絶縁膜の表面を被覆する被覆膜を形成する工程と、
    　前記第１貫通孔の内側において、前記第２層間絶縁膜に第２貫通孔を形成する工程と、
    　前記被覆膜の表面と、前記第２貫通孔を囲むように設けられて前記第２層間絶縁膜の表面と、前記第２貫通孔の基底部にある前記結晶性シリコン半導体層の導体領域とを、洗浄液で洗浄する工程と、
    　前記被覆膜の表面と、前記第２貫通孔を囲むように設けられて前記第２層間絶縁膜の表面に、導通膜を形成する工程と、
    を含むことを特徴とする表示装置の製造方法。
  8. 　前記被覆膜が、前記第２層間絶縁膜を用いていることを特徴とする、請求項７に記載の表示装置の製造方法。
  9. 　前記被覆膜が、前記第２貫通孔を囲むように設けられて前記第２層間絶縁膜の表面を被覆していることを特徴とする、請求項７に記載の表示装置の製造方法。
  10. 　前記洗浄液で洗浄する工程において、露出している前記結晶性シリコン半導体層の導体領域の表面酸化膜をフッ酸によって除去する、請求項８または９に記載の表示装置の製造方法。
  11. 　前記導通膜を形成する工程において、前記導通膜が金属層を用いて形成されることを特徴とする、請求項７～１０のいずれか１項に記載の表示装置の製造方法。
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