JP2019159321A - 表示装置 - Google Patents

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Abstract

【課題】本発明は、大きさが小さい接触孔を含む表示装置、およびその製造方法を提供する。【解決手段】本発明の一実施形態による表示装置は、基板上に位置する半導体層と、半導体層と重ねられるゲート絶縁膜および層間絶縁膜と、前記ゲート絶縁膜および前記層間絶縁膜を貫通する接触孔と、前記接触孔を通して前記半導体層と電気的に連結されるソース電極およびドレイン電極と、前記ドレイン電極と連結される発光素子と、前記接触孔で前記ソース電極（の接触孔を充填する部分）と前記層間絶縁膜の間、および前記ドレイン電極（の接触孔を充填する部分）と前記層間絶縁膜の間に位置する第１スペーサおよび第２スペーサと、を含む。【選択図】図１

Description

本発明は、表示装置およびその製造方法に関する。
発光素子は、正極（ａｎｏｄｅ）から供給される正孔（ｈｏｌｅ）と陰極（ｃａｔｈｏｄｅ）から供給される電子（ｅｌｅｃｔｒｏｎ）が正極と陰極の間に形成された発光層内で結合してエキシトン（ｅｘｃｉｔｏｎ）が形成され、このエキシトンが安定化されながら光を放出する素子である。
発光素子は広い視野角、速い応答速度、薄い厚さ、低消費電力などの様々な長所を有しているため、テレビ、モニター、携帯電話などの多様な電気および電子装置に幅広く適用されている。
一方、高解像度構造になるほど画素の大きさは小さくなる。この際、設備スペックおよびフォトエッチング工程能力の限界によって工程デザインルール（Ｄｅｓｉｇｎ Ｒｕｌｅ）に制限があり得る。
本発明は、大きさが小さい接触孔を含む表示装置を提供する。また、このような表示装置の製造方法を提供する。
本発明の一実施形態による表示装置は、基板上に位置する半導体層と、半導体層と重ねられるゲート絶縁膜および層間絶縁膜と、前記ゲート絶縁膜および前記層間絶縁膜を貫通する接触孔（コンタクトホール）と、前記接触孔を通じて前記半導体層と電気的に連結されるソース電極およびドレイン電極と、前記ドレイン電極と連結される発光素子と、前記接触孔にて、前記ソース電極（の接触孔を充填する部分）と前記層間絶縁膜との間、および前記ドレイン電極（の接触孔を充填する部分）と前記層間絶縁膜との間にわたって位置する第１スペーサおよび第２スペーサと、を含む。
前記接触孔にて前記層間絶縁膜を基準にして、第１スペーサおよび前記第２スペーサの順に位置していてもよい。
前記第１スペーサは、前記接触孔の外周面を囲む垂直部および前記垂直部に連結され、前記半導体層と接する下端部を含んでもよい。
前記ソース電極および前記ドレイン電極は前記下端部を貫通してもよい。
前記ソース電極および前記ドレイン電極のうちの少なくとも一方は前記第２スペーサの内側面および前記第１スペーサの下端部の内側面と接してもよい。
前記第１スペーサ、前記第２スペーサ、および前記層間絶縁膜の上面は、実質的に同一面をなしていてもよい。
前記ソース電極および前記ドレイン電極のうちの少なくとも一方と重ねられる前記半導体層の一面は平坦でないことがある。
前記ソース電極および前記ドレイン電極のうちの少なくとも一方と重ねられる前記半導体層の一面は、階段形態を含んでもよい。
前記第１スペーサの厚さは、前記第２スペーサの厚さより薄いこともある。
前記第１スペーサをなす物質と前記第２スペーサをなす物質とのエッチング比は、１：１〜１：３であってもよい。
前記層間絶縁膜は、酸化ジルコニウムを含んでもよい。
前記下端部の上面は、前記ソース電極または前記ドレイン電極と接触してもよい。
前記半導体層は、前記第１スペーサを通じて前記ソース電極および前記ドレイン電極と電気的に接触してもよい。
前記第１スペーサは、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ＩＴＯ、ＩＺＯおよびＧＺＯのうちの少なくとも一つを含んでもよい。
前記ソース電極および前記ドレイン電極は、前記第１スペーサと同一の物質を含んでもよい。
前記第１スペーサの端部と前記ソース電極の端部、または前記第１スペーサの端部と前記ドレイン電極の端部が整列されていてもよい。
一実施形態による表示装置の製造方法は、基板上に半導体層を形成する段階と、前記半導体層と重ねられるゲート絶縁膜および層間絶縁膜を形成する段階と、前記ゲート絶縁膜および前記層間絶縁膜を貫通する接触孔を形成する段階と、前記基板全面に第１スペーサ物質層および第２スペーサ物質層を形成する段階と、前記第１スペーサ物質層および前記第２スペーサ物質層をエッチングして前記層間絶縁膜を露出させる段階と、前記層間絶縁膜の上にソース電極およびドレイン電極を形成する段階と、前記ドレイン電極と連結される発光素子を形成する段階と、を含む。
前記第１スペーサおよび前記第２スペーサそれぞれは、前記第１スペーサ物質層および前記第２スペーサ物質層を異方性エッチングして形成してもよい。
前記第１スペーサ物質層および前記第２スペーサ物質層をエッチングする段階で前記半導体層の一部が露出していてもよい。
前記第１スペーサ物質層をなす物質と前記第２スペーサ物質層をなす物質とのエッチング比は１：１〜１：３であってもよい。
本発明によれば、接触孔の大きさが小さい表示装置を提供することができる。これによって、高解像度表示装置を提供することができる。また、半導体層および層間絶縁膜に加わる損傷を防止して、信頼性が向上した表示装置を提供することができる。
一実施形態による表示装置の断面図である。 一実施形態による図１のＡの拡大図である。 図１の変形実施例による表示装置の断面図である。 図１の変形実施例による表示装置の断面図である。 表示装置の製造方法による断面図である。 表示装置の製造方法による断面図である。 表示装置の製造方法による断面図である。 表示装置の製造方法による断面図である。
以下、添付した図面を参照して本発明の様々な実施形態について本発明の属する技術分野における通常の知識を有する者が容易に実施できるように詳しく説明する。本発明は様々な異なる形態に実現でき、ここで説明する実施形態に限定されない。
本発明を明確に説明するために説明上不必要な部分は省略し、明細書全体にわたって同一または類似の構成要素については同一な参照符号を付与する。
また、図面に示された各構成の大きさおよび厚さは説明の便宜のために任意に示しており、本発明が必ずしも図示されたものに限定されるわけではない。図面では様々な層および領域を明確に表現するために厚さを拡大して示している。そして図面において、説明の便宜のために、一部の層および領域の厚さを誇張して示している。
また、層、膜、領域、板などの部分が他の部分の“上に”あるというとき、これは他の部分の“直上に”ある場合だけでなく、その中間にまた他の部分がある場合も含む。逆に、ある部分が他の部分の“直上”にあるというときは、その中間に他の部分がないことを意味する。また、基準となる部分の“上に”あるというのは基準となる部分の上または下に位置することであり、必ずしも重力の反対方向に向かって“上に”位置することを意味するのではない。
また、明細書全体で、ある部分がある構成要素を“含む”というとき、これは特に反する記載がない限り、他の構成要素を除くのではなく他の構成要素をさらに含むことができるのを意味する。
また、明細書全体で、“平面上”というとき、これは対象部分を上方から見た場合を意味し、“断面上”というとき、これは対象部分を垂直に切断した断面を側方から見た場合を意味する。
以下、図１および図２を参照して一実施形態による表示装置について説明する。図１は、一実施形態による表示装置の断面図であり、図２は、一実施形態による図１のＡの拡大図である。
一実施形態による表示装置は基板１１０を含む。基板１１０は可撓性を有することができる。
基板１１０の上にバッファ層１１１が位置していてもよく、実施形態によって、バッファ層１１１は省略してもよい。バッファ層１１１は、酸化ケイ素、窒化ケイ素などといった無機物質を含んでもよい。バッファ層１１１は、単一の層からなる単層膜であっても複数層からなる積層膜であってもよい。
バッファ層１１１は、基板１１０の一面を平坦にしたり、後述する半導体層１５４の特性を劣化させる不純物の拡散を防止し、水分などの浸透を防止することができる。
バッファ層１１１の上にトランジスター（Ｔｒ）の半導体層１５４が位置する。半導体層１５４は、チャンネル領域１５２、チャンネル領域１５２の両側に位置し不純物がドーピングされているソース領域１５３およびドレイン領域１５５を含む。
半導体層１５４は、ポリシリコンまたは酸化物半導体を含んでもよい。酸化物半導体は、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、タンタル（Ｔａ）、ゲルマニウム（Ｇｅ）、亜鉛（Ｚｎ）、ガリウム（Ｇａ）、錫（Ｓｎ）またはインジウム（Ｉｎ）を基本とする酸化物、またはこれらの複合酸化物のうちのいずれか一つを含んでもよい。
図示していないが、基板１１０と半導体層１５４との間には遮光電極が位置していてもよい。遮光電極は、外部光が半導体層１５４に到達することを遮断して半導体層１５４の特性低下を防止し、トランジスター（Ｔｒ）の漏洩電流を最小化することができる。
半導体層１５４およびバッファ層１１１の上にはゲート絶縁膜１４１が位置する。ゲート絶縁膜１４１は、基板１１０の全面と重ねられて位置することができる。
ゲート絶縁膜１４１は、テトラエトキシシラン（ｔｅｔｒａｅｔｈｙｌ ｏｒｔｈｏｓｉｌｉｃａｔｅ、ＴＥＯＳ）、酸化ケイ素または窒化ケイ素を含んでもよい。ゲート絶縁膜１４１は、単一膜または多層膜であってもよい。
ゲート絶縁膜１４１の上にはトランジスター（Ｔｒ）のゲート電極１２４を含むゲート導電体が位置する。ゲート電極１２４は、半導体層１５４のチャンネル領域１５２と重ねられるように位置する。
ゲート導電体は、モリブデン（Ｍｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、銀（Ａｇ）、クロム（Ｃｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）などの金属や金属合金を含んでもよい。ゲート導電体は、単一膜または多層膜であってもよい。
ゲート電極１２４の上に層間絶縁膜１６０が位置する。層間絶縁膜１６０は、テトラエトキシシラン（ｔｅｔｒａｅｔｈｙｌ ｏｒｔｈｏｓｉｌｉｃａｔｅ、ＴＥＯＳ）、酸化ケイ素、窒化ケイ素を含んでもよい。層間絶縁膜１６０は、単層膜またはこれらが積層された積層膜であってもよい。
層間絶縁膜１６０の上にはトランジスター（Ｔｒ）のソース電極１７３およびドレイン電極１７５、データ線（図示せず）、駆動電圧線（図示せず）などを含むデータ導電体が位置する。
ソース電極１７３およびドレイン電極１７５は、層間絶縁膜１６０およびゲート絶縁膜１４１を貫く接触孔６３、６５を通して、それぞれ、半導体層１５４のソース領域１５３およびドレイン領域１５５に連結される。
一実施形態による、これらの接触孔６３、６５には、いずれにも、第１スペーサ１６１および第２スペーサ１６３が位置することができる。これら接触孔６３、６５の箇所で、それぞれ、ソース電極１７３（の下方延在部）と層間絶縁膜１６０の間、そして、ドレイン電極１７５（の下方延在部）と層間絶縁膜１６０の間に、第１スペーサ１６１および第２スペーサ１６３が位置することができる。層間絶縁膜１６０の内側面を基準にして見るならば、第１スペーサ１６１および第２スペーサ１６３が、この順に積層されうる。
第１スペーサ１６１は、層間絶縁膜１６０およびゲート絶縁膜１４１の内側面と直接接触しうる。第１スペーサ１６１は、接触孔６３、６５が形成された層間絶縁膜１６０およびゲート絶縁膜１４１の内側面をその全周にわたって覆う形態を有することができる。すなわち、第１スペーサ１６１は、接触孔６３、６５の空間の外周面を囲む形態を有することができる。
第１スペーサ１６１は、第２方向Ｄ２に沿って延長されたマカロニ形態（筒状ないしテーパー筒状、特には円筒状ないしテーパー円筒状）の垂直部、および、垂直部の下端部から第１方向Ｄ１に沿って、接触孔６３、６５の中心軸に向かって延長された下端部１６１ａを含んでもよい。第１スペーサ１６１の下端部１６１ａは、半導体層１５４の一面と直接接触してもよい。第１スペーサ１６１の下端部１６１ａは、ソース領域１５３またはドレイン領域１５５の一面と直接接触してもよい。
第２スペーサ１６３は、ソース電極１７３またはドレイン電極１７５における接触孔６３、６５を充填するように下方へと延びる部分の外周面を囲む形態を有することができる。第２スペーサ１６３は、第１スペーサ１６１と直接接触するとともにソース電極１７３またはドレイン電極１７５と直接接触してもよい。第２スペーサ１６３は、第２方向Ｄ２に沿って延長されたマカロニ形態またはパイプ形態（円筒状）を有することができる。ソース電極１７３およびドレイン電極１７５は、下方へと延びる部分が、第２スペーサ１６３および第１スペーサ１６１を貫通するようにして半導体層１５４と直接接触してもよい。特に、ソース電極１７３およびドレイン電極１７５は、第１スペーサ１６１の下端部１６１ａを貫通するようにして、それぞれ、半導体層１５４のソース領域１５３およびドレイン領域１５５に連結されていてもよい。
第２スペーサ１６３は、ソース領域１５３またはドレイン領域１５５と重ねられることができる。第２スペーサ１６３の下部面とソース領域１５３の間、または第２スペーサ１６３の下部面とドレイン領域１５５の間には、第１スペーサ１６１の下端部１６１ａが位置することができる。第２スペーサ１６３は、半導体層１５４と直接接触していなくてもよい。
第１スペーサ１６１の下端部１６１ａの一面と第２スペーサ１６３の一面は、実質的に同一面をなすことができる。同一面をなす第１スペーサ１６１の下端部１６１ａの一面および第２スペーサ１６３の一面は、ソース電極１７３またはドレイン電極１７５と接していてもよい。
また、第１スペーサ１６１の上部面、第２スペーサ１６３の上部面および層間絶縁膜１６０の上部面は、実質的に同一面をなすことができる。同一面をなす第１スペーサ１６１の上部面、第２スペーサ１６３の上部面および層間絶縁膜１６０の上部面上にソース電極１７３およびドレイン電極１７５が位置することができる。
第１スペーサ１６１と第２スペーサ１６３は、基板１１０に向かって行くほど幅が狭くなる形態を有することができる。基板１１０に向かって行くほど第２スペーサ１６３の内側面に位置するソース電極１７３およびドレイン電極１７５の幅が小さくなることもある。
第１スペーサ１６１は酸化物を含んでもよく、一例として、酸化ケイ素を含んでもよい。第２スペーサ１６３は窒化物を含んでもよく、一例として、窒化ケイ素を含んでもよい。第２スペーサ１６３は、層間絶縁膜１６０と同一物質を含んでもよく、一例として、複数の層からなる層間絶縁膜１６０で最上段に位置する層と同一物質を含んでもよい。
第１スペーサ１６１の厚さｔ１は、第２スペーサ１６３の厚さｔ２より小さいこともある。第２スペーサ１６３は第１スペーサ１６１より厚いこともある。一例として、第１スペーサ１６１と第２スペーサ１６３との厚さ比は１：１〜１：２０であってもよい。このような厚さ比は、第１スペーサ１６１と第２スペーサ１６３をなす物質間のエッチング比によって決定してもよい。一例として、第１スペーサ１６１をなす物質と第２スペーサ１６３をなす物質間のエッチング比は１：１〜１：３であってもよい。
一実施形態によって第１スペーサ１６１およびソース電極１７３と接するソース領域１５３、または第１スペーサ１６１およびドレイン電極１７５と接するドレイン領域１５５は、階段形態の一面１５５ａ、１５５ｂを含んでもよい。
層間絶縁膜１６０およびゲート絶縁膜１４１を形成する工程で半導体層１５４が一部エッチングされてもよく、第１スペーサ１６１および第２スペーサ１６３を形成する工程で半導体層１５４が一部エッチングされてもよい。このように２回にわたって一部エッチングされた半導体層１５４、特にドレイン領域１５５またはソース領域１５３の一面は、図２に示されているように階段の形態の一面１５５ａ、１５５ｂを含んでもよい。これに限定されるものではなく、半導体層１５４の厚さが非常に薄かったり、工程中にエッチングされる程度が非常に微小であったりする場合には、図２のような階段の形態でなく、平坦ではないという程度の一つの面が提供され得る。
データ導電体は、アルミニウム（Ａｌ）、銅（Ｃｕ）、銀（Ａｇ）、金（Ａｕ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、ニッケル（Ｎｉ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、チタン（Ｔｉ）、クロム（Ｃｒ）、タンタル（Ｔａ）などの金属や金属合金を含んでもよい。データ導電体は、単層膜または積層膜（例えば、Ｔｉ／Ａｌ／Ｔｉ、Ｍｏ／Ａｌ／Ｍｏ、Ｍｏ／Ｃｕ／Ｍｏなど）であってもよい。
ゲート電極１２４、ソース電極１７３およびドレイン電極１７５は、半導体層１５４と共にトランジスター（Ｔｒ）をなす。示されたトランジスターは、発光表示装置の画素で駆動トランジスターであってもよい。示されたトランジスターは、ゲート電極１２４が半導体層１５４より上側に位置するので、トップゲート型（ｔｏｐ−ｇａｔｅ）トランジスターと呼ばれる。トランジスターの構造は、これに限定されるものではなく、多様に変わることができ、例えば、ゲート電極が半導体の下側に位置するボトムゲート型（ｂｏｔｔｏｍ−ｇａｔｅ）トランジスターであってもよい。ボトムゲート型である場合、ソース及びドレイン電極と、画素電極との間に、平坦化膜を貫くコンタクトホールが設けられ、このコンタクトホールの内面に、第１スペーサ１６１と、第２スペーサ１６３との積層体からなるスペーサ層のパターンを配置することができる。
上述した実施形態では画素の駆動薄膜トランジスターだけが示されているが、画素に含まれている信号線および有機発光素子は、当該技術分野における専門家が容易に変形実施できる範囲内で多様な構造に形成することができる。表示装置は、薄膜トランジスターの個数、蓄電素子の個数および配線の個数について、上述した実施形態に限定されない。
層間絶縁膜１６０およびデータ導電体の上に平坦化層１８０が位置する。平坦化層１８０は、その上に形成される発光素子の発光効率を高めるために段差をなくし、平坦化させる役割もある。平坦化層１８０は、トランジスター（Ｔｒ）を覆ってもよい。
平坦化層１８０は、一例として、有機絶縁物質を含んでもよい。有機絶縁物質は、ポリイミド（ｐｏｌｙｉｍｉｄｅ）、ポリアミド（ｐｏｌｙａｍｉｄｅ）、ポリアクリレート（ｐｏｌｙａｃｒｙｌａｔｅ）、ポリフェニレンエーテル（ｐｏｌｙｐｈｅｎｙｌｅｎｅ ｅｔｈｅｒ）、ポリフェニレンスルフィド（ｐｏｌｙｐｈｅｎｙｌｅｎｅ ｓｕｌｆｉｄｅ）、不飽和ポリエステル（ｕｎｓａｔｕｒａｔｅｄ ｐｏｌｙｅｓｔｅｒ）、エポキシ樹脂、フェノール樹脂などを含んでもよく、これに限定されない。
平坦化層１８０の上に画素電極１９１が位置する。画素電極１９１は、平坦化層１８０が有する接触孔８１を通じてトランジスター（Ｔｒ）のドレイン電極１７５に連結されている。
画素電極１９１は、反射性導電物質または半透過性導電物質を含んでもよく、透明な導電物質を含んでもよい。一例として、画素電極１９１は、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）といった透明導電物質、並びに、リチウム（Ｌｉ）、カルシウム（Ｃａ）、アルミニウム（Ａｌ）、銀（Ａｇ）、マグネシウム（Ｍｇ）および金（Ａｕ）といった金属のうちの少なくとも一つを含んでもよい。
平坦化層１８０および画素電極１９１の上には画素定義層３６０が位置する。画素定義層３６０は、画素電極１９１の一部分と重ねられる開口部９１を有する。画素定義層３６０の開口部９１は、画素に対応する領域を限定してもよい。
画素定義層３６０はポリイミド、ポリアクリレート、ポリアミドといった有機絶縁物質またはシリカ系の無機物質を含んでもよい。
画素電極１９１の上には発光層３７０が位置する。発光層３７０は、発光領域を含み、追加的に正孔注入領域、正孔輸送領域、電子注入領域および電子輸送領域のうちの少なくとも一つを含んでもよい。
発光層３７０は、赤色、緑色および青色などの基本色の光を固有に出す有機物質で作ってもよく、互いに異なる色の光を出す複数の有機物質が積層された構造を有することができる。
発光層３７０の上には共通電圧を伝達する共通電極２７０が位置する。共通電極２７０は、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）といった透明導電物質を含んでもよい。共通電極２７０は、カルシウム（Ｃａ）、バリウム（Ｂａ）、マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）、銀（Ａｇ）などの金属を薄く積層して光透過性を有するように形成されてもよい。
各画素の画素電極１９１、発光層３７０および共通電極２７０は、発光ダイオードの発光素子（ＬＥＤ）をなす。画素電極１９１は、正孔注入電極のアノード（ａｎｏｄｅ）であってもよく、共通電極２７０は、電子注入電極のカソード（ｃａｔｈｏｄｅ）であってもよい。これとは反対に、画素電極１９１がカソードであってもよく、共通電極２７０がアノードであってもよい。画素電極１９１および共通電極２７０からそれぞれ正孔と電子が発光層３７０の内部に注入され、注入された正孔と電子が結合したエキシトン（ｅｘｉｔｏｎ）が励起状態から基底状態に落ちるときに発光することになる。
発光素子（ＬＥＤ）が光を放出する方向によって表示装置は、前面表示型、背面表示型および両面表示型のうちのいずれか一つの構造を有することができる。
図示していないが、共通電極２７０の上に薄膜封止層が位置することができる。薄膜封止層は、複数の無機層を含むか、無機層と有機層が交互に積層された構造を含んでもよい。発光素子に対する透湿などを防止することができる。
前述した実施形態によれば、ソース電極またはドレイン電極が位置する接触孔は、第１スペーサおよび第２スペーサによって非常に小さいサイズで提供され得る。高解像度表示装置を提供するためには、直径１．５μｍ以下の接触孔を提供しなければならない。露光工程を用いて小さいサイズの接触孔を提供するには限界がある。本発明の一実施形態による場合、露光工程を用いて接触孔を提供し、接触孔に所定の厚さを有する第１スペーサおよび第２スペーサを位置させることによって、第１スペーサと第２スペーサの蒸着厚さの２倍近く接触孔の大きさを減少させることができる。これによって、高解像度表示装置を提供することができる。
また、第１スペーサは、第２スペーサと第１スペーサをエッチングする工程で、層間絶縁膜が過度に損失したり、薄い厚さの半導体層が損失したりすることを防止するエッチングストッパとして機能することができる。信頼性がより向上した表示装置を提供することができる。
以下、図３および図４を参照して変形実施例による表示装置を説明する。図３および図４は、それぞれ、図１の実施例からの変形実施例による表示装置の断面図である。以下、上述した実施形態で説明した構成要素と同一または類似の構成要素に対する説明は省略する。
まず、図３を参照すれば、一実施形態による層間絶縁膜１６０は、第１層間絶縁膜１６０ａおよび第２層間絶縁膜１６０ｂを含んでもよい。本明細書では、二層膜からなる層間絶縁膜を示しているが、これに限定されず、３つ以上の層を含む多層積層の層間絶縁膜であってもよい。
第１層間絶縁膜１６０ａは、ゲート電極１２４およびゲート絶縁膜１４１の上に位置する。第１層間絶縁膜１６０ａは、テトラエトキシシラン（ｔｅｔｒａｅｔｈｙｌ ｏｒｔｈｏｓｉｌｉｃａｔｅ、ＴＥＯＳ）、酸化ケイ素、窒化ケイ素を含む単層膜またはこのような層が積層された積層膜であってもよい。
第２層間絶縁膜１６０ｂは、第１層間絶縁膜１６０ａと平坦化層１８０の間に位置する。第２層間絶縁膜１６０ｂはｈｉｇｈ−ｋ物質（高誘電率の絶縁膜材料；例えば比誘電率ｋ＞２０）を含んでもよく、一例として、酸化ジルコニウム（ＺｒＯｘ）または酸化ハフニウム（ＨｆＯｘ）を含んでもよい。
第２層間絶縁膜１６０ｂは、第１スペーサ１６１および第２スペーサ１６３を形成する工程で層間絶縁膜１６０が過度にエッチングされることを防止することができる。第２層間絶縁膜１６０ｂは、エッチングストッパとして機能することができる。
第１スペーサ１６１の上部面、第２スペーサ１６３の上部面および第２層間絶縁膜１６０ｂの上部面は、実質的に同一面（相互間に段差なしに連続する、ほぼ平坦な面）をなすことができる。同一面をなす第１スペーサ１６１の上部面、第２スペーサ１６３の上部面および第２層間絶縁膜１６０ｂの上部面の上にソース電極１７３およびドレイン電極１７５が位置することができる。
次に、図４を参照すれば、一実施形態による、これらの接触孔６３、６５には、いずれにも、第１スペーサ１６１および第２スペーサ１６３が位置することができる。これら接触孔６３、６５の箇所で、それぞれ、ソース電極１７３（の下方延在部）と層間絶縁膜１６０との間、そして、ドレイン電極１７５（の下方延在部）と層間絶縁膜１６０との間に、第１スペーサ１６１および第２スペーサ１６３が位置することができる。層間絶縁膜１６０の内側面を基準にして見るならば、第１スペーサ１６１および第２スペーサ１６３が、この順に積層されうる。
第１スペーサ１６１はカップ（ｃｕｐ）形態を有することができる。第１スペーサ１６１は、接触孔６３、６５の空間の外周面を囲むパイプ形態の垂直部と、半導体層１５４の一面（上面）と接触する下端部１６１ａを含んでもよい。一実施形態による第１スペーサ１６１は、下端部１６１ａが塞がった形態（底部に穴のないカップ状の形態）を有することができる。
第１スペーサ１６１の下端部１６１ａの上面とソース電極１７３、そして第１スペーサ１６１の下端部１６１ａの上面とドレイン電極１７５は接することができる。ソース電極１７３およびドレイン電極１７５は半導体層１５４に直接接触せず、第１スペーサ１６１を通じて半導体層１５４と電気的に連結されうる。
第１スペーサ１６１は半導体層１５４と電気的に連結できる物質を含んでもよい。第１スペーサ１６１はオーミックコンタクトが可能な物質を含んでもよく、一例として、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ＩＴＯ、ＩＺＯ、ＧＺＯのうちの少なくとも一つを含んでもよい。
また、実施形態によって、第１スペーサ１６１は、ソース電極１７３およびドレイン電極１７５に含まれる物質のうちのいずれか一つを含んでもよい。この場合、ソース電極１７３およびドレイン電極１７５を形成する工程で第１スペーサ１６１が形成されうる。すなわち、下記にて図７を用いて説明するように第１スペーサ物質層１６１ｉ及び第２スペーサ物質層１６３ｉを全面に形成した後、ほぼ第２スペーサ物質層１６３ｉのみについてエッチングによるパターニングを行う。そして、データ導電体のための導電層（特には金属層）を形成した後、この導電層と、第１スペーサ物質層１６１ｉとを、同一のマスクパターンにより同時にパターニングすることができる。
第１スペーサ１６１の端部とソース電極１７３の端部とは互いに整列することができる。また、第１スペーサ１６１の端部とドレイン電極１７５の端部とは互いに整列することができる。上述のように第１スペーサ１６１とデータ導電体のパターン（ソース電極１７３およびドレイン電極１７５など）が同一工程をにより形成される場合、第１スペーサ１６１とデータ導電体は同じ周縁（平面図で見て、互いに、ほぼ、ぴったりと重なり合う周縁）を含んでもよい。
以下、図５乃至図８を参照して、一実施形態による表示装置の製造方法について説明する。図５、図６、図７および図８は、表示装置の製造方法による断面図である。上述した構成要素と同一または類似の構成要素に対する具体的な説明は省略する。
まず、図５に示されているように基板１１０の上に位置するバッファ層１１１を形成する。バッファ層１１１の上にはチャンネル領域１５２とチャンネル領域１５２の両側に位置するソース領域１５３およびドレイン領域１５５を含む半導体層１５４が形成される。半導体層１５４およびバッファ層１１１の上には、基板１１０全面と重ねられるゲート絶縁物質層１４１ｉが形成される。ゲート絶縁物質層１４１ｉの上にはチャンネル領域１５２と重ねられるゲート電極１２４が形成される。ゲート電極１２４およびゲート絶縁物質層１４１ｉの上には基板１１０全面と重ねられる層間絶縁物質層１６０ｉが形成される。
次に、図６に示されているように、ソース領域１５３を露出する接触孔６３、および、ドレイン領域１５５を露出する接触孔６５を含む層間絶縁膜１６０およびゲート絶縁膜１４１を形成する。図５に示されたゲート絶縁物質層１４１ｉおよび層間絶縁物質層１６０ｉをエッチングして形成することができる。
それから、図７に示されているように、基板１１０全面に第１スペーサ物質層１６１ｉおよび第２スペーサ物質層１６３ｉを形成する。
次に、第１スペーサ物質層１６１ｉおよび第２スペーサ物質層１６３ｉをエッチングして、図８に示されているように第１スペーサ１６１および第２スペーサ１６３を形成する。
第１スペーサ１６１および第２スペーサ１６３は、第１スペーサ物質層１６１ｉおよび第２スペーサ物質層１６３ｉを異方性エッチングして形成することができる。層間絶縁膜１６０の上に位置する第１スペーサ物質層１６１ｉおよび第２スペーサ物質層１６３ｉは、層間絶縁膜１６０が露出するまでエッチングする。これと同時に、半導体層１５４のソース領域１５３およびドレイン領域１５５が露出するように、第１スペーサ物質層１６１ｉおよび第２スペーサ物質層１６３ｉをエッチングする。
このようなエッチング工程で、第２スペーサ物質層１６３ｉと第１スペーサ物質層１６１ｉとの間のエッチング比（ｒａｔｉｏ）は異なることもある。一例として、第２スペーサ物質層１６３ｉと第１スペーサ物質層１６１ｉとの間のエッチング比は、１：１〜３：１であってもよい。第２スペーサ物質層１６３ｉのエッチングの程度（エッチングの進行度）が、第１スペーサ物質層１６１ｉのエッチングの程度より大きいこともある。
エッチング比によって、第２スペーサ物質層１６３ｉと第１スペーサ物質層１６１ｉの厚さが決定され得る。第２スペーサ物質層１６３ｉは、第１スペーサ物質層１６１ｉより厚く形成することができ、一例として、第２スペーサ物質層１６３ｉと第１スペーサ物質層１６１ｉとの厚さ比は１：１〜２０：１であってもよい。
第２スペーサ物質層１６３ｉと第１スペーサ物質層１６１ｉは、互いに異なる物質を含んでもよく、第１スペーサ物質層１６１ｉと層間絶縁膜１６０は、互いに異なる物質を含んでもよい。
互いに異なる物質を含むことによって、互いに異なるエッチング率を有する第１スペーサ物質層１６１ｉは、第２スペーサ物質層１６３ｉをエッチングする工程でエッチングストッパとして機能することができる。また、第２スペーサ物質層１６３ｉをエッチングする工程で、層間絶縁膜１６０がエッチングストッパとして機能することができる。
それぞれの層がエッチング工程でエッチングストッパとして機能することによって、層間絶縁膜１６０または半導体層１５４の損傷を防止することができる。
本明細書では図示していないが、図３のように層間絶縁膜が酸化ジルコニウムを含む実施形態の場合、第１スペーサ物質層１６１ｉをエッチングする工程で第１スペーサ物質層１６１ｉと層間絶縁膜１６０の間のエッチング選択比が大きいこともある。層間絶縁膜１６０の損傷を最小化しながら、スペーサを形成することができる。
また、図４のように、第１スペーサ１６１が、オーミックコンタクトが可能な物質を含む場合、第１スペーサ物質層１６１ｉはソース電極１７３およびドレイン電極１７５を形成する工程でエッチングされて、第１スペーサ１６１を形成することができる。
前述した実施形態によって表示装置を製造する場合、ソース電極またはドレイン電極が位置する接触孔は、第１スペーサおよび第２スペーサによって非常に小さいサイズで提供され得る。一実施形態による場合、露光工程を用いて接触孔を提供し、接触孔に所定の厚さを有する第１スペーサおよび第２スペーサを位置させることによって、第１スペーサと第２スペーサの蒸着厚さの２倍に近い寸法だけ、接触孔の大きさを減少させることができる。これによって、高解像度の表示装置を提供することができる。
また、第１スペーサは、第２スペーサと第１スペーサをエッチングする工程で層間絶縁膜が過度に損失するか、または薄い厚さの半導体層が損失することを防止するエッチングストッパとして機能することができる。信頼性がより向上した表示装置を提供することができる。
以上、本発明の実施形態について詳細に説明したが、本発明の権利範囲は、これに限定されるものではなく、以下の特許請求の範囲で定義している本発明の基本概念を利用した当業者の様々な変形および改良形態も本発明の権利範囲に属することは当然である。
好ましい一実施形態においては、次のとおりである。
有機発光表示装置などの画像表示装置において、特には高精細化のために各画素の寸法を小さくした表示装置において、層間絶縁膜160を貫く画素ごとの接触孔63, 65（コンタクトホール）の径を、例えば、フォトエッチング工程の能力によって決まる限界の寸法よりも小さくできるようにする。
接触孔63, 65の径を小さくするならば、接触孔63, 65の形成に続いて、導電材料（データ導電体）によりコンタクト部を形成する際、導電材料（データ導電体）によって接触孔63, 65が容易に充填される。そのため、コンタクト部の上面を高さが均一な平坦面とすることができる。そして、この上に、平坦化膜180と、これを貫く接触孔81を形成し、さらに画素電極８１の導電層を形成した際、有機発光層370を配置するための平坦な上面を得ることができる。この結果、高解像度とした場合も、欠陥などのない画像表示を実現することができる。
また、接触孔（コンタクトホール）63, 65の径を小さくするならば、各画素開口91中におけるコンタクトホール63, 65の面積割合を小さくすることができる。そのため、背面表示型（アレイ基板の側への発光による表示）や両面表示型の画像表示装置において、精細な画素ごとの発光面積を確保することができる。したがって、高解像度の画像表示を行う上で有利になる。
本願の好ましい実施形態においては、上記のような課題に対応すべく、下記Ａ〜Ｃのとおりとする。
Ａ コンタクトホール63, 65の形成後に、この内面をスペーサ層により被覆する。
すなわち、コンタクトホール63, 65ごとに、スペーサ層のパターンを、成膜及びパターニングにより形成する。
特には、スペーサ層のパターンについて、下記Ａ１〜Ａ２のとおりとする。
Ａ１ コンタクトホール63, 65の内面のみ、または、内面及び開口の縁部のみを覆うようにする。
Ａ２ 層間絶縁膜160の上面の平面を越えて突出しないようにするか、または、突出寸法が最小限になるようにする。
Ｂ スペーサ層のパターンを形成するエッチングは、異方性エッチング（例えば、高密度プラズマエッチング）により行う。
Ｃ スペーサ層は、積層膜であり、導電層からなる第１スペーサ物質層１６１ｉと、これよりもエッチングを受けやすい第２スペーサ物質層１６３ｉとからなる。
この結果、スペーサ層のパターンは、第１スペーサ１６１と、第２スペーサ１６３との積層体となっている。
特には、次のとおりとすることができる。
Ｃ１ エッチング速度の比は、例えば、１．３〜３倍、１．５〜３倍、または１．５〜２．５倍。
Ｃ２ 第２スペーサ物質層１６３ｉは、厚さが、第１スペーサ物質層１６１ｉよりも大きく、例えば１．５〜２０倍、２〜２０倍、または３〜１５倍である。
好ましい一の具体的な実施形態においては、下記Ｄのとおりである。
Ｄ 第１スペーサ１６１は、コンタクトホール63, 65の底の箇所に開口を備える。すなわち、コンタクト部を形成する導電材料（データ導電体）は、コンタクトホール63, 65の底に露出する導電層（半導体層のドレイン領域155またはソース領域153）と、直接接触して電気的に接続される。
好ましい他の一の具体的な実施形態においては、下記Ｅのとおりである。
Ｅ 第１スペーサ１６１は、コンタクトホール63, 65の底の箇所に開口を備えず、カップ状である。すなわち、コンタクト部を形成する導電材料（データ導電体）は、コンタクトホール63, 65の底部を介して、下方の導電層（半導体層のドレイン領域155またはソース領域153）と、電気的に接続される。
この場合、第１スペーサ１６１は、オーミックコンタクト層をなすようにする。
上記Ｅのようであると、特にはトップゲート型のＴＦＴ構造にて、層間絶縁膜を貫く画素ごとの接触孔が、半導体層の上面を露出させるものである場合、接触孔形成のためのエッチングの際に、半導体層が過度にエッチングされるのを防ぐことができる。
１１０ 基板
１４１ ゲート絶縁膜
１５４ 半導体層
１６０ 層間絶縁膜
１６１ 第１スペーサ
１６３ 第２スペーサ
１７３ ソース電極
１７５ ドレイン電極
６３、６５ 接触孔
ＬＥＤ 発光素子

Claims (10)

  1. 基板上に位置する半導体層と、
    半導体層と重ねられるゲート絶縁膜および層間絶縁膜と、
    前記ゲート絶縁膜および前記層間絶縁膜を貫通する接触孔と、
    前記接触孔を通して前記半導体層と電気的に連結されるソース電極およびドレイン電極と、
    前記ドレイン電極と連結される発光素子と、
    前記接触孔にて、前記ソース電極と前記層間絶縁膜の間、および前記ドレイン電極と前記層間絶縁膜の間にわたって位置する第１スペーサおよび第２スペーサと、を含む、表示装置。
  2. 前記接触孔にて、前記層間絶縁膜を基準にして、前記第１スペーサおよび前記第２スペーサの順に位置する、請求項１に記載の表示装置。
  3. 前記第１スペーサは、
    前記接触孔の外周面を囲む垂直部、および
    前記垂直部に連結され、前記半導体層と接する下端部を含む、請求項１に記載の表示装置。
  4. 前記ソース電極および前記ドレイン電極のうちの少なくとも一方は、
    前記第２スペーサの内側面および前記第１スペーサの下端部の内側面と接する、請求項３に記載の表示装置。
  5. 前記ソース電極および前記ドレイン電極のうちの少なくとも一方と重ねられる前記半導体層の一面は階段形態を含む、請求項１に記載の表示装置。
  6. 前記第１スペーサの厚さは、前記第２スペーサの厚さより薄い、請求項１に記載の表示装置。
  7. 前記層間絶縁膜は酸化ジルコニウムを含む、請求項１に記載の表示装置。
  8. 前記下端部の上面は、前記ソース電極または前記ドレイン電極と接触し、
    前記半導体層は、前記第１スペーサを通じて前記ソース電極および前記ドレイン電極と電気的に連結される、請求項３に記載の表示装置。
  9. 前記第１スペーサは、チタン（Ｔｉ）、モリブデン（Ｍｏ）、ＩＴＯ、ＩＺＯおよびＧＺＯのうちの少なくとも一つを含む、請求項８に記載の表示装置。
  10. 前記ソース電極および前記ドレイン電極は、前記第１スペーサと同一の物質を含む、請求項９に記載の表示装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020166215A1 (ja) * 2019-02-13 2020-08-20 株式会社ジャパンディスプレイ 半導体装置および半導体装置の製造方法
WO2021250782A1 (ja) * 2020-06-09 2021-12-16 シャープ株式会社 表示装置および表示装置の製造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102608021B1 (ko) 2018-09-03 2023-12-01 삼성디스플레이 주식회사 전자 장치 및 이의 제조 방법
KR20220132713A (ko) * 2021-03-23 2022-10-04 삼성디스플레이 주식회사 표시 장치
KR20230073403A (ko) * 2021-11-18 2023-05-26 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004063461A (ja) * 2002-06-07 2004-02-26 Semiconductor Energy Lab Co Ltd 発光装置およびその作製方法
JP2006019682A (ja) * 2004-06-30 2006-01-19 Samsung Sdi Co Ltd 薄膜トランジスタ及びその製造方法、並びに薄膜トランジスタを備えた平板表示装置及びその平板表示装置の製造方法
JP2006261109A (ja) * 2005-02-18 2006-09-28 Semiconductor Energy Lab Co Ltd 発光装置およびその作製方法、及び蒸着装置
JP2007165563A (ja) * 2005-12-13 2007-06-28 Toshiba Matsushita Display Technology Co Ltd 基板装置の製造方法
US20110121302A1 (en) * 2009-11-24 2011-05-26 Yul-Kyu Lee Organic light emitting display apparatus and method of manufacturing the same
US20140209915A1 (en) * 2013-01-25 2014-07-31 Samsung Display Co., Ltd. Thin film transistor array panel and manufacturing method thereof
US20160013436A1 (en) * 2014-07-11 2016-01-14 Lg Display Co., Ltd. Organic light-emitting diode display device and method of fabricating the same
US20160181342A1 (en) * 2014-12-19 2016-06-23 Samsung Display Co., Ltd. Display device
JP2018006115A (ja) * 2016-06-30 2018-01-11 株式会社ジャパンディスプレイ 表示装置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3587537B2 (ja) * 1992-12-09 2004-11-10 株式会社半導体エネルギー研究所 半導体装置
JP3989761B2 (ja) 2002-04-09 2007-10-10 株式会社半導体エネルギー研究所 半導体表示装置
US7579771B2 (en) * 2002-04-23 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and method of manufacturing the same
US7786496B2 (en) * 2002-04-24 2010-08-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing same
JP2003317971A (ja) * 2002-04-26 2003-11-07 Semiconductor Energy Lab Co Ltd 発光装置およびその作製方法
US7897979B2 (en) * 2002-06-07 2011-03-01 Semiconductor Energy Laboratory Co., Ltd. Light emitting device and manufacturing method thereof
JP4216008B2 (ja) * 2002-06-27 2009-01-28 株式会社半導体エネルギー研究所 発光装置およびその作製方法、ならびに前記発光装置を有するビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ、カーナビゲーション、パーソナルコンピュータ、ｄｖｄプレーヤー、電子遊技機器、または携帯情報端末
JP4373086B2 (ja) * 2002-12-27 2009-11-25 株式会社半導体エネルギー研究所 発光装置
US7948171B2 (en) * 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US8149346B2 (en) * 2005-10-14 2012-04-03 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
JP4946003B2 (ja) * 2005-10-26 2012-06-06 セイコーエプソン株式会社 電気光学装置、および電気光学装置の製造方法
KR100752388B1 (ko) * 2006-11-01 2007-08-27 삼성에스디아이 주식회사 평판표시장치 및 그의 제조방법
KR100964227B1 (ko) * 2008-05-06 2010-06-17 삼성모바일디스플레이주식회사 평판 표시 장치용 박막 트랜지스터 어레이 기판, 이를포함하는 유기 발광 표시 장치, 및 이들의 제조 방법
US8614131B2 (en) * 2009-02-03 2013-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned static random access memory (SRAM) on metal gate
TWI419324B (zh) * 2009-11-27 2013-12-11 Univ Nat Chiao Tung 具有三五族通道及四族源汲極之半導體裝置及其製造方法
KR101686095B1 (ko) 2010-04-21 2016-12-13 엘지디스플레이 주식회사 유기 발광 표시 장치 및 이의 제조 방법
KR20120140474A (ko) * 2011-06-21 2012-12-31 삼성디스플레이 주식회사 유기 발광 디스플레이 장치와, 이의 제조 방법
KR102481382B1 (ko) 2016-01-18 2022-12-27 삼성디스플레이 주식회사 박막트랜지스터 기판과 그 제조 방법, 및 이를 포함하는 액정 표시 장치
KR102618350B1 (ko) 2016-12-14 2023-12-28 삼성디스플레이 주식회사 디스플레이 장치

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004063461A (ja) * 2002-06-07 2004-02-26 Semiconductor Energy Lab Co Ltd 発光装置およびその作製方法
JP2006019682A (ja) * 2004-06-30 2006-01-19 Samsung Sdi Co Ltd 薄膜トランジスタ及びその製造方法、並びに薄膜トランジスタを備えた平板表示装置及びその平板表示装置の製造方法
JP2006261109A (ja) * 2005-02-18 2006-09-28 Semiconductor Energy Lab Co Ltd 発光装置およびその作製方法、及び蒸着装置
JP2007165563A (ja) * 2005-12-13 2007-06-28 Toshiba Matsushita Display Technology Co Ltd 基板装置の製造方法
US20110121302A1 (en) * 2009-11-24 2011-05-26 Yul-Kyu Lee Organic light emitting display apparatus and method of manufacturing the same
US20140209915A1 (en) * 2013-01-25 2014-07-31 Samsung Display Co., Ltd. Thin film transistor array panel and manufacturing method thereof
US20160013436A1 (en) * 2014-07-11 2016-01-14 Lg Display Co., Ltd. Organic light-emitting diode display device and method of fabricating the same
US20160181342A1 (en) * 2014-12-19 2016-06-23 Samsung Display Co., Ltd. Display device
JP2018006115A (ja) * 2016-06-30 2018-01-11 株式会社ジャパンディスプレイ 表示装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020166215A1 (ja) * 2019-02-13 2020-08-20 株式会社ジャパンディスプレイ 半導体装置および半導体装置の製造方法
WO2021250782A1 (ja) * 2020-06-09 2021-12-16 シャープ株式会社 表示装置および表示装置の製造方法

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