KR20220132713A - 표시 장치 - Google Patents

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KR20220132713A
KR20220132713A KR1020210037418A KR20210037418A KR20220132713A KR 20220132713 A KR20220132713 A KR 20220132713A KR 1020210037418 A KR1020210037418 A KR 1020210037418A KR 20210037418 A KR20210037418 A KR 20210037418A KR 20220132713 A KR20220132713 A KR 20220132713A
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insulating layer
transistor
electrode
layer
pixel circuit
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KR1020210037418A
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최선영
조재형
심지훈
정준기
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삼성디스플레이 주식회사
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Abstract

일 실시예에 따른 표시 장치는 기판, 상기 기판 위에 위치하는 반도체층, 상기 반도체층 위에 위치하는 제1 게이트 절연층, 상기 제1 게이트 절연층 위에 위치하는 게이트 전극, 상기 게이트 전극 위에 위치하는 제2 게이트 절연층, 상기 제2 게이트 절연층 위에 위치하는 제1 유지 전극, 상기 제1 유지 전극 위에 위치하고, 상기 반도체층, 상기 게이트 전극 및 상기 제1 유지 전극을 둘러싸는 개구부를 포함하는 제1 층간 절연층, 상기 제1 층간 절연층 위에 위치하며, 상기 개구부를 채우는 제2 층간 절연층, 및 상기 제2 층간 절연층 위에 위치하는 데이터선 및 구동 전압선을 포함하고, 상기 반도체층, 상기 게이트 전극 및 상기 유지 전극은 하나의 화소 회로 영역에 포함되며, 표시 장치는 복수의 화소 회로 영역을 포함하고, 상기 데이터선 및 상기 구동 전압선은 상기 복수의 화소 회로 영역을 가로지르며, 상기 반도체층의 일부는 상기 개구부를 채우는 상기 제2 층간 절연층과 접촉한다.

Description

표시 장치{DISPLAY DEVICE}
본 개시는 표시 장치에 관한 것이다.
표시 장치는 화면을 표시하는 장치로서, 액정 표시 장치(Liquid Crystal Display, LCD), 발광 표시 장치(Light Emitting Diode, LED) 등이 있다. 이러한 표시 장치는 휴대 전화, 네비게이션, 디지털 사진기, 전자 북, 휴대용 게임기, 또는 각종 단말기 등과 같이 다양한 전자 기기들에 사용되고 있다.
발광 표시 장치는 두 개의 전극과 그 사이에 위치하는 발광층을 포함하며, 하나의 전극으로부터 주입된 전자(electron)와 다른 전극으로부터 주입된 정공(hole)이 유기 발광층에서 결합하여 여기자(exciton)를 형성한다. 여기자가 여기 상태(excited state)로부터 기저 상태(ground state)로 변하면서 에너지를 방출하여 발광한다.
이러한 발광 표시 장치는 자발광 소자인 발광 다이오드를 포함하는 복수의 화소를 포함하며, 각 화소에는 발광 다이오드를 구동하기 위한 복수의 트랜지스터 및 하나 이상의 커패시터(Capacitor)가 형성되어 있다.
실시예들은 외부의 충격에 의한 영향을 줄일 수 있으면서, 신뢰성이 향상된 표시 장치를 제공하기 위한 것이다.
일 실시예에 따른 표시 장치는 기판, 상기 기판 위에 위치하는 반도체층, 상기 반도체층 위에 위치하는 제1 게이트 절연층, 상기 제1 게이트 절연층 위에 위치하는 게이트 전극, 상기 게이트 전극 위에 위치하는 제2 게이트 절연층, 상기 제2 게이트 절연층 위에 위치하는 제1 유지 전극, 상기 제1 유지 전극 위에 위치하고, 상기 반도체층, 상기 게이트 전극 및 상기 제1 유지 전극을 둘러싸는 개구부를 포함하는 제1 층간 절연층, 상기 제1 층간 절연층 위에 위치하며, 상기 개구부를 채우는 제2 층간 절연층, 및 상기 제2 층간 절연층 위에 위치하는 데이터선 및 구동 전압선을 포함하고, 상기 반도체층, 상기 게이트 전극 및 상기 유지 전극은 하나의 화소 회로 영역에 포함되며, 표시 장치는 복수의 화소 회로 영역을 포함하고, 상기 데이터선 및 상기 구동 전압선은 상기 복수의 화소 회로 영역을 가로지르며, 상기 반도체층의 일부는 상기 개구부를 채우는 상기 제2 층간 절연층과 접촉한다.
상기 개구부는 각각의 화소 회로 영역의 가장자리를 둘러싸고, 상기 복수의 화소 회로 영역은 상기 개구부에 의해 구분될 수 있다.
상기 기판을 향해 갈수록 상기 개구부의 단면 너비가 감소할 수 있다.
상기 표시 장치는 상기 기판과 상기 반도체층 사이에 위치하는 버퍼층을 더 포함하고, 상기 개구부는 상기 제1 층간 절연층, 상기 제2 게이트 절연층, 상기 제1 게이트 절연층 및 상기 버퍼층을 관통할 수 있다.
상기 표시 장치는 상기 기판과 상기 버퍼층 사이에 위치하는 베리어층을 더 포함하고, 상기 개구부는 상기 베리어층까지 연장될 수 있다.
상기 개구부는 상기 베리어층을 관통할 수 있다.
인접하게 위치하는 화소 회로 영역에서 상기 반도체층은 상기 개구부에 의해 이격될 수 있다.
상기 제2 층간 절연층은 상기 개구부를 채우고, 상기 반도체층, 상기 게이트 전극 및 상기 제1 유지 전극과 평면상 이격될 수 있다.
상기 표시 장치는 상기 기판 위에 위치하는 복수의 트랜지스터, 및 상기 복수의 트랜지스터 중 적어도 어느 하나에 연결되어 있는 하부 제1 스캔선, 하부 제2 스캔선, 하부 발광 제어선을 더 포함하고, 상기 하부 제1 스캔선, 상기 하부 제2 스캔선, 상기 하부 발광 제어선은 하나의 화소 회로 영역 내에 위치할 수 있다.
서로 다른 화소 회로 영역 내에 위치하는 하부 제1 스캔선들은 서로 이격되도록 위치하고, 서로 다른 화소 회로 영역 내에 위치하는 하부 제2 스캔선들은 서로 이격되도록 위치하고, 서로 다른 화소 회로 영역 내에 위치하는 하부 발광 제어선들은 서로 이격되도록 위치할 수 있다.
상기 표시 장치는 상기 제2 층간 절연층 위에 위치하는 상부 제1 스캔선, 상부 제2 스캔선 및 상부 발광 제어선을 더 포함하고, 상기 상부 제1 스캔선은 상기 서로 다른 화소 회로 영역 내에 위치하는 하부 제1 스캔선들과 연결되어 있고, 상기 상부 제2 스캔선은 상기 서로 다른 화소 회로 영역 내에 위치하는 하부 제2 스캔선들과 연결되어 있고, 상기 상부 발광 제어선은 상기 서로 다른 화소 회로 영역 내에 위치하는 하부 발광 제어선들과 연결되어 있을 수 있다.
상기 표시 장치는, 상기 복수의 트랜지스터 중 적어도 어느 하나에 연결되어 있는 애노드 전극, 상기 애노드 전극 위에 위치하는 발광 소자층, 및 상기 발광 소자층 위에 위치하는 캐소드 전극을 더 포함할 수 있다.
일 실시예에 따른 표시 장치는 기판, 상기 기판 위에 위치하며, 구동 트랜지스터의 제1 전극, 채널 및 제2 전극을 포함하는 다결정 반도체층, 상기 다결정 반도체층 위에 위치하는 제1 게이트 절연층, 상기 제1 게이트 절연층 위에 위치하는 구동 트랜지스터의 게이트 전극, 상기 게이트 전극 위에 위치하는 제2 게이트 절연층, 상기 제2 게이트 절연층 위에 위치하는 제1 유지 전극, 상기 제1 유지 전극 위에 위치하는 제1 층간 절연층, 상기 제1 층간 절연층 위에 위치하는 산화물 반도체층, 상기 산화물 반도체층 위에 위치하며, 상기 다결정 반도체층 및 상기 산화물 반도체층을 둘러싸는 개구부를 포함하는 제2 층간 절연층, 상기 제2 층간 절연층의 개구부를 채우는 제3 층간 절연층, 상기 제3 층간 절연층 위에 위치하는 데이터선 및 구동 전압선을 포함하고, 상기 다결정 반도체층의 일부는 상기 개구부를 채우는 상기 제3 층간 절연층과 접촉한다.
상기 표시 장치는 복수의 화소 회로 영역을 포함하고, 각각의 화소 회로 영역은 제1 방향으로 인접한 적어도 2개의 다결정 반도체층을 포함하고, 상기 복수의 화소 회로 영역은 상기 개구부에 의해 구분될 수 있다.
상기 기판을 향해 갈수록 상기 개구부의 단면 너비가 감소할 수 있다.
상기 표시 장치는 상기 기판과 상기 반도체층 사이에 위치하는 버퍼층을 더 포함하고, 상기 개구부는 상기 제2 층간 절연층, 제1 층간 절연층, 상기 제2 게이트 절연층, 상기 제1 게이트 절연층 및 상기 버퍼층을 관통할 수 있다.
상기 표시 장치는 상기 기판과 상기 버퍼층 사이에 위치하는 베리어층을 더 포함하고, 상기 개구부는 상기 베리어층까지 연장될 수 있다.
상기 개구부는 상기 베리어층을 관통할 수 있다.
인접하게 위치하는 화소 회로 영역에서 상기 다결정 반도체층은 상기 개구부에 의해 이격될 수 있다.
상기 표시 장치는, 상기 기판 위에 위치하는 복수의 트랜지스터, 및 상기 복수의 트랜지스터 중 적어도 어느 하나에 연결되어 있는 하부 제1 스캔선, 하부 제2 스캔선, 하부 발광 제어선을 더 포함하고, 상기 복수의 트랜지스터, 상기 하부 제1 스캔선, 상기 하부 제2 스캔선, 상기 하부 발광 제어선은 상기 복수의 화소 회로 영역 내에 위치하며, 서로 다른 화소 회로 영역 내에 위치하는 하부 제1 스캔선들은 서로 이격되도록 위치하고, 서로 다른 화소 회로 영역 내에 위치하는 하부 제2 스캔선들은 서로 이격되도록 위치하고, 서로 다른 화소 회로 영역 내에 위치하는 하부 발광 제어선들은 서로 이격되도록 위치하고, 상기 제3 층간 절연층 위에 위치하는 상부 제1 스캔선, 상부 제2 스캔선 및 상부 발광 제어선을 더 포함하고, 상기 상부 제1 스캔선은 상기 서로 다른 화소 회로 영역 내에 위치하는 하부 제1 스캔선들과 연결되어 있고, 상기 상부 제2 스캔선은 상기 서로 다른 화소 회로 영역 내에 위치하는 하부 제2 스캔선들과 연결되어 있고, 상기 상부 발광 제어선은 상기 서로 다른 화소 회로 영역 내에 위치하는 하부 발광 제어선들과 연결되어 있을 수 있다.
실시예들에 따르면, 외부의 충격에 의한 일부 영역의 손상이 다른 영역으로 전파되는 것을 차단할 수 있다. 또한 정전기 방전에 의한 화소 손상을 최소화할 수 있다.
도 1은 일 실시예에 의한 표시 장치를 나타낸 평면도이다.
도 2는 일 실시예에 의한 표시 장치의 한 화소의 회로도이다.
도 3a는 일 실시예에 의한 표시 장치의 일부를 나타낸 평면도이다.
도 3b 및 도 3c 각각은 도 3a는 일 실시예에 의한 표시 장치의 일부를 나타낸 단면도이다.
도 4a, 도 5a, 도 6a, 도 7a, 도 8a 및 도 9a는 일 실시예에 의한 표시 장치의 일부 구성요소를 도시한 평면도이다.
도 4b, 도 5b, 도 6b, 도 7b, 도 8b 및 도 9b는 일 실시예에 의한 표시 장치의 일부 구성요소를 도시한 단면도이다.
도 10a는 일 실시예에 따른 표시 장치의 일부를 나타낸 평면도이다.
도 10b는 일 실시예에 따른 표시 장치의 일부를 나타낸 단면도이다.
도 11, 도 12, 도 13, 도 14, 도 15, 도 16, 도 17, 도 18 각각은 일 실시예에 의한 표시 장치의 일부 구성요소를 도시한 단면도이다.
도 19는 표시 장치의 일 제조 방법에 따른 개략적인 단면도이다.
도 20은 일 실시예에 따른 표시 장치의 일부 영역의 단면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
먼저, 도 1을 참조하여 일 실시예에 의한 표시 장치에 대해 설명하면 다음과 같다. 도 1은 일 실시예에 의한 표시 장치를 나타낸 평면도이다.
도 1에 도시된 바와 같이, 일 실시예에 의한 표시 장치(1000)는 기판(110) 및 기판(110) 위에 위치하는 복수의 화소(PX)를 포함한다.
기판(110)은 제1 영역(A1), 제2 영역(A2), 및 제1 영역(A1)과 제2 영역(A2) 사이에 위치하는 벤딩 영역(BA)을 포함한다. 기판(110)은 가요성 물질로 이루어질 수 있고, 다양한 형태로 변화될 수 있다. 기판(110)은 플렉서블(flexible)하거나, 스트렛쳐블(stretchable)하거나, 폴더블(foldable)하거나, 벤더블(bendable)하거나, 롤러블(rollable)할 수 있다. 벤딩 영역(BA)은 기판(110)이 벤딩되는 영역일 수 있다. 제1 영역(A1) 및 제2 영역(A2)은 평평한 형상으로 이루어질 수 있다. 다만, 이는 하나의 예시에 불과하며, 기판(110)은 벤딩되는 영역을 추가로 포함할 수 있다. 예를 들면, 기판(110)의 제1 영역(A1) 또는 제2 영역(A2)의 적어도 일부가 벤딩될 수 있다.
기판(110)의 제1 영역(A1)은 벤딩 영역(BA)으로부터 연장되어 있다. 제1 영역(A1)은 대략 장변 및 단변을 포함하는 직사각형으로 이루어질 수 있고, 코너부가 모따기되어 곡면을 가지는 형상으로 이루어질 수 있다. 다만, 이러한 제1 영역(A1)의 형상은 하나의 예시에 불과하며 다양한 형상으로 변형될 수 있다. 제1 영역(A1)은 표시 영역(DA)과 주변 영역(PA)을 포함할 수 있다. 표시 영역(DA)은 제1 영역(A1)의 중심부에 위치할 수 있고, 대략 제1 영역(A1)과 유사한 형상으로 이루어질 수 있다. 주변 영역(PA)은 표시 영역(DA)을 둘러싸는 형태로 이루어질 수 있다. 즉, 주변 영역(PA)은 제1 영역(A1)의 외곽부에 위치할 수 있다.
복수의 화소(PX)는 표시 영역(DA)에 위치할 수 있다. 복수의 화소(PX)는 행렬로 배치될 수 있으며, 영상 신호를 입력 받아 이에 따라 영상을 표시할 수 있다. 이때, 복수의 화소(PX)의 배치 형태는 다양하게 변경될 수 있다. 도시는 생략하였으나 일 실시예에 의한 표시 장치는 복수의 신호선을 더 포함할 수 있다. 신호선은 복수의 스캔선, 복수의 발광 제어선, 복수의 데이터선, 복수의 구동 전압선 등으로 이루어질 수 있다. 이러한 신호선은 각각 스캔 신호, 발광 제어 신호, 데이터 신호, 구동 전압 등을 전달할 수 있다. 복수의 신호선은 행 방향 또는 열 방향으로 서로 교차하도록 위치할 수 있다. 또한, 각 화소(PX)는 복수의 신호선에 연결되어 있는 복수의 트랜지스터, 커패시터, 그리고 적어도 하나의 발광 다이오드(light emitting diode)를 포함할 수 있다. 즉, 일 실시예에 의한 표시 장치는 발광 표시 장치로 이루어질 수 있다. 다만, 표시 장치의 종류는 이에 한정되지 않으며, 다양한 종류의 표시 장치로 이루어질 수 있다. 예를 들면, 표시 장치는 액정 표시 장치, 전기 영동 표시 장치, 전기 습윤 표시 장치 등으로 이루어질 수도 있다.
기판(110)의 제2 영역(A2)은 벤딩 영역(BA)으로부터 연장되어 있다. 제2 영역(A2)은 영상을 표시하지 않는 비표시 영역으로서 화소(PX)를 포함하고 있지 않다. 제2 영역(A2)에는 화소(PX)에 인가되는 각종 신호들을 생성 및/또는 전달하기 위한 소자들 및/또는 배선들이 위치하고 있다.
제2 영역(A2) 위에는 구동 회로 칩(250) 및 연성 회로 기판(200)이 위치할 수 있다. 구동 회로 칩(250)은 제2 영역(A2)에 위치하는 소자 또는 배선들과 연결되어 복수의 화소(PX)에 각종 신호들을 전달하게 된다. 예를 들면, 구동 회로 칩(250)은 스캔 신호, 제어 신호, 데이터 신호 등을 공급할 수 있다. 연성 회로 기판(200)은 기판(110)의 제2 영역(A2)의 가장자리에 부착될 수 있다. 연성 회로 기판(200)은 가요성 재질로 이루어질 수 있다. 연성 회로 기판(200)에는 표시 장치의 구동을 제어하기 위한 회로가 설계되어 있다.
기판(110)의 벤딩 영역(BA)은 제1 영역(A1)과 제2 영역(A2) 사이에 위치하여, 제1 영역(A1)과 제2 영역(A2) 사이를 연결할 수 있다. 기판(110)이 벤딩된 상태에서 제1 영역(A1)과 제2 영역(A2)은 서로 중첩할 수 있다. 기판(110)의 벤딩 영역(BA)은 제1 영역(A1)의 일측 단변과 연결되도록 위치할 수 있다. 다만, 이러한 벤딩 영역(BA)의 위치는 하나의 예시에 불과하며 다양하게 변경될 수 있다. 예를 들면, 벤딩 영역(BA)이 제1 영역(A1)의 양측 단변에 연결되도록 위치하거나, 장변에 연결되도록 위치할 수도 있다.
이하에서는 도 2를 참고하여 일 실시예에 의한 표시 장치의 한 화소에 대하여 설명한다. 도 2는 일 실시예에 의한 표시 장치의 한 화소의 회로도이다.
도 2에 도시된 바와 같이, 일 실시예에 의한 표시 장치는 영상을 표시할 수 있는 복수의 화소(PX) 및 복수의 신호선(127, 151, 152, 153, 154, 171, 172)을 포함한다. 하나의 화소(PX)는 복수의 신호선(127, 151, 152, 153, 154, 171, 172)에 연결된 복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7), 커패시터(Cst), 그리고 적어도 하나의 발광 다이오드(light emitting diode)(LED)를 포함할 수 있다. 본 실시예에서는 하나의 화소(PX)가 하나의 발광 다이오드(LED)를 포함하는 예를 주로 하여 설명한다.
신호선(127, 151, 152, 154, 155, 171, 172)은 초기화 전압선(127), 복수의 스캔선(151, 152, 154), 발광 제어선(155), 데이터선(171), 그리고 구동 전압선(172)을 포함할 수 있다.
초기화 전압선(127)은 초기화 전압(Vint)을 전달 할 수 있다. 복수의 스캔선(151, 152, 154)은 각각 스캔 신호(GWn, GIn, GI(n+1))를 전달할 수 있다. 스캔 신호(GWn, GIn, GI(n+1))는 화소(PX)가 포함하는 트랜지스터(T2, T3, T4, T7)를 턴온/턴오프할 수 있는 게이트 온 전압 및 게이트 오프 전압을 전달할 수 있다.
한 화소(PX)에 연결된 스캔선(151, 152, 154)은 스캔 신호(GWn)를 전달할 수 있는 제1 스캔선(151), 제1 스캔선(151)과 다른 타이밍에 게이트 온 전압을 가지는 스캔 신호(GIn)를 전달할 수 있는 제2 스캔선(152), 그리고 그리고 스캔 신호(GI(n+1))를 전달할 수 있는 제3 스캔선(154)을 포함할 수 있다. 본 실시예에서는 제2 스캔선(152)이 제1 스캔선(151)보다 이전 타이밍에 게이트 온 전압을 전달하는 예에 대해 주로 설명한다. 예를 들어, 스캔 신호(GWn)가 한 프레임 동안 인가되는 스캔 신호들 중 n번째 스캔 신호(Sn)(n은 1 이상의 자연수)인 경우, 스캔 신호(GIn)는 (n-1)번째 스캔 신호(S(n-1)) 등과 같은 전단 스캔 신호일 수 있고, 스캔 신호(GI(n+1))는 n번째 스캔 신호(Sn)일 수 있다. 그러나 본 실시예는 이에 한정되는 것은 아니고, 스캔 신호(GI(n+1))는 n번째 스캔 신호(Sn)와 다른 스캔 신호일 수도 있다.
발광 제어선(155)은 제어 신호를 전달할 수 있고, 특히 화소(PX)가 포함하는 발광 다이오드(LED)의 발광을 제어할 수 있는 발광 제어 신호(EM)를 전달할 수 있다. 발광 제어선(155)이 전달하는 제어 신호는 게이트 온 전압 및 게이트 오프 전압을 전달할 수 있으며, 스캔선(151, 152, 154)이 전달하는 스캔 신호와 다른 파형을 가질 수 있다.
데이터선(171)은 데이터 신호(Dm)를 전달하고, 구동 전압선(172)은 구동 전압(ELVDD)을 전달할 수 있다. 데이터 신호(Dm)는 표시 장치에 입력되는 영상 신호에 따라 다른 전압 레벨을 가질 수 있고, 구동 전압(ELVDD)은 실질적으로 일정한 레벨을 가질 수 있다.
도시하지 않았으나, 표시 장치는 복수의 신호선(127, 151, 152, 153, 154, 171, 172)에 신호를 전달하는 구동부를 더 포함할 수 있다.
한 화소(PX)가 포함하는 복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)를 포함할 수 있다.
제1 스캔선(151)은 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)에 스캔 신호(GWn)를 전달할 수 있고, 제2 스캔선(152)은 제4 트랜지스터(T4)에 스캔 신호(GIn)를 전달할 수 있고, 제3 스캔선(154)은 제7 트랜지스터(T7)에 스캔 신호(GI(n+1))를 전달할 수 있으며, 발광 제어선(155)은 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)에 발광 제어 신호(EM)를 전달할 수 있다.
제1 트랜지스터(T1)의 게이트 전극(G1)은 구동 게이트 노드(GN)를 통해 커패시터(Cst)의 일단과 연결되고, 제1 트랜지스터(T1)의 제1 전극(Ea1)은 제5 트랜지스터(T5)를 경유하여 구동 전압선(172)과 연결되고, 제1 트랜지스터(T1)의 제2 전극(Eb1)은 제6 트랜지스터(T6)를 경유하여 발광 다이오드(LED)의 애노드(anode)와 연결된다. 제1 트랜지스터(T1)는 제2 트랜지스터(T2)의 스위칭 동작에 따라 데이터선(171)이 전달하는 데이터 신호(Dm)를 전달받아 발광 다이오드(LED)에 구동 전류(Id)를 공급할 수 있다.
제2 트랜지스터(T2)의 게이트 전극(G2)은 제1 스캔선(151)과 연결되고, 제2 트랜지스터(T2)의 제1 전극(Ea2)은 데이터선(171)과 연결되며, 제2 트랜지스터(T2)의 제2 전극(Eb2)은 제1 트랜지스터(T1)의 제1 전극(Ea1)과 연결되며 제5 트랜지스터(T5)를 경유하여 구동 전압선(172)과 연결된다. 제2 트랜지스터(T2)는 제1 스캔선(151)을 통해 전달받은 스캔 신호(GWn)에 따라 턴온되어 데이터선(171)으로부터 전달된 데이터 신호(Dm)를 제1 트랜지스터(T1)의 제1 전극(Ea1)으로 전달할 수 있다.
제3 트랜지스터(T3)의 게이트 전극(G3)은 제1 스캔선(151)에 연결되고, 제3 트랜지스터(T3)의 제1 전극(Ea3)은 제1 트랜지스터(T1)의 제2 전극(Eb1)과 연결되며 제6 트랜지스터(T6)를 경유하여 발광 다이오드(LED)의 애노드와 연결된다. 제3 트랜지스터(T3)의 제2 전극(Eb3)은 제4 트랜지스터(T4)의 제2 전극(Eb4), 커패시터(Cst)의 일단 및 제1 트랜지스터(T1)의 게이트 전극(G1)에 연결된다. 제3 트랜지스터(T3)는 제1 스캔선(151)을 통해 전달받은 스캔 신호(GWn)에 따라 턴온되어 제1 트랜지스터(T1)의 게이트 전극(G1)과 제2 전극(Eb1)을 서로 연결하여 제1 트랜지스터(T1)를 다이오드 연결시킬 수 있다.
제4 트랜지스터(T4)의 게이트 전극(G4)은 제2 스캔선(152)과 연결되고, 제4 트랜지스터(T4)의 제1 전극(Ea4)은 초기화 전압(Vint) 단자와 연결되며, 제4 트랜지스터(T4)의 제2 전극(Eb4)은 제3 트랜지스터(T3)의 제2 전극(Eb3)을 거쳐 커패시터(Cst)의 일단 및 제1 트랜지스터(T1)의 게이트 전극(G1)에 연결된다. 제4 트랜지스터(T4)는 제2 스캔선(152)을 통해 전달받은 스캔 신호(GIn)에 따라 턴온되어 초기화 전압(Vint)을 제1 트랜지스터(T1)의 게이트 전극(G1)에 전달하여 제1 트랜지스터(T1)의 게이트 전극(G1)의 전압을 초기화시키는 초기화 동작을 수행할 수 있다.
제5 트랜지스터(T5)의 게이트 전극(G5)은 발광 제어선(155)과 연결되며, 제5 트랜지스터(T5)의 제1 전극(Ea5)은 구동 전압선(172)과 연결되고, 제5 트랜지스터(T5)의 제2 전극(Eb5)은 제1 트랜지스터(T1)의 제1 전극(Ea1) 및 제2 트랜지스터(T2)의 제2 전극(Eb2)에 연결된다.
제6 트랜지스터(T6)의 게이트 전극(G6)은 발광 제어선(155)과 연결되며, 제6 트랜지스터(T6)의 제1 전극(Ea6)은 제1 트랜지스터(T1)의 제2 전극(Eb1) 및 제3 트랜지스터(T3)의 제1 전극(Ea3)과 연결되고, 제6 트랜지스터(T6)의 제2 전극(Eb6)은 발광 다이오드(LED)의 애노드와 전기적으로 연결된다. 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 발광 제어선(155)을 통해 전달받은 발광 제어 신호(EM)에 따라 동시에 턴온되고 이를 통해 구동 전압(ELVDD)이 다이오드 연결된 제1 트랜지스터(T1)를 통해 보상되어 발광 다이오드(LED)에 전달될 수 있다.
제7 트랜지스터(T7)의 게이트 전극(G7)은 제3 스캔선(154)과 연결되고, 제7 트랜지스터(T7)의 제1 전극(Ea7)은 제6 트랜지스터(T6)의 제2 전극(Eb6) 및 발광 다이오드(LED)의 애노드에 연결되고, 제7 트랜지스터(T7)의 제2 전극(Eb7)은 초기화 전압(Vint) 단자 및 제4 트랜지스터(T4)의 제1 전극(Ea4)에 연결된다.
트랜지스터(T1, T2, T3, T4, T5, T6, T7)는 PMOS 등의 P형 채널 트랜지스터일 수 있으나 이에 한정되는 것은 아니고, 트랜지스터(T1, T2, T3, T4, T5, T6, T7) 중 적어도 하나가 N형 채널 트랜지스터일 수도 있으며, P형 채널 트랜지스터와 N형 채널 트랜지스터를 모두 포함할 수도 있다.
커패시터(Cst)의 일단은 앞에서 설명한 바와 같이 제1 트랜지스터(T1)의 게이트 전극(G1)과 연결되고, 타단은 구동 전압선(172)과 연결된다. 발광 다이오드(LED)의 캐소드(cathode)는 공통 전압(ELVSS)을 전달하는 공통 전압(ELVSS) 단자와 연결되어 공통 전압(ELVSS)을 인가받을 수 있다.
일 실시예에 따른 화소(PX)의 구조는 도 2에 도시한 구조에 한정되는 것은 아니고 한 화소(PX)가 포함하는 트랜지스터의 수와 커패시터의 수 및 연결 관계는 다양하게 변형 가능하다.
이하에서는 도 3a 내지 도 9b를 더욱 참조하여, 일 실시예에 의한 표시 장치의 하나의 화소의 구조에 대하여 더욱 설명한다. 도 3a는 일 실시예에 의한 표시 장치의 일부를 나타낸 평면도이고, 도 3b 및 도 3c는 도 3a는 일 실시예에 의한 표시 장치의 일부를 나타낸 단면도이다. 도 3b는 도 3a의 B-B'선을 따라 표시 영역의 일부를 나타내고, 벤딩 영역의 일부를 나타내고 있다. 도 3c는 도 3a의 C-C'선을 따라 표시 영역의 일부를 나타낸다. 도 4a, 도 5a, 도 6a, 도 7a, 도 8a 및 도 9a는 일 실시예에 의한 도 3a의 평면도에서 일부 구성을 순차적으로 도시한 평면도이다. 도 4b, 도 5b, 도 6b, 도 7b, 도 8b 및 도 9b는 일 실시예에 의한 도 3b의 단면도에서 일부 구성을 순차적으로 도시한 단면도이다. 도 3a 내지 도 9b는 인접한 두 개의 화소를 도시하고 있으며, 인접한 두 개의 화소는 서로 대칭인 평면 구조를 가질 수 있다. 다만, 이에 한정되는 것은 아니며, 인접한 두 개의 화소가 동일한 평면 구조를 가질 수도 있다.
기판(110) 위에는 제1 트랜지스터(T1)의 채널(1132), 제1 영역(1131) 및 제2 영역(1133)을 포함하는 반도체층(1130)이 위치할 수 있다. 도 4a 및 도 4b는 반도체층을 도시하고 있다. 반도체층은 제1 트랜지스터(T1)뿐만 아니라 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7) 각각의 채널, 제1 영역 및 제2 영역을 더 포함할 수 있다.
제1 트랜지스터(T1)의 채널(1132)은 평면 상에서 구부러진 형상으로 이루어질 수 있다. 다만, 제1 트랜지스터(T1)의 채널(1132)의 형상은 이에 한정되지 아니하며, 다양하게 변경될 수 있다. 예를 들면, 제1 트랜지스터(T1)의 채널(1132)은 다른 형상으로 구부러질 수도 있고, 막대 형상으로 이루어질 수도 있다. 제1 트랜지스터(T1)의 채널(1132)의 양측에 제1 트랜지스터(T1)의 제1 영역(1131) 및 제2 영역(1133)이 위치할 수 있다. 제1 트랜지스터(T1)의 제1 영역(1131)은 평면 상에서 위아래로 연장되어, 아래쪽으로 연장된 부분은 제5 트랜지스터(T5)의 제2 영역과 연결될 수 있고, 위쪽으로 연장된 부분은 제2 트랜지스터(T2)의 제2 영역과 연결될 수 있다. 제1 트랜지스터(T1)의 제2 영역(1133)은 평면 상에서 위아래로 연장되어, 아래쪽으로 연장된 부분은 제6 트랜지스터(T6)의 제1 영역과 연결될 수 있고, 위쪽으로 연장된 부분은 제3 트랜지스터(T3)의 제1 영역과 연결될 수 있다.
기판(110)과 제1 트랜지스터(T1)의 채널(1132), 제1 영역(1131) 및 제2 영역(1133)을 포함하는 반도체층 사이에는 버퍼층(111)이 위치할 수 있다. 버퍼층(111)은 단층 또는 다층 구조를 가질 수 있다. 버퍼층(111)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등의 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있다. 또한, 기판(110)과 버퍼층(111) 사이에는 베리어층(111a)이 더 위치할 수 있다. 베리어층(111a)은 단층 또는 다층 구조를 가질 수 있다. 베리어층(111a)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등의 무기 절연 물질을 포함할 수 있다.
제1 트랜지스터(T1)의 채널(1132), 제1 영역(1131) 및 제2 영역(1133)을 포함하는 반도체층 위에는 제1 게이트 절연층(141)이 위치할 수 있다. 제1 게이트 절연층(141)은 단층 또는 다층 구조를 가질 수 있다. 제1 게이트 절연층(141)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등의 무기 절연 물질을 포함할 수 있다.
제1 게이트 절연층(141) 위에는 제1 트랜지스터(T1)의 게이트 전극(1151)을 포함하는 제1 게이트 도전체가 위치할 수 있다. 도 5a 및 도 5b는 반도체층 및 제1 게이트 도전체를 함께 도시하고 있다.
제1 게이트 도전체는 단층 또는 다층 구조를 가질 수 있다. 제1 게이트 도전체는 몰리브덴(Mo), 알루미늄(Al), 구리(Cu) 및/또는 티타늄(Ti) 등의 금속 물질을 포함할 수 있다. 제1 게이트 도전체는 제1 트랜지스터(T1)뿐만 아니라 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7) 각각의 게이트 전극을 더 포함할 수 있다.
제1 트랜지스터(T1)의 게이트 전극(1151)은 제1 트랜지스터(T1)의 채널(1132)과 중첩할 수 있다. 제1 트랜지스터(T1)의 채널(1132)은 제1 트랜지스터(T1)의 게이트 전극(1151)에 의해 덮여 있다.
제1 게이트 도전체는 하부 제1 스캔선(151a), 하부 제2 스캔선(152a) 및 하부 발광 제어선(155a)을 더 포함할 수 있다. 하부 제1 스캔선(151a), 하부 제2 스캔선(152a) 및 하부 발광 제어선(155a)은 대략 행 방향으로 연장될 수 있다. 서로 인접한 두 화소에 각각 독립적으로 하부 제1 스캔선(151a), 하부 제2 스캔선(152a) 및 하부 발광 제어선(155a)이 위치할 수 있다. 즉, 좌측 화소에 위치하는 하부 제1 스캔선(151a)은 우측 화소에 위치하는 하부 제1 스캔선(151a)과 이격하여 위치할 수 있다. 또한, 좌측 화소에 위치하는 하부 제2 스캔선(152a)은 우측 화소에 위치하는 하부 제2 스캔선(152a)과 이격하여 위치할 수 있다. 또한, 좌측 화소에 위치하는 하부 발광 제어선(155a)은 우측 화소에 위치하는 하부 발광 제어선(155a)과 이격하여 위치할 수 있다. 하부 제1 스캔선(151a)은 제2 트랜지스터(T2)의 게이트 전극 및 제3 트랜지스터(T3)의 게이트 전극과 연결될 수 있다. 하부 제1 스캔선(151a)은 제2 트랜지스터(T2)의 게이트 전극 및 제3 트랜지스터(T3)의 게이트 전극과 일체로 이루어질 수 있다. 하부 제2 스캔선(152a)은 제4 트랜지스터(T4)의 게이트 전극과 연결될 수 있다. 하부 제2 스캔선(152a)은 제4 트랜지스터(T4)의 게이트 전극과 일체로 이루어질 수 있다. 하부 제2 스캔선(152a)은 이전 단의 화소에 위치하는 제7 트랜지스터(T7)의 게이트 전극과 연결될 수 있다. 즉, 제7 트랜지스터(T7)에 연결되는 바이패스 제어선은 후단의 하부 제2 스캔선(152a)으로 이루어질 수 있다. 하부 발광 제어선(155a)은 제5 트랜지스터(T5)의 게이트 전극 및 제6 트랜지스터(T6)의 게이트 전극과 연결될 수 있다. 하부 발광 제어선(155a)은 제5 트랜지스터(T5)의 게이트 전극 및 제6 트랜지스터(T6)의 게이트 전극과 일체로 이루어질 수 있다.
제1 트랜지스터(T1)의 게이트 전극(1151)을 포함하는 제1 게이트 도전체를 형성한 후 도핑 공정 또는 플라즈마 처리를 수행할 수 있다. 제1 게이트 도전체에 의해 가려진 반도체층의 부분은 도핑이나 플라즈마 처리가 되지 않고, 제1 게이트 도전체에 의해 덮여 있지 않은 반도체층의 부분은 도핑이나 플라즈마 처리가 되어 도전체와 동일한 특성을 가질 수 있다. 따라서 반도체층의 제1 내지 제7 트랜지스터(T1, T2, T3, T4, T5, T6, T7)의 제1 영역 및 제2 영역은 각각 제1 전극 및 제2 전극이 될 수 있다. 이때 p형 도펀트로 도핑 공정을 진행할 수 있으며, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7)는 p형 트랜지스터 특성을 가질 수 있다.
제1 트랜지스터(T1)의 게이트 전극(1151)을 포함하는 제1 게이트 도전체 및 제1 게이트 절연층(141) 위에는 제2 게이트 절연층(142)이 위치할 수 있다. 제2 게이트 절연층(142)은 단층 또는 다층 구조를 가질 수 있다. 제2 게이트 절연층(142)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등의 무기 절연 물질을 포함할 수 있다.
제2 게이트 절연층(142) 위에는 유지 커패시터(Cst)의 제1 유지 전극(1153)을 포함하는 제2 게이트 도전체가 위치할 수 있다. 도 6a 및 도 6b는 반도체층, 제1 게이트 도전체 및 제2 게이트 도전체를 함께 도시하고 있다. 제2 게이트 도전체는 단층 또는 다층 구조를 가질 수 있다. 제2 게이트 도전체는 몰리브덴(Mo), 알루미늄(Al), 구리(Cu) 및/또는 티타늄(Ti) 등의 금속 물질을 포함할 수 있다.
제1 유지 전극(1153)은 제1 트랜지스터(T1)의 게이트 전극(1151)과 중첩하여 유지 커패시터(Cst)를 이룬다. 유지 커패시터(Cst)의 제1 유지 전극(1153)에는 개구부(1152)가 형성되어 있다. 유지 커패시터(Cst)의 제1 유지 전극(1153)의 개구부(1152)는 제1 트랜지스터(T1)의 게이트 전극(1151)과 중첩할 수 있다.
유지 커패시터(Cst)의 제1 유지 전극(1153)을 포함하는 제2 게이트 도전체 위에는 제1 층간 절연층(161)이 위치할 수 있다. 제1 층간 절연층(161)은 단층 또는 다층 구조를 가질 수 있다. 제1 층간 절연층(161)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등의 무기 절연 물질을 포함할 수 있다.
제1 층간 절연층(161) 위에는 제1 연결 전극(1175)을 포함하는 제3 게이트 도전체가 위치할 수 있다. 도 7a 및 도 7b는 반도체층, 제1 게이트 도전체, 제2 게이트 도전체 및 제3 게이트 도전체를 함께 도시하고 있다. 제3 게이트 도전체는 단층 또는 다층 구조를 가질 수 있다. 제3 게이트 도전체는 몰리브덴(Mo), 알루미늄(Al), 구리(Cu) 및/또는 티타늄(Ti) 등의 금속 물질을 포함할 수 있다.
제1 연결 전극(1175)은 제1 트랜지스터(T1)와 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)를 연결할 수 있다. 제1 연결 전극(1175)의 일측 단부는 제1 트랜지스터(T1)의 게이트 전극(1151)과 중첩할 수 있다. 제1 층간 절연층(161)은 제1 연결 전극(1175) 및 제1 트랜지스터(T1)의 게이트 전극(1151)과 중첩하는 개구부(1161)를 포함할 수 있다. 제1 연결 전극(1175)은 개구부(1161) 및 제1 유지 전극(1153)의 개구부(1152)를 통해 제1 트랜지스터(T1)의 게이트 전극(1151)과 연결될 수 있다. 제1 연결 전극(1175)의 타측 단부는 제3 트랜지스터(T3)의 제2 영역 및 제4 트랜지스터(T4)의 제2 영역과 중첩할 수 있다. 제1 층간 절연층(161)은 제1 연결 전극(1175) 및 제3 트랜지스터(T3)의 제2 영역 및 제4 트랜지스터(T4)의 제2 영역과 중첩하는 개구부(1162)를 포함할 수 있다. 제1 연결 전극(1175)은 개구부(1162)를 통해 제3 트랜지스터(T3)의 제2 영역 및 제4 트랜지스터(T4)의 제2 영역과 연결될 수 있다. 따라서, 제1 연결 전극(1175)에 의해 제1 트랜지스터(T1)의 게이트 전극(1151)은 제3 트랜지스터(T3)의 제2 영역 및 제4 트랜지스터(T4)의 제2 영역과 연결될 수 있다.
제3 게이트 도전체는 제2 연결 전극(2175), 제3 연결 전극(3175), 제4 연결 전극(3176), 제5 연결 전극(4175), 제6 연결 전극(5175), 제7 연결 전극(6175), 제8 연결 전극(6176), 제9 연결 전극(7175)을 더 포함할 수 있다.
제2 연결 전극(2175)은 제2 트랜지스터(T2)와 중첩할 수 있고, 제2 트랜지스터(T2)의 제1 영역과 연결될 수 있다. 제3 연결 전극(3175)은 제3 트랜지스터(T3), 제4 트랜지스터(T4) 및 제7 트랜지스터(T7)와 중첩할 수 있고, 제4 트랜지스터(T4)의 제1 영역 및 제7 트랜지스터(T7)의 제2 영역과 연결될 수 있다. 제4 연결 전극(3176)은 하부 제1 스캔선(151a)과 중첩할 수 있고, 연결될 수 있다. 제5 연결 전극(4175)은 하부 제2 스캔선(152a)과 중첩할 수 있고, 연결될 수 있다. 제6 연결 전극(5175)은 제1 유지 전극(1153) 및 제5 트랜지스터(T5)와 중첩할 수 있고, 제1 유지 전극(1153) 및 제5 트랜지스터(T5)의 제1 영역과 연결될 수 있다. 제7 연결 전극(6175)은 하부 발광 제어선(155a)과 중첩할 수 있고, 연결될 수 있다. 제8 연결 전극(6176)은 제6 트랜지스터(T6)와 중첩할 수 있고, 제6 트랜지스터(T6)의 제2 영역과 연결될 수 있다. 제9 연결 전극(7175)은 제7 트랜지스터(T7)와 중첩할 수 있고, 제7 트랜지스터(T7)의 제1 영역과 연결될 수 있다.
하나의 화소의 제1 내지 제7 트랜지스터(T1, T2, T3, T4, T5, T6, T7), 유지 커패시터(Cst), 하부 제1 스캔선(151a), 하부 제2 스캔선(152a), 하부 발광 제어선(155a), 제1 연결 전극(1175), 제2 연결 전극(2175), 제3 연결 전극(3175), 제4 연결 전극(3176), 제5 연결 전극(4175), 제6 연결 전극(5175), 제7 연결 전극(6175), 제8 연결 전극(6176), 제9 연결 전극(7175)은 화소 회로 영역(PCR) 내에 위치할 수 있다. 화소 회로 영역(PCR)은 대략 사각형으로 이루어질 수 있다. 다만, 화소 회로 영역(PCR)의 형상은 이에 한정되지 않으며, 다양하게 변경될 수 있다. 인접한 두 화소의 화소 회로 영역(PCR)은 서로 구분되며, 중첩하지 않는다. 즉, 좌측 화소의 화소 회로 영역(PCR)과 우측 화소의 화소 회로 영역(PCR)은 서로 중첩하지 않는다.
제1 층간 절연층(161)은 개구부(1165)를 포함하며, 복수의 화소 회로 영역(PCR)은 개구부(1165)에 의해 구분될 수 있다. 즉, 개구부(1165)는 복수의 화소 회로 영역(PCR) 사이에 위치할 수 있으며, 화소 회로 영역(PCR)의 가장자리를 둘러싸도록 형성될 수 있다. 개구부(1165)는 제1 층간 절연층(161) 뿐만 아니라, 제1 게이트 절연층(141) 및 제2 게이트 절연층(142)에도 형성될 수 있다. 또한 일 실시예에 따른 개구부(1165)는 반도체층 아래에 위치하는 버퍼층(111)에도 형성될 수 있다. 또한 일 실시예에 따른 개구부(1165)는 베리어층(111a)에도 형성될 수 있다. 개구부(1165)는 제1 층간 절연층(161), 제2 게이트 절연층(142), 제1 게이트 절연층(141), 버퍼층(111) 및 베리어층(111a)을 관통할 수 있다. 개구부(1165)는 기판(110)을 향해 갈수록 감소하는 단면 너비를 가질 수 있다. 즉, 개구부(1165)가 차지하는 면적이 기판(110)을 향해 갈수록 감소할 수 있다.
서로 다른 화소 회로 영역(PCR) 내에 위치하는 반도체층, 제1 게이트 도전체, 제2 게이트 도전체 및 제3 게이트 도전체는 서로 직접적으로 연결되어 있지 않고, 이격되어 있다. 이때 도 7a에 도시된 바와 같이 일 화소 회로 영역(PCR) 내에 위치하는 반도체층(1130)의 적어도 일부는 화소 회로 영역(PCR)을 구분하는 개구부(1165)까지 연장될 수 있다. 반도체층(1130)은 개구부(1165)와 맞닿을 수 있다.
제1 연결 전극(1175)을 포함하는 제3 게이트 도전체 위에는 제2 층간 절연층(162)이 위치할 수 있다. 제2 층간 절연층(162)은 단층 또는 다층 구조를 가질 수 있다. 제2 층간 절연층(162)은 Polymethylmethacrylate(PMMA)나 Polystyrene(PS)과 같은 일반 범용 고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 폴리이미드, 아크릴계 폴리머, 실록산계 폴리머 등의 유기 절연 물질을 포함할 수 있다.
제2 층간 절연층(162)은 개구부(1165)를 채우도록 형성될 수 있다. 복수의 화소 회로 영역(PCR)은 제2 층간 절연층(162)에 의해 구분될 수 있다. 즉, 제2 층간 절연층(162)은 복수의 화소 회로 영역(PCR) 사이에 위치할 수 있으며, 화소 회로 영역(PCR)의 가장자리를 둘러싸도록 형성될 수 있다. 무기 물질로 이루어진 제1 층간 절연층(161), 제2 게이트 절연층(142) 및 제1 게이트 절연층(141)에 개구부(1165)를 형성하고, 개구부(1165) 내에 유기 물질로 이루어진 제2 층간 절연층(162)이 위치하도록 함으로써, 각 화소를 섬형(island type)으로 형성할 수 있다. 따라서, 외부로부터 충격이 가해져 제1 층간 절연층(161) 등에 손상이 발생하더라도 유기 물질로 이루어진 제2 층간 절연층(162)에 의해 복수의 화소 회로 영역(PCR)이 독립된 구조를 가지고 있으므로, 인접한 다른 화소에 영향을 미치는 것을 방지할 수 있다. 즉, 어느 한 영역에서 발생한 크랙이 수평 방향으로 전파되는 것을 방지할 수 있다.
개구부(1165)를 채우는 제2 층간 절연층(162)은 개구부(1165)까지 연장된 반도체층(1130)의 일부와 직접 접촉할 수 있다. 제조 공정 중에 서로 다른 화소 회로 영역(PCR)에 위치하는 반도체층(1130)이 일체로 형성될 수 있다. 그러나 제1 층간 절연층(161), 제2 게이트 절연층(142), 제1 게이트 절연층(141), 버퍼층(111) 및 베리어층(110b)을 관통하는 개구부(1165)를 형성하는 공정에서 반도체층(1130)의 일부가 제거될 수 있다. 그리고 나서 개구부(1165)는 제2 층간 절연층(162)으로 채워질 수 있다. 따라서 반도체층(1130)은 하나의 화소 회로 영역(PCR) 내에 독립적으로 위치할 수 있으며, 인접하는 화소 회로 영역(PCR) 내에 위치하는 반도체층(1130)은 개구부(1165)에 의해 상호 이격될 수 있다. 또한 제조 공정 중에는 복수의 화소 회로 영역(PCR) 내에 위치하는 반도체층들이 서로 연결되어 있으므로, 정전기 불량이 발생되는 것을 방지할 수 있다.
벤딩 영역(BA)에서 제1 층간 절연층(161)은 개구부(1166)를 더 포함할 수 있다. 개구부(1166)는 제1 층간 절연층(161) 뿐만 아니라, 제1 게이트 절연층(141) 및 제2 게이트 절연층(142)에도 형성될 수 있다. 제2 층간 절연층(162)은 개구부(1166)를 채우도록 형성될 수 있다. 벤딩 영역(BA)은 기판(110)이 벤딩되는 영역으로서, 벤딩 영역(BA)에 위치하고, 무기 물질로 이루어진 제1 층간 절연층(161), 제2 게이트 절연층(142) 및 제1 게이트 절연층(141)을 제거하고, 이를 대신하여 유기 물질로 이루어진 제2 층간 절연층(162)을 형성함으로써, 벤딩에 유리한 구조를 가질 수 있다.
제2 층간 절연층(162) 위에는 상부 제1 스캔선(151b), 상부 제2 스캔선(152b), 상부 발광 제어선(155b) 및 초기화 전압선(127)을 포함하는 제1 데이터 도전체가 위치할 수 있다. 도 8a 및 도 8b는 반도체층, 제1 게이트 도전체, 제2 게이트 도전체, 제3 게이트 도전체 및 제1 데이터 도전체를 함께 도시하고 있다. 제1 데이터 도전체는 단층 또는 다층 구조를 가질 수 있다. 제1 데이터 도전체는 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 니켈(Ni), 칼슘(Ca), 몰리브데늄(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)등을 포함할 수 있다.
상부 제1 스캔선(151b)은 하부 제1 스캔선(151a)의 적어도 일부와 중첩할 수 있으며, 하부 제1 스캔선(151a)과 연결될 수 있다. 상부 제1 스캔선(151b)과 하부 제1 스캔선(151a)은 제4 연결 전극(3176)에 의해 연결될 수 있다. 상부 제1 스캔선(151b)은 하부 제1 스캔선(151a)과 함께 제1 스캔선(151)을 이룬다. 상부 제1 스캔선(151b)은 대략 행 방향으로 연장될 수 있으며, 기판(110) 위의 일측 단부로부터 타측 단부까지 이어질 수 있다. 행 방향으로 인접한 화소의 하부 제1 스캔선(151a)은 동일한 상부 제1 스캔선(151b)에 연결될 수 있다. 상부 제1 스캔선(151b)에 인가되는 스캔 신호(GW)는 하부 제1 스캔선(151a)을 통해 제2 트랜지스터(T2)의 게이트 전극 및 제3 트랜지스터(T3)의 게이트 전극으로 인가될 수 있다.
상부 제2 스캔선(152b)은 하부 제2 스캔선(152a)의 적어도 일부와 중첩할 수 있으며, 하부 제2 스캔선(152a)과 연결될 수 있다. 상부 제2 스캔선(152b)과 하부 제2 스캔선(152a)은 제5 연결 전극(4175)에 의해 연결될 수 있다. 상부 제2 스캔선(152b)은 하부 제2 스캔선(152a)과 함께 제2 스캔선(152)을 이룬다. 상부 제2 스캔선(152b)은 대략 행 방향으로 연장될 수 있으며, 기판(110) 위의 일측 단부로부터 타측 단부까지 이어질 수 있다. 행 방향으로 인접한 화소의 하부 제2 스캔선(152a)은 동일한 상부 제2 스캔선(152b)에 연결될 수 있다. 상부 제2 스캔선(152b)에 인가되는 스캔 신호(GI)는 하부 제2 스캔선(152a)을 통해 제4 트랜지스터(T4)의 게이트 전극으로 인가될 수 있다.
상부 발광 제어선(155b)은 하부 발광 제어선(155a)의 적어도 일부와 중첩할 수 있으며, 하부 발광 제어선(155a)과 연결될 수 있다. 상부 발광 제어선(155b)과 하부 발광 제어선(155a)은 제7 연결 전극(6175)에 의해 연결될 수 있다. 상부 발광 제어선(155b)은 하부 발광 제어선(155a)과 함께 발광 제어선(155)을 이룬다. 상부 발광 제어선(155b)은 대략 행 방향으로 연장될 수 있으며, 기판(110) 위의 일측 단부로부터 타측 단부까지 이어질 수 있다. 행 방향으로 인접한 화소의 하부 발광 제어선(155a)은 동일한 상부 발광 제어선(155b)에 연결될 수 있다. 상부 발광 제어선(155b)에 인가되는 발광 제어 신호(EM)는 하부 발광 제어선(155a)을 통해 제5 트랜지스터(T5)의 게이트 전극 및 제6 트랜지스터(T5)의 게이트 전극으로 인가될 수 있다.
초기화 전압선(127)은 대략 행 방향으로 연장될 수 있으며, 기판(110) 위의 일측 단부로부터 타측 단부까지 이어질 수 있다. 행 방향으로 인접한 화소는 동일한 초기화 전압선(127)에 연결될 수 있다. 초기화 전압선(127)에 인가되는 초기화 전압(Vint)은 제3 연결 전극(3175)을 통해 제4 트랜지스터(T4)의 제4 트랜지스터(T4)의 제1 영역 및 제7 트랜지스터(T7)의 제2 영역으로 인가될 수 있다.
제1 데이터 도전체는 데이터선 연결 전극(171a), 보조 구동 전압선(172a), 제10 연결 전극(6177)을 더 포함할 수 있다.
데이터선 연결 전극(171a)은 제2 연결 전극(2175)과 중첩할 수 있고, 연결될 수 있다. 데이터선 연결 전극(171a)은 제2 연결 전극(2175)을 통해 제2 트랜지스터(T2)의 제1 영역과 연결될 수 있다.
보조 구동 전압선(172a)은 제6 연결 전극(5175)과 중첩할 수 있고, 연결될 수 있다. 보조 구동 전압선(172a)은 대략 행 방향으로 연장될 수 있으며, 기판(110) 위의 일측 단부로부터 타측 단부까지 이어질 수 있다. 행 방향으로 인접한 화소는 동일한 보조 구동 전압선(172a)에 연결될 수 있다.
제10 연결 전극(6177)은 제7 연결 전극(6175) 및 제9 연결 전극(7175)과 중첩할 수 있고, 연결될 수 있다. 제10 연결 전극(6177)은 제7 연결 전극(6175)을 통해 제6 트랜지스터(T6)의 제2 영역과 연결될 수 있다. 제10 연결 전극(6177)은 제9 연결 전극(7175)을 통해 제7 트랜지스터(T7)의 제1 영역과 연결될 수 있다. 따라서, 제10 연결 전극(6177)은 제6 트랜지스터와 제7 트랜지스터 사이를 연결할 수 있다.
상부 제1 스캔선(151b), 상부 제2 스캔선(152b), 상부 발광 제어선(155b) 및 초기화 전압선(127)을 포함하는 제1 데이터 도전체 위에는 제3 층간 절연층(163)이 위치할 수 있다. 제3 층간 절연층(163)은 Polymethylmethacrylate(PMMA)나 Polystyrene(PS)과 같은 일반 범용 고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 폴리이미드, 아크릴계 폴리머, 실록산계 폴리머 등의 유기 절연 물질을 포함할 수 있다.
제3 층간 절연층(163) 위에는 데이터선(171) 및 구동 전압선(172)을 포함하는 제2 데이터 도전체가 위치할 수 있다. 도 9a 및 도 9b는 반도체층, 제1 게이트 도전체, 제2 게이트 도전체, 제3 게이트 도전체, 제1 데이터 도전체 및 제2 데이터 도전체를 함께 도시하고 있다. 제2 데이터 도전체는 단층 또는 다층 구조를 가질 수 있다. 제2 데이터 도전체는 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 니켈(Ni), 칼슘(Ca), 몰리브데늄(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)등을 포함할 수 있다.
데이터선(171)은 데이터선 연결 전극(171a)과 중첩할 수 있고, 연결될 수 있다. 데이터선(171)은 데이터선 연결 전극(171a), 제2 연결 전극(2175)을 통해 제2 트랜지스터(T2)의 제1 영역과 연결될 수 있다. 데이터선(171)은 대략 열 방향으로 연장될 수 있으며, 기판(110) 위의 일측 단부로부터 타측 단부까지 이어질 수 있다. 열 방향으로 인접한 화소는 동일한 데이터선(171)에 연결될 수 있다.
구동 전압선(172)은 보조 구동 전압선(172a)과 교차 중첩할 수 있고, 연결될 수 있다. 구동 전압선(172)은 보조 구동 전압선(172a), 제6 연결 전극(5175)을 통해 제1 유지 전극(1153) 및 제5 트랜지스터(T5)의 제1 영역과 연결될 수 있다. 구동 전압선(172)은 대략 열 방향으로 연장될 수 있으며, 기판(110) 위의 일측 단부로부터 타측 단부까지 이어질 수 있다. 열 방향으로 인접한 화소는 동일한 구동 전압선(172)에 연결될 수 있다.
데이터선(171) 및 구동 전압선(172) 위에는 도 3b에 도시한 바와 같이 보호막(180)이 위치할 수 있고, 보호막(180) 위에는 애노드 전극(191)이 위치할 수 있다. 보호막(180)은 Polymethylmethacrylate(PMMA)나 Polystyrene(PS)과 같은 일반 범용 고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 폴리이미드, 아크릴계 폴리머, 실록산계 폴리머 등의 유기 절연 물질을 포함할 수 있다. 애노드 전극(191)은 제6 트랜지스터(T6)와 연결될 수 있고, 제1 트랜지스터(T1)의 출력 전류를 전달받을 수 있다. 애노드 전극(191) 위에는 격벽(350)이 위치할 수 있다. 격벽(350)에는 화소 개구부(351)가 형성되어 있으며, 격벽(350)의 화소 개구부(351)는 애노드 전극(191)과 중첩할 수 있다. 격벽(350)의 화소 개구부(351) 내에는 발광 소자층(370)이 위치할 수 있다. 발광 소자층(370)은 애노드 전극(191)과 중첩할 수 있다. 격벽(350) 위에는 간격재(360)가 위치할 수 있다. 간격재(360)는 인접한 화소 회로 영역(PCR) 사이의 경계에 위치할 수 있다. 발광 소자층(370), 격벽(350) 및 간격재(360) 위에는 캐소드 전극(270)이 위치할 수 있다. 애노드 전극(191), 발광 소자층(370) 및 캐소드 전극(270)은 발광 다이오드(LED)를 구성할 수 있다.
이하에서는 도 10a 내지 도 18을 참조하여 일 실시예에 따른 표시 장치의 일 화소의 구조에 대해 살펴본다. 도 10a는 일 실시예에 따른 표시 장치의 일부를 나타낸 평면도이고, 도 10b는 일 실시예에 따른 표시 장치의 일부를 나타낸 단면도이고, 도 11, 도 12, 도 13, 도 14, 도 15, 도 16, 도 17, 도 18 각각은 일 실시예에 의한 표시 장치의 일부 구성요소를 도시한 단면도이며, 일 예로 하나의 화소 회로 영역에 포함되는 구성을 도시한다. 도 10a는 인접한 두 개의 화소를 도시하고 있으며, 두 화소는 서로 대칭인 형상을 가질 수 있다. 다만, 이에 한정되는 것은 아니며, 두 화소가 비대칭인 형상을 가질 수도 있다. 이때, 인접한 두 화소는 실질적으로 동일한 형상을 가질 수 있다. 즉, 동일한 형상을 가지는 화소가 반복 배치될 수 있다. 이하에서는 주로 좌측에 위치한 화소를 위주로 설명한다. 또한, 제7 트랜지스터(T7)의 경우 전단의 제1 스캔선(151)에 연결되어 있으므로 그 도시를 생략하고, 대신 후단의 제7 트랜지스터(T7)를 도시하고 있다.
기판(110) 위에는 구동 트랜지스터(T1)의 채널(1132), 제1 전극(1131) 및 제2 전극(1133)을 포함하는 다결정 반도체층(1130)이 위치할 수 있다. 도 11은 다결정 반도체층을 도시하고 있다. 다결정 반도체층은 구동 트랜지스터(T1)뿐만 아니라 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7) 각각의 채널, 제1 전극 및 제2 전극을 더 포함할 수 있다.
구동 트랜지스터(T1)의 채널(1132)은 평면 상에서 구부러진 형상으로 이루어질 수 있다. 다만, 구동 트랜지스터(T1)의 채널(1132)의 형상은 이에 한정되지 아니하며, 다양하게 변경될 수 있다. 예를 들면, 구동 트랜지스터(T1)의 채널(1132)은 다른 형상으로 구부러질 수도 있고, 막대 형상으로 이루어질 수도 있다. 구동 트랜지스터(T1)의 채널(1132)의 양측에 구동 트랜지스터(T1)의 제1 전극(1131) 및 제2 전극(1133)이 위치할 수 있다. 구동 트랜지스터(T1)의 제1 전극(1131)은 평면 상에서 위아래로 연장되어, 아래쪽으로 연장된 부분은 제2 트랜지스터(T2)의 제2 전극과 연결될 수 있고, 위쪽으로 연장된 부분은 제5 트랜지스터(T5)의 제2 전극과 연결될 수 있다. 구동 트랜지스터(T1)의 제2 전극(1133)은 평면 상에서 위로 연장되어 제6 트랜지스터(T6)의 제1 전극과 연결될 수 있다.
기판(110)과 구동 트랜지스터(T1)의 채널(1132), 제1 전극(1131) 및 제2 전극(1133)을 포함하는 다결정 반도체층 사이에는 버퍼층(111)이 위치할 수 있다. 버퍼층(111)은 단층 또는 다층 구조를 가질 수 있다. 버퍼층(111)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등의 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있다.
또한, 기판(110)과 버퍼층(111) 사이에는 베리어층(110a)이 더 위치할 수 있다. 베리어층(110a)은 단층 또는 다층 구조를 가질 수 있다. 베리어층(110a)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등의 무기 절연 물질을 포함할 수 있다.
구동 트랜지스터(T1)의 채널(1132), 제1 전극(1131) 및 제2 전극(1133)을 포함하는 다결정 반도체층(1130) 위에는 제1 게이트 절연층(141)이 위치할 수 있다. 제1 게이트 절연층(141)은 단층 또는 다층 구조를 가질 수 있다. 제1 게이트 절연층(141)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등의 무기 절연 물질을 포함할 수 있다.
제1 게이트 절연층(141) 위에는 구동 트랜지스터(T1)의 게이트 전극(1151)을 포함하는 제1 게이트 도전체가 위치할 수 있다. 도 12는 제1 게이트 도전체를 도시하고 있다. 제1 게이트 도전체는 단층 또는 다층 구조를 가질 수 있다. 제1 게이트 도전체는 몰리브덴(Mo), 알루미늄(Al), 구리(Cu) 및/또는 티타늄(Ti) 등의 금속 물질을 포함할 수 있다. 제1 게이트 도전체는 구동 트랜지스터(T1)뿐만 아니라 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7) 각각의 게이트 전극을 더 포함할 수 있다.
구동 트랜지스터(T1)의 게이트 전극(1151)은 구동 트랜지스터(T1)의 채널(1132)과 중첩할 수 있다. 구동 트랜지스터(T1)의 채널(1132)은 구동 트랜지스터(T1)의 게이트 전극(1151)에 의해 덮여 있다.
제1 게이트 도전체는 하부 제1 스캔선(151a) 및 하부 발광 제어선(155a)을 더 포함할 수 있다. 하부 제1 스캔선(151a) 및 하부 발광 제어선(155a)은 대략 가로 방향으로 연장될 수 있다. 하부 제1 스캔선(151a)은 제2 트랜지스터(T2)의 게이트 전극과 연결될 수 있다. 하부 제1 스캔선(151a)은 제2 트랜지스터(T2)의 게이트 전극과 일체로 이루어질 수 있다. 하부 제1 스캔선(151a)은 다음 단의 화소에 위치하는 제7 트랜지스터(T7)의 게이트 전극과 연결될 수 있다. 즉, 제7 트랜지스터(T7)에 연결되는 바이패스 제어선은 전단의 하부 제1 스캔선(151a)으로 이루어질 수 있다. 제5 트랜지스터(T5)의 게이트 전극 및 제6 트랜지스터(T6)의 게이트 전극은 하부 발광 제어선(155a)과 연결될 수 있다.
구동 트랜지스터(T1)의 게이트 전극(1151)을 포함하는 제1 게이트 도전체를 형성한 후 도핑 공정을 수행할 수 있다. 제1 게이트 도전체에 의해 가려진 다결정 반도체층은 도핑되지 않고, 제1 게이트 도전체에 의해 덮여 있지 않은 다결정 반도체층의 부분은 도핑되어 도전체와 동일한 특성을 가질 수 있다. 이때 p형 도펀트로 도핑 공정을 진행할 수 있으며, 다결정 반도체층을 포함하는 구동 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7)는 p형 트랜지스터 특성을 가질 수 있다.
구동 트랜지스터(T1)의 게이트 전극(1151)을 포함하는 제1 게이트 도전체 및 제1 게이트 절연층(141) 위에는 제2 게이트 절연층(142)이 위치할 수 있다. 제2 게이트 절연층(142)은 단층 또는 다층 구조를 가질 수 있다. 제2 게이트 절연층(142)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등의 무기 절연 물질을 포함할 수 있다.
제2 게이트 절연층(142) 위에는 유지 커패시터(Cst)의 제1 유지 전극(1153), 제3 트랜지스터(T3)의 광차단층(3155) 및 제4 트랜지스터(T4)의 광차단층(4155)을 포함하는 제2 게이트 도전체가 위치할 수 있다. 도 13은 제2 게이트 도전체를 도시하고 있다. 제2 게이트 도전체는 단층 또는 다층 구조를 가질 수 있다. 제2 게이트 도전체는 몰리브덴(Mo), 알루미늄(Al), 구리(Cu) 및/또는 티타늄(Ti) 등의 금속 물질을 포함할 수 있다.
제1 유지 전극(1153)은 구동 트랜지스터(T1)의 게이트 전극(1151)과 중첩하여 유지 커패시터(Cst)를 이룬다. 유지 커패시터(Cst)의 제1 유지 전극(1153)에는 개구부(1152)가 형성되어 있다. 유지 커패시터(Cst)의 제1 유지 전극(1153)의 개구부(1152)는 구동 트랜지스터(T1)의 게이트 전극(1151)과 중첩할 수 있다. 제3 트랜지스터(T3)의 광차단층(3155)은 제3 트랜지스터(T3)의 채널(3137) 및 게이트 전극과 중첩할 수 있다. 제4 트랜지스터(T4)의 광차단층(4155)은 제4 트랜지스터(T4)의 채널(4137) 및 게이트 전극과 중첩할 수 있다.
유지 커패시터(Cst)의 제1 유지 전극(1153), 제3 트랜지스터(T3)의 광차단층(3155) 및 제4 트랜지스터(T4)의 광차단층(4155)을 포함하는 제2 게이트 도전체 위에는 제1 층간 절연층(161)이 위치할 수 있다. 제1 층간 절연층(161)은 단층 또는 다층 구조를 가질 수 있다. 제1 층간 절연층(161)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등의 무기 절연 물질을 포함할 수 있다.
제1 층간 절연층(161) 위에는 제3 트랜지스터(T3)의 채널(3137), 제1 전극(3136) 및 제2 전극(3138), 제4 트랜지스터(T4)의 채널(4137), 제1 전극(4136) 및 제2 전극(4138)을 포함하는 산화물 반도체층이 위치할 수 있다. 도 14는 산화물 반도체층을 도시하고 있다.
산화물 반도체층은 산화 인듐(In), 산화 주석(Sn), 또는 산화 아연(Zn) 등의 1원계금속 산화물, In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물 또는 In-Ga계 산화물 등의 2원계 금속 산화물, In-Ga-Zn계 산화물, In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물,In-Yb-Zn계 산화물 또는 In-Lu-Zn계 산화물 등의 3원계 금속 산화물, 및 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물 또는 In-Hf-Al-Zn계 산화물 등의 4원계 금속 산화물 중 적어도 하나를 포함할 수 있다. 예를 들면, 산화물 반도체층은 상기 In-Ga-Zn계 산화물 중 IGZO(Indium-Gallium-Zinc Oxide)를 포함할 수 있다.
제3 트랜지스터(T3)의 채널(3137), 제1 전극(3136) 및 제2 전극(3138), 제4 트랜지스터(T4)의 채널(4137), 제1 전극(4136) 및 제2 전극(4138)은 서로 연결되어 일체로 이루어질 수 있다. 제3 트랜지스터(T3)의 채널(3137)의 양측에 제3 트랜지스터(T3)의 제1 전극(3136) 및 제2 전극(3138)이 위치할 수 있다. 제4 트랜지스터(T4)의 채널(4137)의 양측에 제4 트랜지스터(T4)의 제1 전극(4136) 및 제2 전극(4138)이 위치할 수 있다. 제3 트랜지스터(T3)의 제2 전극(3138)은 제4 트랜지스터(T4)의 제2 전극(4138)과 연결될 수 있다. 제3 트랜지스터(T3)의 채널(3137)은 광차단층(3155)과 중첩할 수 있다. 제4 트랜지스터(T4)의 채널(4137)은 광차단층(4155)과 중첩할 수 있다.
제3 트랜지스터(T3)의 채널(3137), 제1 전극(3136) 및 제2 전극(3138), 제4 트랜지스터(T4)의 채널(4137), 제1 전극(4136) 및 제2 전극(4138)을 포함하는 산화물 반도체층 위에는 제3 게이트 절연층(미도시)이 위치할 수 있다. 제3 게이트 절연층이 제3 트랜지스터(T3)의 채널(3137)과 중첩하고, 제1 전극(3136) 및 제2 전극(3138)과는 중첩하지 않을 수도 있다. 또한, 제3 게이트 절연층이 제4 트랜지스터(T4)의 채널(4137)과 중첩하고, 제1 전극(4136) 및 제2 전극(4138)과는 중첩하지 않을 수도 있다. 다만 이에 제한되지 않고 제3 게이트 절연층(143)은 기판(110) 전면과 중첩하는 형태로도 제공될 수 있다. 제3 게이트 절연층(143)은 단층 또는 다층 구조를 가질 수 있다. 제3 게이트 절연층(143)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등의 무기 절연 물질을 포함할 수 있다.
제3 게이트 절연층(143) 위에는 제3 트랜지스터(T3)의 게이트 전극 및 제4 트랜지스터(T4)의 게이트 전극을 포함하는 제3 게이트 도전체가 위치할 수 있다. 도 15는 제3 게이트 도전체를 도시하고 있다. 제3 게이트 도전체는 단층 또는 다층 구조를 가질 수 있다. 제3 게이트 도전체는 몰리브덴(Mo), 알루미늄(Al), 구리(Cu) 및/또는 티타늄(Ti) 등의 금속 물질을 포함할 수 있다.
제3 게이트 절연층(143) 위에는 하부 제2 스캔선(152a) 및 하부 초기화 제어선(153a)을 포함하는 제3 게이트 도전체가 위치할 수 있다. 도 15는 제3 게이트 도전체를 도시하고 있다. 제3 게이트 도전체는 단층 또는 다층 구조를 가질 수 있다. 제3 게이트 도전체는 몰리브덴(Mo), 알루미늄(Al), 구리(Cu) 및/또는 티타늄(Ti) 등의 금속 물질을 포함할 수 있다.
하부 제2 스캔선(152a) 및 하부 초기화 제어선(153a)은 대략 가로 방향으로 연장될 수 있다. 하부 제2 스캔선(152a)은 제3 트랜지스터(T3)의 채널(3137)과 중첩할 수 있다. 하부 제2 스캔선(152a)은 제3 트랜지스터(T3)의 광차단층(3155)과 중첩할 수 있다. 하부 초기화 제어선(153a)은 제4 트랜지스터(T4)의 채널(4137)과 중첩할 수 있다. 하부 초기화 제어선(153a)은 제4 트랜지스터(T4)의 광차단층(4155)과 중첩할 수 있다.
제3 트랜지스터(T3)의 게이트 전극 및 제4 트랜지스터(T4)의 게이트 전극을 포함하는 제3 게이트 도전체를 형성한 후 도핑 공정을 수행할 수 있다. 제3 게이트 도전체에 의해 가려진 산화물 반도체층의 부분은 도핑되지 않고, 제3 게이트 도전체에 의해 덮여 있지 않은 산화물 반도체층의 부분은 도핑되어 도전체와 동일한 특성을 가질 수 있다. 산화물 반도체층의 도핑 공정은 n형 도펀트로 진행할 수 있으며, 산화물 반도체층을 포함하는 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 n형 트랜지스터 특성을 가질 수 있다.
제3 게이트 도전체 위에는 제2 층간 절연층(162)이 위치할 수 있다. 제2 층간 절연층(162)은 단층 또는 다층 구조를 가질 수 있다. 제2 층간 절연층(162)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등의 무기 절연 물질을 포함할 수 있다.
제2 층간 절연층(162) 위에는 복수의 연결 전극을 포함하는 제4 게이트 도전체가 위치할 수 있다. 도 16은 제4 게이트 도전체를 도시하고 있다. 제4 게이트 도전체는 단층 또는 다층 구조를 가질 수 있다. 제4 게이트 도전체는 몰리브덴(Mo), 알루미늄(Al), 구리(Cu) 및/또는 티타늄(Ti) 등의 금속 물질을 포함할 수 있다.
제1 연결 전극(1175)은 제3 트랜지스터(T3)와 제1 트랜지스터(T1)의 게이트 전극을 전기적으로 연결할 수 있다. 제2 연결 전극(2175a)은 구동 전압선(172)을 제5 트랜지스터(T5)에 전기적으로 연결할 수 있다. 제3 연결 전극(2176)은 하부 발광 제어선(155a)과 상부 발광 제어선(155b)을 연결할 수 있다. 제4 연결 전극(4177a)은 제6 트랜지스터(T6)에 연결될 수 있다. 제5 연결 전극(5177)은 하부 제2 스캔선(152a)과 상부 제2 스캔선(152b)을 연결할 수 있다. 제6 연결 전극(5176)은 제3 트랜지스터(T3)를 제1 트랜지스터(T1)의 일 전극에 연결할 수 있다. 제7 연결 전극(6176)은 하부 제1 스캔선(151a)과 상부 제1 스캔선(151b)을 연결할 수 있다. 제8 연결 전극(7176)은 데이터선(171)을 제2 트랜지스터(T2)에 연결할 수 있다. 제9 연결 전극(8176)은 하부 초기화 제어선(153a) 및 상부 초기화 제어선(153b)을 연결할 수 있다. 제10 연결 전극(8177a)은 제7 트랜지스터(T7)를 제6 트랜지스터(T6)에 연결할 수 있다. 제11 연결 전극(9177)은 제2 초기화 전압선(128b)을 제4 트랜지스터(T4)에 연결할 수 있다.
제1 연결 전극(1175) 내지 제10 연결 전극(9177)은 하나의 화소 회로 영역(PCR) 내에 위치할 수 있다. 화소 회로 영역(PCR)은 대략 사각형으로 이루어질 수 있다. 다만, 화소 회로 영역(PCR)의 형상은 이에 한정되지 않으며, 다양하게 변경될 수 있다. 인접한 두 화소는 하나의 화소 회로 영역(PCR)을 형성할 수 있다.
제2 층간 절연층(162)은 개구부(1165)를 포함하며, 복수의 화소 회로 영역(PCR)은 개구부(1165)에 의해 구분될 수 있다. 즉, 개구부(1165)는 복수의 화소 회로 영역(PCR) 사이에 위치할 수 있으며, 화소 회로 영역(PCR)의 가장자리를 둘러싸도록 형성될 수 있다. 개구부(1165)는 제2 층간 절연층(162) 뿐만 아니라, 제1 층간 절연층(161), 제1 게이트 절연층(141) 및 제2 게이트 절연층(142)에도 형성될 수 있다. 또한, 개구부(1165)가 제2 층간 절연층(162), 제1 층간 절연층(161), 제2 게이트 절연층(142), 제1 게이트 절연층(141) 및 버퍼층(111)에 형성될 수도 있다. 또한, 개구부(1165)가 제2 층간 절연층(162), 제1 층간 절연층(161), 제2 게이트 절연층(142), 제1 게이트 절연층(141), 버퍼층(111) 및 베리어층(110a)에 형성될 수도 있다. 개구부(1165)는 제2 층간 절연층(162), 제1 층간 절연층(161), 제2 게이트 절연층(142), 제1 게이트 절연층(141), 버퍼층(111) 및 베리어층(110a)을 관통할 수 있다. 개구부(1165)는 기판(110)을 향해 갈수록 감소하는 단면 너비를 가질 수 있다. 즉, 개구부(1165)가 차지하는 면적이 기판(110)을 향해 갈수록 감소할 수 있다.
서로 다른 화소 회로 영역(PCR) 내에 위치하는 반도체층, 제1 게이트 도전체, 제2 게이트 도전체, 제3 게이트 도전체 및 제4 게이트 도전체는 서로 직접적으로 연결되어 있지 않고, 이격되어 있다. 이때 일 화소 회로 영역(PCR) 내에 위치하는 반도체층(1130)의 적어도 일부는 화소 회로 영역(PCR)을 구분하는 개구부(1165)까지 연장될 수 있다. 반도체층(1130)은 개구부(1165)와 맞닿을 수 있다.
복수의 연결 전극을 포함하는 제4 게이트 도전체 위에는 제3 층간 절연층(163)이 위치할 수 있다. 제3 층간 절연층(163)은 개구부(1165)를 채우도록 형성될 수 있다. 복수의 화소 회로 영역(PCR)은 제3 층간 절연층(163)에 의해 구분될 수 있다. 즉, 제3 층간 절연층(163)은 복수의 화소 회로 영역(PCR) 사이에 위치할 수 있으며, 화소 회로 영역(PCR)의 가장자리를 둘러싸도록 형성될 수 있다. 무기 물질로 이루어진 제2 층간 절연층(162), 제1 층간 절연층(161), 제2 게이트 절연층(142) 및 제1 게이트 절연층(141)에 개구부(1165)를 형성하고, 개구부(1165) 내에 유기 물질로 이루어진 제3 층간 절연층(163)이 위치하도록 함으로써, 각 화소를 섬형(island type)으로 형성할 수 있다. 따라서, 외부로부터 충격이 가해져 절연층 등에 손상이 발생하더라도 유기 물질로 이루어진 제3 층간 절연층(163)에 의해 복수의 화소 회로 영역(PCR)이 독립된 구조를 가지고 있으므로, 인접한 다른 화소에 영향을 미치는 것을 방지할 수 있다. 즉, 어느 한 영역에서 발생한 크랙이 수평 방향으로 전파되는 것을 방지할 수 있다.
개구부(1165)를 채우는 제3 층간 절연층(163)은 개구부(1165)까지 연장된 반도체층(1130)의 일부와 직접 접촉할 수 있다. 제조 공정 중에 서로 다른 화소 회로 영역(PCR)에 위치하는 반도체층(1130)이 일체로 형성될 수 있다. 그러나 제2 층간 절연층(162), 제1 층간 절연층(161), 제2 게이트 절연층(142), 제1 게이트 절연층(141), 버퍼층(111) 및 베리어층(110b)을 관통하는 개구부(1165)를 형성하는 공정에서 반도체층(1130)의 일부가 제거될 수 있다. 그리고 나서 개구부(1165)는 제3 층간 절연층(163)으로 채워질 수 있다. 따라서 반도체층(1130)은 하나의 화소 회로 영역(PCR) 내에 독립적으로 위치할 수 있으며, 인접하는 화소 회로 영역(PCR) 내에 위치하는 반도체층(1130)은 개구부(1165)에 의해 상호 이격될 수 있다. 또한 제조 공정 중에는 복수의 화소 회로 영역(PCR) 내에 위치하는 반도체층들이 서로 연결되어 있으므로, 정전기 불량이 발생되는 것을 방지할 수 있다.
제3 층간 절연층(163) 위에는 제1 데이터 도전체가 위치할 수 있다. 제1 데이터 도전체는 상부 발광 제어선(155b), 상부 제2 스캔선(152b), 제1 초기화 전압선(127), 상부 제1 스캔선(151b), 제11 연결 전극(7176b), 상부 초기화 전압선(153b), 제2 초기화 전압선(128) 및 제12 연결 전극(8177b)을 포함할 수 있다. 제13 연결 전극(2176b)은 제2 연결 전극(2175a)을 통해 구동 전압선(172)과 제5 트랜지스터(T5)를 연결할 수 있다.
제1 데이터 도전체 위에는 제4 층간 절연층(164)이 위치할 수 있다. 제4 층간 절연층(164)은 Polymethylmethacrylate(PMMA)나 Polystyrene(PS)과 같은 일반 범용 고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 폴리이미드, 아크릴계 폴리머, 실록산계 폴리머 등의 유기 절연 물질을 포함할 수 있다.
제4 층간 절연층(164) 위에는 데이터선(171) 및 구동 전압선(172)을 포함하는 제2 데이터 도전체가 위치할 수 있다. 데이터선(171) 및 구동 전압선(172)은 대략 세로 방향으로 연장될 수 있다. 데이터선(171)은 제2 트랜지스터(T2)와 연결될 수 있다. 구동 전압선(172)은 제5 트랜지스터(T5)와 연결될 수 있다. 또한, 구동 전압선(172)은 제1 유지 전극(1153)과 연결될 수 있다.
제2 데이터 도전체는 단층 또는 다층 구조를 가질 수 있다. 제2 데이터 도전체는 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 니켈(Ni), 칼슘(Ca), 몰리브데늄(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)등을 포함할 수 있다.
도시는 생략하였으나, 데이터선(171) 및 구동 전압선(172) 위에는 보호막이 위치할 수 있고, 보호막 위에는 애노드 전극이 위치할 수 있다. 보호막은 Polymethylmethacrylate(PMMA)나 Polystyrene(PS)과 같은 일반 범용 고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 폴리이미드, 아크릴계 폴리머, 실록산계 폴리머 등의 유기 절연 물질을 포함할 수 있다. 애노드 전극은 도 18의 연결 전극(6176c)을 통해 제6 트랜지스터(T6)와 연결될 수 있고, 구동 트랜지스터(T1)의 출력 전류를 전달받을 수 있다. 애노드 전극 위에는 격벽이 위치할 수 있다. 격벽에는 개구가 형성되어 있으며, 격벽의 개구는 애노드 전극과 중첩할 수 있다. 격벽의 개구 내에는 발광 소자층이 위치할 수 있다. 발광 소자층 및 격벽 위에는 캐소드 전극이 위치할 수 있다. 애노드 전극, 발광 소자층 및 캐소드 전극은 발광 다이오드(LED)를 구성한다.
이상과 같이 일 실시예에 의한 표시 장치에서 구동 트랜지스터(T1)는 다결정 반도체를 포함할 수 있고, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)는 산화물 반도체를 포함할 수 있다. 앞서 설명한 바와 같이 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)가 구동 트랜지스터(T1)와 서로 다른 반도체 물질을 포함하도록 함으로써 보다 안정적으로 구동할 수 있고, 신뢰성을 향상시킬 수 있다.
이하에서는 도 19를 참조하여 일 실시예에 따른 제조 방법에 대해 간략하게 설명한다. 도 19는 표시 장치의 일 제조 방법에 따른 개략적인 단면도이다.
도 19를 참조하면, 기판(SUB) 상에 서로 다른 화소 회로 영역에 포함되는 반도체층(ACT)이 연속적인 형태로 형성될 수 있다. 이후 기판(SUB) 전면에 무기 물질을 포함하는 절연층(IL, 일 예로 게이트 절연층 등)이 형성될 수 있다.
그리고 나서 절연층(IL)의 일부를 식각하여 개구부(OP1)를 형성하고, 추가 식각을 통해 반도체층이 포함하는 개구부(OP2)를 형성한다. 이때 개구부(OP1, OP2)는 각각의 화소 회로 영역을 구분할 수 있다.
이후 개구부(OP1, OP2)는 유기 절연층(OL)을 통해 채워질 수 있다. 이에 따르면 인접한 화소 회로 영역이 포함하는 각각의 반도체층(ACT)은 개구부(OP1, OP2)를 채우는 유기 절연층(OL)을 통해 서로 이격된 형태를 가질 수 있다. 다만 제조 공정 중에는 서로 연결된 형태를 가질 수 있으며, 이를 통해 정전기 불량 발생을 제어할 수 있다.
다음 도 20을 참조하여 일 실시예에 따른 표시 장치에 대해 설명한다. 도 20은 일 실시예에 따른 표시 장치의 일부 영역의 단면도이다. 도 3c와 유사한 구조이며, 동일한 구성요소에 대한 설명은 생략하기로 한다.
제3 게이트 도전층(6176) 상에는 제2 층간 절연층(162a) 및 보조 보호막(162b)이 위치할 수 있다.
일 실시예에 따르면 개구부(1165)는 유기 재질의 제2 층간 절연층(162a)으로 채워질 수 있다. 이때 제2 층간 절연층(162a)은 개구부(1165)에만 위치할 수 있으며 하나의 화소 회로 영역에 위치하는 게이트 전극 및 제1 유지 전극과 실질적으로 이격될 수 있다. 한편 보조 보호막(162b)은 제3 게이트 도전층(6176)을 덮을 수 있다. 보조 보호막(162b)은 무기 물질 또는 유기 물질을 포함할 수 있다.
제2 층간 절연층(162a) 및 보조 보호막(162b)은 실질적으로 평탄한 상부면을 제공할 수 있다. 제2 층간 절연층(162a) 및 보조 보호막(162b) 상에 제1 데이터 도전체(6177)가 위치할 수 있다. 제1 데이터 도전체(6177)의 적어도 일부는 보조 보호막(162b) 상에 형성될 수 있다. 제1 데이터 도전체(6177) 상에는 제3 층간 절연층(163)이 위치할 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110: 기판
141: 제1 게이트 절연층
142: 제2 게이트 절연층
151: 제1 스캔선
152: 제2 스캔선
154: 제3 스캔선
155: 발광 제어선
161: 제1 층간 절연층
162: 제2 층간 절연층
163: 제3 층간 절연층
180: 보호막
1131: 제1 트랜지스터의 제1 영역
1132: 제1 트랜지스터의 채널
1133: 제1 트랜지스터의 제2 영역
1151: 제1 트랜지스터의 게이트 전극
1153: 제1 유지 전극
1165: 개구부

Claims (20)


  1. 기판,
    상기 기판 위에 위치하는 반도체층,
    상기 반도체층 위에 위치하는 제1 게이트 절연층,
    상기 제1 게이트 절연층 위에 위치하는 게이트 전극,
    상기 게이트 전극 위에 위치하는 제2 게이트 절연층,
    상기 제2 게이트 절연층 위에 위치하는 제1 유지 전극,
    상기 제1 유지 전극 위에 위치하고, 상기 반도체층, 상기 게이트 전극 및 상기 제1 유지 전극을 둘러싸는 개구부를 포함하는 제1 층간 절연층,
    상기 제1 층간 절연층 위에 위치하며, 상기 개구부를 채우는 제2 층간 절연층, 및
    상기 제2 층간 절연층 위에 위치하는 데이터선 및 구동 전압선을 포함하고,
    상기 반도체층, 상기 게이트 전극 및 상기 제1 유지 전극은 하나의 화소 회로 영역에 포함되며,
    표시 장치는 복수의 화소 회로 영역을 포함하고,
    상기 데이터선 및 상기 구동 전압선은 상기 복수의 화소 회로 영역을 가로지르며,
    상기 반도체층의 일부는 상기 개구부를 채우는 상기 제2 층간 절연층과 접촉하는 표시 장치.
  2. 제1항에서,
    상기 개구부는 각각의 화소 회로 영역의 가장자리를 둘러싸고,
    상기 복수의 화소 회로 영역은 상기 개구부에 의해 구분되며,
    평면상 상기 반도체층은 상기 개구부까지 연장되는 표시 장치.
  3. 제1항에서,
    상기 기판을 향해 갈수록 상기 개구부의 단면 너비가 감소하는 표시 장치.
  4. 제1항에서,
    상기 표시 장치는 상기 기판과 상기 반도체층 사이에 위치하는 버퍼층을 더 포함하고,
    상기 개구부는 상기 제1 층간 절연층, 상기 제2 게이트 절연층, 상기 제1 게이트 절연층 및 상기 버퍼층을 관통하는 표시 장치.
  5. 제4항에서,
    상기 표시 장치는 상기 기판과 상기 버퍼층 사이에 위치하는 베리어층을 더 포함하고,
    상기 개구부는 상기 베리어층까지 연장되는 표시 장치.
  6. 제5항에서,
    상기 개구부는 상기 베리어층을 관통하는 표시 장치.
  7. 제1항에서,
    인접하게 위치하는 화소 회로 영역에서 상기 반도체층은 상기 개구부에 의해 이격되는 표시 장치.
  8. 제1항에서,
    상기 제2 층간 절연층은 상기 개구부를 채우고,
    상기 제2 층간 절연층은 상기 게이트 전극 및 상기 제1 유지 전극과 이격되는 표시 장치.
  9. 제1항에서,
    상기 기판 위에 위치하는 복수의 트랜지스터, 및
    상기 복수의 트랜지스터 중 적어도 어느 하나에 연결되어 있는 하부 제1 스캔선, 하부 제2 스캔선, 하부 발광 제어선을 더 포함하고,
    상기 하부 제1 스캔선, 상기 하부 제2 스캔선, 상기 하부 발광 제어선은 하나의 화소 회로 영역 내에 위치하는 표시 장치.
  10. 제9항에서,
    서로 다른 화소 회로 영역 내에 위치하는 하부 제1 스캔선들은 서로 이격되도록 위치하고,
    서로 다른 화소 회로 영역 내에 위치하는 하부 제2 스캔선들은 서로 이격되도록 위치하고,
    서로 다른 화소 회로 영역 내에 위치하는 하부 발광 제어선들은 서로 이격되도록 위치하는 표시 장치.
  11. 제10항에서,
    상기 표시 장치는 상기 제2 층간 절연층 위에 위치하는 상부 제1 스캔선, 상부 제2 스캔선 및 상부 발광 제어선을 더 포함하고,
    상기 상부 제1 스캔선은 상기 서로 다른 화소 회로 영역 내에 위치하는 하부 제1 스캔선들과 연결되어 있고,
    상기 상부 제2 스캔선은 상기 서로 다른 화소 회로 영역 내에 위치하는 하부 제2 스캔선들과 연결되어 있고,
    상기 상부 발광 제어선은 상기 서로 다른 화소 회로 영역 내에 위치하는 하부 발광 제어선들과 연결되어 있는 표시 장치.
  12. 제11항에서,
    상기 표시 장치는,
    상기 복수의 트랜지스터 중 적어도 어느 하나에 연결되어 있는 애노드 전극,
    상기 애노드 전극 위에 위치하는 발광 소자층, 및
    상기 발광 소자층 위에 위치하는 캐소드 전극을 더 포함하는 표시 장치.
  13. 기판,
    상기 기판 위에 위치하며, 구동 트랜지스터의 제1 전극, 채널 및 제2 전극을 포함하는 다결정 반도체층,
    상기 다결정 반도체층 위에 위치하는 제1 게이트 절연층,
    상기 제1 게이트 절연층 위에 위치하는 구동 트랜지스터의 게이트 전극,
    상기 게이트 전극 위에 위치하는 제2 게이트 절연층,
    상기 제2 게이트 절연층 위에 위치하는 제1 유지 전극,
    상기 제1 유지 전극 위에 위치하는 제1 층간 절연층,
    상기 제1 층간 절연층 위에 위치하는 산화물 반도체층,
    상기 산화물 반도체층 위에 위치하며, 상기 다결정 반도체층 및 상기 산화물 반도체층을 둘러싸는 개구부를 포함하는 제2 층간 절연층,
    상기 제2 층간 절연층의 개구부를 채우는 제3 층간 절연층, 및
    상기 제3 층간 절연층 위에 위치하는 데이터선 및 구동 전압선을 포함하고,
    상기 다결정 반도체층의 일부는 상기 개구부를 채우는 상기 제3 층간 절연층과 접촉하는 표시 장치.
  14. 제13항에서,
    상기 표시 장치는 복수의 화소 회로 영역을 포함하고,
    각각의 화소 회로 영역은 제1 방향으로 인접한 적어도 2개의 다결정 반도체층을 포함하고,
    상기 복수의 화소 회로 영역은 상기 개구부에 의해 구분되는 표시 장치.
  15. 제13항에서,
    상기 기판을 향해 갈수록 상기 개구부의 단면 너비가 감소하는 표시 장치.
  16. 제13항에서,
    상기 표시 장치는 상기 기판과 상기 반도체층 사이에 위치하는 버퍼층을 더 포함하고,
    상기 개구부는 상기 제2 층간 절연층, 제1 층간 절연층, 상기 제2 게이트 절연층, 상기 제1 게이트 절연층 및 상기 버퍼층을 관통하는 표시 장치.
  17. 제16항에서,
    상기 표시 장치는 상기 기판과 상기 버퍼층 사이에 위치하는 베리어층을 더 포함하고,
    상기 개구부는 상기 베리어층까지 연장되는 표시 장치.
  18. 제17항에서,
    상기 개구부는 상기 베리어층을 관통하는 표시 장치.
  19. 제14항에서,
    인접하게 위치하는 화소 회로 영역에서 상기 다결정 반도체층은 상기 개구부에 의해 이격되며,
    일 화소 회로 영역 내에 위치하는 상기 다결정 반도체층은 상기 개구부의 가장자리까지 연장되는 표시 장치.
  20. 제14항에서,
    상기 표시 장치는,
    상기 기판 위에 위치하는 복수의 트랜지스터, 및
    상기 복수의 트랜지스터 중 적어도 어느 하나에 연결되어 있는 하부 제1 스캔선, 하부 제2 스캔선, 하부 발광 제어선을 더 포함하고,
    상기 복수의 트랜지스터, 상기 하부 제1 스캔선, 상기 하부 제2 스캔선, 상기 하부 발광 제어선은 상기 복수의 화소 회로 영역 내에 위치하며,
    서로 다른 화소 회로 영역 내에 위치하는 하부 제1 스캔선들은 서로 이격되도록 위치하고,
    서로 다른 화소 회로 영역 내에 위치하는 하부 제2 스캔선들은 서로 이격되도록 위치하고,
    서로 다른 화소 회로 영역 내에 위치하는 하부 발광 제어선들은 서로 이격되도록 위치하고,
    상기 제3 층간 절연층 위에 위치하는 상부 제1 스캔선, 상부 제2 스캔선 및 상부 발광 제어선을 더 포함하고,
    상기 상부 제1 스캔선은 상기 서로 다른 화소 회로 영역 내에 위치하는 하부 제1 스캔선들과 연결되어 있고,
    상기 상부 제2 스캔선은 상기 서로 다른 화소 회로 영역 내에 위치하는 하부 제2 스캔선들과 연결되어 있고,
    상기 상부 발광 제어선은 상기 서로 다른 화소 회로 영역 내에 위치하는 하부 발광 제어선들과 연결되어 있는 표시 장치.
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