KR20240007851A - 표시 장치 및 그 제조 방법 - Google Patents

표시 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20240007851A
KR20240007851A KR1020220084469A KR20220084469A KR20240007851A KR 20240007851 A KR20240007851 A KR 20240007851A KR 1020220084469 A KR1020220084469 A KR 1020220084469A KR 20220084469 A KR20220084469 A KR 20220084469A KR 20240007851 A KR20240007851 A KR 20240007851A
Authority
KR
South Korea
Prior art keywords
signal line
sacrificial layer
layer
insulating film
electrode
Prior art date
Application number
KR1020220084469A
Other languages
English (en)
Inventor
정다운
정유광
배수빈
강태욱
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020220084469A priority Critical patent/KR20240007851A/ko
Priority to US18/321,621 priority patent/US20240016012A1/en
Priority to CN202310837501.4A priority patent/CN117374079A/zh
Publication of KR20240007851A publication Critical patent/KR20240007851A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/1201—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1216—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 개시는 표시 장치 및 그 제조 방법에 관한 것으로, 일 실시예에 따른 표시 장치는 기판, 상기 기판 위에 위치하는 반도체, 상기 반도체 위에 위치하는 제1 게이트 절연막, 상기 제1 게이트 절연막 위에 위치하고, 상기 반도체와 중첩하는 게이트 전극, 상기 게이트 전극과 이격되어 있는 신호선, 상기 신호선 위에 위치하고, 비정질 규소 물질을 포함하는 희생층, 상기 게이트 전극 및 상기 희생층 위에 위치하는 층간 절연막, 상기 층간 절연막 위에 위치하고, 상기 반도체의 제1 영역에 연결되어 있는 소스 전극, 상기 층간 절연막 위에 위치하고, 상기 반도체의 제2 영역에 연결되어 있는 드레인 전극, 및 상기 층간 절연막 위에 위치하고, 상기 신호선에 연결되어 있는 연결 부재를 포함한다.

Description

표시 장치 및 그 제조 방법{DISPLAY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 개시는 표시 장치 및 그 제조 방법에 관한 것이다.
표시 장치는 화면을 표시하는 장치로서, 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Diode, OLED) 등이 있다. 이러한 표시 장치는 휴대 전화, 네비게이션, 디지털 사진기, 전자 북, 휴대용 게임기, 또는 각종 단말기 등과 같이 다양한 전자 기기들에 사용되고 있다.
유기 발광 표시 장치는 자발광(self-luminance) 특성을 가지며, 액정 표시 장치와 달리 별도의 광원을 필요로 하지 않으므로 두께와 무게를 줄일 수 있다. 또한, 유기 발광 표시 장치는 낮은 소비 전력, 높은 휘도 및 빠른 응답 속도 등의 고품위 특성을 가진다.
이러한 유기 발광 표시 장치는 자발광 소자인 유기 발광 다이오드를 포함하는 복수의 화소를 포함하며, 각 화소에는 유기 발광 다이오드를 구동하기 위한 복수의 트랜지스터 및 하나 이상의 커패시터(Capacitor)가 형성되어 있다. 또한, 각 화소에 소정의 전압을 전달하기 위해 다양한 배선들이 형성되어 있다.
이러한 트랜지스터를 구성하는 복수의 층들 사이, 다양한 배선들 사이에는 절연층이 위치할 수 있고, 절연층에는 개구부가 형성될 수 있다. 이러한 개구부 형성 과정에서 노출되는 일부 층이나 배선이 손상되거나 단선되는 등의 문제가 발생할 수 있다.
실시예들은 제조 공정에서 배선 등의 손상이 발생하는 것을 방지할 수 있는 표시 장치 및 그 제조 방법을 제공하기 위한 것이다.
일 실시예에 따른 표시 장치는 기판, 상기 기판 위에 위치하는 반도체, 상기 반도체 위에 위치하는 제1 게이트 절연막, 상기 제1 게이트 절연막 위에 위치하고, 상기 반도체와 중첩하는 게이트 전극, 상기 게이트 전극과 이격되어 있는 신호선, 상기 신호선 위에 위치하고, 비정질 규소 물질을 포함하는 희생층, 상기 게이트 전극 및 상기 희생층 위에 위치하는 층간 절연막, 상기 층간 절연막 위에 위치하고, 상기 반도체의 제1 영역에 연결되어 있는 소스 전극, 상기 층간 절연막 위에 위치하고, 상기 반도체의 제2 영역에 연결되어 있는 드레인 전극, 및 상기 층간 절연막 위에 위치하고, 상기 신호선에 연결되어 있는 연결 부재를 포함한다.
일 실시예에 따른 표시 장치는 상기 게이트 전극 위에 위치하는 제2 게이트 절연막, 및 상기 제2 게이트 절연막 위에 위치하고, 상기 게이트 전극과 중첩하는 유지 전극을 더 포함하고, 상기 신호선은 상기 게이트 전극과 동일한 층에 위치하는 제1 신호선, 및 상기 유지 전극과 동일한 층에 위치하는 제2 신호선을 포함할 수 있다.
상기 희생층은 상기 제1 신호선 바로 위에 위치하는 제1 희생층, 및 상기 제2 신호선 바로 위에 위치하는 제2 희생층을 포함할 수 있다.
상기 제1 희생층은 상기 게이트 전극 바로 위에 더 위치하고, 상기 제2 희생층은 상기 유지 전극 바로 위에 더 위치할 수 있다.
상기 제1 희생층은 상기 게이트 전극 및 상기 제1 신호선과 동일한 평면 형상을 가지고, 상기 제2 희생층은 상기 유지 전극 및 상기 제2 신호선과 동일한 평면 형상을 가질 수 있다.
상기 연결 부재는 상기 제1 신호선에 연결되어 있는 제1 연결 부재, 및 상기 제2 신호선에 연결되어 있는 제2 연결 부재를 포함하고, 상기 제1 연결 부재는 상기 층간 절연막, 상기 제2 게이트 절연막, 및 상기 제1 희생층을 관통하여 상기 제1 신호선과 연결되고, 상기 제2 연결 부재는 상기 층간 절연막 및 상기 제2 희생층을 관통하여 상기 제2 신호선과 연결될 수 있다.
상기 제1 연결 부재의 바닥면은 상기 제1 신호선과 접하고, 상기 제1 연결 부재의 측면은 상기 층간 절연막, 상기 제2 게이트 절연막, 및 상기 제1 희생층에 의해 둘러싸여 있고, 상기 제2 연결 부재의 바닥면은 상기 제2 신호선과 접하고, 상기 제2 연결 부재의 측면은 상기 층간 절연막 및 상기 제2 희생층에 의해 둘러싸여 있을 수 있다.
상기 제1 희생층 및 상기 제2 희생층은 상기 기판 위에 전체적으로 위치할 수 있다.
상기 희생층은 상기 제2 신호선 및 상기 유지 전극 바로 위에 위치할 수 있다.
상기 신호선은 하부 신호선, 및 상기 하부 신호선 위에 위치하는 상부 신호선을 포함하고, 상기 하부 신호선은 알루미늄을 포함하고, 상기 상부 신호선은 티타늄을 포함할 수 있다.
일 실시예에 따른 표시 장치의 제조 방법은 기판 위에 반도체를 형성하는 단계, 상기 반도체 위에 제1 게이트 절연막을 형성하는 단계, 상기 제1 게이트 절연막 위에 게이트 전극을 형성하는 단계, 상기 게이트 전극과 이격되는 신호선을 형성하는 단계, 상기 게이트 전극 및 상기 신호선 위에 비정질 규소 물질을 이용하여 희생층을 형성하는 단계, 상기 희생층 위에 층간 절연막을 형성하는 단계, 및 상기 층간 절연막 위에 소스 전극, 드레인 전극, 및 연결 부재를 형성하는 단계를 포함하고, 상기 소스 전극은 상기 반도체의 제1 영역과 연결되고, 상기 드레인 전극은 상기 반도체의 제2 영역과 연결되고, 상기 연결 부재는 상기 신호선과 연결된다.
일 실시예에 따른 표시 장치의 제조 방법은 상기 게이트 전극 위에 제2 게이트 절연막을 형성하는 단계, 및 상기 제2 게이트 절연막 위에 상기 게이트 전극과 중첩하는 유지 전극을 형성하는 단계를 더 포함하고, 상기 신호선은 상기 게이트 전극과 동일한 공정에서 형성되는 제1 신호선, 및 상기 유지 전극과 동일한 공정에서 형성되는 제2 신호선을 포함할 수 있다.
상기 희생층은 상기 제1 신호선 바로 위에 위치하는 제1 희생층, 및 상기 제2 신호선 바로 위에 위치하는 제2 희생층을 포함할 수 있다.
상기 제1 게이트 절연막 위에 제1 게이트 물질층 및 제1 희생 물질층을 연속 증착하고, 패터닝하여 상기 게이트 전극, 상기 제1 신호선, 및 상기 제1 희생층을 형성하고, 상기 제2 게이트 절연막 위에 제2 게이트 물질층 및 제2 희생 물질층을 연속 증착하고, 패터닝하여 상기 유지 전극, 상기 제2 신호선, 및 상기 제2 희생층을 형성할 수 있다.
상기 제1 희생층은 상기 게이트 전극 및 상기 제1 신호선과 동일한 마스크를 이용하여 패터닝되고, 상기 제2 희생층은 상기 유지 전극 및 상기 제2 신호선과 동일한 마스크를 이용하여 패터닝될 수 있다.
상기 연결 부재는 상기 제1 신호선에 연결되어 있는 제1 연결 부재, 및 상기 제2 신호선에 연결되어 있는 제2 연결 부재를 포함하고, 상기 제1 연결 부재는 상기 층간 절연막, 상기 제2 게이트 절연막, 및 상기 제1 희생층을 관통하여 상기 제1 신호선과 연결되고, 상기 제2 연결 부재는 상기 층간 절연막 및 상기 제2 희생층을 관통하여 상기 제2 신호선과 연결될 수 있다.
상기 제1 연결 부재의 바닥면은 상기 제1 신호선과 접하고, 상기 제1 연결 부재의 측면은 상기 층간 절연막, 상기 제2 게이트 절연막, 및 상기 제1 희생층에 의해 둘러싸여 있고, 상기 제2 연결 부재의 바닥면은 상기 제2 신호선과 접하고, 상기 제2 연결 부재의 측면은 상기 층간 절연막 및 상기 제2 희생층에 의해 둘러싸여 있을 수 있다.
상기 제1 희생층 및 상기 제2 희생층은 상기 기판 위에 전체적으로 형성할 수 있다.
상기 희생층은 상기 제2 신호선 및 상기 유지 전극 바로 위에 위치할 수 있다.
상기 신호선은 하부 신호선, 및 상기 하부 신호선 위에 위치하는 상부 신호선을 포함하고, 상기 하부 신호선은 알루미늄을 포함하고, 상기 상부 신호선은 티타늄을 포함할 수 있다.
실시예들에 따르면, 표시 장치의 제조 공정에서 배선 등의 손상이 발생하는 것을 방지할 수 있다.
도 1은 일 실시예에 따른 표시 장치를 나타낸 단면도이다.
도 2 내지 도 13은 일 실시예에 따른 표시 장치의 제조 방법을 순차적으로 나타낸 공정 단면도이다.
도 14 및 도 15는 참고예에 따른 표시 장치의 일부 층을 나타낸 도면이다.
도 16은 일 실시예에 따른 표시 장치의 일부 층을 나타낸 도면이다.
도 17은 일 실시예에 따른 표시 장치를 나타낸 단면도이다.
도 18은 일 실시예에 따른 표시 장치를 나타낸 단면도이다.
도 19 내지 도 28은 일 실시예에 따른 표시 장치의 제조 방법을 순차적으로 나타낸 공정 단면도이다.
도 29는 일 실시예에 따른 표시 장치를 나타낸 단면도이다.
도 30은 일 실시예에 따른 표시 장치의 한 화소의 회로도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
먼저, 도 1을 참조하여 일 실시예에 따른 표시 장치에 대해 설명하면 다음과 같다.
도 1은 일 실시예에 따른 표시 장치를 나타낸 단면도이다.
도 1에 도시된 바와 같이, 일 실시예에 따른 표시 장치는 기판(110), 기판(110) 위에 위치하는 트랜지스터(TR), 및 트랜지스터(TR)에 연결되어 있는 발광 소자(ED)를 포함할 수 있다. 또한, 기판(110) 위에는 복수의 신호선이 위치할 수 있다. 복수의 신호선은 제1 신호선(510), 제2 신호선(520) 등을 포함할 수 있다. 도시는 생략되어 있으나, 복수의 신호선 중 적어도 어느 하나는 트랜지스터(TR)에 연결되어 신호를 전달할 수 있다.
기판(110)은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethylmethacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 하나를 포함할 수 있다. 기판(110)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다. 기판(110)은 단층 또는 다층일 수 있다. 기판(110)은 순차적으로 적층된 고분자 수지를 포함하는 적어도 하나의 베이스층과 적어도 하나의 무기층이 교번하여 적층될 수 있다.
기판(110) 위에는 트랜지스터(TR)의 반도체(130)를 포함하는 반도체층이 위치할 수 있다. 반도체(130)는 제1 영역(131), 채널(132), 및 제2 영역(133)을 포함할 수 있다. 반도체(130)의 채널(132) 양측에 제1 영역(131) 및 제2 영역(133)이 각각 위치할 수 있다. 반도체층은 다결정 규소와 같은 반도체 물질을 포함할 수 있다.
기판(110)과 반도체층 사이에는 버퍼층(111)이 위치할 수 있다. 버퍼층(111)은 단층 또는 다층 구조를 가질 수 있다. 버퍼층(111)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등의 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있다. 버퍼층(111)은 경우에 따라 생략될 수도 있다. 또한, 기판(110)과 버퍼층(111) 사이에는 베리어층이 더 위치할 수 있다. 베리어층은 단층 또는 다층 구조를 가질 수 있다. 베리어층은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등의 무기 절연 물질을 포함할 수 있다.
트랜지스터(TR)의 반도체(130)를 포함하는 반도체층 위에는 제1 게이트 절연막(141)이 위치할 수 있다. 제1 게이트 절연막(141)은 단층 또는 다층 구조를 가질 수 있다. 제1 게이트 절연막(141)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등의 무기 절연 물질을 포함할 수 있다.
제1 게이트 절연막(141) 위에는 트랜지스터(TR)의 게이트 전극(151)을 포함하는 제1 게이트 도전층이 위치할 수 있다. 이때, 게이트 전극(151)은 반도체(130)의 채널(132)과 중첩할 수 있다. 제1 게이트 도전층은 단층 또는 다층 구조를 가질 수 있다. 제1 게이트 도전층은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu) 및/또는 티타늄(Ti) 등의 금속 물질을 포함할 수 있다. 예를 들면, 제1 게이트 도전층은 이중층으로 이루어질 수 있고, 알루미늄(Al)을 포함하는 층과 티타늄(Ti)을 포함하는 층을 포함할 수 있다. 이때, 게이트 전극(151)은 하부 게이트 전극(151a) 및 상부 게이트 전극(151b)을 포함할 수 있다. 상부 게이트 전극(151b)은 하부 게이트 전극(151a) 바로 위에 위치할 수 있다. 하부 게이트 전극(151a)은 알루미늄(Al)을 포함할 수 있고, 상부 게이트 전극(151b)은 티타늄(Ti)을 포함할 수 있다.
제1 게이트 도전층을 형성한 후 도핑 공정 또는 플라즈마 처리를 진행할 수 있다. 제1 게이트 도전층에 의해 가려진 반도체층의 부분은 도핑이나 플라즈마 처리가 되지 않고, 제1 게이트 도전층에 의해 덮여 있지 않은 반도체층의 부분은 도핑되거나 플라즈마 처리가 되어 도전체와 동일한 특성을 가질 수 있다. 예를 들면, 반도체(130)의 채널(132)은 도핑이나 플라즈마 처리가 되지 않고, 반도체(130)의 제1 영역(131) 및 제2 영역(133)은 도핑이나 플라즈마 처리가 될 수 있다.
제1 게이트 도전층은 제1 신호선(510)을 더 포함할 수 있다. 제1 신호선(510)은 게이트 전극(151)과 동일한 층에 위치할 수 있고, 동일한 물질을 포함할 수 있다. 제1 신호선(510)과 게이트 전극(151)은 동일한 공정에 의해 형성될 수 있다. 제1 신호선(510)은 제1 하부 신호선(510a) 및 제1 상부 신호선(510b)을 포함할 수 있다. 제1 상부 신호선(510b)은 제1 하부 신호선(510a) 바로 위에 위치할 수 있다. 제1 하부 신호선(510a)은 알루미늄(Al)을 포함할 수 있고, 제1 상부 신호선(510b)은 티타늄(Ti)을 포함할 수 있다.
제1 게이트 도전층 위에는 제1 희생층(610)이 위치할 수 있다. 제1 희생층(610)은 게이트 전극(151) 및 제1 신호선(510) 위에 위치할 수 있다. 제1 희생층(610)은 비정질 규소 물질을 포함할 수 있다.
제1 희생층(610)은 게이트 전극(151) 바로 위에 위치할 수 있고, 제1 신호선(510) 바로 위에 위치할 수 있다. 상부 게이트 전극(151b)은 하부 게이트 전극(151a)과 제1 희생층(610) 사이에 위치할 수 있다. 제1 상부 신호선(510b)은 제1 하부 신호선(510a)과 제1 희생층(610) 사이에 위치할 수 있다. 게이트 전극(151), 제1 신호선(510), 및 제1 희생층(610)은 동일한 마스크를 이용하여 패터닝할 수 있다. 따라서, 제1 희생층(610)은 게이트 전극(151) 및 제1 신호선(510)과 실질적으로 동일한 평면 형상을 가질 수 있으며, 실질적으로 동일한 폭을 가질 수 있다.
다만, 일부 영역에서 제1 희생층(610)은 제1 신호선(510)과 상이한 패턴을 가질 수 있다. 예를 들면, 제1 희생층(610)은 제1 신호선(510)의 일부 영역 위에는 형성되지 않을 수 있다. 제1 희생층(610)은 개구부(611)를 가질 수 있으며, 이러한 개구부(611)의 양측에는 제1 희생층(610)이 위치할 수 있다. 즉, 개구부(611)는 제1 희생층(610)에 의해 둘러싸여 있을 수 있다.
제1 희생층(610) 위에는 제2 게이트 절연막(142)이 위치할 수 있다. 제2 게이트 절연막(142)의 일부는 제1 게이트 절연막(141) 바로 위에 위치할 수 있다. 제2 게이트 절연막(142)은 단층 또는 다층 구조를 가질 수 있다. 제2 게이트 절연막(142)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등의 무기 절연 물질을 포함할 수 있다.
제2 게이트 절연막(142) 위에는 유지 전극(153)을 포함하는 제2 게이트 도전층이 위치할 수 있다. 이때, 유지 전극(153)은 트랜지스터(TR)의 게이트 전극(151)과 중첩하여 유지 커패시터를 이룰 수 있다. 제2 게이트 도전층은 단층 또는 다층 구조를 가질 수 있다. 제2 게이트 도전층은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu) 및/또는 티타늄(Ti) 등의 금속 물질을 포함할 수 있다. 예를 들면, 제2 게이트 도전층은 이중층으로 이루어질 수 있고, 알루미늄(Al)을 포함하는 층과 티타늄(Ti)을 포함하는 층을 포함할 수 있다. 이때, 유지 전극(153)은 하부 유지 전극(153a) 및 상부 유지 전극(153b)을 포함할 수 있다. 상부 유지 전극(153b)은 하부 유지 전극(153a) 바로 위에 위치할 수 있다. 하부 유지 전극(153a)은 알루미늄(Al)을 포함할 수 있고, 상부 유지 전극(153b)은 티타늄(Ti)을 포함할 수 있다.
제2 게이트 도전층은 제2 신호선(520)을 더 포함할 수 있다. 제2 신호선(520)은 유지 전극(153)과 동일한 층에 위치할 수 있고, 동일한 물질을 포함할 수 있다. 제2 신호선(520)과 유지 전극(153)은 동일한 공정에 의해 형성될 수 있다. 제2 신호선(520)은 제2 하부 신호선(520a) 및 제2 상부 신호선(520b)을 포함할 수 있다. 제2 상부 신호선(520b)은 제2 하부 신호선(520a) 바로 위에 위치할 수 있다. 제2 하부 신호선(520a)은 알루미늄(Al)을 포함할 수 있고, 제2 상부 신호선(520b)은 티타늄(Ti)을 포함할 수 있다.
제2 게이트 도전층 위에는 제2 희생층(620)이 위치할 수 있다. 제2 희생층(620)은 유지 전극(153) 및 제2 신호선(520) 위에 위치할 수 있다. 제2 희생층(620)은 비정질 규소 물질을 포함할 수 있다. 제2 희생층(620)은 제1 희생층(610)과 동일한 물질로 이루어질 수 있다.
제2 희생층(620)은 유지 전극(153) 바로 위에 위치할 수 있고, 제2 신호선(520) 바로 위에 위치할 수 있다. 상부 유지 전극(153b)은 하부 유지 전극(153a)과 제2 희생층(620) 사이에 위치할 수 있다. 제2 상부 신호선(520b)은 제2 하부 신호선(520a)과 제2 희생층(620) 사이에 위치할 수 있다. 유지 전극(153), 제2 신호선(520), 및 제2 희생층(620)은 동일한 마스크를 이용하여 패터닝할 수 있다. 따라서, 제2 희생층(620)은 유지 전극(153) 및 제2 신호선(520)과 실질적으로 동일한 평면 형상을 가질 수 있으며, 실질적으로 동일한 폭을 가질 수 있다.
다만, 일부 영역에서 제2 희생층(620)은 제2 신호선(520)과 상이한 패턴을 가질 수 있다. 예를 들면, 제2 희생층(620)은 제2 신호선(520)의 일부 영역 위에는 형성되지 않을 수 있다. 제2 희생층(620)은 개구부(621)를 가질 수 있으며, 이러한 개구부(621)의 양측에는 제2 희생층(620)이 위치할 수 있다. 즉, 개구부(621)는 제2 희생층(620)에 의해 둘러싸여 있을 수 있다.
제2 희생층(620) 위에는 층간 절연막(160)이 위치할 수 있다. 층간 절연막(160)의 일부는 제2 게이트 절연막(142) 바로 위에 위치할 수 있다. 층간 절연막(160)은 단층 또는 다층 구조를 가질 수 있다. 층간 절연막(160)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등의 무기 절연 물질을 포함할 수 있다.
층간 절연막(160) 위에는 트랜지스터(TR)의 소스 전극(173) 및 드레인 전극(175)을 포함하는 제1 데이터 도전층이 위치할 수 있다. 제1 데이터 도전층은 단층 또는 다층 구조를 가질 수 있다. 제1 데이터 도전층은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 니켈(Ni), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)등을 포함할 수 있다. 제1 데이터 도전층은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금을 포함하는 하부막, 비저항이 낮은 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속을 포함하는 중간막, 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속을 포함하는 상부막의 삼중막 구조를 가질 수 있다.
층간 절연막(160), 제2 게이트 절연막(142) 및 제1 게이트 절연막(141)은 트랜지스터(TR)의 소스 전극(173) 및 반도체(130)의 제1 영역(131)과 중첩하는 개구부(161)를 포함할 수 있다. 트랜지스터(TR)의 소스 전극(173)은 개구부(161)를 통해 반도체(130)의 제1 영역(131)과 연결될 수 있다. 또한, 층간 절연막(160), 제2 게이트 절연막(142) 및 제1 게이트 절연막(141)은 트랜지스터(TR)의 드레인 전극(175) 및 반도체(130)의 제2 영역(133)과 중첩하는 개구부(163)를 포함할 수 있다. 트랜지스터(TR)의 드레인 전극(175)은 개구부(163)를 통해 반도체(130)의 제2 영역(133)과 연결될 수 있다. 이에 따라, 전술한 반도체(130), 게이트 전극(151), 소스 전극(173) 및 드레인 전극(175)은 트랜지스터(TR)를 구성할 수 있다. 실시예에 따라서는 트랜지스터(TR)가 소스 전극(173) 및 드레인 전극(175) 대신 반도체(130)의 제1 영역(131) 및 제2 영역(133)만을 포함할 수도 있다.
제1 데이터 도전층은 제1 연결 부재(710) 및 제2 연결 부재(720)를 더 포함할 수 있다. 제1 연결 부재(710) 및 제2 연결 부재(720)는 소스 전극(173) 및 드레인 전극(175)과 동일한 층에 위치할 수 있고, 동일한 물질을 포함할 수 있다. 제1 연결 부재(710) 및 제2 연결 부재(720)는 소스 전극(173) 및 드레인 전극(175)과 동일한 공정에 의해 형성될 수 있다.
제1 연결 부재(710)는 제1 신호선(510)과 중첩할 수 있다. 층간 절연막(160) 및 제2 게이트 절연막(142)은 제1 연결 부재(710) 및 제1 신호선(510)과 중첩하는 개구부(165)를 포함할 수 있다. 제1 연결 부재(710)는 개구부(165)를 통해 제1 신호선(510)과 연결될 수 있다. 제1 희생층(610)에 형성되어 있는 개구부는 층간 절연막(160) 및 제2 게이트 절연막(142)의 개구부(165)와 중첩할 수 있다. 따라서, 제1 연결 부재(710)는 제1 희생층(610)을 관통하여 제1 신호선(510)과 연결될 수 있다. 제1 연결 부재(710)의 바닥면은 제1 상부 신호선(510b)과 접할 수 있다. 제1 연결 부재(710)와 접하고 있는 제1 상부 신호선(510b)의 부분의 두께는 제1 연결 부재(710)와 접하지 않는 제1 상부 신호선(510b)의 부분의 두께보다 상대적으로 얇을 수 있다. 제1 연결 부재(710)의 측면은 제1 희생층(610), 제2 게이트 절연막(142), 및 층간 절연막(160)에 의해 둘러싸여 있을 수 있다.
제2 연결 부재(720)는 제2 신호선(520)과 중첩할 수 있다. 층간 절연막(160)은 제2 연결 부재(720) 및 제2 신호선(520)과 중첩하는 개구부(167)를 포함할 수 있다. 제2 연결 부재(720)는 개구부(167)를 통해 제2 신호선(520)과 연결될 수 있다. 제2 희생층(620)에 형성되어 있는 개구부는 층간 절연막(160)의 개구부(167)와 중첩할 수 있다. 따라서, 제2 연결 부재(720)는 제2 희생층(620)을 관통하여 제2 신호선(520)과 연결될 수 있다. 제2 연결 부재(720)의 바닥면은 제2 상부 신호선(520b)과 접할 수 있다. 제2 연결 부재(720)와 접하고 있는 제2 상부 신호선(520b)의 부분의 두께는 제2 연결 부재(720)와 접하지 않는 제2 상부 신호선(520b)의 부분의 두께보다 상대적으로 얇을 수 있다. 제2 연결 부재(720)의 측면은 제2 희생층(620) 및 층간 절연막(160)에 의해 둘러싸여 있을 수 있다.
트랜지스터(TR)의 소스 전극(173) 및 드레인 전극(175), 제1 연결 부재(710), 및 제2 연결 부재(720)를 포함하는 제1 데이터 도전층 위에는 보호막(180)이 위치할 수 있다. 보호막(180)은 Polymethylmethacrylate(PMMA)나 Polystyrene(PS)과 같은 일반 범용 고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 폴리이미드, 아크릴계 폴리머, 실록산계 폴리머 등의 유기 절연 물질을 포함할 수 있다.
경우에 따라 보호막(180) 위에는 제2 데이터 도전층이 더 형성될 수도 있다. 제2 데이터 도전층에 위치하는 브릿지 전극 등을 통해 트랜지스터(TR)와 발광 소자(ED)가 서로 연결될 수 있다. 또한, 복수의 신호선들 중 일부는 제2 데이터 도전층에 위치할 수도 있다.
보호막(180) 위에는 발광 소자(ED)가 위치할 수 있다. 발광 소자(ED)는 트랜지스터(TR)와 연결될 수 있다. 발광 소자(ED)는 제1 전극(191), 발광층(370) 및 제2 전극(270)을 포함할 수 있다.
제1 전극(191)은 보호막(180) 위에 위치할 수 있다. 제1 전극(191)은 애노드 전극이라고도 하며, 투명 전도성 산화물 또는 금속 물질을 포함하는 단일층 또는 이들을 포함하는 다중층으로 구성될 수 있다. 투명 전도성 산화물은 ITO(Indium Tin Oxide), 폴리(poly)-ITO, IZO(Indium Zinc Oxide), IGZO(Indium Gallium Zinc Oxide) 및 ITZO(Indium Tin Zinc Oxide) 등을 포함할 수 있다. 금속 물질은 은(Ag), 몰리브덴(Mo), 구리(Cu), 금(Au) 및 알루미늄(Al) 등을 포함할 수 있다. 예를 들면, 제1 전극(191)은 하부층, 중간층, 및 상부층을 포함할 수 있다. 제1 전극(191)의 하부층은 보호막(180) 바로 위에 위치할 수 있고, 중간층은 하부층 위에 위치할 수 있으며, 상부층은 중간층 위에 위치할 수 있다. 이때, 제1 전극(191)의 중간층은 하부층 및 상부층과 상이한 물질로 이루어질 수 있다. 예를 들면, 중간층은 은(Ag)으로 이루어질 수 있고, 하부층 및 상부층은 ITO로 이루어질 수 있다.
보호막(180)은 제1 전극(191) 및 드레인 전극(175)과 중첩하는 개구부(181)를 포함할 수 있다. 제1 전극(191)은 개구부(181)를 통해 드레인 전극(175)과 연결될 수 있다. 따라서, 제1 전극(191)은 트랜지스터(TR)와 연결될 수 있다.
제1 전극(191) 위에는 격벽(350)이 위치할 수 있다. 격벽(350)은 화소 정의층(Pixel Defining Layer; PDL)이라고도 하며, 제1 전극(191)의 적어도 일부와 중첩하는 화소 개구부(351)를 포함한다. 이때, 화소 개구부(351)는 제1 전극(191)의 중심부와 중첩할 수 있고, 제1 전극(191)의 가장자리부와는 중첩하지 않을 수 있다. 따라서, 화소 개구부(351)의 크기는 제1 전극(191)의 크기보다 작을 수 있다. 격벽(350)은 폴리이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 물질을 포함하는 유기 절연막일 수 있다. 또는 격벽(350)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등의 무기 절연 물질을 포함할 수도 있다. 또는 격벽(350)은 광차단 물질을 포함하는 검정 화소 정의층(Black Pixel Define Layer; BPDL)으로 이루어질 수도 있다. 이때, 광차단 물질은 카본 블랙, 탄소나노튜브, 블랙 염료를 포함하는 수지 또는 페이스트, 금속 입자, 예컨대, 니켈, 알루미늄, 몰리브덴, 및 그의 합금, 금속 산화물 입자(예컨대, 크롬 산화물) 또는 금속 질화물 입자(예컨대, 크롬 질화물) 등을 포함할 수 있다. 격벽(350)이 광차단 물질을 포함하는 경우, 격벽(350)의 하부에 배치된 금속 구조물들에 의한 외광 반사를 줄일 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 격벽(350)은 광차단 물질을 포함하지 않고, 투광성의 유기 절연 물질을 포함할 수 있다.
격벽(350)의 화소 개구부(351) 내에는 발광층(370)이 위치할 수 있다. 발광층(370)은 제1 전극(191)과 중첩할 수 있다. 발광층(370)은 적색, 녹색, 청색 등의 빛을 방출하는 유기물을 포함할 수 있다. 발광층(370)은 저분자 또는 고분자의 유기물을 포함할 수 있다. 발광층(370)은 단일층으로 도시되어 있지만, 실제로는 발광층(370)의 상하에 정공 주입층(hole injection layer, HIL), 정공 수송층(hole transporting layer, HTL), 전자 수송층(electron transporting layer, ETL), 및 전자 주입층(electron injection layer, EIL)과 같은 보조층이 더 위치할 수 있다. 이때, 발광층(370)의 하부에 정공 주입층 및 정공 전달층이 위치할 수 있고, 발광층(370)의 상부에 전자 전달층 및 전자 주입층이 위치할 수 있다.
발광층(370) 및 격벽(350) 위에는 제2 전극(270)이 위치할 수 있다. 제2 전극(270)은 기판(110) 위의 대부분의 영역에 전체적으로 위치할 수 있다. 제2 전극(270)은 캐소드 전극이라고도 하며, 칼슘(Ca), 바륨(Ba), 마그네슘(Mg), 알루미늄(Al), 은(Ag), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca) 등을 포함하는 반사성 금속 또는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 등과 같은 투명 전도성 산화물(TCO)을 포함할 수 있다.
제1 전극(191), 발광층(370) 및 제2 전극(270)은 함께 발광 소자(ED)를 이룰 수 있다. 이때, 제1 전극(191)은 정공 주입 전극인 애노드 전극이고, 제2 전극(270)은 전자 주입 전극인 캐소드 전극일 수 있다. 다만, 이에 한정되는 것은 아니며, 표시 장치의 구동 방법에 따라 애노드 전극과 캐소드 전극이 이와 반대로 이루어질 수도 있다.
제1 전극(191) 및 제2 전극(270)으로부터 각각 정공과 전자가 발광층(370) 내부로 주입되고, 주입된 정공과 전자가 결합한 엑시톤(exciton)이 여기 상태로부터 기저상태로 떨어질 때 발광이 이루어진다.
도시는 생략하였으나, 제2 전극(270) 위에는 봉지층이 더 위치할 수 있다. 봉지층은 외부로부터 유입될 수 있는 수분이나 산소 등으로부터 발광 소자(ED)를 보호하기 위한 것으로, 적어도 하나의 무기막과 적어도 하나의 유기막을 포함할 수 있다. 예를 들면, 봉지층은 제1 무기 봉지층, 유기 봉지층 및 제2 무기 봉지층이 적층된 형상을 가질 수 있다. 다만, 이는 하나의 예시에 불과하며, 봉지층을 구성하는 무기막과 유기막의 수는 다양하게 변경될 수 있다.
일 실시예에 따른 표시 장치는 복수의 화소를 포함할 수 있으며, 각 화소는 복수의 트랜지스터 및 이들에 연결되어 있는 발광 소자를 포함할 수 있다. 상기에서 발광 소자가 하나의 트랜지스터에 연결되어 있는 구조를 설명하였으나, 하나의 화소 내에는 복수의 트랜지스터가 위치할 수 있다. 예를 들면, 하나의 화소가 2개의 트랜지스터 및 이들에 연결되어 있는 발광 소자를 포함할 수 있다.
또한, 상기에서 다결정 트랜지스터를 포함하는 구조를 설명하였으나, 이에 한정되는 것은 아니다. 하나의 화소에 포함되어 있는 복수의 트랜지스터들 중 일부는 다결정 트랜지스터로 이루어지고, 다른 일부는 산화물 트랜지스터로 이루어질 수도 있다. 이때, 산화물 트랜지스터를 구성하기 위한 산화물 반도체층, 제3 게이트 도전층 등이 더 형성될 수도 있다.
다음으로, 도 2 내지 도 13을 참조하여 일 실시예에 따른 표시 장치의 제조 방법에 대해 설명하면 다음과 같다.
도 2 내지 도 13은 일 실시예에 따른 표시 장치의 제조 방법을 순차적으로 나타낸 공정 단면도이다.
먼저, 도 2에 도시된 바와 같이, 기판(110) 위에 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등의 무기 절연 물질 또는 유기 절연 물질을 이용하여 버퍼층(111)을 형성한다. 버퍼층(111)은 기판(110) 위에 전체적으로 형성할 수 있다.
버퍼층(111) 위에 다결정 반도체 물질을 이용하여 반도체(130)를 포함하는 반도체층을 형성한다. 소정의 마스크를 이용하여 다결정 반도체 물질층을 패터닝하여 반도체(130)를 형성한다.
반도체(130)를 포함하는 반도체층 위에 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등의 무기 절연 물질을 이용하여 제1 게이트 절연막(141)을 형성한다.
도 3에 도시된 바와 같이, 제1 게이트 절연막(141) 위에 제1 게이트 물질층(550)을 형성한다. 제1 게이트 물질층(550)은 단층 또는 다층 구조를 가질 수 있다. 제1 게이트 물질층(550)은 제1 하부 게이트 물질층(550a) 및 제1 상부 게이트 물질층(550b)을 포함할 수 있다. 제1 하부 게이트 물질층(550a)과 제1 상부 게이트 물질층(550b)을 연속으로 증착하여 형성할 수 있다. 따라서, 제1 하부 게이트 물질층(550a) 바로 위에 제1 상부 게이트 물질층(550b)이 위치하게 된다. 제1 게이트 물질층(550)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu) 및/또는 티타늄(Ti) 등의 금속 물질을 포함할 수 있다. 예를 들면, 알루미늄(Al)을 이용하여 제1 하부 게이트 물질층(550a)을 형성하고, 티타늄(Ti)을 이용하여 제1 상부 게이트 물질층(550b)을 형성할 수 있다.
도 4에 도시된 바와 같이, 제1 게이트 물질층(550) 위에 비정질 규소 물질을 이용하여 제1 희생 물질층(650)을 형성한다. 제1 하부 게이트 물질층(550a), 제1 상부 게이트 물질층(550b), 및 제1 희생 물질층(650)을 순차적으로 연속 증착하여 형성할 수 있다.
도 5에 도시된 바와 같이, 포토 및 식각 공정을 이용하여 제1 희생 물질층(650), 제1 상부 게이트 물질층(550b), 및 제1 하부 게이트 물질층(550a)을 패터닝하여 게이트 전극(151), 제1 신호선(510), 및 제1 희생층(610)을 형성한다. 게이트 전극(151), 제1 신호선(510), 및 제1 희생층(610)은 동일한 마스크를 이용하여 동일한 공정에서 형성될 수 있다. 제1 희생층(610)은 게이트 전극(151) 및 제1 신호선(510) 위에 위치할 수 있다. 제1 희생층(610)은 게이트 전극(151) 및 제1 신호선(510)과 실질적으로 동일한 평면 형상을 가질 수 있으며, 실질적으로 동일한 폭을 가질 수 있다.
게이트 전극(151)은 반도체(130)와 중첩할 수 있고, 제1 신호선(510)은 게이트 전극(151)과 이격될 수 있다. 게이트 전극(151)은 하부 게이트 전극(151a) 및 상부 게이트 전극(151b)을 포함할 수 있다. 상부 게이트 전극(151b)은 하부 게이트 전극(151a) 바로 위에 위치할 수 있다. 제1 희생층(610)은 상부 게이트 전극(151b) 바로 위에 위치할 수 있다. 상부 게이트 전극(151b)은 하부 게이트 전극(151a)과 제1 희생층(610) 사이에 위치할 수 있다. 제1 신호선(510)은 제1 하부 신호선(510a) 및 제1 상부 신호선(510b)을 포함할 수 있다. 제1 상부 신호선(510b)은 제1 하부 신호선(510a) 바로 위에 위치할 수 있다. 제1 희생층(610)은 제1 상부 신호선(510b) 바로 위에 위치할 수 있다. 제1 상부 신호선(510b)은 제1 하부 신호선(510a)과 제1 희생층(610) 사이에 위치할 수 있다.
이어, 도핑 공정 또는 플라즈마 처리를 진행할 수 있다. 게이트 전극(151)에 의해 가려진 반도체(130)의 부분은 도핑이나 플라즈마 처리가 되지 않고, 채널(132)이 된다. 게이트 전극(151)에 의해 덮여 있지 않은 반도체(130)의 부분은 도핑되거나 플라즈마 처리가 되어 도전체와 동일한 특성을 가질 수 있으며, 제1 영역(131) 및 제2 영역(133)이 된다. 반도체(130)의 제1 영역(131) 및 제2 영역(133)은 채널(132)의 양측에 위치할 수 있다.
도 6에 도시된 바와 같이, 제1 희생층(610) 위에 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등의 무기 절연 물질을 이용하여 제2 게이트 절연막(142)을 형성한다. 제2 게이트 절연막(142)의 적어도 일부는 제1 게이트 절연막(141) 바로 위에 위치할 수 있다. 제2 게이트 절연막(142)은 기판(110) 위에 전체적으로 형성될 수 있다. 제2 게이트 절연막(142)은 제1 희생층(610)의 상부면을 덮을 수 있고, 제1 희생층(610), 게이트 전극(151), 및 제1 신호선(510)의 측면을 덮을 수 있다.
도 7에 도시된 바와 같이, 제2 게이트 절연막(142) 위에 제2 게이트 물질층(560)을 형성한다. 제2 게이트 물질층(560)은 단층 또는 다층 구조를 가질 수 있다. 제2 게이트 물질층(560)은 제2 하부 게이트 물질층(560a) 및 제2 상부 게이트 물질층(560b)을 포함할 수 있다. 제2 하부 게이트 물질층(560a)과 제2 상부 게이트 물질층(560b)을 연속으로 증착하여 형성할 수 있다. 제2 게이트 물질층(560)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu) 및/또는 티타늄(Ti) 등의 금속 물질을 포함할 수 있다. 예를 들면, 알루미늄(Al)을 이용하여 제2 하부 게이트 물질층(560a)을 형성하고, 티타늄(Ti)을 이용하여 제2 상부 게이트 물질층(560b)을 형성할 수 있다.
도 8에 도시된 바와 같이, 제2 게이트 물질층(560) 위에 비정질 규소 물질을 이용하여 제2 희생 물질층(660)을 형성한다. 제2 하부 게이트 물질층(560a), 제2 상부 게이트 물질층(560b), 및 제2 희생 물질층(660)을 순차적으로 연속 증착하여 형성할 수 있다.
도 9에 도시된 바와 같이, 포토 및 식각 공정을 이용하여 제2 희생 물질층(660), 제2 상부 게이트 물질층(560b), 제2 하부 게이트 물질층(560a)을 패터닝하여 유지 전극(153), 제2 신호선(520), 및 제2 희생층(620)을 형성한다. 유지 전극(153), 제2 신호선(520), 및 제2 희생층(620)은 동일한 마스크를 이용하여 동일한 공정에서 형성될 수 있다. 제2 희생층(620)은 유지 전극(153) 및 제2 신호선(520) 위에 위치할 수 있다. 제2 희생층(620)은 유지 전극(153) 및 제2 신호선(520)과 실질적으로 동일한 평면 형상을 가질 수 있으며, 실질적으로 동일한 폭을 가질 수 있다.
유지 전극(153)은 게이트 전극(151)과 중첩할 수 있고, 제2 신호선(520)은 유지 전극(153)과 이격될 수 있다. 유지 전극(153)은 하부 유지 전극(153a) 및 상부 유지 전극(153b)을 포함할 수 있다. 상부 유지 전극(153b)은 하부 유지 전극(153a) 바로 위에 위치할 수 있다. 제2 희생층(620)은 상부 유지 전극(153b) 바로 위에 위치할 수 있다. 상부 유지 전극(153b)은 하부 유지 전극(153a)과 제2 희생층(620) 사이에 위치할 수 있다. 제2 신호선(520)은 제2 하부 신호선(520a) 및 제2 상부 신호선(520b)을 포함할 수 있다. 제2 상부 신호선(520b)은 제2 하부 신호선(520a) 바로 위에 위치할 수 있다. 제2 희생층(620)은 제2 상부 신호선(520b) 바로 위에 위치할 수 있다. 제2 상부 신호선(520b)은 제2 하부 신호선(520a)과 제2 희생층(620) 사이에 위치할 수 있다.
도 10에 도시된 바와 같이, 제2 희생층(620) 위에 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등의 무기 절연 물질을 이용하여 층간 절연막(160)을 형성한다. 층간 절연막(160)의 적어도 일부는 제2 게이트 절연막(142) 바로 위에 위치할 수 있다. 층간 절연막(160)은 기판(110) 위에 전체적으로 형성될 수 있다. 층간 절연막(160)은 제2 희생층(620)의 상부면을 덮을 수 있고, 제2 희생층(620), 유지 전극(153), 및 제2 신호선(520)의 측면을 덮을 수 있다.
도 11에 도시된 바와 같이, 포토 및 식각 공정을 이용하여 층간 절연막(160), 제2 게이트 절연막(142), 및 제1 게이트 절연막(141)을 패터닝하여 개구부(161, 163, 165, 167)를 형성한다. 개구부(161, 163, 165, 167)는 반도체(130)의 제1 영역(131)과 중첩하는 개구부(161), 반도체(130)의 제2 영역(133)과 중첩하는 개구부(163), 제1 신호선(510)과 중첩하는 개구부(165), 및 제2 신호선(520)과 중첩하는 개구부(167)를 포함할 수 있다.
반도체(130)의 제1 영역(131)과 중첩하는 개구부(161)는 층간 절연막(160), 제2 게이트 절연막(142), 및 제1 게이트 절연막(141)에 형성될 수 있다. 개구부(161)에 의해 반도체(130)의 제1 영역(131)이 외부로 노출될 수 있다.
반도체(130)의 제2 영역(133)과 중첩하는 개구부(163)는 층간 절연막(160), 제2 게이트 절연막(142), 및 제1 게이트 절연막(141)에 형성될 수 있다. 개구부(163)에 의해 반도체(130)의 제2 영역(133)이 외부로 노출될 수 있다.
제1 신호선(510)과 중첩하는 개구부(165)는 층간 절연막(160) 및 제2 게이트 절연막(142)에 형성될 수 있다. 개구부(165)는 제1 희생층(610)과도 중첩할 수 있다. 제1 희생층(610)은 반도체(130)에 비해 상대적으로 상부층에 위치하고 있다. 따라서, 개구부(161, 163, 165, 167)를 형성하는 과정에서 반도체(130)의 상부면이 노출되기 전에 제1 희생층(610)의 상부면이 먼저 노출될 수 있다. 이에 따라, 층간 절연막(160), 제2 게이트 절연막(142), 및 제1 게이트 절연막(141)을 식각하는 과정에서 제1 희생층(610)의 적어도 일부가 함께 식각될 수 있다. 즉, 제1 희생층(610)에도 개구부(611)가 형성될 수 있으며, 제1 희생층(610)의 개구부(611)는 층간 절연막(160) 및 제2 게이트 절연막(142)에 형성되는 개구부(165)와 중첩할 수 있다. 제1 희생층(610)의 개구부(611)는 층간 절연막(160) 및 제2 게이트 절연막(142)에 형성되는 개구부(165)와 동일한 평면 형상을 가질 수 있다.
제1 희생층(610)에 개구부(611)가 형성되면, 제1 희생층(610) 아래에 위치하는 제1 신호선(510)의 상부면이 외부로 노출될 수 있다. 이때, 제1 상부 신호선(510b)의 상부면이 외부로 노출될 수 있다. 경우에 따라 제1 상부 신호선(510b)이 식각될 수 있으며, 제1 희생층(610)의 개구부(611)와 중첩하는 제1 상부 신호선(510b)의 부분은 두께가 얇아질 수 있다. 개구부(611)와 중첩하는 제1 신호선(510)의 부분의 두께는 개구부(611)와 중첩하지 않는 제1 신호선(510)의 부분의 두께보다 얇을 수 있다. 즉, 제1 신호선(510)에 홈이 형성될 수 있다.
제2 신호선(520)과 중첩하는 개구부(167)는 층간 절연막(160)에 형성될 수 있다. 개구부(167)는 제2 희생층(620)과도 중첩할 수 있다. 제2 희생층(620)은 반도체(130)에 비해 상대적으로 상부층에 위치하고 있다. 따라서, 개구부(161, 163, 165, 167)를 형성하는 과정에서 반도체(130)의 상부면이 노출되기 전에 제2 희생층(620)의 상부면이 먼저 노출될 수 있다. 이에 따라, 층간 절연막(160), 제2 게이트 절연막(142), 및 제1 게이트 절연막(141)을 식각하는 과정에서 제2 희생층(620)의 적어도 일부가 함께 식각될 수 있다. 즉, 제2 희생층(620)에도 개구부(621)가 형성될 수 있으며, 제2 희생층(620)의 개구부(621)는 층간 절연막(160)에 형성되는 개구부(167)와 중첩할 수 있다. 제2 희생층(620)의 개구부(621)는 층간 절연막(160)에 형성되는 개구부(167)와 동일한 평면 형상을 가질 수 있다.
제2 희생층(620)에 개구부(621)가 형성되면, 제2 희생층(610) 아래에 위치하는 제2 신호선(520)의 상부면이 외부로 노출될 수 있다. 이때, 제2 상부 신호선(520b)의 상부면이 외부로 노출될 수 있다. 경우에 따라 제2 상부 신호선(520b)이 식각될 수 있으며, 제2 희생층(620)의 개구부(621)와 중첩하는 제2 상부 신호선(520b)의 부분은 두께가 얇아질 수 있다. 개구부(621)와 중첩하는 제2 신호선(520)의 부분의 두께는 개구부(621)와 중첩하지 않는 제2 신호선(520)의 부분의 두께보다 얇을 수 있다. 즉, 제2 신호선(520)에 홈이 형성될 수 있다.
개구부(161, 163, 165, 167)를 형성한 후 어닐링 공정을 진행할 수 있다. 소정의 시간동안 열을 가하면, 반도체(130)의 채널(132) 내부의 수소 함량이 낮아질 수 있다. 어닐링 공정의 진행 과정에서 반도체(130)가 노출된 부분에 산화막이 형성될 수 있다. 즉, 개구부(161, 163)에 의해 노출되는 반도체(130)의 제1 영역(131) 및 제2 영역(133)의 상부면이 산화될 수 있다. 이러한 산화막을 제거하기 위해 완충산화식각(BOE, Buffered Oxide Etch) 세정 공정을 진행할 수 있다. 소정의 식각액을 공급하여 반도체(130) 위에 형성되어 있는 산화막을 식각하는 공정을 진행할 수 있다. 이러한 세정 공정에서 노출되어 있는 제1 신호선(510) 및 제2 신호선(520)의 적어도 일부가 함께 식각될 수 있다.
일 실시예에 따른 표시 장치의 제조 방법에서는 제1 신호선(510) 위에 제1 희생층(610)이 위치하고, 제2 신호선(520) 위에 제2 희생층(620)이 위치한다. 따라서, 개구부(161, 163, 165, 167)를 형성하는 과정에서 제1 희생층(610) 및 제2 희생층(620)이 식각될 수 있고, 제1 신호선(510) 및 제2 신호선(520)의 손상을 최소화할 수 있다. 제1 상부 신호선(510b) 및 제2 상부 신호선(520b)의 두께가 줄어들 수는 있으나, 제1 하부 신호선(510a) 및 제2 하부 신호선(520a)의 상부면이 외부로 노출되지는 않을 수 있다. 따라서, 세정 공정이 진행되는 동안 제1 하부 신호선(510a) 및 제2 하부 신호선(520a)은 제1 상부 신호선(510b) 및 제2 상부 신호선(520b)에 의해 보호될 수 있다. 세정 공정에서 식각액에 의해 제1 하부 신호선(510a) 및 제2 하부 신호선(520a)이 손상되는 것을 방지할 수 있다.
도 12에 도시된 바와 같이, 금속 물질을 증착하고, 포토 및 식각 공정을 진행하여 소스 전극(173), 드레인 전극(175), 제1 연결 부재(710), 및 제2 연결 부재(720)를 형성한다.
소스 전극(173)은 개구부(161)를 통해 반도체(130)의 제1 영역(131)과 연결될 수 있고, 드레인 전극(175)은 개구부(163)를 통해 반도체(130)의 제2 영역(133)과 연결될 수 있다.
제1 연결 부재(710)는 개구부(165)를 통해 제1 신호선(510)과 연결될 수 있다. 제1 연결 부재(710)는 제1 상부 신호선(510b)과 연결될 수 있다. 제1 연결 부재(710)의 바닥면은 제1 상부 신호선(510b)과 접할 수 있다. 다만, 이에 한정되지 않으며, 제1 연결 부재(710)는 제1 하부 신호선(510a)과 연결될 수도 있다. 제1 연결 부재(710)의 측면은 제1 희생층(610), 제2 게이트 절연막(142), 및 층간 절연막(160)에 의해 둘러싸여 있을 수 있다.
제2 연결 부재(720)는 개구부(167)를 통해 제2 신호선(520)과 연결될 수 있다. 제2 연결 부재(720)는 제2 상부 신호선(520b)과 연결될 수 있다. 제2 연결 부재(720)의 바닥면은 제2 상부 신호선(520b)과 접할 수 있다. 다만, 이에 한정되지 않으며, 제2 연결 부재(720)는 제2 하부 신호선(520a)과 연결될 수도 있다. 제2 연결 부재(720)의 측면은 제2 희생층(620) 및 층간 절연막(160)에 의해 둘러싸여 있을 수 있다.
도 13에 도시된 바와 같이, 소스 전극(173) 및 드레인 전극(175), 제1 연결 부재(710), 및 제2 연결 부재(720) 위에 보호막(180)을 형성한다. 보호막(180)을 패터닝하여 개구부(181)를 형성하고, 보호막(180) 위에 제1 전극(191)을 형성한다. 제1 전극(191)은 개구부(181)를 통해 드레인 전극(175)과 연결될 수 있다.
이어, 제1 전극(191) 및 보호막(180) 위에 격벽(350)을 형성한다. 격벽(350)을 패터닝하여 화소 개구부(351)를 형성하고, 화소 개구부(351) 내에 발광층(370)을 형성한다. 발광층(370)은 제1 전극(191) 위에 위치할 수 있다.
이어, 발광층(370) 및 격벽(350) 위에 제2 전극(270)을 형성한다. 제1 전극(191), 발광층(370) 및 제2 전극(270)은 함께 발광 소자(ED)를 이룰 수 있다.
도시는 생략하였으나, 제2 전극(270) 위에 봉지층을 형성할 수 있다.
다음으로, 도 14 내지 도 16을 참조하여 일 실시예에 따른 표시 장치와 참고예에 따른 표시 장치를 비교하여 설명한다.
도 14 및 도 15는 참고예에 따른 표시 장치의 일부 층을 나타낸 도면이고, 도 16은 일 실시예에 따른 표시 장치의 일부 층을 나타낸 도면이다.
도 14에 도시된 바와 같이, 참고예에 따른 표시 장치는 하부 신호선(1500a) 및 상부 신호선(1500b)을 포함하고, 상부 신호선(1500b) 위에 별도의 희생층이 형성되지 않는다. 이때, 하부 신호선(1500a)은 알루미늄(Al)으로 이루어질 수 있고, 상부 신호선(1500b)은 티타늄(Ti)으로 이루어질 수 있다. 하부 신호선(1500a) 및 상부 신호선(1500b)을 형성하고, 층간 절연막을 형성한 후 개구부를 형성하기 위한 식각 공정을 진행하면, 상부 신호선(1500b)이 함께 식각되고 하부 신호선(1500a)이 외부로 노출될 수 있다. 이후 완충산화식각(BOE, Buffered Oxide Etch) 세정 공정을 진행하면, R1으로 표시된 영역에서 하부 신호선(1500a)이 손상되는 것을 확인할 수 있다.
도 15에 도시된 바와 같이, 참고예에 따른 표시 장치는 하부 신호선(1500a) 및 상부 신호선(1500b)을 포함하고, 상부 신호선(1500b) 위에 별도의 희생층이 형성되지 않는다. 이때, 하부 신호선(1500a)은 알루미늄(Al)으로 이루어질 수 있고, 상부 신호선(1500b)은 티타늄(Ti)으로 이루어질 수 있다. 상부 신호선(1500b)을 더 두껍게 형성할 경우 개구부를 형성하는 공정에서 하부 신호선(1500a)이 외부로 노출되는 것을 방지할 수 있다. 그러나, 상부 신호선(1500b) 및 하부 신호선(1500a)을 형성하기 위한 식각 공정에서 티타늄(Ti)으로 이루어진 두꺼운 상부 신호선(1500b)을 식각하는 과정에서 하부 신호선(1500a)의 표면 거칠기(roughness)가 증가하게 된다. R2로 표시된 영역에서 하부 신호선(1500a)의 표면이 거칠게 형성된 모습을 확인할 수 있다.
도 16에 도시된 바와 같이, 일 실시예에 따른 표시 장치는 신호선(3520) 및 신호선(3520) 위에 위치하는 희생층(3620)을 포함한다. 신호선(3520)은 하부 신호선(3520a) 및 상부 신호선(3520b)을 포함할 수 있다. 이때, 하부 신호선(3520a)은 알루미늄(Al)으로 이루어질 수 있고, 상부 신호선(3520b)은 티타늄(Ti)으로 이루어질 수 있다. 하부 신호선(3520a) 및 상부 신호선(3520b)을 형성하고, 층간 절연막(3160)을 형성한 후 개구부를 형성하기 위한 식각 공정을 진행하는 과정에서 희생층(3620)이 식각될 수 있다. 희생층(3620)이 모두 식각되면, 상부 신호선(3520b)이 노출될 수 있으나 하부 신호선(3520a)은 노출되지 않을 수 있다. 이후 완충산화식각(BOE, Buffered Oxide Etch) 세정 공정을 진행하는 과정에서 하부 신호선(3520a)이 노출되어 있지 않으므로, 식각액에 의해 하부 신호선(3520a)이 손상되는 것을 방지할 수 있다.
다음으로, 도 17을 참조하여 일 실시예에 따른 표시 장치에 대해 설명하면 다음과 같다.
도 17에 도시된 실시예에 따른 표시 장치는 도 1에 도시된 실시예에 따른 표시 장치와 동일한 부분이 상당하므로, 동일한 부분에 대한 설명은 생략한다. 본 실시예에서는 제1 희생층이 생략된다는 점에서 앞선 실시예와 상이하며, 이하에서 더 설명한다.
도 17은 일 실시예에 따른 표시 장치를 나타낸 단면도이다.
도 17에 도시된 바와 같이, 일 실시예에 따른 표시 장치는 기판(110), 기판(110) 위에 위치하는 트랜지스터(TR), 및 트랜지스터(TR)에 연결되어 있는 발광 소자(ED)를 포함할 수 있다. 또한, 기판(110) 위에는 복수의 신호선이 위치할 수 있다. 복수의 신호선은 제1 신호선(510), 제2 신호선(520) 등을 포함할 수 있다.
앞선 실시예에서는 제1 신호선(510) 위에 제1 희생층(610)이 위치하고, 제2 신호선(520) 위에 제2 희생층(620)이 위치할 수 있고, 본 실시예에서는 제1 신호선(510) 위에는 별도의 희생층이 위치하지 않고, 제2 신호선(520) 위에 희생층(690)이 위치할 수 있다. 다만, 이에 한정되는 것은 아니며 제2 신호선(520) 위에 별도의 희생층이 위치하지 않고, 제1 신호선(510) 위에 희생층이 위치할 수도 있다.
희생층(690)은 유지 전극(153) 및 제2 신호선(520) 위에 위치할 수 있다. 희생층(690)은 비정질 규소 물질을 포함할 수 있다. 희생층(690)은 유지 전극(153) 및 제2 신호선(520)과 동일한 마스크를 이용하여 동시에 패터닝될 수 있다. 희생층(690)은 유지 전극(153) 및 제2 신호선(520)과 실질적으로 동일한 평면 형상을 가질 수 있다.
층간 절연막(160) 등에 개구부(161, 163, 165, 167)를 형성하는 과정에서 희생층(690)이 식각될 수 있고, 제2 신호선(520)의 손상을 최소화할 수 있다. 제2 상부 신호선(520b)의 두께가 줄어들 수는 있으나, 제2 하부 신호선(520a)의 상부면이 외부로 노출되지는 않을 수 있다. 따라서, 세정 공정이 진행되는 동안 제2 하부 신호선(520a)은 제2 상부 신호선(520b)에 의해 보호될 수 있으며, 식각액에 의해 제2 하부 신호선(520a)이 손상되는 것을 방지할 수 있다.
제1 신호선(510)은 제2 신호선(520)에 비해 상대적으로 하부층에 위치하고 있으므로, 층간 절연막(160) 등에 개구부(161, 163, 165, 167)를 형성하는 과정에서 별도의 희생층이 없더라도 제1 신호선(510)이 덜 손상될 수 있다.
다음으로, 도 18을 참조하여 일 실시예에 따른 표시 장치에 대해 설명하면 다음과 같다.
도 18에 도시된 실시예에 따른 표시 장치는 도 1에 도시된 실시예에 따른 표시 장치와 동일한 부분이 상당하므로, 동일한 부분에 대한 설명은 생략한다. 본 실시예에서는 제1 희생층 및 제2 희생층이 전체적으로 형성된다는 점에서 앞선 실시예와 상이하며, 이하에서 더 설명한다.
도 18은 일 실시예에 따른 표시 장치를 나타낸 단면도이다.
도 18에 도시된 바와 같이, 일 실시예에 따른 표시 장치는 기판(110), 기판(110) 위에 위치하는 트랜지스터(TR), 및 트랜지스터(TR)에 연결되어 있는 발광 소자(ED)를 포함할 수 있다. 또한, 기판(110) 위에는 복수의 신호선이 위치할 수 있다. 복수의 신호선은 제1 신호선(510), 제2 신호선(520) 등을 포함할 수 있다.
트랜지스터(TR)의 게이트 전극(151) 및 제1 신호선(510) 위에는 제1 희생층(1610)이 위치할 수 있다. 제1 희생층(1610)은 비정질 규소 물질을 포함할 수 있다. 앞선 실시예에서는 제1 희생층(610)이 제1 게이트 도전층 위에만 위치할 수 있고, 본 실시예에서는 제1 희생층(1610)이 기판(110) 위에 전체적으로 위치할 수 있다. 제1 희생층(1610)은 게이트 전극(151)의 상부면 및 측면을 덮을 수 있다. 제1 희생층(1610)은 상부 게이트 전극(151b)의 상부면과 접할 수 있고, 상부 게이트 전극(151b) 및 하부 게이트 전극(151a)의 측면과 접할 수 있다. 제1 희생층(1610)은 제1 신호선(510)의 상부면 및 측면을 덮을 수 있다. 제1 희생층(1610)은 제1 상부 신호선(510b)의 상부면과 접할 수 있고, 제1 상부 신호선(510b) 및 제1 하부 신호선(510a)의 측면과 접할 수 있다. 제1 희생층(1610)의 적어도 일부는 제1 게이트 절연막(141) 바로 위에 위치할 수 있다. 제1 희생층(1610)은 제1 게이트 절연막(141)과 제2 게이트 절연막(142) 사이에 위치할 수 있다.
유지 전극(153) 및 제2 신호선(520) 위에는 제2 희생층(1620)이 위치할 수 있다. 제2 희생층(1620)은 비정질 규소 물질을 포함할 수 있다. 앞선 실시예에서는 제2 희생층(620)이 제2 게이트 도전층 위에만 위치할 수 있고, 본 실시예에서는 제2 희생층(1620)이 기판(110) 위에 전체적으로 위치할 수 있다. 제2 희생층(1620)은 유지 전극(153)의 상부면 및 측면을 덮을 수 있다. 제2 희생층(1620)은 상부 유지 전극(153b)의 상부면과 접할 수 있고, 상부 유지 전극(153b) 및 하부 유지 전극(153a)의 측면과 접할 수 있다. 제2 희생층(1620)은 제2 신호선(520)의 상부면 및 측면을 덮을 수 있다. 제2 희생층(1620)은 제2 상부 신호선(520b)의 상부면과 접할 수 있고, 제2 상부 신호선(520b) 및 제2 하부 신호선(520a)의 측면과 접할 수 있다. 제2 희생층(1620)의 적어도 일부는 제2 게이트 절연막(142) 바로 위에 위치할 수 있다. 제2 희생층(1620)은 제2 게이트 절연막(142)과 층간 절연막(160) 사이에 위치할 수 있다.
층간 절연막(160), 제2 게이트 절연막(142) 및 제1 게이트 절연막(141)은 트랜지스터(TR)의 소스 전극(173) 및 반도체(130)의 제1 영역(131)과 중첩하는 개구부(161)를 포함할 수 있다. 트랜지스터(TR)의 소스 전극(173)은 개구부(161)를 통해 반도체(130)의 제1 영역(131)과 연결될 수 있다. 제1 희생층(1610)에도 개구부(1613)가 형성될 수 있고, 제2 희생층(1620)에도 개구부(1623)가 형성될 수 있다. 제1 희생층(1610)의 개구부(1613) 및 제2 희생층(1620)의 개구부(1623)는 층간 절연막(160), 제2 게이트 절연막(142) 및 제1 게이트 절연막(141)의 개구부(161)와 중첩할 수 있다. 소스 전극(173)은 층간 절연막(160), 제2 희생층(1620), 제2 게이트 절연막(142), 제1 희생층(1610), 및 제1 게이트 절연막(141)을 관통하여 반도체(130)의 제1 영역(131)과 연결될 수 있다.
층간 절연막(160), 제2 게이트 절연막(142) 및 제1 게이트 절연막(141)은 트랜지스터(TR)의 드레인 전극(175) 및 반도체(130)의 제2 영역(133)과 중첩하는 개구부(163)를 포함할 수 있다. 트랜지스터(TR)의 드레인 전극(175)은 개구부(163)를 통해 반도체(130)의 제2 영역(133)과 연결될 수 있다. 제1 희생층(1610)에도 개구부(1615)가 형성될 수 있고, 제2 희생층(1620)에도 개구부(1625)가 형성될 수 있다. 제1 희생층(1610)의 개구부(1615) 및 제2 희생층(1620)의 개구부(1625)는 층간 절연막(160), 제2 게이트 절연막(142) 및 제1 게이트 절연막(141)의 개구부(163)와 중첩할 수 있다. 드레인 전극(175)은 층간 절연막(160), 제2 희생층(1620), 제2 게이트 절연막(142), 제1 희생층(1610), 및 제1 게이트 절연막(141)을 관통하여 반도체(130)의 제2 영역(133)과 연결될 수 있다.
층간 절연막(160) 및 제2 게이트 절연막(142)은 제1 신호선(510)과 중첩하는 개구부(165)를 포함할 수 있다. 제1 연결 부재(710)는 개구부(165)를 통해 제1 신호선(510)과 연결될 수 있다. 제1 희생층(1610)에도 개구부(1611)가 형성될 수 있고, 제2 희생층(1620)에도 개구부(1627)가 형성될 수 있다. 제1 희생층(1610)의 개구부(1611) 및 제2 희생층(1620)의 개구부(1627)는 층간 절연막(160), 제2 게이트 절연막(142)의 개구부(165)와 중첩할 수 있다. 제1 연결 부재(710)는 층간 절연막(160), 제2 희생층(1620), 제2 게이트 절연막(142), 및 제1 희생층(1610)을 관통하여 제1 신호선(510)과 연결될 수 있다.
층간 절연막(160)은 제2 신호선(520)과 중첩하는 개구부(167)를 포함할 수 있다. 제2 연결 부재(720)는 개구부(167)를 통해 제2 신호선(520)과 연결될 수 있다. 제2 희생층(1620)에도 개구부(1621)가 형성될 수 있다. 제2 희생층(1620)의 개구부(1621)는 층간 절연막(160)의 개구부(167)와 중첩할 수 있다. 제2 연결 부재(720)는 층간 절연막(160) 및 제2 희생층(1620)을 관통하여 제2 신호선(520)과 연결될 수 있다.
다음으로, 도 19 내지 도 28을 참조하여 일 실시예에 따른 표시 장치의 제조 방법에 대해 설명하면 다음과 같다.
도 19 내지 도 28은 일 실시예에 따른 표시 장치의 제조 방법을 순차적으로 나타낸 공정 단면도이다.
먼저, 도 19에 도시된 바와 같이, 기판(110) 위에 버퍼층(111), 반도체(130), 제1 게이트 절연막(141)을 순차적으로 형성한다. 이어, 제1 게이트 절연막(141) 위에 제1 게이트 물질층(550)을 형성한다. 제1 게이트 물질층(550)은 제1 하부 게이트 물질층(550a) 및 제1 상부 게이트 물질층(550b)을 포함할 수 있다.
도 20에 도시된 바와 같이, 포토 및 식각 공정을 이용하여 제1 게이트 물질층(550)을 패터닝하여 게이트 전극(151) 및 제1 신호선(510)을 형성한다. 게이트 전극(151)은 반도체(130)와 중첩할 수 있고, 제1 신호선(510)은 게이트 전극(151)과 이격될 수 있다.
이어 도핑 공정 또는 플라즈마 처리를 진행할 수 있다. 게이트 전극(151)에 의해 가려진 반도체(130)의 부분은 채널(132)이 되고, 게이트 전극(151)에 의해 덮여 있지 않은 반도체(130)의 부분은 제1 영역(131) 및 제2 영역(133)이 된다.
도 21에 도시된 바와 같이, 게이트 전극(151) 및 제1 신호선(510) 위에 비정질 규소 물질을 이용하여 제1 희생층(1610)을 형성한다. 제1 희생층(1610)은 기판(110) 위에 전체적으로 위치할 수 있다. 제1 희생층(1610)은 게이트 전극(151)의 상부면 및 측면을 덮을 수 있다. 제1 희생층(1610)은 제1 신호선(510)의 상부면 및 측면을 덮을 수 있다. 제1 희생층(1610)의 적어도 일부는 제1 게이트 절연막(141) 바로 위에 위치할 수 있다.
도 22에 도시된 바와 같이, 제1 희생층(1610) 위에 제2 게이트 절연막(142)을 형성한다. 제2 게이트 절연막(142)은 제1 희생층(1610) 바로 위에 위치할 수 있다. 제1 희생층(1610)은 제1 게이트 절연막(141)과 제2 게이트 절연막(142) 사이에 위치하게 된다.
도 23에 도시된 바와 같이, 제2 게이트 절연막(142) 위에 제2 게이트 물질층(560)을 형성한다. 제2 게이트 물질층(560)은 제2 하부 게이트 물질층(560a) 및 제2 상부 게이트 물질층(560b)을 포함할 수 있다.
도 24에 도시된 바와 같이, 포토 및 식각 공정을 이용하여 제2 게이트 물질층(560)을 패터닝하여 유지 전극(153) 및 제2 신호선(520)을 형성한다. 유지 전극(153)은 게이트 전극(151)과 중첩할 수 있고, 제2 신호선(520)은 유지 전극(153)과 이격될 수 있다.
도 25에 도시된 바와 같이, 유지 전극(153) 및 제2 신호선(520) 위에 비정질 규소 물질을 이용하여 제2 희생층(1620)을 형성한다. 제2 희생층(1620)은 기판(110) 위에 전체적으로 위치할 수 있다. 제2 희생층(1620)은 유지 전극(153)의 상부면 및 측면을 덮을 수 있다. 제2 희생층(1620)은 제2 신호선(520)의 상부면 및 측면을 덮을 수 있다. 제2 희생층(1620)의 적어도 일부는 제2 게이트 절연막(142) 바로 위에 위치할 수 있다.
도 26에 도시된 바와 같이, 제2 희생층(1620) 위에 층간 절연막(160)을 형성한다. 층간 절연막(160)은 제2 희생층(1620) 바로 위에 위치할 수 있다. 제2 희생층(1620)은 제2 게이트 절연막(142)과 층간 절연막(160) 사이에 위치하게 된다.
도 27에 도시된 바와 같이, 포토 및 식각 공정을 이용하여 층간 절연막(160), 제2 게이트 절연막(142), 및 제1 게이트 절연막(141)을 패터닝하여 개구부(161, 163, 165, 167)를 형성한다. 개구부(161, 163, 165, 167)는 반도체(130)의 제1 영역(131)과 중첩하는 개구부(161), 반도체(130)의 제2 영역(133)과 중첩하는 개구부(163), 제1 신호선(510)과 중첩하는 개구부(165), 및 제2 신호선(520)과 중첩하는 개구부(167)를 포함할 수 있다.
층간 절연막(160), 제2 게이트 절연막(142), 및 제1 게이트 절연막(141)을 패터닝하는 과정에서 제2 희생층(1620) 및 제1 희생층(1610)도 함께 패터닝될 수 있다. 제2 희생층(1620)에 개구부(1621, 1623, 1625, 1627)가 형성될 수 있고, 제1 희생층(1610)에 개구부(1611, 1613, 1615)가 형성될 수 있다.
이어, 어닐링 공정을 진행하고, 완충산화식각(BOE, Buffered Oxide Etch) 세정 공정을 진행할 수 있다.
도 28에 도시된 바와 같이, 금속 물질을 증착하고, 포토 및 식각 공정을 진행하여 소스 전극(173), 드레인 전극(175), 제1 연결 부재(710), 및 제2 연결 부재(720)를 형성한다. 소스 전극(173)은 반도체(130)의 제1 영역(131)과 연결될 수 있고, 드레인 전극(175)은 반도체(130)의 제2 영역(133)과 연결될 수 있다. 제1 연결 부재(710)는 제1 신호선(510)과 연결될 수 있고, 제2 연결 부재(720)는 제2 신호선(520)과 연결될 수 있다.
이어, 소스 전극(173) 및 드레인 전극(175), 제1 연결 부재(710), 및 제2 연결 부재(720) 위에 보호막(180)을 형성하고, 보호막(180) 위에 제1 전극(191)을 형성한다.
이어, 제1 전극(191) 및 보호막(180) 위에 격벽(350)을 형성한다. 격벽(350)을 패터닝하여 화소 개구부(351)를 형성하고, 화소 개구부(351) 내에 발광층(370)을 형성한다. 발광층(370) 및 격벽(350) 위에 제2 전극(270)을 형성한다. 도시는 생략하였으나, 제2 전극(270) 위에 봉지층을 형성할 수 있다.
다음으로, 도 29를 참조하여 일 실시예에 따른 표시 장치에 대해 설명하면 다음과 같다.
도 29에 도시된 실시예에 따른 표시 장치는 도 18에 도시된 실시예에 따른 표시 장치와 동일한 부분이 상당하므로, 동일한 부분에 대한 설명은 생략한다. 본 실시예에서는 제1 희생층이 생략된다는 점에서 앞선 실시에와 상이하며, 이하에서 더 설명한다.
도 29는 일 실시예에 따른 표시 장치를 나타낸 단면도이다.
도 29에 도시된 바와 같이, 일 실시예에 따른 표시 장치는 기판(110), 기판(110) 위에 위치하는 트랜지스터(TR), 및 트랜지스터(TR)에 연결되어 있는 발광 소자(ED)를 포함할 수 있다. 또한, 기판(110) 위에는 복수의 신호선이 위치할 수 있다. 복수의 신호선은 제1 신호선(510), 제2 신호선(520) 등을 포함할 수 있다.
앞선 실시예에서는 제1 신호선(510) 위에 제1 희생층(1610)이 위치하고, 제2 신호선(520) 위에 제2 희생층(1620)이 위치할 수 있고, 본 실시예에서는 제1 신호선(510) 위에는 별도의 희생층이 위치하지 않고, 제2 신호선(520) 위에 희생층(1690)이 위치할 수 있다. 다만, 이에 한정되는 것은 아니며 제2 신호선(520) 위에 별도의 희생층이 위치하지 않고, 제1 신호선(510) 위에 희생층이 위치할 수도 있다.
희생층(1690)은 유지 전극(153) 및 제2 신호선(520) 위에 위치할 수 있다. 희생층(1690)은 비정질 규소 물질을 포함할 수 있다. 희생층(1690)은 기판(110) 위에 전체적으로 위치할 수 있다. 희생층(1690)은 유지 전극(153)의 상부면 및 측면을 덮을 수 있다. 희생층(1690)은 제2 신호선(520)의 상부면 및 측면을 덮을 수 있다. 희생층(1690)의 적어도 일부는 제2 게이트 절연막(142) 바로 위에 위치할 수 있다. 희생층(1690)은 제2 게이트 절연막(142)과 층간 절연막(160) 사이에 위치할 수 있다.
앞서 언급한 바와 같이, 일 실시예에 따른 표시 장치는 복수의 화소를 포함할 수 있으며, 각 화소는 복수의 트랜지스터 및 이들에 연결되어 있는 발광 소자를 포함할 수 있다. 이하에서는 도 30을 참조하여 일 실시예에 따른 표시 장치의 한 화소에 포함되어 있는 복수의 트랜지스터 및 이에 연결되어 있는 복수의 신호선의 예시에 대해 설명한다.
도 30은 일 실시예에 따른 표시 장치의 한 화소의 회로도이다.
도 30에 도시된 바와 같이, 일 실시예에 따른 표시 장치는 영상을 표시할 수 있는 복수의 화소(PX) 및 복수의 신호선(127, 150, 152, 154, 171, 172)을 포함한다. 하나의 화소(PX)는 복수의 신호선(127, 150, 152, 154, 171, 172)에 연결되어 있는 복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7), 커패시터(Cst), 그리고 적어도 하나의 발광 다이오드(light emitting diode)(LED)를 포함할 수 있다. 본 실시예에서는 하나의 화소(PX)가 하나의 발광 다이오드(LED)를 포함하는 예를 주로 하여 설명한다.
신호선(127, 150, 152, 154, 155, 171, 172)은 초기화 전압선(127), 복수의 스캔선(150, 152, 154), 발광 제어선(155), 데이터선(171), 그리고 구동 전압선(172)을 포함할 수 있다. 이러한 신호선(127, 150, 152, 154, 155, 171, 172)들 중 적어도 일부는 앞서 설명한 제1 신호선(510), 제2 신호선(520)에 대응할 수 있다. 이러한 제1 신호선(510), 제2 신호선(520)은 제1 연결 부재(710), 제2 연결 부재(720)에 의해 트랜지스터와 연결될 수 있다. 초기화 전압선(127)은 초기화 전압(Vint)을 전달할 수 있다. 복수의 스캔선(150, 152, 154)은 각각 스캔 신호(GWn, GIn, GI(n+1))를 전달할 수 있다. 스캔 신호(GWn, GIn, GI(n+1))는 화소(PX)가 포함하는 트랜지스터(T2, T3, T4, T7)를 턴온/턴오프할 수 있는 게이트 온 전압 및 게이트 오프 전압을 전달할 수 있다.
한 화소(PX)에 연결된 스캔선(150, 152, 154)은 스캔 신호(GWn)를 전달할 수 있는 제1 스캔선(150), 제1 스캔선(150)과 다른 타이밍에 게이트 온 전압을 가지는 스캔 신호(GIn)를 전달할 수 있는 제2 스캔선(152), 그리고 스캔 신호(GI(n+1))를 전달할 수 있는 제3 스캔선(154)을 포함할 수 있다. 본 실시예에서는 제2 스캔선(152)이 제1 스캔선(150)보다 이전 타이밍에 게이트 온 전압을 전달하는 예에 대해 주로 설명한다. 예를 들어, 스캔 신호(GWn)가 한 프레임 동안 인가되는 스캔 신호들 중 n번째 스캔 신호(Sn)(n은 1 이상의 자연수)인 경우, 스캔 신호(GIn)는 (n-1)번째 스캔 신호(S(n-1)) 등과 같은 전단 스캔 신호일 수 있고, 스캔 신호(GI(n+1))는 n번째 스캔 신호(Sn)일 수 있다. 그러나 본 실시예는 이에 한정되는 것은 아니고, 스캔 신호(GI(n+1))는 n번째 스캔 신호(Sn)와 다른 스캔 신호일 수도 있다.
발광 제어선(155)은 제어 신호를 전달할 수 있고, 특히 화소(PX)가 포함하는 발광 다이오드(LED)의 발광을 제어할 수 있는 발광 제어 신호(EM)를 전달할 수 있다. 발광 제어선(155)이 전달하는 제어 신호는 게이트 온 전압 및 게이트 오프 전압을 전달할 수 있으며, 스캔선(150, 152, 154)이 전달하는 스캔 신호와 다른 파형을 가질 수 있다.
데이터선(171)은 데이터 신호(Dm)를 전달하고, 구동 전압선(172)은 구동 전압(ELVDD)을 전달할 수 있다. 데이터 신호(Dm)는 표시 장치에 입력되는 영상 신호에 따라 다른 전압 레벨을 가질 수 있고, 구동 전압(ELVDD)은 실질적으로 일정한 레벨을 가질 수 있다.
도시하지 않았으나, 일 실시예에 따른 표시 장치는 복수의 신호선(127, 150, 152, 154, 171, 172)에 신호를 전달하는 구동부를 더 포함할 수 있다.
한 화소(PX)가 포함하는 복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)를 포함할 수 있다.
제1 스캔선(150)은 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)에 스캔 신호(GWn)를 전달할 수 있고, 제2 스캔선(152)은 제4 트랜지스터(T4)에 스캔 신호(GIn)를 전달할 수 있고, 제3 스캔선(154)은 제7 트랜지스터(T7)에 스캔 신호(GI(n+1))를 전달할 수 있으며, 발광 제어선(155)은 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)에 발광 제어 신호(EM)를 전달할 수 있다.
제1 트랜지스터(T1)의 게이트 전극(G1)은 구동 게이트 노드(GN)를 통해 커패시터(Cst)의 일단과 연결되고, 제1 트랜지스터(T1)의 제1 전극(Ea1)은 제5 트랜지스터(T5)를 경유하여 구동 전압선(172)과 연결되고, 제1 트랜지스터(T1)의 제2 전극(Eb1)은 제6 트랜지스터(T6)를 경유하여 발광 다이오드(LED)의 애노드(anode)와 연결된다. 제1 트랜지스터(T1)는 제2 트랜지스터(T2)의 스위칭 동작에 따라 데이터선(171)이 전달하는 데이터 신호(Dm)를 전달받아 발광 다이오드(LED)에 구동 전류(Id)를 공급할 수 있다.
제2 트랜지스터(T2)의 게이트 전극(G2)은 제1 스캔선(150)과 연결되고, 제2 트랜지스터(T2)의 제1 전극(Ea2)은 데이터선(171)과 연결되며, 제2 트랜지스터(T2)의 제2 전극(Eb2)은 제1 트랜지스터(T1)의 제1 전극(Ea1)과 연결되며 제5 트랜지스터(T5)를 경유하여 구동 전압선(172)과 연결된다. 제2 트랜지스터(T2)는 제1 스캔선(150)을 통해 전달받은 스캔 신호(GWn)에 따라 턴온되어 데이터선(171)으로부터 전달된 데이터 신호(Dm)를 제1 트랜지스터(T1)의 제1 전극(Ea1)으로 전달할 수 있다.
제3 트랜지스터(T3)의 게이트 전극(G3)은 제1 스캔선(150)에 연결되고, 제3 트랜지스터(T3)의 제1 전극(Ea3)은 제1 트랜지스터(T1)의 제2 전극(Eb1)과 연결되며 제6 트랜지스터(T6)를 경유하여 발광 다이오드(LED)의 애노드와 연결된다. 제3 트랜지스터(T3)의 제2 전극(Eb3)은 제4 트랜지스터(T4)의 제2 전극(Eb4), 커패시터(Cst)의 일단 및 제1 트랜지스터(T1)의 게이트 전극(G1)에 연결된다. 제3 트랜지스터(T3)는 제1 스캔선(150)을 통해 전달받은 스캔 신호(GWn)에 따라 턴온되어 제1 트랜지스터(T1)의 게이트 전극(G1)과 제2 전극(Eb1)을 서로 연결하여 제1 트랜지스터(T1)를 다이오드 연결시킬 수 있다.
제4 트랜지스터(T4)의 게이트 전극(G4)은 제2 스캔선(152)과 연결되고, 제4 트랜지스터(T4)의 제1 전극(Ea4)은 초기화 전압(Vint) 단자와 연결되며, 제4 트랜지스터(T4)의 제2 전극(Eb4)은 제3 트랜지스터(T3)의 제2 전극(Eb3)을 거쳐 커패시터(Cst)의 일단 및 제1 트랜지스터(T1)의 게이트 전극(G1)에 연결된다. 제4 트랜지스터(T4)는 제2 스캔선(152)을 통해 전달받은 스캔 신호(GIn)에 따라 턴온되어 초기화 전압(Vint)을 제1 트랜지스터(T1)의 게이트 전극(G1)에 전달하여 제1 트랜지스터(T1)의 게이트 전극(G1)의 전압을 초기화시키는 초기화 동작을 수행할 수 있다.
제5 트랜지스터(T5)의 게이트 전극(G5)은 발광 제어선(155)과 연결되며, 제5 트랜지스터(T5)의 제1 전극(Ea5)은 구동 전압선(172)과 연결되고, 제5 트랜지스터(T5)의 제2 전극(Eb5)은 제1 트랜지스터(T1)의 제1 전극(Ea1) 및 제2 트랜지스터(T2)의 제2 전극(Eb2)에 연결된다.
제6 트랜지스터(T6)의 게이트 전극(G6)은 발광 제어선(155)과 연결되며, 제6 트랜지스터(T6)의 제1 전극(Ea6)은 제1 트랜지스터(T1)의 제2 전극(Eb1) 및 제3 트랜지스터(T3)의 제1 전극(Ea3)과 연결되고, 제6 트랜지스터(T6)의 제2 전극(Eb6)은 발광 다이오드(LED)의 애노드와 전기적으로 연결된다. 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 발광 제어선(155)을 통해 전달받은 발광 제어 신호(EM)에 따라 동시에 턴온되고 이를 통해 구동 전압(ELVDD)이 다이오드 연결된 제1 트랜지스터(T1)를 통해 보상되어 발광 다이오드(LED)에 전달될 수 있다.
제7 트랜지스터(T7)의 게이트 전극(G7)은 제3 스캔선(154)과 연결되고, 제7 트랜지스터(T7)의 제1 전극(Ea7)은 제6 트랜지스터(T6)의 제2 전극(Eb6) 및 발광 다이오드(LED)의 애노드에 연결되고, 제7 트랜지스터(T7)의 제2 전극(Eb7)은 초기화 전압(Vint) 단자 및 제4 트랜지스터(T4)의 제1 전극(Ea4)에 연결된다.
트랜지스터(T1, T2, T3, T4, T5, T6, T7)는 PMOS 등의 P형 채널 트랜지스터일 수 있으나 이에 한정되는 것은 아니고, 트랜지스터(T1, T2, T3, T4, T5, T6, T7) 중 적어도 하나가 N형 채널 트랜지스터일 수도 있다.
커패시터(Cst)의 일단은 앞에서 설명한 바와 같이 제1 트랜지스터(T1)의 게이트 전극(G1)과 연결되고, 타단은 구동 전압선(172)과 연결된다. 발광 다이오드(LED)의 캐소드(cathode)는 공통 전압(ELVSS)을 전달하는 공통 전압(ELVSS) 단자와 연결되어 공통 전압(ELVSS)을 인가받을 수 있다.
상기에서 하나의 화소(PX)가 7개의 트랜지스터(T1 내지 T7), 1개의 유지 커패시터(Cst), 1개의 발광 다이오드(LED)를 포함하는 것으로 설명하였으나, 이는 하나의 예시에 불과하며, 트랜지스터의 수, 커패시터의 수, 발광 다이오드의 수 그리고 이들의 연결 관계는 다양하게 변경될 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110: 기판
130: 반도체
141: 제1 게이트 절연막
142: 제2 게이트 절연막
151: 게이트 전극
153: 유지 전극
160: 층간 절연막
510: 제1 신호선
520: 제2 신호선
550: 제1 게이트 물질층
560: 제2 게이트 물질층
610, 1610: 제1 희생층
620, 1620: 제2 희생층
650: 제1 희생 물질층
660: 제2 희생 물질층
710: 제1 연결 부재
720: 제2 연결 부재

Claims (20)

  1. 기판,
    상기 기판 위에 위치하는 반도체,
    상기 반도체 위에 위치하는 제1 게이트 절연막,
    상기 제1 게이트 절연막 위에 위치하고, 상기 반도체와 중첩하는 게이트 전극,
    상기 게이트 전극과 이격되어 있는 신호선,
    상기 신호선 위에 위치하고, 비정질 규소 물질을 포함하는 희생층,
    상기 게이트 전극 및 상기 희생층 위에 위치하는 층간 절연막,
    상기 층간 절연막 위에 위치하고, 상기 반도체의 제1 영역에 연결되어 있는 소스 전극,
    상기 층간 절연막 위에 위치하고, 상기 반도체의 제2 영역에 연결되어 있는 드레인 전극, 및
    상기 층간 절연막 위에 위치하고, 상기 신호선에 연결되어 있는 연결 부재를 포함하는 표시 장치.
  2. 제1항에서,
    상기 게이트 전극 위에 위치하는 제2 게이트 절연막, 및
    상기 제2 게이트 절연막 위에 위치하고, 상기 게이트 전극과 중첩하는 유지 전극을 더 포함하고,
    상기 신호선은
    상기 게이트 전극과 동일한 층에 위치하는 제1 신호선, 및
    상기 유지 전극과 동일한 층에 위치하는 제2 신호선을 포함하는 표시 장치.
  3. 제2항에서,
    상기 희생층은,
    상기 제1 신호선 바로 위에 위치하는 제1 희생층, 및
    상기 제2 신호선 바로 위에 위치하는 제2 희생층을 포함하는 표시 장치.
  4. 제3항에서,
    상기 제1 희생층은 상기 게이트 전극 바로 위에 더 위치하고,
    상기 제2 희생층은 상기 유지 전극 바로 위에 더 위치하는 표시 장치.
  5. 제4항에서,
    상기 제1 희생층은 상기 게이트 전극 및 상기 제1 신호선과 동일한 평면 형상을 가지고,
    상기 제2 희생층은 상기 유지 전극 및 상기 제2 신호선과 동일한 평면 형상을 가지는 표시 장치.
  6. 제3항에서,
    상기 연결 부재는,
    상기 제1 신호선에 연결되어 있는 제1 연결 부재, 및
    상기 제2 신호선에 연결되어 있는 제2 연결 부재를 포함하고,
    상기 제1 연결 부재는 상기 층간 절연막, 상기 제2 게이트 절연막, 및 상기 제1 희생층을 관통하여 상기 제1 신호선과 연결되고,
    상기 제2 연결 부재는 상기 층간 절연막 및 상기 제2 희생층을 관통하여 상기 제2 신호선과 연결되는 표시 장치.
  7. 제6항에서,
    상기 제1 연결 부재의 바닥면은 상기 제1 신호선과 접하고, 상기 제1 연결 부재의 측면은 상기 층간 절연막, 상기 제2 게이트 절연막, 및 상기 제1 희생층에 의해 둘러싸여 있고,
    상기 제2 연결 부재의 바닥면은 상기 제2 신호선과 접하고, 상기 제2 연결 부재의 측면은 상기 층간 절연막 및 상기 제2 희생층에 의해 둘러싸여 있는 표시 장치.
  8. 제3항에서,
    상기 제1 희생층 및 상기 제2 희생층은 상기 기판 위에 전체적으로 위치하는 표시 장치.
  9. 제2항에서,
    상기 희생층은 상기 제2 신호선 및 상기 유지 전극 바로 위에 위치하는 표시 장치.
  10. 제1항에서,
    상기 신호선은
    하부 신호선, 및
    상기 하부 신호선 위에 위치하는 상부 신호선을 포함하고,
    상기 하부 신호선은 알루미늄을 포함하고,
    상기 상부 신호선은 티타늄을 포함하는 표시 장치.
  11. 기판 위에 반도체를 형성하는 단계,
    상기 반도체 위에 제1 게이트 절연막을 형성하는 단계,
    상기 제1 게이트 절연막 위에 게이트 전극을 형성하는 단계,
    상기 게이트 전극과 이격되는 신호선을 형성하는 단계,
    상기 게이트 전극 및 상기 신호선 위에 비정질 규소 물질을 이용하여 희생층을 형성하는 단계,
    상기 희생층 위에 층간 절연막을 형성하는 단계, 및
    상기 층간 절연막 위에 소스 전극, 드레인 전극, 및 연결 부재를 형성하는 단계를 포함하고,
    상기 소스 전극은 상기 반도체의 제1 영역과 연결되고,
    상기 드레인 전극은 상기 반도체의 제2 영역과 연결되고,
    상기 연결 부재는 상기 신호선과 연결되는 표시 장치의 제조 방법.
  12. 제11항에서,
    상기 게이트 전극 위에 제2 게이트 절연막을 형성하는 단계, 및
    상기 제2 게이트 절연막 위에 상기 게이트 전극과 중첩하는 유지 전극을 형성하는 단계를 더 포함하고,
    상기 신호선은
    상기 게이트 전극과 동일한 공정에서 형성되는 제1 신호선, 및
    상기 유지 전극과 동일한 공정에서 형성되는 제2 신호선을 포함하는 표시 장치의 제조 방법.
  13. 제12항에서,
    상기 희생층은,
    상기 제1 신호선 바로 위에 위치하는 제1 희생층, 및
    상기 제2 신호선 바로 위에 위치하는 제2 희생층을 포함하는 표시 장치의 제조 방법.
  14. 제13항에서,
    상기 제1 게이트 절연막 위에 제1 게이트 물질층 및 제1 희생 물질층을 연속 증착하고, 패터닝하여 상기 게이트 전극, 상기 제1 신호선, 및 상기 제1 희생층을 형성하고,
    상기 제2 게이트 절연막 위에 제2 게이트 물질층 및 제2 희생 물질층을 연속 증착하고, 패터닝하여 상기 유지 전극, 상기 제2 신호선, 및 상기 제2 희생층을 형성하는 표시 장치의 제조 방법.
  15. 제14항에서,
    상기 제1 희생층은 상기 게이트 전극 및 상기 제1 신호선과 동일한 마스크를 이용하여 패터닝되고,
    상기 제2 희생층은 상기 유지 전극 및 상기 제2 신호선과 동일한 마스크를 이용하여 패터닝되는 표시 장치의 제조 방법.
  16. 제13항에서,
    상기 연결 부재는,
    상기 제1 신호선에 연결되어 있는 제1 연결 부재, 및
    상기 제2 신호선에 연결되어 있는 제2 연결 부재를 포함하고,
    상기 제1 연결 부재는 상기 층간 절연막, 상기 제2 게이트 절연막, 및 상기 제1 희생층을 관통하여 상기 제1 신호선과 연결되고,
    상기 제2 연결 부재는 상기 층간 절연막 및 상기 제2 희생층을 관통하여 상기 제2 신호선과 연결되는 표시 장치의 제조 방법.
  17. 제16항에서,
    상기 제1 연결 부재의 바닥면은 상기 제1 신호선과 접하고, 상기 제1 연결 부재의 측면은 상기 층간 절연막, 상기 제2 게이트 절연막, 및 상기 제1 희생층에 의해 둘러싸여 있고,
    상기 제2 연결 부재의 바닥면은 상기 제2 신호선과 접하고, 상기 제2 연결 부재의 측면은 상기 층간 절연막 및 상기 제2 희생층에 의해 둘러싸여 있는 표시 장치의 제조 방법.
  18. 제13항에서,
    상기 제1 희생층 및 상기 제2 희생층은 상기 기판 위에 전체적으로 형성하는 표시 장치의 제조 방법.
  19. 제12항에서,
    상기 희생층은 상기 제2 신호선 및 상기 유지 전극 바로 위에 위치하는 표시 장치의 제조 방법.
  20. 제11항에서,
    상기 신호선은
    하부 신호선, 및
    상기 하부 신호선 위에 위치하는 상부 신호선을 포함하고,
    상기 하부 신호선은 알루미늄을 포함하고,
    상기 상부 신호선은 티타늄을 포함하는 표시 장치의 제조 방법.

KR1020220084469A 2022-07-08 2022-07-08 표시 장치 및 그 제조 방법 KR20240007851A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020220084469A KR20240007851A (ko) 2022-07-08 2022-07-08 표시 장치 및 그 제조 방법
US18/321,621 US20240016012A1 (en) 2022-07-08 2023-05-22 Display device and method for manufacturing the same
CN202310837501.4A CN117374079A (zh) 2022-07-08 2023-07-10 显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220084469A KR20240007851A (ko) 2022-07-08 2022-07-08 표시 장치 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20240007851A true KR20240007851A (ko) 2024-01-17

Family

ID=89391737

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220084469A KR20240007851A (ko) 2022-07-08 2022-07-08 표시 장치 및 그 제조 방법

Country Status (3)

Country Link
US (1) US20240016012A1 (ko)
KR (1) KR20240007851A (ko)
CN (1) CN117374079A (ko)

Also Published As

Publication number Publication date
US20240016012A1 (en) 2024-01-11
CN117374079A (zh) 2024-01-09

Similar Documents

Publication Publication Date Title
KR102565936B1 (ko) 표시 장치
KR102668610B1 (ko) 표시 장치
CN106469745B (zh) 有机发光二极管显示器及其制造方法
US7510891B2 (en) Organic light emitting display device and method of manufacturing the same
US11398543B2 (en) Display device including connective wirings within a display area thereof
CN113013196B (zh) 显示面板和包括该显示面板的显示设备
CN109599422A (zh) 柔性有机发光二极管装置以及其形成方法
KR20210090779A (ko) 표시 장치 및 그 제조 방법
US20240179942A1 (en) Display apparatus
KR20210131508A (ko) 디스플레이 장치
KR20240022052A (ko) 표시 장치
KR20230063918A (ko) 표시 장치 및 그 제조 방법
KR20240007851A (ko) 표시 장치 및 그 제조 방법
KR20220132713A (ko) 표시 장치
KR20230010081A (ko) 표시 장치
KR20220111817A (ko) 표시 장치 및 그 제조 방법
KR20230132662A (ko) 표시 장치
KR20220167831A (ko) 표시 장치 및 그 제조 방법
KR20230045657A (ko) 표시 장치
US11765953B2 (en) Display apparatus including overlapping elements
US20240155874A1 (en) Display device and method of manufacturing display device
KR102548296B1 (ko) 표시 장치용 패턴 적층 구조 및 적층 방법
KR20230095159A (ko) 표시 장치
KR20240040176A (ko) 표시 장치 및 그 제조 방법
KR20240031461A (ko) 표시 장치