KR20240022052A - 표시 장치 - Google Patents

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KR20240022052A
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display device
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additional capacitor
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박준현
김형석
박희진
정민재
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삼성디스플레이 주식회사
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Abstract

본 개시는 표시 장치에 관한 것으로, 일 실시예에 따른 표시 장치는 기판, 상기 기판 위에 위치하는 트랜지스터, 상기 트랜지스터에 연결되어 있는 화소 전극, 상기 트랜지스터와 상기 화소 전극 사이에 연결되어 있는 연장 전극, 상기 연장 전극과 동일한 층에 위치하고, 상기 화소 전극과 중첩하며, 일정한 전압이 인가되는 추가 커패시터 전극, 상기 화소 전극 위에 위치하는 발광층, 및 상기 발광층 위에 위치하는 공통 전극을 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 개시는 표시 장치에 관한 것이다.
표시 장치는 화면을 표시하는 장치로서, 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Diode, OLED) 등이 있다. 이러한 표시 장치는 휴대 전화, 내비게이션, 디지털 사진기, 전자 북, 휴대용 게임기, 또는 각종 단말기 등과 같이 다양한 전자 기기들에 사용되고 있다.
유기 발광 표시 장치는 두 개의 전극과 그 사이에 위치하는 유기 발광층을 포함하며, 하나의 전극으로부터 주입된 전자(electron)와 다른 전극으로부터 주입된 정공(hole)이 유기 발광층에서 결합하여 여기자(exciton)를 형성한다. 여기자가 여기 상태(exited state)로부터 기저 상태(ground state)로 변하면서 에너지를 방출하여 발광한다.
이러한 유기 발광 표시 장치는 자발광 소자인 유기 발광 다이오드를 포함하는 복수의 화소를 포함하며, 각 화소에는 유기 발광 다이오드를 구동하기 위한 복수의 트랜지스터 및 적어도 하나의 커패시터(Capacitor)가 형성되어 있다. 복수의 트랜지스터는 스위칭 트랜지스터 및 구동 트랜지스터를 포함할 수 있다.
실시예들은 각 화소가 추가적인 커패시터를 포함하도록 하여 안정적인 구동이 이루어지는 표시 장치를 제공하기 위한 것이다.
일 실시예에 따른 표시 장치는 기판, 상기 기판 위에 위치하는 트랜지스터, 상기 트랜지스터에 연결되어 있는 화소 전극, 상기 트랜지스터와 상기 화소 전극 사이에 연결되어 있는 연장 전극, 상기 연장 전극과 동일한 층에 위치하고, 상기 화소 전극과 중첩하며, 일정한 전압이 인가되는 추가 커패시터 전극, 상기 화소 전극 위에 위치하는 발광층, 및 상기 발광층 위에 위치하는 공통 전극을 포함한다.
상기 연장 전극 및 상기 추가 커패시터 전극은 투명 전도성 산화물을 포함할 수 있다.
상기 추가 커패시터 전극은 구동 전압이 인가되는 구동 전압선에 연결될 수 있다.
상기 트랜지스터는 상기 기판 위에 위치하는 제1 게이트 전극, 상기 제1 게이트 전극과 중첩하고, 제1 영역, 채널, 및 제2 영역을 포함하는 반도체, 상기 반도체의 채널과 중첩하는 제2 게이트 전극, 상기 반도체의 제1 영역과 연결되어 있는 소스 전극, 및 상기 반도체의 제2 영역과 연결되어 있는 드레인 전극을 포함하고, 상기 화소 전극은 상기 드레인 전극에 연결될 수 있다.
상기 드레인 전극은 상기 제2 게이트 전극과 연결될 수 있다.
상기 구동 전압선은 상기 소스 전극 및 상기 드레인 전극과 동일한 층에 위치할 수 있다.
일 실시예에 따른 표시 장치는 상기 반도체와 동일한 층에 위치하는 제1 유지 전극, 및 상기 제1 게이트 전극과 동일한 층에 위치하고, 상기 제1 유지 전극과 중첩하는 제2 유지 전극을 더 포함할 수 있다.
상기 제1 유지 전극은 상기 구동 전압선과 중첩할 수 있다.
상기 반도체는 산화물 반도체 물질을 포함할 수 있다.
상기 기판은 표시 영역 및 상기 표시 영역에 인접한 주변 영역을 포함하고, 상기 표시 영역은 제1 표시 영역, 상기 제1 표시 영역의 외측에 위치하는 제2 표시 영역, 및 상기 제1 표시 영역의 내측에 위치하는 제3 표시 영역을 포함할 수 있다.
상기 제1 표시 영역에서 상기 트랜지스터는 상기 연장 전극을 통해 하나의 화소 전극과 연결되어 있고, 상기 제2 표시 영역 및 상기 제3 표시 영역에서 상기 트랜지스터는 상기 연장 전극을 통해 복수의 화소 전극과 연결될 수 있다.
일 실시예에 따른 표시 장치는 상기 제2 표시 영역에 위치하는 구동 회로부를 더 포함하고, 상기 제2 표시 영역에 위치하는 복수의 화소 전극 중 적어도 일부는 상기 구동 회로부와 중첩할 수 있다.
일 실시예에 따른 표시 장치는 상기 제3 표시 영역에 위치하는 전자 모듈을 더 포함하고, 상기 제3 표시 영역에 위치하는 복수의 화소 전극 중 적어도 일부는 상기 전자 모듈과 중첩할 수 있다.
상기 화소 전극은 적색을 표시하는 적색 화소의 화소 전극, 녹색을 표시하는 녹색 화소의 화소 전극, 및 청색을 표시하는 청색 화소의 화소 전극을 포함할 수 있다.
상기 추가 커패시터 전극은 상기 적색 화소의 화소 전극의 전체, 상기 녹색 화소의 화소 전극의 전체, 및 상기 청색 화소의 화소 전극의 전체와 중첩할 수 있다.
상기 추가 커패시터 전극은 상기 적색 화소의 화소 전극, 상기 녹색 화소의 화소 전극, 및 상기 청색 화소의 화소 전극의 적어도 일부와 중첩하지 않을 수 있다.
상기 추가 커패시터 전극과 상기 적색 화소의 화소 전극의 중첩 비율, 상기 추가 커패시터 전극과 상기 녹색 화소의 화소 전극의 중첩 비율, 및 상기 추가 커패시터 전극과 상기 청색 화소의 화소 전극의 중첩 비율은 상이할 수 있다.
일 실시예에 따른 표시 장치는 데이터 전압이 인가되는 데이터선을 더 포함하고, 상기 청색 화소의 화소 전극은 상기 데이터선과 중첩하는 개구부를 포함하고, 상기 추가 커패시터 전극은 상기 데이터선과 중첩하는 개구부를 포함할 수 있다.
복수의 화소 각각이 상기 연장 전극을 포함하고, 상기 복수의 화소 중 제1 화소의 연장 전극과 제2 화소의 연장 전극은 서로 다른 층에 위치할 수 있다.
상기 복수의 화소 각각이 상기 추가 커패시터 전극을 포함하고, 상기 제1 화소의 추가 커패시터 전극과 상기 제2 화소의 추가 커패시터 전극은 서로 다른 층에 위치할 수 있다.
실시예들에 따르면, 표시 장치의 각 화소가 추가적인 커패시터를 포함하도록 하여 안정적인 구동이 이루어지도록 할 수 있다.
도 1은 일 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이다.
도 2는 도 1의 II-II선을 따라 나타낸 단면도이다.
도 3은 일 실시예에 따른 표시 장치의 한 화소의 회로도이다.
도 4는 일 실시예에 따른 표시 장치의 제1 표시 영역에 위치하는 화소를 개략적으로 나타낸 도면이다.
도 5는 일 실시예에 따른 표시 장치의 제1 표시 영역에 위치하는 화소를 나타낸 단면도이다.
도 6은 일 실시예에 따른 표시 장치의 제2 표시 영역에 위치하는 화소를 개략적으로 나타낸 도면이다.
도 7은 일 실시예에 따른 표시 장치의 제2 표시 영역에 위치하는 화소를 나타낸 단면도이다.
도 8은 일 실시예에 따른 표시 장치의 제3 표시 영역에 위치하는 화소를 개략적으로 나타낸 도면이다.
도 9는 일 실시예에 따른 표시 장치의 제3 표시 영역에 위치하는 화소를 나타낸 단면도이다.
도 10 내지 도 15는 일 실시예에 따른 표시 장치의 일부 구성 요소를 나타낸 평면도이다.
도 16 및 도 17은 일 실시예에 따른 표시 장치를 나타낸 단면도이다.
도 18은 일 실시예에 따른 표시 장치를 나타낸 단면도이다.
도 19는 일 실시예에 따른 표시 장치의 한 화소의 회로도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
먼저, 도 1 및 도 2를 참조하여 일 실시예에 따른 표시 장치에 대해 설명하면 다음과 같다.
도 1은 일 실시예에 따른 표시 장치를 개략적으로 나타낸 평면도이고, 도 2는 도 1의 II-II선을 따라 나타낸 단면도이다.
도 1 및 도 2에 도시된 바와 같이, 일 실시예에 따른 표시 장치는 기판(110) 및 기판(110) 위에 위치하는 발광 소자(ED)를 포함한다.
기판(110)은 표시 영역(DA) 및 표시 영역(DA)에 인접한 주변 영역(PA)을 포함한다.
표시 영역(DA)은 표시 장치의 중심부에 위치할 수 있고, 대략 사각 형상으로 이루어질 수 있으며, 각 코너부는 라운드 형상을 가질 수 있다. 다만, 표시 영역(DA)의 형상 및 코너부의 형상은 이에 한정되지 않으며, 다양하게 변경될 수 있다. 표시 영역(DA)은 제1 표시 영역(DA1), 제2 표시 영역(DA2), 및 제3 표시 영역(DA3)을 포함할 수 있다. 제1 표시 영역(DA1)은 표시 영역(DA)의 중심부에 위치할 수 있다. 제2 표시 영역(DA2)은 제1 표시 영역(DA1)에 인접하도록 위치하고, 제1 표시 영역(DA1)의 외측에 위치할 수 있다. 제2 표시 영역(DA2)은 제1 표시 영역(DA1)의 양측, 예를 들면 좌측 및 우측에 위치할 수 있다. 다만, 이는 하나의 예시에 불과하며, 제1 표시 영역(DA1)과 제2 표시 영역(DA2)의 위치는 다양하게 변경될 수 있다. 예를 들면, 제1 표시 영역(DA1)이 대략 사각형상으로 이루어질 수 있고, 제2 표시 영역(DA2)이 제1 표시 영역(DA1)의 4개의 모서리를 모두 둘러싸도록 위치할 수도 있다. 제3 표시 영역(DA3)은 제1 표시 영역(DA1)의 내에 위치할 수 있다. 즉, 제3 표시 영역(DA3)은 제1 표시 영역(DA1)에 의해 둘러싸여 있을 수 있다. 예를 들면, 제3 표시 영역(DA3)은 제1 표시 영역(DA1)의 상측 가장자리에 인접하고, 제1 표시 영역(DA1)의 좌측 가장자리와 우측 가장자리 사이의 중심에 위치할 수 있다. 다만, 이는 하나의 예시에 불과하며, 제3 표시 영역(DA3)의 위치는 다양하게 변경될 수 있다. 예를 들면, 제3 표시 영역(DA3)은 제1 표시 영역(DA1)의 상측 가장자리에 인접하고, 좌측 가장자리에 인접하도록 위치할 수 있다.
주변 영역(PA)은 표시 영역(DA)을 둘러싸는 형태로 이루어질 수 있다. 주변 영역(PA)은 영상이 표시되지 않는 영역으로서, 표시 장치의 외곽부에 위치할 수 있다.
발광 소자(ED)는 기판(110)의 표시 영역(DA) 위에 위치할 수 있다. 발광 소자(ED)는 소정의 광을 방출할 수 있다. 예를 들면, 발광 소자(ED)는 적색, 녹색, 청색 또는 백색 등의 광을 방출할 수 있다. 표시 장치는 발광 소자(ED)들로부터 방출되는 광을 통해 소정의 영상을 표시할 수 있다. 발광 소자(ED)는 제1 표시 영역(DA1)에 위치하는 제1 발광 소자(ED1), 제2 표시 영역(DA2)에 위치하는 제2 발광 소자(ED2), 및 제3 표시 영역(DA3)에 위치하는 제3 발광 소자(ED3)를 포함할 수 있다. 일 실시예에 따른 표시 장치는 복수의 제1 발광 소자(ED1), 복수의 제2 발광 소자(ED2), 및 복수의 제3 발광 소자(ED3)를 포함할 수 있다. 제1 표시 영역(DA1)에 복수의 제1 발광 소자(ED1)가 행 방향 및 열 방향을 따라 배치될 수 있고, 제2 표시 영역(DA2)에 복수의 제2 발광 소자(ED2)가 행 방향 및 열 방향을 따라 배치될 수 있으며, 제3 표시 영역(DA3)에 복수의 제3 발광 소자(ED3)가 행 방향 및 열 방향을 따라 배치될 수 있다. 제1 발광 소자(ED1)의 크기, 제2 발광 소자(ED2)의 크기, 제3 발광 소자(ED3)의 크기는 동일하거나 상이할 수 있다. 예를 들면, 제2 발광 소자(ED2) 및 제3 발광 소자(ED3)의 크기가 제1 발광 소자(ED1)의 크기보다 클 수 있다. 단위 면적당 제1 발광 소자(ED1)의 개수, 단위 면적당 제2 발광 소자(ED2)의 개수, 및 단위 면적당 제3 발광 소자(ED3)의 개수는 동일하거나 상이할 수 있다. 예를 들면, 단위 면적당 제2 발광 소자(ED2)의 개수, 단위 면적당 제3 발광 소자(ED3)의 개수는 단위 면적당 제1 발광 소자(ED1)의 개수보다 적을 수 있다. 제1 표시 영역(DA1)의 해상도, 제2 표시 영역(DA2)의 해상도, 및 제3 표시 영역(DA3)의 해상도는 동일하거나 상이할 수 있다. 예를 들면, 제1 표시 영역(DA1)의 해상도가 제2 표시 영역(DA2)의 해상도, 제3 표시 영역(DA3)의 해상도보다 높을 수 있다. 이러한 제1 발광 소자(ED1), 제2 발광 소자(ED2), 및 제3 발광 소자(ED3)의 배치 형태, 크기, 제1 표시 영역(DA1)과 제2 표시 영역(DA2)의 해상도 등은 이에 한정되는 것은 아니며, 다양하게 변경될 수 있다.
일 실시예에 따른 표시 장치는 기판(110) 위에 위치하는 화소 회로부(PC1, PC2, PC3)를 더 포함할 수 있다. 화소 회로부(PC1, PC2, PC3)는 제1 화소 회로부(PC1), 제2 화소 회로부(PC2), 및 제3 화소 회로부(PC3)를 포함할 수 있다. 일 실시예에 의한 표시 장치는 복수의 제1 화소 회로부(PC1), 복수의 제2 화소 회로부(PC2), 및 복수의 제3 화소 회로부(PC3)를 포함할 수 있다. 제1 화소 회로부(PC1)는 실질적으로 복수의 제1 화소 회로부(PC1)가 행 방향 및 열 방향을 따라 배치된 영역을 나타낸 것이고, 제2 화소 회로부(PC2)는 실질적으로 복수의 제2 화소 회로부(PC2)가 행 방향 및 열 방향을 따라 배치된 영역을 나타낸 것이며, 제3 화소 회로부(PC3)는 실질적으로 복수의 제3 화소 회로부(PC3)가 행 방향 및 열 방향을 따라 배치된 영역을 나타낸 것이다. 복수의 화소 회로부(PC1, PC2, PC3)의 배열 형태는 특별히 한정되는 것은 아니며, 다양한 형태로 배열될 수 있다. 제1 화소 회로부(PC1)는 제1 표시 영역(DA1)에 위치할 수 있고, 제2 화소 회로부(PC2)는 제2 표시 영역(DA2)에 위치할 수 있으며, 제3 화소 회로부(PC3)는 제3 표시 영역(DA3)에 위치할 수 있다. 각각의 화소 회로부(PC1, PC2, PC3)는 적어도 하나의 발광 소자(ED1, ED2, ED3)와 연결될 수 있다. 제1 화소 회로부(PC1)는 제1 발광 소자(ED1)와 연결될 수 있고, 제2 화소 회로부(PC2)는 제2 발광 소자(ED2)와 연결될 수 있으며, 제3 화소 회로부(PC3)는 제3 발광 소자(ED3)와 연결될 수 있다. 하나의 제1 화소 회로부(PC1)의 크기, 하나의 제2 화소 회로부(PC2)의 크기, 및 하나의 제3 화소 회로부(PC3)의 크기는 동일하거나 상이할 수 있다. 예를 들면, 하나의 제2 화소 회로부(PC2)의 크기, 하나의 제3 화소 회로부(PC3)의 크기가 하나의 제1 화소 회로부(PC1)의 크기보다 클 수 있다. 또한, 제1 화소 회로부(PC1)의 구조, 제2 화소 회로부(PC2)의 구조, 및 제3 화소 회로부(PC3)의 구조는 상이할 수 있다.
제3 화소 회로부(PC3)는 제3 표시 영역(DA3)의 가장자리에 위치할 수 있다. 제3 화소 회로부(PC3)는 제1 표시 영역(DA1)과 인접하도록 위치할 수 있다. 경우에 따라 제3 화소 회로부(PC3)는 제1 표시 영역(DA1)에 위치할 수도 있다. 이때, 제3 화소 회로부(PC3)는 제3 표시 영역(DA3)과 인접하도록 제1 표시 영역(DA1)의 가장자리에 위치하게 된다. 제3 표시 영역(DA3)은 투과 영역(TMR)을 포함할 수 있다. 투과 영역(TMR)은 제3 표시 영역(DA3)의 중심부에 위치할 수 있다. 투과 영역(TMR)과 중첩하는 부분에 다양한 전자 모듈이 위치할 수 있다. 예를 들면, 전자 모듈은 카메라, 스피커, 광이나 열 등의 감지 센서일 수 있다. 제3 화소 회로부(PC3)는 이러한 전자 모듈과는 중첩하지 않을 수 있다. 즉, 제3 화소 회로부(PC3)는 투과 영역(TMR)에는 위치하지 않을 수 있다. 제3 화소 회로부(PC3)에 연결되어 있는 제3 발광 소자(ED3)는 투과 영역(TMR)에도 위치할 수 있다.
일 실시예에 의한 표시 장치는 기판(110) 위에 위치하는 구동 회로부(DR)를 더 포함할 수 있다. 구동 회로부(DR)는 복수의 구동부 및 신호 배선들을 포함할 수 있다. 예를 들면, 구동 회로부(DR)는 스캔 구동부, 데이터 구동부, 구동 전압 공급선, 공통 전압 공급선 및 이들과 연결되는 신호 전달 배선 등을 포함할 수 있다. 스캔 구동부는 스캔 신호를 생성하여 스캔선을 통해 화소 회로부(PC1, PC2, PC3)에 전달한다. 데이터 구동부는 데이터 신호를 생성하여 데이터선을 통해 화소 회로부(PC1, PC2, PC3)에 전달한다. 구동 전압 공급선은 구동 전압을 화소 회로부(PC1, PC2, PC3)에 전달한다. 공통 전압 공급선은 공통 전압을 발광 소자(ED1, ED2, ED3)의 일 전극에 전달한다. 구동 회로부(DR)의 적어도 일부는 제2 표시 영역(DA2)에 위치할 수 있고, 나머지 일부는 주변 영역(PA)에 위치할 수 있다.
제1 표시 영역(DA1)에서 제1 화소 회로부(PC1)는 제1 화소 회로부(PC1) 위에 배치되는 제1 발광 소자(ED1)와 전기적으로 연결될 수 있다. 이때, 제1 발광 소자(ED1)의 발광 영역은 자신과 연결되어 있는 제1 화소 회로부(PC1)와 중첩할 수 있다. 제1 표시 영역(DA1)은 제1 발광 소자(ED1)에 의해 광이 방출되는 영역이다.
제2 표시 영역(DA2)에서 제2 화소 회로부(PC2)는 소정 간격 떨어져 있는 제2 발광 소자(ED2)와 전기적으로 연결될 수 있다. 이때, 제2 발광 소자(ED2)의 발광 영역은 자신과 연결되어 있는 제2 화소 회로부(PC2)와 중첩하지 않을 수 있다. 제2 발광 소자(ED2)의 발광 영역은 구동 회로부(DR)와 중첩할 수도 있다. 일부 제2 발광 소자(ED2)의 발광 영역은 자신과 연결되어 있는 제2 화소 회로부(PC2)와 중첩할 수도 있다. 제2 표시 영역(DA2)은 제2 발광 소자(ED2)에 의해 광이 방출되는 영역이다.
제3 표시 영역(DA3)에서 제3 화소 회로부(PC3)는 소정 간격 떨어져 있는 제3 발광 소자(ED3)와 전기적으로 연결될 수 있다. 이때, 제3 발광 소자(ED3)의 발광 영역은 자신과 연결되어 있는 제3 화소 회로부(PC3)와 중첩하지 않을 수 있다. 제3 발광 소자(ED3)의 발광 영역은 투과 영역(TMR)과 중첩할 수도 있다. 일부 제3 발광 소자(ED3)의 발광 영역은 자신과 연결되어 있는 제3 화소 회로부(PC3)와 중첩할 수도 있다. 제3 표시 영역(DA3)은 제3 발광 소자(ED3)에 의해 광이 방출되는 영역이다.
이하에서는 도 3을 참조하여 일 실시예에 따른 표시 장치의 한 화소에 대하여 설명한다.
도 3은 일 실시예에 따른 표시 장치의 한 화소의 회로도이다.
도 3에 도시된 바와 같이, 일 실시예에 따른 표시 장치는 영상을 표시할 수 있는 복수의 화소(PX) 및 복수의 신호선(127, 128, 151, 152, 153, 155, 171, 172)을 포함한다. 하나의 화소(PX)는 복수의 신호선(127, 128, 151, 152, 153, 155, 171, 172)에 연결되어 있는 복수의 트랜지스터(T1, T2, T3, T4, T5), 유지 커패시터(Cst), 홀드 커패시터(Chold), 추가 커패시터(Cadd), 및 발광 다이오드(LED)를 포함한다. 여기서, 발광 다이오드(LED)를 제외한 트랜지스터 및 커패시터가 화소 회로부를 구성할 수 있다. 하나의 화소(PX)는 화소 회로부 및 발광 소자를 포함할 수 있다.
복수의 트랜지스터(T1, T2, T3, T4, T5)는 모두 n형 트랜지스터로 이루어질 수 있다. n형 트랜지스터는 게이트 전극의 전압이 상대적으로 고전압이 인가될 때 턴 온되는 트랜지스터일 수 있다. 복수의 트랜지스터(T1, T2, T3, T4, T5)는 산화물 반도체를 포함하는 산화물 트랜지스터로 이루어질 수 있다.
하나의 화소(PX)에는 복수의 배선(127, 128, 151, 152, 153, 155, 171, 172)이 연결되어 있다. 복수의 배선은 기준 전압선(127), 초기화 전압선(128), 제1 스캔선(151), 제2 스캔선(152), 제1 제어선(153), 발광 제어선(155), 데이터선(171), 및 구동 전압선(172)을 포함한다. 추가적으로, 발광 다이오드(LED)의 일측에는 구동 저전압(ELVSS)을 전달하는 공통 전압선이 연결될 수 있다.
제1 스캔선(151)은 제1 스캔 신호(GW)를 제2 트랜지스터(T2)에 전달하고, 제2 스캔선(152)은 제2 스캔 신호(GR)를 제3 트랜지스터(T3)에 전달한다. 제1 제어선(153)은 제1 제어 신호(GI)를 제4 트랜지스터(T4)에 전달하고, 발광 제어선(155)은 발광 제어 신호(EM)를 제5 트랜지스터(T5)에 전달한다.
데이터선(171)은 데이터 구동부(도시되지 않음)에서 생성되는 데이터 전압(Vdata)을 전달하는 배선으로 이에 따라 발광 다이오드(LED)에 전달되는 발광 전류의 크기가 변하여 발광 다이오드(LED)가 발광하는 휘도도 변할 수 있다. 구동 전압선(172)은 구동 전압(ELVDD)을 전달할 수 있다. 기준 전압선(127)은 기준 전압(VREF)을 전달하고, 초기화 전압선(128)은 초기화 전압(VINT)을 전달할 수 있다. 구동 전압(ELVDD), 기준 전압(VREF), 초기화 전압(VINT)은 실질적으로 일정한 전압일 수 있다.
구동 트랜지스터(T1; 제1 트랜지스터라고도 함)는 n형 트랜지스터로, 반도체층으로는 산화물 반도체를 가진다. 구동 트랜지스터(T1)의 제1 게이트 전극의 전압(즉, 유지 커패시터(Cst)에 저장된 전압)의 크기에 따라서 발광 다이오드(LED)의 일 전극(애노드)으로 출력되는 발광 전류의 크기를 조절하는 트랜지스터이다. 발광 다이오드(LED)의 일 전극으로 출력되는 발광 전류의 크기에 따라서 발광 다이오드(LED)의 밝기가 조절되므로 화소에 인가되는 데이터 전압(Vdata)에 따라서 발광 다이오드(LED)의 발광 휘도를 조절할 수 있다. 이를 위하여 구동 트랜지스터(T1)의 제1 전극은 구동 전압(ELVDD)을 인가받을 수 있도록 배치되어, 제5 트랜지스터(T5)를 경유하여 구동 전압선(172)과 연결되어 있다. 한편, 구동 트랜지스터(T1)의 제2 전극은 발광 다이오드(LED)로 발광 전류를 출력하며, 발광 다이오드(LED)의 일 전극과 연결되어 있다. 데이터 전압(Vdata)은 제2 트랜지스터(T2)를 통하여 구동 트랜지스터(T1)의 제1 게이트 전극으로 인가될 수 있다. 한편, 구동 트랜지스터(T1)의 제1 게이트 전극은 유지 커패시터(Cst)의 일단(이하 '제2 유지 전극'이라고 함)과 연결되어 있다. 이에 유지 커패시터(Cst)에 저장된 전압에 따라서 구동 트랜지스터(T1)의 제1 게이트 전극의 전압이 변하고, 그에 따라 구동 트랜지스터(T1)가 출력하는 발광 전류가 변경된다. 유지 커패시터(Cst)는 한 프레임 동안 구동 트랜지스터(T1)의 제1 게이트 전극의 전압을 일정하게 유지시키는 역할을 한다. 한편, 구동 트랜지스터(T1)의 제1 게이트 전극은 제3 트랜지스터(T3)와도 연결되어 기준 전압(VREF)을 전달받아 초기화 될 수 있다. 구동 트랜지스터(T1)는 듀얼 게이트 구조를 가질 수 있으며, 반도체층에 위치하는 채널과 중첩하는 제2 게이트 전극을 더 포함할 수 있다. 제2 게이트 전극은 구동 트랜지스터(T1)의 제2 전극, 발광 다이오드(LED)의 일 전극(애노드), 유지 커패시터(Cst)의 타단(이하 '제1 유지 전극'이라고 함), 및 제4 트랜지스터(T4)의 제2 전극과도 연결되어 있다. 구동 트랜지스터(T2)의 제2 게이트 전극은 발광 다이오드(LED)의 일 전극(애노드)과 연결되어 있어 발광 구간에 구동 트랜지스터(T1)의 특성이 변동되지 않고 유지될 수 있도록 한다.
제2 트랜지스터(T2)는 n형 트랜지스터로, 반도체층으로는 산화물 반도체를 가진다. 제2 트랜지스터(T2)는 데이터 전압(Vdata)을 화소내로 받아들이는 트랜지스터이다. 제2 트랜지스터(T2)는 듀얼 게이트 구조를 가질 수 있다. 제2 트랜지스터(T2)의 제1 게이트 전극 및 제2 게이트 전극은 제1 스캔선(151)과 연결되어 제1 스캔 신호(GW)를 인가받을 수 있다. 제2 트랜지스터(T2)의 제1 전극은 데이터선(171)과 연결되어 있으며, 제2 트랜지스터(T2)의 제2 전극은 구동 트랜지스터(T1)의 제1 게이트 전극, 제3 트랜지스터(T3)의 제2 전극, 및 유지 커패시터(Cst)의 제2 유지 전극과 연결되어 있다. 제1 스캔선(151)을 통해 전달되는 제1 스캔 신호(GW) 중 정극성의 전압에 의하여 제2 트랜지스터(T2)가 턴 온 되면, 데이터선(171)을 통해 전달되는 데이터 전압(Vdata)이 구동 트랜지스터(T1)의 구동 게이트 전극으로 전달되며, 이때, 유지 커패시터(Cst)의 제2 유지 전극에서 데이터 전압(Vdata)이 저장된다.
제3 트랜지스터(T3)는 n형 트랜지스터로, 반도체층으로는 산화물 반도체를 가진다. 제3 트랜지스터(T3)는 구동 트랜지스터(T1)의 제1 게이트 전극 및 유지 커패시터(Cst)의 제2 유지 전극에 기준 전압(VREF)을 전달하는 역할을 한다. 제3 트랜지스터(T3)는 듀얼 게이트 구조를 가질 수 있다. 제3 트랜지스터(T3)의 제1 게이트 전극 및 제2 게이트 전극은 제2 스캔선(152)과 연결되어 제2 스캔 신호(GR)를 인가받을 수 있다. 제3 트랜지스터(T3)의 제1 전극은 기준 전압선(127)과 연결되어 있다. 제3 트랜지스터(T3)의 제2 전극은 유지 커패시터(Cst)의 제2 유지 전극, 구동 트랜지스터(T1)의 구동 게이트 전극, 및 제2 트랜지스터(T2)의 제2 전극에 연결되어 있다. 제3 트랜지스터(T3)는 제2 스캔선(152)을 통해 전달받은 제2 스캔 신호(GR) 중 정극성의 전압에 의하여 턴 온 되며, 이 때, 기준 전압(VREF)을 구동 트랜지스터(T1)의 게이트 전극 및 유지 커패시터(Cst)의 제2 유지 전극에 전달한다.
제4 트랜지스터(T4)는 n형 트랜지스터로, 반도체층으로는 산화물 반도체를 가진다. 제4 트랜지스터(T4)는 발광 다이오드(LED)의 일 전극(애노드)을 초기화시키는 초기화 트랜지스터일 수 있다. 제4 트랜지스터(T4)는 발광 다이오드(LED)의 일 전극(애노드)을 초기화시킬 때, 구동 트랜지스터(T1)의 제2 게이트 전극 및 유지 커패시터(Cst)의 제1 유지 전극도 초기화 시킬 수 있다. 제4 트랜지스터(T4)는 듀얼 게이트 구조를 가질 수 있다. 제4 트랜지스터(T4)의 제1 게이트 전극 및 제2 게이트 전극은 제1 제어선(153)과 연결되어 제1 제어 신호(GI)를 인가받을 수 있다. 제4 트랜지스터(T4)의 제2 전극은 발광 다이오드(LED)의 일 전극, 구동 트랜지스터(T1)의 제2 게이트 전극, 및 유지 커패시터(Cst)의 제1 유지 전극과 연결되어 있으며, 제4 트랜지스터(T4)의 제1 전극은 초기화 전압선(128)과 연결되어 있다. 제1 제어선(153)에 인가되는 제1 제어 신호(GI) 중 정극성의 전압에 의해 제4 트랜지스터(T4)가 턴 온 되면 초기화 전압(VINT)이 발광 다이오드(LED)의 일 전극, 구동 트랜지스터(T1)의 중첩 전극(제2 구동 게이트 전극), 및 유지 커패시터(Cst)의 제1 유지 전극으로 인가되어 초기화된다.
제5 트랜지스터(T5)는 n형 트랜지스터로, 반도체층으로는 산화물 반도체를 가진다. 제5 트랜지스터(T5)는 구동 전압(ELVDD)을 구동 트랜지스터(T1)에 전달하는 역할을 한다. 제5 트랜지스터(T5)는 듀얼 게이트 구조를 가질 수 있다. 제5 트랜지스터(T5)의 제1 게이트 전극 및 제2 게이트 전극은 발광 제어선(155)과 연결되어 발광 제어 신호(EM)를 인가받을 수 있다. 제5 트랜지스터(T5)의 제1 전극은 구동 전압선(172)과 연결되어 있으며, 제5 트랜지스터(T5)의 제2 전극은 구동 트랜지스터(T1)의 제1 전극과 연결되어 있다. 발광 제어선(155)에 인가되는 발광 제어 신호(EM) 중 정극성의 전압에 의해 제5 트랜지스터(T5)가 턴 온 되면 구동 전압(ELVDD)이 구동 트랜지스터(T1)의 제1 전극으로 인가된다.
이상에서는 복수의 트랜지스터(T1, T2, T3, T4, T5)가 산화물 반도체를 포함하는 n형 트랜지스터로 이루어지는 것으로 설명하였으나, 이에 한정되는 것은 아니다. 복수의 트랜지스터(T1, T2, T3, T4, T5)가 실리콘 반도체를 포함할 수도 있다.
유지 커패시터(Cst)의 제1 유지 전극은 제4 트랜지스터(T4)의 제2 전극, 구동 트랜지스터(T1)의 제2 게이트 전극 및 제2 전극, 및 발광 다이오드(LED)의 일 전극(애노드)과 연결되며, 제2 유지 전극은 구동 트랜지스터(T1)의 제1 게이트 전극, 제3 트랜지스터(T3)의 제2 전극, 및 제2 트랜지스터(T2)의 제2 전극과 연결되어 있다. 유지 커패시터(Cst)는 한 프레임 동안 구동 트랜지스터(T1)의 구동 게이트 전극의 전압을 일정하게 유지시키는 역할을 한다.
홀드 커패시터(Chold) 및 추가 커패시터(Cadd)의 제1 전극은 구동 전압선(172)과 연결되어 있으며, 홀드 커패시터(Chold) 및 추가 커패시터(Cadd)의 제2 전극은 구동 트랜지스터(T1)의 제2 게이트 전극 및 제2 전극, 발광 다이오드(LED)의 일 전극(애노드), 제4 트랜지스터(T4)의 제2 전극, 및 유지 커패시터(Cst)의 제1 유지 전극과 연결되어 있다. 홀드 커패시터(Chold) 및 추가 커패시터(Cadd)는 구동 트랜지스터(T1)의 제2 게이트 전극 및 발광 다이오드(LED)의 일 전극(애노드)의 전압이 일정하도록 하며, 특히, 발광 구간동안 일정하게 유지시키는 역할을 한다.
일 실시예에 따른 표시 장치의 제1 표시 영역(DA1)에 위치하는 화소(PX), 제2 표시 영역(DA2)에 위치하는 화소(PX), 및 제3 표시 영역(DA3)에 위치하는 화소(PX)는 모두 도 3에서 설명한 화소 회로부의 구조를 가질 수 있다. 다만, 도 3에서 하나의 화소(PX)가 5개의 트랜지스터(T1, T2, T3, T4, T5), 3개의 커패시터(Cst, Chold, Cadd)를 포함하는 것으로 설명하였으나 이에 한정되는 것은 아니며, 다양하게 변경될 수 있다. 일 실시예에 따른 표시 장치의 하나의 화소(PX)가 포함하는 트랜지스터의 수와 커패시터의 수 및 이들의 연결 관계는 다양하게 변경이 가능하다.
이하에서는 도 4 내지 도 9를 참조하여 일 실시예에 따른 표시 장치의 제1 표시 영역(DA1)에 위치하는 화소, 제2 표시 영역(DA2)에 위치하는 화소, 제3 표시 영역(DA3)에 위치하는 화소에 대해 설명한다.
도 4는 일 실시예에 따른 표시 장치의 제1 표시 영역에 위치하는 화소를 개략적으로 나타낸 도면이고, 도 5는 일 실시예에 따른 표시 장치의 제1 표시 영역에 위치하는 화소를 나타낸 단면도이다. 도 6은 일 실시예에 따른 표시 장치의 제2 표시 영역에 위치하는 화소를 개략적으로 나타낸 도면이고, 도 7은 일 실시예에 따른 표시 장치의 제2 표시 영역에 위치하는 화소를 나타낸 단면도이다. 도 8은 일 실시예에 따른 표시 장치의 제3 표시 영역에 위치하는 화소를 개략적으로 나타낸 도면이고, 도 9는 일 실시예에 따른 표시 장치의 제3 표시 영역에 위치하는 화소를 나타낸 단면도이다.
먼저, 도 4 및 도 5에 도시된 바와 같이, 일 실시예에 따른 표시 장치의 제1 표시 영역에 위치하는 화소는 기판(110), 기판(110) 위에 위치하는 제1 화소 회로부(PC1), 및 제1 화소 회로부(PC1)에 연결되어 있는 제1 발광 소자(ED1)를 포함한다. 이때, 하나의 제1 화소 회로부(PC1)는 하나의 제1 발광 소자(ED1)와 연결될 수 있다. 제1 화소 회로부(PC1)는 앞서 설명한 바와 같이 예를 들면 5개의 트랜지스터와 3개의 커패시터를 포함할 수 있다. 도 5는 이들 중 일부 구성 요소인 구동 트랜지스터(T11), 제2 트랜지스터(T12), 유지 커패시터(Cst1), 홀드 커패시터(Chold1) 및 추가 커패시터(Cadd1)의 단면을 도시하고 있다.
기판(110)은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 하나를 포함할 수 있다. 기판(110)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다. 기판(110)은 단층 또는 다층일 수 있다. 기판(110)은 순차적으로 적층된 고분자 수지를 포함하는 적어도 하나의 베이스층과 적어도 하나의 무기층이 교번하여 적층될 수 있다.
기판(110) 위에는 베리어층(112)이 위치할 수 있다. 베리어층(112)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등의 무기 절연 물질을 포함할 수 있다. 베리어층(112)은 상기 물질의 단일층 또는 다층구조일 수 있다. 베리어층(112)은 경우에 따라 생략될 수 있다.
베리어층(112) 위에는 제1 화소 회로부(PC1)의 구동 트랜지스터(T11)의 제1 게이트 전극(1121), 제2 트랜지스터(T12)의 제1 게이트 전극(1122), 및 유지 커패시터(Cst1)의 제2 유지 전극(1129)을 포함하는 제1 도전층이 위치할 수 있다. 구동 트랜지스터(T11)의 제1 게이트 전극(1121)과 유지 커패시터(Cst1)의 제2 유지 전극(1129)은 서로 전기적으로 연결될 수 있다. 또한, 구동 트랜지스터(T11)의 제1 게이트 전극(1121)과 유지 커패시터(Cst1)의 제2 유지 전극(1129)은 직접적으로 연결될 수도 있다. 제1 도전층은 단층 또는 다층 구조를 가질 수 있다. 제1 도전층은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu) 등의 금속 물질을 포함할 수 있다.
제1 도전층 및 베리어층(112) 위에는 버퍼층(111)이 위치할 수 있다. 버퍼층(111)은 단층 또는 다층 구조를 가질 수 있다. 버퍼층(111)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등의 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있다. 버퍼층(111)은 경우에 따라 생략될 수도 있다.
버퍼층(111) 위에는 제1 화소 회로부(PC1)의 구동 트랜지스터(T11)의 반도체(1130), 제2 트랜지스터(T12)의 반도체(1135), 및 유지 커패시터(Cst1)의 제1 유지 전극(1139)을 포함하는 반도체층이 위치할 수 있다. 구동 트랜지스터(T11)의 반도체(1130)는 구동 트랜지스터(T11)의 제1 게이트 전극(1121)과 중첩할 수 있다. 구동 트랜지스터(T11)의 반도체(1130)는 제1 영역(1131), 채널(1132), 및 제2 영역(1133)을 포함할 수 있다. 구동 트랜지스터(T11)의 반도체(1130)의 채널(1132) 양측에 제1 영역(1131) 및 제2 영역(1133)이 각각 위치할 수 있다. 제2 트랜지스터(T12)의 반도체(1135)는 제2 트랜지스터(T12)의 제1 게이트 전극(1122)과 중첩할 수 있다. 제2 트랜지스터(T12)의 반도체(1135)는 제1 영역(1136), 채널(1137), 및 제2 영역(1138)을 포함할 수 있다. 제2 트랜지스터(T12)의 반도체(1135)의 채널(1137) 양측에 제1 영역(1136) 및 제2 영역(1138)이 위치할 수 있다. 유지 커패시터(Cst1)의 제1 유지 전극(1139)은 제2 유지 전극(1129)과 중첩할 수 있다. 제1 유지 전극(1139)은 구동 트랜지스터(T11)의 반도체(1130)의 제2 영역(1133)과 전기적으로 연결될 수 있다. 제1 유지 전극(1139)은 구동 트랜지스터(T11)의 반도체(1130)의 제2 영역(1133)과 직접적으로 연결될 수도 있다.
반도체층은 산화물 반도체로 이루어질 수 있다. 산화물 반도체는 산화 인듐(In), 산화 주석(Sn), 또는 산화 아연(Zn) 등의 1원계금속 산화물, In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물 또는 In-Ga계 산화물 등의 2원계 금속 산화물, In-Ga-Zn계 산화물, In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물,In-Yb-Zn계 산화물 또는 In-Lu-Zn계 산화물 등의 3원계 금속 산화물, 및 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물 또는 In-Hf-Al-Zn계 산화물 등의 4원계 금속 산화물 중 적어도 하나를 포함할 수 있다. 예를 들면, 반도체층은 상기 In-Ga-Zn계 산화물 중 IGZO(Indium-Gallium-Zinc Oxide)를 포함할 수 있다. 다만, 반도체층의 물질은 이에 한정되는 것은 아니며, 비정질 규소 또는 다결정 규소 등으로 이루어질 수도 있다.
반도체층 위에는 게이트 절연막(141)이 위치할 수 있다. 게이트 절연막(141)은 제1 화소 회로부(PC1)의 구동 트랜지스터(T11)의 반도체(1130) 및 제2 트랜지스터(T12)의 반도체(1135) 위에 위치할 수 있다. 게이트 절연막(141)은 구동 트랜지스터(T11)의 반도체(1130)의 채널(1132)과 중첩하고, 제1 영역(1131) 및 제2 영역(1133)과는 중첩하지 않을 수 있다. 게이트 절연막(141)은 제2 트랜지스터(T12)의 반도체(1135)의 채널(1137)과 중첩하고, 제1 영역(1136) 및 제2 영역(1138)과는 중첩하지 않을 수 있다. 다만, 이에 한정되는 것은 아니고, 게이트 절연막(141)이 반도체층 및 버퍼층(111) 위에 전체적으로 형성될 수도 있다. 게이트 절연막(141)은 단층 또는 다층 구조를 가질 수 있다. 게이트 절연막(141)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등의 무기 절연 물질을 포함할 수 있다.
게이트 절연막(141) 위에는 제1 화소 회로부(PC1)의 구동 트랜지스터(T11)의 제2 게이트 전극(1151) 및 제2 트랜지스터(T12)의 제2 게이트 전극(1152)을 포함하는 제2 도전층이 위치할 수 있다. 구동 트랜지스터(T11)의 제2 게이트 전극(1151)은 반도체(1130)의 채널(1132)과 중첩할 수 있다. 제2 트랜지스터(T12)의 제2 게이트 전극(1152)은 반도체(1135)의 채널(1137)과 중첩할 수 있다. 제2 도전층은 단층 또는 다층 구조를 가질 수 있다. 제2 도전층은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu) 등의 금속 물질을 포함할 수 있다.
제2 도전층을 형성한 후 도핑 공정 또는 플라즈마 처리를 진행할 수 있다. 제2 도전층에 의해 가려진 반도체층의 부분은 도핑이나 플라즈마 처리가 되지 않고, 제2 도전층에 의해 덮여 있지 않은 반도체층의 부분은 도핑되거나 플라즈마 처리가 되어 도전체와 동일한 특성을 가질 수 있다. 즉, 구동 트랜지스터(T11)의 반도체(1130)의 제1 영역(1131) 및 제2 영역(1133), 제2 트랜지스터(T12)의 반도체(1135)의 제1 영역(1136) 및 제2 영역(1138), 제1 유지 전극(1139)은 도전성을 가질 수 있다. 반도체층의 도핑 공정은 n형 도펀트로 진행할 수 있으며, 제1 화소 회로부(PC1)에 포함되어 있는 트랜지스터들은 n형 트랜지스터 특성을 가질 수 있다.
제2 도전층, 반도체층, 및 버퍼층(111) 위에는 제1 층간 절연막(160)이 위치할 수 있다. 제1 층간 절연막(160) 위에는 제2 층간 절연막(162)이 위치할 수 있다. 제1 층간 절연막(160) 및 제2 층간 절연막(162)은 단층 또는 다층 구조를 가질 수 있다. 제1 층간 절연막(160) 및 제2 층간 절연막(162)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등의 무기 절연 물질 또는 유기 절연 물질을 포함할 수 있다. 예를 들면, 제1 층간 절연막(160)은 무기 절연 물질로 이루어지고, 제2 층간 절연막(162)은 유기 절연 물질로 이루어질 수 있다. 경우에 따라 제1 층간 절연막(160) 및 제2 층간 절연막(162) 중 적어도 어느 하나는 생략될 수 있다.
제2 층간 절연막(162) 위에는 제1 화소 회로부(PC1)의 구동 트랜지스터(T11)의 소스 전극(1173) 및 드레인 전극(1175), 제1 연결 전극(1176), 제2 연결 전극(1177), 데이터선(171), 및 구동 전압선(172)을 포함하는 제3 도전층이 위치할 수 있다.
구동 트랜지스터(T11)의 소스 전극(1173)은 제1 및 제2 층간 절연막(160, 162)에 형성되어 있는 개구부를 통해 반도체(1130)의 제1 영역(1131)과 연결될 수 있다. 구동 트랜지스터(T11)의 드레인 전극(1175)은 제1 및 제2 층간 절연막(160, 162)에 형성되어 있는 개구부를 통해 반도체(1130)의 제2 영역(1133)과 연결될 수 있고, 제2 게이트 전극(1151)과도 연결될 수 있다. 제1 연결 전극(1176)은 제1 및 제2 층간 절연막(160, 162), 버퍼층(111)에 형성되어 있는 개구부를 통해 구동 트랜지스터(T11)의 제1 게이트 전극(1121)과 연결될 수 있다. 도시는 생략되었으나, 제1 연결 전극(1176)은 제2 트랜지스터(T12)의 반도체(1135)의 제2 영역(1138)과 전기적으로 연결될 수 있다. 따라서, 구동 트랜지스터(T11)의 제1 게이트 전극(1121)과 제2 트랜지스터(T12)의 반도체(1135)의 제2 영역(1138)이 제1 연결 전극(1176)에 의해 연결될 수 있다.
제2 연결 전극(1177)은 제1 및 제2 층간 절연막(160, 162), 버퍼층(111)에 형성되어 있는 개구부를 통해 제2 트랜지스터(T12)의 제1 게이트 전극(1122)과 연결될 수 있고, 제1 및 제2 층간 절연막(160, 162)에 형성되어 있는 개구부를 통해 제2 트랜지스터(T12)의 제2 게이트 전극(1152)과 연결될 수 있다. 따라서, 제2 트랜지스터(T12)의 제1 게이트 전극(1122)과 제2 게이트 전극(1152)이 제2 연결 전극(1177)에 의해 연결될 수 있다. 데이터선(171)은 제1 및 제2 층간 절연막(160, 162)에 형성되어 있는 개구부를 통해 제2 트랜지스터(T12)의 반도체(1135)의 제1 영역(1136)과 연결될 수 있다.
구동 전압선(172)은 유지 커패시터(Cst1)의 제1 유지 전극(1139)과 중첩할 수 있다. 구동 전압(ELVDD)이 인가되는 구동 전압선(172)과 제1 유지 전극(1139)이 중첩하여 홀드 커패시터(Chold1)를 구성할 수 있다. 이때, 구동 전압선(172)이 홀드 커패시터(Chold1)의 제1 전극이고, 제1 유지 전극(1139)이 홀드 커패시터(Chold1)의 제2 전극일 수 있다. 본 실시예에서 구동 전압선(172)은 제3 도전층에 위치하는 것으로 설명하였으나, 이에 한정되는 것은 아니다. 구동 전압선(172)은 다른 층에 위치할 수도 있으며, 예를 들면, 제2 도전층에 위치할 수 있다.
제3 도전층은 단층 또는 다층 구조를 가질 수 있다. 제3 도전층은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu) 등의 금속 물질을 포함할 수 있다. 제3 도전층은 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속(refractory metal) 또는 이들의 합금을 포함하는 하부막, 비저항이 낮은 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속을 포함하는 중간막, 몰리브덴, 크롬, 탄탈륨 및 티타늄 등 내화성 금속을 포함하는 상부막을 포함하는 삼중막 구조를 가질 수 있다.
제3 도전층 위에는 제1 보호막(180)이 위치할 수 있다. 제1 보호막(180)은 Polymethylmethacrylate(PMMA)나 Polystyrene(PS)과 같은 일반 범용 고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 폴리이미드, 아크릴계 폴리머, 실록산계 폴리머 등의 유기 절연 물질을 포함할 수 있다.
제1 보호막(180) 위에는 제1 연장 전극(1195) 및 추가 커패시터 전극(1199)을 포함하는 제4 도전층이 위치할 수 있다. 제1 연장 전극(1195)은 제1 보호막(180)에 형성되어 있는 개구부를 통해 제1 화소 회로부(PC1)의 구동 트랜지스터(T11)의 드레인 전극(1175)과 연결될 수 있다. 추가 커패시터 전극(1199)은 제1 보호막(180)에 형성되어 있는 개구부를 통해 구동 전압선(172)과 연결될 수 있다. 본 실시예에서는 추가 커패시터 전극(1199)이 구동 전압선(172)과 연결되어 있는 것으로 설명하였으나, 이에 한정되는 것은 아니다. 추가 커패시터 전극(1199)은 구동 전압선(172) 대신 일정한 전압이 인가되는 다른 배선과 연결될 수도 있다. 예를 들면, 추가 커패시터 전극(1199)은 기준 전압선, 초기화 전압선 등과 연결될 수도 있다. 제4 도전층은 단층 또는 다층 구조를 가질 수 있다. 제4 도전층은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 등과 같은 투명 전도성 산화물(TCO)을 포함할 수 있다.
제4 도전층 및 제1 보호막(180) 위에는 제2 보호막(182)이 위치할 수 있다. 제2 보호막(182)은 Polymethylmethacrylate(PMMA)나 Polystyrene(PS)과 같은 일반 범용 고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 폴리이미드, 아크릴계 폴리머, 실록산계 폴리머 등의 유기 절연 물질을 포함할 수 있다.
제2 보호막(182) 위에는 제1 화소 회로부(PC1)와 연결되어 있는 제1 발광 소자(ED1)가 위치할 수 있다. 제1 발광 소자(ED1)는 제1 연장 전극(1195)을 통해 제1 화소 회로부(PC1)와 연결될 수 있다. 제1 발광 소자(ED1)는 제1 화소 전극(1191), 제1 발광층(1370), 및 공통 전극(270)을 포함할 수 있다.
제1 발광 소자(ED1)의 제1 화소 전극(1191)은 제2 보호막(182) 위에 위치할 수 있다. 제1 화소 전극(1191)은 제2 보호막(182)에 형성되어 있는 개구부를 통해 제1 연장 전극(1195)과 연결될 수 있다. 따라서, 제1 화소 전극(1191)은 제1 연장 전극(1195)을 통해 제1 화소 회로부(PC1)의 구동 트랜지스터(T11)의 드레인 전극(1175)과 연결될 수 있다.
제1 화소 전극(1191)은 추가 커패시터 전극(1199)과 중첩할 수 있다. 제1 화소 전극(1191)과 구동 전압(ELVDD)이 인가되는 추가 커패시터 전극(1199)이 중첩하여 추가 커패시터(Cadd1)를 구성할 수 있다. 이때, 추가 커패시터 전극(1199)이 추가 커패시터(Cadd1)의 제1 전극이고, 제1 화소 전극(1191)이 추가 커패시터(Cadd1)의 제2 전극일 수 있다. 이처럼 제1 연장 전극(1195)이 형성되는 제4 도전층에 제1 화소 전극(1191)과 중첩하도록 추가 커패시터 전극(1199)이 위치함으로써, 공정의 추가 없이도 추가적인 커패시턴스의 확보가 가능해질 수 있다. 즉, 시간 및 비용 등의 증가 없이도 커패시턴스를 향상시켜 일 실시예에 따른 표시 장치의 안정적인 구동이 이루어지도록 할 수 있다.
제1 발광 소자(ED1)의 제1 화소 전극(1191) 위에는 격벽(350)이 위치할 수 있다. 격벽(350)은 화소 정의층(Pixel Defining Layer; PDL)이라고도 하며, 제1 화소 전극(1191)의 적어도 일부와 중첩하는 화소 개구부(1351)를 포함한다. 이때, 화소 개구부(1351)는 제1 화소 전극(1191)의 중심부와 중첩할 수 있고, 제1 화소 전극(1191)의 가장자리부와는 중첩하지 않을 수 있다. 따라서, 화소 개구부(1351)의 크기는 제1 화소 전극(1191)의 크기보다 작을 수 있다. 격벽(350)은 폴리이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 물질을 포함하는 유기 절연막일 수 있다. 또는 격벽(350)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등의 무기 절연 물질을 포함할 수도 있다. 또는 격벽(350)은 광차단 물질을 포함하는 검정 화소 정의층(Black Pixel Define Layer; BPDL)으로 이루어질 수도 있다. 이때, 광차단 물질은 카본 블랙, 탄소나노튜브, 블랙 염료를 포함하는 수지 또는 페이스트, 금속 입자, 예컨대, 니켈, 알루미늄, 몰리브덴, 및 그의 합금, 금속 산화물 입자(예컨대, 크롬 산화물) 또는 금속 질화물 입자(예컨대, 크롬 질화물) 등을 포함할 수 있다. 격벽(350)이 광차단 물질을 포함하는 경우, 격벽(350)의 하부에 배치된 금속 구조물들에 의한 외광 반사를 줄일 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 격벽(350)은 광차단 물질을 포함하지 않고, 투광성의 유기 절연 물질을 포함할 수 있다.
격벽(350)의 화소 개구부(1351) 내에는 제1 발광층(1370)이 위치할 수 있다. 제1 발광층(1370)은 제1 화소 전극(1191)과 중첩할 수 있다. 제1 발광층(1370)은 적색, 녹색, 청색 등의 빛을 방출하는 유기물을 포함할 수 있다. 제1 발광층(1370)은 저분자 또는 고분자의 유기물을 포함할 수 있다. 제1 발광층(1370)은 단일층으로 도시되어 있지만, 실제로는 제1 발광층(1370)의 상하에 정공 주입층(hole injection layer, HIL), 정공 수송층(hole transporting layer, HTL), 전자 수송층(electron transporting layer, ETL), 및 전자 주입층(electron injection layer, EIL)과 같은 보조층이 더 위치할 수 있다. 이때, 제1 발광층(1370)의 하부에 정공 주입층 및 정공 전달층이 위치할 수 있고, 제1 발광층(1370)의 상부에 전자 전달층 및 전자 주입층이 위치할 수 있다.
제1 발광층(1370) 및 격벽(350) 위에는 공통 전극(270)이 위치할 수 있다. 공통 전극(270)은 기판(110) 위의 대부분의 영역에 전체적으로 위치할 수 있다. 공통 전극(270)은 캐소드 전극이라고도 하며, 칼슘(Ca), 바륨(Ba), 마그네슘(Mg), 알루미늄(Al), 은(Ag), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca) 등을 포함하는 반사성 금속 또는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 등과 같은 투명 전도성 산화물(TCO)을 포함할 수 있다.
제1 화소 전극(1191), 제1 발광층(1370) 및 공통 전극(270)은 함께 제1 발광 소자(ED1)를 이룰 수 있다. 이때, 제1 화소 전극(1191)은 정공 주입 전극인 애노드 전극이고, 공통 전극(270)은 전자 주입 전극인 캐소드 전극일 수 있다. 다만, 이에 한정되는 것은 아니며, 표시 장치의 구동 방법에 따라 애노드 전극과 캐소드 전극이 이와 반대로 이루어질 수도 있다.
제1 화소 전극(1191) 및 공통 전극(270)으로부터 각각 정공과 전자가 제1 발광층(1370) 내부로 주입되고, 주입된 정공과 전자가 결합한 엑시톤(exciton)이 여기 상태로부터 기저상태로 떨어질 때 발광이 이루어진다.
도시는 생략하였으나, 공통 전극(270) 위에는 봉지층이 더 위치할 수 있다. 봉지층은 외부로부터 유입될 수 있는 수분이나 산소 등으로부터 제1 발광 소자(ED1)를 보호하기 위한 것으로, 적어도 하나의 무기막과 적어도 하나의 유기막을 포함할 수 있다. 예를 들면, 봉지층은 제1 무기 봉지층, 유기 봉지층 및 제2 무기 봉지층이 적층된 형상을 가질 수 있다. 다만, 이는 하나의 예시에 불과하며, 봉지층을 구성하는 무기막과 유기막의 수는 다양하게 변경될 수 있다.
다음으로, 도 6 및 도 7에 도시된 바와 같이, 일 실시예에 따른 표시 장치의 제2 표시 영역에 위치하는 화소는 기판(110), 기판(110) 위에 위치하는 제2 화소 회로부(PC2), 및 제2 화소 회로부(PC2)에 연결되어 있는 제2 발광 소자(ED2)를 포함한다. 이때, 하나의 제2 화소 회로부(PC2)는 복수의 제2 발광 소자(ED2)와 연결될 수 있다. 제2 화소 회로부(PC2)는 앞서 설명한 바와 같이 예를 들면 5개의 트랜지스터와 3개의 커패시터를 포함할 수 있다. 도 7은 이들 중 일부 구성 요소인 구동 트랜지스터(T21), 유지 커패시터(Cst2), 홀드 커패시터(Chold2) 및 추가 커패시터(Cadd2)의 단면을 도시하고 있다.
기판(110) 위에는 베리어층(112)이 위치할 수 있고, 베리어층(112) 위에는 제2 화소 회로부(PC2)의 구동 트랜지스터(T21)의 제1 게이트 전극(2121), 유지 커패시터(Cst2)의 제2 유지 전극(2129) 등이 위치할 수 있다. 제2 화소 회로부(PC2)의 구동 트랜지스터(T21)의 제1 게이트 전극(2121) 및 유지 커패시터(Cst2)의 제2 유지 전극(2129)은 제1 도전층에 위치할 수 있다.
제1 도전층 위에 버퍼층(111)이 위치할 수 있고, 버퍼층(111) 위에는 제2 화소 회로부(PC2)의 구동 트랜지스터(T21)의 반도체(2130), 유지 커패시터(Cst2)의 제1 유지 전극(2139) 등이 위치할 수 있다. 제2 화소 회로부(PC2)의 구동 트랜지스터(T21)의 반도체(2130), 유지 커패시터(Cst2)의 제1 유지 전극(2139)은 반도체층에 위치할 수 있다. 구동 트랜지스터(T21)의 반도체(2130)는 구동 트랜지스터(T21)의 제1 게이트 전극(2121)과 중첩할 수 있다. 구동 트랜지스터(T21)의 반도체(2130)는 제1 영역(2131), 채널(2132), 및 제2 영역(2133)을 포함할 수 있다. 구동 트랜지스터(T21)의 반도체(2130)의 채널(2132) 양측에 제1 영역(2131) 및 제2 영역(2133)이 각각 위치할 수 있다. 유지 커패시터(Cst2)의 제1 유지 전극(2139)은 제2 유지 전극(2129)과 중첩할 수 있다. 제1 유지 전극(2139)은 구동 트랜지스터(T21)의 반도체(2130)의 제2 영역(2133)과 전기적으로 연결될 수 있다. 제1 유지 전극(2139)은 구동 트랜지스터(T21)의 반도체(2130)의 제2 영역(2133)과 직접적으로 연결될 수도 있다.
반도체층 위에는 게이트 절연막(141)이 위치할 수 있고, 게이트 절연막(141) 위에는 제2 화소 회로부(PC2)의 구동 트랜지스터(T21)의 제2 게이트 전극(2151)이 위치할 수 있다. 제2 화소 회로부(PC2)의 구동 트랜지스터(T21)의 제2 게이트 전극(2151)은 제2 도전층에 위치할 수 있다. 구동 트랜지스터(T21)의 제2 게이트 전극(2151)은 반도체(2130)의 채널(2132)과 중첩할 수 있다.
제2 도전층, 반도체층, 및 버퍼층(111) 위에는 제1 층간 절연막(160) 및 제2 층간 절연막(162)이 위치할 수 있다. 제2 층간 절연막(162) 위에는 제2 화소 회로부(PC2)의 구동 트랜지스터(T21)의 소스 전극(2173) 및 드레인 전극(2175), 연결 전극(2176), 및 구동 전압선(172)이 위치할 수 있다. 제2 화소 회로부(PC2)의 구동 트랜지스터(T21)의 소스 전극(2173) 및 드레인 전극(2175), 연결 전극(2176), 및 구동 전압선(172)은 제3 도전층에 위치할 수 있다.
구동 트랜지스터(T21)의 소스 전극(2173)은 제1 및 제2 층간 절연막(160, 162)에 형성되어 있는 개구부를 통해 반도체(2130)의 제1 영역(2131)과 연결될 수 있다. 구동 트랜지스터(T21)의 드레인 전극(2175)은 제1 및 제2 층간 절연막(160, 162)에 형성되어 있는 개구부를 통해 반도체(2130)의 제2 영역(2133)과 연결될 수 있고, 제2 게이트 전극(2151)과도 연결될 수 있다. 연결 전극(2176)은 제1 및 제2 층간 절연막(160, 162), 버퍼층(111)에 형성되어 있는 개구부를 통해 구동 트랜지스터(T21)의 제1 게이트 전극(2121)과 연결될 수 있다.
구동 전압선(172)은 유지 커패시터(Cst2)의 제1 유지 전극(2139)과 중첩할 수 있다. 구동 전압(ELVDD)이 인가되는 구동 전압선(172)과 제1 유지 전극(2139)이 중첩하여 홀드 커패시터(Chold2)를 구성할 수 있다. 이때, 구동 전압선(172)이 홀드 커패시터(Chold2)의 제1 전극이고, 제1 유지 전극(2139)이 홀드 커패시터(Chold2)의 제2 전극일 수 있다.
제3 도전층 위에는 제1 보호막(180)이 위치할 수 있고, 제1 보호막(180) 위에는 제2 연장 전극(2195) 및 추가 커패시터 전극(2199)이 위치할 수 있다. 제2 연장 전극(2195) 및 추가 커패시터 전극(2199)은 제4 도전층에 위치할 수 있다. 제2 연장 전극(2195)은 제1 보호막(180)에 형성되어 있는 개구부를 통해 제2 화소 회로부(PC2)의 구동 트랜지스터(T21)의 드레인 전극(2175)과 연결될 수 있다. 추가 커패시터 전극(2199)은 제1 보호막(180)에 형성되어 있는 개구부를 통해 구동 전압선(172)과 연결될 수 있다. 본 실시예에서는 추가 커패시터 전극(2199)이 구동 전압선(172)과 연결되어 있는 것으로 설명하였으나, 이에 한정되는 것은 아니다. 추가 커패시터 전극(2199)은 구동 전압선(172) 대신 일정한 전압이 인가되는 다른 배선과 연결될 수도 있다. 예를 들면, 추가 커패시터 전극(2199)은 기준 전압선, 초기화 전압선 등과 연결될 수도 있다.
제4 도전층 및 제1 보호막(180) 위에는 제2 보호막(182)이 위치할 수 있고, 제2 보호막(182) 위에는 제2 화소 회로부(PC2)와 연결되어 있는 제2 발광 소자(ED2)가 위치할 수 있다. 제2 발광 소자(ED2)는 제2 연장 전극(2195)을 통해 제2 화소 회로부(PC2)와 연결될 수 있다. 제2 연장 전극(2195)은 평면상에서 길게 연장될 수 있으며, 하나의 제2 연장 전극(2195)은 복수의 제2 발광 소자(ED2)와 연결될 수 있다. 따라서, 하나의 제2 화소 회로부(PC2)는 제2 연장 전극(2195)을 통해 복수의 제2 발광 소자(ED2)와 연결될 수 있다. 예를 들면, 하나의 제2 화소 회로부(PC2)는 2개의 제2 발광 소자(ED2)와 연결될 수 있다. 제2 발광 소자(ED2)는 제2 화소 전극(2191), 제2 발광층(2370), 및 공통 전극(270)을 포함할 수 있다.
제2 발광 소자(ED2)의 제2 화소 전극(2191)은 제2 보호막(182) 위에 위치할 수 있다. 복수의 제2 화소 전극(2191)은 제2 보호막(182)에 형성되어 있는 개구부를 통해 제2 연장 전극(2195)과 연결될 수 있다. 따라서, 복수의 제2 화소 전극(2191)은 제2 연장 전극(2195)을 통해 제2 화소 회로부(PC2)의 구동 트랜지스터(T21)의 드레인 전극(2175)과 연결될 수 있다.
제2 화소 전극(2191)은 추가 커패시터 전극(2199)과 중첩할 수 있다. 제2 화소 전극(2191)과 구동 전압(ELVDD)이 인가되는 추가 커패시터 전극(2199)이 중첩하여 추가 커패시터(Cadd2)를 구성할 수 있다. 이때, 추가 커패시터 전극(2199)이 추가 커패시터(Cadd2)의 제1 전극이고, 제2 화소 전극(2191)이 추가 커패시터(Cadd2)의 제2 전극일 수 있다. 이처럼 제2 연장 전극(2195)이 형성되는 제4 도전층에 제2 화소 전극(2191)과 중첩하도록 추가 커패시터 전극(2199)이 위치함으로써, 공정의 추가 없이도 추가적인 커패시턴스의 확보가 가능해질 수 있다. 즉, 시간 및 비용 등의 증가 없이도 커패시턴스를 향상시켜 일 실시예에 따른 표시 장치의 안정적인 구동이 이루어지도록 할 수 있다.
제2 발광 소자(ED2)의 제2 화소 전극(2191) 위에는 격벽(350)이 위치할 수 있고, 격벽(350)은 제2 화소 전극(2191)의 적어도 일부와 중첩하는 화소 개구부(2351)를 포함한다. 격벽(350)의 화소 개구부(2351) 내에는 제2 발광층(2370)이 위치할 수 있다. 제2 발광층(2370)은 제2 화소 전극(2191)과 중첩할 수 있다. 제2 발광층(2370) 및 격벽(350) 위에는 공통 전극(270)이 위치할 수 있다. 제2 화소 전극(2191), 제2 발광층(2370) 및 공통 전극(270)은 함께 제2 발광 소자(ED2)를 이룰 수 있다.
일 실시예에 따른 표시 장치의 제2 표시 영역에는 앞서 설명한 바와 같이, 구동 회로부(DR)가 위치할 수 있다. 구동 회로부(DR)는 제1 도전층, 반도체층, 제2 도전층, 제3 도전층에 위치하는 배선, 전극, 반도체 등을 구성 요소로 포함할 수 있다. 이러한 구동 회로부(DR)는 제2 발광 소자(ED2)와 중첩할 수 있다. 제2 표시 영역에 위치하는 복수의 제2 발광 소자(ED2)들 중 일부는 제2 화소 회로부(PC2)와 중첩할 수 있고, 다른 일부는 구동 회로부(DR)와 중첩할 수 있다. 이처럼 구동 회로부(DR)가 위치하는 부분에서도 화면이 표시되도록 함으로써, 일 실시예에 따른 표시 장치의 표시 영역을 더 확장시킬 수 있다.
다음으로, 도 8 및 도 9에 도시된 바와 같이, 일 실시예에 따른 표시 장치의 제3 표시 영역에 위치하는 화소는 기판(110), 기판(110) 위에 위치하는 제3 화소 회로부(PC3), 및 제3 화소 회로부(PC3)에 연결되어 있는 제3 발광 소자(ED3)를 포함한다. 이때, 하나의 제3 화소 회로부(PC3)는 복수의 제3 발광 소자(ED3)와 연결될 수 있다. 제3 화소 회로부(PC3)는 앞서 설명한 바와 같이 예를 들면 5개의 트랜지스터와 3개의 커패시터를 포함할 수 있다. 도 9는 이들 중 일부 구성 요소인 구동 트랜지스터(T31), 유지 커패시터(Cst3), 홀드 커패시터(Chold3) 및 추가 커패시터(Cadd3)의 단면을 도시하고 있다.
기판(110) 위에는 베리어층(112)이 위치할 수 있고, 베리어층(112) 위에는 제3 화소 회로부(PC3)의 구동 트랜지스터(T31)의 제1 게이트 전극(3121), 유지 커패시터(Cst3)의 제2 유지 전극(3129) 등이 위치할 수 있다. 제3 화소 회로부(PC3)의 구동 트랜지스터(T31)의 제1 게이트 전극(3121) 및 유지 커패시터(Cst3)의 제2 유지 전극(3129)은 제1 도전층에 위치할 수 있다.
제1 도전층 위에 버퍼층(111)이 위치할 수 있고, 버퍼층(111) 위에는 제3 화소 회로부(PC3)의 구동 트랜지스터(T31)의 반도체(3130), 유지 커패시터(Cst3)의 제1 유지 전극(3139) 등이 위치할 수 있다. 제3 화소 회로부(PC3)의 구동 트랜지스터(T31)의 반도체(3130), 유지 커패시터(Cst3)의 제1 유지 전극(3139)은 반도체층에 위치할 수 있다. 구동 트랜지스터(T31)의 반도체(3130)는 구동 트랜지스터(T31)의 제1 게이트 전극(3121)과 중첩할 수 있다. 구동 트랜지스터(T31)의 반도체(3130)는 제1 영역(3131), 채널(3132), 및 제2 영역(3133)을 포함할 수 있다. 구동 트랜지스터(T31)의 반도체(3130)의 채널(3132) 양측에 제1 영역(3131) 및 제2 영역(3133)이 각각 위치할 수 있다. 유지 커패시터(Cst3)의 제1 유지 전극(3139)은 제2 유지 전극(3129)과 중첩할 수 있다. 제1 유지 전극(3139)은 구동 트랜지스터(T31)의 반도체(3130)의 제2 영역(3133)과 전기적으로 연결될 수 있다. 제1 유지 전극(3139)은 구동 트랜지스터(T31)의 반도체(3130)의 제2 영역(3133)과 직접적으로 연결될 수도 있다.
반도체층 위에는 게이트 절연막(141)이 위치할 수 있고, 게이트 절연막(141) 위에는 제3 화소 회로부(PC3)의 구동 트랜지스터(T31)의 제2 게이트 전극(3151)이 위치할 수 있다. 제3 화소 회로부(PC3)의 구동 트랜지스터(T31)의 제2 게이트 전극(3151)은 제2 도전층에 위치할 수 있다. 구동 트랜지스터(T31)의 제2 게이트 전극(3151)은 반도체(3130)의 채널(3132)과 중첩할 수 있다.
제2 도전층, 반도체층, 및 버퍼층(111) 위에는 제1 층간 절연막(160) 및 제2 층간 절연막(162)이 위치할 수 있다. 제2 층간 절연막(162) 위에는 제3 화소 회로부(PC3)의 구동 트랜지스터(T31)의 소스 전극(3173) 및 드레인 전극(3175), 연결 전극(3176), 및 구동 전압선(172)이 위치할 수 있다. 제3 화소 회로부(PC3)의 구동 트랜지스터(T31)의 소스 전극(3173) 및 드레인 전극(3175), 연결 전극(3176), 및 구동 전압선(172)은 제3 도전층에 위치할 수 있다.
구동 트랜지스터(T31)의 소스 전극(3173)은 제1 및 제2 층간 절연막(160, 162)에 형성되어 있는 개구부를 통해 반도체(3130)의 제1 영역(3131)과 연결될 수 있다. 구동 트랜지스터(T31)의 드레인 전극(3175)은 제1 및 제2 층간 절연막(160, 162)에 형성되어 있는 개구부를 통해 반도체(3130)의 제2 영역(3133)과 연결될 수 있고, 제2 게이트 전극(3151)과도 연결될 수 있다. 연결 전극(3176)은 제1 및 제2 층간 절연막(160, 162), 버퍼층(111)에 형성되어 있는 개구부를 통해 구동 트랜지스터(T31)의 제1 게이트 전극(3121)과 연결될 수 있다.
구동 전압선(172)은 유지 커패시터(Cst3)의 제1 유지 전극(3139)과 중첩할 수 있다. 구동 전압(ELVDD)이 인가되는 구동 전압선(172)과 제1 유지 전극(3139)이 중첩하여 홀드 커패시터(Chold3)를 구성할 수 있다. 이때, 구동 전압선(172)이 홀드 커패시터(Chold3)의 제1 전극이고, 제1 유지 전극(3139)이 홀드 커패시터(Chold3)의 제2 전극일 수 있다.
제3 도전층 위에는 제1 보호막(180)이 위치할 수 있고, 제1 보호막(180) 위에는 제3 연장 전극(3195) 및 추가 커패시터 전극(3199)이 위치할 수 있다. 제3 연장 전극(3195) 및 추가 커패시터 전극(3199)은 제4 도전층에 위치할 수 있다. 제3 연장 전극(3195)은 제1 보호막(180)에 형성되어 있는 개구부를 통해 제3 화소 회로부(PC3)의 구동 트랜지스터(T31)의 드레인 전극(3175)과 연결될 수 있다. 추가 커패시터 전극(3199)은 제1 보호막(180)에 형성되어 있는 개구부를 통해 구동 전압선(172)과 연결될 수 있다. 본 실시예에서는 추가 커패시터 전극(3199)이 구동 전압선(172)과 연결되어 있는 것으로 설명하였으나, 이에 한정되는 것은 아니다. 추가 커패시터 전극(3199)은 구동 전압선(172) 대신 일정한 전압이 인가되는 다른 배선과 연결될 수도 있다. 예를 들면, 추가 커패시터 전극(3199)은 기준 전압선, 초기화 전압선 등과 연결될 수도 있다.
제4 도전층 및 제1 보호막(180) 위에는 제2 보호막(182)이 위치할 수 있고, 제2 보호막(182) 위에는 제3 화소 회로부(PC3)와 연결되어 있는 제3 발광 소자(ED3)가 위치할 수 있다. 제3 발광 소자(ED3)는 제3 연장 전극(3195)을 통해 제3 화소 회로부(PC3)와 연결될 수 있다. 제3 연장 전극(3195)은 평면상에서 길게 연장될 수 있으며, 하나의 제3 연장 전극(3195)은 복수의 제3 발광 소자(ED3)와 연결될 수 있다. 따라서, 하나의 제3 화소 회로부(PC3)는 제3 연장 전극(3195)을 통해 복수의 제3 발광 소자(ED3)와 연결될 수 있다. 예를 들면, 하나의 제3 화소 회로부(PC3)는 2개의 제3 발광 소자(ED3)와 연결될 수 있다. 제3 발광 소자(ED3)는 제3 화소 전극(3191), 제3 발광층(3370), 및 공통 전극(270)을 포함할 수 있다.
제3 발광 소자(ED3)의 제3 화소 전극(3191)은 제2 보호막(182) 위에 위치할 수 있다. 복수의 제3 화소 전극(3191)은 제2 보호막(182)에 형성되어 있는 개구부를 통해 제3 연장 전극(3195)과 연결될 수 있다. 따라서, 복수의 제3 화소 전극(3191)은 제3 연장 전극(3195)을 통해 제3 화소 회로부(PC3)의 구동 트랜지스터(T31)의 드레인 전극(3175)과 연결될 수 있다.
제3 화소 전극(3191)은 추가 커패시터 전극(3199)과 중첩할 수 있다. 제3 화소 전극(3191)과 구동 전압(ELVDD)이 인가되는 추가 커패시터 전극(3199)이 중첩하여 추가 커패시터(Cadd2)를 구성할 수 있다. 이처럼 제3 연장 전극(3195)이 형성되는 제4 도전층에 제3 화소 전극(3191)과 중첩하도록 추가 커패시터 전극(3199)이 위치함으로써, 공정의 추가 없이도 추가적인 커패시턴스의 확보가 가능해질 수 있다. 즉, 시간 및 비용 등의 증가 없이도 커패시턴스를 향상시켜 일 실시예에 따른 표시 장치의 안정적인 구동이 이루어지도록 할 수 있다.
제3 발광 소자(ED3)의 제3 화소 전극(3191) 위에는 격벽(350)이 위치할 수 있고, 격벽(350)은 제3 화소 전극(3191)의 적어도 일부와 중첩하는 화소 개구부(3351)를 포함한다. 격벽(350)의 화소 개구부(3351) 내에는 제3 발광층(3370)이 위치할 수 있다. 제3 발광층(3370)은 제3 화소 전극(3191)과 중첩할 수 있다. 제3 발광층(3370) 및 격벽(350) 위에는 공통 전극(270)이 위치할 수 있다. 제3 화소 전극(3191), 제3 발광층(3370) 및 공통 전극(270)은 함께 제3 발광 소자(ED3)를 이룰 수 있다.
일 실시예에 따른 표시 장치의 제3 표시 영역은 앞서 설명한 바와 같이, 투과 영역을 포함할 수 있고, 투과 영역에는 다양한 전자 모듈이 위치할 수 있다. 예를 들면, 전자 모듈은 기판(110) 하부에 위치할 수 있다. 투과 영역에는 제1 도전층, 제2 도전층, 제3 도전층이 위치하지 않음으로써, 투과 영역의 투과율을 향상시킬 수 있다. 제4 도전층은 투명 전도성 산화물로 이루어지므로, 투과 영역에 위치해도 무방하다. 따라서, 투과 영역에는 제3 화소 회로부(PC3)가 위치하지 않을 수 있고, 제3 연장 전극(3195) 및 추가 커패시터(Cadd3)가 위치할 수 있다. 또한, 투과 영역에서는 투과율을 더욱 향상시킬 수 있도록 베리어층(112), 버퍼층(111), 제1 층간 절연막(160), 제2 층간 절연막 등과 같은 절연층 중 적어도 일부가 생략될 수도 있다. 이러한 투과 영역에는 제3 발광 소자(ED3)가 위치할 수 있다. 즉, 제3 발광 소자(ED3)는 투과 영역에 위치하는 전자 모듈과 중첩할 수 있다. 제3 표시 영역에 위치하는 복수의 제3 발광 소자(ED3)들 중 일부는 제3 화소 회로부(PC3)와 중첩할 수 있고, 다른 일부는 투과 영역에 위치할 수 있다. 이처럼 다양한 전자 모듈이 위치하는 부분에서도 화면이 표시되도록 함으로써, 일 실시예에 따른 표시 장치의 표시 영역을 더 확장시킬 수 있다.
상기에서 일 실시예에 따른 표시 장치의 제1 표시 영역, 제2 표시 영역, 및 제3 표시 영역에 위치하는 각 화소의 구조의 예시에 대해 설명하였다. 일 실시예에 따른 표시 장치는 연장 전극과 동일한 층에 위치하는 추가 커패시터 전극이 화소 전극과 중첩하도록 함으로써, 추가적인 커패시턴스를 확보할 수 있다. 이하에서는 도 10 내지 도 15를 참조하여 추가 커패시터 전극과 화소 전극의 다양한 평면 형상에 대해 설명한다. 도 10 내지 도 15에 도시되어 있는 추가 커패시터 전극 및 화소 전극의 평면 형상은 제1 표시 영역, 제2 표시 영역, 및 제3 표시 영역에 각각 적용 가능하다.
도 10 내지 도 15는 일 실시예에 따른 표시 장치의 일부 구성 요소를 나타낸 평면도이다. 도 10 내지 도 15는 데이터선, 추가 커패시터, 화소 전극을 도시하고 있다. 복수의 화소는 적색을 표시하는 적색 화소(R), 녹색을 표시하는 녹색 화소(G), 및 청색을 표시하는 청색 화소(B)를 포함할 수 있다. 도 10 내지 도 15는 하나의 적색 화소(R) 및 이에 연결되어 있는 제1 데이터선(171r), 하나의 녹색 화소(G) 및 이에 연결되어 있는 제2 데이터선(171g), 하나의 청색 화소(B) 및 이에 연결되어 있는 제3 데이터선(171b)을 도시하고 있다.
먼저, 도 10에 도시된 바와 같이, 일 실시예에 따른 표시 장치는 적색 화소(R)의 화소 전극(191r), 녹색 화소(G)의 화소 전극(191g), 청색 화소(B)의 화소 전극(191b), 및 각각의 화소 전극(191r, 191g, 191b)과 중첩하는 추가 커패시터 전극(199)을 포함한다.
적색 화소(R)의 화소 전극(191r), 녹색 화소(G)의 화소 전극(191g), 및 청색 화소(B)의 화소 전극(191b)은 서로 소정 간격 이격되도록 배치되어 있다. 적색 화소(R)의 화소 전극(191r)과 녹색 화소(G)의 화소 전극(191g)은 열 방향을 따라 인접하도록 위치할 수 있다. 청색 화소(B)의 화소 전극(191b)은 적색 화소(R)의 화소 전극(191r)과 행 방향을 따라 인접하도록 위치할 수 있고, 녹색 화소(G)의 화소 전극(191g)과도 행 방향을 따라 인접하도록 위치할 수 있다. 적색 화소(R)의 화소 전극(191r), 녹색 화소(G)의 화소 전극(191g), 및 청색 화소(B)의 화소 전극(191b)은 평면상에서 대략 사각형으로 이루어질 수 있다. 적색 화소(R)의 화소 전극(191r), 녹색 화소(G)의 화소 전극(191g), 및 청색 화소(B)의 화소 전극(191b)의 코너부는 라운드 형상을 가질 수 있다. 청색 화소(B)의 화소 전극(191b)의 열 방향의 길이는 대략 적색 화소(R)의 화소 전극(191r)의 열 방향의 길이와 녹색 화소(G)의 화소 전극(191g)의 열 방향의 길이의 합에 대응할 수 있다. 다만, 이러한 적색 화소(R)의 화소 전극(191r), 녹색 화소(G)의 화소 전극(191g), 및 청색 화소(B)의 화소 전극(191b)의 배치 형태 및 평면 형상 등은 하나의 예시에 불과하며, 이는 다양하게 변경이 가능하다.
추가 커패시터 전극(199)은 적색 화소(R)의 화소 전극(191r), 녹색 화소(G)의 화소 전극(191g), 및 청색 화소(B)의 화소 전극(191b)과 중첩한다. 추가 커패시터 전극(199)은 적색 화소(R)의 화소 전극(191r)의 거의 전체와 중첩할 수 있고, 녹색 화소(G)의 화소 전극(191g)의 거의 전체와 중첩할 수 있으며, 청색 화소(B)의 화소 전극(191b)의 거의 전체와 중첩할 수 있다. 도시는 생략하였으나, 추가 커패시터 전극(199)과 동일한 층에 각 화소 전극(191r, 191g, 191b)과 연결되어 있는 연장 전극이 위치할 수 있으며, 연장 전극은 추가 커패시터 전극(199)과 분리되어 있다. 적색 화소(R)의 화소 전극(191r)과 중첩하는 추가 커패시터 전극(199)의 부분, 녹색 화소(G)의 화소 전극(191g)과 중첩하는 추가 커패시터 전극(199)의 부분, 및 청색 화소(B)의 화소 전극(191b)과 중첩하는 추가 커패시터 전극(199)의 부분은 서로 이격될 수 있다. 추가 커패시터 전극(199)의 평면 형상은 적색 화소(R)의 화소 전극(191r), 녹색 화소(G)의 화소 전극(191g), 및 청색 화소(B)의 화소 전극(191b)의 평면 형상에 대응할 수 있다. 추가 커패시터 전극(199)은 평면상에서 대략 사각형으로 이루어질 수 있다.
일 실시예에 따른 표시 장치는 제1 데이터선(171r), 제2 데이터선(171g), 및 제3 데이터선(171b)을 더 포함할 수 있다. 제1 데이터선(171r), 제2 데이터선(171g), 및 제3 데이터선(171b)은 소정 간격 이격되도록 순차적으로 배치될 수 있다. 제1 데이터선(171r), 제2 데이터선(171g), 및 제3 데이터선(171b)은 열 방향을 따라 길게 연장될 수 있으며, 행 방향을 따라 이격되도록 배치될 수 있다. 제1 데이터선(171r)과 제2 데이터선(171g) 사이에 적색 화소(R)의 화소 전극(191r) 및 녹색 화소(G)의 화소 전극(191g)이 위치할 수 있다. 적색 화소(R)의 화소 전극(191r) 및 녹색 화소(G)의 화소 전극(191g)은 제1 데이터선(171r) 또는 제2 데이터선(171g)과 중첩할 수 있다. 다만, 이에 한정되는 것은 아니며, 적색 화소(R)의 화소 전극(191r) 및 녹색 화소(G)의 화소 전극(191g)이 제1 데이터선(171r) 및 제2 데이터선(171g)과 중첩하지 않을 수도 있다. 제3 데이터선(171b)의 양측에 청색 화소(B)의 화소 전극(191b)이 위치할 수 있다. 청색 화소(B)의 화소 전극(191b)은 제3 데이터선(171b)과 중첩할 수 있다.
도 11에 도시된 실시예에서는 추가 커패시터 전극(199)과 각각의 화소 전극(191r, 191g, 191b)의 중첩 면적이 도 10에 도시된 실시예와 상이할 수 있다. 추가 커패시터 전극(199)은 적색 화소(R)의 화소 전극(191r)의 일부와 중첩할 수 있고, 녹색 화소(G)의 화소 전극(191g)의 일부와 중첩할 수 있으며, 청색 화소(B)의 화소 전극(191b)의 거의 전체와 중첩할 수 있다. 추가 커패시터 전극(199)과 각각의 화소 전극(191r, 191g, 191b)의 중첩 면적은 다양하게 변경 설계 가능하다. 추가 커패시터 전극(199)과 적색 화소(R)의 화소 전극(191r)의 중첩 비율, 추가 커패시터 전극(199)과 녹색 화소(G)의 화소 전극(191g)의 중첩 비율, 및 추가 커패시터 전극(199)과 청색 화소(B)의 화소 전극(191b)의 중첩 비율은 상이할 수 있다. 이들의 중첩 면적에 따라 각 화소의 추가 커패시터의 커패시턴스를 조절할 수 있다.
도 12에 도시된 실시예에서는 청색 화소(B)의 화소 전극(191b) 및 이와 중첩하는 추가 커패시터 전극(199)의 부분의 평면 형상이 도 10에 도시된 실시예와 상이할 수 있다. 청색 화소(B)의 화소 전극(191b)은 개구부(191bop)를 포함할 수 있으며, 개구부(191bop)는 제3 데이터선(171b)과 중첩할 수 있다. 청색 화소(B)의 화소 전극(191b)에 개구부(191bop)를 형성함으로써, 청색 화소(B)의 화소 전극(191b)과 제3 데이터선(171b)의 중첩 면적을 줄여 기생 커패시턴스를 감소시킬 수 있다. 추가 커패시터 전극(199)은 개구부(199op)를 포함할 수 있으며, 개구부(199op)는 제3 데이터선(171b)과 중첩할 수 있다. 개구부(199op)에 의해 제3 데이터선(171b)의 양측에 위치하는 추가 커패시터 전극(199)의 부분들이 서로 분리될 수 있다. 추가 커패시터 전극(199)에 개구부(199op)를 형성함으로써, 추가 커패시터 전극(199)과 제3 데이터선(171b)의 중첩 면적을 줄여 기생 커패시턴스를 감소시킬 수 있다. 청색 화소(B)의 화소 전극(191b)의 개구부(191bop)와 추가 커패시터 전극(199)에 개구부(199op)는 서로 중첩할 수 있다.
도 13에 도시된 실시예에서는 추가 커패시터 전극(199)의 평면 형상이 도 12에 도시된 실시예와 상이할 수 있다. 추가 커패시터 전극(199)은 개구부(199op)를 포함할 수 있으며, 개구부(199op)는 제3 데이터선(171b)과 중첩할 수 있다. 제3 데이터선(171b)의 좌측에 위치하는 추가 커패시터 전극(199)의 부분과 제3 데이터선(171b)의 우측에 위치하는 추가 커패시터 전극(199)의 부분은 서로 분리되지 않고, 연결될 수 있다.
도 14에 도시된 실시예에서는 청색 화소(B)의 화소 전극(191b)의 평면 형상이 도 12에 도시된 실시예와 상이할 수 있다. 도 12에 도시된 실시예에서는 청색 화소(B)의 화소 전극(191b)의 개구부(191bop)가 하측 중심부에 위치할 수 있고, 도 13에 도시된 실시예에서는 청색 화소(B)의 화소 전극(191b)의 개구부(191bop)가 상측 중심부에 위치할 수 있다. 다만, 청색 화소(B)의 화소 전극(191b)의 개구부(191bop)의 형성 위치 및 크기 등은 다양하게 변경될 수 있다.
도 15에 도시된 실시예에서는 청색 화소(B)의 화소 전극(191b)의 평면 형상이 도 12에 도시된 실시예와 상이할 수 있다. 청색 화소(B)의 화소 전극(191b)은 개구부(191bop)를 포함할 수 있으며, 개구부(191bop)는 제3 데이터선(171b)과 중첩할 수 있다. 개구부(191bop)에 의해 제3 데이터선(171b)의 좌측에 위치하는 청색 화소(B)의 화소 전극(191b)의 제1 부분(191b1)과 제3 데이터선(171b)의 우측에 위치하는 청색 화소(B)의 화소 전극(191b)의 제2 부분(191b2)은 서로 분리될 수 있다. 청색 화소(B)의 화소 전극(191b)의 제1 부분(191b1)과 제2 부분(191b2)은 전기적으로 서로 연결되어 동일한 전압을 인가받을 수 있다.
다음으로, 도 16 및 도 17을 참조하여 일 실시예에 따른 표시 장치에 대해 설명하면 다음과 같다.
도 16 및 도 17에 도시된 실시예에 따른 표시 장치는 도 1 내지 도 9에 도시된 실시예에 따른 표시 장치와 동일한 부분이 상당하므로, 동일한 부분에 대한 설명은 생략한다. 본 실시예에서는 제5 도전층이 더 포함된다는 점에서 앞선 실시예와 상이하며, 이하에서 더욱 설명한다.
도 16 및 도 17은 일 실시예에 따른 표시 장치를 나타낸 단면도이다. 도 16 및 도 17은 일 실시예에 따른 표시 장치의 제3 표시 영역에 위치하는 서로 다른 화소의 단면을 나타내고 있다. 편의상 도 16에 도시되어 있는 화소를 제1 화소라 하고, 도 17에 도시되어 있는 화소를 제2 화소라 한다.
도 16에 도시된 바와 같이, 일 실시예에 따른 표시 장치의 제1 화소는 기판(110), 기판(110) 위에 위치하는 화소 회로부(PCa), 화소 회로부(PCa)에 연결되어 있는 발광 소자(EDa)를 포함한다. 화소 회로부(PCa)와 발광 소자(EDa)는 연장 전극(5195a)에 의해 연결된다. 또한, 일 실시예에 따른 표시 장치는 유지 커패시터(Csta), 홀드 커패시터(Cholda), 및 추가 커패시터(Cadda)를 더 포함한다.
도 17에 도시된 바와 같이, 일 실시예에 따른 표시 장치의 제2 화소는 기판(110), 기판(110) 위에 위치하는 화소 회로부(PCb), 화소 회로부(PCb)에 연결되어 있는 발광 소자(EDb)를 포함한다. 화소 회로부(PCb)와 발광 소자(EDb)는 연장 전극(5195b)에 의해 연결된다. 또한, 일 실시예에 따른 표시 장치는 유지 커패시터(Cstb), 홀드 커패시터(Choldb), 및 추가 커패시터(Caddb)를 더 포함한다.
앞선 실시예에서 모든 화소의 연장 전극 및 추가 커패시터 전극이 제4 도전층에 위치할 수 있다. 본 실시예에서는 일부 화소의 연장 전극과 다른 화소의 연장 전극이 서로 다른 층에 위치할 수 있고, 일부 화소의 추가 커패시터 전극과 다른 화소의 추가 커패시터 전극이 서로 다른 층에 위치할 수 있다. 본 실시예에 따른 표시 장치는 제5 도전층 및 제3 보호막(184)을 더 포함하고, 제5 도전층은 제2 보호막(182)과 제3 보호막(184) 사이에 위치할 수 있다. 제3 보호막(184)은 제5 도전층 및 제2 보호막(182) 위에 위치하며, 제3 보호막(184) 위에 발광 소자(EDa, EDb)가 위치할 수 있다.
제1 화소에서 연장 전극(5195a) 및 추가 커패시터 전극(5199a)은 제4 도전층에 위치할 수 있다. 발광 소자(EDa)는 화소 전극(5191a)을 포함하고, 화소 전극(5191a)은 제2 보호막(182) 및 제3 보호막(184)에 형성되어 있는 개구부를 통해 연장 전극(5195a)과 연결될 수 있다. 추가 커패시터 전극(5199a)은 제1 보호막(180)에 형성되어 있는 개구부를 통해 구동 전압선(172)과 연결될 수 있다. 추가 커패시터 전극(5199a)은 화소 전극(5191a)과 중첩하여 추가 커패시터(Cadda)를 구성할 수 있다. 추가 커패시터 전극(5199a)과 화소 전극(5191a) 사이에는 제2 보호막(182) 및 제3 보호막(184)이 위치할 수 있다.
제2 화소에서 연장 전극(5195b) 및 추가 커패시터 전극(5199b)은 제5 도전층에 위치할 수 있다. 발광 소자(EDb)는 화소 전극(5191b)을 포함하고, 화소 전극(5191b)은 제3 보호막(184)에 형성되어 있는 개구부를 통해 연장 전극(5195b)과 연결될 수 있다. 추가 커패시터 전극(5199b)은 제1 보호막(180) 및 제2 보호막(182)에 형성되어 있는 개구부를 통해 구동 전압선(172)과 연결될 수 있다. 추가 커패시터 전극(5199b)은 화소 전극(5191b)과 중첩하여 추가 커패시터(Caddb)를 구성할 수 있다. 추가 커패시터 전극(5199b)과 화소 전극(5191b) 사이에는 제3 보호막(184)이 위치할 수 있다.
이처럼 화소 별로 연장 전극 및 추가 커패시터 전극이 위치하는 층을 다르게 함으로써, 인접한 화소들 사이의 거리를 좀 더 가깝게 설계할 수 있고, 해상도를 향상시킬 수 있다.
다음으로, 도 18을 참조하여 일 실시예에 따른 표시 장치에 대해 설명하면 다음과 같다.
도 18에 도시된 실시예에 따른 표시 장치는 도 16 및 도 17에 도시된 실시예에 따른 표시 장치와 동일한 부분이 상당하므로, 동일한 부분에 대한 설명은 생략한다. 본 실시예에서는 동일한 화소 내에서 연장 전극과 추가 커패시터 전극이 서로 다른 층에 위치한다는 점에서 앞선 실시예와 상이하며, 이하에서 더욱 설명한다.
도 18은 일 실시예에 따른 표시 장치를 나타낸 단면도이다.
도 18에 도시된 바와 같이, 일 실시예에 따른 표시 장치는 기판(110), 기판(110) 위에 위치하는 화소 회로부(PCc), 화소 회로부(PCc)에 연결되어 있는 발광 소자(EDc)를 포함한다. 화소 회로부(PCc)와 발광 소자(EDc)는 연장 전극(6195)에 의해 연결된다. 또한, 일 실시예에 따른 표시 장치는 유지 커패시터(Cstc), 홀드 커패시터(Choldc), 및 추가 커패시터(Caddc)를 더 포함한다.
일부 화소의 연장 전극과 다른 화소의 연장 전극이 서로 다른 층에 위치할 수 있고, 일부 화소의 추가 커패시터 전극과 다른 화소의 추가 커패시터 전극이 서로 다른 층에 위치할 수 있다.
앞선 실시예에서 동일한 화소 내에서는 연장 전극과 추가 커패시터 전극이 동일한 층에 위치할 수 있고, 본 실시예에서는 동일한 화소 내에서 연장 전극(6195)과 추가 커패시터 전극(6199)이 서로 다른 층에 위치할 수 있다. 예를 들면, 연장 전극(6195)이 제5 도전층에 위치할 수 있고, 추가 커패시터 전극(6199)은 제4 도전층에 위치할 수 있다. 도시는 생략하였으나, 다른 화소에서는 연장 전극이 제4 도전층에 위치할 수 있고, 추가 커패시터 전극이 제5 도전층에 위치할 수 있다.
상기 실시예들에서 연장 전극 및 추가 커패시터 전극이 제4 도전층 또는 제5 도전층에 위치하는 경우에 대해 설명하였으나, 이에 한정되는 것은 아니며, 일 실시예에 따른 표시 장치가 더 많은 도전층을 포함할 수도 있다. 예를 들면, 일부 화소에서 연장 전극 및 추가 커패시터 전극이 제4 도전층에 위치하고, 다른 일부 화소에서는 연장 전극 및 추가 커패시터 전극이 제5 도전층에 위치하며, 나머지 화소에서는 연장 전극 및 추가 커패시터 전극이 제6 도전층에 위치할 수도 있다.
앞서 설명한 바와 같이, 일 실시예에 따른 표시 장치의 각 화소의 화소 회로부의 구조는 다양하게 변경될 수 있으며, 이하에서 도 19를 참조하여 변경 실시예에 대해 설명한다.
도 19는 일 실시예에 따른 표시 장치의 한 화소의 회로도이다.
도 19에 도시된 바와 같이, 일 실시예에 따른 표시 장치는 복수의 화소(PX) 및 복수의 신호선(127, 128, 151, 152, 153, 155, 171, 172)을 포함한다. 하나의 화소(PX)는 복수의 신호선(127, 128, 151, 152, 153, 155, 171, 172)에 연결되어 있는 복수의 트랜지스터(T1, T2, T3, T4, T5), 유지 커패시터(Cst), 홀드 커패시터(Chold), 추가 커패시터(Cadd), 및 발광 다이오드(LED)를 포함한다.
앞선 실시예에서는 각 트랜지스터(T1, T2, T3, T4, T5)가 듀얼 게이트 구조를 가질 수 있고, 본 실시예에서는 각 트랜지스터(T1, T2, T3, T4, T5)가 듀얼 게이트 구조를 가지지 않을 수 있다. 즉, 각 트랜지스터(T1, T2, T3, T4, T5)가 단일의 게이트 전극을 포함할 수 있다. 그 밖에도 다양한 회로도의 변경이 가능하다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
DA1: 제1 표시 영역
DA2: 제2 표시 영역
DA3: 제3 표시 영역
PC1: 제1 화소 회로부
PC2: 제2 화소 회로부
PC3: 제3 화소 회로부
DR: 구동 회로부
ED: 발광 소자
ED1: 제1 발광 소자
ED2: 제2 발광 소자
ED3: 제3 발광 소자
Cst, Cst1, Cst2, Cst3: 유지 커패시터
Chold, Chold1, Chold2, Chold3: 홀드 커패시터
Cadd, Cadd1, Cadd2, Cadd3: 추가 커패시터
172: 구동 전압선
199, 1199, 2199, 3199: 추가 커패시터 전극
1191: 제1 화소 전극
2191: 제2 화소 전극
3191: 제3 화소 전극
1195: 제1 연장 전극
2195: 제2 연장 전극
3195: 제3 연장 전극

Claims (20)

  1. 기판,
    상기 기판 위에 위치하는 트랜지스터,
    상기 트랜지스터에 연결되어 있는 화소 전극,
    상기 트랜지스터와 상기 화소 전극 사이에 연결되어 있는 연장 전극,
    상기 연장 전극과 동일한 층에 위치하고, 상기 화소 전극과 중첩하며, 일정한 전압이 인가되는 추가 커패시터 전극,
    상기 화소 전극 위에 위치하는 발광층, 및
    상기 발광층 위에 위치하는 공통 전극을 포함하는 표시 장치.
  2. 제1항에서,
    상기 연장 전극 및 상기 추가 커패시터 전극은 투명 전도성 산화물을 포함하는 표시 장치.
  3. 제1항에서,
    상기 추가 커패시터 전극은 구동 전압이 인가되는 구동 전압선에 연결되어 있는 표시 장치.
  4. 제3항에서,
    상기 트랜지스터는,
    상기 기판 위에 위치하는 제1 게이트 전극,
    상기 제1 게이트 전극과 중첩하고, 제1 영역, 채널, 및 제2 영역을 포함하는 반도체,
    상기 반도체의 채널과 중첩하는 제2 게이트 전극,
    상기 반도체의 제1 영역과 연결되어 있는 소스 전극, 및
    상기 반도체의 제2 영역과 연결되어 있는 드레인 전극을 포함하고,
    상기 화소 전극은 상기 드레인 전극에 연결되어 있는 표시 장치.
  5. 제4항에서,
    상기 드레인 전극은 상기 제2 게이트 전극과 연결되어 있는 표시 장치.
  6. 제4항에서,
    상기 구동 전압선은 상기 소스 전극 및 상기 드레인 전극과 동일한 층에 위치하는 표시 장치.
  7. 제4항에서,
    상기 반도체와 동일한 층에 위치하는 제1 유지 전극, 및
    상기 제1 게이트 전극과 동일한 층에 위치하고, 상기 제1 유지 전극과 중첩하는 제2 유지 전극을 더 포함하는 표시 장치.
  8. 제7항에서,
    상기 제1 유지 전극은 상기 구동 전압선과 중첩하는 표시 장치.
  9. 제4항에서,
    상기 반도체는 산화물 반도체 물질을 포함하는 표시 장치.
  10. 제1항에서,
    상기 기판은 표시 영역 및 상기 표시 영역에 인접한 주변 영역을 포함하고,
    상기 표시 영역은,
    제1 표시 영역,
    상기 제1 표시 영역의 외측에 위치하는 제2 표시 영역, 및
    상기 제1 표시 영역의 내측에 위치하는 제3 표시 영역을 포함하는 표시 장치.
  11. 제10항에서,
    상기 제1 표시 영역에서 상기 트랜지스터는 상기 연장 전극을 통해 하나의 화소 전극과 연결되어 있고,
    상기 제2 표시 영역 및 상기 제3 표시 영역에서 상기 트랜지스터는 상기 연장 전극을 통해 복수의 화소 전극과 연결되어 있는 표시 장치.
  12. 제11항에서,
    상기 제2 표시 영역에 위치하는 구동 회로부를 더 포함하고,
    상기 제2 표시 영역에 위치하는 복수의 화소 전극 중 적어도 일부는 상기 구동 회로부와 중첩하는 표시 장치.
  13. 제12항에서,
    상기 제3 표시 영역에 위치하는 전자 모듈을 더 포함하고,
    상기 제3 표시 영역에 위치하는 복수의 화소 전극 중 적어도 일부는 상기 전자 모듈과 중첩하는 표시 장치.
  14. 제1항에서,
    상기 화소 전극은,
    적색을 표시하는 적색 화소의 화소 전극,
    녹색을 표시하는 녹색 화소의 화소 전극, 및
    청색을 표시하는 청색 화소의 화소 전극을 포함하는 표시 장치.
  15. 제14항에서,
    상기 추가 커패시터 전극은 상기 적색 화소의 화소 전극의 전체, 상기 녹색 화소의 화소 전극의 전체, 및 상기 청색 화소의 화소 전극의 전체와 중첩하는 표시 장치.
  16. 제14항에서,
    상기 추가 커패시터 전극은 상기 적색 화소의 화소 전극, 상기 녹색 화소의 화소 전극, 및 상기 청색 화소의 화소 전극의 적어도 일부와 중첩하지 않는 표시 장치.
  17. 제16항에서,
    상기 추가 커패시터 전극과 상기 적색 화소의 화소 전극의 중첩 비율, 상기 추가 커패시터 전극과 상기 녹색 화소의 화소 전극의 중첩 비율, 및 상기 추가 커패시터 전극과 상기 청색 화소의 화소 전극의 중첩 비율은 상이한 표시 장치.
  18. 제14항에서,
    데이터 전압이 인가되는 데이터선을 더 포함하고,
    상기 청색 화소의 화소 전극은 상기 데이터선과 중첩하는 개구부를 포함하고,
    상기 추가 커패시터 전극은 상기 데이터선과 중첩하는 개구부를 포함하는 표시 장치.
  19. 제1항에서,
    복수의 화소 각각이 상기 연장 전극을 포함하고,
    상기 복수의 화소 중 제1 화소의 연장 전극과 제2 화소의 연장 전극은 서로 다른 층에 위치하는 표시 장치.
  20. 제19항에서,
    상기 복수의 화소 각각이 상기 추가 커패시터 전극을 포함하고,
    상기 제1 화소의 추가 커패시터 전극과 상기 제2 화소의 추가 커패시터 전극은 서로 다른 층에 위치하는 표시 장치.

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