WO2021240584A1 - 表示装置および表示装置の製造方法 - Google Patents

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WO2021240584A1
WO2021240584A1 PCT/JP2020/020497 JP2020020497W WO2021240584A1 WO 2021240584 A1 WO2021240584 A1 WO 2021240584A1 JP 2020020497 W JP2020020497 W JP 2020020497W WO 2021240584 A1 WO2021240584 A1 WO 2021240584A1
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transistor
display device
insulating film
electrode
layer
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PCT/JP2020/020497
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智久 青木
篤史 蜂谷
裕一 齊藤
博章 古川
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シャープ株式会社
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Definitions

  • the present invention relates to a display device.
  • Patent Document 1 discloses a display device including a transistor containing polysilicon, a transistor containing a semiconductor oxide, and a capacitive element connected to the transistor containing polysilicon, which are formed on the same substrate.
  • a transistor having a first structure including a crystalline silicon semiconductor film and a first gate electrode and a transistor having a second structure including an oxide semiconductor film and a second gate electrode are formed.
  • a drive transistor and a capacitive element, which are transistors of the first structure, are formed, and the capacitive element is attached to a first capacitive electrode electrically connected to the first gate electrode of the drive transistor and the first capacitive electrode.
  • It includes a second capacitance electrode facing each other and a dielectric film arranged between the first capacitance electrode and the second capacitance electrode, and the dielectric film is the same as the first interlayer insulating film and the second interlayer insulating film. It is formed in different layers.
  • the dielectric film of the capacitive element is formed in a layer different from the first interlayer insulating film and the second interlayer insulating film, there is an effect that the capacitance can be easily optimized.
  • FIG. 1A is a schematic plan view showing the configuration of the display device of the present embodiment
  • FIG. 1B is a cross-sectional view showing the configuration of the display device.
  • It is sectional drawing which shows the structure of the display device of this embodiment.
  • It is a circuit diagram which shows an example of a pixel circuit.
  • It is a top view which shows the structural example of the thin film transistor substrate including a pixel circuit.
  • 5 (a) is a sectional view taken along the line Aa of FIG. 4
  • FIG. 5 (b) is a sectional view taken along the line BB of FIG. 4
  • FIG. 5 (c) is a sectional view taken along the line CC of FIG. It is a figure.
  • It is a flowchart which shows the manufacturing method of the display device of this embodiment.
  • FIG. It is a flowchart which shows the formation method of the thin film transistor substrate in FIG. It is sectional drawing which shows the formation method of the thin film transistor substrate of this embodiment. It is sectional drawing which shows the formation method of the thin film transistor substrate of this embodiment. It is sectional drawing which shows the formation method of the thin film transistor substrate of this embodiment. It is sectional drawing which shows the formation method of the thin film transistor substrate of this embodiment. It is sectional drawing which shows the formation method of the thin film transistor substrate of this embodiment. It is sectional drawing which shows the formation method of the thin film transistor substrate of this embodiment. It is sectional drawing which shows the formation method of the thin film transistor substrate of this embodiment. It is sectional drawing which shows the structure of the thin film transistor substrate of the comparative example.
  • FIG. 1A is a schematic plan view showing the configuration of the display device of the present embodiment
  • FIG. 1B is a cross-sectional view showing the configuration of the display device
  • FIG. 2 is a cross-sectional view showing the configuration of the display device of the present embodiment.
  • the display device 10 includes a thin film transistor substrate 7, a top emission (light emitting to the upper layer side) type light emitting element layer 5, and a sealing layer 6, and each subpixel SP has a light emitting element ED.
  • a pixel circuit PC for a light emitting element is formed.
  • the thin film transistor substrate 7 includes a substrate 2, a base coat film 3, and a thin film transistor layer 4 on which a pixel circuit PC is formed.
  • the substrate 2 is a glass substrate or a flexible base material containing a resin such as polyimide as a main component.
  • the substrate 2 can be composed of two layers of polyimide films and an inorganic film sandwiched between them. ..
  • the base coat film (barrier layer) 3 is an inorganic insulating layer that prevents foreign substances such as water and oxygen from entering, and can be formed by using, for example, silicon nitride, silicon oxide, or the like.
  • the pixel circuit PC includes a plurality of transistors TA having a first structure each including a crystalline silicon semiconductor film SC and first gate electrodes 15a and 15A, and a plurality of transistors TA each including an oxide semiconductor film SZ and a second gate electrode 19b.
  • the transistor TB of the second structure and the capacitive element Cp connected to the drive transistor (T4) which is one of the transistors TA of the first structure are formed.
  • the transistor TA of the first structure and the transistor TB of the second structure are top gate type in which control terminals (first gate electrodes 15a and 15A, second gate electrodes 19b) are formed in a layer above the channel.
  • the thin film layer 4 includes a crystalline silicon semiconductor layer SC formed on the base coat film 3, a first gate insulating film 14 covering the crystalline silicon semiconductor layer SC, and a first gate insulating film 14.
  • the first gate electrodes 15A and 15a (first metal layer 15) formed on the upper layer, the first interlayer insulating film 16 covering the first metal layer 15, and the first interlayer insulating film 16 are formed on the upper layer.
  • the first capacitive electrode 17a and the relay electrodes 17B and 17b intermediate metal layer 17
  • the oxide semiconductor film SZ formed in the upper layer of the intermediate metal layer 17 and the oxide semiconductor film SZ formed in the upper layer of the oxide semiconductor film SZ.
  • the first gate insulating film 14 is arranged between the crystalline silicon semiconductor film SC and the first gate electrodes 15a and 15A, and the second gate insulating film 18b is placed between the oxide semiconductor film SZ and the second gate electrode 19b. Will be distributed.
  • the portion that overlaps with the first gate electrodes 15a and 15A functions as a semiconductor (channel), and the portion that does not overlap is made into a conductor portion by impurity doping or the like.
  • the portion superimposing on the second gate electrode 19b functions as a semiconductor (channel), and the portion not superimposing is made into a conductor portion by a reduction treatment or the like.
  • the crystalline silicon semiconductor layer SC is composed of, for example, low-temperature-formed polysilicon (LTPS).
  • the oxide semiconductor layer SZ contains, for example, at least one element selected from indium (In), gallium (Ga), tin (Sn), hafnium (Hf), zirconium (Zr), and zinc (Zn) and oxygen. Consists of including. Specifically, indium (In), gallium (Ga), oxide semiconductor containing zinc (Zn) and oxygen (InGaZnO), indium (In), tin (Sn), oxide containing zinc (Zn) and oxygen.
  • InSnZNO Indium (In), zirconium (Zr), oxide containing zinc (Zn) and oxygen Semiconductor
  • InZrZnO Indium (In), indium (Hf), oxide containing zinc (Zn) and oxygen A semiconductor (InHfZnO) or the like can be used.
  • the first metal layer 15, the intermediate metal layer 17, the second metal layer 19 and the third metal layer 21 contain, for example, at least one of aluminum, tungsten, molybdenum, tantalum, chromium, titanium, and copper. It is composed of a film or a metal multi-layer film.
  • the first gate insulating film 14 can be made of, for example, a silicon oxide (SiOx) film.
  • the first interlayer insulating film 16 covering the first gate electrodes 15A and 15a can be composed of, for example, a laminated film of silicon oxide (SiOx) and silicon nitride (SiNx).
  • the dielectric film 18a and the second gate insulating film 18b (intermediate insulating layer) can be made of, for example, a silicon oxide (SiOx) film.
  • the second interlayer insulating film 20 that covers the second gate electrode 19b can be composed of a single-layer film of silicon oxide (SiOx) or a laminated film of silicon oxide (SiOx) and silicon nitride (SiNx).
  • the flattening film PF can be made of a coatable organic material such as polyimide or acrylic resin.
  • the light emitting element layer 5 of FIG. 1B includes a lower electrode 22, an insulating edge cover film 23 covering the edge of the lower electrode 22, and an EL (electroluminescence) layer 24 above the edge cover film 23. Includes an upper electrode 25 above the EL layer 24.
  • the edge cover film 23 is formed by applying an organic material such as polyimide or acrylic resin and then patterning it by photolithography.
  • each light emitting element includes an island-shaped lower electrode 22, an EL layer 24 (including a light emitting layer EK), and an upper electrode 25.
  • the upper electrode 25 is a solid common electrode common to a plurality of light emitting elements ED.
  • the light emitting element ED may be, for example, an OLED (organic light emitting diode) including an organic layer as a light emitting layer, or a QLED (quantum dot light emitting diode) including a quantum dot layer as a light emitting layer.
  • OLED organic light emitting diode
  • QLED quantum dot light emitting diode
  • the EL layer 24 is composed of, for example, laminating a hole injection layer, a hole transport layer, a light emitting layer EK, an electron transport layer, and an electron injection layer in order from the lower layer side.
  • the light emitting layer is formed in an island shape in the opening (for each sub-pixel) of the edge cover film 23 by a vapor deposition method, an inkjet method, or a photolithography method.
  • the other layers are formed in an island shape or a solid shape (common layer).
  • the hole injection layer, the hole transport layer, the electron transport layer, and the electron injection layer may be configured so as not to form one or more layers.
  • the lower electrode 22 is a light reflecting electrode composed of, for example, a laminate of ITO (Indium Tin Oxide) and an alloy containing Ag (silver) or Ag.
  • the upper electrode 25 is made of a metal thin film such as a magnesium-silver alloy and has light transmittance.
  • the light emitting element ED When the light emitting element ED is an OLED, holes and electrons are recombinated in the light emitting layer EK by the driving current between the lower electrode 22 and the upper electrode 25, and light is emitted in the process of transitioning the resulting excitons to the basal state. It is released.
  • the light emitting element ED When the light emitting element ED is a QLED, the drive current between the lower electrode 22 and the upper electrode 25 causes holes and electrons to recombine in the light emitting layer EK, and the resulting exciton is the conduction band level of the quantum dot (the conduction band level of the quantum dot (). Light is emitted in the process of transitioning from the conduction band to the valence band.
  • the sealing layer 6 covering the light emitting element layer 5 is a layer for preventing foreign substances such as water and oxygen from penetrating into the light emitting element layer 5, and for example, the two-layer inorganic sealing film 26. It can be composed of 28 and an organic film 27 formed between them.
  • FIG. 3 is a circuit diagram showing an example of a pixel circuit.
  • the capacitive element Cp the reset transistor T1 whose control terminal is connected to the scanning signal line Gn-1 of the previous stage (n-1 stage), and the control terminal scan of its own stage (n stage).
  • a threshold control transistor T2 connected to the signal line Gn
  • a write control transistor T3 whose control terminal is connected to the scanning signal line Gn of its own stage (n stage)
  • a drive transistor T4 for controlling the current of the light emitting element ED.
  • the power supply transistor T5 whose control terminal is connected to the light emission control line EM (n stages), the light emission control transistor T6 whose control terminal is connected to the light emission control line EM (n stages), and the control terminal is its own stage (n stages).
  • the initialization transistor T7 connected to the scanning signal line Gn, and the like.
  • the write control transistor T3, the drive transistor T4, the power supply transistor T5, and the light emission control transistor T6 are transistors (TA) having a first structure and have a crystalline silicon semiconductor film SC (see FIG. 2).
  • the reset transistor T1, the threshold control transistor T2, and the initialization transistor T7 are transistors (TB) having a second structure, and have an oxide semiconductor layer SZ (see FIG. 2).
  • the control terminal of the drive transistor T4 is connected to the anode of the light emitting element ED via the capacitive element Cp, and is also connected to the power supply line PL via the reset transistor T1.
  • the high voltage side power supply EL VDD is supplied to the power supply line PL.
  • the source region of the drive transistor T4 is connected to the data signal line DL via the write control transistor T3, and is also connected to the anode (lower electrode 22) of the light emitting element ED via the light emission control transistor T6.
  • the drain region of the drive transistor T4 is connected to the control terminal of the drive transistor T4 via the threshold control transistor T2, and is also connected to the power supply line PL via the power supply transistor T5.
  • the anode of the light emitting element ED is connected to the initialization signal line IL via the initialization transistor T7.
  • the same low voltage side power supply (ELVSS) is supplied to the cathode (upper electrode 25) of the initialization signal line IL and the light emitting element ED.
  • FIG. 4 is a plan view showing a configuration example of a thin film transistor substrate including a pixel circuit.
  • 5 (a) is a sectional view taken along the line Aa of FIG. 4
  • FIG. 5 (b) is a sectional view taken along the line BB of FIG. 4
  • FIG. 5 (c) is a sectional view taken along the line CC of FIG. It is a figure.
  • a pair of own-stage scanning signal lines Gn ⁇ gn, light emission control line EM, data signal line DL, initialization signal line IL, and high voltage side power supply line PL are arranged in the pixel circuit PC.
  • Each of the scanning signal lines Gn and gn has a two-layer structure of a lower wiring included in the first metal layer 15 and an upper wiring included in the second metal layer 19.
  • the light emission control line EM is included in the first metal layer 15, and the data signal line DL, the initialization signal line IL, and the power supply line PL are included in the third metal layer 21.
  • the write control transistor T3, the power supply transistor T5, and the light emission control transistor T6 are transistors (TA) having a first structure, and have a first gate electrode 15A (see FIG. 2) that functions as a control terminal.
  • the first gate electrode 15A is a part of the lower wiring of the scanning signal line gn or a part of the light emission control line EM.
  • the reset transistor T1, the threshold control transistor T2, and the initialization transistor T7 are transistors (TB) having a second structure, and have a second gate electrode 19b (see FIG. 2) that functions as a control terminal.
  • the second gate electrode 19b is a part of the upper wiring of the scanning signal line Gn-1, a part of the upper wiring of the scanning signal line gn, or a part of the upper wiring of the scanning signal line Gn.
  • the drive transistor T4 is a transistor (TA) having a first structure
  • the capacitive element Cp is a first capacitive electrode 17a that is electrically connected to the first gate electrode 15a of the drive transistor T4.
  • a second capacitive electrode 19a facing the first capacitive electrode 17a and a dielectric film 18a arranged between the first capacitive electrode 17a and the second capacitive electrode 19a are included, and the dielectric film 18a is insulated from the first interlayer. It is formed in a layer different from the film 16 and the second interlayer insulating film 20 (intermediate insulating layer 18 including the second gate insulating film 18b).
  • the dielectric film 18a can be formed thinner than the first interlayer insulating film 16 and the second interlayer insulating film 20 by using silicon oxide, and the capacitance of the capacitive element Cp can be easily optimized.
  • a good material for example, silicon nitride
  • an oxide semiconductor can be used for the second interlayer insulating film 20.
  • a material suitable for the layer SZ for example, silicon oxide
  • the dielectric film 18a is formed in the same layer as the second gate insulating film 18b and made of the same material, the first capacitance electrode 17a is included in the intermediate metal layer 17, and the second capacitance electrode 19a is included in the second metal layer 19. Therefore, the above effect can be obtained without increasing the manufacturing process.
  • the second gate insulating film 18b is formed in an island shape so as to be consistent with the second gate electrode 19b, and the dielectric film 18a is formed in an island shape so as to be consistent with the second capacitance electrode 19a.
  • the first gate electrode 15a and the first capacitance electrode 17a of the drive transistor T4 are connected via a contact hole H1x formed in the first interlayer insulating film 16. Since the capacitive element Cp is formed so as to overlap with the channel CH of the drive transistor T4 in a plan view, the pixel circuit PC can be configured to be small.
  • the oxide semiconductor film SZ includes two conductor portions ZB and Zb which are conductors on both sides of the channel.
  • the intermediate metal layer 17 includes a relay electrode 17B in contact with the conductor portion ZB and a relay electrode 17b in contact with the conductor portion Zb.
  • the relay electrode 17b is connected to the upper layer wiring UW (third metal layer 21) via the contact hole H3 formed in the second interlayer insulating film 20, and the relay electrode 17B is connected to the second interlayer insulating film 20. It is connected to the power supply line PL (third metal layer 21) through the formed contact hole.
  • the first capacitance electrode 17a is connected to the power supply line PL via the reset transistor T1 which is a transistor (TB) of the second structure, and the second capacitance electrode 19a is an initialization transistor which is a transistor (TB) of the second structure. It is connected to the initialization signal line IL via T7.
  • the crystalline silicon semiconductor film SC of the drive transistor T4 is arranged on both sides of the channel and includes a conductored source region SA and drain region DA, in which the source region SA is a write transistor which is a transistor (TA) of the first structure. It is connected to the data signal line DL via T3 and is connected to the anode of the light emitting element ED via a light emitting control transistor T6 which is a transistor (TA) of the first structure.
  • the drain region DA is connected to the power supply line PL via the power supply transistor T5 which is a transistor (TA) of the first structure, and is a drive transistor via the threshold control transistor T2 which is a transistor (TB) of the second structure. It is connected to the first gate electrode 15a of T4.
  • the second capacitance electrode 19a is connected to the upper layer wiring UW via the contact hole H1y formed in the second interlayer insulating film 20 (with the contact hole H1x in FIG. 4). Combined with the contact hole H1y, it is described as H1).
  • the first gate electrode 15a of the drive transistor T4 is connected to the upper layer wiring UW via the contact hole H2 formed in the first interlayer insulating film 16 and the second interlayer insulating film 20.
  • the relay electrode 17b in contact with one end (conductor portion) of the oxide semiconductor film SZ of the threshold control transistor T2 is connected to the upper layer wiring UW via the contact hole H3 formed in the second interlayer insulating film 20 and is connected to the other end (conductor portion).
  • the relay electrode 17B in contact with the conductor portion) reaches the drain region DA of the crystalline silicon semiconductor film SC of the drive transistor T4 via the contact hole H4 formed in the first interlayer insulating film 16 and the first gate insulating film 14. Be connected.
  • the source region SA of the crystalline silicon semiconductor film SC of the transistor T4 comprises a write control transistor T3 and a contact hole H5 formed in the second interlayer insulating film 20, the first interlayer insulating film 16 and the first gate insulating film 14. It is connected to the data signal line DL via.
  • the drain region DA of the crystalline silicon semiconductor film SC of the transistor T5 is connected to the power supply line PL via the contact hole H6 formed in the second interlayer insulating film 20, the first interlayer insulating film 16 and the first gate insulating film 14. Will be done.
  • FIG. 6 is a flowchart showing a manufacturing method of the display device of the present embodiment.
  • step S101 the thin film transistor substrate 7 is formed.
  • step S102 the lower electrode 22 is formed.
  • step S103 the EL layer 24 is formed.
  • step S104 the upper electrode 25 is formed.
  • step S105 the sealing layer 6 is formed.
  • FIG. 7 is a flowchart showing a method of forming the thin film transistor substrate of FIG. 8 to 14 are cross-sectional views showing a method of forming a thin film transistor substrate.
  • (A) to (c) in FIGS. 8 to 14 correspond to (a) to (c) of FIG.
  • step S1 the substrate 2 is formed.
  • step S2 the base coat film 3 is formed.
  • step S3 a film of amorphous silicon (amorphous silicon) is formed.
  • step S4 the amorphous silicon is dehydrogenated by heat treatment.
  • step S5 amorphous silicon is converted to crystalline silicon (polysilicon) by laser annealing by an ELA (Exicimer Laser Anneling) method to form a crystalline silicon semiconductor layer SC.
  • step S6 the crystalline silicon semiconductor layer SC is patterned by a photolithography method.
  • the first gate insulating film 14 (for example, silicon oxide) is formed by using the CVD method.
  • the first metal layer 15 (molybdenum-based alloy such as molybdenum or MoW) is formed by using a sputtering method.
  • the first metal layer 15 is patterned (the lower wiring of the scanning signal line, the emission control line EM, the formation of the first gate electrode 15a, etc.) by the photolithography method.
  • impurity doping is performed on the crystalline silicon semiconductor layer SC.
  • a first interlayer insulating film 16 (for example, a laminated film of silicon oxide and silicon nitride) is formed by using a CVD method.
  • step S12 hydrogenation annealing (heat treatment for the purpose of supplying hydrogen to the crystalline silicon semiconductor layer SC) is performed. As a result, the influence of defects in the crystalline silicon semiconductor layer SC is reduced.
  • step S13 the first interlayer insulating film 16 is patterned (formation of contact holes H4, H1x, etc.) by a photolithography method.
  • the intermediate metal layer 17 (molybdenum-based alloy such as molybdenum or MoW) is formed.
  • step S15 the intermediate metal layer 17 is patterned (formation of the first capacitance electrode 17a, the relay electrodes 17B, 17b, etc.) by the photolithography method.
  • step S16 the oxide semiconductor layer SZ is formed by using the sputtering method.
  • step S17 the oxide semiconductor layer SZ is patterned.
  • a method is used in which the intermediate metal layer 17 is not etched and only the oxide semiconductor layer SZ is etched (for example, wet etching treatment with oxalic acid or hydrofluoric acid).
  • step S18 the region not covered by the second gate electrode 19b and the second gate insulating film 18b is treated with hydrogen plasma (formation of the conductor portion of the oxide semiconductor layer SZ). I do.
  • step S19 the intermediate insulating layer 18 is formed into a film (for example, silicon oxide) by using the CVD method.
  • step S20 the second metal layer 19 (for example, a titanium / aluminum / titanium laminated film) is formed by using a sputtering method.
  • step S21 the patterning of the second metal layer 19 and the intermediate insulating layer 18 (dielectric film 18a, second gate insulating film 18b, second capacitive electrode 19a, first) is performed by a photolithography method. 2 Gate electrode 19b and the like are formed). In step S21, the same mask is used to continuously pattern the second metal layer 19 and the intermediate insulating layer 18.
  • a second interlayer insulating film 20 (for example, a single layer film of silicon oxide or a laminated film of silicon nitride and silicon oxide) is formed by using a CVD method.
  • the first interlayer insulating film 16, the second interlayer insulating film 20, and the first gate insulating film 14 are patterned (formed in the contact holes H1y, H2, H3, H5, and H6) by a photolithography method.
  • a third metal layer 21 for example, a titanium / aluminum / titanium laminated film
  • step S25 patterning of the third metal layer 21 (formation of the upper layer wiring UW, the data signal line DL, the initialization signal line IL, and the power supply line PL) is performed by the photolithography method.
  • FIG. 15 is a cross-sectional view showing the configuration of the thin film transistor substrate of the comparative example.
  • the inorganic insulating film 116 covering the gate electrode GE is used as the dielectric film of the capacitive element connected to the drive transistor, the inorganic insulating film 116 serves as a hydrogenation supply source for the polysilicon semiconductor layer. It is necessary to have both a function and a function as a dielectric film, and it is difficult to achieve both of them.
  • a display including a pixel circuit in which a transistor having a first structure including a crystalline silicon semiconductor film and a first gate electrode and a transistor having a second structure including an oxide semiconductor film and a second gate electrode are formed, and a light emitting element. It ’s a device, A first interlayer insulating film covering the first gate electrode and a second interlayer insulating film covering the second gate electrode are provided. A drive transistor and a capacitive element, which are transistors of the first structure, are formed in the pixel circuit.
  • the capacitive element includes a first capacitive electrode that is electrically connected to the first gate electrode of the drive transistor, a second capacitive electrode that faces the first capacitive electrode, and the first capacitive electrode and the second capacitive electrode.
  • Including the dielectric film arranged between The dielectric film is a display device formed in a layer different from the first interlayer insulating film and the second interlayer insulating film.
  • a first gate insulating film arranged between the crystalline silicon semiconductor film and the first gate electrode, and a second gate insulating film arranged between the oxide semiconductor film and the second gate electrode are included.
  • Aspect 3 The display device according to, for example, Aspect 1 or 2, wherein the capacitive element superimposes on the channel of the drive transistor in a plan view.
  • the oxide semiconductor film is formed in an upper layer than the crystalline silicon semiconductor film, and is formed.
  • the display device according to, for example, the fifth aspect, wherein the first capacitance electrode is included in the intermediate metal layer.
  • the oxide semiconductor film includes a conductor portion that is made into a conductor, and the oxide semiconductor film includes a conductor portion.
  • a relay electrode is provided in contact with the conductor portion, and the relay electrode is provided.
  • the display device according to, for example, the sixth aspect, wherein the relay electrode is included in the intermediate metal layer.
  • the first interlayer insulating film contains silicon nitride and contains silicon nitride.
  • the intermediate metal layer By patterning the intermediate metal layer, the first capacitive electrode of the capacitive element is formed. By patterning the second metal layer, the second gate electrode and the second capacitive electrode of the capacitive element are formed.
  • a method for manufacturing a display device that forms the second gate insulating film and the dielectric film of the capacitive element by patterning the intermediate insulating layer.

Abstract

画素回路（ＰＣ）を備える表示装置（１０）であって、画素回路に、結晶性シリコン半導体膜（ＳＣ）を含む第１構造の駆動トランジスタ（Ｔ４）および容量素子（Ｃｐ）が形成され、容量素子は、駆動トランジスタの第１ゲート電極（１５ａ）と電気的に接続する第１容量電極（１７ａ）と、第１容量電極に対向する第２容量電極（１９ａ）と、第１容量電極および第２容量電極の間に配された誘電膜（１８ａ）とを含み、誘電膜（１８ａ）は、第１層間絶縁膜（１６）および前記第２層間絶縁膜（２０）とは異なる層に形成されている。

Description

表示装置および表示装置の製造方法
　本発明は、表示装置に関する。
　特許文献１には、同一基板上に形成された、ポリシリコンを含むトランジスタと、半導体酸化物を含むトランジスタと、ポリシリコンを含むトランジスタに接続する容量素子とを備える表示装置が開示されている。
国際公開公報「ＷＯ２０１５／０３１０３７」
　特許文献１の表示装置では、ポリシリコンを含むトランジスタのゲート電極を覆う絶縁膜を容量素子の誘電膜として利用しているため、容量の最適化が難しいという問題がある。
　本発明の一態様にかかる表示装置は、結晶性シリコン半導体膜および第１ゲート電極を含む第１構造のトランジスタと、酸化物半導体膜および第２ゲート電極を含む第２構造のトランジスタとが形成された画素回路と、発光素子とを備える表示装置であって、前記第１ゲート電極を覆う第１層間絶縁膜と、前記第２ゲート電極を覆う第２層間絶縁膜とを備え、前記画素回路に、前記第１構造のトランジスタである駆動トランジスタと容量素子とが形成され、前記容量素子は、前記駆動トランジスタの第１ゲート電極と電気的に接続する第１容量電極と、前記第１容量電極に対向する第２容量電極と、前記第１容量電極および第２容量電極の間に配された誘電膜とを含み、前記誘電膜は、前記第１層間絶縁膜および前記第２層間絶縁膜とは異なる層に形成されている。
　本発明の一態様によれば、容量素子の誘電膜が、第１層間絶縁膜および第２層間絶縁膜とは異なる層に形成されているため、容量を最適化しやすいという効果を奏する。
図１（ａ）は、本実施形態の表示装置の構成を示す模式的平面図であり、図１（ｂ）は、表示装置の構成を示す断面図である。 本実施形態の表示装置の構成を示す断面図である。 画素回路の一例を示す回路図である。 画素回路を含む薄膜トランジスタ基板の構成例を示す平面図である。 図５（ａ）は、図４のＡ－ａ断面図であり、図５（ｂ）は、図４のＢ－ｂ断面図であり、図５（ｃ）は、図４のＣ－ｃ断面図である。 本実施形態の表示装置の製造方法を示すフローチャートである。 図６における薄膜トランジスタ基板の形成方法を示すフローチャートである。 本実施形態の薄膜トランジスタ基板の形成方法を示す断面図である。 本実施形態の薄膜トランジスタ基板の形成方法を示す断面図である。 本実施形態の薄膜トランジスタ基板の形成方法を示す断面図である。 本実施形態の薄膜トランジスタ基板の形成方法を示す断面図である。 本実施形態の薄膜トランジスタ基板の形成方法を示す断面図である。 本実施形態の薄膜トランジスタ基板の形成方法を示す断面図である。 本実施形態の薄膜トランジスタ基板の形成方法を示す断面図である。 比較例の薄膜トランジスタ基板の構成を示す断面図である。
　図１（ａ）は、本実施形態の表示装置の構成を示す模式的平面図であり、図１（ｂ）は、表示装置の構成を示す断面図である。図２は、本実施形態の表示装置の構成を示す断面図である。
　図１に示すように、表示装置１０は、薄膜トランジスタ基板７、トップエミッション（上層側へ発光する）タイプの発光素子層５、および封止層６を備え、サブ画素ＳＰごとに、発光素子ＥＤと、発光素子用の画素回路ＰＣとが形成される。
　薄膜トランジスタ基板７は、基板２と、ベースコート膜３と、画素回路ＰＣが形成される薄膜トランジスタ層４とを備える。基板２は、ガラス基板、あるいは、ポリイミド等の樹脂を主成分とする可撓性基材であり、例えば、２層のポリイミド膜およびこれらに挟まれた無機膜によって基板２を構成することもできる。ベースコート膜（バリア層）３は、水、酸素等の異物の侵入を防ぐ無機絶縁層であり、例えば、窒化シリコン、酸化シリコン等を用いて構成することができる。
　画素回路ＰＣには、それぞれが結晶性シリコン半導体膜ＳＣおよび第１ゲート電極１５ａ・１５Ａを含む複数の第１構造のトランジスタＴＡと、それぞれが酸化物半導体膜ＳＺおよび第２ゲート電極１９ｂを含む複数の第２構造のトランジスタＴＢと、第１構造のトランジスタＴＡの１つである駆動トランジスタ（Ｔ４）に接続する容量素子Ｃｐとが形成される。第１構造のトランジスタＴＡおよび第２構造のトランジスタＴＢは、制御端子（第１ゲート電極１５ａ・１５Ａ、第２ゲート電極１９ｂ）がチャネルよりも上層に形成されるトップゲート型である。
　図２に示すように、薄膜トランジスタ層４は、ベースコート膜３上に形成される結晶性シリコン半導体層ＳＣと、結晶性シリコン半導体層ＳＣを覆う第１ゲート絶縁膜１４と、第１ゲート絶縁膜１４よりも上層に形成される第１ゲート電極１５Ａ・１５ａ（第１金属層１５）と、第１金属層１５を覆う第１層間絶縁膜１６と、第１層間絶縁膜１６よりも上層に形成される、第１容量電極１７ａおよび中継電極１７Ｂ・１７b（中間金属層１７）と、中間金属層１７よりも上層に形成される酸化物半導体膜ＳＺと、酸化物半導体膜ＳＺよりも上層に形成される、誘電膜１８ａおよび第２ゲート絶縁膜１８ｂ（中間絶縁層１８）と、中間絶縁層１８よりも上層に形成される、第２容量電極１９ａおよび第２ゲート電極１９ｂ（第２金属層１９）と、第２金属層１９を覆う第２層間絶縁膜２０と、第２層間絶縁膜２０よりも上層に形成される上層配線ＵＷ（図１（ｂ）の第３金属層２１）と、第３金属層２１よりも上層に形成される平坦化膜ＰＦとを備える。
　第１ゲート絶縁膜１４は、結晶性シリコン半導体膜ＳＣおよび第１ゲート電極１５ａ・１５Ａの間に配され、第２ゲート絶縁膜１８ｂは、酸化物半導体膜ＳＺおよび第２ゲート電極１９ｂの間に配される。
　結晶性シリコン半導体膜ＳＣは、第１ゲート電極１５ａ・１５Ａと重畳する部分は半導体（チャネル）として機能し、重畳しない部分は不純物ドープ等によって導体部とされている。酸化物半導体膜ＳＺは、第２ゲート電極１９ｂと重畳する部分は半導体（チャネル）として機能し、重畳しない部分は還元処理等によって導体部とされている。
　結晶性シリコン半導体層ＳＣは、例えば低温形成のポリシリコン（ＬＴＰＳ）で構成される。酸化物半導体層ＳＺは、例えば、インジウム（Ｉｎ）、ガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）から選ばれた少なくとも一種の元素と酸素とを含んで構成される。具体的には、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）と酸素を含む酸化物半導体（ＩｎＧａＺｎＯ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、亜鉛（Ｚｎ）と酸素を含む酸化物半導体（ＩｎＳｎＺｎＯ）、インジウム（Ｉｎ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）と酸素を含む酸化物半導体（ＩｎＺｒＺｎＯ）、インジウム（Ｉｎ）、ハフニウム（Ｈｆ）、亜鉛（Ｚｎ）と酸素を含む酸化物半導体（ＩｎＨｆＺｎＯ）等を用いることができる。
　第１金属層１５、中間金属層１７、第２金属層１９および第３金属層２１は、例えば、アルミニウム、タングステン、モリブデン、タンタル、クロム、チタン、および銅の少なくとも１つを含む、金属単層膜あるいは金属複層膜によって構成される。
　第１ゲート絶縁膜１４は、例えば酸化シリコン（ＳｉＯｘ）膜で構成することができる。第１ゲート電極１５Ａ・１５ａを覆う第１層間絶縁膜１６は、例えば酸化シリコン（ＳｉＯｘ）および窒化シリコン（ＳｉＮｘ）の積層膜で構成することができる。誘電膜１８ａおよび第２ゲート絶縁膜１８ｂ（中間絶縁層）は、例えば酸化シリコン（ＳｉＯｘ）膜で構成することができる。第２ゲート電極１９ｂを覆う第２層間絶縁膜２０は、酸化シリコン（ＳｉＯｘ）の単層膜あるいは酸化シリコン（ＳｉＯｘ）および窒化シリコン（ＳｉＮｘ）の積層膜で構成することができる。平坦化膜ＰＦは、例えば、ポリイミド、アクリル樹脂等の塗布可能な有機材料によって構成することができる。
　図１（ｂ）の発光素子層５は、下部電極２２と、下部電極２２のエッジを覆う絶縁性のエッジカバー膜２３と、エッジカバー膜２３よりも上層のＥＬ（エレクトロルミネッセンス）層２４と、ＥＬ層２４よりも上層の上部電極２５とを含む。エッジカバー膜２３は、例えば、ポリイミド、アクリル樹脂等の有機材料を塗布した後にフォトリソグラフィよってパターニングすることで形成される。
　発光素子層５には、発光色が異なる複数の発光素子ＥＤが形成され、各発光素子が、島状の下部電極２２、ＥＬ層２４（発光層ＥＫを含む）、および上部電極２５を含む。上部電極２５は、複数の発光素子ＥＤで共通する、ベタ状の共通電極である。
　発光素子ＥＤは、例えば、発光層として有機層を含むＯＬＥＤ（有機発光ダイオード）であってもよいし、発光層として量子ドット層を含むＱＬＥＤ（量子ドット発光ダイオード）であってもよい。
　ＥＬ層２４は、例えば、下層側から順に、正孔注入層、正孔輸送層、発光層ＥＫ、電子輸送層、電子注入層を積層することで構成される。発光層は、蒸着法あるいはインクジェット法、フォトリソグラフィ法によって、エッジカバー膜２３の開口（サブ画素ごと）に、島状に形成される。他の層は、島状あるいはベタ状（共通層）に形成する。また、正孔注入層、正孔輸送層、電子輸送層、電子注入層のうち１以上の層を形成しない構成とすることもできる。
　下部電極２２（アノード）は、例えばＩＴＯ（Indiuｍ Tin Oxide）とＡｇ（銀）あるいはＡｇを含む合金との積層によって構成される、光反射電極である。上部電極２５（カソード）は、例えばマグネシウム銀合金等の金属薄膜で構成され、光透過性を有する。
　発光素子ＥＤがＯＬＥＤである場合、下部電極２２および上部電極２５間の駆動電流によって正孔と電子が発光層ＥＫ内で再結合し、これによって生じたエキシトンが基底状態に遷移する過程で光が放出される。発光素子ＥＤがＱＬＥＤである場合、下部電極２２および上部電極２５間の駆動電流によって正孔と電子が発光層ＥＫ内で再結合し、これによって生じたエキシトンが、量子ドットの伝導帯準位（conduction band）から価電子帯準位（valence band）に遷移する過程で光が放出される。
　図１（ｂ）において、発光素子層５を覆う封止層６は、水、酸素等の異物の発光素子層５への浸透を防ぐ層であり、例えば、２層の無機封止膜２６・２８とこれら間に形成される有機膜２７とで構成することができる。
　図３は画素回路の一例を示す回路図である。図３の画素回路ＰＣは、容量素子Ｃｐと、制御端子が前段（ｎ－１段）の走査信号線Ｇｎ－１に接続されるリセットトランジスタＴ１と、制御端子が自段（ｎ段）の走査信号線Ｇｎに接続される閾値制御トランジスタＴ２と、制御端子が自段（ｎ段）の走査信号線Ｇｎに接続される書き込み制御トランジスタＴ３と、発光素子ＥＤの電流を制御する駆動トランジスタＴ４と、制御端子が発光制御線ＥＭ（ｎ段）に接続される電源供給トランジスタＴ５と、制御端子が発光制御線ＥＭ（ｎ段）に接続される発光制御トランジスタＴ６と、制御端子が自段（ｎ段）の走査信号線Ｇｎに接続される初期化トランジスタＴ７と、を含む。
　書き込み制御トランジスタＴ３、駆動トランジスタＴ４、電源供給トランジスタＴ５および発光制御トランジスタＴ６は、第１構造のトランジスタ（ＴＡ）であり、結晶性シリコン半導体膜ＳＣ（図２参照）を有する。リセットトランジスタＴ１、閾値制御トランジスタＴ２および初期化トランジスタＴ７は、第２構造のトランジスタ（ＴＢ）であり、酸化物半導体層ＳＺ（図２参照）を有する。
　駆動トランジスタＴ４の制御端子は、容量素子Ｃｐを介して発光素子ＥＤのアノードに接続されるとともに、リセットトランジスタＴ１を介して電源線ＰＬに接続される。電源線ＰＬには高電圧側電源ＥＬＶＤＤが供給される。
　駆動トランジスタＴ４のソース領域は、書き込み制御トランジスタＴ３を介してデータ信号線ＤＬに接続されるとともに、発光制御トランジスタＴ６を介して発光素子ＥＤのアノード（下部電極２２）に接続される。駆動トランジスタＴ４のドレイン領域は、閾値制御トランジスタＴ２を介して駆動トランジスタＴ４の制御端子に接続されるとともに、電源供給トランジスタＴ５を介して電源線ＰＬに接続される。
　発光素子ＥＤのアノードは、初期化トランジスタＴ７を介して初期化信号線ＩＬに接続される。初期化信号線ＩＬおよび発光素子ＥＤのカソード（上部電極２５）には、例えば同一の低電圧側電源（ＥＬＶＳＳ）が供給される。
　図４は、画素回路を含む薄膜トランジスタ基板の構成例を示す平面図である。図５（ａ）は、図４のＡ－ａ断面図であり、図５（ｂ）は、図４のＢ－ｂ断面図であり、図５（ｃ）は、図４のＣ－ｃ断面図である。
　画素回路ＰＣには、対となる自段の走査信号線Ｇｎ・ｇｎ、発光制御線ＥＭ、データ信号線ＤＬ、初期化信号線ＩＬおよび高電圧側電源線ＰＬが配される。走査信号線Ｇｎ・ｇｎそれぞれが、第１金属層１５に含まれる下側配線と、第２金属層１９に含まれる上側配線との２層構造とされる。発光制御線ＥＭは第１金属層１５に含まれ、データ信号線ＤＬ、初期化信号線ＩＬおよび電源線ＰＬが第３金属層２１に含まれる。
　書き込み制御トランジスタＴ３、電源供給トランジスタＴ５および発光制御トランジスタＴ６は、第１構造のトランジスタ（ＴＡ）であり、制御端子として機能する第１ゲート電極１５Ａ（図２参照）を有する。第１ゲート電極１５Ａは、走査信号線ｇｎの下側配線の一部あるいは発光制御線ＥＭの一部である。
　リセットトランジスタＴ１、閾値制御トランジスタＴ２および初期化トランジスタＴ７は、第２構造のトランジスタ（ＴＢ）であり、制御端子として機能する第２ゲート電極１９ｂ（図２参照）を有する。第２ゲート電極１９ｂは、走査信号線Ｇｎ－１の上側配線の一部あるいは走査信号線ｇｎの上側配線の一部、または走査信号線Ｇｎの上側配線の一部である。
　図２および図５に示すように、駆動トランジスタＴ４は第１構造のトランジスタ（ＴＡ）であり、容量素子Ｃｐは、駆動トランジスタＴ４の第１ゲート電極１５ａと電気的に接続する第１容量電極１７ａと、第１容量電極１７ａに対向する第２容量電極１９ａと、第１容量電極１７ａおよび第２容量電極１９ａの間に配された誘電膜１８ａとを含み、誘電膜１８ａは、第１層間絶縁膜１６および第２層間絶縁膜２０とは異なる層（第２ゲート絶縁膜１８ｂを含む中間絶縁層１８）に形成されている。
　このため、例えば酸化シリコンを用いて、誘電膜１８ａを第１層間絶縁膜１６および第２層間絶縁膜２０よりも薄く形成することができ、容量素子Ｃｐの容量を最適化し易くなる。また、第１層間絶縁膜１６には、結晶性シリコン半導体膜ＳＣへの水素供給源として良好な材料（例えば、窒化シリコン）を用いることができ、第２層間絶縁膜２０には、酸化物半導体層ＳＺに対して好適な材料（例えば、酸化シリコン）を用いることができる。
　誘電膜１８ａは、第２ゲート絶縁膜１８ｂと同層に、かつ同材料で形成され、第１容量電極１７ａが中間金属層１７に含まれ、第２容量電極１９ａが第２金属層１９に含まれているため、製造工程を増やすことなく、上記の効果を得ることができる。
　第２ゲート絶縁膜１８ｂは、第２ゲート電極１９ｂと整合するように島状に形成され、誘電膜１８ａは、第２容量電極１９ａと整合するように島状に形成される。
　駆動トランジスタＴ４の第１ゲート電極１５ａと第１容量電極１７aは、第１層間絶縁膜１６に形成されたコンタクトホールＨ１ｘを介して接続される。平面視において、容量素子Ｃｐが、駆動トランジスタＴ４のチャネルＣＨと重畳するように形成されるため、画素回路ＰＣを小さく構成することができる。
　図２～図５に示すように、酸化物半導体膜ＳＺは、チャネル両側に導体化された２つの導体部ＺＢ・Ｚｂを含む。中間金属層１７は、導体部ＺＢに接触する中継電極１７Ｂおよび導体部Ｚｂに接触する中継電極１７ｂを含む。例えば、中継電極１７ｂは、第２層間絶縁膜２０に形成されたコンタクトホールＨ３を介して、上層配線ＵＷ（第３金属層２１）に接続され、中継電極１７Ｂは、第２層間絶縁膜２０に形成されたコンタクトホールを介して、電源線ＰＬ（第３金属層２１）に接続される。
　第１容量電極１７ａは、第２構造のトランジスタ（ＴＢ）であるリセットトランジスタＴ１を介して電源線ＰＬに接続され、第２容量電極１９ａは、第２構造のトランジスタ（ＴＢ）である初期化トランジスタＴ７を介して初期化信号線ＩＬに接続されている。
　駆動トランジスタＴ４の結晶性シリコン半導体膜ＳＣは、チャネルの両側に配され、導体化されたソース領域ＳＡおよびドレイン領域ＤＡを含み、ソース領域ＳＡは、第１構造のトランジスタ（ＴＡ）である書き込みトランジスタＴ３を介してデータ信号線ＤＬに接続されるとともに、第１構造のトランジスタ（ＴＡ）である発光制御トランジスタＴ６を介して発光素子ＥＤのアノードに接続される。ドレイン領域ＤＡは、第１構造のトランジスタ（ＴＡ）である電源供給トランジスタＴ５を介して電源線ＰＬに接続されるとともに、第２構造のトランジスタ（ＴＢ）である閾値制御トランジスタＴ２を介して駆動トランジスタＴ４の第１ゲート電極１５ａに接続される。
　なお、図４および図５に示すように、第２容量電極１９ａは、第２層間絶縁膜２０に形成されたコンタクトホールＨ１ｙを介して上層配線ＵＷに接続される（図４ではコンタクトホールＨ１ｘとコンタクトホールＨ１ｙとを合わせてＨ１と記載）。駆動トランジスタＴ４の第１ゲート電極１５ａは、第１層間絶縁膜１６および第２層間絶縁膜２０に形成されたコンタクトホールＨ２を介して上層配線ＵＷに接続される。
　閾値制御トランジスタＴ２の酸化物半導体膜ＳＺの一端（導体部）に接触する中継電極１７ｂは、第２層間絶縁膜２０に形成されたコンタクトホールＨ３を介して上層配線ＵＷに接続され、他端（導体部）に接触する中継電極１７Ｂは、第１層間絶縁膜１６および第１ゲート絶縁膜１４に形成されたコンタクトホールＨ４を介して、駆動トランジスタＴ４の結晶性シリコン半導体膜ＳＣのドレイン領域ＤＡに接続される。トランジスタＴ４の結晶性シリコン半導体膜ＳＣのソース領域ＳＡは、書き込み制御トランジスタＴ３と、第２層間絶縁膜２０、第１層間絶縁膜１６および第１ゲート絶縁膜１４に形成されたコンタクトホールＨ５とを介してデータ信号線ＤＬに接続される。
　トランジスタＴ５の結晶性シリコン半導体膜ＳＣのドレイン領域ＤＡは、第２層間絶縁膜２０、第１層間絶縁膜１６および第１ゲート絶縁膜１４に形成されたコンタクトホールＨ６を介して電源線ＰＬに接続される。
　図６は、本実施形態の表示装置の製造方法を示すフローチャートである。図１および図６に示すように、ステップＳ１０１では、薄膜トランジスタ基板７の形成を行う。スッテプＳ１０２では、下部電極２２の形成を行う。ステップＳ１０３では、ＥＬ層２４の形成を行う。ステップＳ１０４では、上部電極２５の形成を行う。ステップＳ１０５では、封止層６の形成を行う。
　図７は、図６の薄膜トランジスタ基板の形成方法を示すフローチャートである。図８～図１４は、薄膜トランジスタ基板の形成方法を示す断面図である。図８～図１４における（ａ）～（ｃ）は、図５の（ａ）～（ｃ）に対応する。
　図７および図８に示すように、ステップＳ１では基板２の形成を行う。ステップＳ２では、ベースコート膜３の成膜を行う。ステップＳ３では、非晶質シリコン（アモルファスシリコン）の成膜を行う。ステップＳ４では、熱処理による非晶質シリコンの脱水素化を行う。ステップＳ５では、ＥＬＡ（Exicimer Laser Anneling）法によるレーザーアニールを行うことで非晶質シリコンを結晶性シリコン（ポリシリコン）とし、結晶性シリコン半導体層ＳＣを形成する。ステップＳ６では、フォトリソグラフィ法により、結晶性シリコン半導体層ＳＣのパターニングを行う。
　図７および図９に示すように、ステップＳ７では、ＣＶＤ法を用いて第１ゲート絶縁膜１４（例えば、酸化シリコン）の成膜を行う。ステップＳ８では、スパッタリング法を用いて第１金属層１５（モリブデンあるいはＭｏＷ等のモリブデン系合金）の成膜を行う。ステップＳ９では、フォトリソグラフィ法により、第１金属層１５のパターニング（走査信号線の下側配線、発光制御線ＥＭ、第１ゲート電極１５ａ等の形成）を行う。ステップＳ１０では、結晶性シリコン半導体層ＳＣに対して不純物ドーピング（導体化処理）を行う。
　図７および図１０に示すように、ステップＳ１１では、ＣＶＤ法を用いて第１層間絶縁膜１６（例えば、酸化シリコンと窒化シリコンの積層膜）の成膜を行う。ステップＳ１２では、水素化アニール（結晶性シリコン半導体層ＳＣへの水素供給を目的とした熱処理）を行う。これにより、結晶性シリコン半導体層ＳＣ中の欠陥の影響が低減される。ステップＳ１３では、フォトリソグラフィ法により、第１層間絶縁膜１６のパターニング（コンタクトホールＨ４・Ｈ１ｘ等の形成）を行う。ステップＳ１４では、中間金属層１７（モリブデンあるいはＭｏＷ等のモリブデン系合金）の成膜を行う。
　図７および図１１に示すように、フォトリソグラフィ法により、ステップＳ１５では、中間金属層１７のパターニング（第１容量電極１７ａ、中継電極１７Ｂ・１７ｂ等の形成）を行う。ステップＳ１６では、スパッタリング法を用いて酸化物半導体層ＳＺの成膜を行う。ステップＳ１７では、酸化物半導体層ＳＺのパターニングを行う。ここでは、中間金属層１７がエッチングされず、酸化物半導体層ＳＺのみがエッチングされる手法（例えば、シュウ酸、フッ化水素酸によるウェットエッチ処理）を用いる。
　図７および図１２に示すように、ステップＳ１８では、第２ゲート電極１９ｂおよび第２ゲート絶縁膜１８ｂに覆われていない領域に対して水素プラズマ処理（酸化物半導体層ＳＺの導体部の形成）を行う。ステップＳ１９では、ＣＶＤ法を用いて中間絶縁層１８の成膜（例えば、酸化シリコン）を行う。ステップＳ２０では、スパッタリング法を用いて第２金属層１９（例えば、チタン／アルミニウム／チタンの積層膜）の成膜を行う。
　図７および図１３に示すように、ステップＳ２１では、フォトリソグラフィ法により、第２金属層１９および中間絶縁層１８のパターニング（誘電膜１８ａ、第２ゲート絶縁膜１８ｂ、第２容量電極１９ａ、第２ゲート電極１９ｂ等の形成）を行う。ステップＳ２１では、同一マスクを用いて、第２金属層１９のパターニングおよび中間絶縁層１８のパターニングを連続して行う。
　図７および図１４に示すように、ステップＳ２２では、ＣＶＤ法を用いて第２層間絶縁膜２０（例えば、酸化シリコンの単層膜あるいは窒化シリコンと酸化シリコンの積層膜）の成膜を行う。ステップＳ２３では、フォトリソグラフィ法により、第１層間絶縁膜１６、第２層間絶縁膜２０および第１ゲート絶縁膜１４のパターニング(コンタクトホールＨ１ｙ・Ｈ２・Ｈ３・Ｈ５・Ｈ６に形成)を行う。ステップＳ２４では、スパッタリング法を用いて第３金属層２１（例えば、チタン／アルミニウム／チタンの積層膜）の成膜を行う。ステップＳ２５では、フォトリソグラフィ法により、第３金属層２１のパターニング（上層配線ＵＷ、データ信号線ＤＬ、初期化信号線ＩＬ、電源線ＰＬの形成）を行う。
　図１５は、比較例の薄膜トランジスタ基板の構成を示す断面図である。図１５のように、ゲート電極ＧＥを覆う無機絶縁膜１１６を、駆動トランジスタに接続する容量素子の誘電膜として用いた場合、無機絶縁膜１１６が、ポリシリコン半導体層への水素化供給源としての機能と、誘電膜としての機能とを兼ね備える必要があり、これらの両立が困難である。
　上述の各実施形態は、例示および説明を目的とするものであり、限定を目的とするものではない。これら例示および説明に基づけば、多くの変形形態が可能になることが、当業者には明らかである。
　〔まとめ〕
　〔態様１〕
　結晶性シリコン半導体膜および第１ゲート電極を含む第１構造のトランジスタと、酸化物半導体膜および第２ゲート電極を含む第２構造のトランジスタとが形成された画素回路と、発光素子とを備える表示装置であって、
　前記第１ゲート電極を覆う第１層間絶縁膜と、前記第２ゲート電極を覆う第２層間絶縁膜とを備え、
　前記画素回路に、前記第１構造のトランジスタである駆動トランジスタと容量素子とが形成され、
　前記容量素子は、前記駆動トランジスタの第１ゲート電極と電気的に接続する第１容量電極と、前記第１容量電極に対向する第２容量電極と、前記第１容量電極および第２容量電極の間に配された誘電膜とを含み、
　前記誘電膜は、前記第１層間絶縁膜および前記第２層間絶縁膜とは異なる層に形成されている表示装置。
　〔態様２〕
　前記結晶性シリコン半導体膜および前記第１ゲート電極の間に配された第１ゲート絶縁膜と、前記酸化物半導体膜および前記第２ゲート電極の間に配された第２ゲート絶縁膜とを含み、
　前記誘電膜は、前記第２ゲート絶縁膜と同層に、かつ同材料で形成されている、例えば態様１に記載の表示装置。
　〔態様３〕
　平面視において、前記容量素子が前記駆動トランジスタのチャネルと重畳する、例えば態様１または２に記載の表示装置。
　〔態様４〕
　前記誘電膜および第２ゲート絶縁膜それぞれが島状に形成されている、例えば態様２に記載の表示装置。
　〔態様５〕
　前記酸化物半導体膜は前記結晶性シリコン半導体膜よりも上層に形成され、
　前記第１構造のトランジスタおよび前記第２構造のトランジスタは、トップゲート型である、例えば態様１～４のいずれか１つに記載の表示装置。
　〔態様６〕
　前記第１ゲート電極を含む第１金属層と、
　前記第２ゲート電極を含む第２金属層と、
　前記第２層間絶縁膜よりも上層に位置する第３金属層と、
　前記第１層間絶縁膜よりも上層かつ前記酸化物半導体膜よりも下層に配された中間金属層と、を備え、
　前記第１容量電極が、前記中間金属層に含まれる、例えば態様５に記載の表示装置。
　〔態様７〕
　前記第２容量電極が、前記第２金属層に含まれる、例えば態様６に記載の表示装置。
　〔態様８〕
　前記駆動トランジスタの前記第１ゲート電極および前記第１容量電極は、前記第１層間絶縁膜に形成されたコンタクトホールを介して接続されている、例えば態様６に記載の表示装置。
　〔態様９〕
　前記酸化物半導体膜は、導体化された導体部を含み、
　前記導体部に接触する中継電極が設けられ、
　前記中継電極が、前記中間金属層に含まれる、例えば態様６に記載の表示装置。
　〔態様１０〕
　前記誘電膜は酸化シリコンで構成される、例えば態様１～９のいずれか１つに記載の表示装置。
　〔態様１１〕
　前記第１層間絶縁膜は窒化シリコンを含み、
　前記第２層間絶縁膜は酸化シリコンを含む、例えば態様１～１０のいずれか１つに記載の表示装置。
　〔態様１２〕
　前記第１容量電極は、前記第２構造のトランジスタであるリセットトランジスタを介して電源線に接続されている、例えば態様１～１１のいずれか１つに記載の表示装置。
　〔態様１３〕
　前記第２容量電極は、前記第２構造のトランジスタである初期化トランジスタを介して初期化信号線に接続されている、例えば態様１～１２のいずれか１つに記載の表示装置。
　〔態様１４〕
　前記駆動トランジスタの前記結晶性シリコン半導体膜は、チャネルの両側に配されたソース領域およびドレイン領域を含む、例えば態様１～１２のいずれか１つに記載の表示装置。
　〔態様１５〕
　前記ソース領域およびドレイン領域の一方は、前記第１構造のトランジスタである書き込みトランジスタを介してデータ信号線に接続される、例えば態様１４に記載の表示装置。
　〔態様１６〕
　前記ソース領域およびドレイン領域の一方は、前記第１構造のトランジスタである発光制御トランジスタを介して前記発光素子のアノードに接続される、例えば態様１４に記載の表示装置。
　〔態様１７〕
　前記ソース領域およびドレイン領域の他方は、前記第１構造のトランジスタである電源供給トランジスタを介して電源線に接続される、例えば態様１４に記載の表示装置。
　〔態様１８〕
　前記ソース領域およびドレイン領域の他方は、前記第２構造のトランジスタである閾値制御トランジスタを介して前記駆動トランジスタの前記第１ゲート電極に接続される、例えば態様１４に記載の表示装置。
　〔態様１９〕
　前記発光素子は、有機発光ダイオードまたは量子ドット発光ダイオードである、例えば態様１～１８のいずれか１つに記載の表示装置。
　〔態様２０〕
　結晶性シリコン半導体膜、第１ゲート絶縁膜および第１ゲート電極を含む第１構造のトランジスタと、酸化物半導体膜、第２ゲート絶縁膜および第２ゲート電極を含む第２構造のトランジスタと、容量素子とが形成された画素回路と、発光素子とを備える表示装置の製造方法であって、
　結晶性シリコン半導体膜を成膜する工程と、
　前記結晶性シリコン半導体膜よりも上層に第１ゲート絶縁膜を成膜する工程と、
　前記第１ゲート絶縁膜よりも上層に第１金属層を成膜する工程と、
　前記第１金属層よりも上層に第１層間絶縁膜を成膜する工程と、
　前記第１層間絶縁膜よりも上層に中間金属層を成膜する工程と、
　前記中間金属層よりも上層に酸化物半導体膜を成膜する工程と、
　前記酸化物半導体膜よりも上層に中間絶縁層を成膜する工程と、
　前記中間絶縁層よりも上層に第２金属層を成膜する工程と、
　前記第２金属層よりも上層に第２層間絶縁膜を成膜する工程と、を含み、
　前記中間金属層のパターニングによって、前記容量素子の第１容量電極を形成し、
　前記第２金属層のパターニングによって、前記第２ゲート電極と、前記容量素子の第２容量電極とを形成し、
　前記中間絶縁層のパターニングによって、前記第２ゲート絶縁膜と、前記容量素子の誘電膜とを形成する表示装置の製造方法。
　〔態様２１〕
　同一マスクを用いて、前記第２金属層のパターニングおよび前記中間絶縁層のパターニングを連続して行う、例えば態様２０に記載の表示装置の製造方法。
　２　基板
　４　薄膜トランジスタ層
　５　発光素子層
　６　封止層
　７　薄膜トランジスタ基板
　１０　表示装置
　１４　第１ゲート絶縁膜
　１５　第１金属層
　１５ａ・１５Ａ　第１ゲート電極
　１６　第１層間絶縁膜
　１７　中間金属層
　１７ａ　第１容量電極
　１７ｂ・１７Ｂ　中継電極
　１８　中間絶縁層
　１８ａ　誘電膜
　１８ｂ　第２ゲート絶縁膜
　１９　第２金属層
　１９ａ　第２容量電極
　１９ｂ　第２ゲート電極
　２０　第２層間絶縁膜
　２１　第３金属層
　ＥＤ　発光素子
　ＳＣ　結晶性シリコン半導体層
　ＳＺ　酸化物半導体層
　Ｃｐ　容量素子

Claims (21)

  1. 　結晶性シリコン半導体膜および第１ゲート電極を含む第１構造のトランジスタと、酸化物半導体膜および第２ゲート電極を含む第２構造のトランジスタとが形成された画素回路と、発光素子とを備える表示装置であって、
    　前記第１ゲート電極を覆う第１層間絶縁膜と、前記第２ゲート電極を覆う第２層間絶縁膜とを備え、
    　前記画素回路に、前記第１構造のトランジスタである駆動トランジスタと容量素子とが形成され、
    　前記容量素子は、前記駆動トランジスタの第１ゲート電極と電気的に接続する第１容量電極と、前記第１容量電極に対向する第２容量電極と、前記第１容量電極および第２容量電極の間に配された誘電膜とを含み、
    　前記誘電膜は、前記第１層間絶縁膜および前記第２層間絶縁膜とは異なる層に形成されている表示装置。
  2. 　前記結晶性シリコン半導体膜および前記第１ゲート電極の間に配された第１ゲート絶縁膜と、前記酸化物半導体膜および前記第２ゲート電極の間に配された第２ゲート絶縁膜とを含み、
    　前記誘電膜は、前記第２ゲート絶縁膜と同層に、かつ同材料で形成されている請求項１に記載の表示装置。
  3. 　平面視において、前記容量素子が前記駆動トランジスタのチャネルと重畳する請求項１または２に記載の表示装置。
  4. 　前記誘電膜および第２ゲート絶縁膜それぞれが島状に形成されている請求項２に記載の表示装置。
  5. 　前記酸化物半導体膜は前記結晶性シリコン半導体膜よりも上層に形成され、
    　前記第１構造のトランジスタおよび前記第２構造のトランジスタは、トップゲート型である請求項１～４のいずれか１項に記載の表示装置。
  6. 　前記第１ゲート電極を含む第１金属層と、
    　前記第２ゲート電極を含む第２金属層と、
    　前記第２層間絶縁膜よりも上層に位置する第３金属層と、
    　前記第１層間絶縁膜よりも上層かつ前記酸化物半導体膜よりも下層に配された中間金属層と、を備え、
    　前記第１容量電極が、前記中間金属層に含まれる請求項５に記載の表示装置。
  7. 　前記第２容量電極が、前記第２金属層に含まれる請求項６に記載の表示装置。
  8. 　前記駆動トランジスタの前記第１ゲート電極および前記第１容量電極は、前記第１層間絶縁膜に形成されたコンタクトホールを介して接続されている請求項６に記載の表示装置。
  9. 　前記酸化物半導体膜は、導体化された導体部を含み、
    　前記導体部に接触する中継電極が設けられ、
    　前記中継電極が、前記中間金属層に含まれる請求項６に記載の表示装置。
  10. 　前記誘電膜は酸化シリコンで構成される請求項１～９のいずれか１項に記載の表示装置。
  11. 　前記第１層間絶縁膜は窒化シリコンを含み、
    　前記第２層間絶縁膜は酸化シリコンを含む請求項１～１０のいずれか１項に記載の表示装置。
  12. 　前記第１容量電極は、前記第２構造のトランジスタであるリセットトランジスタを介して電源線に接続されている請求項１～１１のいずれか１項に記載の表示装置。
  13. 　前記第２容量電極は、前記第２構造のトランジスタである初期化トランジスタを介して初期化信号線に接続されている請求項１～１２のいずれか１項に記載の表示装置。
  14. 　前記駆動トランジスタの前記結晶性シリコン半導体膜は、チャネルの両側に配されたソース領域およびドレイン領域を含む請求項１～１２のいずれか１項に記載の表示装置。
  15. 　前記ソース領域およびドレイン領域の一方は、前記第１構造のトランジスタである書き込みトランジスタを介してデータ信号線に接続される請求項１４に記載の表示装置。
  16. 　前記ソース領域およびドレイン領域の一方は、前記第１構造のトランジスタである発光制御トランジスタを介して前記発光素子のアノードに接続される請求項１４に記載の表示装置。
  17. 　前記ソース領域およびドレイン領域の他方は、前記第１構造のトランジスタである電源供給トランジスタを介して電源線に接続される請求項１４に記載の表示装置。
  18. 　前記ソース領域およびドレイン領域の他方は、前記第２構造のトランジスタである閾値制御トランジスタを介して前記駆動トランジスタの前記第１ゲート電極に接続される請求項１４に記載の表示装置。
  19. 　前記発光素子は、有機発光ダイオードまたは量子ドット発光ダイオードである請求項１～１８のいずれか１項に記載の表示装置。
  20. 　結晶性シリコン半導体膜、第１ゲート絶縁膜および第１ゲート電極を含む第１構造のトランジスタと、酸化物半導体膜、第２ゲート絶縁膜および第２ゲート電極を含む第２構造のトランジスタと、容量素子とが形成された画素回路と、発光素子とを備える表示装置の製造方法であって、
    　結晶性シリコン半導体膜を成膜する工程と、
    　前記結晶性シリコン半導体膜よりも上層に第１ゲート絶縁膜を成膜する工程と、
    　前記第１ゲート絶縁膜よりも上層に第１金属層を成膜する工程と、
    　前記第１金属層よりも上層に第１層間絶縁膜を成膜する工程と、
    　前記第１層間絶縁膜よりも上層に中間金属層を成膜する工程と、
    　前記中間金属層よりも上層に酸化物半導体膜を成膜する工程と、
    　前記酸化物半導体膜よりも上層に中間絶縁層を成膜する工程と、
    　前記中間絶縁層よりも上層に第２金属層を成膜する工程と、
    　前記第２金属層よりも上層に第２層間絶縁膜を成膜する工程と、を含み、
    　前記中間金属層のパターニングによって、前記容量素子の第１容量電極を形成し、
    　前記第２金属層のパターニングによって、前記第２ゲート電極と、前記容量素子の第２容量電極とを形成し、
    　前記中間絶縁層のパターニングによって、前記第２ゲート絶縁膜と、前記容量素子の誘電膜とを形成する表示装置の製造方法。
  21. 　同一マスクを用いて、前記第２金属層のパターニングおよび前記中間絶縁層のパターニングを連続して行う請求項２０に記載の表示装置の製造方法。
     
PCT/JP2020/020497 2020-05-25 2020-05-25 表示装置および表示装置の製造方法 WO2021240584A1 (ja)

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