WO2021053792A1 - 表示装置 - Google Patents

表示装置 Download PDF

Info

Publication number
WO2021053792A1
WO2021053792A1 PCT/JP2019/036783 JP2019036783W WO2021053792A1 WO 2021053792 A1 WO2021053792 A1 WO 2021053792A1 JP 2019036783 W JP2019036783 W JP 2019036783W WO 2021053792 A1 WO2021053792 A1 WO 2021053792A1
Authority
WO
WIPO (PCT)
Prior art keywords
power supply
convex portion
trunk wiring
metal
film
Prior art date
Application number
PCT/JP2019/036783
Other languages
English (en)
French (fr)
Inventor
達 岡部
信介 齋田
市川　伸治
遼佑 郡司
彬 井上
芳浩 仲田
浩治 神村
Original Assignee
シャープ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シャープ株式会社 filed Critical シャープ株式会社
Priority to US17/761,611 priority Critical patent/US20220376032A1/en
Priority to CN201980100473.XA priority patent/CN114424675B/zh
Priority to JP2021546136A priority patent/JP7291229B2/ja
Priority to PCT/JP2019/036783 priority patent/WO2021053792A1/ja
Publication of WO2021053792A1 publication Critical patent/WO2021053792A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H10K59/1315—Interconnections, e.g. wiring lines or terminals comprising structures specially adapted for lowering the resistance
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/84—Passivation; Containers; Encapsulations
    • H10K50/844—Encapsulations
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09F—DISPLAYING; ADVERTISING; SIGNS; LABELS OR NAME-PLATES; SEALS
    • G09F9/00—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements
    • G09F9/30—Indicating arrangements for variable information in which the information is built-up on a support by selection or combination of individual elements in which the desired character or characters are formed by combining individual elements
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B33/00—Electroluminescent light sources
    • H05B33/02—Details
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B33/00—Electroluminescent light sources
    • H05B33/02—Details
    • H05B33/04—Sealing arrangements, e.g. against humidity
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B33/00—Electroluminescent light sources
    • H05B33/12—Light sources with substantially two-dimensional radiating surfaces
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B33/00—Electroluminescent light sources
    • H05B33/12—Light sources with substantially two-dimensional radiating surfaces
    • H05B33/22—Light sources with substantially two-dimensional radiating surfaces characterised by the chemical or physical composition or the arrangement of auxiliary dielectric or reflective layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1216—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/1201—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/122—Pixel-defining structures or layers, e.g. banks

Definitions

  • the present invention relates to a display device.
  • Patent Document 1 discloses a configuration in which two power supply voltages (EL VDD, EELVSS) are supplied to a pixel circuit including a drive transistor, a capacitor, and a light emitting element (for example, an organic light emitting diode).
  • EL VDD two power supply voltages
  • EELVSS a light emitting element
  • the display device is a display device including a display area including a plurality of pixel circuits, a frame area, and a terminal portion, and a frame-shaped first bank is provided so as to surround the display area.
  • a thin film layer, a light emitting element layer, and a sealing layer are provided on the upper side of the substrate, and the thin film layer includes a first metal layer, a first interlayer insulating film, a second metal layer, a second interlayer insulating film, and a third layer.
  • the light emitting element layer includes a first electrode, an edge cover film, a light emitting layer, and a second electrode, and includes a metal layer, a first flattening film, a fourth metal layer, and a second flattening film.
  • the layer includes a first inorganic sealing film, an organic sealing film, and a second inorganic sealing film, each pixel circuit includes a light emitting element, a drive transistor, and a capacitor, and the display area includes scanning signal lines and data.
  • the end of the organic encapsulant film, including a signal line and a power supply voltage line that electrically connects to one electrode of the capacitor, is defined by the first bank and is between the display area and the first bank.
  • the first power supply trunk wiring is included, and the second power supply trunk wiring that is electrically connected to the second electrode via a conductive film of the same layer as the first electrode, and the fourth metal layer is the first.
  • the first metal convex portion in contact with the first power supply trunk wiring and the second metal convex portion in contact with the second power supply trunk wiring are included, and the first power supply trunk wiring and the second power supply trunk wiring include the first slit.
  • the first bank overlaps and has a frame shape in the same layer as the edge cover film so as to overlap the first metal convex portion and the second metal convex portion with the first metal convex portion and the second metal convex portion.
  • the first resin convex portion formed in the above.
  • the first metal convex portion in contact with the first power supply trunk wiring and the second metal convex portion in contact with the second power supply trunk wiring, the first power supply voltage supplied from the first power supply trunk wiring and the second power supply The second power supply voltage supplied from the trunk wiring is stabilized, and the brightness of the light emitting element can be controlled accurately.
  • FIG. 2 (a) is a cross-sectional view taken along the line aa of FIG. 1
  • FIG. 2 (b) is a cross-sectional view taken along the line bb of FIG.
  • It is a flowchart which shows the manufacturing method of the display device of Embodiment 1.
  • It is a top view which shows the modification of the display device of Embodiment 1.
  • 7 (a) is a cross-sectional view taken along the line aa of FIG. 6, and
  • FIG. 7 (b) is a cross-sectional view taken along the line bb of FIG.
  • FIG. 1 is a plan view showing the configuration of the display device of the first embodiment.
  • 2 (a) is a cross-sectional view taken along the line aa of FIG. 1
  • FIG. 2 (b) is a cross-sectional view taken along the line bb of FIG.
  • the barrier layer 3, the thin film transistor layer 4, the top emission (light emitting to the upper layer side) type light emitting element layer 5, and the sealing layer 6 are formed on the substrate 12.
  • a plurality of pixel circuits PK, each including a self-luminous light emitting element X, are formed in the display area DA.
  • a terminal portion TA is provided in the frame area NA surrounding the display area DA.
  • the substrate 12 is a glass substrate or a flexible substrate containing a resin such as polyimide as a main component.
  • the substrate 12 can be composed of two layers of polyimide films and an inorganic film sandwiched between them.
  • the barrier layer (base coat layer) 3 is an inorganic insulating layer that prevents foreign substances such as water and oxygen from entering, and can be formed by using, for example, silicon nitride, silicon oxide, or the like.
  • the thin film layer 4 includes a semiconductor layer PS above the barrier layer 3, a gate insulating film 16 above the semiconductor layer PS, and a first metal layer above the gate insulating film 16.
  • the scanning signal line Gn is included), the first interlayer insulating film 18 above the first metal layer, and the second metal layer above the first interlayer insulating film 18 (including the initialization voltage line IL).
  • the flattening film 21a, the third interlayer insulating film 21b above the first flattening film 21a, the fourth metal layer (including the power supply voltage line PL) above the third interlayer insulating film 21b, and the fourth It includes a second flattening film 21c that is an upper layer than the metal layer.
  • the semiconductor layer PS is, for example, polysilicon (LTPS) formed at a low temperature, and various transistors are configured so as to include a gate electrode in the same layer as the scanning signal line Gn and the semiconductor layer PS.
  • LTPS polysilicon
  • various transistors are configured so as to include a gate electrode in the same layer as the scanning signal line Gn and the semiconductor layer PS.
  • a region other than the channel region of the transistor may be made into a conductor.
  • the first metal layer, the second metal layer, the third metal layer, and the fourth metal layer are, for example, a single-layer film of a metal containing at least one of aluminum, tungsten, molybdenum, tantalum, chromium, titanium, and copper. It is composed of a multi-layer film.
  • the gate insulating film 16, the first interlayer insulating film 18, the second interlayer insulating film 20, and the third interlayer insulating film 21b are, for example, a silicon oxide (SiOx) film or a silicon nitride (SiNx) film formed by a CVD method. Alternatively, it can be composed of these laminated films.
  • the first flattening film 21a and the second flattening film 21c can be made of a coatable organic material such as polyimide or acrylic resin.
  • the light emitting element layer 5 includes a first electrode (lower electrode) 22 above the flattening film 21, an insulating edge cover film 23 covering the edge of the first electrode 22, and an EL layer above the edge cover film 23. It includes a (electroluminescence) layer 24 and a second electrode (upper electrode) 25 above the EL layer 24.
  • the edge cover film 23 is formed by applying an organic material such as polyimide or acrylic resin and then patterning by photolithography.
  • each light emitting element has an island-shaped first electrode 22, an EL layer 24 (including a light emitting layer), and a second electrode 25.
  • the second electrode 25 is a solid common electrode common to a plurality of light emitting elements.
  • the light emitting element X may be, for example, an OLED (organic light emitting diode) including an organic layer as a light emitting layer, or a QLED (quantum dot light emitting diode) including a quantum dot layer as a light emitting layer.
  • OLED organic light emitting diode
  • QLED quantum dot light emitting diode
  • the EL layer 24 is composed of, for example, laminating a hole injection layer, a hole transport layer, a light emitting layer, an electron transport layer, and an electron injection layer in this order from the lower layer side.
  • the light emitting layer is formed in an island shape at the opening (for each light emitting element) of the edge cover film 23 by a vapor deposition method, an inkjet method, or a photolithography method.
  • the other layers are formed in an island shape or a solid shape (common layer).
  • the hole injection layer, the hole transport layer, the electron transport layer, and the electron injection layer may be configured so as not to form one or more layers.
  • the first electrode 22 is, for example, a light reflecting electrode composed of a laminate of ITO (Indium Tin Oxide) and an alloy containing Ag (silver) or Ag.
  • the second electrode 25 is made of a metal thin film such as a magnesium-silver alloy and has light transmittance.
  • the light emitting element X When the light emitting element X is an OLED, holes and electrons are recombined in the light emitting layer EK by the driving current between the first electrode 22 and the second electrode 25, and the excitons generated thereby transition to the basal state. Light is emitted.
  • the light emitting element X When the light emitting element X is a QLED, holes and electrons are recombined in the light emitting layer EK by the driving current between the first electrode 22 and the second electrode 25, and the excitons generated by this are the conduction bands of the quantum dots. Light is emitted in the process of transitioning from the conduction band to the valence band.
  • the sealing layer 6 covering the light emitting element layer 5 is a layer for preventing foreign substances such as water and oxygen from penetrating into the light emitting element layer 5, and is a first inorganic sealing film 26 and a second inorganic. It can be composed of a sealing film 28 and an organic sealing film 27 formed between them.
  • FIG. 3 is a circuit diagram showing an example of a pixel circuit. This pixel circuit is only an example, and various other configurations can be adopted.
  • the light emitting element X, the capacitor Cp, the first initialization transistor TRi whose gate terminal is connected to the scanning signal line Gn-1 of the previous stage (n-1 stage), and the gate terminal are self-staged. Controls the current of the light emitting element X, the threshold control transistor TRs connected to the scanning signal line Gn of the (n stage), the write control transistor TRw whose gate terminal is connected to the scanning signal line Gn of the own stage (n stage). Drive transistor TRd, power supply transistor TRp whose gate terminal is connected to the light emission control line EM (n stage), light emission control transistor TRe whose gate terminal is connected to the light emission control line EM (n stage), and gate terminal. Includes a second initialization transistor TRj, which is connected to its own stage (n stage) scanning signal line Gn.
  • the gate terminal of the drive transistor TRd is connected to the power supply voltage line PL via the capacitor Cp and also to the initialization voltage line IL via the first initialization transistor TRi.
  • the source terminal of the drive transistor TRd is connected to the data signal line DL via the write control transistor TRw and is connected to the power supply voltage line PL via the power supply transistor TRp.
  • the drain terminal of the drive transistor TRd is connected to the anode of the light emitting element X via the light emission control transistor TRe, and is connected to the gate terminal of the drive transistor TRd via the threshold control transistor TRs.
  • the anode of the light emitting element X is connected to the initialization voltage line IL via the second initialization transistor TRj.
  • the power supply voltage line PL is supplied with the first power supply voltage (EL VDD) on the high voltage side
  • the cathode of the light emitting element X is supplied with the second power supply voltage (ELVSS) on the low voltage side.
  • the frame area NA is provided with a terminal portion TA facing one side of the display area DA, a frame-shaped bank BK1 surrounding the display area DA, and a frame-shaped bank BK2 surrounding the bank BK1.
  • the first bank BK1 functions as, for example, a liquid stopper when the organic sealing film 27 is applied by an inkjet, and defines an end portion (edge) of the organic sealing film 27.
  • a trench TN from which the first flattening film 21a, the third interlayer insulating film 21b, the second flattening film 21c, and the edge cover film 23 are removed is provided between the display area DA and the bank BK1.
  • the trench TN is formed along three sides of the display area DA and both ends of the remaining one side (the side facing the terminal portion TA).
  • a bent portion ZS is formed between the terminal portion TA and the second bank BK2.
  • the terminal portion TA can be bent to the back surface (lower surface) side by the bent portion ZS.
  • a first power supply trunk wiring Mf that overlaps with the first bank BK1 and the second bank BK2 and passes through the break of the trench TN is provided, and the first power supply trunk wiring Mf is data. It is included in the third metal layer together with the signal line DL, and is connected to the terminal portion TA via two lead-out wirings Hf.
  • the first power supply voltage (EL VDD) is supplied to the first power supply trunk wiring Mf via the terminal portion TA, and the plurality of power supply voltage lines PL are electrically connected to the first power supply trunk wiring Mf, respectively.
  • a second power supply trunk wiring Ms that overlaps with the first bank BK1 and the second bank BK2 and runs along the trench TN is provided, and the second power supply trunk wiring Ms is a third along with the data signal line DL. It is contained in the metal layer and is connected to the terminal portion TA via two lead-out wirings Hs.
  • a second power supply voltage (ELVSS) is supplied to the second power supply trunk wiring Ms via the terminal portion TA, and the second electrode (cathode) 25 of the light emitting element X is electrically connected to the second power supply trunk wiring Ms. Will be done.
  • a plurality of scanning signal lines Gn, a plurality of emission control lines EM, and a plurality of initialization voltage lines IL extend in the row direction
  • a plurality of power supply voltage lines PL and a plurality of data signal lines DL extend in the column direction.
  • the plurality of power supply voltage lines PL may extend in the row direction and the column direction and may be provided in a grid pattern.
  • the bent portion ZS extends in the row direction
  • the two lead-out wirings Hf and the two lead-out wirings Hs extend in the column direction.
  • the two lead-out wirings Hf are provided between the two lead-out wirings Hs.
  • a plurality of pixel circuits PK are provided in a matrix so as to correspond to the intersection of the scanning signal line Gn and the data signal line DL.
  • a first flattening film 21a, a third interlayer insulating film 21b, a second flattening film 21c, and an edge cover are provided between the display area DA and the first bank BK1.
  • the first slit SL1 from which the film 23 is removed is provided, and the first power supply trunk wiring Mf and the second power supply trunk wiring Ms overlap with the first slit SL1.
  • a conductive film DM overlapping the trench TN, the first slit SL1, the first bank BK1, and the second bank BK2 is formed, and the conductive film DM is the first in the trench TN. It is in contact with the two electrodes 25 and is in contact with the second power supply trunk wiring Ms in the first slit SL1.
  • the conductive film DM and the second power supply trunk wiring Ms come into contact with each other at the overlapping portion between the first slit SL1 and the opening KK of the third interlayer insulating film 21b.
  • the power supply voltage line PL is in contact with the first power supply trunk wiring Mf at the contact hole CH penetrating the first flattening film 21a and the third interlayer insulating film 21b.
  • the fourth metal layer including the power supply voltage line PL includes the first metal convex portion T1 and the third metal convex portion T3, which are in contact with the first power supply trunk wiring Mf, and the second metal, which is in contact with the second power supply trunk wiring Ms.
  • the convex portion T2 and the fourth metal convex portion T4 are formed.
  • the first metal convex portion T1 and the third metal convex portion T3 are linear convex portions formed between the terminal portion TA and the display region DA, and the second metal convex portion T2 and the fourth metal convex portion T4 are , A part of one side of the display area DA facing the terminal portion TA, and a frame-shaped convex portion formed along the remaining three sides of the display area DA.
  • the first power supply trunk wiring Mf comes into contact with the first metal convex portion T1 and the third metal convex portion T3 under the opening KK of the third interlayer insulating film 21b, and the second power supply trunk wiring Ms becomes the second. It comes into contact with the metal convex portion T2 and the fourth metal convex portion T4.
  • the first bank BK1 is above the first electrode 22 so as to overlap the first metal convex portion T1 and the second metal convex portion T2 and the first metal convex portion T1 and the second metal convex portion T2 (FIG. 2). Then, the same layer (fourth metal layer) is formed between the first resin convex portion Jf formed in the frame shape on the edge cover film 23) and the first metal convex portion T1 and the second metal convex portion T2. ), And the island-shaped metal convex portion T5 formed in).
  • the second bank BK2 is above the first electrode 22 so as to overlap the third metal convex portion T3 and the fourth metal convex portion T4 and the third metal convex portion T3 and the fourth metal convex portion T4 (FIG. 2). Then, the same layer (fourth metal layer) is formed between the second resin convex portion Js formed in the frame shape on the edge cover film 23) and the third metal convex portion T3 and the fourth metal convex portion T4. ), And the island-shaped metal convex portion T6 formed therein.
  • the island-shaped metal convex portion T5 is electrically insulated from the first metal convex portion T1 and the second metal convex portion T2. For example, even if the first metal convex portion T1 and the island-shaped metal convex portion T5 are electrically connected due to variations in the process, the island-shaped metal convex portion T5 and the second metal convex portion T2 are further electrically connected. It is unlikely that it will be done. That is, the possibility that the first metal convex portion T1 and the second metal convex portion T2 leak electrically is low, and the yield can be guaranteed.
  • the thickness of the second bank BK2 can be secured.
  • the island-shaped metal convex portion T6 is electrically insulated from the third metal convex portion T3 and the fourth metal convex portion T4.
  • the island-shaped metal convex portion T6 and the fourth metal convex portion T4 are still electrically connected. Is unlikely to be connected. That is, the possibility that the third metal convex portion T3 and the fourth metal convex portion T4 leak electrically is low, and the yield can be guaranteed.
  • first metal convex portion T1 to the fourth metal convex portion T4 in this way, it is possible to reduce the resistance of the first power supply trunk wiring Mf and the second power supply trunk wiring Ms, and the first power supply trunk wiring can be reduced.
  • the first power supply voltage (EL VDD) supplied from the Mf to the power supply wiring PL and the second power supply voltage (ELVSS) supplied from the second power supply trunk wiring Ms to the second electrode 25 are stabilized, and the brightness of the light emitting element X is accurate. Can be well controlled.
  • the height of the first bank BK1 can be suppressed as compared with the case where the second flattening film 21c (organic film) is left under the first resin convex portion Jf, the height of the first power supply trunk wiring Mf and the second power supply can be suppressed. It is possible to prevent a short circuit between the two (Mf and Ms), which tends to occur in the first slit SL1 of the adjacent portion AS of the trunk wiring Ms. If the first bank BK1 is too high, the conductive film DM may remain without being etched in the adjacent portion AS, which causes a short circuit between the first power supply trunk wiring Mf and the second power supply trunk wiring Ms.
  • the thickness of the fourth metal layer (including the power supply voltage line PL, the first metal convex portion T1 to the fourth metal convex portion T4, and the island-shaped metal convex portions T5 and T6) is, for example, 1 ⁇ m, and the first bank BK1
  • the thickness (height) of the second bank BK2 is, for example, 3.5 ⁇ m
  • the thickness (height) of the second bank BK2 is, for example, 4 ⁇ m.
  • the thickness of (including the two power supply trunk wiring Ms) is, for example, 1 ⁇ m
  • the thickness of each of the first flattening film 21a and the second flattening film 21c is, for example, 1.5 ⁇ m.
  • the photo spacer SA functions as a contact surface of the FMM at the time of vapor deposition of the light emitting layer, and can be formed in the same layer as the edge cover film 23 in the same manner as the first resin convex portion Jf and the second resin convex portion Js.
  • the island-shaped metal convex portion T5 may not be provided, and if the gap between the third metal convex portion T3 and the fourth metal convex portion T4 is small, the island is formed.
  • the shaped metal convex portion T6 may not be provided. This is because the thicknesses of the first bank BK1 and the second bank BK2 can be secured by the surface tensions of the first resin convex portion Jf and the second resin convex portion Js.
  • the third interlayer insulating film 21b is provided between the first flattening film 21a and the fourth metal layer, but is not limited to this, and is provided between the third metal layer and the first flattening film 21a. May be good.
  • FIG. 4 is a flowchart showing a manufacturing method of the display device of the first embodiment.
  • the substrate 12 is formed.
  • the base coat layer 3 is formed.
  • the semiconductor layer PS is formed.
  • photolithography is performed.
  • the semiconductor layer PS is patterned.
  • the gate insulating film 16 is formed.
  • the first metal layer is formed.
  • photolithography is performed.
  • the first metal layer (including the scanning signal line Gn, the light emission control line EM, and the gate electrode of each transistor) is patterned.
  • the first interlayer insulating film 18 is formed.
  • a second metal layer is formed.
  • step S12 photolithography is performed.
  • step S13 the second metal layer (including the initialization voltage line IL and the capacitance electrode CE which is one electrode of the capacitor) is patterned.
  • step S14 the second interlayer insulating film 20 is formed.
  • step S15 photolithography is performed.
  • step S16 the second interlayer insulating film 20, the first interlayer insulating film 18, and the gate insulating film 16 are patterned (formation of contact holes).
  • step S17 photolithography is performed.
  • step S18 the bent portion ZS is etched (second interlayer insulating film 20, first interlayer insulating film 18, gate insulating film 16, base coat layer 3).
  • step S19 a filling layer (for example, polyimide) is applied to the recess of the bent portion ZS formed in step S18.
  • step S20 photolithography is performed.
  • step S21 the packed bed is patterned.
  • step S22 a third metal layer is formed.
  • step S23 photolithography is performed.
  • step S24 the third metal layer (including the data signal line DL, the first power supply trunk wiring Mf, and the second power supply trunk wiring Ms) is patterned.
  • step S25 the first flattening film 21a is applied.
  • step S26 photolithography is performed.
  • step S27 the first flattening film 21a is patterned.
  • step S28 the third interlayer insulating film 21b is formed.
  • step S29 photolithography is performed.
  • step S30 the third interlayer insulating film 21b is patterned.
  • step S31 the fourth metal layer is formed into a film.
  • step S32 photolithography is performed.
  • step S33 the fourth metal layer (including the power supply voltage line PL, the first metal convex portion T1 to the fourth metal convex portion T4, and the island-shaped metal convex portions T5 and T6) is patterned.
  • step S34 the second flattening film 21c is applied.
  • step S35 photolithography is performed.
  • step S36 the second flattening film 21c is patterned.
  • step S37 the first electrode layer is formed.
  • step S38 photolithography is performed.
  • step S39 the first electrode layer (including the first electrode 22 and the conductive film DM) is patterned.
  • step S40 the edge cover layer is applied.
  • step S41 photolithography is performed.
  • FIG. 5 is a plan view showing a modified example of the display device of the first embodiment.
  • the gap width between the first power supply trunk wiring Mf and the second power supply trunk wiring Ms under the edge 21e of the first flattening film 21a. Is larger than the gap width of the first power supply trunk wiring Mf and the second power supply trunk wiring Ms under the first bank BK1.
  • a notch is provided in the second power supply trunk wiring Ms at the point where the second power supply trunk wiring Ms intersects with the first flattening film 21a.
  • FIG. 6 is a plan view showing the configuration of the display device of the second embodiment.
  • 7 (a) is a cross-sectional view taken along the line aa of FIG. 6, and
  • FIG. 7 (b) is a cross-sectional view taken along the line bb of FIG.
  • the second power supply trunk wiring Ms in the first slit SL1, the second power supply trunk wiring Ms is covered with the third interlayer insulating film 21b, and the third interlayer insulating film 21b has at least an opening overlapping with the first bank BK1.
  • An opening overlapping the second bank BK2 is formed, and the conductive film DM and the second power supply trunk wiring Ms are electrically connected via the second metal convex portion T2 and the fourth metal convex portion T4.
  • the conductive film DM covers the second metal convex portion T2 and the fourth metal convex portion T4, and at the opening overlapping the first bank BK1 of the third interlayer insulating film 21b, the second power supply trunk wiring Ms and the second metal convex portion Ms and the second metal convex portion.
  • the second power supply trunk wiring Ms and the fourth metal convex portion T4 come into contact with each other at the opening where the portions T2 come into contact with each other and overlap with the second bank BK2 of the third interlayer insulating film 21b.
  • the resistance of the second power supply trunk wiring Ms can be reduced.
  • the first power supply trunk wiring Mf is covered with the third interlayer insulating film 21b, and the third interlayer insulating film 21b has at least an opening overlapping with the first bank BK1 and a first.
  • An opening overlapping the two banks BK2 is formed, and in the opening overlapping the first bank BK1 of the third interlayer insulating film 21b, the first power supply trunk wiring Mf and the first metal convex portion T1 come into contact with each other to form the third interlayer insulating film 21b.
  • the first power supply trunk wiring Mf and the third metal convex portion T3 come into contact with each other. As a result, the resistance of the first power supply trunk wiring Mf can be reduced.
  • the third interlayer insulating film 21b provided between the first flattening film 21a and the fourth metal layer covers at least the edge 21e of the first flattening film 21a and superimposes on the first bank BK1. It is only necessary to include the opening to be formed and the opening to be superimposed on the second bank BK2.
  • the residual film is formed. Is insulated from the first power supply trunk wiring Mf and the second power supply trunk wiring Ms by the third interlayer insulating film 21b, so that a short circuit occurs between the first power supply trunk wiring Mf and the second power supply trunk wiring Ms via the residual film. Can be prevented.
  • a display device including a display area including a plurality of pixel circuits, a frame area, and a terminal portion.
  • a frame-shaped first bank is provided so as to surround the display area.
  • a thin film transistor layer, a light emitting device layer, and a sealing layer are provided on the upper side of the substrate.
  • the thin film transistor includes a first metal layer, a first interlayer insulating film, a second metal layer, a second interlayer insulating film, a third metal layer, a first flattening film, a fourth metal layer, and a second flattening film.
  • the light emitting element layer includes a first electrode, an edge cover film, a light emitting layer, and a second electrode.
  • the sealing layer includes a first inorganic sealing film, an organic sealing film, and a second inorganic sealing film.
  • Each pixel circuit includes a light emitting element, a drive transistor, and a capacitor.
  • the display area includes a scanning signal line, a data signal line, and a power supply voltage line that is electrically connected to one electrode of the capacitor.
  • the end of the organic sealing membrane is defined by the first bank.
  • a first slit from which the first flattening film, the second flattening film, and the edge cover film are removed is provided between the display area and the first bank.
  • the third metal layer has a first power supply trunk wiring that is electrically connected to the power supply voltage line and a second that is electrically connected to the second electrode via a conductive film of the same layer as the first electrode.
  • the fourth metal layer includes a first metal convex portion in contact with the first power supply trunk wiring and a second metal convex portion in contact with the second power supply trunk wiring.
  • the first power supply trunk wiring and the second power supply trunk wiring overlap with the first slit.
  • the first bank overlaps the first metal convex portion, the second metal convex portion, the first metal convex portion and the second metal convex portion, and forms a frame shape above the first electrode.
  • a display device including the formed first resin convex portion.
  • the first bank is described in any one of aspects 1 to 4, for example, which includes an island-shaped metal convex portion formed in the same layer as the first metal convex portion and the second metal convex portion between the first metal convex portion and the second metal convex portion. Display device.
  • a third interlayer insulating film is provided between the third metal layer and the fourth metal layer. Under the opening of the third interlayer insulating film, the first power supply trunk wiring and the first metal convex portion come into contact with each other, and the second power supply trunk wiring and the second metal convex portion come into contact with each other, for example, in embodiments 1 to 5.
  • the display device according to any one.
  • a third interlayer insulating film is provided between the first flattening film and the fourth metal layer.
  • the display device according to any one of aspects 1 to 5, for example, in which the first power supply trunk wiring and the second power supply trunk wiring are covered with the third interlayer insulating film in the first slit.
  • the scanning signal line is contained in the first metal layer and is contained in the first metal layer.
  • a capacitive electrode that functions as one electrode of the capacitor is included in the second metal layer.
  • the data signal line is contained in the third metal layer, and the data signal line is included in the third metal layer.
  • the display device according to any one of, for example, aspects 1 to 10, wherein the power supply voltage line is included in the fourth metal layer.
  • a second bank is provided in a frame shape so as to surround the first bank.
  • a second slit from which the first flattening film, the second flattening film, and the edge cover film are removed is provided between the first bank and the second bank.
  • the first power supply trunk wiring and the second power supply trunk wiring overlap with the second slit.
  • the fourth metal layer includes a third metal convex portion in contact with the first power supply trunk wiring and a fourth metal convex portion in contact with the second power supply trunk wiring.
  • the second bank has a frame shape above the first electrode so as to overlap the third metal convex portion and the fourth metal convex portion with the third metal convex portion and the fourth metal convex portion.

Abstract

表示装置（２）は、第１電源幹配線（Ｍｆ）と接する第１金属凸部（Ｔ１）と、第２電源幹配線（Ｍｓ）と接する第２金属凸部（Ｔ２）とを備え、有機封止膜（２７）の端部を規定する第１バンク（ＢＫ１）は、第１金属凸部（Ｔ１）および第２金属凸部（Ｔ２）と、第１金属凸部および第２金属凸部と重畳するようにエッジカバー膜（２３）と同層に枠状に形成された第１樹脂凸部（Ｊｆ）と、を含む。

Description

表示装置
　本発明は、表示装置に関する。
　特許文献１には、駆動トランジスタ、キャパシタ、発光素子（例えば、有機発光ダイオード）を含む画素回路に、２つの電源電圧（ＥＬＶＤＤ、ＥＥＬＶＳＳ）を供給する構成が開示されている。
日本国公開特許公報「特開２０１５－４９３３５」
　前記２つの電源電圧が不安定であると、発光素子の輝度を精度よく制御することができないという問題がある。
　本発明の一態様にかかる表示装置は、複数の画素回路を含む表示領域、額縁領域、および端子部を備える表示装置であって、前記表示領域を囲むように、枠状の第１バンクが設けられ、基板の上側に、薄膜トランジスタ層、発光素子層および封止層が設けられ、前記薄膜トランジスタ層は、第１金属層、第１層間絶縁膜、第２金属層、第２層間絶縁膜、第３金属層、第１平坦化膜、第４金属層、および第２平坦化膜を含み、前記発光素子層は、第１電極、エッジカバー膜、発光層、および第２電極を含み、前記封止層は、第１無機封止膜、有機封止膜、第２無機封止膜を含み、各画素回路は、発光素子、駆動トランジスタ、およびキャパシタを含み、前記表示領域は、走査信号線、データ信号線、および前記キャパシタの一方の電極と電気的に接続する電源電圧線を含み、前記有機封止膜の端部は、前記第１バンクによって規定され、前記表示領域および前記第１バンクの間に、前記第１平坦化膜、前記第２平坦化膜、および前記エッジカバー膜が除去されている第１スリットが設けられ、前記第３金属層には、前記電源電圧線と電気的に接続する第１電源幹配線と、前記第１電極と同層の導電膜を介して前記第２電極と電気的に接続する第２電源幹配線とが含まれ、前記第４金属層は、前記第１電源幹配線と接する第１金属凸部と、前記第２電源幹配線と接する第２金属凸部とを含み、前記第１電源幹配線および前記第２電源幹配線は、前記第１スリットと重なり、前記第１バンクは、前記第１金属凸部および前記第２金属凸部と、前記第１金属凸部および第２金属凸部と重畳するように前記エッジカバー膜と同層に枠状に形成された第１樹脂凸部と、を含む。
　第１電源幹配線と接する第１金属凸部と、第２電源幹配線と接する第２金属凸部とを設けることで、第１電源幹配線から供給される第１電源電圧と、第２電源幹配線から供給される第２電源電圧とが安定化し、発光素子の輝度を精度よく制御することができる。
実施形態１の表示装置の構成を示す平面図である。 図２（ａ）は、図１のａ－ａ断面図であり、図２（ｂ）は、図１のｂ－ｂ断面図である。 実施形態１の画素回路の回路図である。 実施形態１の表示装置の製造方法を示すフローチャートである。 実施形態１の表示装置の変形例を示す平面図である。 本実施形態２の表示装置の構成を示す平面図である。 図７（ａ）は、図６のａ－ａ断面図であり、図７（ｂ）は、図６のｂ－ｂ断面図である。
　〔実施形態１〕
　図１は、実施形態１の表示装置の構成を示す平面図である。図２（ａ）は、図１のａ－ａ断面図であり、図２（ｂ）は、図１のｂ－ｂ断面図である。
　図１・２に示すように、表示装置２では、基板１２上に、バリア層３、薄膜トランジスタ層４、トップエミッション（上層側へ発光する）タイプの発光素子層５、および封止層６がこの順に形成され、表示領域ＤＡに、それぞれが自発光型の発光素子Ｘを含む複数の画素回路ＰＫが形成される。表示領域ＤＡを取り囲む額縁領域ＮＡには端子部ＴＡが設けられる。
　基板１２は、ガラス基板、あるいは、ポリイミド等の樹脂を主成分とする可撓性基板であり、例えば、２層のポリイミド膜およびこれらに挟まれた無機膜によって基板１２を構成することもできる。バリア層（ベースコート層）３は、水、酸素等の異物の侵入を防ぐ無機絶縁層であり、例えば、窒化シリコン、酸化シリコン等を用いて構成することができる。
　図２に示すように、薄膜トランジスタ層４は、バリア層３よりも上層の半導体層ＰＳと、半導体層ＰＳよりも上層のゲート絶縁膜１６と、ゲート絶縁膜１６よりも上層の第１金属層（走査信号線Ｇｎを含む）と、第１金属層よりも上層の第１層間絶縁膜１８と、第１層間絶縁膜１８よりも上層の第２金属層（初期化電圧線ＩＬを含む）と、第２金属層よりも上層の第２層間絶縁膜２０と、第２層間絶縁膜２０よりも上層の第３金属層（データ信号線ＤＬを含む）と、第３金属層よりも上層の第１平坦化膜２１ａと、第１平坦化膜２１ａよりも上層の第３層間絶縁膜２１ｂと、第３層間絶縁膜２１ｂよりも上層の第４金属層（電源電圧線ＰＬを含む）と、第４金属層よりも上層の第２平坦化膜２１ｃとを含む。
　半導体層ＰＳは、例えば低温形成のポリシリコン（ＬＴＰＳ）であり、走査信号線Ｇｎと同層のゲート電極および半導体層ＰＳを含むように各種トランジスタが構成される。半導体層ＰＳについては、トランジスタのチャネル領域以外の領域が導体化されていてもよい。
　第１金属層、第２金属層、第３金属層、および第４金属層は、例えば、アルミニウム、タングステン、モリブデン、タンタル、クロム、チタン、および銅の少なくとも１つを含む金属の単層膜あるいは複層膜によって構成される。
　ゲート絶縁膜１６、第１層間絶縁膜１８、第２層間絶縁膜２０、および第３層間絶縁膜２１ｂは、例えば、ＣＶＤ法によって形成された、酸化シリコン（ＳｉＯｘ）膜あるいは窒化シリコン（ＳｉＮｘ）膜またはこれらの積層膜によって構成することができる。第１平坦化膜２１ａおよび第２平坦化膜２１ｃは、例えば、ポリイミド、アクリル樹脂等の塗布可能な有機材料によって構成することができる。
　発光素子層５は、平坦化膜２１よりも上層の第１電極（下部電極）２２と、第１電極２２のエッジを覆う絶縁性のエッジカバー膜２３と、エッジカバー膜２３よりも上層のＥＬ（エレクトロルミネッセンス）層２４と、ＥＬ層２４よりも上層の第２電極（上部電極）２５とを含む。エッジカバー膜２３は、例えば、ポリイミド、アクリル樹脂等の有機材料を塗布した後にフォトリソグラフィよってパターニングすることで形成される。
　発光素子層５には、例えば、異なる色を発する複数の発光素子Ｘが形成され、各発光素子が、島状の第１電極２２、ＥＬ層２４（発光層を含む）、および第２電極２５を含む。第２電極２５は、複数の発光素子で共通する、ベタ状の共通電極である。
　発光素子Ｘは、例えば、発光層として有機層を含むＯＬＥＤ（有機発光ダイオード）であってもよいし、発光層として量子ドット層を含むＱＬＥＤ（量子ドット発光ダイオード）であってもよい。
　ＥＬ層２４は、例えば、下層側から順に、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層を積層することで構成される。発光層は、蒸着法、またはインクジェット法あるいはフォトリソグラフィ法によって、エッジカバー膜２３の開口（発光素子ごと）に、島状に形成される。他の層は、島状あるいはベタ状（共通層）に形成する。また、正孔注入層、正孔輸送層、電子輸送層、電子注入層のうち１以上の層を形成しない構成とすることもできる。
　第１電極２２（アノード）は、例えば、ＩＴＯ（Indiuｍ Tin Oxide）とＡｇ（銀）あるいはＡｇを含む合金との積層によって構成される、光反射電極である。第２電極２５（カソード）は、例えばマグネシウム銀合金等の金属薄膜で構成され、光透過性を有する。
　発光素子ＸがＯＬＥＤである場合、第１電極２２および第２電極２５間の駆動電流によって正孔と電子が発光層ＥＫ内で再結合し、これによって生じたエキシトンが基底状態に遷移する過程で光が放出される。発光素子ＸがＱＬＥＤである場合、第１電極２２および第２電極２５間の駆動電流によって正孔と電子が発光層ＥＫ内で再結合し、これによって生じたエキシトンが、量子ドットの伝導帯準位（conduction band）から価電子帯準位（valence band）に遷移する過程で光が放出される。
　図２（ｂ）において、発光素子層５を覆う封止層６は、水、酸素等の異物の発光素子層５への浸透を防ぐ層であり、第１無機封止膜２６および第２無機封止膜２８と、これらの間に形成される有機封止膜２７とで構成することができる。
　図３は画素回路の一例を示す回路図である。この画素回路は一例に過ぎず、他の様々な構成を採用しうる。
　図３の画素回路は、発光素子Ｘと、キャパシタＣｐと、ゲート端子が前段（ｎ－１段）の走査信号線Ｇｎ－１に接続される第１初期化トランジスタＴＲｉと、ゲート端子が自段（ｎ段）の走査信号線Ｇｎに接続される閾値制御トランジスタＴＲｓと、ゲート端子が自段（ｎ段）の走査信号線Ｇｎに接続される書き込み制御トランジスタＴＲｗと、発光素子Ｘの電流を制御する駆動トランジスタＴＲｄと、ゲート端子が発光制御線ＥＭ（ｎ段）に接続される電源供給トランジスタＴＲｐと、ゲート端子が発光制御線ＥＭ（ｎ段）に接続される発光制御トランジスタＴＲｅと、ゲート端子が自段（ｎ段）の走査信号線Ｇｎに接続される第２初期化トランジスタＴＲｊと、を含む。
　駆動トランジスタＴＲｄのゲート端子は、キャパシタＣｐを介して電源電圧線ＰＬに接続されるとともに、第１初期化トランジスタＴＲｉを介して初期化電圧線ＩＬに接続される。駆動トランジスタＴＲｄのソース端子は、書き込み制御トランジスタＴＲｗを介してデータ信号線ＤＬに接続されるとともに、電源供給トランジスタＴＲｐを介して電源電圧線ＰＬに接続される。駆動トランジスタＴＲｄのドレイン端子は、発光制御トランジスタＴＲｅを介して発光素子Ｘのアノードに接続されるとともに、閾値制御トランジスタＴＲｓを介して駆動トランジスタＴＲｄのゲート端子に接続される。発光素子Ｘのアノードは、第２初期化トランジスタＴＲｊを介して初期化電圧線ＩＬに接続される。例えば、電源電圧線ＰＬには高電圧側の第１電源電圧（ＥＬＶＤＤ）が供給され、発光素子Ｘのカソードには低電圧側の第２電源電圧（ＥＬＶＳＳ）が供給される。
　額縁領域ＮＡには、表示領域ＤＡの１辺と向かい合う端子部ＴＡと、表示領域ＤＡを取り囲む、枠状のバンクＢＫ１と、バンクＢＫ１を取り囲む、枠状のバンクＢＫ２とが設けられる。第１バンクＢＫ１は、例えば、有機封止膜２７をインクジェット塗布するときの液止めとして機能し、有機封止膜２７の端部（エッジ）を規定する。
　表示領域ＤＡおよびバンクＢＫ１の間には、第１平坦化膜２１ａ、第３層間絶縁膜２１ｂ、第２平坦化膜２１ｃ、およびエッジカバー膜２３が除去されているトレンチＴＮが設けられる。トレンチＴＮは、表示領域ＤＡの３辺と、残りの１辺（端子部ＴＡと向かい合う辺）の両端とに沿って形成される。端子部ＴＡと第２バンクＢＫ２との間には折り曲げ部ＺＳが形成される。折り曲げ部ＺＳによって端子部ＴＡを裏面（下面）側に折り曲げることができる。
　端子部ＴＡと表示領域ＤＡとの間には、第１バンクＢＫ１および第２バンクＢＫ２と重なり、トレンチＴＮの切れ目を通る第１電源幹配線Ｍｆが設けられ、第１電源幹配線Ｍｆは、データ信号線ＤＬとともに第３金属層に含まれ、２本の引き出し配線Ｈｆを介して端子部ＴＡに接続される。第１電源幹配線Ｍｆには、端子部ＴＡを介して第１電源電圧（ＥＬＶＤＤ）が供給され、複数の電源電圧線ＰＬは、それぞれ、第１電源幹配線Ｍｆと電気的に接続される。
　トレンチＴＮの外側には、第１バンクＢＫ１および第２バンクＢＫ２と重なり、トレンチＴＮに沿うような第２電源幹配線Ｍｓが設けられ、第２電源幹配線Ｍｓは、データ信号線ＤＬとともに第３金属層に含まれ、２本の引き出し配線Ｈｓを介して端子部ＴＡに接続される。第２電源幹配線Ｍｓには、端子部ＴＡを介して第２電源電圧（ＥＬＶＳＳ）が供給され、発光素子Ｘの第２電極（カソード）２５は、第２電源幹配線Ｍｓと電気的に接続される。
　表示部ＤＡでは、複数の走査信号線Ｇｎ、複数の発光制御線ＥＭ、および複数の初期化電圧線ＩＬが行方向に伸び、複数の電源電圧線ＰＬおよび複数のデータ信号線ＤＬが列方向に伸びる。複数の電源電圧線ＰＬは、行方向及び列方向に伸び、格子状に設けられていてもよい。額縁領域ＮＡでは、折り曲げ部ＺＳが行方向に伸び、２本の引き出し配線Ｈｆおよび２本の引き出し配線Ｈｓが列方向に伸びる。なお、２本の引き出し配線Ｈｆは、２本の引き出し配線Ｈｓの間に設けられる。画素回路ＰＫは、走査信号線Ｇｎとデータ信号線ＤＬの交点に対応するように、マトリクス状に複数設けられる。
　表示装置２では、図１・２に示すように、表示領域ＤＡおよび第１バンクＢＫ１の間に、第１平坦化膜２１ａ、第３層間絶縁膜２１ｂ、第２平坦化膜２１ｃ、およびエッジカバー膜２３が除去されている第１スリットＳＬ１が設けられ、第１電源幹配線Ｍｆおよび第２電源幹配線Ｍｓは、第１スリットＳＬ１と重なる。
　また、第１バンクＢＫ１および第２バンクＢＫ２の間に、第１平坦化膜２１ａ、第３層間絶縁膜２１ｂ、第２平坦化膜２１ｃ、およびエッジカバー膜２３が除去されている第２スリットＳＬ２が設けられ、第１電源幹配線Ｍｆおよび第２電源幹配線Ｍｓは、第２スリットＳＬ２と重なる。
　第１電極２２が含まれる第１電極層には、トレンチＴＮ、第１スリットＳＬ１、第１バンクＢＫ１、および第２バンクＢＫ２と重なる導電膜ＤＭが形成され、導電膜ＤＭは、トレンチＴＮにおいて第２電極２５と接し、第１スリットＳＬ１において第２電源幹配線Ｍｓと接する。図２では、第１スリットＳＬ１と第３層間絶縁膜２１ｂの開口ＫＫとの重畳部において、導電膜ＤＭおよび第２電源幹配線Ｍｓが接触する。電源電圧線ＰＬは、第１平坦化膜２１ａおよび第３層間絶縁膜２１ｂを貫通するコンタクトホールＣＨにおいて第１電源幹配線Ｍｆと接する。
　電源電圧線ＰＬが含まれる第４金属層には、第１電源幹配線Ｍｆと接する、第１金属凸部Ｔ１および第３金属凸部Ｔ３と、第２電源幹配線Ｍｓと接する、第２金属凸部Ｔ２および第４金属凸部Ｔ４とが形成される。
　第１金属凸部Ｔ１および第３金属凸部Ｔ３は、端子部ＴＡと表示領域ＤＡとの間に形成された線状凸部であり、第２金属凸部Ｔ２および第４金属凸部Ｔ４は、端子部ＴＡと対向する、表示領域ＤＡの１辺の一部と、表示領域ＤＡの残りの３辺に沿うように形成された枠状凸部である。図２では、第３層間絶縁膜２１ｂの開口ＫＫ下において、第１電源幹配線Ｍｆが第１金属凸部Ｔ１および第３金属凸部Ｔ３と接触し、第２電源幹配線Ｍｓが、第２金属凸部Ｔ２および第４金属凸部Ｔ４と接触する。
　第１バンクＢＫ１は、第１金属凸部Ｔ１および第２金属凸部Ｔ２と、第１金属凸部Ｔ１および第２金属凸部Ｔ２と重畳するように、第１電極２２よりも上層（図２では、エッジカバー膜２３と同層）に枠状に形成された第１樹脂凸部Ｊｆと、第１金属凸部Ｔ１および第２金属凸部Ｔ２の間にこれらと同層（第４金属層）に形成された島状金属凸部Ｔ５と、を含んで構成される。
　第２バンクＢＫ２は、第３金属凸部Ｔ３および第４金属凸部Ｔ４と、第３金属凸部Ｔ３および第４金属凸部Ｔ４と重畳するように、第１電極２２よりも上層（図２では、エッジカバー膜２３と同層）に枠状に形成された第２樹脂凸部Ｊｓと、第３金属凸部Ｔ３および第４金属凸部Ｔ４の間にこれらと同層（第４金属層）に形成された島状金属凸部Ｔ６と、を含んで構成される。
　島状金属凸部Ｔ５を設けることにより、第１バンクＢＫ１の厚みを確保することができる。島状金属凸部Ｔ５は、第１金属凸部Ｔ１および第２金属凸部Ｔ２から電気的に絶縁されている。例えば第１金属凸部Ｔ１と島状金属凸部Ｔ５とが、工程のばらつきにより電気的に接続されたとしても、さらに島状金属凸部Ｔ５と第２金属凸部Ｔ２とが電気的に接続される可能性は低い。すなわち、第１金属凸部Ｔ１および第２金属凸部Ｔ２が電気的にリークする可能性は低く、歩留まりを担保することができる。
　また、島状金属凸部Ｔ６を設けることにより、第２バンクＢＫ２の厚みを確保することができる。島状金属凸部Ｔ６は、第３金属凸部Ｔ３および第４金属凸部Ｔ４から電気的に絶縁されている。ここで、例えば第３金属凸部Ｔ３と島状金属凸部Ｔ６とが、工程のばらつきにより電気的に接続されたとしても、さらに島状金属凸部Ｔ６と第４金属凸部Ｔ４とが電気的に接続される可能性は低い。すなわち、第３金属凸部Ｔ３および第４金属凸部Ｔ４が電気的にリークする可能性は低く、歩留まりを担保することができる。
　このように、第１金属凸部Ｔ１～第４金属凸部Ｔ４を設けることで、第１電源幹配線Ｍｆおよび第２電源幹配線Ｍｓの低抵抗化を図ることができ、第１電源幹配線Ｍｆから電源配線ＰＬに供給される第１電源電圧（ＥＬＶＤＤ）および第２電源幹配線Ｍｓから第２電極２５に供給される第２電源電圧（ＥＬＶＳＳ）が安定化し、発光素子Ｘの輝度を精度よく制御することができる。
　また、第１樹脂凸部Ｊｆの下に第２平坦化膜２１ｃ（有機膜）を残す場合と比較して第１バンクＢＫ１の高さが抑制できるため、第１電源幹配線Ｍｆおよび第２電源幹配線Ｍｓの隣接部ＡＳの第１スリットＳＬ１で発生し易い両者（Ｍｆ・Ｍｓ）の短絡を防止することができる。第１バンクＢＫ１が高過ぎると、導電膜ＤＭが、隣接部ＡＳでエッチングされずに残留する場合があり、第１電源幹配線Ｍｆおよび第２電源幹配線Ｍｓの短絡原因となる。
　なお、第４金属層（電源電圧線ＰＬ、第１金属凸部Ｔ１～第４金属凸部Ｔ４、島状金属凸部Ｔ５・Ｔ６を含む）の厚みは、例えば１μｍであり、第１バンクＢＫ１の厚み（高さ）は、例えば３．５μｍであり、第２バンクＢＫ２の厚み（高さ）は、例えば４μｍであり、第３金属層（データ信号線ＤＬ、第１電源幹配線Ｍｆ、第２電源幹配線Ｍｓを含む）の厚みは、例えば１μｍであり、第１平坦化膜２１ａおよび第２平坦化膜２１ｃそれぞれの厚みは、例えば１．５μｍである。
　フォトスペーサＳＡは、発光層蒸着時のＦＭＭの当て面として機能し、第１樹脂凸部Ｊｆおよび第２樹脂凸部Ｊｓと同様に、エッジカバー膜２３と同層に形成することができる。
　第１金属凸部Ｔ１および第２金属凸部Ｔ２の間隙が小さければ島状金属凸部Ｔ５は設けなくてもよく、第３金属凸部Ｔ３および第４金属凸部Ｔ４の間隙が小さければ島状金属凸部Ｔ６は設けなくてもよい。第１樹脂凸部Ｊｆおよび第２樹脂凸部Ｊｓの表面張力により、第１バンクＢＫ１および第２バンクＢＫ２の厚みを確保することができるためである。
　第３層間絶縁膜２１ｂは、第１平坦化膜２１ａと第４金属層の間に設けられているが、これに限定されず、第３金属層と第１平坦化膜２１ａの間に設けてもよい。
　図４は、実施形態１の表示装置の製造方法を示すフローチャートである。ステップＳ１では、基板１２を形成する。ステップＳ２では、ベースコート層３の成膜を行う。ステップＳ３では、半導体層ＰＳの成膜を行う。ステップＳ４では、フォトリソグラフィを行う。ステップＳ５では、半導体層ＰＳのパターニングを行う。ステップＳ６では、ゲート絶縁膜１６の成膜を行う。ステップＳ７では、第１金属層の成膜を行う。ステップＳ８ではフォトリソグラフィを行う。ステップＳ９では、第１金属層（走査信号線Ｇｎ、発光制御線ＥＭ、各トランジスタのゲート電極を含む）のパターニングを行う。ステップＳ１０では、第１層間絶縁膜１８の成膜を行う。ステップＳ１１では、第２金属層の成膜を行う。ステップＳ１２では、フォトリソグラフィを行う。ステップＳ１３では、第２金属層（初期化電圧線ＩＬ、キャパシタの一方電極である容量電極ＣＥを含む）のパターニングを行う。ステップＳ１４では、第２層間絶縁膜２０の成膜を行う。ステップＳ１５では、フォトリソグラフィを行う。ステップＳ１６では、第２層間絶縁膜２０・第１層間絶縁膜１８・ゲート絶縁膜１６のパターニング（コンタクトホールの形成）を行う。ステップＳ１７では、フォトリソグラフィを行う。ステップＳ１８では、折り曲げ部ＺＳのエッチング（第２層間絶縁膜２０・第１層間絶縁膜１８・ゲート絶縁膜１６・ベースコート層３）を行う。ステップＳ１９では、ステップＳ１８で形成された、折り曲げ部ＺＳの窪みに充填層（例えば、ポリイミド）の塗布を行う。ステップＳ２０では、フォトリソグラフィを行う。
　ステップＳ２１では、充填層のパターニングを行う。ステップＳ２２では、第３金属層の成膜を行う。ステップＳ２３では、フォトリソグラフィを行う。ステップＳ２４では、第３金属層（データ信号線ＤＬ、第１電源幹配線Ｍｆ、第２電源幹配線Ｍｓを含む）のパターニングを行う。ステップＳ２５では、第１平坦化膜２１ａの塗布を行う。ステップＳ２６では、フォトリソグラフィを行う。ステップＳ２７では、第１平坦化膜２１ａのパターニングを行う。ステップＳ２８では、第３層間絶縁膜２１ｂの成膜を行う。ステップＳ２９では、フォトリソグラフィを行う。ステップＳ３０では、第３層間絶縁膜２１ｂのパターニングを行う。ステップＳ３１では、第４金属層の成膜を行う。ステップＳ３２では、フォトリソグラフィを行う。ステップＳ３３では、第４金属層（電源電圧線ＰＬ、第１金属凸部Ｔ１～第４金属凸部Ｔ４、島状金属凸部Ｔ５・Ｔ６を含む）のパターニングを行う。ステップＳ３４では、第２平坦化膜２１ｃの塗布を行う。ステップＳ３５では、フォトリソグラフィを行う。ステップＳ３６では、第２平坦化膜２１ｃのパターニングを行う。ステップＳ３７では、第１電極層の成膜を行う。ステップＳ３８では、フォトリソグラフィを行う。ステップＳ３９では、第１電極層（第１電極２２、導電膜ＤＭを含む）のパターニングを行う。ステップＳ４０では、エッジカバー層の塗布を行う。ステップＳ４１では、フォトリソグラフィを行う。ステップＳ４２では、エッジカバー層（エッジカバー膜２３、第１樹脂凸部Ｊｆ、第２樹脂凸部Ｊｓを含む）のパターニングを行う。
＜変形例＞
　図５は、実施形態１の表示装置の変形例を示す平面図である。図５では、第１電源幹配線Ｍｆと第２電源幹配線Ｍｓの隣接領域ＡＳにおいて、第１平坦化膜２１ａのエッジ２１ｅ下における第１電源幹配線Ｍｆおよび第２電源幹配線Ｍｓの間隙幅が、第１バンクＢＫ１下における第１電源幹配線Ｍｆおよび第２電源幹配線Ｍｓの間隙幅よりも大きい。つまり、第２電源幹配線Ｍｓが第１平坦化膜２１ａと交差するところで、第２電源幹配線Ｍｓに切り欠きが設けられている。こうすれば、第１平坦化膜２１ａのエッジ２１ｅ上で第４金属層および導電膜ＤＭの残留膜が第１電源幹配線Ｍｆから第２電源幹配線Ｍｓまで連続し難くなり、残留膜を介しての第１電源幹配線Ｍｆおよび第２電源幹配線Ｍｓの短絡発生が抑制される。
　〔実施形態２〕
　図６は、実施形態２の表示装置の構成を示す平面図である。図７（ａ）は、図６のａ－ａ断面図であり、図７（ｂ）は、図６のｂ－ｂ断面図である。図７（ａ）では、第１スリットＳＬ１において、第２電源幹配線Ｍｓが第３層間絶縁膜２１ｂで覆われ、第３層間絶縁膜２１ｂには、少なくとも、第１バンクＢＫ１と重なる開口と、第２バンクＢＫ２と重なる開口とが形成され、導電膜ＤＭおよび第２電源幹配線Ｍｓは、第２金属凸部Ｔ２および第４金属凸部Ｔ４を介して電気的に接続する。
　すなわち、導電膜ＤＭは、第２金属凸部Ｔ２および第４金属凸部Ｔ４を覆い、第３層間絶縁膜２１ｂの第１バンクＢＫ１と重なる開口において、第２電源幹配線Ｍｓおよび第２金属凸部Ｔ２が接触し、第３層間絶縁膜２１ｂの第２バンクＢＫ２と重なる開口において、第２電源幹配線Ｍｓおよび第４金属凸部Ｔ４が接触する。これにより、第２電源幹配線Ｍｓの低抵抗化を図ることができる。
　図７（ｂ）では、第１スリットＳＬ１において、第１電源幹配線Ｍｆが第３層間絶縁膜２１ｂで覆われ、第３層間絶縁膜２１ｂには、少なくとも、第１バンクＢＫ１と重なる開口および第２バンクＢＫ２と重なる開口が形成され、第３層間絶縁膜２１ｂの第１バンクＢＫ１と重なる開口において、第１電源幹配線Ｍｆおよび第１金属凸部Ｔ１が接触し、第３層間絶縁膜２１ｂの第２ンクＢＫ２と重なる開口において、第１電源幹配線Ｍｆおよび第３金属凸部Ｔ３が接触する。これにより、第１電源幹配線Ｍｆの低抵抗化を図ることができる。
　実施形態２では、第１平坦化膜２１ａと第４金属層との間に設けられる第３層間絶縁膜２１ｂが、少なくとも、第１平坦化膜２１ａのエッジ２１ｅを覆い、第１バンクＢＫ１に重畳する開口と、第２バンクＢＫ２に重畳する開口とを含んでさえいればよい。
　実施形態２によれば、第１電源幹配線Ｍｆと第２電源幹配線Ｍｓの隣接領域ＡＳにおいて、第１平坦化膜２１ａのエッジ２１ｅ上で導電膜ＤＭの膜残りが生じても、残留膜は第３層間絶縁膜２１ｂによって第１電源幹配線Ｍｆおよび第２電源幹配線Ｍｓとは絶縁されるため、残留膜を介しての第１電源幹配線Ｍｆおよび第２電源幹配線Ｍｓの短絡発生を防止することができる。
　上述の各実施形態は、例示および説明を目的とするものであり、限定を目的とするものではない。これら例示および説明に基づけば、多くの変形形態が可能になることが、当業者には明らかである。
　〔態様１〕
　複数の画素回路を含む表示領域、額縁領域、および端子部を備える表示装置であって、
　前記表示領域を囲むように、枠状の第１バンクが設けられ、
　基板の上側に、薄膜トランジスタ層、発光素子層および封止層が設けられ、
　前記薄膜トランジスタ層は、第１金属層、第１層間絶縁膜、第２金属層、第２層間絶縁膜、第３金属層、第１平坦化膜、第４金属層、および第２平坦化膜を含み、
　前記発光素子層は、第１電極、エッジカバー膜、発光層、および第２電極を含み、
　前記封止層は、第１無機封止膜、有機封止膜、第２無機封止膜を含み、
　各画素回路は、発光素子、駆動トランジスタ、およびキャパシタを含み、
　前記表示領域は、走査信号線、データ信号線、および前記キャパシタの一方の電極と電気的に接続する電源電圧線を含み、
　前記有機封止膜の端部は、前記第１バンクによって規定され、
　前記表示領域および前記第１バンクの間に、前記第１平坦化膜、前記第２平坦化膜、および前記エッジカバー膜が除去されている第１スリットが設けられ、
　前記第３金属層には、前記電源電圧線と電気的に接続する第１電源幹配線と、前記第１電極と同層の導電膜を介して前記第２電極と電気的に接続する第２電源幹配線とが含まれ、
　前記第４金属層は、前記第１電源幹配線と接する第１金属凸部と、前記第２電源幹配線と接する第２金属凸部とを含み、
　前記第１電源幹配線および前記第２電源幹配線は、前記第１スリットと重なり、
　前記第１バンクは、前記第１金属凸部と、前記第２金属凸部と、前記第１金属凸部および第２金属凸部と重畳するとともに、前記第１電極よりも上層に枠状に形成された第１樹脂凸部と、を含む表示装置。
　〔態様２〕
　前記第１樹脂凸部は、前記エッジカバー膜と同層かつ同材料で構成されている例えば態様１に記載の表示装置。
　〔態様３〕
　前記第１金属凸部は、前記端子部と、前記端子部と対向する、前記表示領域の一辺との間に設けられる例えば態様２に記載の表示装置。
　〔態様４〕
　前記第２金属凸部は、前記端子部と対向する、前記表示領域の１辺の一部と、前記表示領域の残りの３辺に沿うように設けられる例えば態様３に記載の表示装置。
　〔態様５〕
　前記第１バンクは、前記第１金属凸部および前記第２金属凸部の間にこれらと同層に形成された島状金属凸部を含む例えば態様１～４のいずれか１つに記載の表示装置。
　〔態様６〕
　前記第３金属層と前記第４金属層との間に、第３層間絶縁膜が設けられ、
　前記第３層間絶縁膜の開口下において、前記第１電源幹配線および前記第１金属凸部が接触し、前記第２電源幹配線および前記第２金属凸部が接触する例えば態様１～５のいずれか１つに記載の表示装置。
　〔態様７〕
　前記第１スリットと前記第３層間絶縁膜の開口との重畳部において、前記導電膜および前記第２電源幹配線が接触する例えば態様６に記載の表示装置。
　〔態様８〕
　前記第１電源幹配線と前記第２電源幹配線とが隣接する領域では、前記第１平坦化膜のエッジ下における前記第１電源幹配線および前記第２電源幹配線の間隙幅が、第１バンク下における前記第１電源幹配線および前記第２電源幹配線の間隙幅よりも大きい例えば態様７に記載の表示装置。
　〔態様９〕
　前記第１平坦化膜と前記第４金属層との間に、第３層間絶縁膜が設けられ、
　前記第１スリットでは、前記第１電源幹配線および前記第２電源幹配線が前記第３層間絶縁膜で覆われる例えば態様１～５のいずれか１つに記載の表示装置。
　〔態様１０〕
　前記導電膜および前記第２電源幹配線は、前記第２金属凸部を介して電気的に接続する例えば態様９に記載の表示装置。
　〔態様１１〕
　前記走査信号線は、第１金属層に含まれ、
　前記キャパシタの一方の電極として機能する容量電極は、前記第２金属層に含まれ、
　前記データ信号線は、前記第３金属層に含まれ、
　前記電源電圧線は、前記第４金属層に含まれる例えば態様１～１０のいずれか１つに記載の表示装置。
　〔態様１２〕
　前記第１バンクを囲むように、枠状に第２バンクが設けられ、
　前記第１バンクおよび前記第２バンクの間に、前記第１平坦化膜、前記第２平坦化膜、および前記エッジカバー膜が除去されている第２スリットが設けられ、
　前記第１電源幹配線および前記第２電源幹配線は、前記第２スリットと重なり、
　前記第４金属層は、前記第１電源幹配線と接する第３金属凸部と、前記第２電源幹配線と接する第４金属凸部とを含み、
　前記第２バンクは、前記第３金属凸部および前記第４金属凸部と、前記第３金属凸部および第４金属凸部と重畳するように、前記第１電極よりも上層に枠状に形成された第２樹脂凸部と、を含む例えば態様１～１１のいずれか１つに記載の表示装置。
　２　表示装置
　４　薄膜トランジスタ層
　５　発光素子層
　６　封止層
　１２　基板
　１６　ゲート絶縁膜
　１８　第１層間絶縁膜
　２０　第２層間絶縁膜
　２１ａ　第１平坦化膜
　２１ｂ　第３層間絶縁膜
　２１ｃ　第２平坦化膜
　２２　第１電極
　２３　エッジカバー膜
　２４　ＥＬ層
　２５　第２電極
　Ｘ　発光素子
　ＰＫ　画素回路
　Ｃｐ　キャパシタ
　ＰＳ　半導体層
　Ｇｎ　走査信号線
　ＰＬ　電源電圧線
　ＤＬ　データ信号線
　ＴＲｄ　駆動トランジスタ
　ＢＫ１　第１バンク
　ＢＫ２　第２バンク
　ＳＬ１　第１スリット
　ＳＬ２　第２スリット
　Ｍｆ　第１電源幹配線
　Ｍｓ　第２電源幹配線
　Ｔ１～Ｔ４　第１金属凸部～第４金属凸部
　Ｔ５～Ｔ６　島状金属凸部
　ＤＡ　表示領域
　ＮＡ　額縁領域
　ＴＡ　端子部
　Ｊｆ　第１樹脂凸部
　Ｊｓ　第２樹脂凸部

Claims (12)

  1. 　複数の画素回路を含む表示領域、額縁領域、および端子部を備える表示装置であって、
    　前記表示領域を囲むように、枠状の第１バンクが設けられ、
    　基板の上側に、薄膜トランジスタ層、発光素子層および封止層が設けられ、
    　前記薄膜トランジスタ層は、第１金属層、第１層間絶縁膜、第２金属層、第２層間絶縁膜、第３金属層、第１平坦化膜、第４金属層、および第２平坦化膜を含み、
    　前記発光素子層は、第１電極、エッジカバー膜、発光層、および第２電極を含み、
    　前記封止層は、第１無機封止膜、有機封止膜、第２無機封止膜を含み、
    　各画素回路は、発光素子、駆動トランジスタ、およびキャパシタを含み、
    　前記表示領域は、走査信号線、データ信号線、および前記キャパシタの一方の電極と電気的に接続する電源電圧線を含み、
    　前記有機封止膜の端部は、前記第１バンクによって規定され、
    　前記表示領域および前記第１バンクの間に、前記第１平坦化膜、前記第２平坦化膜、および前記エッジカバー膜が除去されている第１スリットが設けられ、
    　前記第３金属層には、前記電源電圧線と電気的に接続する第１電源幹配線と、前記第１電極と同層の導電膜を介して前記第２電極と電気的に接続する第２電源幹配線とが含まれ、
    　前記第４金属層は、前記第１電源幹配線と接する第１金属凸部と、前記第２電源幹配線と接する第２金属凸部とを含み、
    　前記第１電源幹配線および前記第２電源幹配線は、前記第１スリットと重なり、
    　前記第１バンクは、前記第１金属凸部と、前記第２金属凸部と、前記第１金属凸部および第２金属凸部と重畳するとともに、前記第１電極よりも上層に枠状に形成された第１樹脂凸部と、を含む表示装置。
  2. 　前記第１樹脂凸部は、前記エッジカバー膜と同層かつ同材料で構成されている請求項１に記載の表示装置。
  3. 　前記第１金属凸部は、前記端子部と、前記端子部と対向する、前記表示領域の一辺との間に設けられる請求項２に記載の表示装置。
  4. 　前記第２金属凸部は、前記端子部と対向する、前記表示領域の１辺の一部と、前記表示領域の残りの３辺に沿うように設けられる請求項３に記載の表示装置。
  5. 　前記第１バンクは、前記第１金属凸部および前記第２金属凸部の間にこれらと同層に形成された島状金属凸部を含む請求項１～４のいずれか１項に記載の表示装置。
  6. 　前記第３金属層と前記第４金属層との間に、第３層間絶縁膜が設けられ、
    　前記第３層間絶縁膜の開口下において、前記第１電源幹配線および前記第１金属凸部が接触し、前記第２電源幹配線および前記第２金属凸部が接触する請求項１～５のいずれか１項に記載の表示装置。
  7. 　前記第１スリットと前記第３層間絶縁膜の開口との重畳部において、前記導電膜および前記第２電源幹配線が接触する請求項６に記載の表示装置。
  8. 　前記第１電源幹配線と前記第２電源幹配線とが隣接する領域では、前記第１平坦化膜のエッジ下における前記第１電源幹配線および前記第２電源幹配線の間隙幅が、第１バンク下における前記第１電源幹配線および前記第２電源幹配線の間隙幅よりも大きい請求項７に記載の表示装置。
  9. 　前記第１平坦化膜と前記第４金属層との間に、第３層間絶縁膜が設けられ、
    　前記第１スリットでは、前記第１電源幹配線および前記第２電源幹配線が前記第３層間絶縁膜で覆われる請求項１～５のいずれか１項に記載の表示装置。
  10. 　前記導電膜および前記第２電源幹配線は、前記第２金属凸部を介して電気的に接続する請求項９に記載の表示装置。
  11. 　前記走査信号線は、第１金属層に含まれ、
    　前記キャパシタの一方の電極として機能する容量電極は、前記第２金属層に含まれ、
    　前記データ信号線は、前記第３金属層に含まれ、
    　前記電源電圧線は、前記第４金属層に含まれる請求項１～１０のいずれか１項に記載の表示装置。
  12. 　前記第１バンクを囲むように、枠状に第２バンクが設けられ、
    　前記第１バンクおよび前記第２バンクの間に、前記第１平坦化膜、前記第２平坦化膜、および前記エッジカバー膜が除去されている第２スリットが設けられ、
    　前記第１電源幹配線および前記第２電源幹配線は、前記第２スリットと重なり、
    　前記第４金属層は、前記第１電源幹配線と接する第３金属凸部と、前記第２電源幹配線と接する第４金属凸部とを含み、
    　前記第２バンクは、前記第３金属凸部および前記第４金属凸部と、前記第３金属凸部および第４金属凸部と重畳するように、前記第１電極よりも上層に枠状に形成された第２樹脂凸部と、を含む請求項１～１１のいずれか１項に記載の表示装置。
PCT/JP2019/036783 2019-09-19 2019-09-19 表示装置 WO2021053792A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
US17/761,611 US20220376032A1 (en) 2019-09-19 2019-09-19 Display device
CN201980100473.XA CN114424675B (zh) 2019-09-19 2019-09-19 显示装置
JP2021546136A JP7291229B2 (ja) 2019-09-19 2019-09-19 表示装置
PCT/JP2019/036783 WO2021053792A1 (ja) 2019-09-19 2019-09-19 表示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2019/036783 WO2021053792A1 (ja) 2019-09-19 2019-09-19 表示装置

Publications (1)

Publication Number Publication Date
WO2021053792A1 true WO2021053792A1 (ja) 2021-03-25

Family

ID=74884453

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2019/036783 WO2021053792A1 (ja) 2019-09-19 2019-09-19 表示装置

Country Status (4)

Country Link
US (1) US20220376032A1 (ja)
JP (1) JP7291229B2 (ja)
CN (1) CN114424675B (ja)
WO (1) WO2021053792A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4336988A1 (en) * 2022-09-08 2024-03-13 Samsung Display Co., Ltd. Display apparatus and method of manufacturing the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012104497A (ja) * 2011-12-21 2012-05-31 Hitachi Displays Ltd 表示装置
JP2012230913A (ja) * 2003-06-16 2012-11-22 Semiconductor Energy Lab Co Ltd 発光装置
WO2013157285A1 (ja) * 2012-04-20 2013-10-24 シャープ株式会社 表示装置
US20170323936A1 (en) * 2016-05-09 2017-11-09 Samsung Display Co., Ltd. Display apparatus
JP2018200787A (ja) * 2017-05-26 2018-12-20 株式会社ジャパンディスプレイ 表示装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4461710B2 (ja) * 2002-05-29 2010-05-12 セイコーエプソン株式会社 電気光学装置及び電子機器
KR100669704B1 (ko) * 2004-01-27 2007-01-16 삼성에스디아이 주식회사 유기 전계 발광 표시장치
KR102119453B1 (ko) * 2013-12-18 2020-06-05 엘지디스플레이 주식회사 유기발광표시장치
WO2019167113A1 (ja) * 2018-02-27 2019-09-06 シャープ株式会社 表示パネル

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012230913A (ja) * 2003-06-16 2012-11-22 Semiconductor Energy Lab Co Ltd 発光装置
JP2012104497A (ja) * 2011-12-21 2012-05-31 Hitachi Displays Ltd 表示装置
WO2013157285A1 (ja) * 2012-04-20 2013-10-24 シャープ株式会社 表示装置
US20170323936A1 (en) * 2016-05-09 2017-11-09 Samsung Display Co., Ltd. Display apparatus
JP2018200787A (ja) * 2017-05-26 2018-12-20 株式会社ジャパンディスプレイ 表示装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4336988A1 (en) * 2022-09-08 2024-03-13 Samsung Display Co., Ltd. Display apparatus and method of manufacturing the same

Also Published As

Publication number Publication date
JPWO2021053792A1 (ja) 2021-03-25
JP7291229B2 (ja) 2023-06-14
US20220376032A1 (en) 2022-11-24
CN114424675A (zh) 2022-04-29
CN114424675B (zh) 2024-02-27

Similar Documents

Publication Publication Date Title
CN111937489B (zh) 显示装置
US11653547B2 (en) Display device
CN111937058B (zh) 显示设备
WO2019187159A1 (ja) 表示デバイス
WO2019021466A1 (ja) 表示デバイス、表示デバイスの製造方法、表示デバイスの製造装置
US11538894B2 (en) Display device with overlapped wiring lines at periphery of cutout region
US10672854B2 (en) Display device
US11417281B2 (en) Display device
WO2020026308A1 (ja) 表示デバイス
US20200152910A1 (en) Display device
CN112425264B (zh) 显示装置
WO2021053792A1 (ja) 表示装置
CN111886925B (zh) 显示设备
WO2021240584A1 (ja) 表示装置および表示装置の製造方法
US10777633B2 (en) Display device, display device manufacturing method, and display device manufacturing apparatus
WO2020065823A1 (ja) 表示デバイス
WO2019138495A1 (ja) 表示デバイス
WO2023105599A1 (ja) 表示デバイス
CN111919510B (zh) 显示设备
WO2021064820A1 (ja) 表示装置
WO2019187161A1 (ja) 表示デバイス
WO2020255350A1 (ja) 表示装置
WO2019064411A1 (ja) 電極コンタクト構造、表示制御ドライバ、および表示デバイス

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 19946157

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2021546136

Country of ref document: JP

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 19946157

Country of ref document: EP

Kind code of ref document: A1