WO2020255350A1 - 表示装置 - Google Patents

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WO2020255350A1
WO2020255350A1 PCT/JP2019/024571 JP2019024571W WO2020255350A1 WO 2020255350 A1 WO2020255350 A1 WO 2020255350A1 JP 2019024571 W JP2019024571 W JP 2019024571W WO 2020255350 A1 WO2020255350 A1 WO 2020255350A1
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WO
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connection wiring
film
display
layer
side contact
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PCT/JP2019/024571
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English (en)
French (fr)
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庸輔 神崎
屹 孫
貴翁 斉藤
昌彦 三輪
雅貴 山中
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シャープ株式会社
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Publication date
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Priority to PCT/JP2019/024571 priority patent/WO2020255350A1/ja
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    • H10K2102/301—Details of OLEDs
    • H10K2102/311—Flexible OLED

Definitions

  • the present invention relates to a display device.
  • a display device including a flexible resin substrate, a thin film transistor layer provided on the resin substrate, and a light emitting element provided on the thin film transistor layer.
  • the resin substrate is arranged in a display area and around the display area.
  • a display device has a frame area, and the frame area has a terminal portion arranged at an end portion thereof and a bent portion arranged so as to extend in one direction between the terminal portion and the display area.
  • a plurality of display wirings are provided in the display area of this display device, and a plurality of connection wirings for electrically connecting the terminal portion and the plurality of display wirings are provided in the bent portion.
  • connection wiring of the bent portion may be cracked due to the stress at the time of bending, and the wiring may be broken or the wiring may have high resistance due to the crack.
  • One aspect of the present invention is to provide a display device capable of preventing cracks from occurring in the connection wiring of the bent portion.
  • the display device is a display device including a resin substrate, a thin film transistor layer provided on the resin substrate, and a light emitting element provided on the thin film transistor layer, and the display device displays. It has an area and a frame area arranged around the display area, so that the frame area extends in one direction between the terminal portion arranged at the end portion thereof and the terminal portion and the display area.
  • the thin film transistor layer has a semiconductor layer, a gate insulating film, a first metal film, a first interlayer insulating film, a second metal film, a second interlayer insulating film, and a third metal film.
  • the first flattening film, the fourth metal film, and the second flattening film are laminated in this order, and the light emitting element has a plurality of first electrodes arranged on the second flattening film. It has an edge cover covering the peripheral end of the first electrode, a light emitting layer, and a second electrode, and at the bent portion, the gate insulating film, the first interlayer insulating film, and the second interlayer film are provided.
  • the insulating film is provided with a slit extending in the extending direction of the bent portion, a filling layer is provided so as to fill the slit, and a plurality of plurality of metal films formed by the third metal film are provided in the display region.
  • a plurality of second flattening films are provided, the first flattening film is provided so as to cover each first display wiring, and the fourth metal film is formed on the first flattening film.
  • the display wiring is provided, and the second flattening film is provided so as to cover each of the second display wires, and the terminal of the terminal portion and the first display wiring are electrically connected to the bent portion.
  • the plurality of first connection wirings formed by the third metal film are provided on the upper surface of the packing layer along a direction intersecting the extending direction of the bent portion, and the first connection wiring is provided.
  • a first resin film formed in the same layer with the same material as the first flattening film is provided so as to cover the first flattening film, and a plurality of second connection wirings formed by the fourth metal film extend the bent portion.
  • the second connection wiring is provided on the upper surface of the first resin film along a direction intersecting the direction, and the second connection wiring is a display-side contact portion on the display region side of the bent portion and a terminal-side contact portion on the terminal portion side.
  • the first connection wiring is electrically connected to the first connection wiring, and the first connection wiring and the second connection wiring do not overlap at least a part between the display side contact portion and the terminal side contact portion.
  • FIG. 1 It is a flowchart which shows an example of the manufacturing method of a display device. It is a schematic diagram which shows the plane structure of a display device. It is a schematic diagram which shows the cross-sectional structure of a display area. It is a flowchart which shows a part of the details of the flowchart shown in FIG. It is a circuit diagram which shows the structure of a sub pixel. It is a top view which shows the structure of the frame area in Embodiment 1.
  • FIG. It is sectional drawing along the plane AA shown in FIG. It is sectional drawing along the plane BB shown in FIG. It is a top view which shows the 1st modification of the structure of the frame area. It is sectional drawing along the plane CC shown in FIG.
  • FIG. 9 is a cross-sectional view taken along the plane DD shown in FIG. It is a top view which shows the 2nd modification of the structure of the frame area. It is sectional drawing along the plane EE shown in FIG. It is a top view which shows the structure of the frame area in Embodiment 2. It is sectional drawing along the plane FF shown in FIG. It is a top view which shows the 1st modification of the structure of the frame area. It is a top view which shows the 2nd modification of the structure of the frame area. It is a top view which shows the 3rd modification of the structure of the frame area.
  • “same layer” means that it is formed by the same process (deposition process), and “lower layer” means that it is formed by a process before the layer to be compared. And “upper layer” means that it is formed in a process after the layer to be compared.
  • FIG. 1 is a flowchart showing an example of a manufacturing method of the display device 2.
  • FIG. 2 is a schematic view showing a planar configuration of the display device 2
  • FIG. 3 is a schematic view showing a cross-sectional configuration of the display area DA.
  • a flexible substrate 12 (resin substrate) is formed on a translucent support substrate (for example, mother glass) (step).
  • the flexible substrate 12 has a display area DA and a frame area NA arranged around the display area DA.
  • the frame region NA has a terminal portion TS arranged at its end and a bent portion ZS arranged so as to extend in the Y direction between the terminal portion TS and the display region DA.
  • the barrier layer 3 is formed (step S2).
  • the TFT layer 4 is formed (step S3).
  • a top emission type light emitting element layer 5 (light emitting element) is formed (step S4).
  • the light emitting element ES of the sub-pixel SP is formed in the light emitting element layer 5 of the display area DA.
  • the sealing layer 6 is formed (step S5).
  • the top film is attached on the sealing layer 6 (step S6).
  • the support substrate is peeled from the flexible substrate 12 by irradiation with laser light or the like (step S7).
  • the lower surface film 10 is attached to the lower surface of the flexible substrate 12 (step S8).
  • step S9 the laminate including the bottom film 10, the flexible substrate 12, the barrier layer 3, the TFT layer 4, the light emitting element layer 5, and the sealing layer 6 is divided to obtain a plurality of pieces (step S9).
  • step S10 the functional film 39 is attached to the obtained pieces (step S10).
  • step S11 an electronic circuit board (driver chip, flexible printed circuit board, etc.) is mounted on the terminal portion TS (including the terminals TMb / TMc) of the frame region NA (step S11).
  • step S11 the display device 2 can be bent at the bent portion ZS of the frame region NA.
  • Steps S1 to S11 are performed by a display device manufacturing device (including a film forming device that performs each step of steps S1 to S5).
  • FIG. 4 is a flowchart showing the details of step S3 and step S4 of FIG.
  • step S2 film formation of the semiconductor layer 15 (step S3a), photolithography (step S3A), and patterning of the semiconductor layer 15 (step S3b) are performed.
  • step S3c film formation of the inorganic insulating film 16 (gate insulating film) which is the lower layer inorganic insulating film
  • step S3d film formation of the first lower metal layer 4ma (first metal film)
  • photolithography step.
  • step S3D patterning of the first lower metal layer 4ma
  • the inorganic insulating film 18 (first interlayer insulating film), which is the middle-layer inorganic insulating film, is formed (step S3f), the second lower metal layer 4 mb (second metal film) is formed (step S3g), and photolithography. (Step S3G), patterning of the second lower metal layer 4 mb (step S3h) is performed.
  • step S3i the inorganic insulating film 19 (second interlayer insulating film), which is the upper inorganic insulating film, is formed (step S3i) and photolithography (step S3I) is performed. Then, the inorganic insulating films 16/18/19 are patterned to form a contact hole for the conductive electrode DE (step S3j). Next, after performing photolithography (step S3J), the barrier layer 3 and the inorganic insulating films 16/18/19 of the bent portion ZS are removed to form the slit S (FIG. 7) (step S3k).
  • step S3m the packing layer Zj is applied (step S3m). Then, the filling layer Zj is left only in the slit S of the bent portion ZS, the filling layer Zj in the pixel of the display area DA is removed, and the filling layer Zj is patterned (step S3n). Subsequently, a film formation (step S3p) and photolithography (step S3P) of the first upper metal layer 4 mc (third metal film) are performed. Then, the first upper metal layer 4 mc is patterned to form the first connection wiring C1 (FIGS. 6 and 7) (step S3q).
  • the first resin layer 20 (first flattening film) is applied (step S3r) and photolithography (step S3R) is performed. Then, the first resin layer 20 is patterned (step S3s), and the contact hole CH1 and the contact hole CH2 (FIG. 7) are formed on the first resin film 31 (FIG. 7) formed of the same material as the first resin layer 20. 6) and.
  • the recess 32 (FIGS. 9, 10, 11)
  • the recess 32 is formed using a gray tone mask.
  • step S3w the film formation (step S3w) of the second upper metal layer 4md (fourth metal film), photolithography (step S3W), and patterning of the second upper metal layer 4md are performed, and the second connection wiring C2 (FIG. 6) is performed. Is formed (step S3x).
  • step S3y the second resin layer 21 (second flattening film) is applied (step S3y) and photolithography (step S3Y) is performed. Then, the second resin layer 21 is patterned to form a contact hole for the anode 22 (step S3z).
  • step S4a film formation (step S4a) of the anode 22 (first electrode), photolithography (step S4A), and patterning of the anode 22 (step S4b) are performed.
  • step S4c coating of the third resin layer 23 (edge cover) (step S4c), photolithography (step S4C), patterning of the third resin layer 23 (step S4d), vapor deposition of the EL layer 24 (step S4e), and cathode 25.
  • Step S4f is performed.
  • the sealing layer 6 is formed (step S5).
  • Examples of the material of the flexible substrate 12 include polyimide and the like.
  • the flexible substrate 12 can also be replaced with a two-layer polyimide film and an inorganic insulating film sandwiched between them.
  • the barrier layer 3 is a layer that prevents foreign substances such as water, oxygen, and movable ions from entering the TFT layer 4 and the light emitting element layer 5, and is, for example, a silicon oxide film or a silicon nitride film formed by a CVD method. Alternatively, it can be composed of a silicon oxynitride film or a laminated film thereof.
  • low-temperature polysilicon LTPS
  • an oxide semiconductor for example, an In—Ga—Zn—O-based semiconductor
  • the first lower metal layer 4ma, the second lower metal layer 4mb, the first upper metal layer 4mc, and the second upper metal layer 4md contain, for example, at least one of aluminum, tungsten, molybdenum, tantalum, chromium, titanium, and copper. It is composed of a single-layer metal film or a multi-layer metal film including.
  • the first upper metal layer 4 mc and the second upper metal layer 4 md can be low resistance metal layers obtained by sandwiching an aluminum film between two titanium films.
  • the second upper metal layer 4md can be formed of two layers, an aluminum film and a titanium film on the upper layer.
  • the first lower layer metal layer 4ma and the second lower layer metal layer 4mb are preferably formed of the same metal material, and the first upper layer metal layer 4mc and the second upper layer metal layer 4md are preferably formed of the same metal material.
  • the inorganic insulating films 16/18/19 and the protective layer can be formed of, for example, a silicon oxide (SiOx) film, a silicon nitride (SiNx) film, or a laminated film thereof formed by a CVD method.
  • SiOx silicon oxide
  • SiNx silicon nitride
  • the packing layer Zj, the first resin layer 20, and the second resin layer 21 can be made of a coatable organic material such as polyimide or acrylic resin.
  • the transistor Tr includes a semiconductor layer 15, a gate electrode GE included in the first lower metal layer 4ma, and a conduction electrode DE (source electrode / drain electrode) included in the first upper metal layer 4mc.
  • the sub-pixel SP (m column, n rows) shown in FIG. 5 corresponds to the intersection of the data signal line DL (m) in the mth column and the scanning signal line GL (n) in the nth row.
  • a pixel circuit is provided. The configuration of the pixel circuit described here is an example, and other known configurations may be adopted.
  • the pixel circuit shown in FIG. 5 includes one OLED element ES, six transistors (drive transistor Ta, write control transistor Tb, power supply control transistor Tc, light emission control transistor Td, threshold voltage compensation transistor Te, and initialization transistor. Tf) and one capacitor Cp are included.
  • the transistors Ta to Tf are p-channel type transistors.
  • the capacitor Cp is a capacitive element composed of two electrodes.
  • the light emission control line EM (n) is connected to the control terminals of the power supply control transistor Tc and the light emission control transistor Td.
  • the scanning signal line GL (n) is connected to the control terminals of the write control transistor Tb and the threshold voltage compensation transistor Te.
  • the scanning signal line GL (n-1) is connected to the control terminal of the initialization transistor Tf.
  • the initialization power line PI (n) is connected to one conduction terminal of the initialization transistor Tf.
  • the data signal line DL (m) is connected to one conduction terminal of the write control transistor Tb.
  • the high power supply voltage line PS (m) that supplies the high power supply voltage EL VDD is connected to one conduction terminal of the power supply control transistor Tc.
  • the cathode 25 of the light emitting element ES is a common electrode common to a plurality of pixel circuits, and is electrically connected to the low power supply voltage ELVSS.
  • the pixel circuit of FIG. 5 is an example, and is not limited to this.
  • a pixel circuit can also be configured using n-channel transistors.
  • the scanning signal line GL (n), the light emission control line EM (n), the gate electrodes of each transistor (Ta to Tf), and the gate wiring GH (FIG. 3) are on the first lower metal layer 4ma.
  • the second lower metal layer 4 mb contains the initialization power line PI (n) and one electrode CE of the capacitor Cp (see FIG. 3)
  • the first upper metal layer 4 mc contains the data signal line DL.
  • M the conduction electrode DE (source / drain electrode) of each transistor, and the source wiring SH (see FIG. 3) are included, and the high voltage power supply line PS (m) is included in the second upper metal layer 4md.
  • the light emitting element layer 5 includes an anode 22, a third resin layer (edge cover) 23 covering the edge of the anode 22, an EL (electroluminescence) layer 24 (light emitting layer), and a cathode 25 (a cathode 25 layer above the EL layer 24).
  • Second electrode for the third resin layer 23, for example, a coatable organic material such as polyimide or acrylic resin can be used.
  • the display element includes a light emitting element ES (for example, OLED: organic light emitting diode, QLED: quantum dot light emitting diode) formed on the light emitting element layer 5 (light emitting element) including an island-shaped anode 22, an EL layer 24, and a cathode 25. ) And the control circuit of the light emitting element ES (formed on the TFT layer 4).
  • a light emitting element ES for example, OLED: organic light emitting diode, QLED: quantum dot light emitting diode
  • the EL layer 24 is composed of, for example, laminating a hole injection layer, a hole transport layer, a light emitting layer, an electron transport layer, and an electron injection layer in this order from the lower layer side.
  • the light emitting layer is formed in an island shape so as to overlap the opening of the third resin layer (edge cover) 23 by a vapor deposition method or an inkjet method.
  • the other layers are formed in an island shape or a solid shape (common layer). Further, a configuration in which one or more of the hole injection layer, the hole transport layer, the electron transport layer, and the electron injection layer is not formed is also possible.
  • FMM fine metal mask
  • the FMM is a sheet having a large number of through holes (for example, made of Invar material), and an island-shaped light emitting layer (corresponding to one sub-pixel) is formed by an organic substance that has passed through one through hole.
  • an island-shaped light emitting layer (corresponding to one sub-pixel) can be formed by applying a solvent in which quantum dots are diffused by inkjet coating.
  • the anode 22 is composed of, for example, a laminate of ITO (Indium Tin Oxide) and an alloy containing Ag (silver) or Ag, and has light reflectivity.
  • the cathode 25 can be made of a translucent conductive material such as MgAg alloy (ultra-thin film), ITO, or IZO (Indium zinc Oxide).
  • the light emitting element ES is an OLED
  • holes and electrons are recombined in the light emitting layer by the driving current between the anode 22 and the cathode 25, and light is emitted in the process of transitioning the resulting excitons to the ground state. .. Since the cathode 25 is translucent and the anode 22 is light-reflecting, the light emitted from the EL layer 24 goes upward and becomes top emission.
  • the driving current between the anode 22 and the cathode 25 causes holes and electrons to recombine in the light emitting layer, and the resulting exciton is the conduction band of the quantum dots.
  • Light (fluorescence) is emitted in the process of transitioning from the valence band to the valence band.
  • a light emitting element (inorganic light emitting diode or the like) other than the above-mentioned OLED and QLED may be formed on the light emitting element layer 5.
  • the sealing layer 6 is translucent, and has an inorganic sealing film 26 covering the cathode 25, an organic buffer film 27 above the inorganic sealing film 26, and an inorganic sealing film 28 above the organic buffer film 27. And include.
  • the sealing layer 6 covering the light emitting element layer 5 prevents foreign substances such as water, oxygen, and movable ions from penetrating into the light emitting element layer 5.
  • the inorganic sealing film 26 and the inorganic sealing film 28 are each an inorganic insulating film, and are composed of, for example, a silicon oxide film, a silicon nitride film, a silicon nitride film, or a laminated film thereof formed by a CVD method. be able to.
  • the organic buffer film 27 is a translucent organic film having a flattening effect, and can be made of a coatable organic material such as an acrylic resin.
  • the organic buffer film 27 can be formed, for example, by coating with an inkjet.
  • the bottom surface film 10 is, for example, a PET film for realizing a display device having excellent flexibility by peeling off the support substrate and then attaching it to the bottom surface of the flexible substrate 12.
  • the functional film 39 has, for example, at least one of an optical compensation function, a touch sensor function, and a protection function.
  • FIG. 6 is a plan view showing the configuration of the frame area NA in the first embodiment.
  • FIG. 7 is a cross-sectional view taken along the plane AA shown in FIG.
  • FIG. 8 is a cross-sectional view taken along the plane BB shown in FIG.
  • the same components as those described above are designated by the same reference numerals, and the detailed description thereof will not be repeated.
  • the slit S is bent in the barrier layer 3, the inorganic insulating film 16 (gate insulating film), the inorganic insulating film 18 (first interlayer insulating film), and the inorganic insulating film 19 (second interlayer insulating film). It is provided so as to extend in the direction of the extending surface BB of the portion ZS. Then, the filling layer Zj is provided so as to fill the slit S. At the bent portion ZS, the display device is bent by about 180 degrees.
  • the display area DA is provided with a plurality of first display wirings (for example, data signal line DL (m) and source wiring SH) formed by the first upper metal layer 4 mc (third metal film). Then, a first resin layer 20 (first flattening film) is provided so as to cover each first display wiring. A plurality of second display wirings (for example, high voltage power supply line PS (m)) formed by the second upper metal layer 4 md (fourth metal film) are provided on the first resin layer 20. Then, a second resin layer 21 (second flattening film) is provided so as to cover each second display wiring.
  • first display wirings for example, data signal line DL (m) and source wiring SH
  • first resin layer 20 first flattening film
  • second display wirings for example, high voltage power supply line PS (m)
  • second resin layer 21 second flattening film
  • a plurality of first connection wirings C1 formed by the first upper metal layer 4mc while electrically connecting the terminals TMb / TMc of the terminal portion TS and the first display wiring are formed in the bending portion ZS. It is provided on the upper surface of the packed bed Zj along the direction of the surface AA that intersects the direction of the extending surface BB of the ZS. Then, a first resin film 31 formed in the same layer as the first resin layer 20 is provided so as to cover the first connection wiring C1.
  • a plurality of second connection wirings C2 formed by the second upper metal layer 4md are provided on the upper surface of the first resin film 31 along the direction of the surface AA intersecting the direction of the extending surface BB of the bent portion ZS. ..
  • the second connection wiring C2 is connected to the first connection wiring C1 via the contact hole CH1 (display side contact portion) on the display area DA side of the bent portion ZS and the contact hole CH2 (terminal side contact portion) on the terminal portion TS side. Connect electrically.
  • the first connection wiring C1 and the second connection wiring C2 do not overlap in a plan view.
  • the contact hole CH1 and the contact hole CH2 are preferably contact holes provided in the first resin film 31.
  • the first connection wiring C1 and the second connection wiring C2 do not overlap in a plan view between the contact hole CH1 and the contact hole CH2 via the first resin film 31.
  • the first connection wiring C1 and the second connection wiring C2 do not overlap at least a part between the contact hole CH1 and the contact hole CH2. Therefore, the laminated structure of the first connection wiring C1 and the second connection wiring C2 is eliminated at the place where the first connection wiring C1 and the second connection wiring C2 do not overlap. Therefore, the bent portion ZS can be easily bent. Then, it is possible to prevent cracks from occurring in the first connection wiring C1 and the second connection wiring C2. Therefore, it is possible to prevent the first connection wiring C1 and the second connection wiring C2 from being disconnected or having a high resistance due to the crack.
  • An inorganic insulating film 37 (third interlayer insulating film) may be further provided between the first resin layer 20 and the second upper metal layer 4 md (FIGS. 3 and 7).
  • the inorganic insulating film 37 may be provided between the second upper metal layer 4md and the second resin layer 21.
  • the first resin film 31 of the bent portion ZS may be formed thinner than the first resin film 31 of the display area DA.
  • the first connection wiring C1 and the second connection wiring C2 may be made of the same material or may be made of different materials.
  • the first connection wiring C1 and the second connection wiring C2 may be formed with the same width or may be formed with different widths.
  • FIG. 9 is a plan view showing a first modification of the configuration of the frame region NA.
  • FIG. 10 is a cross-sectional view taken along the plane CC shown in FIG.
  • FIG. 11 is a cross-sectional view taken along the plane DD shown in FIG.
  • the same components as those described above are designated by the same reference numerals, and the detailed description thereof will not be repeated.
  • the first resin film 31A has a recess 32 that overlaps with the second connection wiring C2 between the contact hole CH1 and the contact hole CH2.
  • the first connection wiring C1 and the second connection wiring C2 are overlapped between the contact hole CH1 and the contact hole CH2 at a position in the thickness direction perpendicular to the flexible substrate 12 via the recess 32.
  • the second connection wiring C2 is provided in the recess 32 extending in the direction of the surface DD along the direction of the surface DD in which the recess 32 extends.
  • the positions of the first connection wiring C1 and the second connection wiring C2 in the thickness direction perpendicular to the flexible substrate 12 come close to each other. Therefore, the bent portion ZS becomes easier to bend.
  • the portion of the first resin film 31A formed under the second connection wiring C2 is left thin. Therefore, it is effective in preventing etching of the first connection wiring C1.
  • the first connection wiring C1 and the first connection wiring C1 are arranged at the time of bending.
  • the stress acting on the second connection wiring C2 can be reduced.
  • FIG. 12 is a plan view showing a second modification of the configuration of the frame region NA.
  • FIG. 13 is a cross-sectional view taken along the plane EE shown in FIG. The same components as those described above are designated by the same reference numerals, and the detailed description thereof will not be repeated.
  • first connection wiring C1 and the second connection wiring C2 are provided in the recess 32B formed in the first resin film 31B between the contact hole CH1 and the contact hole CH2. This is a point of electrical connection via the contact holes CH3 and CH4.
  • the recess 32B has extension recesses 33 and 34 extending from the second connection wiring C2 side toward the first connection wiring C1.
  • the second connection wiring C2 has a wiring extension portion 35 extending along the extension recess 33 to the top of the first connection wiring C1, and a wiring extension portion 36 extending along the extension recess 34 to the top of the first connection wiring C1. ..
  • the contact hole CH3 is provided in the extension recess 33 on the first connection wiring C1.
  • the contact hole CH4 is provided in the extension recess 34 on the first connection wiring C1.
  • the first connection wiring C1 and the second connection wiring C2 are electrically connected via the contact holes CH3 and CH4.
  • FIG. 14 is a plan view showing the configuration of the frame region NA in the second embodiment.
  • FIG. 15 is a cross-sectional view taken along the plane FF shown in FIG. The same components as those described above are designated by the same reference numerals, and the detailed description thereof will not be repeated.
  • the first connection wiring C1 and the second connection wiring C2 are provided so as to cross a line segment connecting the contact hole CH1 and the contact hole CH2 and to be line-symmetric with respect to this line segment in a plan view.
  • the first connection wiring C1 and the second connection wiring C2 are such that the first connection wiring C1 and the second connection wiring C2 are viewed in a plan view via the contact holes CH3 and CH4 provided in the first resin film 31C. Connect electrically at the intersection.
  • the first connection wiring C1 extends the upper surface of the packing layer Zj in the ⁇ X direction to reach the contact hole CH1, and then further extends in the ⁇ X direction. Then, the first connection wiring C1 extends the upper surface of the packed bed Zj in the Y direction, then in the ⁇ X direction, and then in the ⁇ Y direction to reach the contact hole CH3. Next, the first connection wiring C1 extends the upper surface of the packing layer Zj from the contact hole CH3 in the ⁇ Y direction, then in the ⁇ X direction, and extends in the Y direction to reach the contact hole CH4.
  • the first connection wiring C1 extends the upper surface of the packing layer Zj from the contact hole CH4 in the Y direction, then in the ⁇ X direction, in the ⁇ Y direction, and then in the ⁇ X direction to reach the contact hole. Reach CH2.
  • the second connection wiring C2 extends the upper surface of the first resin film 31C from the contact hole CH1 in the ⁇ Y direction, then in the ⁇ X direction, and extends in the Y direction to reach the contact hole CH3. To do. Next, the second connection wiring C2 extends the upper surface of the first resin film 31C from the contact hole CH3 in the Y direction, then in the ⁇ X direction, and then in the ⁇ Y direction to reach the contact hole CH4. After that, the second connection wiring C2 extends the upper surface of the first resin film 31C from the contact hole CH4 in the ⁇ Y direction, then in the ⁇ X direction, in the Y direction, and in the ⁇ X direction to make contact. Reach hall CH2.
  • first connection wiring C1 and the second connection wiring C2 which meander and extend so as to be line-symmetrical in a plan view with respect to the line segment connecting the contact hole CH1 and the contact hole CH2, intersect.
  • the first connection wiring C1 and the second connection wiring C2 are electrically connected via the formed contact holes CH3 and CH4.
  • FIG. 16 is a plan view showing a first modification of the configuration of the frame area NA.
  • FIG. 17 is a plan view showing a second modification of the configuration of the frame region NA.
  • the same components as those described above are designated by the same reference numerals, and the detailed description thereof will not be repeated.
  • first connection wiring C1 and the second connection wiring C2 are extended in a right-angled grid pattern, but the present invention is not limited to this.
  • the first connection wiring C1 and the second connection wiring C2 may be provided so as to cross a line segment connecting the contact hole CH1 and the contact hole CH2 and to be line-symmetric with respect to this line segment in a plan view. ..
  • the first connection wiring C1 and the second connection wiring C2 may be stretched in a diamond-shaped grid pattern, or may be stretched in a circular grid pattern as shown in FIG. May be good.
  • the contact holes CH3 and CH4 may not be present as shown in FIGS. 16 and 17, but as shown in FIG. 14, the contact holes CH3 and CH4 are present when the first connection wirings C1 and CH4 are present. It is preferable because the two-connection wiring C2 can be provided with redundancy and the stress acting on the first connection wiring C1 and the second connection wiring C2 can be relaxed.
  • FIG. 18 is a plan view showing a third modification example of the configuration of the frame region NA.
  • the same components as those described above are designated by the same reference numerals, and the detailed description thereof will not be repeated.
  • a recess 32D is provided between the contact hole CH1 and the contact hole CH2 so as to overlap with the second connection wiring C2 in a plan view. This is a point where the first connection wiring C1 and the second connection wiring C2 intersect with each other via the recess 32D.
  • the first connection wiring C1 and the second connection wiring C2 are electrically connected at the point where the first connection wiring C1 and the second connection wiring C2 intersect via the contact holes CH3 and CH4 provided in the recess 32D. ..
  • Display device 4 Thin film transistor layer 4ma 1st lower metal layer (1st metal film) 4mb 2nd lower metal layer (2nd metal film) 4mc 1st upper metal layer (3rd metal film) 4md 2nd upper metal layer (4th metal film) 5 Light emitting element layer (light emitting element) 12 Flexible substrate (resin substrate) 15 Semiconductor layer 16 Inorganic insulating film (gate insulating film) 18 Inorganic insulating film (first interlayer insulating film) 19 Inorganic insulating film (second interlayer insulating film) 20 First resin layer (first flattening film) 21 Second resin layer (second flattening film) 22 Anode (1st electrode) 23 Third resin layer (edge cover) 24 EL layer (light emitting layer) 25 cathode (second electrode) 31 1st resin film 32 Recessed 37 Inorganic insulating film (3rd interlayer insulating film) C1 1st connection wiring C2 2nd connection wiring CH1 Contact hole (display side contact part) CH2 contact hole

Landscapes

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Abstract

第２接続配線（Ｃ２）は、折り曲げ部（ＺＳ）の表示側コンタクト部（ＣＨ１）、及び端子側コンタクト部（ＣＨ２）を介して第１接続配線（Ｃ１）と電気的に接続し、表示側コンタクト部（ＣＨ１）と端子側コンタクト部（ＣＨ２）との間の少なくとも一部で、第１接続配線（Ｃ１）と第２接続配線（Ｃ２）が重畳しない。

Description

表示装置
　本発明は表示装置に関する。
　フレキシブルな樹脂基板と、樹脂基板上に設けられた薄膜トランジスタ層と、薄膜トランジスタ層上に設けられた発光素子とを備えた表示装置であって、樹脂基板が、表示領域と、表示領域の周囲に配置された額縁領域とを有し、額縁領域が、その端部に配置された端子部と、端子部及び表示領域の間に一方向に延びるように配置された折り曲げ部とを有する表示装置が知られている（特許文献１）。
　この表示装置の表示領域には複数の表示用配線が設けられ、折り曲げ部には端子部と複数の表示用配線とを電気的に接続する複数の接続配線が設けられる。
　この表示装置では、フレキシブルな樹脂基板の額縁領域を縮小するために、端子部及び表示領域の間の樹脂基板の部分である折り曲げ部を折り曲げる必要がある。
米国特許公開公報第2017/0262109号（2017年9月14日公開）
　しかしながら、前記の構成では折り曲げ時の応力によって折り曲げ部の接続配線にクラックが生じることがあり、当該クラックに起因して配線が断線したり、配線が高抵抗化したりするおそれがある。
　本発明の一態様は、折り曲げ部の接続配線にクラックが生じるのを防ぐことができる表示装置を提供することを目的とする。
　本発明に係る表示装置は、樹脂基板と、前記樹脂基板上に設けられた薄膜トランジスタ層と、前記薄膜トランジスタ層上に設けられた発光素子とを備えた表示装置であって、前記表示装置が、表示領域と、前記表示領域の周囲に配置された額縁領域とを有し、前記額縁領域が、その端部に配置された端子部と、前記端子部及び前記表示領域の間に一方向に延びるように配置された折り曲げ部とを有し、前記薄膜トランジスタ層は、半導体層、ゲート絶縁膜、第１金属膜、第１層間絶縁膜、第２金属膜、第２層間絶縁膜、第３金属膜、第１平坦化膜、第４金属膜、及び第２平坦化膜がこの順番に積層されることにより構成され、前記発光素子は、前記第２平坦化膜上に配置された複数の第１電極と、前記第１電極の周端部を覆うエッジカバーと、発光層と、第２電極とを有し、前記折り曲げ部において、前記ゲート絶縁膜、前記第１層間絶縁膜、及び前記第２層間絶縁膜には、スリットが前記折り曲げ部の延びる方向に延びるように設けられ、前記スリットを埋めるように、充填層が設けられ、前記表示領域には、前記第３金属膜により形成された複数の第１表示用配線が設けられ、各第１表示用配線を覆うように前記第１平坦化膜が設けられ、前記第１平坦化膜上に前記第４金属膜により形成された複数の第２表示用配線が設けられ、及び、各第２表示用配線を覆うように前記第２平坦化膜が設けられ、前記折り曲げ部には、前記端子部の端子と前記第１表示用配線とを電気的に接続するとともに前記第３金属膜により形成された前記複数の第１接続配線が、前記折り曲げ部の延びる方向と交差する方向に沿って前記充填層の上面に設けられ、前記第１接続配線を覆うように前記第１平坦化膜と同一材料により同一層に形成された第１樹脂膜が設けられ、前記第４金属膜により形成された複数の第２接続配線が、前記折り曲げ部の延びる方向と交差する方向に沿って前記第１樹脂膜の上面に設けられ、前記第２接続配線は、前記折り曲げ部の前記表示領域側の表示側コンタクト部、及び前記端子部側の端子側コンタクト部を介して前記第１接続配線と電気的に接続し、前記表示側コンタクト部と前記端子側コンタクト部との間の少なくとも一部で、前記第１接続配線と前記第２接続配線が重畳しない。
　本発明の一態様によれば、折り曲げ部の接続配線にクラックが生じるのを防ぐことができる。
表示装置の製造方法の一例を示すフローチャートである。 表示装置の平面構成を示す模式図である。 表示領域の断面構成を示す模式図である。 図１に示すフローチャートの一部の詳細を示すフローチャートである。 サブ画素の構成を示す回路図である。 実施形態１における額縁領域の構成を示す平面図である。 図６に示す面ＡＡに沿った断面図である。 図６に示す面ＢＢに沿った断面図である。 上記額縁領域の構成の第１変形例を示す平面図である。 図９に示す面ＣＣに沿った断面図である。 図９に示す面ＤＤに沿った断面図である。 上記額縁領域の構成の第２変形例を示す平面図である。 図１２に示す面ＥＥに沿った断面図である。 実施形態２における額縁領域の構成を示す平面図である。 図１４に示す面ＦＦに沿った断面図である。 上記額縁領域の構成の第１変形例を示す平面図である。 上記額縁領域の構成の第２変形例を示す平面図である。 上記額縁領域の構成の第３変形例を示す平面図である。
　以下においては、「同層」とは同一のプロセス（成膜工程）にて形成されていることを意味し、「下層」とは、比較対象の層よりも前のプロセスで形成されていることを意味し、「上層」とは比較対象の層よりも後のプロセスで形成されていることを意味する。
　[実施形態１]
　図１は、表示装置２の製造方法の一例を示すフローチャートである。図２は表示装置２の平面構成を示す模式図であり、図３は表示領域ＤＡの断面構成を示す模式図である。
　図１～図３に示すように、フレキシブルな表示装置２を製造する場合、まず、透光性の支持基板（例えば、マザーガラス）上に可撓性基板１２（樹脂基板）を形成する（ステップＳ１）。可撓性基板１２は、表示領域ＤＡと、表示領域ＤＡの周囲に配置された額縁領域ＮＡとを有する。額縁領域ＮＡは、その端部に配置された端子部ＴＳと、端子部ＴＳ及び表示領域ＤＡの間にＹ方向に延びるように配置された折り曲げ部ＺＳとを有する。
　次いで、バリア層３を形成する（ステップＳ２）。次いで、ＴＦＴ層４を形成する（ステップＳ３）。次いで、トップエミッション型の発光素子層５（発光素子）を形成する（ステップＳ４）。表示領域ＤＡの発光素子層５には、サブ画素ＳＰの発光素子ＥＳが形成される。次いで、封止層６を形成する（ステップＳ５）。次いで、封止層６上に上面フィルムを貼り付ける（ステップＳ６）。次いで、レーザ光の照射等によって支持基板を可撓性基板１２から剥離する（ステップＳ７）。次いで、可撓性基板１２の下面に下面フィルム１０を貼り付ける（ステップＳ８）。次いで、下面フィルム１０、可撓性基板１２、バリア層３、ＴＦＴ層４、発光素子層５、封止層６を含む積層体を分断し、複数の個片を得る（ステップＳ９）。次いで、得られた個片に機能フィルム３９を貼り付ける（ステップＳ１０）。次いで、額縁領域ＮＡの端子部ＴＳ（端子ＴＭｂ・ＴＭｃを含む）に、電子回路基板（ドライバチップ、フレキシブルプリント基板等）を実装する（ステップＳ１１）。ステップＳ１１の後に、表示装置２を額縁領域ＮＡの折り曲げ部ＺＳで折り曲げることができる。
　ステップＳ１～Ｓ１１は、表示装置製造装置（ステップＳ１～Ｓ５の各工程を行う成膜装置を含む）が行う。
　図４は、図１のステップＳ３およびステップＳ４の詳細を示すフローチャートである。図１～図４に示すように、ステップＳ２の後に、半導体層１５の成膜（ステップＳ３ａ）、フォトリソグラフィ（ステップＳ３Ａ）、半導体層１５のパターニング（ステップＳ３ｂ）を行う。続いて、下層無機絶縁膜である無機絶縁膜１６（ゲート絶縁膜）の成膜（ステップＳ３ｃ）、第１下層金属層４ｍａ（第１金属膜）の成膜（ステップＳ３ｄ）、フォトリソグラフィ（ステップＳ３Ｄ）、第１下層金属層４ｍａのパターニング（ステップＳ３ｅ）を行う。続いて、中層無機絶縁膜である無機絶縁膜１８（第１層間絶縁膜）の成膜（ステップＳ３ｆ）、第２下層金属層４ｍｂ（第２金属膜）の成膜（ステップＳ３ｇ）、フォトリソグラフィ（ステップＳ３Ｇ）、第２下層金属層４ｍｂのパターニング（ステップＳ３ｈ）を行う。
　続いて、上層無機絶縁膜である無機絶縁膜１９（第２層間絶縁膜）の成膜（ステップＳ３ｉ）、フォトリソグラフィ（ステップＳ３Ｉ）を行う。そして、無機絶縁膜１６・１８・１９のパターニングを行い、導通電極ＤＥのためのコンタクトホールを形成する（ステップＳ３ｊ）。次に、フォトリソグラフィ（ステップＳ３Ｊ）を行った後、折り曲げ部ＺＳのバリア層３、無機絶縁膜１６・１８・１９を除去してスリットＳ（図７）を形成する（ステップＳ３ｋ）。
　続いて、充填層Ｚｊを塗布（ステップＳ３ｍ）する。そして、折り曲げ部ＺＳのスリットＳにのみ充填層Ｚｊを残し、表示領域ＤＡの画素内の充填層Ｚｊを除去して充填層Ｚｊのパターニング（ステップＳ３ｎ）を行う。続いて、第１上層金属層４ｍｃ（第３金属膜）の成膜（ステップＳ３ｐ）、フォトリソグラフィ（ステップＳ３Ｐ）を行う。そして、第１上層金属層４ｍｃのパターニングを行い、第１接続配線Ｃ１（図６、図７）を形成する（ステップＳ３ｑ）。
　続いて、第1樹脂層２０（第１平坦化膜）の塗布（ステップＳ３ｒ）、フォトリソグラフィ（ステップＳ３Ｒ）を行う。そして、第1樹脂層２０のパターニング（ステップＳ３ｓ）を行い、第1樹脂層２０と同一材料により同一層に形成された第１樹脂膜３１（図７）にコンタクトホールＣＨ１とコンタクトホールＣＨ２（図６）とを形成する。凹部３２を形成する場合は（図９、図１０、図１１）、グレートーンマスクを用いて凹部３２を形成する。
　続いて、第２上層金属層４ｍｄ（第４金属膜）の成膜（ステップＳ３ｗ）、フォトリソグラフィ（ステップＳ３Ｗ）、第２上層金属層４ｍｄのパターニングを行い、第２接続配線Ｃ２（図６）を形成する（ステップＳ３ｘ）。続いて、第２樹脂層２１（第２平坦化膜）の塗布（ステップＳ３ｙ）、フォトリソグラフィ（ステップＳ３Ｙ）を行う。そして、第２樹脂層２１のパターニングを行い、アノード２２のためのコンタクトホールを形成する（ステップＳ３ｚ）。
　続いて、アノード２２（第１電極）の成膜（ステップＳ４ａ）、フォトリソグラフィ（ステップＳ４Ａ）、アノード２２のパターニング（ステップＳ４ｂ）を行う。続いて、第３樹脂層２３（エッジカバー）の塗布（ステップＳ４ｃ）、フォトリソグラフィ（ステップＳ４Ｃ）、第３樹脂層２３のパターニング（ステップＳ４ｄ）、ＥＬ層２４の蒸着（ステップＳ４ｅ）、カソード２５の形成（ステップＳ４ｆ）を行う。その後、封止層６の形成（ステップＳ５）を行う。
　可撓性基板１２の材料としては、例えばポリイミド等が挙げられる。可撓性基板１２を、２層のポリイミド膜およびこれらに挟まれた無機絶縁膜で置き換えることもできる。
　バリア層３は、水、酸素、可動イオン等の異物がＴＦＴ層４および発光素子層５に侵入することを防ぐ層であり、例えば、ＣＶＤ法により形成される、酸化シリコン膜、窒化シリコン膜、あるいは酸窒化シリコン膜、またはこれらの積層膜で構成することができる。
　半導体層１５には、低温ポリシリコン（ＬＴＰＳ）あるいは酸化物半導体（例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体）を用いることができる。
　第１下層金属層４ｍａ、第２下層金属層４ｍｂ、第１上層金属層４ｍｃ、および第２上層金属層４ｍｄは、例えば、アルミニウム、タングステン、モリブデン、タンタル、クロム、チタン、銅の少なくとも１つを含む単層金属膜あるいは複層金属膜によって構成される。特に、第１上層金属層４ｍｃおよび第２上層金属層４ｍｄについては、アルミニウム膜を２層のチタン膜で挟持して得られる、低抵抗金属層とすることができる。また、第２上層金属層４ｍｄについてはアルミニウム膜とその上層のチタン膜の２層で形成することもできる。
　第１下層金属層４ｍａと第２下層金属層４ｍｂは同じ金属材料で形成されるのが好ましく、第１上層金属層４ｍｃと第２上層金属層４ｍｄは同じ金属材料で形成されるのが好ましい。
　無機絶縁膜１６・１８・１９および保護層は、例えば、ＣＶＤ法によって形成された、酸化シリコン（ＳｉＯｘ）膜あるいは窒化シリコン（ＳｉＮｘ）膜またはこれらの積層膜によって構成することができる。
　充填層Ｚｊ、第１樹脂層２０および第２樹脂層２１は、例えば、ポリイミド、アクリル樹脂等の塗布可能な有機材料によって構成することができる。
　トランジスタＴｒは、半導体層１５と、第１下層金属層４ｍａに含まれるゲート電極ＧＥと、第１上層金属層４ｍｃに含まれる導通電極ＤＥ（ソース電極／ドレイン電極）とを含む。
　表示領域ＤＡには、ｍ列目のデータ信号線ＤＬ（ｍ）とｎ行目の走査信号線ＧＬ（ｎ）との交差点に対応するように、図５に示すサブ画素ＳＰ（ｍ列ｎ行に対応）の画素回路が設けられている。なお、ここで説明する画素回路の構成は一例であって、他の公知の構成を採用することもできる。図５に示す画素回路は、１個のＯＬＥＤ素子ＥＳと、６個のトランジスタ（駆動トランジスタＴａ、書き込み制御トランジスタＴｂ、電源供給制御トランジスタＴｃ、発光制御トランジスタＴｄ、閾値電圧補償トランジスタＴｅ、初期化トランジスタＴｆ）と、１個のコンデンサＣｐとを含んでいる。トランジスタＴａ～Ｔｆは、ｐチャネル型のトランジスタである。コンデンサＣｐは、２つの電極からなる容量素子である。発光制御線ＥＭ（ｎ）は、電源供給制御トランジスタＴｃおよび発光制御トランジスタＴｄの制御端子に接続する。走査信号線ＧＬ（ｎ）は、書き込み制御トランジスタＴｂおよび閾値電圧補償トランジスタＴｅの制御端子に接続する。走査信号線ＧＬ（ｎ－１）は初期化トランジスタＴｆの制御端子に接続する。初期化電源線ＰＩ（ｎ）は、初期化トランジスタＴｆの一方の導通端子に接続される。データ信号線ＤＬ（ｍ）は、書き込み制御トランジスタＴｂの一方の導通端子に接続される。高電源電圧ＥＬＶＤＤを供給する高電源電圧線ＰＳ（ｍ）は電源供給制御トランジスタＴｃの一方の導通端子に接続する。発光素子ＥＳのカソード２５は複数の画素回路に共通する共通電極であり、低電源電圧ＥＬＶＳＳと電気的に接続する。
　図５の画素回路は一例であり、これに限定されない。ｎチャネル型のトランジスタを用いて画素回路を構成することもできる。
　表示領域ＤＡにおいては、例えば、第１下層金属層４ｍａに、走査信号線ＧＬ（ｎ）、発光制御線ＥＭ（ｎ）、各トランジスタ（Ｔａ～Ｔｆ）のゲート電極、およびゲート配線ＧＨ（図３参照）が含まれ、第２下層金属層４ｍｂに、初期化電源線ＰＩ（ｎ）およびコンデンサＣｐの一方電極ＣＥ（図３参照）が含まれ、第１上層金属層４ｍｃに、データ信号線ＤＬ（ｍ）、各トランジスタの導通電極ＤＥ（ソース／ドレイン電極）、およびソース配線ＳＨ（図３参照）が含まれ、第２上層金属層４ｍｄに高電圧電源線ＰＳ（ｍ）が含まれる。これらは例示に過ぎず、どの金属層にどの配線が含まれるかを限定するものではない。
　発光素子層５は、アノード２２と、アノード２２のエッジを覆う第３樹脂層（エッジカバー）２３と、ＥＬ（エレクトロルミネッセンス）層２４（発光層）と、ＥＬ層２４よりも上層のカソード２５（第２電極）とを含む。第３樹脂層２３には、例えば、ポリイミド、アクリル樹脂等の塗布可能な有機材料を用いることができる。
　表示領域ＤＡでは、サブ画素ＳＰごとに表示素子が設けられる。表示素子は、島状のアノード２２、ＥＬ層２４、およびカソード２５を含んで発光素子層５（発光素子）に形成される発光素子ＥＳ（例えば、ＯＬＥＤ：有機発光ダイオード、ＱＬＥＤ：量子ドット発光ダイオード）と、発光素子ＥＳの制御回路（ＴＦＴ層４に形成される）とで構成される。
　ＥＬ層２４は、例えば、下層側から順に、正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層を積層することで構成される。発光層は、蒸着法あるいはインクジェット法によって、第３樹脂層（エッジカバー）２３の開口に重なるように島状に形成される。他の層は、島状あるいはベタ状（共通層）に形成する。また、正孔注入層、正孔輸送層、電子輸送層、電子注入層のうち１以上の層を形成しない構成も可能である。
　ＯＬＥＤの発光層を蒸着形成する場合は、ＦＭＭ（ファインメタルマスク）を用いる。ＦＭＭは多数の貫通孔を有するシート（例えば、インバー材製）であり、１つの貫通孔を通過した有機物質によって島状の発光層（１つのサブ画素に対応）が形成される。
　ＱＬＥＤの発光層は、例えば、量子ドットを拡散させた溶媒をインクジェット塗布することで、島状の発光層（１つのサブ画素に対応）を形成することができる。
　アノード２２は、例えばＩＴＯ（Indium Tin Oxide）とＡｇ（銀）あるいはＡｇを含む合金との積層によって構成され、光反射性を有する。カソード２５は、ＭｇＡｇ合金（極薄膜）、ＩＴＯ、ＩＺＯ（Indium zinc Oxide）等の透光性の導電材で構成することができる。
　発光素子ＥＳがＯＬＥＤである場合、アノード２２およびカソード２５間の駆動電流によって正孔と電子が発光層内で再結合し、これによって生じたエキシトンが基底状態に遷移する過程で光が放出される。カソード２５が透光性であり、アノード２２が光反射性であるため、ＥＬ層２４から放出された光は上方に向かい、トップエミッションとなる。
　発光素子ＥＳがＱＬＥＤである場合、アノード２２およびカソード２５間の駆動電流によって正孔と電子が発光層内で再結合し、これによって生じたエキシトンが、量子ドットの伝導帯準位（conduction band）から価電子帯準位（valence band）に遷移する過程で光（蛍光）が放出される。
　発光素子層５には、前記のＯＬＥＤ、ＱＬＥＤ以外の発光素子（無機発光ダイオード等）を形成してもよい。
　封止層６は透光性であり、カソード２５を覆う無機封止膜２６と、無機封止膜２６よりも上層の有機バッファ膜２７と、有機バッファ膜２７よりも上層の無機封止膜２８とを含む。発光素子層５を覆う封止層６は、水、酸素、可動イオン等の異物の発光素子層５への浸透を防いでいる。
　無機封止膜２６および無機封止膜２８はそれぞれ無機絶縁膜であり、例えば、ＣＶＤ法により形成される、酸化シリコン膜、窒化シリコン膜、あるいは酸窒化シリコン膜、またはこれらの積層膜で構成することができる。有機バッファ膜２７は、平坦化効果のある透光性有機膜であり、アクリル樹脂等の塗布可能な有機材料によって構成することができる。有機バッファ膜２７は例えばインクジェット塗布によって形成することができる。
　下面フィルム１０は、支持基板を剥離した後に可撓性基板１２の下面に貼り付けることで柔軟性に優れた表示装置を実現するための、例えばＰＥＴフィルムである。機能フィルム３９は、例えば、光学補償機能、タッチセンサ機能、保護機能の少なくとも１つを有する。
　図６は実施形態１における額縁領域ＮＡの構成を示す平面図である。図７は図６に示す面ＡＡに沿った断面図である。図８は図６に示す面ＢＢに沿った断面図である。前述した構成要素と同様の構成要素には同様の参照符号を付し、その詳細な説明は繰り返さない。
　折り曲げ部ＺＳにおいて、バリア層３、無機絶縁膜１６（ゲート絶縁膜）、無機絶縁膜１８（第１層間絶縁膜）、及び無機絶縁膜１９（第２層間絶縁膜）には、スリットＳが折り曲げ部ＺＳの延びる面ＢＢの方向に延びるように設けられる。そして、スリットＳを埋めるように、充填層Ｚｊが設けられる。折り曲げ部ＺＳでは表示装置が約１８０度折り曲げられる。
　表示領域ＤＡには、第１上層金属層４ｍｃ（第３金属膜）により形成された複数の第１表示用配線（例えば、データ信号線ＤＬ（ｍ）、およびソース配線ＳＨ）が設けられる。そして、各第１表示用配線を覆うように第1樹脂層２０（第１平坦化膜）が設けられる。第1樹脂層２０上に第２上層金属層４ｍｄ（第４金属膜）により形成された複数の第２表示用配線（例えば、高電圧電源線ＰＳ（ｍ））が設けられる。そして、各第２表示用配線を覆うように第２樹脂層２１（第２平坦化膜）が設けられる。
　前記折り曲げ部ＺＳには、端子部ＴＳの端子ＴＭｂ・ＴＭｃと第１表示用配線とを電気的に接続するとともに第１上層金属層４ｍｃにより形成された複数の第１接続配線Ｃ１が、折り曲げ部ＺＳの延びる面ＢＢの方向と交差する面ＡＡの方向に沿って充填層Ｚｊの上面に設けられる。そして、第１接続配線Ｃ１を覆うように、第１樹脂層２０と同一材料により同一層に形成された第１樹脂膜３１が設けられる。
　そして、第２上層金属層４ｍｄにより形成された複数の第２接続配線Ｃ２が、折り曲げ部ＺＳの延びる面ＢＢの方向と交差する面ＡＡの方向に沿って第１樹脂膜３１の上面に設けられる。第２接続配線Ｃ２は、折り曲げ部ＺＳの表示領域ＤＡ側のコンタクトホールＣＨ１（表示側コンタクト部）、及び端子部ＴＳ側のコンタクトホールＣＨ２（端子側コンタクト部）を介して第１接続配線Ｃ１と電気的に接続する。
　コンタクトホールＣＨ１とコンタクトホールＣＨ２との間の少なくとも一部では、第１接続配線Ｃ１と第２接続配線Ｃ２とが平面視において重畳しない。
　コンタクトホールＣＨ１とコンタクトホールＣＨ２とは、第１樹脂膜３１に設けられたコンタクトホールであることが好ましい。
　第１接続配線Ｃ１と第２接続配線Ｃ２とは、コンタクトホールＣＨ１とコンタクトホールＣＨ２との間で、第１樹脂膜３１を介して平面視において重畳しない。
　このように、コンタクトホールＣＨ１とコンタクトホールＣＨ２との間の少なくとも一部では、第１接続配線Ｃ１と第２接続配線Ｃ２とが重畳しない。このため、第１接続配線Ｃ１と第２接続配線Ｃ２とが重畳しない箇所において第１接続配線Ｃ１と第２接続配線Ｃ２と積層構造が解消される。従って、折り曲げ部ＺＳが折り曲げやすくなる。そして、第１接続配線Ｃ１と第２接続配線Ｃ２とにクラックが生じるのを防ぐことができる。従って、当該クラックに起因して第１接続配線Ｃ１と第２接続配線Ｃ２とが、断線したり高抵抗化したりすることを防止することができる。
　第1樹脂層２０と第２上層金属層４ｍｄとの間に、さらに無機絶縁膜３７（第３層間絶縁膜）が設けられてもよい（図３、図７）。なお、無機絶縁膜３７は、第２上層金属層４ｍｄと第２樹脂層２１との間に設けられてもよい。
　折り曲げ部ＺＳの第１樹脂膜３１は、表示領域ＤＡの第１樹脂膜３１よりも薄く形成されていてもよい。第１接続配線Ｃ１と第２接続配線Ｃ２とは、同じ材料で構成されてもよいし、異なる材料で構成されてもよい。第１接続配線Ｃ１と第２接続配線Ｃ２とは、同じ幅で形成されてもよいし、異なる幅で形成されてもよい。
　（第１変形例）
　図９は額縁領域ＮＡの構成の第１変形例を示す平面図である。図１０は図９に示す面ＣＣに沿った断面図である。図１１は図９に示す面ＤＤに沿った断面図である。前述した構成要素と同様の構成要素には同様の参照符号を付し、その詳細な説明は繰り返さない。
　第１樹脂膜３１Ａは、コンタクトホールＣＨ１とコンタクトホールＣＨ２との間で第２接続配線Ｃ２と重畳する凹部３２を有する。第１接続配線Ｃ１と第２接続配線Ｃ２とは、コンタクトホールＣＨ１とコンタクトホールＣＨ２との間で凹部３２を介して可撓性基板１２に垂直な厚さ方向の位置において重畳する。このように、面ＤＤの方向に延びる凹部３２内に、凹部３２が延伸する面ＤＤの方向に沿って第２接続配線Ｃ２が設けられる。これにより、第１接続配線Ｃ１と第２接続配線Ｃ２との可撓性基板１２に垂直な厚さ方向の位置が互いに近づく。従って、より一層折り曲げ部ＺＳが折り曲げやすくなる。
　第２接続配線Ｃ２の下側に形成される第１樹脂膜３１Ａの部分は薄く残されている。このため、第１接続配線Ｃ１のエッチングの防止に有効である。
　折り曲げ部ＺＳの折り曲げ中心線の可撓性基板１２に垂直な厚さ方向の位置を第１接続配線Ｃ１と第２接続配線Ｃ２との間に配置させることによって、折り曲げ時に第１接続配線Ｃ１と第２接続配線Ｃ２とに作用する応力を小さくすることができる。
　（第２変形例）
　図１２は額縁領域ＮＡの構成の第２変形例を示す平面図である。図１３は図１２に示す面ＥＥに沿った断面図である。前述した構成要素と同様の構成要素には同様の参照符号を付し、その詳細な説明は繰り返さない。
　前述した第１変形例と異なる点は、第１接続配線Ｃ１と第２接続配線Ｃ２とが、コンタクトホールＣＨ１とコンタクトホールＣＨ２の間で、第１樹脂膜３１Ｂに形成された凹部３２Ｂに設けられたコンタクトホールＣＨ３・ＣＨ４を介して電気的に接続する点である。
　凹部３２Ｂは、第２接続配線Ｃ２側から第１接続配線Ｃ１に向かって延伸する延伸凹部３３・３４を有する。そして、第２接続配線Ｃ２は、延伸凹部３３に沿って第１接続配線Ｃ１上まで延びる配線延伸部３５と、延伸凹部３４に沿って第１接続配線Ｃ１上まで延びる配線延伸部３６とを有する。第１接続配線Ｃ１上の延伸凹部３３内にコンタクトホールＣＨ３が設けられる。そして、第１接続配線Ｃ１上の延伸凹部３４内にコンタクトホールＣＨ４が設けられる。第１接続配線Ｃ１と第２接続配線Ｃ２とは、コンタクトホールＣＨ３・ＣＨ４を介して電気的に接続される。
　[実施形態２]
　図１４は実施形態２における額縁領域ＮＡの構成を示す平面図である。図１５は図１４に示す面ＦＦに沿った断面図である。前述した構成要素と同様の構成要素には同様の参照符号を付し、その詳細な説明は繰り返さない。
　第１接続配線Ｃ１と第２接続配線Ｃ２とは、コンタクトホールＣＨ１とコンタクトホールＣＨ２とを結ぶ線分を横切り、この線分に対して平面視で線対称となるように設けられる。
　そして、第１接続配線Ｃ１と第２接続配線Ｃ２とは、第１樹脂膜３１Ｃに設けられたコンタクトホールＣＨ３・ＣＨ４を介して、第１接続配線Ｃ１と第２接続配線Ｃ２とが平面視で交差する点において、電気的に接続する。
　第１接続配線Ｃ１は、充填層Ｚｊの上面を－Ｘ方向に延伸してコンタクトホールＣＨ１に到達した後、さらに－Ｘ方向に延伸する。そして、第１接続配線Ｃ１は、充填層Ｚｊの上面をＹ方向に延伸した後、－Ｘ方向に延伸し、－Ｙ方向に延伸してコンタクトホールＣＨ３に到達する。次に、第１接続配線Ｃ１は、充填層Ｚｊの上面をコンタクトホールＣＨ３から－Ｙ方向に延伸した後、－Ｘ方向に延伸し、Ｙ方向に延伸してコンタクトホールＣＨ４に到達する。その後、第１接続配線Ｃ１は、充填層Ｚｊの上面をコンタクトホールＣＨ４からＹ方向に延伸した後、－Ｘ方向に延伸し、－Ｙ方向に延伸した後、－Ｘ方向に延伸してコンタクトホールＣＨ２に到達する。
　これに対して、第２接続配線Ｃ２は、第１樹脂膜３１Ｃの上面をコンタクトホールＣＨ１から－Ｙ方向に延伸した後、－Ｘ方向に延伸し、Ｙ方向に延伸してコンタクトホールＣＨ３に到達する。次に、第２接続配線Ｃ２は、第１樹脂膜３１Ｃの上面をコンタクトホールＣＨ３からＹ方向に延伸した後、－Ｘ方向に延伸し、－Ｙ方向に延伸してコンタクトホールＣＨ４に到達する。その後、第２接続配線Ｃ２は、第１樹脂膜３１Ｃの上面をコンタクトホールＣＨ４から－Ｙ方向に延伸した後、－Ｘ方向に延伸し、Ｙ方向に延伸し、－Ｘ方向に延伸してコンタクトホールＣＨ２に到達する。
　このように、コンタクトホールＣＨ１とコンタクトホールＣＨ２とを結ぶ線分に対して平面視で線対称となるように蛇行して延伸する第１接続配線Ｃ１と第２接続配線Ｃ２とが交差する位置に形成されたコンタクトホールＣＨ３・ＣＨ４を介して第１接続配線Ｃ１と第２接続配線Ｃ２とが電気的に接続される。
　図１６は額縁領域ＮＡの構成の第１変形例を示す平面図である。図１７は額縁領域ＮＡの構成の第２変形例を示す平面図である。前述した構成要素と同様の構成要素には同様の参照符号を付し、その詳細な説明は繰り返さない。
　前述した図１４に示す例では、第１接続配線Ｃ１と第２接続配線Ｃ２とが直角の格子状に延伸する例を示したが、本発明はこれに限定されない。第１接続配線Ｃ１と第２接続配線Ｃ２とは、コンタクトホールＣＨ１とコンタクトホールＣＨ２とを結ぶ線分を横切り、この線分に対して平面視で線対称となるように設けられていればよい。例えば、図１６に示すように、第１接続配線Ｃ１と第２接続配線Ｃ２とは、ひし形の格子状に延伸してもよいし、図１７に示すように、円の格子状に延伸してもよい。
　コンタクトホールＣＨ３・ＣＨ４は、図１６及び図１７に示すように、存在し無くてもよいが、図１４に示すように、コンタクトホールＣＨ３・ＣＨ４が存在する方が、第１接続配線Ｃ１及び第２接続配線Ｃ２に冗長性を持たせることができるし、第１接続配線Ｃ１及び第２接続配線Ｃ２に作用する応力が緩和される効果も奏されるので好ましい。
　図１８は、額縁領域ＮＡの構成の第３変形例を示す平面図である。前述した構成要素と同様の構成要素には同様の参照符号を付し、その詳細な説明は繰り返さない。
　図１４及び図１５で前述した額縁領域ＮＡの構成と異なる点は、コンタクトホールＣＨ１とコンタクトホールＣＨ２との間で、平面視で第２接続配線Ｃ２と重畳する凹部３２Ｄが設けられる点、及び、第１接続配線Ｃ１と第２接続配線Ｃ２とが凹部３２Ｄを介して交差する点である。
　第１接続配線Ｃ１と第２接続配線Ｃ２とは、凹部３２Ｄに設けられたコンタクトホールＣＨ３・ＣＨ４を介して第１接続配線Ｃ１と第２接続配線Ｃ２とが交差する点において電気的に接続する。
　本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
　２　　表示装置
　４　　薄膜トランジスタ層
４ｍａ　第１下層金属層（第１金属膜）
４ｍｂ　第２下層金属層（第２金属膜）
４ｍｃ　第１上層金属層（第３金属膜）
４ｍｄ　第２上層金属層（第４金属膜）
　５　　発光素子層（発光素子）
　１２　可撓性基板（樹脂基板）
　１５　半導体層
　１６　無機絶縁膜（ゲート絶縁膜）
　１８　無機絶縁膜（第１層間絶縁膜）
　１９　無機絶縁膜（第２層間絶縁膜）
　２０　第1樹脂層（第１平坦化膜）
　２１　第２樹脂層（第２平坦化膜）
　２２　アノード（第１電極）
　２３　第３樹脂層（エッジカバー）
　２４　ＥＬ層（発光層）
　２５　カソード（第２電極）
　３１　第１樹脂膜
　３２　凹部
　３７　無機絶縁膜（第３層間絶縁膜）
　Ｃ１　第１接続配線
　Ｃ２　第２接続配線
ＣＨ１　コンタクトホール（表示側コンタクト部）
ＣＨ２　コンタクトホール（端子側コンタクト部）
ＣＨ３　コンタクトホール
ＣＨ４　コンタクトホール
　ＥＳ　発光素子
　Ｓ　　スリット
　Ｚｊ　充填層
　ＺＳ　折り曲げ部
　ＴＳ　端子部
　ＤＡ　表示領域
　ＮＡ　額縁領域

Claims (11)

  1. 　樹脂基板と、前記樹脂基板上に設けられた薄膜トランジスタ層と、前記薄膜トランジスタ層上に設けられた発光素子とを備えた表示装置であって、
    　前記表示装置が、表示領域と、前記表示領域の周囲に配置された額縁領域とを有し、
    　前記額縁領域が、その端部に配置された端子部と、前記端子部及び前記表示領域の間に一方向に延びるように配置された折り曲げ部とを有し、
    　前記薄膜トランジスタ層は、半導体層、ゲート絶縁膜、第１金属膜、第１層間絶縁膜、第２金属膜、第２層間絶縁膜、第３金属膜、第１平坦化膜、第４金属膜、及び第２平坦化膜がこの順番に積層されることにより構成され、
    　前記発光素子は、前記第２平坦化膜上に配置された複数の第１電極と、前記第１電極の周端部を覆うエッジカバーと、発光層と、第２電極とを有し、
    　前記折り曲げ部において、前記ゲート絶縁膜、前記第１層間絶縁膜、及び前記第２層間絶縁膜には、スリットが前記折り曲げ部の延びる方向に延びるように設けられ、
    　前記スリットを埋めるように、充填層が設けられ、
    　前記表示領域には、前記第３金属膜により形成された複数の第１表示用配線が設けられ、各第１表示用配線を覆うように前記第１平坦化膜が設けられ、前記第１平坦化膜上に前記第４金属膜により形成された複数の第２表示用配線が設けられ、及び、各第２表示用配線を覆うように前記第２平坦化膜が設けられ、
    　前記折り曲げ部には、
    　前記端子部の端子と前記第１表示用配線とを電気的に接続するとともに前記第３金属膜により形成された前記複数の第１接続配線が、前記折り曲げ部の延びる方向と交差する方向に沿って前記充填層の上面に設けられ、
    　前記第１接続配線を覆うように前記第１平坦化膜と同一材料により同一層に形成された第１樹脂膜が設けられ、
    　前記第４金属膜により形成された複数の第２接続配線が、前記折り曲げ部の延びる方向と交差する方向に沿って前記第１樹脂膜の上面に設けられ、
    　前記第２接続配線は、前記折り曲げ部の前記表示領域側の表示側コンタクト部、及び前記端子部側の端子側コンタクト部を介して前記第１接続配線と電気的に接続し、
    　前記表示側コンタクト部と前記端子側コンタクト部との間の少なくとも一部で、前記第１接続配線と前記第２接続配線が重畳しない表示装置。
  2. 　前記第１樹脂膜が、前記表示側コンタクト部と前記端子側コンタクト部との間で前記第２接続配線と重畳する凹部を有する請求項１に記載の表示装置。
  3. 　前記第１接続配線と前記第２接続配線とが、前記表示側コンタクト部と前記端子側コンタクト部との間で前記凹部を介して重畳する請求項２に記載の表示装置。
  4. 　前記第１接続配線と前記第２接続配線とが、前記表示側コンタクト部と前記端子側コンタクト部の間で、前記凹部に設けられたコンタクトホールを介して電気的に接続する請求項２又は３に記載の表示装置。
  5. 　前記第１接続配線と前記第２接続配線とが、前記表示側コンタクト部と前記端子側コンタクト部とを結ぶ線分を横切り、前記線分に対して平面視で線対称となるように設けられる請求項１に記載の表示装置。
  6. 　前記第１接続配線と前記第２接続配線とが、前記第１樹脂膜に設けられたコンタクトホールを介して、前記第１接続配線と前記第２接続配線とが交差する点において、電気的に接続する請求項５に記載の表示装置。
  7. 　前記表示側コンタクト部と前記端子側コンタクト部との間で、前記第２接続配線と重畳するように、前記第１樹脂膜に凹部が設けられ、
    　前記第１接続配線と前記第２接続配線とが前記凹部を介して交差する請求項５又は６に記載の表示装置。
  8. 　前記第１接続配線と前記第２接続配線とが、前記凹部に設けられたコンタクトホールを介して前記第１接続配線と前記第２接続配線とが交差する点において電気的に接続する請求項７に記載の表示装置。
  9. 　前記表示側コンタクト部及び前記端子側コンタクト部が、前記第１樹脂膜に設けられたコンタクトホールである請求項１に記載の表示装置。
  10. 　前記第１平坦化膜と前記第４金属膜との間に、さらに第３層間絶縁膜が設けられる請求項１に記載の表示装置。
  11. 　前記表示側コンタクト部と前記端子側コンタクト部との間で、前記第１接続配線と前記第２接続配線とが前記第１樹脂膜を介して重畳しない請求項１に記載の表示装置。
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