JP4461710B2 - 電気光学装置及び電子機器 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、複数の被駆動素子を駆動する素子駆動装置およびその製造方法に関し、特に、電気的作用を光学的作用に変換する電気光学素子を被駆動素子として用いた電気光学装置およびその製造方法に関する。また、本発明は、素子駆動装置および電気光学装置に用いて好適な素子基板、ならびに電気光学装置および素子駆動装置を備えた電子機器に関する。
【０００２】
【従来の技術】
携帯電話機やＰＤＡ（Personal Digital Assistant）など各種の電子機器の表示装置として、電気的作用を光学的作用に変換する電気光学素子を利用したものが提案されている。この種の表示装置の典型的な例は、電気光学素子として有機ＥＬを用いた有機ＥＬ表示装置や、電気光学素子として液晶を用いた液晶表示装置である。
【０００３】
これらの表示装置は、表示の最小単位となる画素ごとに画素回路を備えている。この画素回路は、電気光学素子に供給される電流または電圧を制御するための回路である。各画素回路は、特許文献１に開示されているように、シリコン基板上に形成された駆動素子を含む。
【０００４】
【特許文献１】
特開平９−１４６４７７号公報（段落００１３および段落００１４）
【０００５】
【発明が解決しようとする課題】
この種の表示装置において表示品位を向上させるためには、画素回路の電気的な特性がすべての画素にわたって均一であることが望ましい。しかしながら、低温ポリシリコンは、その再結晶化に際して特性のバラツキが生じやすく、また、結晶欠陥が発生する場合もある。このため、低温ポリシリコンからなる薄膜トランジスタを用いた表示装置においては、画素回路の電気的な特性をすべての画素にわたって均一化することが極めて困難であった。特に、表示画像の高精細化や大画面化のために画素数が増加すると、各画素回路の特性のバラツキが生じる可能性は更に高くなるから、表示品位の低下の問題はいっそう顕著となる。
【０００６】
本発明は、このような事情に鑑みてなされたものであり、その目的は、電気光学素子などの被駆動素子を駆動する回路において能動素子の特性のバラツキを抑制し、これにより回路の性能や機能、集積度を向上させることにある。
【０００７】
【課題を解決するための手段】
上記課題を解決するために、本発明に係る電気光学装置は、第１電極層と第２電極層とを含む積層構造によって構成され、マトリクス状に配置された複数の電気光学素子を備えた電気光学装置であって、前記第１電極層に電流あるいは電圧を供給する第１電源線と、前記第２電極層に電流あるいは電圧を供給する第２電源線と、前記第１電極層もしくは前記第２電極層のいずれかに接続され前記電気光学素子を駆動する単位回路と、を含み、前記第１電源線及び前記第２電源線は、ともに、前記第１電極層と同層かもしくは前記単位回路形成層側に設けられ、前記電気光学素子の配置平面上における各電気光学素子の外周部において、第１電極層もしくは第２電極層のうち共通に接続された電極層に対して前記第１電源線もしくは前記第２電源線との電気的接続部が設けられていることを特徴とする。
また、好ましい態様において、前記電気的接続部は、前記電気光学素子の配置平面上における各電気光学素子の外周コーナー部に設けられている。さらに、前記電気的接続部は、前記マトリクス状に配置された複数の電気光学素子の間隙であって、格子状に形成された前記第１電源線と前記第２電源線との交差部に設けられていてもよい。
より好ましい態様において、前記電気的接続部の導電配線は、電気的に接続される前記電極層より低抵抗の金属層及び前記電極層並びに低反応性金属を用いたバリア層を中間に介在させた積層構造からなる。また、前記第２電極層は透光性を有していてもよい。
【０００８】
なお、本発明における電気光学素子は、電流の供給や電圧の印加といった電気的な作用を、輝度や透過率の変化といった光学的な作用に変換し、または光学的な作用を電気的な作用に変換する。このような電気光学素子の典型的な例は、単位回路から供給される電流に応じた輝度にて発光する有機ＥＬ素子や、単位回路により印加される電圧に応じて配向方向（すなわち光の透過率）が変化する液晶である。もっとも、これ以外の電気光学素子を用いた装置にも本発明は適用され得る。
また、好ましい態様において、複数の電気光学素子の各々は平面内の異なる位置に配置される。例えば、複数の電気光学素子は、行方向および列方向にわたってマトリクス状に配置される。
【０００９】
より好ましい態様において、電子部品層は、各々が複数の単位回路を備える複数の素子駆動用ＩＣチップを有し、配線形成層は、各素子駆動用ＩＣチップに含まれる単位回路の各々と、当該単位回路に対応する電気光学素子とを接続する配線を有する。
【００１０】
さらに好ましい態様において、電子部品層は、複数の素子駆動用ＩＣチップのうち電気光学素子の駆動を実行すべきＩＣチップを選択する選択用ＩＣチップを含む。この構成においては、選択用ＩＣチップは、配線形成層に含まれる配線を介して各素子駆動用ＩＣチップに接続される。したがって、素子駆動用ＩＣチップを選択する回路が薄膜トランジスタによって形成される構成と比較して、素子駆動用ＩＣチップを選択する動作の安定化が図られる。したがって、電気光学装置の歩留まりが高められるとともに、消費電力が低減される。
【００１１】
他の態様において、電子部品層は、電気光学素子に供給すべき電流または印加すべき電圧を指示するデータ信号を各素子駆動用ＩＣチップの単位回路に出力するデータ供給用ＩＣチップを含み、データ供給用ＩＣチップは、配線形成層に含まれる配線を介して各素子駆動用ＩＣチップに接続される。この構成によっても、データ信号を単位回路に出力する回路が薄膜トランジスタによって形成される構成と比較して、素子駆動用ＩＣチップにデータ信号を供給する動作の安定化や高速化が図られる。したがって、電気光学装置の歩留まりが高められるとともに消費電力が低減される。
【００１２】
さらに他の態様において、電子部品層は、複数の素子駆動用ＩＣチップのうち電気光学素子の駆動を実行すべきＩＣチップを選択する選択用ＩＣチップと、各電気光学素子に供給すべき電流または印加すべき電圧を指示するデータ信号を各素子駆動用ＩＣチップの単位回路に出力するデータ供給用ＩＣチップと、選択用ＩＣチップおよびデータ供給用ＩＣチップの動作を制御する制御用ＩＣチップとを含み、選択用ＩＣチップおよびデータ供給用ＩＣチップは配線形成層に含まれる配線を介して各素子駆動用ＩＣチップに接続され、制御用ＩＣチップは配線形成層に含まれる配線を介して選択用ＩＣチップおよびデータ供給用ＩＣチップに接続される。この構成によっても、電気光学装置の歩留まり高められるとともに消費電力が低減される。
【００１３】
本発明の好ましい態様において、複数の素子駆動用ＩＣチップの各々は、その素子駆動用ＩＣチップに含まれる複数の単位回路に対応する複数の電気光学素子と対向する位置に配置される。この構成によれば、素子駆動用ＩＣチップの配置位置とは無関係に電気光学素子の態様が選定され得るから、例えば、同種の素子駆動用ＩＣチップを用いて、配列ピッチが異なる電気光学素子が駆動され得る。
【００１４】
好ましい態様において、本発明に係る電気光学装置は、複数の素子駆動用ＩＣチップからみて配線形成層とは反対側に設けられて光を遮断する遮光層を具備する。この態様によれば、電子部品層からみて配線形成層の反対側から入射する光が遮光層によって遮断される。したがって、光の照射に起因した素子駆動用ＩＣチップの誤動作が防止される。
【００１５】
さらに他の態様において、本発明に係る電気光学装置は、各素子駆動用ＩＣチップの間に充填された充填層を具備する。この構成によれば、電子部品層のうち配線形成層と対向する面が充填層によって平坦化あるは補強される。したがって、配線形成層に含まれる配線の断線や短絡が防止され、良好な特性を有する配線が簡易な工程によって形成される。より好ましい態様において、充填層は、素子駆動用ＩＣチップと熱膨張係数が近似する材料によって形成される。この態様によれば、素子駆動用ＩＣチップと充填層との熱膨張係数の相違に起因した熱応力の発生が抑えられる。さらに、充填層は、放熱性に優れた材料によって形成される。この態様によれば、電気光学装置全体の熱的な均一性が高められるから、熱に起因した不具合の発生が抑えられる。
【００１６】
素子駆動用ＩＣチップが、その素子駆動用ＩＣチップのうち配線形成層と対向する端子形成面に設けられて電気光学素子に接続される第１の接続端子と、端子形成面に設けられて電源線に接続される第２の接続端子とを有する態様のもとでは、望ましくは、第１の接続端子のうち端子形成面と平行な面の面積が、第２の接続端子のうち端子形成面と平行な面の面積の１／６以下とされる。この態様によれば、第２の接続端子にプローブ針を接触させて素子駆動用ＩＣチップの動作が検査される。一方、第１の接続端子は第２の接続端子の面積の１／６以下であるから、すべての接続端子を第１の接続端子と同一のサイズとした場合と比較して、素子駆動用ＩＣチップの端子形成面の面積が低減される。したがって、ひとつの電気光学装置について更に多数の素子駆動用ＩＣチップが配置され得る。なお、具体的には、第２の接続端子の平面形状は縦および横が１００μｍ〜７０μｍ程度の矩形とされ、第１の接続端子の平面形状は縦および横が３０μｍ〜１０μｍ程度の矩形とされる。また、より好ましい態様において、第１の接続端子のうち端子形成面と平行な面の面積は、第２の接続端子のうち端子形成面と平行な面の面積の１／５０以上とされる。
【００１７】
また、本発明に係る電子機器は、上述した各態様に係る電気光学装置を備える。この電子機器においては、電気光学素子を駆動するための単位回路について特性のバラツキが抑えられる。特に、電気光学装置を表示装置として用いた電子機器においては、表示品位が高い水準に維持される。
【００１８】
より好ましくは、電子機器は、発光型の電気光学装置を有する第１の表示部と、非発光型の電気光学装置を有する第２の表示部とを備える。このうち発光型の電気光学装置は、それ自体が光を発する電気光学素子を有する。発光型の電気光学装置の典型的な例は、供給された電流に応じた輝度にて発光する有機ＥＬ素子を電気光学素子として用いた有機ＥＬ表示装置である。一方、非発光型の電気光学装置は、それ自体は発光しない電気光学素子を有する。非発光型の電気光学装置の典型的な例は、印加電圧に応じて透過率が変化する液晶を電気光学素子として用いた液晶表示装置である。この電子機器において、発光型の電気光学装置から出射した光は非発光型の電気光学装置に至って画像表示に供される。したがって、非発光型の電気光学装置による表示の視認性を確保するために照明装置が別途に設けられる必要はない。あるいは、照明装置を設けたとしても、その照明装置による出射光量は低減される。この電子機器の好ましい態様において、第１の表示部と第２の表示部とは、各々の電気光学装置の表示面が特定の角度をなす体勢とされるように相互に移動可能に接続される。この態様によれば、第１の表示部から発せられた光が第２の表示部に効率的に至るように第１の表示部と第２の表示部との相対的な位置関係が調整される。
【００１９】
本発明が適用される装置は、電気光学素子を備えた電気光学装置に限られない。すなわち、複数の被駆動素子を含む各種の装置に本発明が適用される。本発明に係る素子駆動装置は、各々が単位回路により駆動される複数の被駆動素子を含む素子層と、複数の単位回路を有する素子駆動用ＩＣチップを含む電子部品層と、素子層と電子部品層との間に位置する層であって、素子駆動用ＩＣチップに含まれる各単位回路と当該単位回路に対応する被駆動素子とを接続する配線を含む配線形成層とを具備する。この素子駆動装置によっても、本発明に係る電気光学装置と同様の効果が得られる。
【００２０】
さらに、本発明は、素子駆動装置に用いられる基板としても特定される。すなわち、本発明に係る素子基板は、接続端子が形成された端子形成面を有する複数の電子部品を含む電子部品層と、前記電子部品層のうち前記端子形成面と対向するように積層され、前記各電子部品の接続端子に接続された複数の配線を有する配線形成層とを備え、前記複数の電子部品は各々の端子形成面が略同一面内に位置するように配置されている。この構成によれば、複数の電子部品の端子形成面が略同一面内に位置するように各電子部品が配置されているから、各電子部品の接続端子に接続される配線が一括して形成され得る。
【００２１】
本発明に係る電気光学装置は、以下に示される第１ないし第３の製造方法によって得られる。
すなわち、第１の製造方法は、各々が電気光学素子を駆動する複数の単位回路を有する素子駆動用ＩＣチップを、接続端子を有する端子形成面が一方の側に向くように配置し、当該素子駆動用ＩＣチップを含む電子部品層を形成する工程と、電子部品層のうち素子駆動用ＩＣチップの接続端子が向けられた面上に、素子駆動用ＩＣチップに含まれる各単位回路と当該単位回路に対応する電気光学素子とを接続する配線を含む配線形成層を形成する工程と、配線形成層からみて電子部品層の反対側に、複数の電気光学素子を含む素子層を形成する工程とを有する。この方法によって得られる電気光学装置によれば、電気光学素子を駆動するための単位回路について特性のバラツキが抑えられる。
【００２２】
また、第２の製造方法は、基板の一方の面上に、各々が電気光学素子を駆動する複数の単位回路を有する素子駆動用ＩＣチップを、接続端子を有する端子形成面を基板に対向させた状態で配置して、当該素子駆動用ＩＣチップを含む電子部品層を形成する工程と、基板を電子部品層から剥離する工程と、電子部品層のうち基板が剥離された面上に、素子駆動用ＩＣチップに含まれる各単位回路と当該単位回路に対応する電気光学素子とを接続するための配線を含む配線形成層を形成する工程と、配線形成層からみて電子部品層の反対側に、複数の電気光学素子を含む素子層を形成する工程とを有する。
この製造方法によれば、素子駆動用ＩＣチップの端子形成面が基板によって同一面内に揃えられる。換言すれば、電子部品層のうち配線形成面と対向すべき面が平坦化される。したがって、配線形成層の形成が容易になり、配線の断線や短絡が有効に防止される。例えば、配線形成層を構成する配線層の膜厚の均一性が高められ、これらの配線層の形状に関わる誤差が低減される。これにより、電気光学装置の歩留まりが高められる。しかも、素子駆動用ＩＣチップが端子形成面を基板に対向させた状態で配置されるから、その後の工程における接続端子の損傷が回避される。
【００２３】
第２の製造方法の好ましい態様においては、電子部品層を形成する工程に先立って基板の一方の面上に剥離層を形成する工程が実施され、電子部品層を形成する工程においては、剥離層からみて基板の反対側に電子部品層が形成される一方、基板を剥離する工程においては、剥離層を境界として基板が電子部品層から剥離される。この態様によれば、剥離層を介して基板が容易に剥離される。
より好ましい態様においては、剥離層に対して剥離エネルギーが付与されることによって基板が剥離される。具体的には、光などの電磁波の照射や電磁誘導などによって剥離層に剥離エネルギーが付与される。この態様によれば、剥離エネルギーが剥離層に対して確実かつ短時間に付与されるから、電気光学装置の生産性や歩留まりが高められる。また、剥離層が形成される基板として剥離エネルギーを透過させる部材を用いれば、剥離エネルギーが基板を介して剥離層に与えられ得る。
【００２４】
また、第２の製造方法の好ましい態様においては、電子部品層を形成する工程に先立って基板の一方の面上に接着層を形成する工程が実施され、電子部品層を形成する工程においては、素子駆動用ＩＣチップの端子形成面が接着層に接着される。この態様によれば、素子駆動用ＩＣチップが基板上に配置されるときの衝撃や応力が接着層によって緩和されるから、電気光学装置の製造過程において素子駆動用ＩＣチップに不良が発生することが防止される。
なお、この態様のもとで配線形成層の形成に先立って接着層が除去される場合には、接着層は、素子駆動用ＩＣチップの接続端子に影響を与えないガスや液体、または光によって除去され得る材料によって形成されることが望ましい。こうすれば、製造過程における素子駆動用ＩＣチップの接続端子の損傷が回避されるから、接続端子と配線形成層の配線とが確実に導通される。
もっとも、他の態様においては、接着層が除去されることなく配線形成層の下地として用いられる。すなわち、この態様においては、接着層が絶縁材料によって形成される一方、配線形成層を形成する工程において、電子部品層を覆う接着層の面上に配線形成層が形成される。電子部品層の各ＩＣチップと配線形成層の各配線との間に絶縁層を独立して形成する場合には、各ＩＣチップが絶縁層に沈み込んだり、接着剤がＩＣチップの脇からはみ出したりすることによって配線形成層の平坦性が損なわれるおそれがある。本態様によれば、電子部品層を覆う接着層の面上に配線形成層が形成されるから、この問題が解消される。さらに、配線形成層の絶縁層を独立に形成する工程が省略されるから、製造工程の簡素化や製造コストの低減が図られる。
【００２５】
一方、第３の製造方法は、電気光学素子に対して電流を供給しまたは電圧を印加するための電極を基板の一方の面上に形成する一方、この電極と、電気光学素子を駆動する複数の単位回路の各々とを接続するための配線を含む配線形成層を形成する工程と、複数の単位回路を有する素子駆動用ＩＣチップを含む電子部品層を配線層からみて基板の反対側に形成する工程と、基板を配線形成層から剥離する工程と、配線形成層からみて電子部品層の反対側に電極と接触する電気光学素子を形成し、複数の電気光学素子を含む素子層を形成する工程とを有する。
この製造方法においては電極が基板上に形成されるから、電極の表面は配線形成層や電子部品層の影響を受けることなく平坦である。したがって、この電極に接触するように設けられる電気光学素子の特性が均一化される。
【００２６】
第３の製造方法の好ましい態様においては、電子部品層を形成する工程に先立って基板の一方の面上に剥離層を形成する工程が実施され、配線形成層を形成する工程において、剥離層からみて基板の反対側に配線形成層が形成される一方、基板を剥離する工程において、剥離層を境界として基板が配線形成層から剥離される。この態様によれば、剥離層を介して基板が確実かつ容易に剥離される。
【００２７】
第２または第３の製造方法の好ましい態様においては、基板を剥離する工程に先立って電子部品層に支持基板を固定する工程が実施される。この態様によれば、電子部品層が支持基板によって支持されるから、製造過程における取り扱いが容易となる。
【００２８】
さらに、第２または第３の製造方法に係る他の態様においては、配線形成層を形成する工程が、単位回路と電気光学素子とを接続するための配線を形成する工程と、この配線を覆うとともに当該配線の一部に対応して開口する絶縁層を形成する工程と、この絶縁層の開口に電極部を形成する工程とを有する一方、電子部品層を形成する工程において、素子駆動用ＩＣチップの接続端子に設けられた突起電極が電極部に接合される。この態様によれば、素子駆動用ＩＣチップを配線形成層に配置する工程において、接続端子と配線とは確実かつ容易に導通される。
【００２９】
また、上述した第１ないし第３の製造方法に係る好ましい態様において、電子部品層を形成する工程は、各々が複数の単位回路を備える複数の素子駆動用ＩＣチップを配置する工程と、各素子駆動用ＩＣチップの間に充填層を形成する工程とを含む。この態様によれば、各素子駆動用ＩＣチップが充填層によって固定されるから、素子駆動用ＩＣチップを配置する工程においては、各ＩＣチップが基板上にボンディングされることなく単に配置されるだけでも、ＩＣチップが所期の位置からずれることが防止される。したがって、各ＩＣチップの配置が極めて短い時間で行なわれ得る。なお、より好ましい態様において、充填層は、熱膨張係数が各ＩＣチップと近似する材料、または放熱性に優れた材料によって形成される。
【００３０】
また、他の態様において、電子部品層を形成する工程は、複数の素子駆動用ＩＣチップと充填層との間に下地層を形成する工程を含む。この態様によれば、各ＩＣチップと充填層との間に下地層が介在するから、充填層の変形などに起因して電子部品層に応力が生じたとしても、その応力に起因した歪みは下地層によって緩和される。したがって、歪みのない平坦な面上に配線形成層が形成される。また、後述するように導電性材料によって遮光層を設ける場合、下地層は、配線形成層と遮光層とを電気的に絶縁する役割も担う。
【００３１】
さらに他の態様において、電子部品層を形成する工程は、電子部品層からみて配線形成層とは反対側に光を遮断する遮光層を形成する工程を含む。この態様によれば、電子部品層からみて配線形成層の反対側や側面から各ＩＣチップに向かう光が遮光層によって遮断される。したがって、光の照射に起因した素子駆動用ＩＣチップの誤動作が防止される。より望ましい態様において、遮光層は導電性を有する材料によって形成される。この態様によれば、遮光層が接地線として使用され得る。したがって、電源インピーダンスに起因した輝度勾配やクロストークが効果的に低減される。さらに、放熱性の高い材料によって遮光層が形成された態様によれば、電気光学素子による発熱に起因した電気光学素子の特性のバラツキが抑えられる。
【００３２】
また、第１ないし第３の製造方法に係る好ましい態様においては、電子部品層を形成する工程において、各々が複数の端子回路を備える複数の素子駆動用ＩＣチップが、各素子駆動用ＩＣチップに含まれる複数の単位回路に対応する複数の電気光学素子と対向すべき位置に配置される。
【００３３】
上述した第１ないし第３の製造方法は、複数の被駆動素子を備えた素子駆動装置にも同様に適用され得る。
すなわち、素子駆動装置を得るための第１の製造方法は、各々が被駆動素子を駆動する複数の単位回路を有する素子駆動用ＩＣチップを、接続端子を有する端子形成面が一方の側に向くように配置し、当該素子駆動用ＩＣチップを含む電子部品層を形成する工程と、電子部品層のうち素子駆動用ＩＣチップの接続端子が向けられた面上に、素子駆動用ＩＣチップに含まれる各単位回路と当該単位回路に対応する被駆動素子とを接続する配線を含む配線形成層を形成する工程と、配線形成層からみて電子部品層の反対側に、複数の被駆動素子を含む素子層を形成する工程とを有する。
また、素子駆動装置を得るための第２の製造方法は、基板の一方の面上に、各々が被駆動素子を駆動する複数の単位回路を有する素子駆動用ＩＣチップを、接続端子を有する端子形成面を基板に対向させた状態で配置して、当該素子駆動用ＩＣチップを含む電子部品層を形成する工程と、基板を電子部品層から剥離する工程と、電子部品層のうち基板が剥離された面上に、素子駆動用ＩＣチップに含まれる各単位回路と当該単位回路に対応する被駆動素子とを接続するための配線を含む配線形成層を形成する工程と、配線形成層からみて電子部品層の反対側に、複数の被駆動素子を含む素子層を形成する工程とを有する。
さらに、素子駆動装置を得るための第３の製造方法は、被駆動素子に対して電流を供給しまたは電圧を印加するための電極を基板の一方の面上に形成する一方、この電極と、被駆動素子を駆動する複数の単位回路の各々とを接続するための配線を含む配線形成層を形成する工程と、複数の単位回路を有する素子駆動用ＩＣチップを含む電子部品層を配線層からみて基板の反対側に形成する工程と、基板を配線形成層から剥離する工程と、配線形成層からみて電子部品層の反対側に電極と接触する被駆動素子を形成し、複数の被駆動素子を含む素子層を形成する工程とを有する。
【００３４】
【発明の実施の形態】
以下、図面を参照して、本発明の実施形態について説明する。以下に示す形態は本発明の一態様を示すものであり、この発明を限定するものではなく、本発明の範囲内で任意に変更可能である。また、以下に示す各図においては、各構成要素を図面上で認識され得る程度の大きさとするため、各構成要素の寸法や比率などを実際のものとは適宜に異ならせてある。
【００３５】
＜Ａ：電気光学装置の構成＞
まず、画像を表示するための装置として本発明に係る電気光学装置を適用した形態を説明する。図１は、本発明の実施形態に係る電気光学装置の構成を示す斜視図である。同図に示されるように、電気光学装置Ｄは、支持基板６と有機ＥＬ層１と配線形成層２と電子部品層３とを有する。この支持基板６は、ガラス、プラスチック、金属、セラミックなどからなる板状またはフィルム状の部材である。電子部品層３は支持基板６の一方の面に設けられている。また、配線形成層２は電子部品層３からみて支持基板６の反対側に設けられ、有機ＥＬ層１は配線形成層２からみて支持基板６とは反対側に設けられている。
【００３６】
有機ＥＬ層１は、多数の有機ＥＬ素子１０を電気光学素子として含んでいる。これらの有機ＥＬ素子１０は、行方向（Ｘ方向）および列方向（Ｙ方向）にわたってマトリクス状に配置されている。各有機ＥＬ素子１０は、電流の供給によって駆動され、これにより発光する素子（被駆動素子）である。各有機ＥＬ素子１０から発せられた光は、図１における上方向（すなわち支持基板６とは反対方向）に出射する。なお、本実施形態においては、列方向にｍ個の有機ＥＬ素子１０が配置され、行方向にｎ個の有機ＥＬ素子１０が配置された場合を想定する。したがって、画素数の合計は「ｍ×ｎ」個である。
【００３７】
電子部品層３は、各有機ＥＬ素子１０を駆動するための多数の電子部品を含む。具体的には、ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）型またはバイポーラ型のトランジスタを用いた半導体集積回路（ＩＣチップ）や、抵抗またはキャパシタなどの受動素子、ＴＦＴチップ、あるいは板状のペーパー電池といった各種の電子部品が電子部品層３に含まれる。図１に示されるように、本実施形態における電子部品層３は、制御用ＩＣチップ３１と、複数の走査用ＩＣチップ３３と、複数のカラムデータ変換用ＩＣチップ３５と、複数の画素駆動用ＩＣチップ３７とを電子部品として含む。
【００３８】
一方、配線形成層２は、電子部品層３と有機ＥＬ層１との間に位置する。この配線形成層２は多数の配線を含む。具体的には、配線形成層２は、電子部品層３に含まれる電子部品同士を接続するための配線を有する。配線形成層２は、図１に示されるように、複数の走査制御線群ＹＬと複数のデータ線ＤＬとを含む。各走査制御線群ＹＬは、各走査用ＩＣチップ３３と複数の画素駆動用ＩＣチップ３７とを電気的に接続する配線である。一方、各データ線は、各カラムデータ変換用ＩＣチップ３５と複数の画素駆動用ＩＣチップ３７とを電気的に接続する配線である。また、配線形成層２は、電子部品層３に含まれる電子部品と有機ＥＬ層１に含まれる有機ＥＬ素子１０とを接続する配線を含む。例えば、配線形成層２は、ひとつの画素駆動用ＩＣチップ３７と複数の有機ＥＬ素子１０とを電気的に接続する配線（図１においては図示が省略されている）を含む。
【００３９】
次に、図２を参照して、電子部品層３の具体的な構成を説明する。同図に示されるように、複数の画素駆動用ＩＣチップ３７は、行方向（Ｘ方向）および列方向（Ｙ方向）にわたってマトリクス状に配置される。各画素駆動用ＩＣチップ３７は、有機ＥＬ層１に含まれる多数の有機ＥＬ素子１０のうち予め定められた数の有機ＥＬ素子１０ごとに設けられている。画素駆動用ＩＣチップ３７と有機ＥＬ素子１０との対応関係は以下の通りである。
【００４０】
本実施形態においては、有機ＥＬ層１に含まれる合計「ｍ×ｎ」個の有機ＥＬ素子１０を複数のグループ（以下「素子グループ」という）に区分する。具体的には、図３に示されるように、行方向に並ぶｎ個の有機ＥＬ素子１０をｑ個ごとに区分するとともに、列方向に並ぶｍ個の有機ＥＬ素子１０をｐ個ごとに区分して、ひとつの領域に属する「ｐ×ｑ」個の有機ＥＬ素子１０によってひとつの素子グループを構成する。そして、各素子グループごとにひとつの画素駆動用ＩＣチップ３７が割り当てられる。すなわち、図３に示されるように、各画素駆動用ＩＣチップ３７は、ひとつの素子グループに属する「ｐ×ｑ」個の有機ＥＬ素子１０と対向するように配置され、これらの有機ＥＬ素子１０を駆動する役割を担っている。
【００４１】
また、図２に示されるように、複数の走査用ＩＣチップ３３は、支持基板６のひとつまたは２つの縁辺に沿って列方向に並ぶように配置される。各走査用ＩＣチップ３３は、複数の画素駆動用ＩＣチップ３７のうち有機ＥＬ素子１０の駆動を実行すべきＩＣチップを順番に選択するための回路を有する。一方、複数のカラムデータ変換用ＩＣチップ３５は、支持基板６の他の縁辺に沿って行方向に並ぶように配置される。各カラムデータ変換用ＩＣチップ３５は、画像を表すデータ（以下「画像データ」という）Ｘｄに基づいて、各有機ＥＬ素子１０に流れる電流を制御する。画像データＸｄは、各有機ＥＬ素子１０の輝度（階調）を指定するデータである。
【００４２】
一方、制御用ＩＣチップ３１は、複数の走査用ＩＣチップ３３の列と複数のカラムデータ変換用ＩＣチップ３５の行とが交差する部分（すなわち支持基板６の隅部分）に配置される。この制御用ＩＣチップ３１は、各走査用ＩＣチップ３３と各カラムデータ変換用ＩＣチップ３５とを統括的に制御する。具体的には、制御用ＩＣチップ３１は、コンピュータシステムなどの外部装置（図示略）に接続されており、この外部装置から、画像データＸｄや表示動作のタイミングを規定するための制御信号（例えばクロック信号）を受信する。制御用ＩＣチップ３１は表示メモリ３１ａを備えている。この表示メモリ３１ａは、外部装置から供給された画像データＸｄを一時的に記憶するための手段である。
【００４３】
そして、制御用ＩＣチップ３１は、複数の走査用ＩＣチップ３３をひとつずつ選択するための信号（後述するリセット信号ＲＳＥＴ、クロック信号ＹＳＣＬ、およびチップ選択クロック信号ＹＥＣＬ）を、外部装置から供給される制御信号に基づいて生成し、これらの信号を各走査用ＩＣチップ３３に供給する（図５参照）。また、制御用ＩＣチップ３１は、表示メモリ３１ａに記憶された画像データＸｄを各カラムデータ変換用ＩＣチップ３５に供給する（図９参照）。さらに、制御用ＩＣチップ３１は、各画素駆動用ＩＣチップ３７の動作を強制的に停止させるための強制オフ信号Ｄoffを生成し、この信号を配線形成層２に含まれる配線を介して各画素駆動用ＩＣチップ３７に出力する。
【００４４】
次に、画素駆動用ＩＣチップ３７、走査用ＩＣチップ３３およびカラムデータ変換用ＩＣチップ３５の各々について構成および動作を説明する。なお、以下では、画素駆動用ＩＣチップ３７および走査用ＩＣチップ３３の構成および動作を説明した後に、カラムデータ変換用ＩＣチップ３５の構成および動作を説明する。
【００４５】
［画素駆動用ＩＣチップ３７の構成］
各画素駆動用ＩＣチップ３７は、それに割り当てられた複数の有機ＥＬ素子１０を駆動するための回路を含む。より具体的には、図４に示されるように、各画素駆動用ＩＣチップ３７は、画素デコーダ３７１と画素カウンタ３７４と複数の画素回路３７７とを有する。各画素回路３７７は、ひとつの素子グループに属する複数の有機ＥＬ素子１０の各々と１対１に対応するようにマトリクス状に配置されている。したがって、各画素駆動用ＩＣチップ３７は、合計「ｐ×ｑ」個の画素回路３７７を含む。各画素回路３７７は、ひとつの有機ＥＬ素子１０を駆動するための回路である。したがって、ひとつの画素駆動用ＩＣチップ３７によって、有機ＥＬ層１に含まれる「ｐ×ｑ」個の有機ＥＬ素子１０が駆動される。
【００４６】
図４に示されるように、行方向に並ぶｑ個の画素回路３７７は、１本のワード線ＷＬi（ｉは１≦ｉ≦ｍを満たす整数）、１本の保持制御信号線ＨＬi、および１本の発光制御信号線ＧＣＬiを介して相互に接続されている。各ワード線ＷＬi、各保持制御信号線ＨＬi、および各発光制御信号線ＧＣＬiの一端は画素デコーダ３７１に接続されている。この構成のもと、行方向に並ぶｑ個の画素回路３７７には、ワード線ＷＬiを介して選択信号ＸＷiが、保持信号線ＨＬiを介して保持制御信号ＸＨiが、発光制御信号線ＧＣＬiを介して発光制御信号ＸＧＣiが、それぞれ画素デコーダ３７１から供給される。一方、また、列方向に並ぶｐ個の画素回路３７７は、１本のデータ線ＤＬj（ｊは１≦ｊ≦ｎを満たす整数）を介してカラムデータ変換用ＩＣチップ３５に接続されている。
【００４７】
また、ひとつの画素駆動用ＩＣチップ３７に含まれるすべての画素回路３７７は、共通のテスト信号線ＴＳＬを介して画素デコーダ３７１に接続されている。この構成のもと、各画素回路３７７には、画素デコーダ３７１からテスト信号線ＴＳＬを介してテスト信号ＴＳが同時に供給される。これにより、すべての画素回路３７７について一斉に動作のテストが実行される。
【００４８】
［走査用ＩＣチップ３３の構成］
次に、図５を参照して、走査用ＩＣチップ３３の具体的な構成を説明する。なお、以下では、説明の便宜のために、行方向に並ぶ複数（「ｎ／ｑ」個）の画素駆動用ＩＣチップ３７からなるグループを「画素駆動用ＩＣチップ群」と表記する。
【００４９】
図５に示されるように、本実施形態においては、２つの（すなわち２行分の）画素駆動用ＩＣチップ群ごとにひとつの走査用ＩＣチップ３３が設けられている。各走査用ＩＣチップ３３は、２つの画素駆動用ＩＣチップ群に属する複数（「２ｎ／ｑ」個）の画素駆動用ＩＣチップ３７の動作を制御する。なお、以下では、説明の便宜のために、走査用ＩＣチップ３３の個数を「ｒ（＝ｍ／２ｐ）」と表記する。また、ひとつの走査用ＩＣチップ３３に対応する２つの画素駆動用ＩＣチップ群のうち一方の画素駆動用ＩＣチップ群を「第１の画素駆動用ＩＣチップ群３７０ａ」と表記するとともに、他方の画素駆動用ＩＣチップ群を「第２の画素駆動用ＩＣチップ群３７０ｂ」と表記する。
【００５０】
各走査用ＩＣチップ３３は、配線形成層２に含まれる走査制御線群ＹＬk（ｋは１≦ｋ≦ｒを満たす整数）を介して、当該走査用ＩＣチップ３３に割り当てられた２つの画素駆動用ＩＣチップ３７に接続されている。各走査制御線群ＹＬkは、第１のローカルクロック信号線ＬＣａk、第２のローカルクロック信号線ＬＣｂk、およびローカルリセット信号線ＬＲＳを含む。より具体的には、各走査用ＩＣチップ３３は、第１のローカルクロック信号線ＬＣａkを介して、第１の画素駆動用ＩＣチップ群３７０ａに属する複数の画素駆動用ＩＣチップ３７に接続されている。同様に、各走査用ＩＣチップ３３は、第２のローカルクロック信号線ＬＣｂkを介して、第２の画素駆動用ＩＣチップ群３７０ｂに属する複数の画素駆動用ＩＣチップ３７に接続されている。また、隣り合う２つの走査用ＩＣチップ３３同士は、配線形成層２に含まれる配線によって電気的に接続されている。
【００５１】
ここで、図６は、各画素回路３７７の走査に関わる信号の波形を表すタイミングチャートである。同図に示すリセット信号ＲＳＥＴ、クロック信号ＹＳＣＬおよびチップ選択クロック信号ＹＥＣＬは、制御用ＩＣチップ３１から各走査用ＩＣチップ３３に供給される信号である。このうちリセット信号ＲＳＥＴは、「ｍ×ｎ」個のすべての有機ＥＬ素子１０を走査するために要する期間（以下「データ書込期間」という）の時間長を規定するための信号であり、各データ書込期間の開始時点においてＨレベルに立ち上がる。一方、クロック信号ＹＳＣＬは、ひとつの水平走査期間の時間長に相当する周期を有する信号である。この水平走査期間は、ひとつの行に属するｎ個の画素回路３７７が同時に選択される期間に相当する。また、チップ選択クロック信号ＹＥＣＬは、複数の走査用ＩＣチップ３３のうち実際に画素駆動用ＩＣチップ３７の制御を実行すべき走査用ＩＣチップ３３を選択するための信号である。したがって、チップ選択クロック信号ＹＥＣＬは、ひとつのデータ書込期間において、走査線ＩＣチップの数に相当する「ｒ」回だけＨレベルに立ち上がる。
【００５２】
各走査用ＩＣチップ３３は、このチップ選択クロック信号ＹＥＣＬによって選択されると、第１のローカルクロック信号ＳＣＫａkおよび第２のローカルクロック信号ＳＣＫｂkを順次に出力する。第１のローカルクロック信号ＳＣＫａkおよび第２のローカルクロック信号ＳＣＫｂkは、各画素駆動用ＩＣチップ群に属する複数の画素回路３７７を各行ごとに選択するためのクロック信号である。
【００５３】
より具体的には、図６に示されるように、第ｋ番目の走査用ＩＣチップ３３は、まず、第１の画素駆動用ＩＣチップ群３７０ａに属する複数の画素駆動用ＩＣチップ３７に対して第１のローカルクロック信号ＳＣＫａkを出力する。この第１のローカルクロック信号ＳＣＫａkは、第１の画素駆動用ＩＣチップ群３７０ａにおいて列方向に並ぶ画素回路３７７の数である「ｐ」個の水平走査期間に相当する期間にわたって、クロック信号ＹＳＣＬと同一の周期にてレベル変動する信号である。また、チップ選択クロック信号ＹＥＣＬによって選択された走査用ＩＣチップ３３は、第１のローカルクロック信号ＳＣＫａkに基づくｐ行分の画素回路３７７の選択が完了すると、第２の画素駆動用ＩＣチップ群３７０ｂに属する複数の画素駆動用ＩＣチップ３７に対して第２のローカルクロック信号ＳＣＫｂkを出力する。この第２のローカルクロック信号ＳＣＫｂkは、第２の画素駆動用ＩＣチップ群３７０ｂにおいて列方向に並ぶ画素回路３７７の数である「ｐ」個の水平走査期間に相当する期間にわたって、クロック信号ＹＳＣＬと同一の周期にてレベル変動する信号である。第１のローカルクロック信号ＳＣＫａkおよび第２のローカルクロック信号ＳＣＫｂkは、それぞれ第１のローカルクロック信号線ＬＣａkおよび第２のローカルクロック信号線ＬＣｂkを介して伝送される。
【００５４】
一方、各走査用ＩＣチップ３３は、第２のローカルクロック信号ＳＣＫｂkに基づくｐ行分の画素回路３７７の選択が完了すると、図６に示されるように、次段の走査用ＩＣチップ３３に出力されるイネーブル信号ＥＯkをＨレベルに反転させる。このイネーブル信号ＥＯkは、走査用ＩＣチップ３３による２行分の画素駆動用ＩＣチップ群の選択が完了したことを次段の走査用ＩＣチップ３３に通知するための信号である。Ｈレベルのイネーブル信号ＥＯkが供給された第（ｋ＋１）段目の走査用ＩＣチップ３３は、上記と同様の手順により第１のローカルクロック信号ＳＣＫａk+1および第２のローカルクロック信号ＳＣＫｂk+1を出力する。
【００５５】
［画素回路３７７の構成］
次に、図７を参照して、単位回路たる画素回路３７７の電気的な構成を説明する。なお、図７においては、第ｉ行目の第ｊ列目に位置するひとつの画素回路３７７が図示されている。この構成はすべての画素回路３７７に共通する構成である。
【００５６】
画素回路３７７は、複数のＭＯＳトランジスタとひとつのキャパシタＣ０とから構成される。具体的には、画素回路３７７は、一対のスイッチング用トランジスタＱ１ａおよびＱ１ｂと、一対の読み込み用トランジスタＱ２ａおよびＱ２ｂと、キャパシタＣ０と、発行制御用トランジスタＱ３と、テスト用トランジスタＱ８ａおよびＱ８ｂと、アナログメモリ部３７７ａとを有する。このうちトランジスタＱ１ａ、Ｑ１ｂ、Ｑ２ａ、Ｑ２ｂおよびＱ３はｐチャネル型のＭＯＳトランジスタであり、トランジスタＱ８ａおよびＱ８ｂはｎチャネル型のＭＯＳトランジスタである。トランジスタＱ２ｂは、有機ＥＬ素子１０に定電流を供給するための駆動用トランジスタであり、トランジスタＱ３は、この定電流の導通・非導通を制御するためのトランジスタである。
【００５７】
トランジスタＱ１ａは、データ線ＤＬjとトランジスタＱ１ｂとに接続され、そのゲート端子はワード線ＷＬiに接続されている。また、トランジスタＱ１ｂは、キャパシタＣ０の一端とトランジスタＱ１ａとに接続され、そのゲート端子はワード線ＷＬiに接続されている。一方、キャパシタＣ０の他端は電源線Ｌ１に接続されている。この電源線Ｌ１には電源電圧ＶDDが印加されている。
【００５８】
トランジスタＱ２ａおよびＱ２ｂはカレントミラー回路を構成する。具体的には、トランジスタＱ２ａおよびＱ２ｂの各々のゲート端子は、キャパシタＣ０の一端に接続されている。また、一方のトランジスタＱ２ａはトランジスタＱ１ａと電源線Ｌ１とに接続されている。したがって、ワード線ＷＬiに供給される選択信号ＸＷiがＬレベルに遷移すると、トランジスタＱ１ａおよびＱ１ｂはともにオン状態となる。こうしてトランジスタＱ１ｂがオン状態になると、トランジスタＱ２ｂはゲート端子とドレイン端子とが接続されたダイオードとして機能する。したがって、データ線ＤＬjのデータ信号Ｄjに応じた電流が、電源線Ｌ１→トランジスタＱ２ａ→トランジスタＱ１ａ→データ線ＤＬjという経路で流れ、トランジスタＱ２ａのゲート電圧に応じた電荷がキャパシタＣ０に蓄積される。また、他方のトランジスタＱ２ｂはトランジスタＱ３のソース端子と電源線Ｌ１とに接続されている。トランジスタＱ２ｂは、トランジスタＱ２ａとカレントミラー回路を構成し、キャパシタＣ０に蓄えられた電荷、すなわちトランジスタＱ２ｂのゲート電圧に応じた電流をトランジスタＱ３に流す。
【００５９】
トランジスタＱ３のゲート端子は発光制御信号線ＧＣＬiに接続されている。また、トランジスタＱ３のドレイン端子は、配線形成層２に含まれる配線を介して有機ＥＬ素子１０に接続されている。この構成のもと、発光制御信号ＸＧＣiがＬレベルに遷移するとトランジスタＱ３はオン状態となる。このとき、トランジスタＱ２ｂのゲート電圧に応じた駆動電流ＩelがトランジスタＱ２ｂおよびＱ３を介して有機ＥＬ素子１０に供給される。この駆動電流Ｉelの供給によって有機ＥＬ素子１０は発光する。なお、本実施形態においては、トランジスタＱ２ａ、Ｑ２ｂおよびＱ３としてｐ型のトランジスタが用いられているが、これらのトランジスタは、有機ＥＬ素子１０や電源線Ｌ１との接続関係に応じて、適宜にｎ型のトランジスタに変更され得る。
【００６０】
一方、アナログメモリ部３７７ａは、キャパシタＣ０に蓄えられた電荷を一定に維持する回路である。具体的には、アナログメモリ部３７７ａは、トランジスタＱ４ａ、Ｑ４ｂ、Ｑ５、Ｑ６およびＱ７を有する。このうちトランジスタＱ４ａおよびＱ４ｂはｎチャネル型のＭＯＳトランジスタであり、トランジスタＱ５、Ｑ６およびＱ７はｐチャネル型のＭＯＳトランジスタである。トランジスタＱ４ａおよびＱ４ｂはカレントミラー回路を構成する。同様に、トランジスタＱ５およびＱ６はカレントミラー回路を構成する。
【００６１】
トランジスタＱ５は、電源線Ｌ１とトランジスタＱ４ａとに接続されており、そのゲート端子はキャパシタＣ０の一端に接続されている。トランジスタＱ６は、電源線Ｌ１とトランジスタＱ４ｂとに接続されており、そのゲート端子はトランジスタＱ７に接続されている。このトランジスタＱ７は、キャパシタＣ０の一端とトランジスタＱ６とに接続されており、そのゲート端子は保持信号線ＨＬiに接続されている。したがって、トランジスタＱ７は、保持信号ＸＨiがＬレベルになるとオン状態となる。
【００６２】
一方、トランジスタＱ４ａは、トランジスタＱ５と接地線とに接続されており、そのゲート端子はトランジスタＱ５に接続されている。また、トランジスタＱ４ｂは、トランジスタＱ６と接地線とに接続されており、そのゲート端子はトランジスタＱ５とトランジスタＱ４ａのゲート端子とに接続されている。
【００６３】
この構成のもと、アナログメモリ部３７７ａは以下のように動作する。すなわち、キャパシタＣ０にデータ信号に応じた電荷が蓄積されると、トランジスタＱ２ｂのゲート電圧に応じた電流がトランジスタＱ５からトランジスタＱ４ａに流れる。ここで、トランジスタＱ４ａとＱ４ｂとは等倍のカレントミラー回路を構成しているから、トランジスタＱ４ａに流れる電流と等しい電流がトランジスタＱ４ｂに流れ、さらにその電流がトランジスタＱ６に流れる。そして、この状態においてトランジスタＱ７がオン状態になると、トランジスタＱ６のゲート電圧がトランジスタＱ７を介してキャパシタＣ０にフィードバックされる。これにより、キャパシタＣ０に蓄えられた電荷が一定に維持されるのである。なお、他の態様においては、アナログメモリ部３７７ａに代えて不揮発性メモリ回路が採用され得る。また、アナログメモリ部３７７ａは、低消費電力化やプログラムのホットスタートなどのためにいったん消灯された表示を速やかに再開させるために有効な回路であるが、本発明に必須のものではない。
【００６４】
次に、画素駆動用ＩＣチップ３７に含まれる画素カウンタ３７４および画素デコーダ３７１について説明する。図４に示される画素カウンタ３７４は、ひとつの画素駆動用ＩＣチップ３７に含まれる各行の画素回路３７７を選択の対象として順番に特定するための手段である。この画素カウンタ３７４には、ローカルリセット信号線ＬＲＳと、第１のローカルクロック信号線ＬＣａkまたは第２のローカルクロック信号線ＬＣｂkとが接続されている。
【００６５】
詳述すると、画素カウンタ３７４は、走査用ＩＣチップ３３から供給される第１のローカルクロック信号ＳＣＫａkまたは第２のローカルクロック信号ＳＣＫｂkがＨレベルに立ち上がるたびにカウント値を「１」ずつ増加させる。さらに、画素カウンタ３７４は、走査用ＩＣチップ３３から供給されるローカルリセット信号ＲＳがＨレベルに立ち上がるたびにカウント値を「０」にリセットする。したがって、画素カウンタ３７４によるカウント値は、ひとつのデータ書込期間において、「０」から水平走査期間ごとに「１」ずつ増加して「ｐ」までの値をとり得る。画素カウンタ３７４によるカウント値は画素デコーダ３７１に出力される。
【００６６】
この画素デコーダ３７１は、ひとつの画素駆動用ＩＣチップ３７に含まれる各行の画素回路３７７を順番に選択するための手段である。この画素デコーダ３７１には、第１のローカルクロック信号線ＬＣａkまたは第２のローカルクロック信号線ＬＣｂkが接続されている。そして、画素デコーダ３７１は、画素カウンタ３７４によるカウント値に対応する行に属する複数の（ｑ個の）画素回路３７７を一斉に選択する。すなわち、画素デコーダ３７１は、選択信号ＸＷi、保持制御信号ＸＨiおよび発光制御信号ＸＧＣiのレベルを以下に示すように制御する。
【００６７】
図８に示されるように、選択信号ＸＷiは、データ書込期間におけるひとつの水平走査期間においてＬレベルとなる信号である。すなわち、選択信号ＸＷiは、データ書込期間のうち第１のローカルクロック信号ＬＣａkまたは第２のローカルクロック信号ＬＣｂkの第ｉ番目の立ち上がりとともにＬレベルに反転し、第（ｉ＋１）番目の立ち上がりとともにＨレベルに反転する。したがって、選択信号ＸＷ1、ＸＷ2、…、ＸＷpは、第１のローカルクロック信号ＬＣａkまたは第２のローカルクロック信号ＬＣｂkの立ち上がりに同期して順番にＬレベルに反転する。また、保持制御信号ＸＨiは、選択信号ＸＷiがＬレベルに立ち下がってから所定の時間だけ経過したタイミングでＨレベルに反転し、１水平走査期間に相当する期間が経過するとＬレベルに反転する。さらに、発光制御信号ＸＧＣiは、選択信号ＸＷiのレベルを反転させた信号である。したがって、発光制御信号ＸＧＣ1、ＸＧＣ2、…、ＸＧＣpは、第１のローカルクロック信号ＬＣａkまたは第２のローカルクロック信号ＬＣｂkの立ち上がりに同期して順番にＨレベルに反転する。
【００６８】
一方、図７に示されるように、トランジスタＱ８ａおよびＱ８ｂのゲート端子はテスト信号線ＴＳＬに接続されている。このうちトランジスタＱ８ａのドレイン端子はトランジスタＱ３のドレイン端子に接続されている。画素回路３７７の動作をテストするモード（テストモード）においては、強制オフ信号Ｄoffに応じてトランジスタＱ３がオフ状態とされ、テスト信号ＴＳがＨレベルに反転することによってトランジスタＱ８ａがオン状態とされる。これにより、有機ＥＬ素子１０の陽極層はトランジスタＱ８ａを介して接地線に接続される。また、トランジスタＱ８ｂのドレイン端子はデータ線ＤＬに接続されている。また、テストモードにおいてテスト信号ＴＳがＨレベルに反転すると、トランジスタＱ８ｂがオン状態となる。これにより、データ線ＤＬはトランジスタＱ８ｂを介して接地線に接続される。このときトランジスタＱａ１およびＱｂ１がオン状態になると、トランジスタＱ２ａのゲート電圧は強制的に接地電位となる。このテストモードにおいて、選択信号ＸＷiやデータ信号Ｄj、または保持信号ＸＨiの所定のレベルとすることにより、画素回路３７７のリーク電流やキャパシタＣ０の電位保持性などが検査される。テストモードにおいては、画素カウンタ３７４のカウント値が「ｐ」よりも大きい複数の数値に設定され、これらの数値の各々に割り当てられた内容のテストが実行される。なお、トランジスタＱ８ａおよびＱ８ｂとして、ｐチャネル型のトランジスタも採用され得る。
【００６９】
次に、各画素回路３７７の動作を説明する。ここでは、第ｉ行目の第ｊ列目に位置するひとつの画素回路３７７に特に着目して動作を説明するが、この動作はすべての画素回路３７７に共通するものである。
【００７０】
まず、画素デコーダ３７１から供給される選択信号ＸＷiが水平走査期間の開始時点においてＬレベルに反転すると、第ｉ行目に属するすべての画素回路３７７のトランジスタＱ１ａおよびＱ１ｂがオン状態になる。この結果、データ信号Ｄjに応じた電流がトランジスタＱ２ａを流れ、その電流に応じた電荷がキャパシタＣ０に蓄えられる。一方、水平走査期間の開始時点において発光制御信号ＸＧＣiがＨレベルに反転すると、トランジスタＱ３はオフ状態となる。したがって、キャパシタＣ０の充電中に電流が有機ＥＬ素子１０に流れることはない。また、選択信号ＸＷiがＬレベルに反転してから所定の時間が経過した時点で保持制御信号ＸＨiがＨレベルに反転し、トランジスタＱ７がオフ状態となる。
【００７１】
続いて、水平走査期間の終了時点において選択信号ＸＷiがＨレベルに反転すると、第ｉ行目に属するすべての画素回路３７７のトランジスタＱ１ａおよびＱ１ｂがオフ状態となる。一方、水平走査期間の終了時点において発光制御信号ＸＧＣiがＬレベルに反転すると、第ｉ行目に属するすべての画素回路３７７のトランジスタＱ３がオン状態になる。これにより、キャパシタＣ０に保持された電圧に応じた駆動電流Ｉelが、トランジスタＱ２ｂおよびＱ３を経由して有機ＥＬ素子１０に供給される。この結果、有機ＥＬ素子１０は駆動電流Ｉelの大きさに応じた輝度にて発光する。
【００７２】
また、水平走査期間の終了時点から所定の時間だけ遅れた時点において保持制御信号ＸＨiがＬレベルに反転すると、第ｉ行目に属するすべての画素回路３７７のトランジスタＱ７がオン状態になる。したがって、トランジスタＱ２ｂのゲート電圧はアナログメモリ部３７７ａによって一定に維持される。
【００７３】
一方、上述したように、画素デコーダ３７１には制御用ＩＣチップ３１から強制オフ信号Ｄoffが供給される。この強制オフ信号ＤoffがＨレベルに反転すると、画素デコーダ３７１は、すべての発光制御信号ＸＧＣ1、ＸＧＣ2、…、ＸＧＣpをＨレベルに反転させる。これにより、画素駆動用ＩＣチップ３７内のすべての画素回路３７７におけるトランジスタＱ３がオフ状態となる。したがって、すべての有機ＥＬ素子１０は、強制オフ信号Ｄoffに応じて発光を停止する。
【００７４】
［画素回路３７７の選択動作］
次に、以上に示した構成のもとで実行される画素回路３７７の選択動作について詳述する。
まず、図６に示されるように、制御用ＩＣチップ３１から各走査用ＩＣチップ３３に供給されるリセット信号ＲＳＥＴが所定の期間にわたってＨレベルとされる。各走査用ＩＣチップ３３は、このリセット信号ＲＳＥＴの立ち上がりを契機として、次段の走査用ＩＣチップ３３に供給するイネーブル信号ＥＯkをＬレベルに設定する。さらに、各走査用ＩＣチップ３３は、第１の画素駆動用ＩＣチップ群３７０ａおよび第２の画素駆動用ＩＣチップ群３７０ｂに供給されるローカルリセット信号ＲＳを所定の期間にわたってＨレベルに反転させる。この結果、各画素駆動用ＩＣチップ群に含まれる画素カウンタ３７４はカウント値を「０」にリセットする。
【００７５】
一方、チップ選択クロック信号ＹＥＣＬがデータ書込期間の最初にＨレベルに反転することにより、第１段目の走査用ＩＣチップ３３が選択される。この走査用ＩＣチップ３３は、制御用ＩＣチップ３１から供給されるクロック信号ＹＳＣＬに基づいて、第１のローカルクロック信号ＳＣＫａ1のクロックパルスを出力する。この第１のローカルクロック信号ＳＣＫａ1は、第１のローカルクロック信号線ＬＣａ1を介して第１の画素駆動用ＩＣチップ群３７０ａに供給される。
【００７６】
また、第１の画素駆動用ＩＣチップ群３７０ａに属する画素回路３７７の画素カウンタ３７４は、第１のローカルクロック信号ＬＣａ1におけるクロックパルスの最初の立ち上がりを契機としてカウント値を「０」から「１」に増加させる。一方、画素デコーダ３７１は、このカウント値「１」に対応する第１行目の画素回路３７７を選択するとともにこれらの画素回路３７７に対応する有機ＥＬ素子１０に対してデータ信号Ｄjに応じた電流を流すための動作（以下「選択動作」という）を実行する。
【００７７】
すなわち、画素デコーダ３７１は、このカウント値「１」に対応する選択信号ＸＷ1を１水平走査期間にわたってＬレベルに反転させる。この結果、第１行目に属するすべての画素回路３７７のトランジスタＱ１ａおよびＱ２ａがオン状態となる。すなわち、第１行目に属するすべての画素回路３７７が選択される。これにより、データ信号Ｄjの電流に応じた電荷がキャパシタＣ０に充電される。また、１行分の画素回路３７７が選択されている期間において、画素デコーダ３７１は、保持制御信号ＸＨ1をＨレベルとすることによってトランジスタをオフ状態にするとともに、発光制御信号ＸＧＣ1をＨレベルとすることによってトランジスタＱ３をオフ状態にする。
【００７８】
一方、選択信号をＬレベルに反転させてから１水平走査期間が経過すると、画素デコーダ３７１は、選択信号ＸＷ1をＨレベルに反転させる。これにより、第１行目に属するすべての画素回路３７７において、トランジスタＱ１ａおよびＱ１ｂがオフ状態になる。また、画素デコーダ３７１は、選択信号ＸＷ1の立ち上がりからやや遅れた時点で、保持制御信号ＸＨ1をＬレベルに反転させる。この結果、第1行目に属する画素回路３７７のトランジスタＱ７はオン状態となる。さらに、画素デコーダ３７１は、選択信号ＸＷ1の立ち上がりと同時に発光制御信号ＸＧＣ1をＬレベルに反転させる。この結果、第1行目に属する画素回路３７７のトランジスタＱ３はオン状態となる。
【００７９】
以上の動作により、第１行目に属するすべての画素回路３７７において、キャパシタＣ０に保持された電圧に応じた電流ＩelがトランジスタＱ２ｂのソース・ドレイン間に流れる。したがって、有機ＥＬ素子１０は、データ信号Ｄjに応じた輝度（階調）にて発光する。
【００８０】
こうして第１行目の画素回路３７７について選択動作が完了すると、画素カウンタ３７４はカウント値を「１」から「２」に増加させる。そして、第２番目の水平走査期間においては、第１の画素駆動用ＩＣチップ群３７０ａに属する第２行目の画素回路３７７を対象として、上記と同様の選択動作が実行される。この後、第１の画素駆動用ＩＣチップ群３７０ａに属する第ｐ行目の画素回路３７７まで同様の選択動作が実行される。すなわち、各水平走査期間の開始時点において画素カウンタ３７４によるカウント値が「１」だけ増加されるたびに、そのカウント値により特定される行の画素回路３７７について選択動作が実行される。より一般的に表記すれば、画素カウンタ３７４によるカウント値が「ｋ」であるとき、第１の画素駆動用ＩＣチップ群３７０ａに属する第ｋ行目の画素回路３７７が選択され、これらの画素回路３７７に対応する有機ＥＬ素子１０がデータ信号Ｄjに応じた輝度にて発光する。
【００８１】
次に、第１の画素駆動用ＩＣチップ群３７０ａに属するｐ行分のすべての画素回路３７７について選択動作が完了すると、第１段目の走査用ＩＣチップ３３は、クロック信号ＹＳＣＬに基づいて、第２のローカルクロック信号ＳＣＫｂ1のクロックパルスを出力する。この第２のローカルクロック信号ＳＣＫｂ1は、第２のローカルクロック信号線ＬＣｂ1を介して第２の画素駆動用ＩＣチップ群３７０ｂに供給される。そして、第２の画素駆動用ＩＣチップ群３７０ｂに属する各画素駆動用ＩＣチップ３７において、第１の画素駆動用ＩＣチップ群３７０ａについて上述したのと同様の選択動作が繰り返される。すなわち、第２の画素駆動用ＩＣチップ群３７０ｂに属する画素回路３７７の各行が水平走査期間ごとに選択され、これらの画素回路３７７に対応する有機ＥＬ素子１０がデータ信号Ｄjに応じた輝度にて発光する。
【００８２】
一方、第２の画素駆動用ＩＣチップ群３７０ｂに属する第ｐ行目の画素回路３７７について選択動作が終了すると、第１段目の走査用ＩＣチップ３３は、第２段目の走査用ＩＣチップ３３に供給されるイネーブル信号ＥＯ1をＨレベルに反転させる。これにより、第２段目の走査用ＩＣチップ３３に対応する第１の画素駆動用ＩＣチップ群３７０ａ（第３行目の画素駆動用ＩＣチップ３７）、および第２の画素駆動用ＩＣチップ群３７０ｂ（第４行目の画素駆動用ＩＣチップ３７）を対象として、上述した選択動作が順次に実行される。以後においても同様に、チップ選択クロック信号ＹＥＣＬとイネーブル信号ＥＯとによって走査用ＩＣチップ３３が選択され、この選択された走査用ＩＣチップ３３に対応する第１の画素駆動用ＩＣチップ群３７０ａ、および第２の画素駆動用ＩＣチップ群３７０ｂを対象として同様の選択動作が順次に実行される。より一般的に表記すれば、チップ選択クロック信号ＹＥＣＬとイネーブル信号ＥＯk-1によって第ｋ段目の走査用ＩＣチップ３３が選択されると、まず、第１の画素駆動用ＩＣチップ群３７０ａ（第（２ｋ−１）行目の画素駆動用ＩＣチップ群）に属するｐ行分の画素回路３７７について順次に選択動作が実行される。そして、これが完了すると、第ｋ段目の走査用ＩＣチップ３３に対応する第２の画素駆動用ＩＣチップ群３７０ｂ（第（２ｋ）行目の画素駆動用ＩＣチップ群）に属するｐ行分の画素回路３７７について順次に選択動作が実行される。以上の動作の結果、外部装置から供給される画像データＸｄに応じた画像が表示されることとなる。
【００８３】
本実施形態に係る走査用ＩＣチップ３３と画素駆動用ＩＣチップ３７とによれば、以下の効果が得られる。
（１）各画素回路３７７を順次に選択するための画素カウンタ３７４および画素デコーダ３７１が画素駆動用ＩＣチップ３７に設けられ、各画素駆動用ＩＣチップ３７は走査制御線群ＹＬkを介して走査用ＩＣチップ３３に接続されている。したがって、走査制御線群ＹＬkが画素回路３７７の各行ごとに設けられる必要はない。この結果、画素回路３７７の各行ごとに走査線が設けられた従来の構成と比較して、走査制御線群ＹＬkの本数が少なくなり、走査制御線群ＹＬkが占めるスペースが削減される。一方、走査制御線群ＹＬkの本数が少なくなるということは、従来の構成と同じスペースにより幅の広い配線が形成され得ることを意味している。この場合には、配線のインピーダンスが低減されるから、たとえ電気光学装置Ｄが多数の画素からなる大画面を有する場合であっても、表示品位が良好で高輝度な表示装置が実現される。また、駆動用ＩＣチップを走査用ＩＣチップ３３に接続するためのパッドの数が少なくなるから、画素駆動用ＩＣチップ３７の大きさが低減される。
（２）テスト信号ＴＳによって各画素回路３７７のテストが実行されるから、画素駆動用ＩＣチップ３７のうち有機ＥＬ素子１０に接続されるパッド（接続端子）を小さくすることができる。すなわち、画素駆動用ＩＣチップ３７のパッドにプローブ針を機械的に接触させて画素回路３７７のテストを行なう場合には、画素駆動用ＩＣチップ３７のパッドをそのプローブ針の接触に十分な大きさとする必要がある。これに対し、本実施形態によれば、テスト信号ＴＳの供給によって画素回路３７７がテストされるから、画素駆動用ＩＣチップ３７のうち有機ＥＬ素子１０に接続されるべきパッドにはプローブ針を接触させる必要はない。したがって、画素駆動用ＩＣチップ３７のパッドをプローブ針の接触に必要な大きさよりも十分に小さくすることができる。これにより画素駆動用ＩＣチップ３７のサイズが縮小され、しかも走査用ＩＣチップ３３と各画素駆動用ＩＣチップ３７とを接続するための配線数が削減されるので、さらなる高解像度が実現される。
【００８４】
なお、図５においては、ひとつの走査用ＩＣチップ３３が２行分の画素駆動用ＩＣチップ３７の制御を担う構成を例示したが、ひとつの走査用ＩＣチップ３３に割り当てられる画素駆動用ＩＣチップ３７の数はこれに限られない。
【００８５】
［カラムデータ変換用ＩＣチップ３５の構成］
次に、各カラムデータ変換用ＩＣチップ３５の構成を説明する。図２に示されるように、本実施形態においては、複数列（ここでは合計「ｓ」列とする）の画素駆動用ＩＣチップ３７ごとにひとつのカラムデータ変換用ＩＣチップ３５が設けられている。各カラムデータ変換用ＩＣチップ３５は、これらの画素駆動用ＩＣチップ３７に含まれる画素回路３７７に対し、データ線ＤＬjを介してデータ信号Ｄjを供給する。
【００８６】
図９に示されるように、各カラムデータ変換用ＩＣチップ３５は、イネーブル制御回路３５１、第１のラッチ回路３５３、第２のラッチ回路３５４、Ｄ／Ａ変換回路３５６および基準電流供給回路３５８を有する。なお、図９においては、第１段目のカラムデータ変換用ＩＣチップ３５の構成のみが詳細に図示されているが、第２段目以降のカラムデータ変換用ＩＣチップ３５も同じ構成である。
【００８７】
各カラムデータ変換用ＩＣチップ３５は、データ制御線ＬＸＤを介して制御用ＩＣチップ３１に接続される。このデータ制御線ＬＸＤは、イネーブル信号線ＬＸＥＣＬ、画像データ信号線ＬＸｄ、クロック信号線ＬＸＣＬ、基準電流制御線ＬＢＰ、およびラッチパルス信号線ＬＬＰを含む。
【００８８】
このうちイネーブル信号線ＬＸＥＣＬは、制御用ＩＣチップ３１から第１段目のカラムデータ変換用ＩＣチップ３５のイネーブル制御回路３５１に対してイネーブル制御信号ＸＥＣＬを供給するための配線である。イネーブル制御回路３５１は、イネーブル制御信号ＸＥＣＬに基づいてイネーブル信号ＥＮを生成する。このイネーブル信号ＥＮは、第１のラッチ回路３５３および基準電流供給回路３５８の動作の許可または不許可を示す。イネーブル制御回路３５１によって生成されたイネーブル信号ＥＮは、ＡＮＤゲート３５３ａ、３５３ｂおよび３５９の入力端子に出力される。
【００８９】
各カラムデータ変換用ＩＣチップ３５のイネーブル制御回路３５１は、次段のカラムデータ変換用ＩＣチップ３５のイネーブル制御回路３５１に対してカスケード接続されている。この構成のもと、第２段目以降のカラムデータ変換用ＩＣチップ３５のイネーブル制御回路３５１は、それぞれ前段のカラムデータ変換用ＩＣチップ３５のイネーブル制御回路３５１からイネーブル信号ＥＮを受信し、この信号に基づいてイネーブル信号ＥＮを生成する。
【００９０】
第１のラッチ回路３５３には、ＡＮＤゲート３５３ａの出力端子とＡＮＤゲート３５３ｂの出力端子とが接続されている。このうちＡＮＤゲート３５３ａの入力端子には、制御用ＩＣチップ３１から画像データ信号線ＬＸｄを介して画像データＸｄが入力される。すなわち、ＡＮＤゲート３５３ａは、イネーブル信号ＥＮと画像データＸｄとの論理積を第１のラッチ回路３５３に出力する。換言すれば、イネーブル信号ＥＮがＨレベルである期間に限って、制御用ＩＣチップ３１から出力された画像データＸｄがＡＮＤゲート３５３ａを介して第１のラッチ回路３５３に供給される。一方、ＡＮＤゲート３５３ｂの入力端子には、制御用ＩＣチップ３１からクロック信号線ＬＸＣＬを介してクロック信号ＸＣＬが入力される。すなわち、ＡＮＤゲート３５３ｂは、イネーブル信号ＥＮとクロック信号ＸＣＬとの論理積を第１のラッチ回路３５３に出力する。換言すれば、イネーブル信号ＥＮがＨレベルである期間に限って、制御用ＩＣチップ３１から出力されたクロック信号ＸＣＬがＡＮＤゲート３５３ｂを介して第１のラッチ回路３５３に供給される。クロック信号ＸＣＬはいわゆるドットクロックである。以上の構成のもと、第１のラッチ回路３５３は、イネーブル信号ＥＮがＨレベルである期間において、画像データＸｄをクロック信ＸＣＬに同期して順次に保持する。一方、イネーブル信号ＥＮは、「ｓ」個の画素回路３７７に対する画像データＸｄが第１のラッチ回路３５３に取り込まれた時点でＬレベルに反転する。したがって、第１のラッチ回路３５３には、「ｓ」個の画素回路３７７に対する画像データＸｄが取り込まれることとなる。
【００９１】
第１のラッチ回路３５３の出力端子は第２のラッチ回路３５４の入力端子に接続されている。一方、第２のラッチ回路３５４の出力端子はＤ／Ａ変換回路３５６の入力端子に接続されている。また、第２のラッチ回路３５４には、制御用ＩＣチップ３１からラッチパルス信号線ＬＬＰを介してラッチパルス信号ＬＰが入力される。ラッチパルス信号ＬＰは、水平走査期間の開始時点においてＨレベルに反転する信号である。第２のラッチ回路３５４は、第１のラッチ回路３５３に保持された「ｓ」個の画素回路３７７の画像データＸｄをラッチパルス信号ＬＰの立ち上がりにおいて一斉に取り込み、この取り込んだ画像データＸｄをＤ／Ａ変換回路３５６に出力する。すなわち、第１のラッチ回路３５３と第２のラッチ回路３５４とによって、シリアル／パラレル変換が実行される。
【００９２】
Ｄ／Ａ変換回路３５６は、第２のラッチ回路３５４から出力された画像データに応じた電流を、「ｓ」本のデータ線に対してデータ信号Ｄjとして出力する回路である。すなわち、Ｄ／Ａ変換回路３５６は、第２のラッチ回路３５４から出力される画像データＸｄをアナログ信号たるデータ信号Ｄjに変換し、このデータ信号Ｄjをデータ線ＤＬjに出力する。本実施形態におけるＤ／Ａ変換回路３５６は、基準電流供給回路３５８から供給される基準電流Ｉｒに基づいて、画像データＸｄをデータ信号Ｄjに変換する。
【００９３】
この基準電流供給回路３５８には、図９に示されるように、ＡＮＤゲート３５９の出力端子が接続されている。このＡＮＤゲート３５９の入力端子には、制御用ＩＣチップ３１から基準電流制御線ＬＢＰを介して基準電流書込信号ＢＰが入力される。ＡＮＤゲート３５９は、イネーブル信号ＥＮと基準電流書込信号ＢＰとの論理積を演算し、その結果を制御パルス信号ＣＰとして出力する。換言すると、イネーブル信号ＥＮがＨレベルである期間に限って、制御用ＩＣチップ３１から出力された基準電流書込信号ＢＰがＡＮＤゲート３５９を介して制御パルス信号ＣＰとして基準電流供給回路３５８に供給される。この基準電流書込信号ＢＰは、基準電流供給回路３５８に対して基準電流Ｉｒの生成を指示するための信号である。なお、本実施形態においては、第１のラッチ回路３５３による画像データＸｄの取り込み動作の許否と、基準電流供給回路３５８による基準電流Ｉｒの生成動作の許否とが共通のイネーブル信号ＥＮによって制御される。しかしながら、これらの動作の許否が別個の信号によって制御される構成も採用され得る。
【００９４】
次に、図１０は、各カラムデータ変換用ＩＣチップ３５における基準電流供給回路３５８の構成を示す図である。なお、同図においては第１段目および第２段目のカラムデータ変換用ＩＣチップ３５に含まれる基準電流供給回路３５８のみが図示されているが、他のカラムデータ変換用ＩＣチップ３５の基準電流供給回路３５８も同じ構成である。また、以下では、第１段目のカラムデータ変換用ＩＣチップ３５に含まれる基準電流供給回路３５８を単に「第１段目の基準電流供給回路３５８」と表記し、第２段目以降の複数のカラムデータ変換用ＩＣチップ３５に含まれる基準電流供給回路３５８の各々を単に「第２段目以降の基準電流供給回路３５８」と表記する。
【００９５】
図１０に示されるように、各基準電流供給回路３５８は、定電流源３５８１、キャパシタＣ１、および第１〜第４のスイッチ手段ＳＷ１〜ＳＷ４を有する。また、各基準電流供給回路３５８は、トランジスタＴｓｗ、Ｔ１、Ｔ２、Ｔ３、Ｔｍを有する。このうちトランジスタＴｓｗ、Ｔ１、Ｔ２、Ｔｍは、それぞれｎチャネル型のＦＥＴ（Field Effect Transistor）である。一方、トランジスタＴ３はｐチャネル型のＦＥＴである。
【００９６】
第２段目以降の基準電流供給回路３５８の構成は、第１段目の基準電流供給回路３５８の構成と同じである。ただし、第２段目以降の基準電流供給回路３５８と第１段目の基準電流供給回路３５８とでは、第４のスイッチ手段ＳＷ４の接続状態が異なっている。すなわち、第１段目の基準電流供給回路３５８においては、トランジスタＴｓｗのゲート端子と第４のスイッチ手段ＳＷ４とに高位側の電源電位（ＶDD）が印加される。したがって、第１段目の基準電流供給回路３５８においては、トランジスタＴｓｗは常にオン状態となる一方、トランジスタＴｍのドレイン端子と第１のスイッチ手段ＳＷ１の一端とは第４のスイッチ手段ＳＷ４を介して常に接続されている。これに対し、第２段目以降の基準電流供給回路３５８においては、トランジスタＴｓｗのゲート端子と第４のスイッチ手段ＳＷ４とに低位側の電源電位（接地電位）が印加されている。したがって、第２段目以降の基準電流供給回路３５８においては、トランジスタＴｓｗは常にオフ状態となる一方、トランジスタＴｍのドレイン端子と第１のスイッチ手段の一端とは常に切断されている。したがって、第２段目以降の基準電流供給回路３５８において、定電流源３５８１、トランジスタＴ１およびトランジスタＴｍは動作に関与しない。
【００９７】
定電流源３５８１は、一定の電流Ｉｏを生成し、その定電流ＩｏをトランジスタＴｓｗのドレイン端子に供給する。このトランジスタＴｓｗのソース端子は、トランジスタＴ１のドレイン端子に接続されている。トランジスタＴ１はダイオード接続されており、そのソース端子は接地されている。また、トランジスタＴ１のゲート端子はトランジスタＴｍのゲート端子に接続されている。したがって、トランジスタＴ１とトランジスタＴｍとはカレントミラー回路を構成する。すなわち、トランジスタＴｍには、トランジスタＴ１を流れる定電流Ｉｏに応じた参照電流Ｉrefが流れる。トランジスタＴｍのソース端子は接地されている。
【００９８】
トランジスタＴｍのドレイン端子は、第４のスイッチ手段ＳＷ４を介して第１のスイッチ手段ＳＷ１の一端に接続されている。第１のスイッチ手段ＳＷ１の他端は、第２のスイッチ手段ＳＷ２の一端とトランジスタＴ３のドレイン端子とに接続されている。この第２のスイッチ手段ＳＷ２の他端は、トランジスタＴ３のゲート端子に接続されている。キャパシタＣ１の一端はトランジスタＴ３のゲート端子に接続されている。キャパシタＣ１の他端とトランジスタＴ３のソース端子とは電源線に接続されている。
【００９９】
一方、トランジスタＴ３のドレイン端子は、第３のスイッチ手段ＳＷ３の一端に接続されている。第３のスイッチ手段ＳＷ３の他端は、トランジスタＴ２のドレイン端子に接続されている。トランジスタＴ２のソース端子は接地されている。
【０１００】
また、第１のスイッチ手段ＳＷ１および第２のスイッチ手段ＳＷ２は、制御パルス信号ＣＰ（ＣＰ１、ＣＰ２、…）に応じてオン状態およびオフ状態のいずれかに切り換えられる。より具体的には、第１および第２のスイッチ手段ＳＷ１、ＳＷ２の各々は、制御パルス信号ＣＰがＨレベルのときにオン状態となり、制御パルス信号ＣＰがＬレベルのときにオフ状態となる。
【０１０１】
また、第３のスイッチ手段ＳＷ３は、制御反転パルス信号ＣＳＷ（ＣＳＷ１、ＣＳＷ２、…）に応じてオン状態およびオフ状態のいずれかに切り換えられる。この制御反転パルス信号ＣＳＷは、制御パルス信号ＣＰのレベルを反転させたうえで遅延させた信号である。すなわち、遅延回路３５８６とＮＯＲゲート３５８５とからなるゲート回路に対して制御パルス信号ＣＰが入力され、この出力信号が制御反転パルス信号ＣＳＷとして第３のスイッチ手段ＳＷ３に供給される。より具体的には、図１１に示されるように、制御パルス信号ＣＰがＨレベルのとき制御反転パルス信号ＣＳＷはＬレベルとなる。このとき、第３のスイッチ手段ＳＷ３はオフ状態となる。一方、制御パルス信号ＣＰがＬレベルに反転してから僅かに遅れた時点で制御反転パルス信号ＣＳＷはＨレベルとなる。このとき、第３のスイッチ手段ＳＷ３はオン状態となる。
【０１０２】
以上に示された構成のもと、イネーブル信号ＥＮおよび基準電流書込信号ＢＰがともにＨレベルになると、制御パルス信号ＣＰはＨレベルとなり、第１および第２のスイッチ手段ＳＷ１、ＳＷ２がともにオン状態となる。このとき、第１段目の電流供給回路３５８においては、定電流源３５８１によって生成された定電流Ｉｏに比例した大きさの電流がトランジスタＴｍ、第１および第２のスイッチ手段ＳＷ１、ＳＷ２を流れ、その電流に応じた電荷がキャパシタＣ１に蓄えられる。一方、第３のスイッチ手段ＳＷ３はオフ状態となっているから、第２のトランジスタＴ２に電流は流れない。
【０１０３】
次に、制御パルス信号ＣＰがＬレベルに反転すると、第１および第２のスイッチ手段ＳＷ１、ＳＷ２がオフ状態となり、第３のスイッチ手段ＳＷ３がオン状態となる。この結果、トランジスタＴ３には、キャパシタＣ１に蓄えられた電荷、すなわちトランジスタＴ３のゲート電圧に応じた基準電流Ｉｒ1が流れる。この基準電流Ｉｒ1はトランジスタＴ２に供給される。
【０１０４】
一方、第１段目の基準電流供給回路３５８における第１のスイッチ手段ＳＷ１の一端は、基準電流供給線Ｌｒを介して、第２段目以降のすべての基準電流供給回路３５８における第４のスイッチ手段ＳＷ４の一端に接続されている。したがって、第１段目の基準電流供給回路３５８において第１および第２のスイッチ手段ＳＷ１、ＳＷ２がオフ状態になると、第２段目以降のすべての基準電流供給回路３５８に対し、参照電流Ｉrefが基準電流供給線Ｌｒを介して供給される。そして、この基準電流供給線Ｌｒを介して供給された参照電流Ｉrefに応じた電荷が、第２段目以降の各基準電流供給回路３５８のキャパシタＣ１に蓄えられることとなる。
【０１０５】
このように、本実施形態においては、ひとつのカラムデータ変換用ＩＣチップ３５の定電流源３５８１から出力された定電流Ｉｏに比例した参照電流Ｉrefが、他のカラムデータ変換用ＩＣチップ３５の基準電流供給回路３５８に供給される。したがって、すべてのカラムデータ変換用ＩＣチップ３５において用いられる基準電流Ｉｒの大きさは等しくなる。なお、図１０に示したキャパシタＣ１に代えて、基準電流Ｉｒを保持する機能を備えた他の手段（例えばキャパシタＣ１と等価な機能を備えた不揮発性メモリ）も採用され得る。
【０１０６】
次に、図１２および図１３を参照して、Ｄ／Ａ変換回路３５６の具体的な構成を説明する。なお、図１２においては第１段目のカラムデータ変換用ＩＣチップ３５のＤ／Ａ変換回路３５６が図示されているが、その他のカラムデータ変換用ＩＣチップ３５のＤ／Ａ変換回路３５６も同様の構成である。
【０１０７】
図１２に示されるように、各カラムデータ変換用ＩＣチップ３５のＤ／Ａ変換回路３５６は、そのカラムデータ変換用ＩＣチップ３５に割り当てられたデータ線の本数に相当する「ｓ」個のＤ／Ａ変換部３５６ａを有する。基準電流供給回路３５８から出力された電流Ｉｒ1は、これら「ｓ」個のＤ／Ａ変換部３５６ａの各々に供給される。各Ｄ／Ａ変換部３５６ａは、ひとつの画素回路３７７に対応する画像データＸｄを第２のラッチ回路３５４から受信する。そして、各Ｄ／Ａ変換部３５６ａは、その画像データを電流Ｉｒ1に基づいてデータ信号Ｄjに変換し、得られたデータ信号Ｄjをデータ線ＸＬjに出力する。なお、本実施形態においては、画像データＸｄは６ビットのデータである。
【０１０８】
次に、図１３は、各Ｄ／Ａ変換部３５６ａの構成を示す図である。同図に示されるように、Ｄ／Ａ変換部３５６ａは、６個のトランジスタＴｒｃ1〜Ｔｒｃ6と、６個のトランジスタＴｓ1〜Ｔｓ6とを有する。
【０１０９】
トランジスタＴｒｃ1〜Ｔｒｃ６のゲート端子は、基準電流供給回路３５８におけるトランジスタＴ２のゲート端子に接続されている。したがって、トランジスタＴｒｃ1〜Ｔｒｃ6の各々は、トランジスタＴ２とともにカレントミラー回路を構成する。この構成により、トランジスタＴｒｃ1〜Ｔｒｃ6は、それぞれ所定の電流値を出力する定電流源として機能する。本実施形態においては、トランジスタＴｒｃ1〜Ｔｒｃ６の出力電流比（Ｉａ：Ｉｂ：Ｉｃ：Ｉｄ：Ｉｅ：Ｉｆ）が１：２：４：８：１６：３２となるように、各トランジスタＴｒｃ1〜Ｔｒｃ6のサイズが選定されている。
【０１１０】
トランジスタＴｓ1〜Ｔｓ6のドレイン端子は、それぞれトランジスタＴｒｃ1〜Ｔｒｃ6に接続されている。また、トランジスタＴｓ1〜Ｔｓ6のソース端子は１本のデータ線ＸＬjに接続されている。一方、第２のラッチ回路３５４から出力された画像データＸｄの各ビットは、トランジスタＴｓ1〜Ｔｓ6にそれぞれ供給される。具体的には、画像データＸｄの最下位ビットはトランジスタＴｓ1に供給され、画像データＸｄの最上位ビットはトランジスタＴｓ6に供給されるといった具合である。この構成により、トランジスタＴｓ1〜Ｔｓ6は、第２のラッチ回路３５４から供給される画像データの各ビットに応じてオン状態またはオフ状態のいずれかに切り換えられる。
【０１１１】
以上の構成のもと、トランジスタＴｒｃ1〜Ｔｒｃ6から出力された電流は、トランジスタＴｓ1〜Ｔｓ6の状態に応じて選択的にデータ線ＸＬjに供給される。この結果、画像データＸｄの内容に応じた電流がデータ信号Ｄjとしてデータ線ＸＬjに流される。上述した各トランジスタＴｒｃ1〜Ｔｒｃ6の出力電流比から明らかなように、データ信号Ｄjの電流値は６４種類の値を採り得る。したがって、有機ＥＬ素子１０の輝度は、６ビットの画像データＸｄに応じて６４階調に制御される。
【０１１２】
［カラムデータ変換用ＩＣチップ３５の動作］
次に、以上に示した構成のもとで実行されるデータ信号Ｄjの供給動作について詳述する。上述したように、各画素回路３７７はひとつのデータ書込期間にわたって順次に選択される。そして、カラムデータ変換用ＩＣチップ３５から各画素回路３７７に対するデータ信号Ｄjの供給は、画素回路３７７の走査に同期するようにひとつのフレーム（垂直走査期間）にわたって順次に実行される。また、本実施形態においては、図１１に示されるように、各基準電流供給回路３５８におけるキャパシタＣ１の充電が各データ書込期間の間の期間、すなわち各フレームの一部分の期間（以下「設定期間」という）において順次に実行される。なお、画像の表示は、画素回路３７７にデータ信号を供給する期間以外の期間において行なわれる。すなわち、画像の表示は、設定期間およびデータ書込期間のいずれにおいても行なわれることがある。
【０１１３】
まず、設定期間が始まると、第１段目のカラムデータ変換用ＩＣチップ３５に供給される基準電流書込信号ＢＰと、イネーブル制御回路３５１によって生成されるイネーブル信号ＥＮとがともにＨレベルに反転する。これにより制御パルス信号ＣＰ１がＨレベルに遷移すると、第１段目の基準電流供給回路３５８における第１および第２のスイッチ手段ＳＷ１、ＳＷ２がオン状態となる。一方、図１１に示されるように、制御パルス信号ＣＰ１のレベル反転に伴なって、制御反転パルス信号ＣＳＷ１がＬレベルに反転する。したがって、第１段目の基準電流供給回路３５８における第３のスイッチ手段ＳＷ３がオフ状態となる。この結果、定電流源３５８１から供給される定電流Ｉｏに応じた電荷が、第１段目の基準電流供給回路３５８のキャパシタＣ１に蓄えられる。
【０１１４】
次に、図１１に示されるように、制御パルス信号ＣＰ１がＬレベルに反転する。これにより、第１段目の基準電流供給回路３５８における第１および第２のスイッチ手段ＳＷ１、ＳＷ２がオフ状態となる。また、このとき、制御反転パルス信号ＣＳＷ１がＨレベルに反転する。したがって、第１段目の基準電流供給回路３５８における第３のスイッチ手段がオン状態となる。この結果、第１段目の基準電流供給回路３５８におけるキャパシタＣ１の充電が終了する。
【０１１５】
続いて、第２段目のカラムデータ変換用ＩＣチップ３５に供給される基準電流書込信号ＢＰと、そのカラムデータ変換用ＩＣチップ３５のイネーブル制御回路３５１によって生成されるイネーブル信号ＥＮとがともにＨレベルに反転する。これにより制御パルス信号ＣＰ２がＨレベルに反転すると、第２段目の基準電流供給回路３５８における第１および第２のスイッチ手段ＳＷ１、ＳＷ２がオン状態となる。また、このとき制御反転パルス信号ＣＳＷ２がＬレベルに反転し、第２段目の基準電流供給回路３５８における第３のスイッチ手段がオフ状態となる。この結果、第１段目のカラムデータ変換用ＩＣチップ３５における定電流Ｉｏに応じた参照電流Ｉrefが基準電流供給線Ｌｒを介して第２段目のカラムデータ変換用ＩＣチップ３５に供給される。そして、この参照電流Ｉrefに応じた電荷が第２段目のカラムデータ変換用ＩＣチップ３５のキャパシタＣ１に充電される。
【０１１６】
次に、図１１に示されるように、制御パルス信号ＣＰ２がＬレベルに反転し、制御反転パルス信号ＣＳＷ２がＨレベルに反転する。これにより、第２段目の基準電流供給回路３５８における第１および第２のスイッチ手段ＳＷ１、ＳＷ２がオフ状態となり、第３のスイッチ手段ＳＷ３がオン状態となる。この結果、第２段目の基準電流供給回路３５８におけるキャパシタＣ１の充電が終了する。
【０１１７】
その後、他のカラムデータ変換用ＩＣチップ３５においても同様の動作が実行される。この結果、設定期間の終了時点においては、第１段目の基準電流供給回路３５８から供給される参照電流Ｉrefに応じた電荷が、第２段目以降のすべての基準電流供給回路３５８のキャパシタＣ１に蓄えられる。すなわち、第１段目の基準電流供給回路３５８から供給される参照電流Ｉrefが、時分割で各基準電流供給回路３５８のキャパシタＣ１に対して順次にコピーされる。なお、本実施形態においてはフレームごとに１回の設定期間が設けられた場合を例示したが、複数のフレームごとに１回の設定期間を設けた構成も採用され得る。あるいは、Ｄ／Ａ変換回路３５６がデータ信号Ｄjを出力する合間の期間（線順次走査の帰線相当期間）に各基準電流供給回路３５８のキャパシタＣ１が充電される構成も採用され得る。すなわち、１回の設定期間は、複数のフレームに分散して設けられてもよいし、１フレーム期間内に分散して設けられてもよいが、設定期間におけるキャパシタＣ１の充電は帰線期間に実行されることが望ましい。
【０１１８】
一方、設定期間に続くデータ書込期間においては、各行の画素回路３７７の走査に同期して、カラムデータ変換用ＩＣチップ３５によるデータ信号の出力が実行される。すなわち、各カラムデータ変換用ＩＣチップ３５においては、基準電流供給回路３５８のキャパシタＣ１の電荷に応じた基準電流Ｉｒ（Ｉｒ1、Ｉｒ2、…）を基準値としてデータ信号Ｄjが生成され、このデータ信号Ｄjが現に選択されている画素回路３７７に対して供給される。画素回路３７７を走査する動作やこれに伴う画素回路３７７の動作については上述した通りである。
【０１１９】
本実施形態に係るカラムデータ変換用ＩＣチップ３５によれば、以下の効果が得られる。
（１）本実施形態においては、第１段目の基準電流供給回路３５８から第２段目以降のすべての基準電流供給回路３５８に対して参照電流Ｉrefが供給される。そして、各基準電流供給回路３５８は、この参照電流Ｉrefに応じた基準電流ＩｒをＤ／Ａ変換回路３５６に供給する。この構成によれば、すべての基準電流供給回路３５８における基準電流Ｉｒの大きさは同一となる。したがって、各カラムデータ変換用ＩＣチップ３５から出力されるデータ信号Ｄjの出力誤差が抑制される。この結果、表示画像のうちカラムデータ変換用ＩＣチップ３５の境界に相当する部分に縦スジが発生する不具合が防止される。
（２）本実施形態においては、第１段目のカラムデータ変換用ＩＣチップ３５と第２段目以降のカラムデータ変換用ＩＣチップ３５とが同じ構成である。したがって、電気光学装置Ｄの製造に際して、第１段目のカラムデータ変換用ＩＣチップ３５と第２段目以降のカラムデータ変換用ＩＣチップ３５とが区別される必要はない。したがって、第１段目のカラムデータ変換用ＩＣチップ３５から他のカラムデータ変換用ＩＣチップ３５に対して参照電流Ｉrefを出力する構成が採用されているとはいえ、従来の電気光学装置と比較して製造コストが大幅に増大することはない。
【０１２０】
なお、Ｄ／Ａ変換回路３５６や基準電流供給回路３５８が画素駆動用ＩＣチップ３７に設けられた構成としてもよい。この構成によっても上記と同様の効果が得られる。
【０１２１】
＜Ｂ：電気光学装置の積層構造および製造方法＞
次に、本発明に係る電気光学装置Ｄの積層構造とその製造方法とを説明する。以下では、それぞれ製造方法が異なる３種類の電気光学装置Ｄを例示し、その各々について積層構造と製造方法とを説明する。なお、以下では、画素駆動用ＩＣチップ３７、制御用ＩＣチップ３１、走査用ＩＣチップ３３およびカラムデータ変換用ＩＣチップ３５の各々を特に区別しない場合には、これらを総称して「ＩＣチップ３０」と表記する。
【０１２２】
［第１の製造方法による積層構造］
まず、図１４を参照して、第１の製造方法によって得られる電気光学装置Ｄの積層構造を説明する。同図に示されるように、電子部品層３は、下地層３０１、メタル層３０２、ＩＣチップ３０および充填層３０４を含む。図１４に示されたＩＣチップ３０は画素駆動用ＩＣチップ３７である。
【０１２３】
下地層３０１は、支持基板６の一方の面を全体にわたって覆う層であり、例えば酸化シリコン、窒化シリコンまたは酸化窒化シリコンなどの絶縁性材料からなる。この下地層３０１は、支持基板６から溶出した不純物が画素駆動用ＩＣチップ３７などの電子部品に混入するのを防ぐための層である。
【０１２４】
メタル層３０２は、下地層３０１の面上に設けられた層であり、例えば銅（Ｃｕ）や金（Ａｕ）などの金属によって形成される。このメタル層３０２は、マウント部３０２ａとアライメントマーク３０２ｂとを含む。このうちマウント部３０２ａは、支持基板６に対するＩＣチップ３０の密着性を高めるとともに、支持基板６側から入射してＩＣチップ３０に向かう光を遮るための層である。したがって、マウント部３０２ａは、ＩＣチップ３０が配置されるべき領域と重なるように設けられる。このマウント部３０２ａによって、光の照射に起因したＩＣチップ３０の誤動作が防止される。一方、アライメントマーク３０２ｂは、ＩＣチップ３０と支持基板６との相対的な位置を所期の位置に調整するためのマークである。
【０１２５】
ＩＣチップ３０は、接続端子たる複数のパッドＰを有する。各ＩＣチップ３０は、パッドＰが形成された面（以下「パッド形成面」という）を支持基板６とは反対側に向けた状態でマウント部３０２ａ上に配置される。このＩＣチップ３０のうちパッド形成面とは反対側の面、すなわち、支持基板６上に実装された段階で支持基板６と対向する面（以下「サブストレート面」という）にはメタル層３０ａが設けられている。
【０１２６】
図１５は、画素駆動用ＩＣチップ３７のパッド形成面を示す平面図である。同図に示されるように、画素駆動用ＩＣチップ３７に設けられた複数のパッドＰは、大きさが異なる第１パッドＰ１と第２パッドＰ２とに区別される。このうち第２パッドＰ２は、画素駆動用ＩＣチップ３７を他のＩＣチップ（制御用ＩＣチップ３１、走査用ＩＣチップ３３およびカラムデータ変換用ＩＣチップ３５）や電源線に接続するための端子である。各第２パッドＰ２は、画素駆動用ＩＣチップ３７の検査に際してプローブ針を機械的に接触させるために十分な大きさとなっている。具体的には、各第２パッドＰ２の平面形状は、縦方向および横方向の長さがともに７０μｍ（マイクロメートル）〜１００μｍ程度の矩形である。一方、第１パッドＰ１は、画素駆動用ＩＣチップ３７を有機ＥＬ素子１０に接続するための端子である。各第１パッドＰ１は第２パッドＰ２よりも小さい。具体的には、各第１パッドの平面形状は、縦方向および横方向の長さがともに１０μｍ〜３０μｍ程度の矩形である。
【０１２７】
このように、本実施形態における画素駆動用ＩＣチップ３７は、大きさが異なる２種類のパッドＰを有する。したがって、すべてのパッドＰが第２パッドと同一の大きさである場合と比較して、各ＩＣチップ３０におけるパッド形成面の面積を小さくすることができる。特に、画素駆動用ＩＣチップ３７はひとつの電気光学装置Ｄに対して多数設けられるから、各画素駆動用ＩＣチップ３７のサイズの低減は電気光学装置Ｄ全体のサイズの低減に対して有効に寄与し得る。この効果を得るためには、第１パッドの面積を、第２パッドの面積の１／５０〜１／６とすることが望ましい。なお、制御用ＩＣチップ３１、走査用ＩＣチップ３３およびカラムデータ変換用ＩＣチップ３５のパッドは、上述した第２パッドと同様のサイズである。ただし、これらのＩＣチップにおける一部または全部のパッドを、上述した第１パッドと同様のサイズとしてもよい。
【０１２８】
図１４に示されるように、充填層３０４は、各ＩＣチップ３０の間の領域に設けられた層である。すなわち、充填層３０４は、支持基板６の表面（より具体的には下地層３０１の表面）とＩＣチップ３０のパッド形成面との段差を埋めるように設けられる。この充填層３０４は、高い放熱性を有する材料によって形成される。具体的には、充填層３０４は、例えば銅（Ｃｕ）、ニッケル（Ｎｉ）または錫（Ｓｎ）などの金属からなる。これにより、電気光学装置Ｄ全体の熱的な均一性が高められ、熱に起因した不具合が解消される。
【０１２９】
次に、配線形成層２は、第１絶縁層４１、第１配線層４３、第２絶縁層４５、第２配線層４７、陽極層４９、第３絶縁層５０、バンク層５２、導電層５４、バリア層５６および陰極層５８を含む。このうち第１絶縁層４１、第２絶縁層４５および第３絶縁層５０は、例えば無機質の珪素を含む材料、または３００℃以上の耐熱性を有する有機材料からなる。これらの絶縁層のうち少なくとも第１絶縁層４１は、ポリアリールエーテル系樹脂（例えばＳｉＬＫ）、アリールエーテル系樹脂、芳香族ポリマー、ポリイミド、フッ素添加ポリイミド、フッ素樹脂、ベンゾシクロブテン、ポリフェニレン系樹脂、ポリパラフェニレン系樹脂の中から選択された１または複数の材料からなる。一方、第２絶縁層４５および第３絶縁層５０は、第１絶縁層４１と同様の材料、あるいはＴＥＯＳ（テトラエチルオキシシラン）／Ｏ₂膜またはスピンオンガラス膜（ＳＯＧ）と称されるＳｉＯ₂膜からなる。より好ましい態様において、第１絶縁層４１および第２絶縁層４５は低誘電率の絶縁材料からなる。これによれば、配線間のクロストークが抑制される。
【０１３０】
第１絶縁層４１は、ＩＣチップ３０および充填層３０４が設けられた支持基板６の全面を覆う層である。この第１絶縁層４１のうち各ＩＣチップ３０のパッドＰと重なる部分にはコンタクトホール４１ａが設けられている。各コンタクトホール４１ａの開口の大きさは、製造上の誤差（ＩＣチップ３０が配置される位置の誤差やコンタクトホール４１ａが設けられる位置の誤差）が生じた場合であっても各ＩＣチップ３０のパッドＰがコンタクトホール４１ａを介して露出するように決定される。上述したように、ＩＣチップ３０の第１パッドと第２パッドとは大きさが異なる。したがって、第１パッドに対応するコンタクトホール４１ａの開口の大きさと、第２パッドに対応するコンタクトホール４１ａの開口の大きさとは異なる。具体的には、第１パッドＰ１の縦方向および横方向の長さをともに１６μｍ程度とした場合、このパッドＰ１に対応するコンタクトホール４１ａは、開口の縦方向および横方向の長さがともに４μｍ程度であることが望ましい。一方、第２パッドＰ２の縦方向および横方向の長さをともに８０μｍ程度とした場合、このパッドＰ２に対応するコンタクトホール４１ａは、開口の縦方向および横方向の長さがともに６０μｍ程度であることが望ましい。
【０１３１】
第１配線層４３は、第１絶縁層４１の面上に設けられるとともに、コンタクトホール４１ａを介して各ＩＣチップ３０のパッドＰと電気的に接続される。第１配線層４３は、例えばアルミニウム（Ａｌ）やこれを含む合金など導電性が高い金属からなる。この第１配線層４３は、陽極配線４３ａおよび陰極電源線４３ｂを含む。このうち陽極配線４３ａは陽極層４９に接続される。一方、陰極電源線４３ｂは、有機ＥＬ素子１０の陰極層５８に接続される。第１配線層４３は、カラムデータ変換用ＩＣチップ３５から画素回路３７７にデータ信号Ｄjを供給するためのデータ線ＤＬや、制御用ＩＣチップ３１からカラムデータ変換用ＩＣチップ３５にデータ制御信号ＸＤ（図９参照）を供給するためのデータ制御線ＬＸＤなどを含む。
【０１３２】
第２絶縁層４５は、第１配線層４３が設けられた第１絶縁層４１の表面を覆うように設けられる。この第２絶縁層４５のうち第１配線層４３の一部と重なる部分にはコンタクトホール４５ａが設けられている。一方、第２配線層４７は、第２絶縁層４５の面上に設けられるとともに、コンタクトホール４５ａを介して第１配線層４３と電気的に導通する。この第２配線層４７は、第１配線層４３と同様に導電性が高い金属からなる。本実施形態における第２配線層４７は、アルミニウムからなる層とチタン（Ｔｉ）からなる層とが積層された構造である。この構造によれば、アルムニウムの層がチタンの層によって覆われるから、陽極層４９として用いられる酸化物によってアルミニウムの層が酸化される事態が回避される。
【０１３３】
この第２配線層４７は、走査用ＩＣチップ３３から画素駆動用ＩＣチップ３７に至る走査制御線群ＹＬを含む。さらに、第２配線層４７は、制御用ＩＣチップ３１から画素駆動用ＩＣチップ３７に強制オフ信号Ｄoffを供給するための配線や、制御用ＩＣチップ３１から走査用ＩＣチップ３３に対して各種の信号（リセット信号ＲＳＥＴ、クロック信号ＹＳＣＬおよびチップ選択クロック信号ＹＥＣＬ）を供給するための配線を含む。第２配線層４７のうちカラムデータ変換用ＩＣチップ３５と画素駆動用ＩＣチップ３７とを接続する配線は、第１配線層４３のうち走査用ＩＣチップ３３と画素駆動用ＩＣチップ３７とを接続する配線と直交するように形成される。
【０１３４】
高位側の電源電位が印加される電源線、および低位側の電源電位（接地電位）が印加される電源線は、第１配線層４３と第２配線層４７とが適宜に組み合わされることによって形成される。ここで、図１６は、電気光学装置Ｄの構成を示す平面図である。同図におけるXIVA−XIVB線からみた断面図が図１４に相当する。図１６に示されるように、第１配線層４３と第２配線層４７とからなる電源線Ｌは、マトリクス状に並ぶ有機ＥＬ素子１０の間隙に設けられている。したがって、電源線Ｌの平面形状は格子状である。
【０１３５】
陽極層４９は、第２配線層４７の表面に設けられる。この陽極層４９は、陽極部４９ａと接続中間部４９ｂとを含む。このうち陽極部４９ａは、後述するＥＬ層１３の直下に形成される層である。したがって、陽極部４９ａは、複数の有機ＥＬ素子１０に対応する位置に設けられてマトリクス状に並ぶ。一方、接続中間部４９ｂは、陰極層５８と第１配線層４３とを接続するための層である。この接続中間部４９ｂは、各有機ＥＬ素子１０の間隙に位置する。具体的には、図１６に示されるように、接続中間部４９ｂは、相互に斜め方向に隣接する２つの有機ＥＬ素子１０の間隙に設けられる。したがって、複数の接続中間部４９ｂはマトリクス状に並ぶこととなる。ただし、接続中間部４９ｂは、有機ＥＬ素子１０の駆動に用いられる電流値に応じて適宜に省略され得る。
【０１３６】
この陽極層４９は、例えば、酸化インジウムと酸化錫との化合物（ＩＴＯ：Indium Tin Oxide）や、酸化インジウムと酸化亜鉛との化合物（Ｉｎ₂Ｏ₃−ＺｎＯ）、あるいは金（Ａｕ）といった仕事関数の大きい導電材料からなる。なお、有機ＥＬ素子１０から発せられた光は陽極層４９とは反対側に出射するから、陽極層４９が光を透過する性質を備える必要はない。
【０１３７】
次に、第３絶縁層５０は、第２配線層４７と陽極層４９とが設けられた第２絶縁層４５を覆うように設けられる。この第３絶縁層５０は、画素開口部５０ａと陰極コンタクト部５０ｂとを有する。このうち画素開口部５０ａは、陽極層４９のうち陽極部４９ａに対応するように開口した部分である。一方、陰極コンタクト部５０ｂは、陽極層４９のうち接続中間部４９ｂに対応して開口した部分である。
【０１３８】
バンク層５２は、陽極層４９および第２配線層４７が形成された第２絶縁層４５の表面を覆う層である。このバンク層５２は、例えば感光性のポリイミド、アクリル、ポリアミドといった有機樹脂材料からなる。バンク層５２は、相互に隣接する有機ＥＬ素子１０同士を仕切るための層である。したがって、バンク層５２は、有機ＥＬ素子１０に対応するように開口した画素開口部５２ａを有する。さらに、本実施形態におけるバンク層５２は、陰極層５８を第２配線層４７に導通させるための陰極コンタクト部５２ｂを有する。この陰極コンタクト部５２ｂは、図１６に示されるように、接続中間部４９ｂに対応するように開口した部分である。
【０１３９】
導電層５４は、第２配線層４７の一部と陰極層５８とを接続するための層である。具体的には、導電層５４は、バンク層５２の表面から、陰極コンタクト部５２ｂと第３絶縁層５０の陰極コンタクト部５０ｂとを介して第２配線層４７の表面に至る。この導電層５４は、アルミニウム合金など導電性の高い金属によって形成される。バリア層５６は、導電層５４の酸化を防止するための層であり、この導電層５４を覆うように設けられる。このバリア層５６は、例えば、チタンからなる層と金からなる層とが積層された構造を有する。
【０１４０】
次に、陰極層５８は、有機ＥＬ素子１０を構成するＥＬ層１３の表面上に設けられた層である。この陰極層５８は、バリア層５６および導電層５４を介して第２配線層４７と導通する。陰極層５８は、有機ＥＬ素子１０から発せられた光を透過させる性質（透明性）を有する。より望ましい態様において、陰極層５８は、仕事関数の低い材料によって形成される。具体的には、陰極層５８は、弗化リチウム（ＬｉＦ）や弗化バリウムなどからなる第１膜と、カルシウム（Ｃａ）からなる第２膜と、金からなる第３膜とが積層された構造を有する。このうち第１膜および第２膜の材料は、周期律表のうち第２族または第３族に属する金属や、その金属を含む合金または化合物のなかから選択されることが望ましい。一方、第３膜は、第１膜や第２膜の抵抗を低減するための膜である。この第３膜の材料としては、Ａｕのほかに、Ｐｔ、ＮｉまたはＰｂが用いられる。また、第３膜は、Ｉｎ、ＺｎまたはＳｎを含む酸化物によっても形成され得る。
【０１４１】
次に、有機ＥＬ層１は、ＥＬ層１３と封止層１５とを含む。このうちＥＬ層１３は、公知のＥＬ材料からなる。すなわち、ＥＬ層１３は、正孔注入層、正孔輸送層、発光層、電子輸送層および電子注入層が公知の技術によって積層された構造を有する。このＥＬ層１３は、配線形成層２に含まれる陽極層４９（陽極部４９ａ）と陰極層５８との間に介在するように設けられる。この構成のもと、陽極層４９と陰極層５８との間に電流が流れると、正孔と電子との再結合によってＥＬ層１３から光が発せられる。ＥＬ層１３の材料としては無機ＥＬ材料および有機ＥＬ材料のいずれを用いることもできる。なお、有機ＥＬ材料には、低分子系材料と高分子材料とがある。
【０１４２】
封止層１５は、ＥＬ層１３を外部と遮断するための層である。ＥＬ層１３から発せられた光が外部に出射するように、封止層１５は光透過性を有する。この封止層１５は、複数の平坦化樹脂層１５１と複数のバリア層１５２とが交互に積層された構造を有する。このうち平坦化樹脂層１５１は、アクリル系やビニル系の樹脂モノマーまたは樹脂オリゴマーを重合硬化させて形成される。また、バリア層１５２は、Ａｌ₂Ｏ₃やＳｉＯ₂、窒化膜などの（金属）酸化物からなる。なお、この封止層１５の上方に保護材が貼り付けられた構成としてもよい。あるいは、図１４に示された封止層１５の代わりに保護材が貼り付けられた構成としてもよい。この保護材としては、例えばガラスや硬質のプラスチックなどからなり光透過性を有する板状（またはフィルム状）の部材が用いられ得る。
【０１４３】
［第１の製造方法］
次に、図１４に示された電気光学装置Ｄの製造方法を説明する。
まず、図１７に示されるように、支持基板６の一方の面上に下地層３０１が形成される。この下地層３０１は、例えば、プラズマＣＶＤ法により酸化シリコンが堆積されることによって得られる。この下地層３０１の厚さは１００ｎｍ（ナノメートル）〜３００ｎｍ程度である。次に、下地層３０１の面上にメタル層３０２が形成される。すなわち、まず、下地層３０１の全面を覆うように、銅や金などからなる金属膜がスパッタリングによって形成される。そして、フォトリソグラフィ技術を用いたパターニング処理およびエッチング処理が金属膜に施される。これにより、図１７に示されるように、マウント部３０２ａとアライメントマーク３０２ｂとを含むメタル層３０２が得られる。
【０１４４】
次に、図１８に示されるように、パッド形成面を支持基板６とは反対側に向けた態勢で各ＩＣチップ３０（ここでは画素駆動用ＩＣチップ３７）がマウント部３０２ａに配置される。このＩＣチップ３０の配置には、マウント精度が±５μｍ以内である高精度ベアチップマウンタが用いられる。さらに、各ＩＣチップ３０と支持基板６との相対的な位置関係は、アライメントマーク３０２ｂの観察によって調整される。
【０１４５】
各ＩＣチップ３０には予め以下に示される加工が施されている。すなわち、ダイシングによりＩＣチップ３０に分割される前のウェハーには、そのサブストレート面に相当する面に保護テープ（図示略）が貼り付けられる。この保護テープは、紫外線硬化性を有する材料からなる。したがって、マウント部３０２ａに配置された各ＩＣチップ３０のパッド形成面には保護テープが貼り付けられている。一方、ウェハーのうち各ＩＣチップ３０のパッド形成面に相当する面には研削が施される。この研削により、各ＩＣチップ３０は配線形成層２の形成に好適な厚さとされる。具体的には、ＩＣチップ３０の厚さは１００μｍ以下（より好適には２５μｍ〜３０μｍ程度）である。さらに、ウェハーは、パッド形成面に相当する面にメタル層３０ａが形成された後にダイシングされる。なお、他の態様においては、メタル層３０ａに代えて、ダイボンディングテープが貼り付けられる。
【０１４６】
次に、図１９に示されるように、支持基板６上に配置された各ＩＣチップ３０の隙間を埋めるように充填層３０４が形成される。この充填層３０４は、ＩＣチップ３０をマスクとして用いた電界メッキによって得られる。充填層３０４は、各ＩＣチップ３０よりも薄く形成される。具体的には、充填層３０４は、ＩＣチップ３０よりも０．１μｍ〜３μｍほど薄く形成される。
【０１４７】
この後、各ＩＣチップ３０のサブストレート面に貼り付けられた保護テープが除去される。具体的には、まず、ＩＣチップ３０のサブストレート面に紫外線が照射される。これにより、保護テープの接着力が低下する。続いて、ＩＣチップ３０のサブストレート面に有機溶剤を塗布することによって保護テープが完全に除去される。
【０１４８】
次に、図２０に示されるように、ＩＣチップ３０および充填層３０４が設けられた支持基板６の全面を覆うように第１絶縁層４１が形成される。すなわち、まず、ＴＥＯＳ／Ｏ₂を用いたプラズマＣＶＤ法によって、支持基板６の全面を覆うように絶縁膜が形成される。この絶縁膜の厚さは４００ｎｍ〜９００ｎｍ程度である。また、この方法によって形成される絶縁膜の平坦度が配線を形成するために十分でない場合には、ＣＭＰ（化学的機械研磨）法によって絶縁膜が平坦化される。なお、この絶縁膜は、絶縁材料の塗布および焼成によっても形成され得る。すなわち、シラノール（Ｓｉ（ＯＨ）₄）をアルコールに溶かした溶媒が支持基板６上に塗布され、これが４００℃程度の温度でベーキングされることによって絶縁膜が得られる。以上の工程を経ることにより、各ＩＣチップ３０は支持基板６上にモールドされる。
【０１４９】
次に、図２０に示されるように、この絶縁膜のうちＩＣチップ３０のパッドＰに対応する部分が除去されてコンタクトホール４１ａが形成される。これらのコンタクトホール４１ａは、フォトリソグラフィ技術を用いたパターニング処理およびエッチング処理によって一括して形成される。以上の工程によって第１絶縁層４１が得られる。さらに、コンタクトホール４１ａを介してパッドＰの表面が露出すると、そのパッドＰの表面に形成された酸化膜が逆スパッタリングによって除去される。
【０１５０】
続いて、図２１に示されるように、第１絶縁層４１の面上に第１配線層４３が形成される。すなわち、まず、第１絶縁層４１を覆うように金属膜が形成される。この金属膜は、例えば、スパッタリングによってアルミニウム合金が堆積されることによって得られる。金属膜の厚さは３００ｎｍ〜５００ｎｍ程度である。この金属膜は、コンタクトホール４１ａを介してＩＣチップ３０のパッドＰ表面に至る。次いで、フォトリソグラフィ技術を用いたパターニング処理およびエッチング処理が金属膜に施される。これにより、図２１に示されるように、陽極配線４３ａと陰極電源線４３ｂとを含む第１配線層４３が得られる。なお、第１配線層４３は、インクジェット技術によっても形成され得る。すなわち、金属の微粒子を含むインクがインクジェットヘッドから支持基板６上に吐出され、このインクが熱処理により乾燥させられることによって第１配線層４３が得られる。
【０１５１】
次に、図２２に示されるように、第１配線層４３が形成された第１絶縁層４１の表面を覆うように第２絶縁層４５が形成される。この第２絶縁層４５は、上述した第１絶縁層４１と同様の方法によって形成される。すなわち、まず、プラズマＣＶＤ法またはスパッタリングによって絶縁膜が形成される。この絶縁膜の厚さは５００ｎｍ〜９００ｎｍ程度である。この絶縁膜の平坦度が陽極の形成のために十分でない場合には、ＣＭＰ法によって表面が平坦化される。続いて、この絶縁膜のうち第１配線層４３の一部と重なる部分にコンタクトホール４５ａが一括して形成されて第２絶縁層４５が得られる。このコンタクトホール４５ａは、陽極配線４３ａや陰極電源線４３ｂの一部と重なる部分に形成される。
【０１５２】
次に、図２３に示されるように、第２配線層４７となる金属膜７０１が第２絶縁層４５の全面を覆うように形成される。この金属膜７０１は、例えばスパッタリングや真空蒸着法、あるいは上述したインクジェット法によって形成され得る。金属膜７０１は、例えば、第２絶縁層４５の面上に形成された第１膜と、この第１膜を覆う第２膜とを有する。このうち第１膜は、例えばアルミニウム合金によって３００ｎｍ〜５００ｎｍ程度の厚さに形成される。一方、第２膜は、例えばチタンによって５０ｎｍ〜１００ｎｍ程度の厚さに形成される。この後、図２３に示されるように、金属膜７０１を覆う陽極材料膜７０２が形成される。この陽極材料膜７０２は、例えばスパッタリングによって５０ｎｍから１５０ｎｍ程度の厚さに形成される。
【０１５３】
続いて、フォトリソグラフィ技術を用いたパターニングおよびエッチングによって、陽極材料膜７０２および金属膜７０１の一部が選択的に除去される。これにより、図２４に示されるように、第２配線層４７と陽極層４９とが得られる。このうち陽極層４９は、ＥＬ層１３の直下に位置することになる陽極部４９ａと、有機ＥＬ素子１０の間隙に位置することになる接続中間部４９ｂとを有する。
【０１５４】
この後、図２５に示されるように、第３絶縁層５０が形成される。すなわち、まず、プラズマＣＶＤ法によって酸化シリコンが１５０ｎｍ〜３００ｎｍ程度の厚さに堆積される。そして、この酸化シリコン膜のうち画素開口部５０ａと陰極コンタクト部５０ｂとに相当する領域がフォトリソグラフィ技術により選択的に除去されることによって、第３絶縁層５０が得られる。なお、酸化シリコン膜の選択的な除去に際して、酸化シリコン膜のうち支持基板６の周縁近傍に位置する部分も除去される。
【０１５５】
次に、図２６に示されるように、バンク層５２となる樹脂膜７０５が形成される。具体的には、感光性のポリイミド、アクリル、ポリアミドなどの有機材料を塗布し、この有機材料を加熱により硬化させることによって樹脂膜７０５が得られる。この樹脂膜７０５の厚さは１．０μｍ〜３．５μｍ程度である。ＥＬ層１３から発せられてＩＣチップに向かう光が遮られるように、樹脂膜７０５は、仕上がり状態において不透明である。この後、フォトマスクを用いたパターニング処理および現像処理が樹脂膜７０５に施され、陰極コンタクト部５２ｂが開口される。この結果、図２６に示されるように、陽極層４９の接続中間部４９ｂが露出する。また、陰極コンタクト部５２ｂの形成に際して、樹脂膜７０５のうち支持基板６の周縁近傍に位置する部分も除去される。
【０１５６】
続いて、図２７に示されるように、樹脂膜７０５をマスクとしたエッチングによって接続中間部４９ｂの一部が除去される。この結果、第２配線層４７のバリア層（Ｔｉ層）が露出する。この後、図２８に示されるように、導電層５４となる金属膜７０７が形成される。この金属膜７０７は、スパッタリングによってアルミニウムなどの金属が堆積されることにより得られる。金属膜７０７の厚さは３００ｎｍ〜５００ｎｍ程度である。続いて、図２８に示されるように、バリア層５６となる金属膜７０８が形成される。この金属膜７０８は、チタンからなる極薄い膜と、金からなる厚さ５ｎｍ〜１５ｎｍ程度の膜とが積層されたものである。この金属膜７０８は、例えばスパッタリングによって形成される。続いて、フォトマスクを用いたパターニング処理およびエッチング処理が金属膜７０７および金属膜７０８に施される。これにより、図２９に示されるように、導電層５４とバリア層５６とが得られる。なお、この工程の後に、樹脂膜７０５のうち陰極コンタクト部５２ｂ以外の部分を覆うように黒色の無反射化層を設けてもよい。この無反射化層は、光反射率が低い層（すなわち光吸収率が高い層）であり、例えば、ＣｒＯ₃、ＭｎＯ₂、Ｍｎ₂Ｏ₃、ＮｉＯ、Ｐｒ₂Ｏ₅などの酸化物や、カーボン粒子を含有する樹脂材料からなる。
【０１５７】
続いて、樹脂膜７０５に対し、導電層５４をマスクとした再露光および現像が施される。この結果、図３０に示されるように、樹脂膜７０５のうち陽極部４９ａの上方に画素部加工部５２ａが設けられる。そして、樹脂膜７０５がベークされることによってバンク形状が固定される。以上の工程によってバンク層５２が得られる。次いで、バンク層５２に対して４弗化メタンを反応ガスとしたプラズマ処理が施されて、その表面に撥液基が導入される。これにより、バンク層５２の表面は撥液性を示すこととなる。一方、第３絶縁層５０や陽極層４９には撥液基が導入されないから、これらの層の表面は親液性を示す。
【０１５８】
次に、図３１に示されるように、バンク層５２の画素開口部５２ａ内にＥＬ層１３が形成される。ＥＬ層１３が高分子系材料によって形成される場合には、まず、例えばＰＥＤＯ（ポリチオフェン）／ＰＳＳまたはＰＡｎｉ（ポリアニン）が正孔注入層として塗布される。次いで、この正孔注入層と重なるように、ポリパラフェニレンビニレン（ＰＰＶ）系、ポリビニルカルバゾール（ＰＶＫ）系、またはポリフルオレイン系などの発光材料を溶剤に溶かした液が塗布される。上述したように、第３絶縁層５０や陽極層４９の表面は親液性を示す一方、バンク層５２の表面は撥液性を示す。したがって、ＥＬ層１３の液は、バンク層５２の画素開口部５２ａ内に効率よく滞留する。なお、ＥＬ層１３が高分子系材料によって形成される場合には、その形成に際して、インクジェット法や印刷、スピンコート法などの簡易な方法が用いられる。一方、ＥＬ層１３が低分子系材料によって形成される場合には、その形成に際して、シャドーマスクを使用した蒸着法または転写法などが利用される。また、バンク層５２の画素開口部５２ａごとに、三原色のいずれかの光を発するＥＬ層１３を形成すれば、カラー表示が可能となる。あるいは、白色光を発するＥＬ層１３の上方にカラーフィルタを形成してもよい。もちろん、単色のみを発光する構成としてもよい。
【０１５９】
次に、図３２に示されるように、バンク層５２およびＥＬ層１３の全面を覆うように陰極層５８が形成される。すなわち、マルチチャンバー方式（クラスターツール方式）の成膜装置により真空中で連続蒸着が施される。この結果、ごく薄いＢａＦやＬｉＦなどのアルカリ金属の弗化膜と、約１０ｎｍ〜２０ｎｍのＣａ膜と、約２ｎｍ〜１５ｎｍのＡｕ膜とが積層された構造を有する陰極層５８が形成される。なお、この陰極層５８の形成は、耐熱性の低い有機材料によってＥＬ層１３が形成された後に行なわれる。したがって、陰極層５８は可能な限り低温な環境にて成膜されることが望ましい。
【０１６０】
この後、図１４に示されたように、平坦化樹脂層１５１とバリア層１５２とを含む封止層１５が形成される。具体的には、まず、アクリル系やビニル系といった樹脂のモノマーまたはオリゴマーが真空中で噴霧され、陰極層５８に対して樹脂によるコーティングが施される。続いて、この樹脂層に対して紫外線が照射される。これによって樹脂層が重合硬化されて、上述した平坦化樹脂層１５１が得られる。次に、Ａｌ₂Ｏ₃やＳｉＯ₂といった金属酸化物の薄膜が各種の成膜法によって平坦化樹脂層１５１の表面に形成されて、バリア層１５２が得られる。この成膜には、真空蒸着法やスパッタリング、またはイオンプレーティング法といった各種の成膜法が用いられる。本実施形態においては、この平坦化樹脂層１５１とバリア層１５２とが複数回にわたって形成される。この結果、図１４に示したように、複数の平坦化樹脂層１５１と複数のバリア層１５２とが交互に積層された封止層１５が得られる。この後、最上層たるバリア層１５２の表面に保護材が貼り付けられる。以上の工程により電気光学装置Ｄが完成する。
【０１６１】
第１の製造方法によれば、以下の効果を得ることができる。
（１）電子部品層３、配線形成層２および有機ＥＬ層１の計３層を順番に積層することによって電気光学装置Ｄが得られるので、製造工程の簡素化および製造コストの低減が図られる。しかも、各層が隙間なく積層された構造であるため、非常に薄型（厚さ１ｍｍ（ミリメートル）程度）で軽量な電気光学装置が得られる。
（２）有機ＥＬ素子１０を駆動する画素回路３７７を含む画素駆動用ＩＣチップ３７は電子部品層３に設けられる一方、有機ＥＬ素子１０は電子部品層３の上方に位置する有機ＥＬ層１に設けられている。したがって、有機ＥＬ素子１０が配置されるべき位置を選定するときに画素回路３７７を配置すべきスペースを考慮する必要がない。すなわち、画素回路３７７による制限を受けることなく開口率を向上させることができる。
（３）電子部品層３と有機ＥＬ層１との間に位置する配線形成層２に各種の配線が一括して形成されるので、これらの配線を電子部品層３または有機ＥＬ層１に含ませた場合と比較して、配線のレイアウト設計の自由度を向上させることができる。
（４）第１絶縁層４１のコンタクトホール４１ａはフォトリソグラフィ技術によって一括して形成され、このコンタクトホール４１ａを埋めるように第１配線層４３が一括して形成される。したがって、ＩＣチップ３０の第１パッドＰ１が縦１６μｍ×横１６μｍ程度の微小なサイズであっても、各第１パッドＰ１と第１配線層４３とは一括して確実に接続される。また、パッドＰの数が多くても配線との接続に要する時間は変わらないから、生産性の向上や配線の高密度化が図られる。
【０１６２】
［第２の製造方法による積層構造］
次に、図３３を参照して、第２の製造方法によって得られる電気光学装置Ｄの積層構造を説明する。同図に示す各部のうち第１の製造方法に係る電気光学装置Ｄと同様の部分には図１４の各部と共通の符号が付されている。電気光学装置Ｄの平面的な構成は図１６に示された通りである。図３３に示された電気光学装置Ｄは、電子部品層３の構造を除いて、図１４に示された電気光学装置Ｄと同様の構成を有する。
【０１６３】
図３３に示されるように、この電気光学装置Ｄの電子部品層３は、充填層３０５、遮光層３０６、下地層３０７およびＩＣチップ（ここでは画素駆動用ＩＣチップ３７）を含む。このうち充填層３０５は、各ＩＣチップ３０の間隙を埋めるように、支持基板６の全面にわたって設けられる。充填層３０５は、高い放熱性を有する材料によって形成される。これにより、電気光学装置Ｄ全体の熱的な均一性が高められ、熱に起因した不具合の発生を抑えることができる。また、充填層３０５は、線膨張係数がＩＣチップ３０と近似する材料によって形成される。したがって、充填層３０５とＩＣチップ３０との線膨張係数の相違に起因した熱応力の発生が抑えられる。具体的には、充填層３０５は、シリカフィラーを混入した耐熱性の樹脂材料、低融点ガラス、酸化物、または銅などの金属からなる。
【０１６４】
遮光層３０６は、ＩＣチップ３０が配置される領域を含む支持基板６の全面を覆うように充填層３０５の面上に設けられる。この遮光層３０６は、支持基板６側から入射してＩＣチップ３０に向かう光を遮るための層であり、例えばアルミニウムや銅などの金属からなる。この遮光層３０６により、光の照射に起因したＩＣチップ３０の誤動作が防止される。なお、充填層３０６が遮光性の導電材料からなる場合には、この遮光層３０６は省略され得る。
【０１６５】
一方、下地層３０７は、支持基板６の全面を覆うように遮光層３０６の面上に設けられる。この下地層３０７は、配線形成層２を形成するための下地となる層であり、例えば酸化シリコンからなる。この下地層３０７により、充填層３０５の変形に伴なって発生した応力が緩和される。各ＩＣチップ３０は、サブストレート面を支持基板６に向けた態勢で下地層３０７の面上に配置される。支持基板６または充填層３０５からＩＣチップ３０に対する不純物の侵入は下地層３０７によって防止される。また、下地層３０７は、配線形成層２に含まれる配線と遮光層４２とを電気的に絶縁させる役割も担っている。
【０１６６】
［第２の製造方法］
次に、図３３に示された電気光学装置Ｄの製造方法を説明する。
まず、図３４に示されるように、基板７１０の全面にわたって光剥離層７１２が形成される。この基板７１０は、光透過性を有する板状の部材であり、例えばガラスなどからなる。一方、光剥離層７１２は、例えばプラズマＣＶＤ法によってアモルファスシリコンが堆積されることにより得られる。
【０１６７】
続いて、図３５に示されるように、この光剥離層７１２の表面に金属層７１４が形成される。この金属層７１４は、例えばスパッタリングなどの方法によってアルミニウムが堆積されることにより得られる。この後、金属層７１４に対して、フォトマスクを用いたパターニング処理およびエッチング処理が施される。これにより、各ＩＣチップ３０の位置を調整するためのアライメントマークが形成される。
【０１６８】
次に、図３５に示されるように、光剥離層７１２を覆うように樹脂膜７１６が形成される。この樹脂膜７１６は、後の工程において第１絶縁層４１となる層であり、耐熱性の有機材料からなる。樹脂膜７１６は、スピンコートや塗布などの方法によって形成される。この段階において、樹脂膜７１６は半重合状態にあり、接着性を有する。樹脂膜７１６の厚さは０．１μｍ〜５μｍ程度である。
【０１６９】
次に、図３６に示されるように、樹脂膜７１６の所定の位置に各ＩＣチップ３０が配置される。このとき、各ＩＣチップ３０は、パッド形成面を基板７１０側に向けた態勢で樹脂膜７１６の面上に配置される。したがって、この後の工程におけるパッドＰの損傷が防止される。また、各ＩＣチップ３０と基板７１０との相対的な位置関係は、金属層７１４のアライメントマークを観察することによって調整される。このＩＣチップ３０の配置には、マウント精度が±５μｍ以内の高精度ベアチップマウンタが用いられる。すべてのＩＣチップ３０が配置された後、樹脂膜７１６をベークして完全に重合させる。これにより、樹脂膜７１６と各ＩＣチップ３０との接着性が向上する。
【０１７０】
次に、図３７に示されるように、ＩＣチップ３０が配置された基板７１０の全面を覆う下地層３０７が形成される。この下地層３０７は、例えばプラズマＣＶＤ法によってＳｉＯ₂が堆積されることにより得られる。下地層３０７の厚さは１００ｎｍ〜５００ｎｍ程度である。続いて、図３７に示されるように、下地層３０７の全面を覆う遮光層３０６が形成される。この遮光層３０６は、例えば銅やアルミニウムなどの金属がスパッタリングによって堆積されることにより得られる。
【０１７１】
さらに、図３８に示されるように、各ＩＣチップ３０の間隙を埋めるように硬質樹脂が充填される。この硬質樹脂は、例えばシリカフィラーを混入した耐熱性の樹脂材料や低融点ガラスである。続いて、この硬質樹脂を介して、ＩＣチップ３０のサブストレート面に支持基板６が貼り付けられる。このとき、ＩＣチップ３０は、支持基板６と基板７１０との間隔を調整するためのスペーサとして用いられる。この後、加熱により硬質樹脂を固化させることによって充填層３０５が得られる。
【０１７２】
次に、図３８に示されるように、紫外光であるエキシマレーザ光Ｒが基板７１０側から照射される。これにより光剥離層７１２が爆裂する。すなわち、光剥離層７１２に含まれる水素がガス化し、この層に亀裂が生じる。この状態で、光剥離層７１２を介して基板７１０が剥離される。続いて、エッチング液によって金属層７１４および光剥離層７１２が除去される。このエッチング液は、金属層７１４および光剥離層７１２を溶解させる一方、樹脂膜７１６には何らの影響も与えない液体である。
【０１７３】
この後、図３９に示されるように、ＩＣチップ３０の配置された面が上方に向くように支持基板６の上下を反転させる。これにより、図３３に示された電気光学装置Ｄの電子部品層３が形成される。この製造方法によって得られた電子部品層３においては、各ＩＣチップ３０のパッド形成面と下地層３０７の表面とがほぼ同一の面内に位置する。この後、パターニング処理およびエッチング処理が樹脂膜７１６に施されて、第１絶縁層４１が得られる。以後の製造工程は、図２０から図３２に示された第１の製造方法と同様である。
【０１７４】
第２の製造方法によれば以下の効果が得られる、
（１）各ＩＣチップ３０の間隙が充填層３０５によって埋められるので、各ＩＣチップ３０の表面に合わせて充填層３０５を平坦化する必要がない。したがって、製造工程の簡素化が図られる。しかも、第１の製造方法と比較して、ＩＣチップ３０を薄くする必要がないから、各ＩＣチップ３０の取り扱いが容易となる。したがって、製造工程中にＩＣチップ３０の不良が発生する可能性を低減することができる。
（２）各ＩＣチップ３０のパッドＰを基板７１０に向けた状態で下地層３０７や充填層３０５が形成されるので、これらの層の形成に際してパッドＰが損傷することは回避される。したがって、各ＩＣチップ３０と第１配線層４３との電気的な接続不良が防止される。この結果、電気光学装置Ｄの特性が高い水準に維持され、しかも歩留まりを向上させることができる。
（３）各ＩＣチップ３０は下地層３０７や充填層３０５によって固定されるので、各ＩＣチップ３０を基板７１０上に密着させたうえで固定する必要がない。すなわち、各ＩＣチップ３０を単に配置するだけで済むので、各ＩＣチップ３０のマウントに要する時間が短縮される。
（４）パッドＰが露出した電子部品層３に配線形成層２が積層されるので、例えばＩＣチップ３０のパッドＰと配線形成層２の配線とをフォトグラフィ技術によって一括して接続させることができる。したがって、各ＩＣチップ３０のパッドＰと配線とを接続するためのバンプなどを設ける必要はない。この結果、製造工程の簡素化や製造時間の短縮化が図られる。
（５）第１絶縁層４１となる樹脂膜７１６が各ＩＣチップ３０を接着するための層として用いられるから、絶縁層４１とは別個に接着層を設ける方法と比較して製造工程が簡素化される。ただし、第１絶縁層４１と別個に接着層を設ける方法も採用され得る。すなわち、図３５中の樹脂膜７１６に代えて、各ＩＣチップを接着するための接着層を設け、基板７１０の剥離後にこの接着層を除去する方法も採用され得る。この場合には、接着層の除去後に第１絶縁層４１が形成される。
【０１７５】
ところで、高位側または低位側の電源電位が印加される電源線は第１配線層４３および第２配線層４７が形成される工程とは別個の工程にて形成され得る。例えば、以下に示すように、第２の製造方法のうち各ＩＣチップ３０が配置される工程の直前に電源線の形成工程が実行され得る。
【０１７６】
まず、図３６に示されたように各ＩＣチップ３０が配置される前に、樹脂膜７１６の面上に電源線３０９が形成される。図４０においては、後の工程において樹脂膜７１６上に配置される各ＩＣチップ３０の外形が破線で示されている。電源線３０９は、各ＩＣチップ３０が配置されるべき領域以外の領域のうち金属層７１４のアライメントマークと重ならない位置に形成される。
【０１７７】
具体的には、まず、アルミニウムや銅といった導電性材料からなる導電層が樹脂膜７１６の面上に形成される。この導電層は、例えば無電解メッキ、スパッタリングまたはインクジェット技術によって形成され得る。次に、この導電層に対してパターニング処理およびエッチング処理が施されて、図４０に示された電源線３０９が得られる。この後、図３６に示された工程と同様に各ＩＣチップ３０が樹脂膜７１６の面上に配置され、次いで、電源線３０９およびＩＣチップ３０を覆うように遮光層３０６および下地層３０７が形成される。これ以降の工程は上述した通りである。なお、他の例において、電源線３０９が形成される工程は、各ＩＣチップ３０が樹脂膜７１６の面上に配置された直後に実行され得る。なお、上述した第１の製造方法や以下に示す第３の製造方法においても、同様の手順により電源線３０９が形成され得る。
【０１７８】
図４１は、この製造方法によって得られる電気光学装置Ｄの積層構造を示す図である。同図に示されるように、この電気光学装置Ｄにおいては、電源線３０９が下地層３０７と第１絶縁層４１との間に位置する。この電源線３０９は、第１絶縁層４１に設けられたコンタクトホール４１ａを介して第１配線層４３に接続される。
【０１７９】
［第３の製造方法による積層構造］
次に、図４２を参照して、第３の製造方法によって得られる電気光学装置Ｄの積層構造を説明する。同図に示す各部のうち第１の製造方法に係る電気光学装置Ｄと同様の部分には図１４の各部と共通の符号が付されている。電気光学装置Ｄの平面的な構成は図１６に示された通りである。
【０１８０】
図４２に示されるように、第３の製造方法によって得られる電気光学装置Ｄにおいては、ＩＣチップ３０のパッドＰにバンプ（突起電極）３０８が形成されている。このバンプ３０８は、例えばインジウム（Ｉｎ）または金（Ａｕ）などの金属からなる。バンプ３０８はバンプ４２に接続されている。このバンプ４２は、第１絶縁層４１に開口するコンタクトホール４１ａを介して第１配線層４３に接続されている。バンプ４２は、バンプ３０８と同様に、例えばインジウムや金などの金属からなる。
【０１８１】
［第３の製造方法］
次に、図４２に示された電気光学装置Ｄの製造方法を説明する。
まず、図４３に示されるように、基板７２０の全面を覆うように絶縁層７２２が形成される。この基板７２０は、光透過性を有する板状の部材であり、例えばガラスなどからなる。一方、絶縁層７２２は、例えばプラズマＣＶＤ法によってＳｉＯ₂が堆積されることによって得られる。さらに、この絶縁層７２２の平坦度が不十分である場合にはＣＭＰ法によって平坦化される。続いて、図４３に示されるように、絶縁層７２２の全面にわたって光剥離層７２４が形成される。この光剥離層７２４は、例えばプラズマＣＶＤ法によってアモルファスシリコンが堆積されることにより得られる。
【０１８２】
次に、図４４に示されるように、光剥離層７２４の全面にわたって絶縁膜７２６が形成される。この絶縁膜７２６は、プラズマＣＶＤ法によってＳｉＯ₂が堆積されることにより得られる。絶縁膜７２６は、図４２に示した第３絶縁層５０となる層である。この後、図４４に示されるように、陽極層４９となる導電膜７２８が絶縁膜７２６の面上に形成される。この導電膜７２８は、例えばＩＴＯなど仕事関数の大きい導電材料がスパッタリングによって堆積されることにより得られる。さらに、図４４に示されるように、第２配線層４７となる金属膜７３０が導電膜７２８を覆うように形成される。この金属膜７３０は、チタンなどからなる層の表面にアルミニウムなどからなる層が積層されることによって得られる。金属膜７３０の形成には、例えばスパッタリングが用いられる。次いで、図４５に示されるように、フォトマスクを用いたパターニング処理およびエッチング処理が導電膜７２８および金属膜７３０に施されて、図４２に示した陽極層４９および第２配線層４７が得られる。
【０１８３】
次に、図４６に示されるように第２絶縁層４５が形成される。この第２絶縁層４５は、ＳｉＯ₂などからなる絶縁層が陽極層４９および第２配線層４７を覆うように形成された後に、フォトマスクを用いたパターニング処理およびエッチング処理が施されることによって得られる。続いて、図４７に示されるように第１配線層４３が形成される。この第１配線層４３は、スパッタリングによって形成されたアルミニウムなどの金属層に対してパターニング処理およびエッチング処理が施されることによって得られる。
【０１８４】
この後、図４８に示されるように、第１絶縁層４１が形成される。すなわち、まず、ＳｉＯ₂などの絶縁膜が第１配線層４３を覆うように形成される。そして、この絶縁膜のうちＩＣチップ３０のパッドＰと対向すべき部分がパターニング処理およびエッチング処理によって除去されて第１絶縁層４１が得られる。続いて、図４９に示されるように、第１配線層４３のうちＩＣチップのバンプ３０８と対向すべき部分にバンプ４２が形成される。このバンプ４２は、例えばリフトオフ法によって０．５μｍから５μｍ程度の厚さに形成される。バンプ４２は、インジウムや金などの金属からなる。バンプ４２がインジウムによって形成される場合には、その表面が金などの金属によって覆われる。これにより、バンプ４２の酸化が防止される。
【０１８５】
一方、各ＩＣチップ３０のパッドＰにバンプ３０８が形成される。このバンプ３０８は、インジウムや金などの金属からなる。バンプ３０８の厚さは２μｍ〜１０μｍ程度である。この後、図５０に示されるように、各ＩＣチップ３０が、そのバンプ３０８を第１配線層４３上のバンプ４２に対向させた状態で第１絶縁層４１上に配置される。各ＩＣチップの配置には、マウント精度が±５μｍ以内である高精度ベアチップマウンタが用いられる。続いて、バンプ４２およびバンプ３０８が瞬間的に加熱される。これにより、バンプ４２とバンプ３０８とが接合する。
【０１８６】
次に、図５１に示されるように、各ＩＣチップ３０の間隙を埋めるように樹脂材料が充填される。この樹脂材料は、カーボン粒子が含有されており遮光性を有する。この後、図５１に示されるように、ＩＣチップ３０のサブストレート面に支持基板６が貼り付けられる。さらに、ＩＣチップ３０間に充填された樹脂材料が硬化されて充填層３０５が得られる。
【０１８７】
続いて、図５１に示されるように、紫外光であるエキシマレーザ光Ｒが基板７２０側から照射される。これにより光剥離層７２４が爆裂し、図５２に示されるように基板７２０が光剥離層７２４を介して剥離される。さらに、絶縁膜７２６上に残っているアモルファスシリコンがエッチング処理によって除去される。
【０１８８】
この後、フォトマスクを用いたパターニング処理およびエッチング処理が絶縁膜７２６に施され、図４２に示された第３絶縁層５０が得られる。この後の製造工程は、図２６から図３２に示された第１の製造方法と同様である。
【０１８９】
第３の製造方法によれば、以下の効果が得られる。
上述した第１および第２の製造方法のように電子部品層３や各配線層および各絶縁層が形成された後に陽極層４９が形成されると、これらの層の段差によって陽極層４９表面の平坦度が低下する可能性がある。これに対し、第３の製造方法によれば、陽極層４９となる導電膜７２８が他の要素よりも先に平坦な基板７２０上に形成されるので、陽極層４９の表面の平坦度が極めて高い水準に維持される。これにより、有機ＥＬ素子１０の厚さの均一性が保たれるから、発光輝度が表示面の全域にわたって均一となる。なお、第３の製造方法は、能動素子を含むＩＣチップ３０が電気光学装置Ｄに用いられる場合のほか、低温ポリシリコンなどによって形成された能動素子が電気光学装置Ｄに用いられる場合にも同様に適用され得る。
【０１９０】
＜Ｃ：電子機器＞
次に、本発明に係る電子機器について説明する。
［パーソナルコンピュータ］
図５３は、本発明に係る電子機器の一例たるパーソナルコンピュータの構成を示す斜視図である。同図に示されるように、パーソナルコンピュータ８１は、キーボード８１１を備えた本体部８１２と、上述した電気光学装置Ｄを備えた表示部８１４とを備えている。
【０１９１】
この構成においては、画像の表示に関わる各種の機能を備えたＩＣチップが電子部品層３に含められ得る。この種のＩＣチップとしては、例えば、表示バッファメモリやＣＰＵを備えたＩＣチップ、あるいはＭＰＥＧ（Motion Picture Experts Group）やＭＰ３（MPEG Audio Layer-3）などに準拠したデータ伸長機能を備えたＩＣチップなどがある。また、電気光学装置Ｄの表示面がタッチパネルとして用いられる場合には、その入力に関わる機能を備えたＩＣチップが電子部品層３に含められ得る。
【０１９２】
［電子書籍］
次に、図５４は、本発明に係る電子機器の一例たる電子書籍の構成を示す斜視図である。同図に示されるように、電子書籍８３は、本体部８３０と第１の表示部８３１と第２の表示部８３２とを有する。このうち本体部８３０は、利用者による操作を受け付けるキーボードを備える。第１の表示部８３１は、上述した電気光学装置Ｄ、すなわち有機ＥＬ素子１０の発光によって画像を表示する電気光学装置Ｄを備える。一方、第２の表示部８３２は、複数の画素によって画像を表示する電気光学装置Ｄ’を備えている。ただし、第２の表示部８３２の画素自体は発光しない。具体的には、電気泳動ディスプレイ、反射型ＬＣＤ（Liquid Crystal Display）、トナーディスプレイ、ツイストボールディスプレイなどの非発光型ディスプレイが第２の表示部８３２の電気光学装置Ｄ’として用いられる。
【０１９３】
第１の表示部８３１は、本体部８３０の周縁にヒンジを介して取り付けられている。したがって、第１の表示部８３１は、本体部８３０の周縁を軸として回転し得る。一方、第２の表示部８３２は、第１の表示部８３１のうち本体部８３０とは反対側の周縁にヒンジを介して取り付けられている。したがって、第２の表示部８３２は、第１の表示部８３１の周縁を軸として回転し得る。
【０１９４】
この構成のもと、有機ＥＬ素子１０を発光させることによって第１の表示部８３１による表示が行なわれる。一方、第２の表示部８３２による表示がなされる場合には、第１の表示部８３１の有機ＥＬ素子１０がほぼ同一の輝度にて発光する。第１の表示部８３１から発せられた光は、第２の表示部８３２の表示面にて反射した後に観察者によって観察される。すなわち、第１の表示部８３１は、それ自体が表示装置として機能するだけでなく、第２の表示部８３２によって画像が表示されるときの照明装置（いわゆるフロントライト）としても機能する。この構成によれば、第２の表示部８３２が非発光型ディスプレイであるにも拘わらず、その表示の明るさを確保するための照明装置を独立に設ける必要がない。この結果、第１の表示部８３１と第２の表示部８３２の厚さの合計を約２ｍｍ以下とすることが可能となり、紙を用いた書籍よりも薄く軽量であり、なおかつ高機能な電子書籍が実現される。
【０１９５】
なお、本発明が適用され得る電子機器は、図５３および図５４に示した機器に限られない。すなわち、この他にも、携帯電話機、ゲーム機、電子ペーパー、ビデオカメラ、デジタルスチルカメラ、カーナビゲーション装置、カーステレオ、運転操作パネル、プリンタ、スキャナ、テレビ、ビデオプレーヤ、ページャ、電子手帳、電卓、ワードプロセッサなど、画像を表示する機能を備えた各種の機器に本発明が適用され得る。
【０１９６】
＜Ｄ：変形例＞
以上に示された形態はあくまでも例示であり、これらの形態に対しては種々の変形が加えられ得る。変形の一例は以下の通りである。
【０１９７】
（１）画素駆動用ＩＣチップ３７、走査用ＩＣチップ３３、カラムデータ変換用ＩＣチップ３５および制御用ＩＣチップ３１がひとつの支持基板６上に配置された構成を例示したが、走査用ＩＣチップ３３、カラムデータ変換用ＩＣチップ３５および制御用ＩＣチップ３１の一部または全部が他の基板に配置された構成としてもよい。また、走査用ＩＣチップ３３、カラムデータ変換用ＩＣチップ３５および制御用ＩＣチップ３１の一部または全部がひとつのＩＣチップとして構成されていてもよい。
【０１９８】
（２）電子機器の一例たるパーソナルコンピュータについて示したように、本発明を各種の電子機器に適用することにより、システム化および集積化された素子基板やパッケージが実現される。すなわち、この素子基板においては、各種の能動素子や受動素子を有する電子部品層が、各電子部品の接続端子に接続された配線を有する配線形成層によって封止される。電子部品層に含まれる能動素子の一例としては、各種の機能を実現するためのＩＣチップ（ＣＭＯＳ型やバイポーラ型）、メモリまたは化合物半導体といった各種の部品がある。一方、電子部品層に含まれる受動素子の一例としては、抵抗、コンデンサまたはインダクタンスといった各種のチップ部品がある。この素子基板によれば、種々の電子部品がシステム化および集積化されているので、電子機器の小型化、軽量化および高性能化が図られる。
【０１９９】
（３）ＥＬ素子を用いた装置以外の電気光学装置にも本発明は適用され得る。すなわち、電気的作用を光学的作用に変換する電気光学素子を備えた装置であれば本発明は適用される。この種の電気光学装置としては、液晶を用いた液晶表示装置、着色された液体と当該液体に分散された白色の粒子とを含むマイクロカプセルを用いた電気泳動表示装置、極性が相違する領域ごとに異なる色に塗り分けられたツイストボールを用いたツイストボールディスプレイ、黒色トナーを用いたトナーディスプレイ、蛍光体を用いたフィールドエミッションディスプレイ、ＬＥＤ（Light Emitting Diode）を用いたＬＥＤディスプレイ、ヘリウムやネオンなどの高圧ガスを用いたプラズマディスプレイパネル（ＰＤＰ）などがある。
【０２００】
また、本発明に係る電気光学装置は画像を表示するための装置に限られない。例えば、有機ＥＬ、ＬＥＤまたはフィールドエミッション素子（ＦＥＤ）を用いた画像形成装置や、電子写真装置の光学エンジン部分にも本発明が適用され得る。この種の装置においては、画像データに応じた光が感光ドラムなどの感光体に照射され、これにより形成された潜像にトナーが吸着される。そして、このトナーが用紙などの記録材に転写される。本発明に係る電気光学装置は、画像データに応じた光を感光体に照射するための装置にも適用され得る。すなわち、この場合の電気光学装置は、各々が感光体に光を照射する発光素子（電気光学素子）と、各発光素子を個別に駆動する駆動回路とを備える。より望ましい態様において、Ａ４サイズやＡ３サイズといった各種の記録材の幅に合わせてライン露光が可能な構成が採用される。本発明に係る電気光学装置によれば、高性能で薄型の印刷装置や複合機が実現され得る。
【０２０１】
さらに、照射光量に応じた電流または電圧を出力するＣＣＤ（Charge Coupled Device）などの電気光学素子を用いた電気光学装置にも本発明は適用され得る。この電気光学装置は、例えばデジタルカメラにおける光センサアレイ装置（撮像装置）として使用される。この種の光センサアレイ装置は、上記実施形態に係る電気光学装置Ｄの有機ＥＬ素子１０に代えてＣＣＤを設けるとともに、ＣＣＤから出力されたアナログ信号をデジタル信号に変換するＡ／Ｄ変換回路をＤ／Ａ変換回路３５６の代わりに設けることによって実現される。また、他の態様においては、表示装置として用いられる電気光学装置と光センサアレイ装置として用いられる電気光学装置とが一体に組み合わされる。この装置によれば、光センサアレイ装置によって検出された周囲の明るさに応じて、表示装置による発光輝度が自動的に調整され得る。
【０２０２】
また、電気光学素子以外の素子を備えた装置にも本発明は適用され得る。すなわち、各々が平面内の異なる位置に配置された（例えばマトリクス状に配置された）複数の被駆動素子と、各被駆動素子を駆動するための単位回路とを備えた素子駆動装置にも本発明は適用され得る。例えば、本発明に係る電気光学装置の電気光学素子（例えば上述した光センサアレイのＣＣＤ）に代えて、圧力や静電気を検出する素子を被駆動素子として用いれば、利用者による操作を検出する装置が実現される。この素子駆動装置は、各種の電子機器において、例えばタッチパネルや薄型キーボードなどの入力装置として利用され得る。
【０２０３】
【発明の効果】
以上に説明したように、本発明によれば、電気光学素子などの被駆動素子を駆動する回路において能動素子の特性のバラツキが抑制される。
【図面の簡単な説明】
【図１】 本発明の実施形態に係る電気光学装置の構成を示す斜視図である。
【図２】 電子部品層の構成を示す平面図である。
【図３】 画素駆動用ＩＣチップと有機ＥＬ素子との対応関係を示す図である。
【図４】 画素駆動用ＩＣチップの構成を示すブロック図である。
【図５】 走査用ＩＣチップと画素駆動用ＩＣチップとの関係を示すブロック図である。
【図６】 走査用ＩＣチップの動作を説明するためのタイミングチャートである。
【図７】 画素回路の構成を示す回路図である。
【図８】 画素回路の走査を説明するためのタイミングチャートである。
【図９】 カラムデータ変換用ＩＣチップの構成を示すブロック図である。
【図１０】 基準電流供給回路の構成を示す回路図である。
【図１１】 設定期間における動作を示すタイミングチャートである。
【図１２】 Ｄ／Ａ変換回路の構成を示すブロック図である。
【図１３】 Ｄ／Ａ変換部の構成を示す回路図である。
【図１４】 第１の製造方法によって得られる電気光学装置の構成を示す断面図である。
【図１５】 画素駆動用ＩＣチップのパッド形成面の構成を示す図である。
【図１６】 電気光学装置の構成を示す平面図である。
【図１７】 第１の製造方法のうち下地層およびメタル層が形成される工程を示す図である。
【図１８】 同方法のうちＩＣチップが配置される工程を示す図である。
【図１９】 同方法のうち充填層が形成される工程を示す図である。
【図２０】 同方法のうち第１絶縁層が形成される工程を示す図である。
【図２１】 同方法のうち第１配線層が形成される工程を示す図である。
【図２２】 同方法のうち第２絶縁層が形成される工程を示す図である。
【図２３】 同方法のうち金属膜および陽極材料膜が形成される工程を示す図である。
【図２４】 同方法のうち第２配線層および陽極層が形成される工程を示す図である。
【図２５】 同方法のうち第３絶縁層が形成される工程を示す図である。
【図２６】 同方法のうち樹脂層が形成される工程を示す図である。
【図２７】 同方法のうち陽極層の一部が除去される工程を示す図である。
【図２８】 同方法のうち導電層およびバリア層が形成される工程を示す図である。
【図２９】 同方法のうち導電層およびバリア層が形成される工程を示す図である。
【図３０】 同方法のうちバンク層が形成される工程を示す図である。
【図３１】 同方法のうちＥＬ層が形成される工程を示す図である。
【図３２】 同方法のうち陰極層が形成される工程を示す図である。
【図３３】 第２の製造方法によって得られる電気光学装置の構成を示す断面図である。
【図３４】 同方法のうち基板上に光剥離層が形成される工程を示す図である。
【図３５】 同方法のうち金属層および接着層が形成される工程を示す図である。
【図３６】 同方法のうちＩＣチップが配置される工程を示す図である。
【図３７】 同方法のうち下地層および遮光層が形成される工程を示す図である。
【図３８】 同方法のうち支持基板が貼り付けられる工程を示す図である。
【図３９】 同方法において基板が剥離された状態を示す図である。
【図４０】 同方法の他の例のうち電源線が形成される工程を示す図である。
【図４１】 同方法の他の例によって得られる電気光学装置の構成を示す断面図である。
【図４２】 第３の製造方法によって得られる電気光学装置の構成を示す断面図である。
【図４３】 同方法のうち光剥離層が形成される工程を示す図である。
【図４４】 同方法のうち絶縁層および導電層が形成される工程を示す図である。
【図４５】 同方法のうち第２配線層および陽極層が形成される工程を示す図である。
【図４６】 同方法のうち第２絶縁層が形成される工程を示す図である。
【図４７】 同方法のうち第１配線層が形成される工程を示す図である。
【図４８】 同方法のうち第１絶縁層が形成される工程を示す図である。
【図４９】 同方法のうちバンプが形成される工程を示す図である。
【図５０】 同方法のうちＩＣチップが配置される工程を示す図である。
【図５１】 同方法のうち支持基板が貼り付けられる工程を示す図である。
【図５２】 同方法において基板が剥離された状態を示す図である。
【図５３】 電子機器の一例たるパーソナルコンピュータの構成を示す斜視図である。
【図５４】 電子機器の一例たる電子書籍の構成を示す斜視図である。
【符号の説明】
Ｄ……電気光学装置、１……有機ＥＬ層（素子層）、１０……有機ＥＬ素子（電気光学素子、被駆動素子）、１３……ＥＬ層、１５……封止層、２……配線形成層、３……電子部品層、３０……ＩＣチップ、３１……制御用ＩＣチップ、３３……走査用ＩＣチップ（選択用ＩＣチップ）、３５……カラムデータ変換用ＩＣチップ（データ供給用ＩＣチップ）、３７……画素駆動用ＩＣチップ（素子駆動用ＩＣチップ）、３７１……画素デコーダ、３７４……画素カウンタ、３７７……画素回路（単位回路）、Ｃ０……キャパシタ、３０１，３０７……下地層、３０２……メタル層、３０２ａ……マウント部、３０２ｂ……アライメントマーク、３０４，３０５……充填層、３０６……遮光層、４２，３０８……バンプ、６……支持基板、４１……第１絶縁層、４３……第１配線層、４５……第２絶縁層、４７……第２配線層、４９……陽極層、５０……第３絶縁層、５２……バンク層、５４……導電層、５６……バリア層、５８……陰極層、７０１，７０７，７０８，７３０……金属膜、７０２……陽極材料膜、７０５……樹脂膜、７１０，７２０……基板、７１２，７２４……光剥離層、７１６……樹脂膜、７２６……絶縁膜、Ｐ１……第１パッド（第１の接続端子）、Ｐ２……第２パッド（第２の接続端子）、ＹＬk……走査制御線群、ＬＸＤ……データ制御線。

Claims (6)

1. 第１電極層と、発光層と、第２電極層とを含み、マトリクス状に配置された複数の電気光学素子を備えた電気光学装置であって、
   基板上に形成され、第１配線層および第２配線層を介して前記電気光学素子を駆動する単位回路と、
   前記第２配線層を介して前記第１電極層に接続され、前記第１電極層に電流あるいは電圧を供給する第１電源線と、
   前記第２配線層を介して前記第２電極層に接続され、前記第２電極層に電流あるいは電圧を供給する第２電源線と、
   を含み、
   前記第１配線層は、前記単位回路を覆うように形成された第１絶縁層上に形成され、前記第１電源線と第２電源線とを含み、
   前記第２配線層は、前記第１絶縁層を覆うように形成された第２絶縁層上に形成され、
   前記第１電極層は、前記第２配線層上に形成され、
   前記第２電極層は、前記第１電極層上に設けられた前記発光層上に設けられ、
   前記第２配線層の一部は、前記第２絶縁層に形成されたコンタクトホールを介して、前記第１配線層の一部と電気的に接続されており、
   前記電気光学素子の配置平面上における各電気光学素子の外周部において、前記第１電極層及び前記第２電極層のうちいずれか一方と、前記第１配線層及び前記第２配線層のうちいずれか一方との電気的接続部が設けられていることを特徴とする電気光学装置。
2. 前記電気的接続部は、前記電気光学素子の配置平面上における各電気光学素子の外周コーナー部に設けられていることを特徴とする請求項１に記載の電気光学装置。
3. 前記電気的接続部は、前記マトリクス状に配置された複数の電気光学素子の間隙に設けられ、前記複数の電気光学素子の配置に対応してマトリクス状に並ぶことを特徴とする請求項１に記載の電気光学装置。
4. 前記電気的接続部の導電配線は、前記第１電極層及び前記第２電極層のうちいずれか一方より低抵抗の金属層と前記金属層の酸化を防止するバリア層とからなることを特徴とする請求項１に記載の電気光学装置。
5. 前記第２電極層は透光性を有することを特徴とする請求項１に記載の電気光学装置。
6. 請求項１乃至５のいずれかに記載の電気光学装置を備えた電子機器。

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