JP2021015954A - 薄膜トランジスタ基板 - Google Patents

Abstract

【課題】様々な酸化物半導体材料から選択した、異なる特性の酸化物半導体の酸化物半導体ＴＦＴを、同一基板上に適切に形成する。【解決手段】薄膜トランジスタ基板は、絶縁基板と、第１絶縁層と、第１酸化物半導体膜を含む第１薄膜トランジスタと、第１絶縁層より上層である第２絶縁層と、第１酸化物半導体膜と組成が異なる第２酸化物半導体膜を含む第２薄膜トランジスタと、を含む。第１酸化物半導体膜の少なくとも一部は、第１絶縁層上に接して形成されている。第１絶縁層は、第１酸化物半導体膜が接触している第１酸化物半導体膜より下の絶縁層において最も上の絶縁層である。第２酸化物半導体膜の少なくとも一部は、第２絶縁膜上に接して形成されている。第２絶縁層は、第２酸化物半導体膜が接触している第２酸化物半導体膜より下の絶縁層において最も上の絶縁層である。【選択図】図２

Description

本開示は、薄膜トランジスタ基板に関する。

液晶表示パネルやＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ−Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）表示装置等の表示装置及びその他の装置において、ＩＧＺＯ（Ｉｎｄｉｕｍ−Ｇａｌｉｕｍ−Ｚｉｎｃ−Ｏｘｉｄｅ）などの酸化物半導体薄膜トランジスタ（ＴＦＴ）が利用されている。酸化物半導体ＴＦＴは、リーク電流が少ないため、装置の消費電力を低減することができる。一方、酸化物半導体ＴＦＴは、低温ポリシリコンＴＦＴと比較して移動度が低い。そのため、例えば、特許文献１は、移動度が異なる酸化物半導体ＴＦＴを使用することで、消費電力の低減と狭額縁化とを両立する表示装置を開示している。

米国特許出願公開第２０１７／０１８４８９３号

表示装置及びその他の装置において、消費電力の低減、回路サイズの縮小、信頼性の改善等、一つの装置対する様々な要求が存在する。酸化物半導体ＴＦＴが、このような異なる要求を満たすためには、異なる特性（材料）の酸化物半導体膜を含む酸化物半導体ＴＦＴを、同一基板上に形成することが必要となる。また、様々な要求に適切に応えるために、多くの酸化物半導体材料から酸化物半導体ＴＦＴに使用する酸化物半導体材料を選択できることが重要である。

本開示の一態様に係る薄膜トランジスタ基板は、絶縁基板と前記絶縁基板上に形成された、第１絶縁層と、前記絶縁基板上に形成され、第１酸化物半導体膜を含む、第１薄膜トランジスタと、前記絶縁基板上に形成され、前記第１絶縁層より上層である第２絶縁層と、前記絶縁基板上に形成され、前記第１酸化物半導体膜と組成が異なる第２酸化物半導体膜を含む、第２薄膜トランジスタと、を含む。前記第１酸化物半導体膜の少なくとも一部は、前記第１絶縁層上に接して形成されている。前記第１絶縁層は、前記第１酸化物半導体膜が接触している前記第１酸化物半導体膜より下の絶縁層において最も上の絶縁層である。前記第２酸化物半導体膜の少なくとも一部は、前記第２絶縁膜上に接して形成されている。前記第２絶縁層は、前記第２酸化物半導体膜が接触している前記第２酸化物半導体膜より下の絶縁層において最も上の絶縁層である。

本開示の一態様に係る薄膜トランジスタ基板の製造方法は、絶縁基板上に第１絶縁層を形成し、前記第１絶縁層を形成した後に、第１薄膜トランジスタのチャネル領域を含む第１酸化物半導体層を形成し、前記第１酸化物半導体層を覆うように第２絶縁層を形成し、前記第２絶縁層が前記第１酸化物半導体層を覆う状態において、第２薄膜トランジスタのチャネル領域を含む第２酸化物半導体層を形成する、ことを含む。

本開示の一態様によれば、様々な酸化物半導体材料から選択した、異なる特性の酸化物半導体の酸化物半導体ＴＦＴを、同一基板上に適切に形成できる。

液晶表示装置の構成例を模式的に示す。 液晶表示装置のＴＦＴ基板の断面構成例を模式的に示す。 図２に示すＴＦＴ基板の製造方法のステップを示す。 図２に示すＴＦＴ基板の製造方法のステップを示す。 図２に示すＴＦＴ基板の製造方法のステップを示す。 図２に示すＴＦＴ基板の製造方法のステップを示す。 図２に示すＴＦＴ基板の製造方法のステップを示す。 図２に示すＴＦＴ基板の製造方法のステップを示す。 図２に示すＴＦＴ基板の製造方法のステップを示す。 図２に示すＴＦＴ基板の製造方法のステップを示す。 液晶表示装置のＴＦＴ基板の他の構成例を模式的に示す。 図４に示すＴＦＴ基板の製造方法のステップを示す。 図４に示すＴＦＴ基板の製造方法のステップを示す。 図４に示すＴＦＴ基板の製造方法のステップを示す。 図４に示すＴＦＴ基板の製造方法のステップを示す。 図４に示すＴＦＴ基板の製造方法のステップを示す。 図４に示すＴＦＴ基板の製造方法のステップを示す。 図４に示すＴＦＴ基板の製造方法のステップを示す。 図４に示すＴＦＴ基板の製造方法のステップを示す。 液晶表示装置のＴＦＴ基板の他の構成例を模式的に示す。 図６に示すＴＦＴ基板の製造方法のステップを示す。 図６に示すＴＦＴ基板の製造方法のステップを示す。 図６に示すＴＦＴ基板の製造方法のステップを示す。 図６に示すＴＦＴ基板の製造方法のステップを示す。 図６に示すＴＦＴ基板の製造方法のステップを示す。 図６に示すＴＦＴ基板の製造方法のステップを示す。 図６に示すＴＦＴ基板の製造方法のステップを示す。 図６に示すＴＦＴ基板の製造方法のステップを示す。 液晶表示装置のＴＦＴ基板の他の構成例を模式的に示す。 図８に示すＴＦＴ基板の製造方法のステップを示す。 図８に示すＴＦＴ基板の製造方法のステップを示す。 図８に示すＴＦＴ基板の製造方法のステップを示す。 図８に示すＴＦＴ基板の製造方法のステップを示す。 図８に示すＴＦＴ基板の製造方法のステップを示す。 図８に示すＴＦＴ基板の製造方法のステップを示す。 図８に示すＴＦＴ基板の製造方法のステップを示す。 液晶表示装置のＴＦＴ基板の他の構成例を模式的に示す。 図１０に示すＴＦＴ基板の製造方法のステップを示す。 図１０に示すＴＦＴ基板の製造方法のステップを示す。 図１０に示すＴＦＴ基板の製造方法のステップを示す。 図１０に示すＴＦＴ基板の製造方法のステップを示す。 図１０に示すＴＦＴ基板の製造方法のステップを示す。 図１０に示すＴＦＴ基板の製造方法のステップを示す。 図１０に示すＴＦＴ基板の製造方法のステップを示す。 シフトレジスタの１段の回路例を示す。 ＯＬＥＤ表示装置の画素回路例を示す。 液晶表示装置のＴＦＴ基板の他の断面構成例を模式的に示す。 液晶表示装置のＴＦＴ基板の他の断面構成例を模式的に示す。 図１５に示すＴＦＴ基板の製造方法のステップを示す。 図１５に示すＴＦＴ基板の製造方法のステップを示す。 図１５に示すＴＦＴ基板の製造方法のステップを示す。 図１５に示すＴＦＴ基板の製造方法のステップを示す。 図１５に示すＴＦＴ基板の製造方法のステップを示す。 図１５に示すＴＦＴ基板の製造方法のステップを示す。 図１５に示すＴＦＴ基板の製造方法のステップを示す。 図１５に示すＴＦＴ基板の製造方法のステップを示す。 図１５に示すＴＦＴ基板の製造方法のステップを示す。 トップエミッション型ＯＬＥＤ表示装置のＴＦＴ基板の画素部の断面構成例を模式的に示す。

以下、添付図面を参照して本発明の実施形態を説明する。本実施形態は本発明を実現するための一例に過ぎず、本発明の技術的範囲を限定するものではないことに注意すべきである。各図において共通の構成については同一の参照符号が付されている。説明をわかりやすくするため、図示した物の寸法、形状については、誇張して記載している場合もある。

［概観］
以下において、本開示の、酸化物半導体薄膜トランジスタを含むＴＦＴ基板の構成及びその製造方法について説明する。本開示のＴＦＴ基板は様々な装置に適用することができ、例えば、センサ装置や表示装置に適用することができる。

消費電力の低減、回路サイズの縮小、信頼性の改善等、一つの装置対する様々な要求が存在する。酸化物半導体ＴＦＴが、このような異なる要求を満たすためには、異なる特性（材料）の酸化物半導体膜を含む酸化物半導体ＴＦＴを、同一基板上に形成することが必要となる。また、様々な要求に適切に応えるために、多くの酸化物半導体材料から酸化物半導体ＴＦＴに使用する酸化物半導体材料を選択できることが重要である。

本開示のＴＦＴ基板は、異なる材料（元素組成）の酸化物半導体膜を含む酸化物半導体ＴＦＴ、を含む。これにより、ＴＦＴ基板に求められる異なる要求に応えることができる。また、第１の種類の酸化物半導体ＴＦＴの酸化物半導体膜の少なくとも一部は、第１絶縁層上に接して形成され、第２の種類の酸化物半導体ＴＦＴの酸化物半導体膜の少なくとも一部は、第１絶縁層と異なる第２絶縁層上に接して形成されている。この構成によって、多くの酸化物半導体材料から、ＴＦＴ基板上で使用する酸化物半導体材料を選択することができる。

例えば、酸化物半導体ＴＦＴは、低リーク電流、低い温度依存性を持つ一方、低温ポリシリコンＴＦＴと比べて移動度及び信頼性が低い。酸化物半導体ＴＦＴは、特にＮＢＩＴＳ（Ｎｅｇａｔｉｖｅ Ｂｉａｓ Ｉｌｌｕｍｉｎａｔｉｏｎ Ｔｅｍｐｅｒａｔｕｒｅ Ｓｔｒｅｓｓ）信頼性が低い。ＮＢＩＴＳ信頼性は、酸化物半導体ＴＦＴに負のゲートバイアス、光及び熱を与えたストレス条件下での信頼性を示す。酸化物半導体ＴＦＴのゲート閾値電圧は、ＮＢＩＴＳによって大きく変化し得る。

ゲート閾値電圧の変化は、光により生成されるキャリアによると考えられる。したがって、例えば、酸化物ＴＦＴの信頼性を高めるためには、バンドギャップが大きい酸化物半導体材料を使用することが重要である。一方、例えば、回路サイズを小さくするためには、酸化物半導体ＴＦＴの移動度が大きい、つまり、移動度が大きい酸化物半導体材料を使用することが重要である。

例えば、表示装置の狭額縁と高信頼性を実現するために、ＴＦＴ基板は、周辺回路内に高移動度の酸化物半導体材料を使用した酸化物半導体ＴＦＴを含み、表示領域（画素回路）内にバンドギャップが小さい酸化物半導体材料を使用した酸化物半導体ＴＦＴを含む。以下において、ＴＦＴ基板の適用例として、表示装置のＴＦＴ基板を説明する。

＜実施形態１＞
［表示装置構成］
図１は、液晶表示パネル１の構成例を示す。液晶表示パネル１は、薄膜トランジスタ（ＴＦＴ）と液晶に電界を印加するための画素電極が形成されるＴＦＴ基板１０と、対向基板２０と、ＴＦＴ基板１０と対向基板２０とを接合するシール部３０を含む。ＴＦＴ基板１０と対向基板２０との間には、液晶材料が封入されている。画素電極との間で液晶に与える電界を形成する共通電極は、ＴＦＴ基板１０又は対向基板２０上に形成されている。

ＴＦＴ基板１０と対向基板２０の互いの対向面には、液晶に初期配向を与える配向膜（不図示）が配置されている。また、ＴＦＴ基板１０と対向基板２０それぞれの外側面には、偏光板（不図示）が配置されている。液晶表示装置はさらに不図示のバックライトユニットを含む。

ＴＦＴ基板１０の表示領域２５の外側の周囲に、周辺回路が配置されている。表示領域２５の外側の周辺回路が形成されている領域を、周辺回路領域と呼ぶ。周辺回路は、例えば、第１走査ドライバ３１、第２走査ドライバ３２、保護回路３３、デマルチプレクサ３６を含む。さらに、ドライバＩＣ３４が、表示領域２５の外側に配置される。

保護回路３３は、静電保護素子を含み、画素回路内の素子の静電破壊を防ぐ。ドライバＩＣ３４は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）３５を介して外部の機器と接続される。例えば、異方性導電フィルム（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）を用いて実装される。

走査ドライバ３１、３２はＴＦＴ基板の走査線を駆動する。ドライバＩＣ３４は、走査ドライバ３１、３２に電源及びタイミング信号（制御信号）を与え、さらに、デマルチプレクサ３６を介して、データ線に映像データに対応する信号を与える。デマルチプレクサ３６は、ドライバＩＣ３４の一つのピンの出力を、ｄ本（ｄは２以上の整数）のデータ線に順次出力する。デマルチプレクサ３６は、ドライバＩＣ３４からのデータ信号の出力先データ線を、走査期間内にｄ回切り替えることで、ドライバＩＣ３４の出力ピン数のｄ倍のデータ線を駆動する。

ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ−Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）表示装置は、図１に示す構成と類似する構成を有する。ＯＬＥＤ表示装置は、ＯＬＥＤ素子及びＴＦＴが形成されるＴＦＴ基板と、有機発光素子を封止する封止基板と、ＴＦＴ基板と封止基板とを接合する接合部（ガラスフリットシール部）を含んで構成されている。ＴＦＴ基板と封止基板との間には、例えば、乾燥窒素が封入されており、接合部により封止されている。封止基板及び接合部は封止構造部の一つであり、他の例として、封止構造部は、例えば薄膜封止構造（ＴＦＥ：Ｔｈｉｎ Ｆｉｌｍ Ｅｎｃａｐｓｕｌａｔｉｏｎ）を有してもよい。

ＴＦＴ基板の表示領域の外側の周囲に、１又は複数の走査ドライバ、保護回路、ドライバＩＣ、デマルチプレクサが配置される。走査ドライバ、保護回路は、ＴＦＴ基板に形成された周辺回路である。例えば、第１走査ドライバはＴＦＴ基板の走査線を駆動し、第２走査ドライバは、制御線を駆動して、各画素の発光期間を制御したり、各画素に基準電位を与えたりする。ドライバＩＣは、走査ドライバに電源及びタイミング信号（制御信号）を与える。さらに、ドライバＩＣは、デマルチプレクサに、電源及びデータ信号を与える。デマルチプレクサの機能は液晶表示パネル１と同様である。

［ＴＦＴ基板の構成］
図２は、液晶表示装置のＴＦＴ基板の断面構成例を模式的に示す。図２は、ＴＦＴ基板１００における、表示領域１５０の外側において周辺回路が設置される周辺回路領域１１０内の一つの第１酸化物半導体ＴＦＴ１３０と、画素で構成される表示領域１５０内の一つの第２酸化物半導体ＴＦＴ１７０とを、例として示している。第１酸化物半導体ＴＦＴ１３０は、例えば、走査ドライバ内の酸化物半導体ＴＦＴである。第２酸化物半導体ＴＦＴ１７０は、データ信号を与える各画素を選択するためのスイッチＴＦＴである。

樹脂又はガラスで形成された可撓性又は不撓性の絶縁基板１１３上に、第１酸化物半導体ＴＦＴ１３０及び第２酸化物半導体ＴＦＴ１７０が形成されている。以下において、接触して積層されている二つの層（界面を形成する二つの層）において、絶縁基板１１３により近い層が下側の層であり、絶縁基板１１３からより遠い層が上側の層である。

第１酸化物半導体ＴＦＴ１３０の酸化物半導体膜（第１酸化物半導体膜）１３３と、第２酸化物半導体ＴＦＴ１７０の酸化物半導体膜（第２酸化物半導体膜）１７３とは、異なる酸化物半導体材料で形成され、異なる特性を有している。本例において、第１酸化物半導体膜１３３の移動度は、第２酸化物半導体膜１７３の移動度より大きい。また、第２酸化物半導体膜１７３のバンドギャップは、第１酸化物半導体膜１３３のバンドギャップより大きい。二つの酸化物半導体膜の特性の違いにより、狭額縁と高信頼性を実現できる。

第１酸化物半導体膜１３３に適用可能な酸化物半導体材料は、例えば、ＩＴＺＯ、ＩＧＺＴＯ、Ｉｎ−Ｚｎ−Ｔｉ−Ｏ、Ｉｎ−Ｗ−Ｚ−Ｏを含む。第２酸化物半導体膜１７３に適用可能な酸化物半導体材料は、例えば、ＩＧＺＯ、ＧａＺｎＯ、ＩＧＯを含む。

第１酸化物半導体ＴＦＴ１３０の酸化物半導体膜（第１酸化物半導体膜）１３３は、第１絶縁層１１７上に接触して形成されている。第２酸化物半導体ＴＦＴ１７０の酸化物半導体膜（第２酸化物半導体膜）１７３は、第２絶縁層１１９上に接触して形成されている。第２絶縁層１１９は、第１絶縁層１１７より上層に位置する。第１酸化物半導体膜１３３は、第２酸化物半導体膜１７３より下層に位置する。第１絶縁層１１７及び第２絶縁層１１９は、それぞれ、例えば、シリコン窒化物又はシリコン酸化物で構成される。

図２の構成例において、第１酸化物半導体膜１３３の全部は、第１絶縁層１１７上に接触して形成されている。また、第２酸化物半導体膜１７３の全部は、第２絶縁層１１９上に接触して形成されている。第２絶縁層１１９は、第１絶縁層１１７上に接触して形成されている。第１酸化物半導体膜１３３及び第２絶縁層１１９は共に第１絶縁層１１７上に接触して形成されている。

第１酸化物半導体ＴＦＴ１３０は、第１酸化物半導体膜１３３と、第１酸化物半導体膜１３３より下層のゲート電極１３１と、積層方向においてゲート電極１３１と第１酸化物半導体膜１３３との間に存在するゲート絶縁膜１３２を含む。ゲート電極１３１は、絶縁性の下地層１１５上に接触して形成されている。ゲート絶縁膜１３２は、第１絶縁層１１７の一部である。下地層１１５は、例えば、シリコン窒化物又はシリコン酸化物で構成される。

第１酸化物半導体膜１３３は、二つのソース／ドレイン領域と、ソース／ドレイン領域との間のチャネル領域（それぞれ不図示）とを含む。ソース／ドレイン領域は低抵抗領域であり、チャネル領域は高抵抗領域である。ソース／ドレイン領域は、それぞれ、ソース／ドレイン電極１３５、１３７と接触している部分である。ソース／ドレイン電極１３５、１３７は、第２絶縁層１１９上に接触して形成されており、第２絶縁層１１９に形成されている開口において、第１酸化物半導体膜１３３の上面に接触している。図２の例において、ソース／ドレイン電極１３５、１３７は、第１酸化物半導体膜１３３の上面のみに接触しているが、端面及び上面と接触してもよい。

第２酸化物半導体ＴＦＴ１７０は、第２酸化物半導体膜１７３と、第２酸化物半導体膜１７３の下側のゲート電極１７１と、積層方向においてゲート電極１７１と第２酸化物半導体膜１７３との間に存在するゲート絶縁膜１７２を含む。ゲート電極１７１は、絶縁性の下地層１１５上に接触して形成されている。ゲート絶縁膜１７２は、第１絶縁層１１７の一部及び第２絶縁層１１９の一部からなる積層構造を有する。第２酸化物半導体ＴＦＴ１７０のゲート絶縁膜１７２は、第１酸化物半導体ＴＦＴ１３０のゲート絶縁膜１３２よりも厚く、第２酸化物半導体ＴＦＴ１７０のゲート絶縁膜１７２の信頼性を高めている。

第２酸化物半導体膜１７３は、二つのソース／ドレイン領域と、ソース／ドレイン領域との間のチャネル領域（それぞれ不図示）とを含む。ソース／ドレイン領域は、それぞれ、ソース／ドレイン電極１７５、１７７と接触している部分である。ソース／ドレイン電極１７５、１７７は、第２絶縁層１１９上に接触して形成されている。ソース／ドレイン電極１７５、１７７は、それぞれ、第２酸化物半導体膜１７３の両端を含む部分に接触している。

第１酸化物半導体膜１３３及び第２酸化物半導体膜１７３は、層間絶縁層（ＩＬＤ）１２１に覆われている。層間絶縁層１２１は無機材料又は有機材料で形成できる。画素電極１８１は、層間絶縁層１２１上に接触して形成されており、層間絶縁層１２１のビアホールに形成されたビアを介して、第２酸化物半導体膜１７３のソース／ドレイン電極１７７に接続している。画素電極１８１は、例えばＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）で形成される。

絶縁性の下地層１１５は、絶縁基板１１３上に接触して形成されており、二つのゲート電極１３１、１７１、及び、第１絶縁層１１７は、下地層１１５上に接触して形成されている。ゲート電極１３１、１７１は、同一の金属層に含まれる部分である。ゲート１３１、１７１の材料は任意であり、例えば、Ｍｏ、Ｗ、Ｎｂ、Ａｌ、Ｔａ、Ｃｒ、Ｔｉ等の単層又は積層或いはこれらの合金が使用される。ゲート電極１３１、１７１の全部は、第１絶縁層１１７に覆われている。

第１酸化物半導体ＴＦＴ１３０及び第２酸化物半導体ＴＦＴ１７０のソース／ドレイン電極１３５、１３７、１７５、１７７は、同一の金属層に含まれる部分である。ソース／ドレイン電極１３５、１３７、１７５、１７７は、例えば、Ｔｉ／Ａｌ／ＴｉやＭｏ／Ａｌ／Ｍｏ等の導電膜を堆積し、パターニングを行うことで形成する。ソース／ドレイン電極１３５、１３７、１７５、１７７は、単層構造を有してもよく、上記金属材料と異なる金属材料で形成されてもよい。

［ＴＦＴ基板の製造方法］
図２が示すＴＦＴ基板１００の製造方法の例を説明する。図３Ａに示すように、ＴＦＴ基板１００の製造方法は、ＣＶＤ法等により、絶縁基板１１３上に下地層１１５を約１００ｎｍ成膜する。次に、下地層１１５上にゲート電極１３１、１７１を含む金属層（ゲート電極層）を形成する。具体的には、スパッタ法等により金属膜を約３００ｎｍ形成し、フォトリソグラフィ及びエッチングによりパターニングする。さらに、製造方法は、ゲート電極層を覆うように、第１絶縁層１１７を、ＣＶＤ法等により、約３００ｎｍ成膜する。

次に、図３Ｂに示すように、製造方法は、第１絶縁層１１７上に第１酸化物半導体膜１３３を含む酸化物半導体層（第１酸化物半導体層）を形成する。具体的には、スパッタ法等により酸化物半導体層を約５０ｎｍ成膜し、フォトリソグラフィ及びエッチングによりパターニングを行う。これにより、酸化物半導体膜のパターンが形成される。

次に、図３Ｃに示すように、製造方法は、第１酸化物半導体膜１３３を覆うように、ＣＶＤ法等により、第２絶縁層１１９を約１００ｎｍ成膜する。次に、図３Ｄに示すように、製造方法は、第２絶縁層１１９上に第２酸化物半導体膜１７３を含む酸化物半導体層（第２酸化物半導体層）を形成する。具体的には、スパッタ法等により酸化物半導体層を約５０ｎｍ成膜し、フォトリソグラフィ及びエッチングによりパターニングを行う。これにより、酸化物半導体膜のパターンが形成される。

次に、図３Ｅに示すように、製造方法は、フォトリソグラフィ及びエッチングにより、第２絶縁層１１９に開口１２０を形成する。開口１２０は、開口内に第１酸化物半導体膜１３３の上面が露出するように形成される。本例において、第１酸化物半導体膜１３３の端面は開口１２０において露出していないが、露出してもよい。

次に、図３Ｆに示すように、製造方法は、スパッタ法等により、ソース／ドレイン電極１３５、１３７、１７５、１７７を含む金属層（ソース／ドレイン電極層）１４０を約３００ｎｍ成膜する。金属層１４０は、第２絶縁層１１９、第１酸化物半導体膜１３３、及び第２酸化物半導体膜１７３を覆う。第２絶縁層１１９に形成されている開口１２０は、金属層１４０により埋められており、金属層１４０は、第１酸化物半導体膜１３３の上面と接触している。次に、図３Ｇに示すように、製造方法は、フォトリソグラフィ及びエッチングにより、金属層１４０をパターニングして、ソース／ドレイン電極１３５、１３７、１７５、１７７を形成する。

次に、図３Ｈに示すように、製造方法は、ＣＶＤ法等により、ソース／ドレイン電極１３５、１３７、１７５、１７７、第１酸化物半導体膜１３３及び第２酸化物半導体膜１７３を覆うように、層間絶縁層１２１を約４００ｎｍ成膜し、さらに、フォトリソグラフィ及びエッチングにより、層間絶縁層１２１にソース／ドレイン電極１７７の上面の一部が露出するようにビアホールを形成する。さらに、製造方法は、画素電極１８１を層間絶縁層１２１上に、及び、画素電極１８１とソース／ドレイン電極１７７を接続するビアを層間絶縁層１２１内に形成する。具体的には、スパッタ法等によりＩＴＯを約５０ｎｍ成膜し、フォトリソグラフィ及びエッチングによりパターニングを行う。

図３Ｄに示すように、第２酸化物半導体膜１７３の形成において、第１酸化物半導体膜１３３は第２絶縁層１１９により覆われている。従って、第２酸化物半導体膜１７３の成膜及びパターニングによる第１酸化物半導体膜１３３への影響を防ぐことができる。このため、第１酸化物半導体膜１３３及び第２酸化物半導体膜１７３に、任意の酸化物半導体材料を採用することができる。

＜実施形態２＞
［ＴＦＴ基板の構成］
以下において、ＴＦＴ基板の他の構成例及びその製造方法を説明する。図４は、液晶表示装置のＴＦＴ基板の他の断面構成例２００を模式的に示す。以下においては、図２に示す構成例との差異を主に説明する。

ＴＦＴ基板２００は、周辺回路領域内２１０の第１酸化物半導体ＴＦＴ２３０、及び、表示領域１５０内の第２酸化物半導体ＴＦＴ１７０を含む。第２酸化物半導体ＴＦＴ１７０の構成は、図２に示す構成と同様である。第１酸化物半導体ＴＦＴ２３０は、図２に示す構成例における第１酸化物半導体ＴＦＴ１３０の構成に加え、エッチストップ膜２３３を含む。エッチストップ膜２３３は、第１酸化物半導体膜１３３に接触して形成されている。エッチストップ膜２３３は、ソース／ドレイン電極１３５、１３７の間に位置し、第１酸化物半導体膜１３３のチャネル領域上に配置されている。

エッチストップ膜２３３は、第２絶縁層２１９の一部である。エッチストップ膜２３３は、酸化物半導体膜１３３とソース／ドレイン電極１３５、１３７との間のコンタクトのための第２絶縁層２１９エッチングにおいて、チャネル領域がエッチャントに晒されるのを防ぐ。

［ＴＦＴ基板の製造方法］
図４が示すＴＦＴ基板２００の製造方法の例を説明する。図５Ａに示すように、ＴＦＴ基板２００の製造方法は、ＣＶＤ法等により、絶縁基板１１３上に下地層１１５を成膜する。製造方法は、下地層１１５にゲート電極１３１、１７１を含む金属層（ゲート電極層）を形成する。具体的には、スパッタ法等により金属膜を形成し、フォトリソグラフィ及びエッチングによりパターニングする。さらに、製造方法は、ゲート電極層を覆うように、第１絶縁層１１７を、ＣＶＤ法等に成膜する。

次に、図５Ｂに示すように、製造方法は、第１絶縁層１１７上に第１酸化物半導体膜１３３を含む酸化物半導体層（第１酸化物半導体層）を形成する。具体的には、スパッタ法等により酸化物半導体層を成膜し、フォトリソグラフィ及びエッチングによりパターニングを行う。これにより、酸化物半導体膜のパターンが形成される。

次に、図５Ｃに示すように、製造方法は、第１酸化物半導体膜１３３を覆うように、ＣＶＤ法等により、第２絶縁層２１９を成膜する。次に、図５Ｄに示すように、製造方法は、第２絶縁層２１９上に第２酸化物半導体膜１７３を含む酸化物半導体層（第２酸化物半導体層）を形成する。具体的には、スパッタ法等により酸化物半導体層を成膜し、フォトリソグラフィ及びエッチングによりパターニングを行う。これにより、酸化物半導体膜のパターンが形成される。

次に、図５Ｅに示すように、製造方法は、フォトリソグラフィ及びエッチングにより、第２絶縁層２１９に、開口２３５及び２３６を形成する。開口２３５はソース／ドレイン電極１３５と第１酸化物半導体膜１３３とのコンタクトのためのものであり、開口２３６はソース／ドレイン電極１３７と第１酸化物半導体膜１３３とのコンタクトのためのものである。開口２３５、２３６は、それぞれ、開口内に第１酸化物半導体膜１３３の上面が露出するように形成される。開口２３５、２３６の形成におより、エッチストップ膜２３３が形成される。本例において、第１酸化物半導体膜１３３の端面は開口２３５、２３６において露出していないが、露出してもよい。

次に、図５Ｆに示すように、製造方法は、スパッタ法等により、ソース／ドレイン電極１３５、１３７、１７５、１７７を含む金属層（ソース／ドレイン電極層）１４０を成膜する。金属層１４０は、第２絶縁層２１９及び第２酸化物半導体膜１７３を覆う。第２絶縁層２１９に形成されている開口２３５、２３６は、金属層１４０により埋められており、金属層１４０は、第１酸化物半導体膜１３３の上面と接触している。次に、図５Ｇに示すように、製造方法は、フォトリソグラフィ及びエッチングにより、金属層１４０をパターニングして、ソース／ドレイン電極１３５、１３７、１７５、１７７を形成する。

次に、図５Ｈに示すように、製造方法は、ＣＶＤ法等により、ソース／ドレイン電極１３５、１３７、１７５、１７７、エッチストップ膜２３３及び第２絶縁層２１９を覆うように、層間絶縁層１２１を成膜し、さらに、フォトリソグラフィ及びエッチングにより、層間絶縁層１２１にソース／ドレイン電極１７７の上面の一部が露出するようにビアホールを形成する。さらに、製造方法は、画素電極１８１を層間絶縁層１２１上に、及び、画素電極１８１とソース／ドレイン電極１７７を接続するビアを層間絶縁層１２１内に形成する。具体的には、スパッタ法等によりＩＴＯを成膜し、フォトリソグラフィ及びエッチングによりパターニングを行う。

図５Ｄに示すように、第２酸化物半導体膜１７３の形成において、第１酸化物半導体膜１３３は第２絶縁層２１９により覆われている。従って、第２酸化物半導体膜１７３の成膜及びパターニングによる第１酸化物半導体膜１３３への影響を防ぐことができる。このため、第１酸化物半導体膜１３３及び第２酸化物半導体膜１７３に、任意の酸化物半導体材料を採用することができる。

＜実施形態３＞
［ＴＦＴ基板の構成］
以下において、ＴＦＴ基板の他の構成例及びその製造方法を説明する。図６は、液晶表示装置のＴＦＴ基板の他の断面構成例３００を模式的に示す。図６は、ＴＦＴ基板３００における、画素で構成される表示領域３５０内の一つの第１酸化物半導体ＴＦＴ３７０と、表示領域３５０の外側において周辺回路が設置される周辺回路領域３１０内の一つの第２酸化物半導体ＴＦＴ３３０とを、例として示している。なお、図６において、第１酸化物半導体ＴＦＴ３７０及び第２酸化物半導体ＴＦＴ３３０を覆う層間絶縁層及び画素電極は省略されている。

第１酸化物半導体ＴＦＴ３７０は、データ信号を与える各画素を選択するためのスイッチＴＦＴである。第２酸化物半導体ＴＦＴ３３０は、例えば、走査ドライバ内の酸化物半導体ＴＦＴである。第１酸化物半導体ＴＦＴ３７０及び第２酸化物半導体ＴＦＴ３３０は、トップゲート構造を有している。

樹脂又はガラスで形成された可撓性又は不撓性の絶縁基板３１３上に、第１酸化物半導体ＴＦＴ３７０及び第２酸化物半導体ＴＦＴ３３０が形成されている。第１酸化物半導体ＴＦＴ３７０の酸化物半導体膜（第１酸化物半導体膜）３７３と、第２酸化物半導体ＴＦＴ３３０の酸化物半導体膜（第２酸化物半導体膜）３３３とは、異なる酸化物半導体材料で形成され、異なる特性を有している。本例において、第２酸化物半導体膜３３３の移動度は、第１酸化物半導体膜３７３の移動度より大きい。また、第１酸化物半導体膜３７３のバンドギャップは、第２酸化物半導体膜３３３のバンドギャップより大きい。二つの酸化物半導体膜の特性の違いにより、狭額縁と高信頼性を実現できる。

第２酸化物半導体膜３３３に適用可能な酸化物半導体材料は、例えば、ＩＴＺＯ、ＩＧＺＴＯ、Ｉｎ−Ｚｎ−Ｔｉ−Ｏ、Ｉｎ−Ｗ−Ｚ−Ｏを含む。第１酸化物半導体膜３７３に適用可能な酸化物半導体材料は、例えば、ＩＧＺＯ、ＧａＺｎＯ、ＩＧＯを含む。

第２酸化物半導体ＴＦＴ３３０の酸化物半導体膜（第２酸化物半導体膜）３３３は、第２絶縁層に含まれる絶縁膜３１７上に接触して形成されている。絶縁膜３１７を含む第２絶縁層は、第１絶縁層３１５より上層に位置する。第１酸化物半導体ＴＦＴ３７０の酸化物半導体膜（第１酸化物半導体膜）３７３は、第１絶縁層３１５上に接触して形成されている。第１絶縁層３１５は、下地層である。第２酸化物半導体膜３３３は、第１酸化物半導体膜３７３より上層に位置する。第１絶縁層３１５及び絶縁膜３１７を含む第２絶縁層は、それぞれ、例えば、シリコン窒化物又はシリコン酸化物で構成される。

図６の構成例において、第２酸化物半導体膜３３３の全部は絶縁膜３１７上に接触して形成されている。また、第１酸化物半導体膜３７３の全部は、第１絶縁層３１５上に接触して形成されている。絶縁膜３１７を含む第２絶縁層は、第１絶縁層３１５上に接触して形成されている。第２酸化物半導体膜３３３及び絶縁膜３１７を含む第２絶縁層は、共に第１絶縁層３１５上に接触して形成されている。

第２酸化物半導体ＴＦＴ３３０は、第２酸化物半導体膜３３３と、第２酸化物半導体膜３３３より上層のゲート電極３３１と、積層方向においてゲート電極３３１と第２酸化物半導体膜３３３との間に存在するゲート絶縁膜３３９を含む。

第２酸化物半導体膜３３３は、ソース／ドレイン領域３３４、３３６、及び、ソース／ドレイン領域３３４、３３６の間のチャネル領域３３２を含む。ソース／ドレイン領域３３４、３３６は、低抵抗化された領域であり、チャネル領域３３２は低抵抗化されていない領域（高抵抗領域）である。ゲート絶縁膜３３９は、チャネル領域３３２上に接触して形成されている。ゲート電極３３１は、ゲート絶縁膜３３９上に接触して形成されている。

ソース／ドレイン電極３３５、３３７は、層間絶縁層３２１上に接触して形成されている。ソース／ドレイン電極３３５、３３７は、それぞれ、層間絶縁層３２１内に形成されているビア３４０、３４１によって、ソース／ドレイン領域３３４、３３６に接続している。ビア３４０、３４１は、ソース／ドレイン電極３３５、３３７に連続し、ソース／ドレイン領域３３４、３３６の上面に接触している。

第１酸化物半導体ＴＦＴ３７０は、第１酸化物半導体膜３７３と、第１酸化物半導体膜３７３より上層のゲート電極３７１と、積層方向においてゲート電極３７１と第１酸化物半導体膜３７３との間に存在する絶縁膜３７８、３７９の積層構造を有するゲート絶縁膜を含む。

第１酸化物半導体膜３７３は、ソース／ドレイン領域３７４、３７６、及び、ソース／ドレイン領域３７４、３７６の間のチャネル領域３７２を含む。ソース／ドレイン領域３７４、３７６は、低抵抗化された領域であり、チャネル領域３７２は低抵抗化されていない領域（高抵抗領域）である。下層のゲート絶縁膜３７８は、チャネル領域３７２上に接触して形成されている。下層のゲート絶縁膜３７８は、絶縁膜３１７と共に第２絶縁層の一部である。上層のゲート絶縁膜３７９は、絶縁膜３３９と同一の絶縁層の一部である。ゲート電極３７１は、上層のゲート絶縁膜３７９上に接触して形成されている。

ソース／ドレイン電極３７５、３７７は、層間絶縁層３２１上に接触して形成されている。ソース／ドレイン電極３７５、３７７は、それぞれ、層間絶縁層３２１内に形成されているビア３８０、３８１によって、ソース／ドレイン領域３７４、３７６に接続している。ビア３８０、３８１は、ソース／ドレイン電極３７５、３７７に連続し、ソース／ドレイン領域３７４、３７６の上面に接触している。

層間絶縁層３２１は、第２酸化物半導体ＴＦＴ３３０及び第１酸化物半導体ＴＦＴ３７０の、ソース／ドレイン電極３３５、３３７、３７５、３７７以外の構成要素を覆う。層間絶縁層３２１は、例えば、シリコン酸化物又はシリコン窒化物で形成することができる。絶縁膜３３９及び３７８を含む絶縁層（第３絶縁層）は、例えば、シリコン酸化物又はシリコン窒化物で形成することができる。

ゲート電極３３１、３７１は、同一の金属層に含まれる部分である。ゲート３３１、３７１の材料は任意であり、例えば、Ｍｏ、Ｗ、Ｎｂ、Ａｌ等が使用される。第２酸化物半導体ＴＦＴ３３０及び第１酸化物半導体ＴＦＴ３７０のソース／ドレイン電極３３５、３３７、３７５、３７７は、同一の金属層に含まれる部分である。ソース／ドレイン電極３３５、３３７、３７５、３７７は、例えば、Ｔｉ／Ａｌ／Ｔｉ等の導電膜を堆積し、パターニングを行うことで形成する。ソース／ドレイン電極３３５、３３７、３７５、３７７は、単層構造を有してもよく、上記金属材料と異なる金属材料で形成されてもよい。

［ＴＦＴ基板の製造方法］
図６が示すＴＦＴ基板３００の製造方法の例を説明する。図７Ａに示すように、ＴＦＴ基板３００の製造方法は、ＣＶＤ法等により、絶縁基板３１３上に下地層である第１絶縁層３１５を成膜する。製造方法は、第１絶縁層３１５上に、第１酸化物半導体膜３７３を含む酸化物半導体層（第１酸化物半導体層）を形成する。具体的には、スパッタ法等により酸化物半導体膜を形成し、フォトリソグラフィ及びエッチングによりパターニングする。これにより、酸化物半導体膜のパターンが形成される。

次に、図７Ｂに示すように、製造方法は、第１酸化物半導体膜３７３を含む層を覆うように、第２絶縁層３１８を、ＣＶＤ法等に成膜する。第２絶縁層３１８は、図６における絶縁膜３１７、３７８を含む。

次に、図７Ｃに示すように、製造方法は、第２絶縁層３１８上に第２酸化物半導体膜３３３を含む酸化物半導体層（第２酸化物半導体層）を形成する。具体的には、スパッタ法等により酸化物半導体層を成膜し、フォトリソグラフィ及びエッチングによりパターニングを行う。これにより、酸化物半導体膜のパターンが形成される。

次に、図７Ｄに示すように、製造方法は、第２酸化物半導体膜３３３及び第２絶縁層３１８を覆うように、ＣＶＤ法等により、第３絶縁層３１９を成膜する。第３絶縁層３１９は、図６における絶縁膜３３９、３７９を含む。さらに、製造方法は、第３絶縁層３１９上に、ゲート電極３３１、３７１を含む金属層（ゲート電極層）３２０を、スパッタ法等により成膜する。

次に、図７Ｅに示すように、製造方法は、第２絶縁層３１８、第３絶縁層３１９、及びゲート電極層３２０を、同時にエッチングし、絶縁膜３３９、３１７、絶縁膜３７９、３７８及びゲート電極３３１、３７１を形成する。次に、図７Ｆに示すように、製造方法は、第２酸化物半導体膜３３３のゲート絶縁膜３３９に覆われていない部分、及び、第１酸化物半導体膜３７３のゲート絶縁膜３７８に覆われていない部分を、Ｈｅプラズマ等に晒して、低抵抗化する。これにより、ソース／ドレイン領域３３４、３３６、３７４、３７６が形成される。

次に、図７Ｇに示すように、製造方法は、第１酸化物半導体ＴＦＴ３７０の形成済み構成要素、第２酸化物半導体ＴＦＴ３３０の形成済み構成要素、及び第１絶縁層３１５を覆うように、ＣＶＤ法等により、層間絶縁層３２１を成膜する。次に、図７Ｈに示すように、製造方法は、フォトリソグラフィ及びエッチングにより層間絶縁層３２１にビアホールを形成し、さらに、ソース／ドレイン電極３３５、３３７、３７５、３７７及びビア３４０、３４１、３８０、３８１を形成する。具体的には、スパッタ法等により、層間絶縁層３２１上（ビアホール内を含む）に金属層を成膜し、フォトリソグラフィ及びエッチングによってソース／ドレイン電極３３５、３３７、３７５、３７７及びビア３４０、３４１、３８０、３８１を形成する。この後の、層間絶縁層及び画素電極の形成の説明は省略する。

図７Ｃに示すように、第２酸化物半導体膜３３３の形成において、第１酸化物半導体膜３７３は第２絶縁層３１８により覆われている。従って、第２酸化物半導体膜３３３の成膜及びパターニングによる第１酸化物半導体膜３７３への影響を防ぐことができる。このため、第１酸化物半導体膜３７３及び第２酸化物半導体膜３３３に、任意の酸化物半導体材料を採用することができる。

＜実施形態４＞
［ＴＦＴ基板の構成］
以下において、ＴＦＴ基板の他の構成例及びその製造方法を説明する。図８は、液晶表示装置のＴＦＴ基板の他の断面構成例４００を模式的に示す。以下においては、図２に示す構成例との差異を主に説明する。

ＴＦＴ基板４００は、周辺回路領域内１１０の第１酸化物半導体ＴＦＴ１３０、及び、表示領域４５０内の第２酸化物半導体ＴＦＴ４７０を含む。第１酸化物半導体ＴＦＴ１３０の構成は、図２に示す構成と同様である。第２酸化物半導体ＴＦＴ４７０は、図２に示す構成例における第２酸化物半導体ＴＦＴ１３７と、第２酸化物半導体膜４７３、ゲート絶縁膜４７２、及び、ソース／ドレイン電極４７５、４７７の形状が異なる。

第１絶縁層１１７上に接触して形成されている第２絶縁層４１９には、開口が形成されており、その開口内に第２酸化物半導体膜４７３の一部が形成されている。第２酸化物半導体膜４７３は、第２絶縁層４１９の開口内において、第１絶縁層１１７に接触している。第２酸化物半導体膜４７３の端部を含む一部は、第２絶縁層４１９上に位置している。このように、第２酸化物半導体膜４７３の一部が第２絶縁層４１９上に接触して形成され、一部は第１絶縁層１１７上に接触して形成されている。

第１絶縁層１１７は、第２酸化物半導体膜４７３が接触している、第２酸化物半導体膜４７３より下の絶縁層において最も下の絶縁層である。第２絶縁層４１９は、第２酸化物半導体膜４７３が接触している、第２酸化物半導体膜４７３より下の絶縁層において最も上の絶縁層である。

ゲート絶縁膜４７２は、単層構造であり、第１絶縁層１１７の一部である。ゲート絶縁膜４７２が薄くなることで、第２酸化物半導体ＴＦＴ４７０の駆動能力を上げることができる。ソース／ドレイン電極４７５、４７７は、それぞれ、第２酸化物半導体膜４７３の第２絶縁層４１９上の部分及び開口内の部分と接触している。このような接触構造により、第２酸化物半導体膜４７３とソース／ドレイン電極４７５、４７７との間の接触抵抗を小さくすることができる。

［ＴＦＴ基板の製造方法］
図８が示すＴＦＴ基板４００の製造方法の例を説明する。図９Ａに示すように、図３Ａ及び図３Ｂを参照して説明したステップを実行した後、製造方法は、第１酸化物半導体膜１３３を覆うように、ＣＶＤ法等により、第２絶縁層４１９を成膜する。

次に、図９Ｂに示すように、製造方法は、フォトリソグラフィ及びエッチングにより、第２絶縁層４１９に開口４２０を形成する。開口４２０内において、第１絶縁層１１７の上面が露出している。次に、図９Ｃに示すように、製造方法は、第２絶縁層４１９上に第２酸化物半導体膜４７３を含む酸化物半導体層（第２酸化物半導体層）を形成する。具体的には、スパッタ法等により酸化物半導体層を成膜し、フォトリソグラフィ及びエッチングによりパターニングを行う。これにより、酸化物半導体膜のパターンが形成される。第２酸化物半導体膜４７３の一部は、第２絶縁層４１９の開口４２０内に形成され、端部を含む他の部分は第２絶縁層上に接触して形成される。

次に、図９Ｄに示すように、製造方法は、フォトリソグラフィ及びエッチングにより、第２絶縁層４１９に開口４２１を形成する。開口４２１は、開口内に第１酸化物半導体膜１３３の上面が露出するように形成される。本例において、第１酸化物半導体膜１３３の端面は開口１２０において露出していないが、露出してもよい。

次に、図９Ｅに示すように、製造方法は、スパッタ法等により、ソース／ドレイン電極１３５、１３７、４７５、４７７を含む金属層（ソース／ドレイン電極層）４４０を成膜する。金属層４４０は、第２絶縁層４１９、第１酸化物半導体膜１３３及び第２酸化物半導体膜１７３を覆う。第２絶縁層４１９に形成されている開口４２１は、金属層４４０により埋められており、金属層４４０は、第１酸化物半導体膜１３３の上面と接触している。次に、図９Ｆに示すように、製造方法は、フォトリソグラフィ及びエッチングにより、金属層４４０をパターニングして、ソース／ドレイン電極１３５、１３７、４７５、４７７を形成する。

次に、図９Ｇに示すように、製造方法は、ＣＶＤ法等により、ソース／ドレイン電極１３５、１３７、４７５、４７７、第１酸化物半導体膜１３３及び第２酸化物半導体膜４７３及び第２絶縁層４１９を覆うように、層間絶縁層１２１を成膜し、さらに、フォトリソグラフィ及びエッチングにより、層間絶縁層１２１にソース／ドレイン電極４７７の上面の一部が露出するようにビアホールを形成する。さらに、製造方法は、画素電極１８１を層間絶縁層１２１上に、及び、画素電極１８１とソース／ドレイン電極１７７を接続するビアを層間絶縁層１２１内に形成する。具体的には、スパッタ法等によりＩＴＯを成膜し、フォトリソグラフィ及びエッチングによりパターニングを行う。

図９Ｃに示すように、第２酸化物半導体膜４７３の形成において、第１酸化物半導体膜１３３は第２絶縁層４１９により覆われている。従って、第２酸化物半導体膜４７３の成膜及びパターニングによる第１酸化物半導体膜１３３への影響を防ぐことができる。このため、第１酸化物半導体膜１３３及び第２酸化物半導体膜４７３に、任意の酸化物半導体材料を採用することができる。

なお、第１酸化物半導体ＴＦＴは、第２酸化物半導体ＴＦＴと共に又は代えて、第２酸化物半導体ＴＦＴ４７０と類似する構造を有してもよい。例えば、開口が形成された第３絶縁層が第１絶縁層と第２絶縁層との間に形成されてもよい。第１酸化物半導体ＴＦＴの第１酸化物半導体の一部は、第３絶縁層の開口内で第１絶縁層上に接触して形成され、他の一部は開口の外で第３絶縁層上に接触して形成されてもよい。第３絶縁層は、第１酸化物半導体膜が接触している、第１酸化物半導体より下の絶縁層において最も上の絶縁層である。

＜実施形態５＞
［ＴＦＴ基板の構成］
以下において、ＴＦＴ基板の他の構成例及びその製造方法を説明する。図１０は、液晶表示装置のＴＦＴ基板の他の断面構成例５００を模式的に示す。以下においては、図２に示す構成例との差異を主に説明する。

ＴＦＴ基板５００は、周辺回路領域内１１０の第１酸化物半導体ＴＦＴ１３０、及び、表示領域５５０内の第２酸化物半導体ＴＦＴ５７０を含む。第１酸化物半導体ＴＦＴ１３０の構成は、図２に示す構成と同様である。第２酸化物半導体ＴＦＴ５７０は、図２に示す構成例における第２酸化物半導体ＴＦＴ１３７と、第２酸化物半導体膜５７３、ゲート絶縁膜５７２、及び、ソース／ドレイン電極５７５、５７７の形状が異なる。

第１絶縁層１１７上に接触して形成されている第２絶縁層５１９には、開口が形成されており、その開口内に第２酸化物半導体膜５７３が形成されている。第２酸化物半導体膜５７３は、第２絶縁層５１９の開口内において、第１絶縁層１１７に接触している。第２酸化物半導体膜５７３の端部は、開口内壁から離間している。

ゲート絶縁膜５７２は、単層構造であり、第１絶縁層１１７の一部である。ゲート絶縁膜５７２が薄くなることで、第２酸化物半導体ＴＦＴ５７０の駆動能力を上げることができる。ソース／ドレイン電極５７５、５７７は、それぞれ、第２酸化物半導体膜５７３の端部を含む一部と接触している。ソース／ドレイン電極５７５、５７７は、それぞれ、第２酸化物半導体膜５７３の端面及び上面に接触している。このような接触構造により、第２酸化物半導体膜５７３とソース／ドレイン電極５７５、５７７との間の接触抵抗を小さくすることができる。

［ＴＦＴ基板の製造方法］
図１０が示すＴＦＴ基板５００の製造方法の例を説明する。図１１Ａに示すように、図３Ａ及び図３Ｂを参照して説明したステップを実行した後、製造方法は、第１酸化物半導体膜１３３を覆うように、ＣＶＤ法等により、第２絶縁層５１９を成膜する。

次に、図１１Ｂに示すように、製造方法は、フォトリソグラフィ及びエッチングにより、第２絶縁層５１９に開口５２０を形成する。開口５２０内において、第１絶縁層１１７の上面が露出している。次に、図１１Ｃに示すように、製造方法は、第２絶縁層５１９上に第２酸化物半導体膜５７３を含む酸化物半導体層（第２酸化物半導体層）を形成する。具体的には、スパッタ法等により酸化物半導体層を成膜し、フォトリソグラフィ及びエッチングによりパターニングを行う。これにより、酸化物半導体膜のパターンが形成される。第２酸化物半導体膜５７３は、第２絶縁層５１９の開口５２０内において、第１絶縁層１１７上に接触して形成される。

次に、図１１Ｄに示すように、製造方法は、フォトリソグラフィ及びエッチングにより、第２絶縁層５１９に開口５２１を形成する。開口５２１は、開口内に第１酸化物半導体膜１３３の上面が露出するように形成される。本例において、第１酸化物半導体膜１３３の端面は開口５２１において露出していないが、露出してもよい。

次に、図１１Ｅに示すように、製造方法は、スパッタ法等により、ソース／ドレイン電極１３５、１３７、５７５、５７７を含む金属層（ソース／ドレイン電極層）５４０を成膜する。金属層５４０は、第２絶縁層５１９、第１酸化物半導体膜１３３及び第２酸化物半導体膜５７３を覆う。第２絶縁層５１９に形成されている開口５２１は、金属層５４０により埋められており、金属層５４０は、第１酸化物半導体膜１３３の上面と接触している。次に、図１１Ｆに示すように、製造方法は、フォトリソグラフィ及びエッチングにより、金属層５４０をパターニングして、ソース／ドレイン電極１３５、１３７、５７５、５７７を形成する。

次に、図１１Ｇに示すように、製造方法は、ＣＶＤ法等により、ソース／ドレイン電極１３５、１３７、５７５、５７７、第１酸化物半導体膜１３３及び第２酸化物半導体膜５７３及び第２絶縁層５１９を覆うように、層間絶縁層１２１を成膜し、さらに、フォトリソグラフィ及びエッチングにより、層間絶縁層１２１にソース／ドレイン電極５７７の上面の一部が露出するようにビアホールを形成する。さらに、製造方法は、画素電極１８１を層間絶縁層１２１上に、及び、画素電極１８１とソース／ドレイン電極５７７を接続するビアを層間絶縁層１２１内に形成する。具体的には、スパッタ法等によりＩＴＯを成膜し、フォトリソグラフィ及びエッチングによりパターニングを行う。

図１１Ｃに示すように、第２酸化物半導体膜５７３の形成において、第１酸化物半導体膜１３３は第２絶縁層５１９により覆われている。従って、第２酸化物半導体膜５７３の成膜及びパターニングによる第１酸化物半導体膜１３３への影響を防ぐことができる。このため、第１酸化物半導体膜１３３及び第２酸化物半導体膜５７３に、任意の酸化物半導体材料を採用することができる。

＜実施形態６＞
表示領域（画素回路）内において、信頼性向上のために、バンドギャップが大きい酸化物半導体ＴＦＴが主に（過半数）使用される。一方、周辺回路において、回路サイズ縮小のために、移動度が大きい酸化物半導体ＴＦＴが主に（過半数）使用される。酸化物半導体ＴＦＴに求められる特性に応じて、表示領域内の一部の酸化物半導体ＴＦＴは、移動度が大きい酸化物半導体ＴＦＴであり得、周辺回路内の一部の酸化物半導体ＴＦＴは、バンドギャップが小さい酸化物半導体ＴＦＴであり得る。

主に負ゲートバイアス（ゲート電圧）が印加される酸化物半導体ＴＦＴは、バンドギャップが大きい酸化物半導体ＴＦＴで構成することで、高い信頼性を得ることができる。一方、主に正ゲートバイアスが印加される酸化物半導体ＴＦＴは、移動度が大きい酸化物半導体ＴＦＴで構成することで、回路サイズを縮小することができる。

主に負ゲートバイアスが印加される酸化物半導体ＴＦＴは、装置の動作期間において、負ゲートバイアスが印加される期間が、主に正ゲートバイアスが印加されている期間より長い、酸化物半導体ＴＦＴである。負ゲートバイアスは、酸化物半導体ＴＦＴをオフするゲートバイアスであり、正ゲートバイアスは、酸化物半導体ＴＦＴをオンするゲートバイアスである。ゲートバイアス０は、正ゲートバイアスでも負ゲートバイアスでもない。

また、周辺回路の中で、そのＴＦＴが高い駆動能力を必要とする場合は移動度が大きい酸化物半導体ＴＦＴで構成することで、回路サイズを縮小することができ、高い駆動能力を必要でない場合はバンドギャップが小さい酸化物半導体ＴＦＴで構成することで、周辺回路全体の信頼性を高めることができる。

周辺回路において、例えば、静電保護素子や検査用ＴＦＴを構成する酸化物半導体ＴＦＴは、ダイオード接続されたＴＦＴやフローティングゲートを含む高抵抗素子としてのＴＦＴである。これらは高い駆動能力を必要とせず、駆動能力が高すぎる場合は周辺回路全体の動作の弊害となる。そのため、静電保護素子や検査用ＴＦＴを、バンドギャップが大きい酸化物半導体ＴＦＴで構成してもよい。

図１２はシフトレジスタの１段の回路例を示す。シフトレジスタは、トランジスタＴＲ１からＴＲ９、及び、キャパシタＣＡ１、ＣＡ２を含む。電位ＶＧＨは、高電源電位であり、電位ＶＧＬは定電源電位である。信号ＳＴは、スタートパルス又は前段からの出力である。信号ＯＵＴ１は、出力である。信号ＯＵＴ２は次段からの出力を帰還させる信号である。信号ＲＳＴはリセット信号である。信号ＣＫはクロック信号であり、信号ＸＣＫは反転クロック信号である。

図１２に示す回路において、トランジスタＴＲ１は、主に負ゲートバイアスが印加されるトランジスタである。従って、トランジスタＴＲ１をバンドギャップが大きい酸化物半導体ＴＦＴで構成することで、信頼性を高めることができる。一方、トランジスタＴ２からＴＲ９は主に正ゲートバイアスが印加されるトランジスタである。これらを移動度が高い酸化物半導体ＴＦＴで構成することで、回路サイズを縮小できる。トランジスタＴＲ６は、後段及びデータ線への出力駆動トランジスタであり、これを移動度が高い酸化物半導体ＴＦＴで構成することで、回路サイズを効果的に縮小できる。

図１３は、ＯＬＥＤ表示装置の画素回路例を示す。画素回路は、アノード電極に供給する電流を制御する。画素回路は、駆動トランジスタＴ１と、選択トランジスタＴ２と、制御トランジスタＴ３と、保持容量Ｃ１とを含む。画素回路は、ＯＬＥＤ素子Ｅ１の発光を制御する。図１３の例において、トランジスタＴ１からＴ３は、ｎチャネル型の酸化物半導体ＴＦＴである。

選択トランジスタＴ２は画素を選択するスイッチである。選択トランジスタＴ２のゲート端子には、走査信号Ｓ１が入力される。一方のソース／ドレイン端子は、データ線１５に接続されている。他方のソース／ドレイン端子は、駆動トランジスタＴ１のゲート端子に接続されている。

駆動トランジスタＴ１はＯＬＥＤ素子Ｅ１の駆動用のトランジスタである。駆動トランジスタＴ１のゲート端子は選択トランジスタＴ２のソース／ドレイン端子に接続されている。駆動トランジスタＴ１の一方のソース／ドレイン端子は電源線１８（Ｖｄｄ）に接続されている。他方のソース／ドレイン端子は、制御トランジスタＴ３のソース端子に接続されている。駆動トランジスタＴ１のゲート端子とソース／ドレイン端子との間に保持容量Ｃ１が形成されている。

選択トランジスタＴ２がオン状態にされると、データ電圧は、データ線１５から、保持容量Ｃ１に格納される。保持容量Ｃ１は、格納された電圧を、１フレーム期間を通じて保持する。保持電圧によって、駆動トランジスタＴ１のコンダクタンスがアナログ的に変化し、駆動トランジスタＴ１は、発光階調に対応した順バイアス電流をＯＬＥＤ素子Ｅ１に供給する。

制御トランジスタＴ３は、基準電圧Ｖｒｅｆを与える基準電圧供給線１１とＯＬＥＤ素子Ｅ１のアノードとの電気的接続を制御する。制御トランジスタＴ３のゲート端子に制御信号Ｓ２が供給されることにより、この制御が行われる。制御トランジスタＴ３は、様々な目的で使用することができる。制御トランジスタＴ３は、例えば、ＯＬＥＤ素子Ｅ１間のリーク電流によるクロストークを抑制するために、一旦、ＯＬＥＤ素子Ｅ１のアノード電極を黒信号レベル以下の十分低い電圧にリセットする目的で使用しても良い。

他にも、制御トランジスタＴ３は、駆動トランジスタＴ１の特性を測定する目的で使用してもよい。例えば、駆動トランジスタＴ１を飽和領域、制御トランジスタＴ３を線形領域で動作するようにバイアス条件を選んで、電源線１８から基準電圧供給線１１に流れる電流を測定すれば、駆動トランジスタＴ１の電圧・電流変換特性を正確に測定することができる。副画素間の駆動トランジスタＴ１の電圧・電流変換特性の違いを補償するデータ信号を外部回路で生成すれば、均一性の高い表示画像を実現できる。

一方、駆動トランジスタＴ１をオフ状態にして制御トランジスタＴ３をリニア領域で動作させ、ＯＬＥＤ素子Ｅ１を発光させる電圧を基準電圧供給線１１から印加すれば、ＯＬＥＤ素子Ｅ１の電圧・電流特性を正確に測定することができる。例えば、長時間の使用によってＯＬＥＤ素子Ｅ１が劣化した場合にも、その劣化量を補償するデータ信号を外部回路で生成すれば、長寿命化を実現できる。

図１３に示す画素回路において、トランジスタＴ２及びＴ３は、バンドギャップが大きい酸化物半導体ＴＦＴで構成される。これらは、主に負ゲートバイアスが与えられ、信頼性を高めることができる。一方、駆動トランジスタＴ１は、移動度が大きい酸化物半導体ＴＦＴで構成される。駆動トランジスタＴ１は、主に正ゲートバイアスが与えられ、トランジスタサイズを小さくできる。なお、液晶表示パネルにおいて、画素電極への信号の入力を制御するスイッチＴＦＴは、バンドギャップが大きい酸化物半導体ＴＦＴで構成される。これは、主に負ゲートバイアスが与えられ、信頼性を高めることができる。

以上のように、表示装置において、高バンドギャップの酸化物半導体ＴＦＴと高移動度の酸化物半導体ＴＦＴとを適切に適用することで、表示装置の信頼性を高め、額縁領域を狭くすることができる。

＜実施形態７＞
［ＴＦＴ基板の構成］
以下において、ＴＦＴ基板の他の構成例を説明する。図１４は、液晶表示装置のＴＦＴ基板の他の断面構成例６００を模式的に示す。以下においては、図２に示す構成例との差異を主に説明する。

ＴＦＴ基板６００は、周辺回路領域内１１０の第１酸化物半導体ＴＦＴ１３０と容量ＣＡ１０、及び、表示領域１５０内の第２酸化物半導体ＴＦＴ１７０を含む。第１酸化物半導体ＴＦＴ１３０及び第２酸化物半導体ＴＦＴ１７０の構成は、図２に示す構成と同様であるが、容量ＣＡ１０が追加されている点が図２と異なる。

容量ＣＡ１０は、ゲート電極１３１と、ゲート電極１３１上に形成されている第１絶縁層１１７と、第１絶縁層１１７上に形成されている第１酸化物半導体膜１３３とで構成されている。また、第１酸化物半導体膜１３３とソース／ドレイン電極１３７とは、第２絶縁層１１９上に形成された開口内で接触している。

第１絶縁層１１７は、第１酸化物半導体ＴＦＴ１３０のゲート絶縁膜であり、第２酸化物半導体ＴＦＴ１７０のゲート絶縁膜である、第１絶縁層１１７と第２絶縁層１１９の積層で形成するよりも膜厚が薄くでき、より多くの容量を保持できるようになる。これにより、容量ＣＡ１０の面積をより小さくすることができる。

図１４が示すＴＦＴ基板６００の製造方法は、図３Ａから図３Ｈと同様のステップを行えば製造できるため、説明は省略する。

＜実施形態８＞
［ＴＦＴ基板の構成］
以下において、ＴＦＴ基板の他の構成例を説明する。図１５は、液晶表示装置のＴＦＴ基板の他の断面構成例７００を模式的に示す。以下においては、図６に示す構成例との差異を主に説明する。

ＴＦＴ基板７００は、周辺回路領域内３１０の第２酸化物半導体ＴＦＴ３３０と容量ＣＡ２０、及び、表示領域３５０内の第１酸化物半導体ＴＦＴ３７０を含む。第１酸化物半導体ＴＦＴ３７０及び第２酸化物半導体ＴＦＴ３３０の構成は、図６に示す構成と同様であるが、容量ＣＡ２０が追加されている点が図６と異なる。

容量ＣＡ２０は、第１絶縁層３１５上に形成されている第１酸化物半導体膜３４２と、第１酸化物半導体膜３４２上に形成され、第２絶縁層の一部である絶縁膜３１７と、絶縁膜３１７上に形成されている第２酸化物半導体膜３４３とで構成されている。第１酸化物半導体膜３４２は、第１酸化物半導体膜３７３と同一の材料であり、ソース・ドレイン領域３７４及び３７６と同様に低抵抗化されており、容量ＣＡ２０の一方の電極を構成している。また、第２酸化物半導体膜３４３は、第２酸化物半導体膜３３３と同一の材料であり、ソース／ドレイン領域３３４及び３３６と同様に低抵抗化されており、容量ＣＡ２０のもう一方の電極を構成している。さらに、第１酸化物半導体膜３４２は、ビア３４４を通じて容量配線３４５と接触しており、第２酸化物半導体膜３４３は、ビア３４６を通じて容量配線３４７と接触している。

絶縁膜３１７は、第２酸化物半導体ＴＦＴ３３０のゲート絶縁膜３３９より薄く形成されている。これにより、第１酸化物半導体ＴＦＴ３７０のゲート絶縁膜のように、下層のゲート絶縁膜３７８と上層のゲート絶縁膜３７９との積層で構成するよりも、また第２酸化物半導体ＴＦＴ３３０のゲート絶縁膜３３９で構成するよりも、膜厚が薄くでき、より多くの電荷を保持できるようになる。これにより、容量ＣＡ２０の面積をより小さくすることができる。

［ＴＦＴ基板の製造方法］
図１５が示すＴＦＴ基板７００の製造方法の例を説明する。図１６Ａに示すように、ＴＦＴ基板７００の製造方法は、ＣＶＤ法等により、絶縁基板３１３上に下地層である第１絶縁層３１５を成膜する。製造方法は、第１絶縁層３１５上に、第１酸化物半導体膜３７３を含む酸化物半導体層（第１酸化物半導体層）を形成する。具体的には、スパッタ法等により酸化物半導体膜を形成し、フォトリソグラフィ及びエッチングによりパターニングする。これにより、酸化物半導体膜のパターンが形成される。

次に、図１６Ｂに示すように、製造方法は、フォトリソグラフィにより、容量を形成する第１酸化物半導体膜３７３の上を開口し、その他を覆うようにレジストパターン７９９を形成し、Ｈｅプラズマ処理等に晒して、低抵抗化を行う。これにより、容量ＣＡ２０の一方の電極を構成する第１酸化物半導体膜３４２を形成する。

次に、製造方法は、レジストパターン７９９を除去した後、図１６Ｃに示すように、第１酸化物半導体膜３７３、３４２を含む層を覆うように、第２絶縁層３１８を、ＣＶＤ法等により成膜する。第２絶縁層３１８は、図１５における絶縁膜３１７、３７８を含む。

次に、図１６Ｄに示すように、製造方法は、第２絶縁層３１８上に第２酸化物半導体膜３３３を含む酸化物半導体層（第２酸化物半導体層）を形成する。具体的には、スパッタ法等により酸化物半導体層を成膜し、フォトリソグラフィ及びエッチングによりパターニングを行う。これにより、酸化物半導体膜のパターンが形成される。

次に、図１６Ｅに示すように、製造方法は、第２酸化物半導体膜３３３及び第２絶縁層３１８を覆うように、ＣＶＤ法等により、第３絶縁層３１９を成膜する。第３絶縁層３１９は、図１５における絶縁膜３３９、３７９を含む。さらに、製造方法は、第３絶縁層３１９上に、ゲート電極３３１、３７１を含む金属層（ゲート電極層）３２０を、スパッタ法等により成膜する。

次に、図１６Ｆに示すように、製造方法は、第２絶縁層３１８、第３絶縁層３１９、及びゲート電極層３２０を、同時にエッチングし、絶縁膜３３９、３１７、絶縁膜３７９、３７８及びゲート電極３３１、３７１を形成する。次に、図１６Ｇに示すように、製造方法は、第２酸化物半導体膜３３３のゲート絶縁膜３３９に覆われていない部分、及び、第１酸化物半導体膜３７３のゲート絶縁膜３７８に覆われていない部分を、Ｈｅプラズマ等に晒して、低抵抗化する。これにより、ソース／ドレイン領域３３４、３３６、３７４、３７６と、容量ＣＡ２０の一方の電極を構成する第２酸化物半導体膜３４３が形成される。

次に、図１６Ｈに示すように、製造方法は、第１酸化物半導体ＴＦＴ３７０の形成済み構成要素、第２酸化物半導体ＴＦＴ３３０の形成済み構成要素、容量ＣＡ２０の形成済み構成要素及び第１絶縁層３１５を覆うように、ＣＶＤ法等により、層間絶縁層３２１を成膜する。

次に、図１６Ｉに示すように、製造方法は、フォトリソグラフィ及びエッチングにより層間絶縁層３２１にビアホールを形成し、さらに、ソース／ドレイン電極３３５、３３７、３７５、３７７、容量配線３４５、３４７及びビア３４０、３４１、３８０、３８１、３４４、３４６を形成する。具体的には、スパッタ法等により、層間絶縁層３２１上（ビアホール内を含む）に金属層を成膜し、フォトリソグラフィ及びエッチングによってソース／ドレイン電極３３５、３３７、３７５、３７７、容量配線３４５、３４７及びビア３４０、３４１、３８０、３８１、３４４、３４６を形成する。この後の、層間絶縁層及び画素電極の形成の説明は省略する。

図１６Ｄに示すように、第２酸化物半導体膜３３３の形成において、第１酸化物半導体膜３７３は第２絶縁層３１８により覆われている。従って、第２酸化物半導体膜３３３の成膜及びパターニングによる第１酸化物半導体膜３７３への影響を防ぐことができる。このため、第１酸化物半導体膜３７３及び第２酸化物半導体膜３３３に、任意の酸化物半導体材料を採用することができる。

＜実施形態９＞
［ＴＦＴ基板の構成］
以下において、ＴＦＴ基板の他の構成例を説明する。図１７は、トップエミッション型ＯＬＥＤ表示装置のＴＦＴ基板の画素部の断面構成例８００を模式的に示す。

ＴＦＴ基板８００は、ＯＬＥＤへ電流を流す駆動ＴＦＴと蓄積容量ＣＡ３０と駆動ＴＦＴへ信号を送るスイッチＴＦＴを含む。図１７では、スイッチＴＦＴは第1酸化物半導体ＴＦＴ３７０で構成され、駆動ＴＦＴは第２酸化物半導体ＴＦＴ３３０で構成されている。第１酸化物半導体ＴＦＴ３７０及び第２酸化物半導体ＴＦＴ３３０の構成は、図６に示す構成と同様である。

容量ＣＡ３０は、第１絶縁層３１５上に形成されている第１酸化物半導体膜３７３の一部と、第１酸化物半導体膜３７３上に形成され、第２絶縁層の一部である絶縁膜３１７と、絶縁膜３１７上に形成されている第２酸化物半導体膜３３３の一部とで構成されている。容量ＣＡ３０を構成する第１酸化物半導体膜３７３の一部は、第１酸化物半導体ＴＦＴ３７０のソース／ドレイン領域３７４が延伸したものである。また、容量ＣＡ３０を構成する第２酸化物半導体膜３３３の一部は、第２酸化物半導体ＴＦＴ３３０のソース／ドレイン領域３３６が延伸したものである。

絶縁膜３１７は、第２酸化物半導体ＴＦＴ３３０のゲート絶縁膜３３９より薄く形成されている。これにより、第１酸化物半導体ＴＦＴ３７０のゲート絶縁膜のように、下層のゲート絶縁膜３７８と上層のゲート絶縁膜３７９との積層で構成するよりも、また第２酸化物半導体ＴＦＴ３３０のゲート絶縁膜３３９で構成するよりも、膜厚が薄くでき、より多くの電荷を保持できるようになる。これにより、容量ＣＡ３０の面積をより小さくすることができる。

第２酸化物半導体ＴＦＴ３３０のゲート電極３３１は、ビア３９０を介してゲート配線３９１と接続されている。また図示しないが、ゲート配線３９１と第１酸化物半導体ＴＦＴ３７０のソース・ドレイン電極３７５と接続されている。

ソース・ドレイン電極３３５、３３７、３７５、３７７、ゲート電極３９１、層間絶縁膜３２１の上には平坦化膜３９２が形成されている。平坦化膜３９２には、アクリルやポリイミドなど、平坦性に優れた塗布型の有機膜を用いることができる。また、平坦化膜３９２上にはアノード電極３９４が形成されている。アノード電極３９４は、平坦化膜３９２に形成されたビア３９３を介して第２酸化物半導体ＴＦＴ３３０のソース・ドレイン電極３３７と接続されている。アノード電極３９４は、ＩＴＯと、反射率の高いアルミニウムや銀のような金属材料との積層膜が用いることが出来る。また、アノード電極３９４上には、画素定義層３９５が形成されている。画素定義層３９５には、アクリルやポリイミドなどの有機膜を用いることができる。

図１７が示すＴＦＴ基板８００の製造方法は、図１６Ａから図１６Ｉと同様のステップを踏むことで、第１酸化物半導体ＴＦＴ３７０の形成済み構成要素、第２酸化物半導体ＴＦＴ３３０の形成済み構成要素、容量ＣＡ３０の形成済み構成要素及び層間絶縁膜３２１まで形成できる。また、その後の平坦化膜３９２の成膜以後は、公知の成膜技術、フォトリソグラフィ技術、エッチング技術を用いて形成できるため、詳細な説明は省略する。

図１６Ｄに示すように、第２酸化物半導体膜３３３の形成において、第１酸化物半導体膜３７３は第２絶縁層３１８により覆われている。従って、第２酸化物半導体膜３３３の成膜及びパターニングによる第１酸化物半導体膜３７３への影響を防ぐことができる。このため、第１酸化物半導体膜３７３及び第２酸化物半導体膜３３３に、任意の酸化物半導体材料を採用することができる。

以上、本開示の実施形態を説明したが、本開示が上記の実施形態に限定されるものではない。当業者であれば、上記の実施形態の各要素を、本開示の範囲において容易に変更、追加、変換することが可能である。ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、ある実施形態の構成に他の実施形態の構成を加えることも可能である。

１ ＯＬＥＤ表示装置、１０、１００、２００、３００、４００、５００ ＴＦＴ基板、１１ 基準電圧供給線、１５ データ線、１８ 電源線、２０ 封止基板、２５ 表示領域、３０ 接合部、３１、３２ 走査ドライバ、３３ 保護回路、３４ ドライバＩＣ、３６ デマルチプレクサ、１１０、２１０、３１０ 周辺回路領域、１１３、３１３ 絶縁基板、１１５ 下地層、１１７、１１９、２１９、３１５、３１８、３１９、４１９、５１５、５１９ 絶縁層、１２０、２３５、２３６、４２０、４２１、５２０、５２１ 開口、１２１、３２１ 層間絶縁層、１３１、１７１、３３１、３７１ ゲート電極、１３２、１７２、３７８、４７２、５７２ ゲート絶縁膜、１３３、１７３、３３３、３７３、４７３、５７３ 酸化物半導体膜、１３５、１３７、１７５、１７７、３７５、４７５、４７７、５７５、５７７ ソース／ドレイン電極、１４０、４４０、５４０ 金属層、１５０、３５０、４５０、５５０ 表示領域、１８１ 画素電極、２３３ エッチストップ膜、３１７、３３８、３３９ 絶縁膜、３２０ ゲート電極層、３３２、３７２ チャネル領域、３３４、３３５、３３７、３７４ ソース／ドレイン領域、３４０、３７０ ビア、Ｃ１ 保持容量、ＣＡ１、ＣＡ２ キャパシタ、Ｅ１ ＯＬＥＤ素子、ＴＲ１からＴＲ９、Ｔ１〜Ｔ３ 酸化物半導体ＴＦＴ、１３０、１３７、１７０、２３０、３３０、３７０、４７０、５７０ 酸化物半導体ＴＦＴ

Claims (18)

1. 絶縁基板と、
   前記絶縁基板上に形成された、第１絶縁層と、
   前記絶縁基板上に形成され、第１酸化物半導体膜を含む、第１薄膜トランジスタと、
   前記絶縁基板上に形成され、前記第１絶縁層より上層である第２絶縁層と、
   前記絶縁基板上に形成され、前記第１酸化物半導体膜と組成が異なる第２酸化物半導体膜を含む、第２薄膜トランジスタと、
   を含み、
   前記第１酸化物半導体膜の少なくとも一部は、前記第１絶縁層上に接して形成され、
   前記第１絶縁層は、前記第１酸化物半導体膜が接触している前記第１酸化物半導体膜より下の絶縁層において最も上の絶縁層であり、
   前記第２酸化物半導体膜の少なくとも一部は、前記第２絶縁層上に接して形成され、
   前記第２絶縁層は、前記第２酸化物半導体膜が接触している前記第２酸化物半導体膜より下の絶縁層において最も上の絶縁層である、
   薄膜トランジスタ基板。
2. 請求項１に記載の薄膜トランジスタ基板であって、
   前記第１薄膜トランジスタ及び前記第２薄膜トランジスタの一方の薄膜トランジスタに、主に負ゲートバイアスが印加され、
   前記第１薄膜トランジスタ及び前記第２薄膜トランジスタの他方の薄膜トランジスタに、主に正ゲートバイアスが印加される、
   薄膜トランジスタ基板。
3. 請求項２に記載の薄膜トランジスタ基板であって、
   前記一方の薄膜トランジスタの酸化物半導体膜のチャネル領域のバンドギャップは、前記他方の薄膜トランジスタの酸化物半導体膜のチャネル領域のバンドギャップより大きく、
   前記他方の薄膜トランジスタの酸化物半導体膜のチャネル領域の移動度は、前記一方の薄膜トランジスタの酸化物半導体膜のチャネル領域の移動度よりも大きい、
   薄膜トランジスタ基板。
4. 請求項１に記載の薄膜トランジスタ基板であって、
   前記第１酸化物半導体膜の全部は、前記第１絶縁層上に接して形成されており、
   前記第２酸化物半導体膜の全部は、前記第２絶縁層上に接して形成されている、
   薄膜トランジスタ基板。
5. 請求項１に記載の薄膜トランジスタ基板であって、
   前記第１絶縁層の一部は、前記第１薄膜トランジスタのゲート絶縁膜に含まれ、
   前記第１絶縁層の一部及び前記第２絶縁層の一部は、前記第２薄膜トランジスタのゲート絶縁膜に含まれる、
   薄膜トランジスタ基板。
6. 請求項１に記載の薄膜トランジスタ基板であって、
   前記薄膜トランジスタ基板は表示装置の部品であり、
   前記第１薄膜トランジスタ及び前記第２薄膜トランジスタの一方の薄膜トランジスタは表示領域内の画素回路に含まれ、
   前記第１薄膜トランジスタ及び前記第２薄膜トランジスタの他方の薄膜トランジスタは、前記表示領域外の周辺回路に含まれる、
   薄膜トランジスタ基板。
7. 請求項６に記載の薄膜トランジスタ基板であって、
   前記一方の薄膜トランジスタの酸化物半導体膜のチャネル領域のバンドギャップは、前記他方の薄膜トランジスタの酸化物半導体膜のチャネル領域のバンドギャップより大きく、
   前記他方の薄膜トランジスタの酸化物半導体膜のチャネル領域の移動度は、前記一方の薄膜トランジスタの酸化物半導体膜のチャネル領域の移動度よりも大きい、
   薄膜トランジスタ基板。
8. 請求項７に記載の薄膜トランジスタ基板であって、
   前記一方の薄膜トランジスタは、スイッチ薄膜トランジスタであり、
   前記他方の薄膜トランジスタは、シフトレジスタ内の出力駆動トランジスタである、
   薄膜トランジスタ基板。
9. 請求項６に記載の薄膜トランジスタ基板であって、
   前記一方の薄膜トランジスタの酸化物半導体膜のチャネル領域の移動度は、前記他方の薄膜トランジスタの酸化物半導体膜のチャネル領域の移動度より大きく、
   前記他方の薄膜トランジスタの酸化物半導体膜のチャネル領域のバンドギャップは、前記一方の薄膜トランジスタの酸化物半導体膜のチャネル領域のバンドギャップよりも大きく、
   前記一方の薄膜トランジスタは、前記画素回路内において発光素子への電流を制御する駆動薄膜トランジスタであり、
   前記他方の薄膜トランジスタは、静電保護素子である、
   薄膜トランジスタ基板。
10. 請求項６に記載の薄膜トランジスタ基板であって、
    前記一方の薄膜トランジスタの酸化物半導体膜のチャネル領域の移動度は、前記他方の薄膜トランジスタの酸化物半導体膜のチャネル領域の移動度より大きく、
    前記他方の薄膜トランジスタの酸化物半導体膜のチャネル領域のバンドギャップは、前記一方の薄膜トランジスタの酸化物半導体膜のチャネル領域のバンドギャップよりも大きく、
    前記一方の薄膜トランジスタは、前記画素回路内において発光素子への電流を制御する駆動薄膜トランジスタであり、
    前記他方の薄膜トランジスタは、シフトレジスタに含まれ、
    前記他方の薄膜トランジスタのソース／ドレインは電源電位が与えられ、
    前記他方の薄膜トランジスタのゲートは、前段の出力が入力される、
    薄膜トランジスタ基板。
11. 請求項１に記載の薄膜トランジスタ基板であって、
    前記薄膜トランジスタ基板は表示装置の部品であり、
    前記第１薄膜トランジスタ及び前記第２薄膜トランジスタは、表示領域外の周辺回路に含まれ、
    前記第１薄膜トランジスタの酸化物半導体膜のチャネル領域のバンドギャップは、前記第２薄膜トランジスタの酸化物半導体膜のチャネル領域のバンドギャップより大きく、
    前記第２薄膜トランジスタの酸化物半導体膜のチャネル領域の移動度は、前記第１薄膜トランジスタの酸化物半導体膜のチャネル領域の移動度よりも大きい、
    薄膜トランジスタ基板。
12. 請求項１１に記載の薄膜トランジスタ基板であって、
    前記第１薄膜トランジスタは、静電保護素子であり、
    前記第２薄膜トランジスタは、シフトレジスタ内の出力駆動トランジスタである、
    薄膜トランジスタ基板。
13. 請求項１に記載の薄膜トランジスタ基板であって、
    前記第１酸化物半導体膜又は前記第２酸化物半導体膜の少なくとも一方が容量の電極の一部を構成している、
    薄膜トランジスタ基板。
14. 請求項１３に記載の薄膜トランジスタ基板であって、
    前記容量を構成する前記第１酸化物半導体膜の一部は前記第１薄膜トランジスタの第１酸化物半導体膜が延伸したものである、
    薄膜トランジスタ基板。
15. 請求項１３に記載の薄膜トランジスタ基板であって、
    前記容量を構成する前記第２酸化物半導体膜の一部は前記第２薄膜トランジスタの第２酸化物半導体膜が延伸したものである、
    薄膜トランジスタ基板。
16. 請求項１に記載の薄膜トランジスタ基板であって、
    前記第１酸化物半導体膜の一部と、前記第２酸化物半導体膜の一部と、前記第２絶縁層の一部が容量を構成している、
    薄膜トランジスタ基板。
17. 薄膜トランジスタ基板の製造方法であって、
    絶縁基板上に第１絶縁層を形成し、
    前記第１絶縁層を形成した後に、第１薄膜トランジスタのチャネル領域を含む第１酸化物半導体層を形成し、
    前記第１酸化物半導体層を覆うように第２絶縁層を形成し、
    前記第２絶縁層が前記第１酸化物半導体層を覆う状態において、第２薄膜トランジスタのチャネル領域を含む第２酸化物半導体層を形成する、
    ことを含む、製造方法。
18. 請求項１７に記載の製造方法であって、
    前記第１薄膜トランジスタ及び前記第２薄膜トランジスタの一方の薄膜トランジスタの酸化物半導体膜のチャネル領域のバンドギャップは、前記第１薄膜トランジスタ及び前記第２薄膜トランジスタの他方の薄膜トランジスタの酸化物半導体膜のチャネル領域のバンドギャップより大きく、
    前記他方の薄膜トランジスタの酸化物半導体膜のチャネル領域の移動度は、前記一方の薄膜トランジスタの酸化物半導体膜のチャネル領域の移動度よりも大きい、
    製造方法。

Images