JP2023081291A - 電源供給回路およびこれを含む表示装置 - Google Patents

Abstract

【課題】画質が低下しない電源供給回路およびこれを含む表示装置を提供し得る。【解決手段】本開示の実施形態は、複数のゲートラインにゲート信号を供給するゲート駆動回路と、複数の電源ラインのうち、第１初期化電源ラインに第１電圧レベルと第２電圧レベルとの間の電圧レベルを有する第１初期化電圧を供給するが、第１初期化電圧が第１期間で第１電圧レベルを有し、第２期間で第１電圧レベルと第２電圧レベルとの間の電圧レベルである第３電圧レベルを有し、第３期間で第２電圧レベルを有するようにする第１電源供給回路と、複数の電源ラインのうち、駆動電源ラインに駆動電圧を供給する第２電源供給回路と、を含む電源供給装置およびこれを含む表示装置を提供し得る。【選択図】図９

Description

本開示の実施形態は、電源供給回路およびこれを含む表示装置に関する。

情報化社会が発展するにつれて、映像を表示するための表示装置についての要求が多様な形態に増加している。表示装置としては、液晶表示装置（ＬＣＤ、Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ Ｄｅｖｉｃｅ）、電界発光表示装置（ＥＬＤ、Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ Ｄｉｓｐｌａｙ Ｄｅｖｉｃｅ）などの様々なタイプの表示装置が活用されている。

そして、電界発光表示装置（ＥＬＤ）は、量子ドット（ＱＤ、Ｑｕａｎｔｕｍ Ｄｏｔ）を含む量子ドット発光表示装置（Ｑｕａｎｔｕｍ－ｄｏｔ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｓｐｌａｙ Ｄｅｖｉｃｅ）、無機発光表示装置（Ｉｎｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｓｐｌａｙ Ｄｅｖｉｃｅ）、および有機発光表示装置（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｓｐｌａｙ Ｄｅｖｉｃｅ）などを含み得る。

前記表示装置のうち、電界発光表示装置（ＥＬＤ）は、応答速度、視野角、色再現性などが非常に優秀に具現できる。また、厚さを薄く具現できるという利点がある。

また、電界発光表示装置は、駆動電流によって発光する光によって映像を表示するために、低階調または黒階調で駆動電流の量が少なかったり、駆動電流が流れなくなり、低輝度で明暗比が高く、画質が非常に優れた利点がある。

しかし、電界発光表示装置のピクセルは、駆動トランジスタに印加される電圧によって駆動電流が発生し、駆動電流の量は、データ信号に対応して決定され得る。しかし、ピクセルに印加される電圧が設計値よりも高い場合、ピクセルに流れる駆動電流の量は、データ信号に対応しなくなり得る。特に、ピクセルで低階調を表示する場合に、前述の問題点が大きく現れるようになり、電界発光表示装置は、画質が低下する問題点が発生する。

また、最近は、環境保護や資源枯渇などの問題により、電子機器などの消費電力を下げるための努力が講じられている。

本開示の実施形態によって画質が低下しない電源供給回路およびこれを含む表示装置を提供し得る。

本開示の実施形態によって消費電力を低減できる電源供給回路およびこれを含む表示装置を提供する。

本開示の実施形態は、複数のゲートライン、複数のデータライン、複数の第１初期化電源ライン、複数の電源ラインが配置されており、複数のゲートライン、複数のデータライン、複数の電源ラインに接続されて光を発光する複数のピクセルを含む表示パネルと、複数のデータラインにデータ信号を供給するデータ駆動回路と、複数のゲートラインにゲート信号を供給するゲート駆動回路と、複数の電源ラインのうち、第１初期化電源ラインに第１電圧レベルと第２電圧レベルとの間の電圧レベルを有する第１初期化電圧を供給するが、第１初期化電圧が第１期間で第１電圧レベルを有し、第２期間で第１電圧レベルと第２電圧レベルとの間の電圧レベルである第３電圧レベルを有し、第３期間で第２電圧レベルを有するようにする第１電源供給回路と、複数の電源ラインのうち、駆動電源ラインにピクセル駆動電圧を供給する第２電源供給回路と、を含み得る。

また、複数のピクセルのうち、少なくとも１つのピクセルは、データ信号に対応する電圧が印加される第１ノードの電圧に対応して第２ノードから第３ノードの方向に流れる駆動電流を生成する駆動トランジスタと、駆動電流の供給を受けて光を発光する発光素子を含むが、発光素子が発光しないときに、第１ノードにデータ信号に対応する電圧を第１ノードに印加した後に、第２ノードと第３ノードを第１初期化電圧を用いて初期化する表示装置を提供し得る。

また、本開示の実施形態は、それぞれ順次に出力される第１初期化電圧とキャリー信号を生成する複数のステージを含み、複数のステージからそれぞれ出力される第１初期化電圧は、第１電圧レベルと第２電圧レベルとの間の電圧レベルを有するが、第１期間で第１電圧レベルを有し、第２期間で第１電圧レベルと第２電圧レベルとの間の電圧レベルである第３電圧レベルを有し、第３期間で第２電圧レベルを有する電源供給装置を提供し得る。

本開示の実施形態によると、画質の低下を最小化できる電源供給回路およびこれを含む表示装置を提供し得る。

また、本開示の実施形態によると、消費電力を低減できる電源供給回路およびこれを含む表示装置を提供し得る。

本開示の実施形態による表示装置の平面図である。 本開示の実施形態による表示装置の平面図である。 本開示の実施形態による表示装置の平面図である。 本開示の実施形態による表示装置のシステム構成図である。 本開示の実施形態による表示パネルにおけるピクセルの等価回路である。 本開示の実施形態による表示パネルの表示領域に含まれる３つの領域におけるピクセルの配置図である。 本開示の実施形態による表示パネルにおいて、第１光学領域および一般領域のそれぞれにおける信号ラインの配置図である。 本開示の実施形態による表示パネルにおいて、第２光学領域および一般領域のそれぞれにおける信号ラインの配置図である。 本開示の実施形態による表示パネルの表示領域に含まれる一般領域、第１光学領域および第２光学領域のそれぞれの断面図である。 本開示の実施形態による表示パネルの表示領域に含まれる一般領域、第１光学領域および第２光学領域のそれぞれの断面図である。 本開示の実施形態による表示パネルの外郭における断面図である。 本開示の実施形態による表示装置のシステムを示す。 図９に示されている表示パネル内にゲート駆動回路と第１電源供給回路が配置されることを示す平面図である。 図９に示された表示装置に採用されるピクセルを示す回路図である。 図１１に示されたピクセルの動作を示すタイミング図である。 図９に示された第１電源供給回路を示す構造図である。 図１３に示されたｎ番目のステージを示す回路図である。 図１３に示されたｎ番目のステージを示す回路図である。 図１４または図１５に示されたステージの動作を示すタイミング図である。

以下、本開示の一部実施例らを例示的な図面を参照して詳細に説明する。各図面の構成要素らに参照符号を付け加えることにおいて、等しい構成要素らに対してはたとえ他の図面上に表示されてもできるだけ等しい符号を有することができる。また、本開示を説明することにおいて、関連される公知構成または機能に対する具体的な説明が本開示の要旨を濁ごすことがあると判断される場合には、その詳細な説明は略することができる。本明細書上で言及された“含む”、“有する”、“なされる”などが使用される場合“～のみ”が使用されない以上他の部分が加えられることができる。構成要素を単数で表現した場合に特別な明示上な記載事項がない限り複数を含む場合を含むことができる。

また、本開示の構成要素を説明することにおいて、第１、第２、Ａ、Ｂ、（ａ）、（ｂ）などの用語を使用することができる。このような用語はその構成要素を他の構成要素と区別するためのものであるだけで、その用語によって該当構成要素の本質、順番、順序でまたは個数などが限定されない。

構成要素らの位置関係に対する説明において、ふたつ以上の構成要素が“連結”、“結合”または“接続”などがなると記載した場合、ふたつ以上の構成要素が直接的に“連結”、“結合”または“接続”されることができるが、ふたつ以上の構成要素と異なる構成要素がさらに“介在”されて“連結”、“結合”または“接続”されることもできると理解されなければならないであろう。ここで、他の構成要素はお互いに“連結”、“結合”または“接続”されるふたつ以上の構成要素中の一つ以上に含まれることもある。

構成要素らや、動作方法や製作方法などと関連された時間的流れ関係に対する説明において、例えば、“～後に”、“～に続いて”、“～次に”、“～前に”などで時間的先後関係または流れ的先後関係が説明される場合、“直ちに”または“直接”が使用されない以上連続的ではない場合も含むことができる。

一方、構成要素に対する数値またはその対応情報（例：レベルなど）が言及された場合、別途の明示上記載がなくても、数値またはその対応情報は各種要因（例：工程上の要因、内部または外部衝撃、ノイズなど）によって発生することがある誤差範囲を含むことで解釈されることができる。

図１ａないし図１ｃは、本開示の実施形態による表示装置１００の平面図である。

図１ａないし図１ｃを参照すれば、本開示の実施例らによる表示装置１００は映像を表示する表示パネル１１０及び一つ以上の光学電子装置１１、１２を含むことができる。

表示パネル１１０は映像が表示される表示領域ＤＡと映像が表示されない非表示領域ＮＤＡを含むことができる。

表示領域ＤＡには複数のピクセルが配置され、複数のピクセルを駆動するための各種信号ラインらが配置されることができる。

非表示領域ＮＤＡは表示領域ＤＡの外領域であることができる。非表示領域ＮＤＡには各種信号ラインが配置されることができるし、各種駆動回路が連結されることができる。非表示領域ＮＤＡはベンディング（曲げ）されて前面で見えないか、またはケース（図示せず）によって隠されることがある。非表示領域ＮＤＡはベゼル（Ｂｅｚｅｌ）またはベゼル領域とも称する。

図１ａないし図１ｃを参照すれば、本開示の実施例らによる表示装置１００で、一つ以上の光学電子装置１１、１２は表示パネル１１０の下（視聴面の反対側）に位置する電子部品である。

光は表示パネル１１０の前面（視聴面）に入って行って表示パネル１１０を透過して表示パネル１１０の下（視聴面の反対側）に位置する一つ以上の光学電子装置１１、１２に伝達されることができる。

一つ以上の光学電子装置１１、１２は表示パネル１１０を透過した光を受信し、受信された光によって決まった機能を遂行する装置であることがある。例えば、一つ以上の光学電子装置１１、１２はカメラ（イメージセンサー）などの撮影装置、近接センサー及び照度センサーなどの感知センサーなどのうちで一つ以上を含むことができる。

図１ａないし図１ｃを参照すれば、本開示の実施例らによる表示パネル１１０で、表示領域ＤＡは一般領域ＮＡと一つ以上の光学領域ＯＡ１、ＯＡ２を含むことができる。

図１ａないし図１ｃを参照すれば、一つ以上の光学領域ＯＡ１、ＯＡ２は一つ以上の光学電子装置１１、１２と重畳される領域であることがある。

図１ａの例示によれば、表示領域ＤＡは一般領域ＮＡ及び第１光学領域ＯＡ１を含むことができる。ここで、第１光学領域ＯＡ１の少なくとも一部は第１光学電子装置１１と重畳されることができる。

図１ｂの例示によれば、表示領域ＤＡは一般領域ＮＡ、第１光学領域ＯＡ１及び第２光学領域ＯＡ２を含むことができる。図１ｂの例示で、第１光学領域ＯＡ１及び第２光学領域ＯＡ２の間には一般領域ＮＡが存在する。ここで、第１光学領域ＯＡ１の少なくとも一部は第１光学電子装置１１と重畳されることができるし、第２光学領域ＯＡ２の少なくとも一部は第２光学電子装置１２と重畳されることができる。

図１ｃの例示によれば、表示領域ＤＡは一般領域ＮＡ、第１光学領域ＯＡ１及び第２光学領域ＯＡ２を含むことができる。図１ｃの例示で、第１光学領域ＯＡ１及び第２光学領域ＯＡ２の間には一般領域ＮＡが存在しない。すなわち、第１光学領域ＯＡ１及び第２光学領域ＯＡ２はお互いに接している。ここで、第１光学領域ＯＡ１の少なくとも一部は第１光学電子装置１１と重畳されることができるし、第２光学領域ＯＡ２の少なくとも一部は第２光学電子装置１２と重畳されることができる。

一つ以上の光学領域ＯＡ１、ＯＡ２は映像表示構造及び光透過構造がすべて形成されていなければならない。すなわち、一つ以上の光学領域ＯＡ１、ＯＡ２は表示領域ＤＡの一部領域であるので、一つ以上の光学領域ＯＡ１、ＯＡ２には映像表示のためのピクセルらが配置されなければならない。そして、一つ以上の光学領域ＯＡ１、ＯＡ２には一つ以上の光学電子装置１１、１２に光を透過してくれるための光透過構造が形成されなければならない。

一つ以上の光学電子装置１１、１２は光受信が必要な装置であるが、表示パネル１１０の後（下、視聴面の反対側）に位置して、表示パネル１１０を透過した光を受信するようになる。

一つ以上の光学電子装置１１、１２は表示パネル１１０の前面（視聴面）に露出されない。よって、使用者が表示装置１１０の前面を見る時、光学電子装置１１、１２が使用者に見えない。

例えば、第１光学電子装置１１はカメラであることができるし、第２光学電子装置１２は近接センサー、照度センサーなどの感知センサーであることができる。例えば、感知センサーは赤外線を感知する赤外線センサーであることができる。

これと反対に、第１光学電子装置１１が感知センサーであり、第２光学電子装置１２がカメラであることができる。

以下では、説明の便宜のために、第１光学電子装置１１がカメラであり、第２光学電子装置１２が感知センサーであることで例を挙げる。ここで、カメラはカメラレンズまたはイメージセンサーであることができる。

１光学電子装置１１がカメラである場合、このカメラは表示パネル１１０の後（下）に位置するが、表示パネル１１０の前面方向を撮影する前面カメラ（Ｆｒｏｎｔ ｃａｍｅｒａ）であることがある。よって、使用者は表示パネル１１０の視聴面を見ながら、視聴面に見えないカメラを通じて撮影をすることができる。

表示領域ＤＡに含まれた一般領域ＮＡ及び一つ以上の光学領域ＯＡ１、ＯＡ２は映像表示が可能な領域らであるが、一般領域ＮＡは光透過構造が形成される必要がない領域であり、一つ以上の光学領域ＯＡ１、ＯＡ２は光透過構造が形成されなければならない領域である。

よって、一つ以上の光学領域ＯＡ１、ＯＡ２は一定水準以上の透過率を有しなければならないし、一般領域ＮＡは光透過性を有しないか、または一定水準未満の低い透過率を有することができる。

例えば、一つ以上の光学領域ＯＡ１、ＯＡ２と一般領域ＮＡは、解像度、ピクセル配置構造、単位面積当たりピクセル個数、電極構造、ライン構造、電極配置構造、またはライン配置構造などがお互いに異なることがある。

例えば、一つ以上の光学領域ＯＡ１、ＯＡ２での単位面積当たりピクセル個数は一般領域ＮＡでの単位面積当たりピクセル個数より小さいことがある。すなわち、一つ以上の光学領域ＯＡ１、ＯＡ２の解像度は一般領域ＮＡの解像度より低いことがある。ここで、単位面積当たりピクセル個数は解像度を測定する単位であり、１インチ（ｉｎｃｈ）内のピクセル個数を意味するＰＰＩ（Ｐｉｘｅｌｓ Ｐｅｒ Ｉｎｃｈ）とも言える。

例えば、第１光学領域ＯＡ１内の単位面積当たりピクセル個数は、一般領域ＮＡ内の単位面積当たりピクセル個数より小さいことがある。第２光学領域ＯＡ２内の単位面積当たりピクセル個数は第１光学領域ＯＡ１内の単位面積当たりピクセル個数以上であることがある。

第１光学領域ＯＡ１は円形、卵円形、四角形、六角形、または八角形など多様な模様（ｓｈａｐｅ：形状）を有することができる。第２光学領域ＯＡ２は円形、卵円形、四角形、六角形、または八角形など多様な模様を有することができる。第１光学領域ＯＡ１及び第２光学領域ＯＡ２は等しい模様を有することもできて他の模様を有することができる。

図１ｃを参照すれば、第１光学領域ＯＡ１及び第２光学領域ＯＡ２が接している場合、第１光学領域ＯＡ１及び第２光学領域ＯＡ２を含む全体光学領域も円形、卵円形、四角形、六角形、または八角形など多様な模様を有することができる。

以下では、説明の便宜のために、第１光学領域ＯＡ１及び第２光学領域ＯＡ２それぞれは円形であることを例に挙げる。

本開示の実施例らによる表示装置１００で、外部に露出されないで表示パネル１１０の下部に隠されている第１光学電子装置１１がカメラである場合、本開示の実施例らによる表示装置１００はＵＤＣ（Ｕｎｄｅｒ Ｄｉｓｐｌａｙ Ｃａｍｅｒａ）技術が適用されたディスプレイであると言える。

これによれば、本開示の実施例らによる表示装置１００の場合、表示パネル１１０にカメラ露出のためのノッチ（Ｎｏｔｃｈ）またはカメラホールが形成されなくても良いため、表示領域ＤＡの面積減少が発生しない。

これによって、表示パネル１１０にカメラ露出のためのノッチ（Ｎｏｔｃｈ）またはカメラホールが形成されなくても良いため、ベゼル領域の大きさが減ることがあるし、デザイン制約事項が消えてデザイン設計の自由度が高くなることができる。

本開示の実施例らによる表示装置１００に、一つ以上の光学電子装置１１、１２が表示パネル１１０の後に隠されて位置するにもかかわらず、一つ以上の光学電子装置１１、１２は正常に光を受信して決まった機能を正常に遂行しなければならない。

また、本開示の実施例らによる表示装置１００で、一つ以上の光学電子装置１１、１２が表示パネル１１０の後に隠されて位置して表示領域ＤＡと重畳されて位置するにもかかわらず、表示領域ＤＡで一つ以上の光学電子装置１１、１２と重畳される一つ以上の光学領域ＯＡ１、ＯＡ２で正常な映像表示が可能ではなければならない。

図２は、本開示の実施形態による表示装置１００のシステム構成図である。

図２を参照すると、表示装置１００は、映像表示のための構成要素として、表示パネル１１０およびディスプレイ駆動回路を含み得る。

ディスプレイ駆動回路は、表示パネル１１０を駆動するための回路であって、データ駆動回路２２０、ゲート駆動回路２３０、およびディスプレイコントローラ２４０などを含み得る。

表示パネル１１０は映像が表示される表示領域ＤＡと映像が表示されない非表示領域ＮＤＡを含むことができる。非表示領域ＮＤＡは表示領域ＤＡの外郭領域であることができるし、ベゼル（Ｂｅｚｅｌ）領域とも言える。非表示領域ＮＤＡの全体または一部は表示装置１００の前で見える領域であるか、または、ベンディングされて表示装置１００の前で見えない領域であることもある。

表示パネル１１０は基板ＳＵＢと基板ＳＵＢ上に配置された複数のピクセルＳＰを含むことができる。また、表示パネル１１０は複数のピクセルＳＰを駆動するために、さまざまな種類の信号ラインらをさらに含むことができる。

本開示の実施例らによる表示装置１００は液晶表示装置などであることもできて、表示パネル１１０はそれ自体が発光する自己発光表示装置であることができる。本開示の実施例らによる表示装置１００が自己発光表示装置である場合、複数のピクセルＳＰそれぞれは発光素子を含むことができる。

例えば、本開示の実施例らによる表示装置１００は発光素子が有機発光ダイオード（ＯＬＥＤ：Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）で具現された有機発光表示装置であることができる。他の例を挙げると、本開示の実施例らによる表示装置１００は発光素子が無機物基盤の発光ダイオードで具現された無機発光表示装置であることができる。また他の例を挙げると、本開示の実施例らによる表示装置１００は発光素子が自ら光を出す半導体結晶である量子ドット（Ｑｕａｎｔｕｍ Ｄｏｔ）で具現された量子ドット表示装置であることができる。

表示装置１００のタイプによって複数のピクセルＳＰそれぞれの構造が変わることがある。例えば、表示装置１００がピクセルＳＰが光を自ら出す自己発光表示装置である場合、各ピクセルＳＰは自ら光を出す発光素子、一つ以上のトランジスター及び一つ以上のコンデンサを含むことができる。

例えば、さまざまな種類の信号ラインらはデータ信号ら（データ電圧らまたは映像信号らとも称する）を伝達する複数のデータラインらＤＬ及びゲート信号ら（スキャン信号らとも称する）を伝達する複数のゲートラインら（ＧＬ）などを含むことができる。

複数のデータラインらＤＬ及び複数のゲートラインら（ＧＬ）はお互いに交差することができる。複数のデータラインらＤＬそれぞれは第１方向に延長されながら配置されることができる。複数のゲートラインら（ＧＬ）それぞれは第２方向に延長されながら配置されることができる。

ここで、第１方向は列（Ｃｏｌｕｍｎ）方向であり、第２方向は行（Ｒｏｗ）方向であることができる。または、第１方向は行方向であり、第２方向は列方向であることができる。

データ駆動回路２２０は複数のデータラインらＤＬを駆動するための回路として、複数のデータラインらＤＬにデータ信号らを出力することができる。ゲート駆動回路２３０は複数のゲートラインらＧＬを駆動するための回路として、複数のゲートラインらＧＬにゲート信号らを出力することができる。

ディスプレイコントローラー２４０はデータ駆動回路２２０及びゲート駆動回路２３０を制御するための装置として、複数のデータラインらＤＬに対する駆動タイミングと複数のゲートラインらＧＬに対する駆動タイミングを制御することができる。

ディスプレイコントローラー２４０はデータ駆動回路２２０を制御するためにデータ駆動制御信号ＤＣＳをデータ駆動回路２２０に供給し、ゲート駆動回路２３０を制御するためにゲート駆動制御信号ＧＣＳをゲート駆動回路２３０に供給することができる。

ディスプレイコントローラー２４０はホストシステム２５０から入力映像データを受信し、入力映像データに基づいて映像データ（Ｄａｔａ）をデータ駆動回路２２０に供給することができる。

データ駆動回路２２０はディスプレイコントローラー２４０の駆動タイミング制御によって複数のデータラインらＤＬにデータ信号らを供給することができる。

データ駆動回路２２０はディスプレイコントローラー２４０からデジタル形態の映像データらＤａｔａを受信し、受信された映像データらＤａｔａをアナログ形態のデータ信号らに変換して複数のデータラインらＤＬに出力することができる。

ゲート駆動回路２３０はディスプレイコントローラー２４０のタイミング制御によって複数のゲートラインらＧＬにゲート信号らを供給することができる。ゲート駆動回路２３０は各種ゲート駆動制御信号ＧＣＳと共にターン－オンレベル電圧に該当する第１ゲート電圧及びターン－オフレベル電圧に該当する第２ゲート電圧の供給を受けて、ゲート信号らを生成し、生成されたゲート信号らを複数のゲートラインらＧＬに供給することができる。

例えば、データ駆動回路２２０はテープオトメティドボンディング（ＴＡＢ：Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方式で表示パネル１１０と連結されるか、または、チップオンガラス（ＣＯＧ：Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）または、チップオンパネル（ＣＯＰ：Ｃｈｉｐ Ｏｎ Ｐａｎｅｌ）方式で表示パネル１１０のボンディングパッドに連結されるか、または、チップオンフィルム（ＣＯＦ：Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）方式で具現されて表示パネル１１０と連結されることができる。

ゲート駆動回路２３０はテープオトメティドボンディング（ＴＡＢ）方式で表示パネル１１０と連結されるか、または、チップオンガラス（ＣＯＧ）またはチップオンパネル（ＣＯＰ）方式で表示パネル１１０のボンディングパッド（Ｂｏｎｄｉｎｇ Ｐａｄ）に連結されるか、または、チップオンフィルム（ＣＯＦ）方式によって表示パネル１１０と連結されることができる。または、ゲート駆動回路２３０はゲートインパネル（ＧＩＰ：Ｇａｔｅ Ｉｎ Ｐａｎｅｌ）タイプで表示パネル１１０の非表示領域ＮＤＡに形成されることができる。ゲート駆動回路２３０は基板上に配置されるか、または基板に連結されることができる。すなわち、ゲート駆動回路２３０はＧＩＰタイプである場合基板の非表示領域ＮＤＡに配置されることができる。ゲート駆動回路２３０はチップオンガラス（ＣＯＧ）タイプ、チップオンフィルム（ＣＯＦ）タイプなどの場合基板に連結されることができる。

一方、データ駆動回路２２０及びゲート駆動回路２３０のうちで少なくとも一つの駆動回路は表示パネル１１０の表示領域ＤＡに配置されることもできる。例えば、データ駆動回路２２０及びゲート駆動回路２３０のうちで少なくとも一つの駆動回路はピクセルＳＰと重畳されないように配置されることもできて、ピクセルＳＰと一部または全体が重畳されるように配置されることもできる。

データ駆動回路２２０は表示パネル１１０の一方の側（例：上側または下側）に連結されることもできる。駆動方式、パネル設計方式などによって、データ駆動回路２２０は表示パネル１１０の両側（例：上側と下側）にすべて連結されるか、または、表示パネル１１０の４側面のうちでふたつ以上の側面に連結されることもできる。

ゲート駆動回路２３０は表示パネル１１０の一方の側（例：左側または右側）に連結されることもできる。駆動方式、パネル設計方式などによって、ゲート駆動回路２３０は表示パネル１１０の両側（例：左側と右側）にすべて連結されるか、または、表示パネル１１０の４側面のうちでふたつ以上の側面に連結されることもできる。

ディスプレイコントローラー２４０は、データ駆動回路２２０と別途の部品で具現されることもできて、またはデータ駆動回路２２０と共に統合されて集積回路で具現されることができる。

ディスプレイコントローラ２４０は、通常のディスプレイ技術で用いられるタイミングコントローラ（Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）であるか、またはタイミングコントローラを含んで他の制御機能もさらに実行できる制御装置であり得、またはタイミングコントローラとは異なる制御装置であり得、または制御装置内の回路であり得る。ディスプレイコントローラ２４０は、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、またはプロセッサ（Ｐｒｏｃｅｓｓｏｒ）などの様々な回路や電子部品で具現できる。

ディスプレイコントローラー２４０は印刷回路基板、軟性印刷回路などに実装され、印刷回路基板、軟性印刷回路などを通じてデータ駆動回路２２０及びゲート駆動回路２３０と電気的に連結されることができる。

ディスプレイコントローラー２４０は、あらかじめ決まった一つ以上のインターフェースによってデータ駆動回路２２０と信号を送受信することができる。ここで、例えば、インターフェースはＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）インターフェース、ＥＰＩインターフェース、ＳＰ（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ）などを含むことができる。

本開示の実施例らによる表示装置１００は映像表示機能だけではなく、タッチセンシング機能をさらに提供するために、タッチセンサーと、タッチセンサーをセンシングして指またはペンなどのタッチオブジェクトによってタッチが発生したかを検出するか、またはタッチ位置を検出するタッチセンシング回路を含むことができる。

タッチセンシング回路はタッチセンサーを駆動してセンシングしてタッチセンシングデータを生成して出力するタッチ駆動回路２６０と、タッチセンシングデータを利用してタッチ発生を感知するか、またはタッチ位置を検出することができるタッチコントローラー２７０などを含むことができる。

タッチセンサーは複数のタッチ電極らを含むことができる。タッチセンサーは複数のタッチ電極らとタッチ駆動回路２６０を電気的に連結してくれるための複数のタッチラインをさらに含むことができる。

タッチセンサーは表示パネル１１０の外部にタッチパネル形態で存在することもできて表示パネル１１０の内部に存在することもできる。タッチセンサーがタッチパネル形態で表示パネル１１０の外部に存在する場合、タッチセンサーは外装型であると言う。タッチセンサーが外装型である場合、タッチパネルと表示パネル１１０は、別に製作され、組み立て過程で結合されることができる。外装型のタッチパネルはタッチパネル用基板及びタッチパネル用基板上の複数のタッチ電極らなどを含むことができる。

タッチセンサーが表示パネル１１０の内部に存在する場合、表示パネル１１０の製作工程中にディスプレイ駆動と関連される信号ラインら及び電極らなどと共に基板ＳＵＢ上にタッチセンサーが形成されることができる。

タッチ駆動回路２６０は複数のタッチ電極らのうちで少なくとも一つでタッチ駆動信号を供給し、複数のタッチ電極らのうちで少なくとも一つをセンシングしてタッチセンシングデータを生成することができる。

タッチセンシング回路は、セルフキャパシタンス（Ｓｅｌｆ－Ｃａｐａｃｉｔａｎｃｅ）センシング方式またはミューチュアル－キャパシタンス（Ｍｕｔｕａｌ－Ｃａｐａｃｉｔａｎｃｅ）センシング方式でタッチセンシングを行い得る。

タッチセンシング回路がセルフキャパシタンスセンシング方式でタッチセンシングを行う場合、タッチセンシング回路は、各タッチ電極とタッチオブジェクト（例えば、指、ペンなど）との間のキャパシタンスに基づいてタッチセンシングを行い得る。

セルフ－キャパシタンスセンシング方式によると、複数のタッチ電極らそれぞれは駆動タッチ電極の役割もしてセンシングタッチ電極の役割もすることができる。タッチ駆動回路２６０は複数のタッチ電極らの全体または一部を駆動して複数のタッチ電極らの全体または一部をセンシングすることができる。

タッチセンシング回路がミューチュアル－キャパシタンスセンシング方式でタッチセンシングを遂行する場合、タッチセンシング回路はタッチ電極らの間のキャパシタンスに基づいてタッチセンシングを遂行することができる。

ミューチュアル－キャパシタンスセンシング方式によると、複数のタッチ電極らは駆動タッチ電極らとセンシングタッチ電極らで分けられる。タッチ駆動回路２６０は駆動タッチ電極らを駆動してセンシングタッチ電極らをセンシングすることができる。

タッチセンシング回路に含まれたタッチ駆動回路２６０及びタッチコントローラー２７０は別途の装置で具現されることもできて、一つの装置で具現されることもできる。また、タッチ駆動回路２６０とデータ駆動回路２２０は別途の装置で具現されることもできて、一つの装置で具現されることもできる。

表示装置１００はディスプレイ駆動回路及び／またはタッチセンシング回路に各種電源を供給する電源供給回路などをさらに含むことができる。

本開示の実施例らによる表示装置１００はスマートフォン、タブレットなどのモバイル端末機であるか、または多様な大きさのモニターやテレビ（ＴＶ）などであることができるし、これに制限されないで、情報や映像を表出することができる多様なタイプ、多様な大きさのディスプレイであることができる。

前述したように、表示パネル１１０で表示領域ＤＡは一般領域ＮＡ及び一つ以上の光学領域ＯＡ１、ＯＡ２を含むことができる。

一般領域ＮＡ及び一つ以上の光学領域ＯＡ１、ＯＡ２は映像表示が可能な領域らである。しかし、一般領域ＮＡは光透過構造が形成される必要がない領域であり、一つ以上の光学領域ＯＡ１、ＯＡ２は光透過構造が形成されなければならない領域である。

前述したように、表示パネル１１０で表示領域ＤＡは一般領域ＮＡと共に、一つ以上の光学領域ＯＡ１、ＯＡ２を含むことができるが、説明の便宜のために、表示領域ＤＡが第１光学領域ＯＡ１及び第２光学領域ＯＡ２をすべて含む場合（図１ｂ、図１ｃ）を仮定する。

図３は、本開示の実施形態による表示パネル１１０におけるピクセルＳＰの等価回路である。

表示パネル１１０の表示領域ＤＡに含まれる一般領域ＮＡ、第１光学領域ＯＡ１、および第２光学領域ＯＡ２に配置されるピクセルＳＰのそれぞれは、発光素子ＥＤと、発光素子ＥＤを駆動するための駆動トランジスタＤＲＴと、駆動トランジスタＤＲＴの第１ノードＮ１にデータ電圧Ｖｄａｔａを伝達するためのスキャントランジスタＳＣＴと、１フレームの間に一定電圧を維持するためのストレージキャパシタＣｓｔと、を含み得る。

駆動トランジスタＤＲＴは、データ電圧が印加される第１ノードＮ１と、発光素子ＥＤと電気的に接続される第２ノードＮ２と、駆動電圧ラインＤＶＬからピクセル駆動電圧ＥＬＶＤＤが印加される第３ノードＮ３と、を含み得る。駆動トランジスタＤＲＴにおいて、第１ノードＮ１は、ゲートノードであり、第２ノードＮ２は、ソースノードまたはドレインノードであり得、第３ノードＮ３は、ドレインノードまたはソースノードであり得る。

発光素子ＥＤはアノード電極ＡＥ、発光層ＥＬ及びカソード電極ＣＥを含むことができる。アノード電極ＡＥは各ピクセルＳＰに配置されるピクセル電極であることができるし、各ピクセルＳＰの駆動トランジスターＤＲＴの第２ノードＮ２と電気的に連結されることができる。カソード電極ＣＥは複数のピクセルＳＰに共通に配置される共通電極であることができるし、基底電圧ＥＬＶＳＳが印加されることができる。

例えば、アノード電極ＡＥはピクセル電極であることができるし、カソード電極ＣＥは共通電極であることができる。これと反対に、アノード電極ＡＥは共通電極であることができるし、カソード電極ＣＥはピクセル電極であることができる。以下では、説明の便宜のために、アノード電極ＡＥはピクセル電極であり、カソード電極ＣＥは共通電極であることで仮定する。

例えば、発光素子ＥＤは有機発光ダイオード（ＯＬＥＤ：Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、無機発光ダイオード、または量子ドット発光素子などであることができる。この場合、発光素子ＥＤが有機発光ダイオードである場合、発光素子ＥＤで発光層ＥＬは有機物が含まれた有機発光層を含むことができる。

スキャントランジスターＳＣＴは、ゲートラインＧＬを通じて印加されるゲート信号であるスキャン信号ＳＣＡＮによってオン－オフが制御され、駆動トランジスターＤＲＴの第１ノードＮ１とデータラインＤＬとの間に電気的に連結されることができる。

ストレージコンデンサＣｓｔは駆動トランジスターＤＲＴの第１ノードＮ１と第２ノードＮ２との間に電気的に連結されることができる。

各ピクセルＳＰは図３に示されたように２個のトランジスターＤＲＴ、ＳＣＴと１個のコンデンサＣｓｔを含む２Ｔ（Ｔｒａｎｓｉｓｔｏｒ）１Ｃ（Ｃａｐａｃｉｔｏｒ）構造を有することができるし、場合によっては、１個以上のトランジスターをさらに含むか、または、１個以上のコンデンサをさらに含むこともできる。

ストレージコンデンサＣｓｔは、駆動トランジスターＤＲＴの第１ノードＮ１と第２ノードＮ２との間に存在することができる内部コンデンサ（Ｉｎｔｅｒｎａｌ Ｃａｐａｃｉｔｏｒ）である寄生コンデンサ（例：Ｃｇｓ、Ｃｇｄ）ではなく、駆動トランジスターＤＲＴの外部に意図的に設計した外部コンデンサ（Ｅｘｔｅｒｎａｌ Ｃａｐａｃｉｔｏｒ）であることがある。

駆動トランジスターＤＲＴ及びスキャントランジスターＳＣＴそれぞれはｎタイプトランジスターであるか、またはｐタイプトランジスターであることがある。

各ピクセルＳＰ内の回路素子ら（特に、発光素子ＥＤ）は外部の水分や酸素などに脆弱であるため、外部の水分や酸素が回路素子ら（特に、発光素子ＥＤ）に浸透されることを防止するための封止層ＥＮＣＡＰが表示パネル１１０に配置されることができる。封止層ＥＮＣＡＰは発光素子らＥＤを覆う形態で配置されることができる。

図４は、本開示の実施形態による表示パネル１１０の表示領域ＤＡに含まれる３つの領域ＮＡ、ＯＡ１、ＯＡ２におけるピクセルＳＰの配置図である。

図４を参照すると、表示領域ＤＡに含まれる一般領域ＮＡ、第１光学領域ＯＡ１、および第２光学領域ＯＡ２のそれぞれに複数のピクセルＳＰが配置され得る。

例えば、複数のピクセルＳＰは赤色光を発光する赤色ピクセルＲｅｄ ＳＰ、緑光を発光する緑色ピクセルＧｒｅｅｎ ＳＰ及び青色光を発光する青色ピクセルＢｌｕｅ ＳＰを含むことができる。

これによって、一般領域ＮＡ、第１光学領域ＯＡ１及び第２光学領域ＯＡ２それぞれは、赤色ピクセルＲｅｄ ＳＰの発光領域らＥＡ、緑色ピクセルＧｒｅｅｎ ＳＰの発光領域らＥＡ及び青色ピクセルＢｌｕｅ ＳＰの発光領域らＥＡを含むことができる。

図４を参照すると、一般領域ＮＡは、光透過構造を含まず、発光領域ＥＡを含み得る。

しかし、第１光学領域ＯＡ１及び第２光学領域ＯＡ２は発光領域らＥＡを含むだけでなく、光透過構造も含まなければならない。

よって、第１光学領域ＯＡ１は発光領域らＥＡと第１透過領域らＴＡ１を含むことができるし、第２光学領域ＯＡ２は発光領域らＥＡと第２透過領域らＴＡ２を含むことができる。

発光領域らＥＡと透過領域らＴＡ１、ＴＡ２は光透過可能如何によって区別されることができる。すなわち、発光領域らＥＡは光透過が不可能な領域であることができるし、透過領域らＴＡ１、ＴＡ２は光透過が可能な領域であることができる。

また、発光領域らＥＡと透過領域らＴＡ１、ＴＡ２は特定メタル層ＣＥの形成有無によって区別されることができる。例えば、発光領域らＥＡにはカソード電極ＣＥが形成されていて、透過領域らＴＡ１、ＴＡ２にはカソード電極ＣＥが形成されないこともある。発光領域らＥＡにはライトシールド層（Ｌｉｇｈｔ Ｓｈｉｅｌｄ Ｌａｙｅｒ）が形成されていて、透過領域らＴＡ１、ＴＡ２にはライトシールド層が形成されないこともある。

第１光学領域ＯＡ１は第１透過領域らＴＡ１を含み、第２光学領域ＯＡ２は第２透過領域らＴＡ２を含むため、第１光学領域ＯＡ１及び第２光学領域ＯＡ２すべては光が透過することができる領域らである。

第１光学領域ＯＡ１の透過率（透過程度）と第２光学領域ＯＡ２の透過率（透過程度）は等しいことがある。

この場合、第１光学領域ＯＡ１の第１透過領域ＴＡ１と第２光学領域ＯＡ２の第２透過領域ＴＡ２は模様（ｓｈａｐｅ：形状）または大きさが等しいことがある。または、第１光学領域ＯＡ１の第１透過領域ＴＡ１と第２光学領域ＯＡ２の第２透過領域ＴＡ２は模様や大きさが異なっても、第１光学領域ＯＡ１内の第１透過領域ＴＡ１の割合と第２光学領域ＯＡ２内の第２透過領域ＴＡ２の割合が等しいことがある。

これと異なるように、第１光学領域ＯＡ１の透過率（透過程度）と第２光学領域ＯＡ２の透過率（透過程度）はお互いに異なることがある。

この場合、第１光学領域ＯＡ１の第１透過領域ＴＡ１と第２光学領域ＯＡ２の第２透過領域ＴＡ２は模様または大きさが異なることがある。または、第１光学領域ＯＡ１の第１透過領域ＴＡ１と第２光学領域ＯＡ２の第２透過領域ＴＡ２は模様や大きさが同一であっても、第１光学領域ＯＡ１内の第１透過領域ＴＡ１の割合と第２光学領域ＯＡ２内の第２透過領域ＴＡ２の割合がお互いに異なることがある。

例えば、第１光学領域ＯＡ１が重畳される第１光学電子装置１１がカメラであり、第２光学領域ＯＡ２が重畳される第２光学電子装置１２が感知センサーである場合、カメラは感知センサーよりさらに大きい光量を必要とすることができる。

よって、第１光学領域ＯＡ１の透過率（透過程度）は、第２光学領域ＯＡ２の透過率（透過程度）より高いことがある。

この場合、第１光学領域ＯＡ１の第１透過領域ＴＡ１は第２光学領域ＯＡ２の第２透過領域ＴＡ２よりさらに大きい大きさを有することができる。または、第１光学領域ＯＡ１の第１透過領域ＴＡ１と第２光学領域ＯＡ２の第２透過領域ＴＡ２は大きさが同一であっても、第１光学領域ＯＡ１内の第１透過領域ＴＡ１の割合が第２光学領域ＯＡ２内の第２透過領域ＴＡ２の割合より大きくなることがある。

以下では、説明の便宜のために、第１光学領域ＯＡ１の透過率（透過程度）が第２光学領域ＯＡ２の透過率（透過程度）より高い場合を例に挙げて説明する。

また、図４に示されたように、本開示の実施例らでは、透過領域ＴＡ１、ＴＡ２は透明領域とすることもできて、透過率は透明度とすることもできる。

また、図４に示されたように、本開示の実施例らでは、第１光学領域ＯＡ１及び第２光学領域ＯＡ２が表示パネル１１０の表示領域ＤＡの上端に位置し、左右に並んで配置される場合を仮定する。

図４を参照すれば、第１光学領域ＯＡ１及び第２光学領域ＯＡ２が配置される横表示領域を第１横表示領域ＨＡ１と言って、第１光学領域ＯＡ１及び第２光学領域ＯＡ２が配置されない横表示領域を第２横表示領域ＨＡ２と言う。

図４を参照すれば、第１横表示領域ＨＡ１は一般領域ＮＡ、第１光学領域ＯＡ１及び第２光学領域ＯＡ２を含むことができる。第２横表示領域ＨＡ２は一般領域ＮＡのみを含むことができる。

図５ａは、本開示の実施形態による表示パネル１１０において、第１光学領域ＯＡ１および一般領域ＮＡのそれぞれにおける信号ラインの配置図であり、図５ｂは、本開示の実施形態による表示パネル１１０において、第２光学領域ＯＡ２および一般領域ＮＡのそれぞれにおける信号ラインの配置図である。

図５ａおよび図５ｂに示される第１横表示領域ＨＡ１は、表示パネル１１０における第１横表示領域ＨＡ１の一部であり、第２横表示領域ＨＡ２は、表示パネル１１０における第２横表示領域ＨＡ２の一部である。

図５ａに示される第１光学領域ＯＡ１は、表示パネル１１０における第１光学領域ＯＡ１の一部であり、図５ｂに示される第２光学領域ＯＡ２は、表示パネル１１０における第２光学領域ＯＡ２の一部である。

図５ａおよび図５ｂを参照すると、第１横表示領域ＨＡ１は、一般領域ＮＡ、第１光学領域ＯＡ１、および第２光学領域ＯＡ２を含み得る。第２横表示領域ＨＡ２は、一般領域ＮＡを含み得る。

表示パネル１１０には、多様な種類の横ラインらＨＬ１、ＨＬ２が配置され、多様な種類の縦ラインらＶＬｎ、ＶＬ１、ＶＬ２が配置されることができる。

本開示の実施例らで、横方向と縦方向は交差する２個の方向を意味するものであり、横方向と縦方向は見る方向によって異なることができる。例えば、本開示での実施例らで、横方向は一つのゲートラインＧＬが延長されながらも配置される方向を意味し、縦方向は一つのデータラインＤＬが延長されながら配置される方向を意味することができる。このように、横と縦を例に挙げる。

図５ａ及び図５ｂを参照すれば、表示パネル１１０に配置される横ラインらは第１横表示領域ＨＡ１に配置される第１横ラインらＨＬ１及び第２横表示領域ＨＡ２に配置される第２横ラインらＨＬ２を含むことができる。

表示パネル１１０に配置される横ラインらはゲートラインらＧＬであることがある。すなわち、第１横ラインらＨＬ１と第２横ラインらＨＬ２はゲートラインらＧＬであることがある。ゲートラインらＧＬはピクセルＳＰの構造によって多様な種類のゲートラインらを含むことができる。

図５ａ及び図５ｂを参照すれば、表示パネル１１０に配置される縦ラインらは、一般領域ＮＡだけに配置される一般縦ラインらＶＬｎ、第１光学領域ＯＡ１と一般領域ＮＡをすべて通り過ぎる第１縦ラインらＶＬ１、及び第２光学領域ＯＡ２と一般領域ＮＡをすべて通り過ぎる第２縦ラインらＶＬ２を含むことができる。

表示パネル１１０に配置される縦ラインらはデータラインらＤＬ、駆動電圧ラインらＤＶＬなどを含むことができるし、これだけではなく、基準電圧ラインら、初期化電圧ラインらなどをさらに含むことができる。すなわち、一般縦ラインらＶＬｎ、第１縦ラインらＶＬ１及び第２縦ラインらＶＬ２はデータラインらＤＬ、駆動電圧ラインらＤＶＬなどを含むことができるし、これだけではなく、基準電圧ラインら、初期化電圧ラインらなどをさらに含むことができる。

本開示の実施例らで、第２横ラインＨＬ２で“横”という用語は、信号が左側（または右側）から右側（または左側）に伝達されるという意味であるだけで、第２横ラインＨＬ２が正確な横方向だけで直線形態に延長されるという意味ではないことがある。すなわち、図５ａ及び図５ｂで、第２横ラインＨＬ２は一直線形態で図示されているが、これと異なるように、第２横ラインＨＬ２は折れるか、または曲げられた部分らを含むことができる。同じく、第１横ラインＨＬ１また折れるか、または曲げられた部分らを含むことができる。

本開示の実施例らで、一般縦ラインＶＬｎで“縦”という用語は信号が上側（または下側）から下側（または上側）に伝達されるという意味であるだけで、一般縦ラインＶＬｎが正確な縦方向だけで直線形態に延長されるという意味ではない。すなわち、図５ａ及び図５ｂで、一般縦ラインＶＬｎは一直線形態で図示されているが、これと異なるように、一般縦ラインＶＬｎは折れるか、または曲げられた部分らを含むことができる。同じく、第１縦ラインＶＬ１及び第２縦ラインＶＬ２また折れるか、または曲げられた部分らを含むことができる。

図５ａを参照すれば、第１横領域ＨＡ１に含まれる第１光学領域ＯＡ１は発光領域らＥＡと第１透過領域らＴＡ１を含むことができる。第１光学領域ＯＡ１内で、第１透過領域らＴＡ１の外領域が発光領域らＥＡを含むことができる。

図５ａを参照すれば、第１光学領域ＯＡ１の透過率改善のために、第１光学領域ＯＡ１を通り過ぎる第１横ラインらＨＬ１は第１光学領域ＯＡ１内の第１透過領域らＴＡ１を回避して過ぎ去ることができる。

よって、第１光学領域ＯＡ１を通り過ぎる第１横ラインらＨＬ１それぞれは各第１透過領域ＴＡ１の外郭枠（わく）の外を迂回する曲線区間またはベンディング区間などを含むことができる。

これによって、第１横領域ＨＡ１に配置される第１横ラインＨＬ１と第２横領域ＨＡ２に配置される第２横ラインＨＬ２は模様または長さなどがお互いに異なることがある。すなわち、第１光学領域ＯＡ１を通り過ぎる第１横ラインＨＬ１と第１光学領域ＯＡ１を通り過ぎない第２横ラインＨＬ２は模様または長さなどがお互いに異なることがある。

また、第１光学領域ＯＡ１の透過率改善のために、第１光学領域ＯＡ１を通り過ぎる第１縦ラインらＶＬ１は第１光学領域ＯＡ１内の第１透過領域らＴＡ１を回避して過ぎ去ることができる。

よって、第１光学領域ＯＡ１を通り過ぎる第１縦ラインらＶＬ１それぞれは各第１透過領域ＴＡ１の外郭枠の外を迂回する曲線区間またはベンディング区間などを含むことができる。

これによって、第１光学領域ＯＡ１を通り過ぎる第１縦ラインＶＬ１と第１光学領域ＯＡ１を通り過ぎないで一般領域ＮＡに配置される一般縦ラインＶＬｎは模様または長さなどがお互いに異なることがある。

図５ａを参照すれば、第１横領域ＨＡ１内の第１光学領域ＯＡ１に含まれた第１透過領域らＴＡ１は斜線方向に配列されることができる。

図５ａを参照すれば、第１横領域ＨＡ１内の第１光学領域ＯＡ１で、左右に隣接した２個の第１透過領域らＴＡ１の間には発光領域らＥＡが配置されることができる。第１横領域ＨＡ１内の第１光学領域ＯＡ１で、上下に隣接した２個の第１透過領域らＴＡ１間には発光領域らＥＡが配置されることができる。

図５ａを参照すれば、第１横領域ＨＡ１に配置される第１横ラインらＨＬ１、すなわち、第１光学領域ＯＡ１を通り過ぎる第１横ラインらＨＬ１はすべて第１透過領域ＴＡ１の外郭枠の外を迂回する曲線区間またはベンディング区間を少なくとも一つは含むことができる。

図５ｂを参照すれば、第１横領域ＨＡ１に含まれる第２光学領域ＯＡ２は発光領域らＥＡと第２透過領域らＴＡ２を含むことができる。第２光学領域ＯＡ２内で、第２透過領域らＴＡ２の外領域が発光領域らＥＡを含むことができる。

第２光学領域ＯＡ２内の発光領域らＥＡ及び第２透過領域らＴＡ２の位置及び配列状態は、図５ａでの第１光学領域ＯＡ１内の発光領域らＥＡ及び第２透過領域らＴＡ２の位置及び配列状態と同一であることもある。

これと異なるように、図５ｂに示されたように、第２光学領域ＯＡ２内の発光領域らＥＡ及び第２透過領域らＴＡ２の位置及び配列状態は、図５ａでの第１光学領域ＯＡ１内の発光領域らＥＡ及び第２透過領域らＴＡ２の位置及び配列状態と異なることがある。

例えば、図５ｂを参照すれば、第２光学領域ＯＡ２内で、第２透過領域らＴＡ２は横方向（左右方向）に配列されることができる。横長方向（左右方向）に隣接した２個の第２透過領域らＴＡ２の間には発光領域ＥＡが配置されないこともある。また、第２光学領域ＯＡ２内の発光領域らＥＡは縦方向（上下方向）に隣接した第２透過領域らＴＡ２の間に配置されることができる。すなわち、２個の第２透過領域行の間に発光領域らＥＡが配置されることができる。

第１横ラインらＨＬ１は第１横領域ＨＡ１内の第２光学領域ＯＡ２とその周辺の一般領域ＮＡを通り過ぎる時、図５ａと同一な形態で過ぎ去ることができる。

これと異なるように、図５ｂに示されたように、第１横ラインらＨＬ１は第１横領域ＨＡ１内の第２光学領域ＯＡ２とその周辺の一般領域ＮＡを通り過ぎる時、図５ａと他の形態で過ぎ去ることがある。

これは、図５ｂの第２光学領域ＯＡ２内の発光領域らＥＡ及び第２透過領域らＴＡ２の位置及び配列状態と、図５ａでの第１光学領域ＯＡ１内の発光領域らＥＡ及び第２透過領域らＴＡ２の位置及び配列状態と異なるためである。

図５ｂを参照すれば、第１横ラインらＨＬ１は第１横領域ＨＡ１内の第２光学領域ＯＡ２とその周辺の一般領域ＮＡを通り過ぎる時、曲線区間やベンディング区間なく、上下に隣接した第２透過領域らＴＡ２の間を直線形態で過ぎ去ることができる。

言い換えれば、一つの第１横ラインＨＬ１は第１光学領域ＯＡ１内で曲線区間またはベンディング区間を有するが、第２光学領域ＯＡ２内では曲線区間またはベンディング区間を有しないこともある。

第２光学領域ＯＡ２の透過率改善のために、第２光学領域ＯＡ２を通り過ぎる第２縦ラインらＶＬ２は第２光学領域ＯＡ２内の第２透過領域らＴＡ２を回避して過ぎ去ることができる。

よって、第２光学領域ＯＡ２を通り過ぎる第２縦ラインらＶＬ２それぞれは各第２透過領域ＴＡ２の外郭枠の外を迂回する曲線区間またはベンディング区間などを含むことができる。

これによって、第２光学領域ＯＡ２を通り過ぎる第２縦ラインＶＬ２と第２光学領域ＯＡ２を通り過ぎないで一般領域ＮＡに配置される一般縦ラインＶＬｎは模様または長さなどがお互いに異なることがある。

図５ａに示されたように、第１光学領域ＯＡ１を通過する第１横ラインＨＬ１は第１透過領域らＴＡ１の外郭枠の外を迂回する曲線区間らまたはベンディング区間らを有することができる。

よって、第１光学領域ＯＡ１及び第２光学領域ＯＡ２を通過する第１横ラインＨＬ１の長さは、第１光学領域ＯＡ１及び第２光学領域ＯＡ２を通過しないで一般領域ＮＡだけに配置される第２横ラインＨＬ２の長さより少しはさらに長いことがある。

これによって、第１光学領域ＯＡ１及び第２光学領域ＯＡ２を通過する第１横ラインＨＬ１の抵抗（以下、第１抵抗とも称する）は、第１光学領域ＯＡ１及び第２光学領域ＯＡ２を通過しないで一般領域ＮＡだけに配置される第２横ラインＨＬ２の抵抗（以下、第２抵抗とも称する）より少し大きくなることができる。

図５ａ及び図５ｂを参照すれば、光透過構造によって、第１光学電子装置１１と少なくとも一部が重畳される第１光学領域ＯＡ１は複数の第１透過領域らＴＡ１を含み、第２光学電子装置１２と少なくとも一部が重畳される第２光学領域ＯＡ２は複数の第２透過領域らＴＡ２を含むため、第１光学領域ＯＡ１及び第２光学領域ＯＡ２は一般領域ＮＡに比べて単位面積当たりピクセル個数が少ないことがある。

第１光学領域ＯＡ１及び第２光学領域ＯＡ２を通過する第１横ラインＨＬ１が連結されるピクセルＳＰの個数と、第１光学領域ＯＡ１及び第２光学領域ＯＡ２を通過しないで一般領域ＮＡだけに配置される第２横ラインＨＬ２が連結されるピクセルＳＰの個数はお互いに異なることがある。

第１光学領域ＯＡ１及び第２光学領域ＯＡ２を通過する第１横ラインＨＬ１が連結されるピクセルＳＰの個数（第１個数）は、第１光学領域ＯＡ１及び第２光学領域ＯＡ２を通過しないで一般領域ＮＡだけに配置される第２横ラインＨＬ２が連結されるピクセルＳＰの個数（第２個数）より少ないことがある。

第１個数と第２個数との間の差は第１光学領域ＯＡ１及び第２光学領域ＯＡ２それぞれの解像度と一般領域ＮＡの解像度の差によって変わることがある。例えば、第１光学領域ＯＡ１及び第２光学領域ＯＡ２それぞれの解像度と一般領域ＮＡの解像度の差が大きくなるほど、第１個数と第２個数との間の差は大きくなることがある。

前述したように、第１光学領域ＯＡ１及び第２光学領域ＯＡ２を通過する第１横ラインＨＬ１が連結されるピクセルＳＰの個数（第１個数）が第１光学領域ＯＡ１及び第２光学領域ＯＡ２を通過しないで一般領域ＮＡだけに配置される第２横ラインＨＬ２が連結されるピクセルＳＰの個数（第２個数）より少ないため、第１横ラインＨＬ１が周辺の他の電極らやラインらと重畳される面積が第２横ラインＨＬ２が周辺の他の電極らやラインらと重畳される面積より小さいことがある。

よって、第１横ラインＨＬ１が周辺の他の電極らやラインらと形成する寄生キャパシタンス（以下、第１キャパシタンスと称する）は第２横ラインＨＬ２が周辺の他の電極らやラインらと形成する寄生キャパシタンス（以下、第２キャパシタンスと称する）より遥かに小さいことがある。

第１抵抗及び第２抵抗の間の大小関係（第１抵抗≧第２抵抗）及び第１キャパシタンス及び第２キャパシタンスの間の大小関係（第１キャパシタンス≪第２キャパシタンス）を考慮する時、第１光学領域ＯＡ１及び第２光学領域ＯＡ２を通過する第１横ラインＨＬ１のＲＣ（Ｒｅｓｉｓｔａｎｃｅ－Ｃａｐａｃｉｔａｎｃｅ）値（以下、第１ＲＣ値とも称する）は、第１光学領域ＯＡ１及び第２光学領域ＯＡ２を通過しないで一般領域ＮＡだけに配置される第２横ラインＨＬ２のＲＣ（Ｒｅｓｉｓｔａｎｃｅ－Ｃａｐａｃｉｔａｎｃｅ）値（以下、第２ＲＣ値とも称する）より遥かに小さいことがある（第１ＲＣ値≪第２ＲＣ値）。

第１横ラインＨＬ１の第１ＲＣ値と第２横ラインＨＬ２の第２ＲＣ値の間の差（以下で、ＲＣロード（ＲＣ Ｌｏａｄ）偏差と称する）によって、第１横ラインＨＬ１を通じた信号伝達特性と第２横ラインＨＬ２を通じた信号伝達特性が変わることがある。

図６および図７は、本開示の実施形態による表示パネル１１０の表示領域ＤＡに含まれる一般領域ＮＡ、第１光学領域ＯＡ１および第２光学領域ＯＡ２のそれぞれの断面図である。

図６は、タッチセンサがタッチパネルの形で表示パネル１１０の外部に存在する場合についての表示パネル１１０の断面図であり、図７は、タッチセンサＴＳが表示パネル１１０の内部に存在する場合についての表示パネル１１０の断面図である。

図６および図７のそれぞれは、表示領域ＤＡに含まれる一般領域ＮＡ、第１光学領域ＯＡ１、および第２光学領域ＯＡ２についての断面図である。

まず、図６および図７を参照して一般領域ＮＡの積層構造について説明する。第１光学領域ＯＡ１と第２光学領域ＯＡ２のそれぞれに含まれる発光領域ＥＡは、一般領域ＮＡ内の発光領域ＥＡと同じ積層構造を有し得る。

図６および図７を参照すると、基板ＳＵＢは、第１基板ＳＵＢ１、層間絶縁膜ＩＰＤおよび第２基板ＳＵＢ２を含み得る。層間絶縁膜ＩＰＤは、第１基板ＳＵＢ１と第２基板ＳＵＢ２との間に位置し得る。基板ＳＵＢを第１基板ＳＵＢ１、層間絶縁膜ＩＰＤおよび第２基板ＳＵＢ２で構成することによって、水分浸透を防止できる。例えば、第１基板ＳＵＢ１および第２基板ＳＵＢ２は、ポリイミド（Ｐｏｌｙｉｍｉｄｅ、ＰＩ）基板であり得る。第１基板ＳＵＢ１を１次ＰＩ基板といい、第２基板ＳＵＢ２を２次ＰＩ基板といえる。

図６および図７を参照すると、基板ＳＵＢ上には、駆動トランジスタＤＲＴなどのトランジスタを形成するための各種パターンＡＣＴ、ＳＤ１、ＧＡＴＥ、各種絶縁膜ＭＢＵＦ、ＡＢＵＦ１、ＡＢＵＦ２、ＧＩ、 ＩＬＤ１、ＩＬＤ２、ＰＡＳ０および各種金属パターンＴＭ、ＧＭ、ＭＬ１、ＭＬ２が配置され得る。

図６および図７を参照すると、第２基板ＳＵＢ２上にマルチバッファ層ＭＢＵＦが配置され得、マルチバッファ層ＭＢＵＦ上に第１アクティブバッファ層ＡＢＵＦ１が配置され得る。

第１アクティブバッファ層ＡＢＵＦ１上に第１金属層ＭＬ１及び第２金属層ＭＬ２が配置されることができる。ここで、第１金属層ＭＬ１及び第２金属層ＭＬ２は光をシールドするライトシールド層（Ｌｉｇｈｔ Ｓｈｉｅｌｄ Ｌａｙｅｒ、ＬＳ）であることがある。

第１金属層ＭＬ１及び第２金属層ＭＬ２上に第２アクティブバッファ層ＡＢＵＦ２が配置されることができる。第２アクティブバッファ層ＡＢＵＦ２上に駆動トランジスターＤＲＴのアクティブ層ＡＣＴが配置されることができる。

ゲート絶縁膜ＧＩがアクティブ層ＡＣＴを覆いながら配置されることができる。

ゲート絶縁膜ＧＩ上に駆動トランジスターＤＲＴのゲート電極ＧＡＴＥが配置されることができる。この時、駆動トランジスターＤＲＴの形成位置と異なる位置で、駆動トランジスターＤＲＴのゲート電極ＧＡＴＥと共に、ゲート物質層ＧＭがゲート絶縁膜ＧＩ上に配置されることができる。

第１層間絶縁膜ＩＬＤ１がゲート電極ＧＡＴＥ及びゲート物質層ＧＭを覆いながら配置されることができる。第１層間絶縁膜ＩＬＤ１上に金属パターンＴＭが配置されることができる。金属パターンＴＭは駆動トランジスターＤＲＴの形成位置と他の所に位置することができる。第２層間絶縁膜ＩＬＤ２が第１層間絶縁膜ＩＬＤ１上の金属パターンＴＭを覆いながら配置されることができる。

第２層間絶縁膜ＩＬＤ２上に２個の第１ソース－ドレイン電極パターンＳＤ１が配置されることができる。２個の第１ソース－ドレイン電極パターンＳＤ１のうちで一つは駆動トランジスターＤＲＴのソースノードであり、残り一つは駆動トランジスターＤＲＴのドレインノードである。

２個の第１ソース－ドレイン電極パターンＳＤ１は、第２層間絶縁膜ＩＬＤ２、第１層間絶縁膜ＩＬＤ１及びゲート絶縁膜ＧＩのコンタクトホールを通じて、アクティブ層ＡＣＴの一方の側と他方の側に電気的に連結されることができる。

アクティブ層ＡＣＴでゲート電極ＧＡＴＥと重畳される部分はチャンネル領域である。２個の第１ソース－ドレイン電極パターンＳＤ１のうちで一つはアクティブ層ＡＣＴでチャンネル領域の一方の側と連結されることができるし、２個の第１ソース－ドレイン電極パターンＳＤ１のうちで残り一つはアクティブ層ＡＣＴでチャンネル領域の他方の側と連結されることができる。

パッシベーション層ＰＡＳ０が２個の第１ソース－ドレイン電極パターンＳＤ１を覆いながら配置される。パッシベーション層ＰＡＳ０上に平坦化層ＰＬＮが配置されることができる。平坦化層ＰＬＮは第１平坦化層ＰＬＮ１及び第２平坦化層ＰＬＮ２を含むことができる。

パッシベーション層ＰＡＳ０上に第１平坦化層ＰＬＮ１が配置されることができる。

第１平坦化層ＰＬＮ１上に第２ソース－ドレイン電極パターンＳＤ２が配置され得る。第２ソース－ドレイン電極パターンＳＤ２は、第１平坦化層ＰＬＮ１のコンタクトホールを介して２つの第１ソース－ドレイン電極パターンＳＤ１のうち、１つ（図３のピクセルＳＰ内の駆動トランジスタＤＲＴの第２ノードＮ２に対応する）と接続され得る。

第２平坦化層ＰＬＮ２は第２ソース－ドレイン電極パターンＳＤ２を覆いながら配置されることができる。第２平坦化層ＰＬＮ２上に発光素子ＥＤが配置されることができる。

発光素子ＥＤの積層構造をよく見れば、アノード電極ＡＥが第２平坦化層ＰＬＮ２上に配置されることができる。アノード電極ＡＥが第２平坦化層ＰＬＮ２のコンタクトホールを通じて第２ソース－ドレイン電極パターンＳＤ２と電気的に連結されることができる。

バンクＢＡＮＫがアノード電極ＡＥの一部を覆いながら配置されることができる。ピクセルＳＰの発光領域ＥＡに対応されるバンクＢＡＮＫの一部がオープンされることができる。

アノード電極ＡＥの一部がバンクＢＡＮＫの開口部（オープンされた部分）で露出されることができる。発光層ＥＬがバンクＢＡＮＫの側面とバンクＢＡＮＫの開口部（オープンされた部分）に位置することができる。発光層ＥＬの全体または一部は隣接したバンクＢＡＮＫの間に位置することができる。

バンクＢＡＮＫの開口部で、発光層ＥＬはアノード電極ＡＥと接触することができる。発光層ＥＬ上にカソード電極ＣＥが配置されることができる。

アノード電極ＡＥ、発光層ＥＬ及びカソード電極ＣＥによって発光素子ＥＤが形成されることができる。発光層ＥＬは有機膜を含むことができる。

前述した発光素子ＥＤ上に封止層ＥＮＣＡＰが配置され得る。

封止層ＥＮＣＡＰは、単一層構造または多層構造を有し得る。例えば、図６および図７に示されるように、封止層ＥＮＣＡＰは、第１封止層ＰＡＳ１、第２封止層ＰＣＬ、および第３封止層ＰＡＳ２を含み得る。

例えば、第１封止層ＰＡＳ１および第３封止層ＰＡＳ２は、無機膜であり、第２封止層ＰＣＬは、有機膜であり得る。第１封止層ＰＡＳ１、第２封止層ＰＣＬおよび第３封止層ＰＡＳ２のうち、第２封止層ＰＣＬは最も厚く、平坦化層の役割を行い得る。

第１封止層ＰＡＳ１はカソード電極ＣＥ上に配置され、発光素子ＥＤと最も隣接するように配置されることができる。第１封止層ＰＡＳ１は低温蒸着が可能な無機絶縁材質で形成されることができる。例えば、第１封止層ＰＡＳ１は窒化シリコン（ＳｉＮｘ）、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯＮ）または酸化アルミニウム（Ａｌ_２Ｏ_３）などであることができる。第１封止層ＰＡＳ１が低温雰囲気で蒸着されるため、蒸着工程時、第１封止層ＰＡＳ１は高温雰囲気に脆弱な有機物を含む発光層ＥＬが損傷されることを防止することができる。

第２封止層ＰＣＬは第１封止層ＰＡＳ１より小さな面積で形成されることができる。この場合、第２封止層ＰＣＬは第１封止層ＰＡＳ１の両末端を露出させるように形成されることができる。第２封止層ＰＣＬは表示装置１００の曲がりによる各層ら間の応力を緩和させる緩衝役割をして、平坦化性能を強化する役割をすることもできる。例えば、第２封止層ＰＣＬはアクリル樹脂、エポキシ樹脂、ポリイミド、ポリエチレン、またはシリコンオキシカーバイド（ＳｉＯＣ）などであることができるし、有機絶縁材質で形成されることができる。例えば、第２封止層ＰＣＬはインクジェット方式を通じて形成されることもできる。

第３無機封止層ＰＡＳ２は第２封止層ＰＣＬが形成された基板ＳＵＢ上に第２封止層ＰＣＬ及び第１封止層ＰＡＳ１それぞれの上部面及び側面を覆うように形成されることができる。第３封止層ＰＡＳ２は外部の水分や酸素が第１無機封止層ＰＡＳ１及び有機封止層ＰＣＬに浸透することを最小化するか、または遮断することができる。例えば、第３封止層ＰＡＳ２は窒化シリコン（ＳｉＮｘ）、酸化シリコン（ＳｉＯｘ）、酸化窒化シリコン（ＳｉＯＮ）または酸化アルミニウム （Ａｌ_２Ｏ_３）などのような無機絶縁材質で形成される。

図７を参照すると、タッチセンサＴＳが表示パネル１１０に内蔵されるタイプの場合、封止層ＥＮＣＡＰ上にタッチセンサＴＳが配置され得る。タッチセンサ構造について詳細に説明すると、以下の通りである。

封止層ＥＮＣＡＰ上にタッチバッファ膜Ｔ－ＢＵＦが配置され得る。タッチバッファ膜Ｔ－ＢＵＦ上にタッチセンサＴＳが配置され得る。

タッチセンサＴＳは、異なる層に位置するタッチセンサメタルＴＳＭとブリッジメタルＢＲＧを含み得る。

タッチセンサメタルＴＳＭとブリッジメタルＢＲＧとの間には、タッチ層間絶縁膜Ｔ－ＩＬＤが配置され得る。

例えば、タッチセンサメタルＴＳＭが互いに隣接して配置される第１タッチセンサメタルＴＳＭ、第２タッチセンサメタルＴＳＭ、および第３タッチセンサメタルＴＳＭを含み得る。第１タッチセンサメタルＴＳＭと第２タッチセンサメタルＴＳＭとの間に第３タッチセンサメタルＴＳＭがあり、第１タッチセンサメタルＴＳＭおよび第２タッチセンサメタルＴＳＭは、互いに電気的に接続される必要がある場合、第１タッチセンサメタルＴＳＭおよび第２タッチセンサメタルＴＳＭは、他の層にあるブリッジメタルＢＲＧを介して電気的に相互に接続され得る。ブリッジメタルＢＲＧは、タッチ層間絶縁膜Ｔ－ＩＬＤによって第３タッチセンサメタルＴＳＭと絶縁することができる。

表示パネル１１０にタッチセンサＴＳが形成されるとき、工程に用いられる薬液（現像液またはエッチング液など）または外部からの水分などが発生し得る。タッチバッファ膜Ｔ－ＢＵＦ上にタッチセンサＴＳが配置されることによって、タッチセンサＴＳの製造工程時に薬液や水分などが有機物を含む発光層ＥＬに浸透することを防止できる。これにより、タッチバッファ膜Ｔ－ＢＵＦは、薬液または水分に脆弱な発光層ＥＬの損傷を防止できる。

タッチバッファ膜Ｔ－ＢＵＦは、高温に脆弱な有機物を含む発光層ＥＬの損傷を防止するために、一定温度（例えば、１００℃）以下の低温で形成可能であり、１～３の低誘電率を有する有機絶縁材料で形成される。例えば、タッチバッファ膜Ｔ－ＢＵＦは、アクリル系、エポキシ系、またはシロキサン（Ｓｉｌｏｘａｎ）系の材質で形成され得る。表示装置１００の曲がりに応じて、封止層ＥＮＣＡＰが損傷することがあり、タッチバッファ膜Ｔ－ＢＵＦ上に位置するタッチセンサメタルが割れることがある。表示装置１００が曲がっても、有機絶縁材質で平坦化性能を有するタッチバッファ膜Ｔ－ＢＵＦは、封止層ＥＮＣＡＰの損傷および／またはタッチセンサＴＳを構成するメタルＴＳＭ、ＢＲＧの割れ現象を防止できる。

保護層ＰＡＣは、タッチセンサＴＳを覆いながら配置され得る。保護層ＰＡＣは、有機絶縁膜であり得る。

次に、図６および図７を参照して第１光学領域ＯＡ１についての積層構造を説明する。

図６および図７を参照すると、第１光学領域ＯＡ１内の発光領域ＥＡは、一般領域ＮＡの積層構造と同じ積層構造を有し得る。したがって、以下は、第１光学領域ＯＡ１内の第１透過領域ＴＡ１の積層構造について詳細に説明する。

一般領域ＮＡおよび第１光学領域ＯＡ１に含まれる発光領域ＥＡには、カソード電極ＣＥが配置されるが、第１光学領域ＯＡ１内の第１透過領域ＴＡ１には、カソード電極ＣＥが配置されないことがある。すなわち、第１光学領域ＯＡ１内の第１透過領域ＴＡ１は、カソード電極ＣＥの開口部に対応できる。

また、一般領域ＮＡおよび第１光学領域ＯＡ１に含まれる発光領域ＥＡには、第１金属層ＭＬ１および第２金属層ＭＬ２のうち、少なくとも１つを含むライトシールド層ＬＳが配置されるが、第１光学領域ＯＡ１内の第１透過領域ＴＡ１には、ライトシールド層ＬＳが配置されないことがある。すなわち、第１光学領域ＯＡ１内の第１透過領域ＴＡ１は、ライトシールド層ＬＳの開口部に対応できる。

一般領域ＮＡおよび第１光学領域ＯＡ１に含まれる発光領域ＥＡに配置された基板ＳＵＢと各種絶縁膜ＭＢＵＦ、ＡＢＵＦ１、ＡＢＵＦ２、ＧＩ、ＩＬＤ１、ＩＬＤ２、ＰＡＳ０、ＰＬＮ（ＰＬＮ１、ＰＬＮ２）、ＢＡＮＫ、ＥＮＣＡＰ（ＰＡＳ１、ＰＣＬ、ＰＡＳ２）、Ｔ－ＢＵＦ、Ｔ－ＩＬＤ、ＰＡＣは、第１光学領域ＯＡ１内の第１透過領域ＴＡ１にも同様に配置され得る。

しかし、一般領域ＮＡおよび第１光学領域ＯＡ１に含まれる発光領域ＥＡにおいて、絶縁物質以外に、電気的な特性を有する物質層（例えば、金属物質層、半導体層など）は、第１光学領域ＯＡ１内の第１透過領域ＴＡ１に配置されないことがある。

例えば、図６および図７を参照すると、トランジスタに関連する金属物質層ＭＬ１、ＭＬ２、ＧＡＴＥ、ＧＭ、ＴＭ、ＳＤ１、ＳＤ２および半導体層ＡＣＴは、第１透過領域ＴＡ１に配置されないことがある。

また、図６および図７を参照すると、発光素子ＥＤに含まれるアノード電極ＡＥおよびカソード電極ＣＥは、第１透過領域ＴＡ１に配置されないことがある。ただし、発光層ＥＬは、第１透過領域ＴＡ１に配置されることがあり、または配置されないことがある。

また、図７を参照すると、タッチセンサＴＳに含まれるタッチセンサメタルＴＳＭおよびブリッジメタルＢＲＧも、第１光学領域ＯＡ１内の第１透過領域ＴＡ１に配置されないことがある。

したがって、第１光学領域ＯＡ１内の第１透過領域ＴＡ１に電気的な特性を有する物質層（例えば、金属物質層、半導体層など）が配置されないことによって、第１光学領域ＯＡ１内の第１透過領域ＴＡ１の光透過性が提供され得る。したがって、第１光学電子装置１１は、第１透過領域ＴＡ１を介して透過した光を受信し、当該機能（例えば、イメージセンシング）を行い得る。

第１光学領域ＯＡ１内の第１透過領域ＴＡ１の全体または一部は、第１光学電子装置１１と重畳するため、第１光学電子装置１１の正常の動作のためには、第１光学領域ＯＡ１内の第１透過領域ＴＡ１の透過率は、より高まる必要がある。

このために、本開示の実施形態による表示装置１００の表示パネル１１０において、第１光学領域ＯＡ１内の第１透過領域ＴＡ１は、透過率向上構造（ＴＩＳ、Ｔｒａｎｓｍｉｔｔａｎｃｅ Ｉｍｐｒｏｖｅｍｅｎｔ Ｓｔｒｕｃｔｕｒｅ）を有し得る。

図６および図７を参照すると、表示パネル１１０に含まれる複数の絶縁膜は、基板ＳＵＢ１、ＳＵＢ２とトランジスタＤＲＴ、ＳＣＴとの間のバッファ層ＭＢＵＦ、ＡＢＵＦ１、ＡＢＵＦ２と、トランジスタＤＲＴと発光素子ＥＤとの間の平坦化層ＰＬＮ１、ＰＬＮ２と、発光素子ＥＤ上の封止層ＥＮＣＡＰと、を含み得る。

図７を参照すると、表示パネル１１０に含まれる複数の絶縁膜は、封止層ＥＮＣＡＰ上のタッチバッファ膜Ｔ－ＢＵＦおよびタッチ層間絶縁膜Ｔ－ＩＬＤなどをさらに含み得る。

図６および図７を参照すると、第１光学領域ＯＡ１内の第１透過領域ＴＡ１は、透過率向上構造ＴＩＳとして、第１平坦化層ＰＬＮ１およびパッシベーション層ＰＡＳ０が下に陥没した構造を有し得る。

図６および図７を参照すると、複数の絶縁膜のうち、第１平坦化層ＰＬＮ１は、少なくとも１つの凹凸部（または陥没部）を含み得る。ここで、第１平坦化層ＰＬＮ１は、有機絶縁膜であり得る。

第１平坦化層ＰＬＮ１が下に陥没した場合、第２平坦化層ＰＬＮ２が実質的な平坦化の役割を行い得る。一方、第２平坦化層ＰＬＮ２も下に陥没し得る。この場合、第２封止層ＰＣＬが実質的な平坦化の役割を行い得る。

図６および図７を参照すると、第１平坦化層ＰＬＮ１およびパッシベーション層ＰＡＳ０の陥没した部分は、トランジスタＤＲＴを形成するための絶縁膜ＩＬＤ２、ＩＤＬ１、ＧＩとその下に位置するバッファ層ＡＢＵＦ１、ＡＢＵＦ２、ＭＢＵＦを貫通し、第２基板ＳＵＢ２の上部まで下降し得る。

図６および図７を参照すると、基板ＳＵＢは、透過率向上構造ＴＩＳとして少なくとも１つの凹部を含み得る。例えば、第１透過領域ＴＡ１において、第２基板ＳＵＢ１の上面が下に陥没するか、または開けられる。

図６および図７を参照すると、封止層ＥＮＣＡＰを構成する第１封止層ＰＡＳ１および第２封止層ＰＣＬも下に陥没した形の透過率向上構造ＴＩＳを有し得る。ここで、第２封止層ＰＣＬは、有機絶縁膜であり得る。

図７を参照すると、保護層ＰＡＣは、封止層ＥＮＣＡＰ上のタッチセンサＴＳを覆いながら配置され、タッチセンサＴＳを保護できる。

図７を参照すると、保護層ＰＡＣは、第１透過領域ＴＡ１と重畳する部分で透過率向上構造ＴＩＳとして少なくとも１つの凹凸部を有し得る。ここで、保護層ＰＡＣは、有機絶縁膜であり得る。

図７を参照すると、タッチセンサＴＳは、メッシュタイプのタッチセンサメタルＴＳＭで構成され得る。タッチセンサメタルＴＳＭがメッシュタイプで形成される場合、タッチセンサメタルＴＳＭには、複数のオープン領域が存在し得る。複数のオープン領域のそれぞれは、ピクセルＳＰの発光領域ＥＡと位置が対応できる。

第１光学領域ＯＡ１の透過率が一般領域ＮＡの透過率よりも高くなるように、第１光学領域ＯＡ１内における単位領域当たりのタッチセンサメタルＴＳＭの面積は、一般領域ＮＡ内における単位領域当たりのタッチセンサメタルＴＳＭの面積よりも小さいことがある。

図７を参照すると、第１光学領域ＯＡ１内の発光領域ＥＡにタッチセンサＴＳが配置され、第１光学領域ＯＡ１内の第１透過領域ＴＡ１には、タッチセンサＴＳが配置されないことがある。

次に、図６および図７を参照して第２光学領域ＯＡ２についての積層構造を説明する。

図６および図７を参照すると、第２光学領域ＯＡ２内の発光領域ＥＡは、一般領域ＮＡの積層構造と同じ積層構造を有し得る。したがって、以下では、第２光学領域ＯＡ２内の第２透過領域ＴＡ２の積層構造について詳細に説明する。

一般領域ＮＡおよび第２光学領域ＯＡ２に含まれる発光領域ＥＡには、カソード電極ＣＥが配置されるが、第２光学領域ＯＡ２内の第２透過領域ＴＡ２には、カソード電極ＣＥが配置されないことがある。すなわち、第２光学領域ＯＡ２内の第２透過領域ＴＡ２は、カソード電極ＣＥの開口部に対応できる。

また、一般領域ＮＡおよび第２光学領域ＯＡ２に含まれる発光領域ＥＡには、第１金属層ＭＬ１および第２金属層ＭＬ２のうち、少なくとも１つを含むライトシールド層ＬＳが配置されるが、第２光学領域ＯＡ２内の第２透過領域ＴＡ２には、ライトシールド層ＬＳが配置されないことがある。すなわち、第２光学領域ＯＡ２内の第２透過領域ＴＡ２は、ライトシールド層ＬＳの開口部に対応できる。

第２光学領域ＯＡ２の透過率と第１光学領域ＯＡ１の透過率が同じである場合、第２光学領域ＯＡ２内の第２透過領域ＴＡ２の積層構造は、第１光学領域ＯＡ１内の第１透過領域ＴＡ１の積層構造と完全に同じであり得る。

第２光学領域ＯＡ２の透過率と第１光学領域ＯＡ１の透過率が異なる場合、第２光学領域ＯＡ２内の第２透過領域ＴＡ２の積層構造は、第１光学領域ＯＡ１内の第１透過領域ＴＡ１の積層構造と一部異なり得る。

例えば、図６および図７に示されるように、第２光学領域ＯＡ２の透過率が第１光学領域ＯＡ１の透過率よりも低い場合、第２光学領域ＯＡ２内の第２透過領域ＴＡ２は、透過率向上構造ＴＩＳを有しないことがある。その一環として、第１平坦化層ＰＬＮ１およびパッシベーション層ＰＡＳ０が陥没しないことがある。また、第２光学領域ＯＡ２内の第２透過領域ＴＡ２の幅は、第１光学領域ＯＡ１内の第１透過領域ＴＡ１の幅よりも狭いことがある。

一般領域ＮＡおよび第２光学領域ＯＡ２に含まれる発光領域ＥＡに配置された基板ＳＵＢと各種絶縁膜ＭＢＵＦ、ＡＢＵＦ１、ＡＢＵＦ２、ＧＩ、ＩＬＤ１、ＩＬＤ２、ＰＡＳ０、ＰＬＮ（ＰＬＮ１、ＰＬＮ２）、ＢＡＮＫ、ＥＮＣＡＰ（ＰＡＳ１、ＰＣＬ、ＰＡＳ２）、Ｔ－ＢＵＦ、Ｔ－ＩＬＤ、ＰＡＣは、第２光学領域ＯＡ２内の第２透過領域ＴＡ２にも同様に配置され得る。

しかし、一般領域ＮＡおよび第２光学領域ＯＡ２に含まれる発光領域ＥＡにおいて、絶縁物質以外に、電気的な特性を有する物質層（例えば、金属物質層、半導体層など）は、第２光学領域ＯＡ２内の第２透過領域ＴＡ２に配置されないことがある。

例えば、図６および図７を参照すると、トランジスタに関連する金属物質層ＭＬ１、ＭＬ２、ＧＡＴＥ、ＧＭ、ＴＭ、ＳＤ１、ＳＤ２および半導体層ＡＣＴは、第２光学領域ＯＡ２内の第２透過領域ＴＡ２に配置されないことがある。

また、図６および図７を参照すると、発光素子ＥＤに含まれるアノード電極ＡＥおよびカソード電極ＣＥは、第２光学領域ＯＡ２内の第２透過領域ＴＡ２に配置されないことがある。ただし、発光層ＥＬは、第２光学領域ＯＡ２内の第２透過領域ＴＡ２に配置されることがあり、または配置されないことがある。

また、図７を参照すると、タッチセンサＴＳに含まれるタッチセンサメタルＴＳＭおよびブリッジメタルＢＲＧも、第２光学領域ＯＡ２内の第２透過領域ＴＡ２に配置されないことがある

したがって、第２光学領域ＯＡ２内の第２透過領域ＴＡ２に電気的な特性を有する物質層（例えば、金属物質層、半導体層など）が配置されないことによって、第２光学領域ＯＡ２内の第２透過領域ＴＡ２の光透過性が提供され得る。したがって、第２光学電子装置１２は、第２透過領域ＴＡ２を介して透過した光を受信し、当該機能（例えば、物体や人体の接近検知、外部の照度検知など）を行い得る。

図８は、本開示の実施形態による表示パネル１１０の外郭における断面図である。

図８においては、第１基板ＳＵＢ１および第２基板ＳＵＢ２が合わさった形の基板ＳＵＢが表示され、バンクＢＡＮＫの下部は、簡単に示されている。図８において、第１平坦化層ＰＬＮ１および第２平坦化層ＰＬＮ２は、１つの平坦化層ＰＬＮに示され、平坦化層ＰＬＮの下の第２層間絶縁膜ＩＬＤ２および第１層間絶縁膜ＩＬＤ１は、１つの層間絶縁膜ＩＮＳに示される。

図８を参照すると、第１封止層ＰＡＳ１は、カソード電極ＣＥ上に配置され、発光素子ＥＤに最も隣接して配置され得る。第２封止層ＰＣＬは、第１封止層ＰＡＳ１よりも小さい面積で形成され得る。この場合、第２封止層ＰＣＬは、第１封止層ＰＡＳ１の両端を露出させるように形成され得る。

第３無機封止層ＰＡＳ２は、第２封止層ＰＣＬが形成された基板ＳＵＢ上に第２封止層ＰＣＬおよび第１封止層ＰＡＳ１のそれぞれの上部面および側面を覆うように形成され得る。

第３封止層ＰＡＳ２は、外部の水分や酸素が第１無機封止層ＰＡＳ１および有機封止層ＰＣＬに浸透することを最小化するか、または遮断する。

図８を参照すると、表示パネル１１０は、封止層ＥＮＣＡＰが崩れるのを防止するために、封止層ＥＮＣＡＰの傾斜面ＳＬＰの端点またはその近傍に１つ以上のダムＤＡＭ１、ＤＡＭ２が存在し得る。１つ以上のダムＤＡＭ１、ＤＡＭ２は、表示領域ＤＡと非表示領域ＮＤＡとの境界点に存在したり、境界点の近傍に存在し得る。

１つ以上のダムＤＡＭ１、ＤＡＭ２は、バンクＢＡＮＫと同じ物質ＤＦＰを含み得る。

図８を参照すると、有機物を含む第２封止層ＰＣＬは、最も内側にある１次ダムＤＡＭ１の内側面にのみ位置し得る。すなわち、第２封止層ＰＣＬは、すべてのダムＤＡＭ１、ＤＡＭ２の上部に存在しないことがある。これとは異なり、有機物を含む第２封止層ＰＣＬは、１次ダムＤＡＭ１および２次ダムＤＡＭ２のうち、少なくとも１次ダムＤＡＭ１の上部に位置し得る。

第２封止層ＰＣＬは、１次ダムＤＡＭ１の上部までのみ拡張されて位置し得る。または、第２封止層ＰＣＬは、１次ダムＤＡＭ１の上部を通り、２次ダムＤＡＭ２の上部まで拡張されて位置し得る。

図８を参照すると、１つ以上のダムＤＡＭ１、ＤＡＭ２の外郭には、タッチ駆動回路２６０が電気的に接続されるタッチパッドＴＰが基板ＳＵＢに配置され得る。

タッチラインＴＬは、表示領域ＤＡに配置されるタッチ電極を構成するタッチセンサメタルＴＳＭまたはブリッジメタルＢＲＧをタッチパッドＴＰに電気的に接続し得る。

タッチラインＴＬの一端は、タッチセンサメタルＴＳＭまたはブリッジメタルＢＲＧと電気的に接続され、タッチラインＴＬの他端は、タッチパッドＴＰと電気的に接続され得る。

タッチラインＴＬは、封止層ＥＮＣＡＰの傾斜面ＳＬＰに沿って下降し、ダムＤＡＭ１、ＤＡＭ２の上部を通り、外郭に配置されたタッチパッドＴＰまで延長され得る。

図８を参照すると、タッチラインＴＬは、ブリッジメタルＢＲＧであり得る。これとは異なり、タッチラインＴＬ、タッチセンサメタルＴＳＭであり得る。

図９は、本開示の実施形態による表示装置を示す構造図である。

図９を参照すると、表示装置１００は、表示パネル１１０、データ駆動回路２２０、ゲート駆動回路２３０、第１電源供給回路９１０、第２電源供給回路９２０を含み得る。

表示パネル１１０は、複数のデータラインＤＬ１～ＤＬｍ、複数のゲートラインＧＬ１～ＧＬｎ、複数の第１初期化電源ラインＶＬ１１～ＶＬ１ｎ、複数の電源ラインＶＬ２１～ＶＬ２ｎが配置されており、複数のデータラインＤＬ１～ＤＬｍと、複数のゲートラインＧＬ１～ＧＬｎと、複数の第１初期化電源ラインＶＬ１１～ＶＬ１ｎと、複数の電源ラインＶＬ２１～ＶＬ２ｎに接続されて光を発光する複数のピクセル１０１を含み得る。

複数のピクセル１０１のうち、少なくとも１つのピクセルは、データ信号に対応する電圧に対応して駆動電流を生成し、駆動電流の供給を受けて光を発光する発光素子を含み得る。

データ駆動回路２２０は、複数のデータラインＤＬ１～ＤＬｍに接続され、複数のデータラインＤＬ１～ＤＬｍにデータ信号を供給し得る。また、データ駆動回路２２０は、集積回路で具現できる。データ駆動回路２２０は、デジタル映像信号の供給を受け、アナログデータ信号を生成して供給し得る。

ゲート駆動回路２３０は、複数のゲートラインＧＬ１～ＧＬｎに接続され、複数のゲートラインＧＬ１～ＧＬｎにゲート信号を供給し得る。ここで、ゲート駆動回路２３０は、表示パネル１１０の外部に示されているが、表示パネル１１０内に配置され得る。

第１電源供給回路９１０は、複数の第１初期化電源ラインＶＬ１１～ＶＬ１ｎに第１初期化電圧を供給し得る。第１初期化電圧は、第１電圧レベルと第２電圧レベルとの間の電圧レベルを有し得る。また、第１初期化電圧は、第１期間で第１電圧レベルを有し、第２期間で第１電圧レベルと第２電圧レベルとの間の電圧レベルである第３電圧レベルを有し、第３期間で第２電圧レベルを有し得る。ここで、第１期間、第２期間、第３期間は、連続的であり得る。また、第１電源供給回路９１０は、表示パネル１１０の外部に示されているが、表示パネル１１０内に配置され得る。

第２電源供給回路９２０は、複数の電源ラインＶＬ２１～ＶＬ２ｎに駆動電圧を供給し得る。第２電源供給回路９２０から供給される駆動電圧は、ハイ状態の電圧であるピクセル駆動電圧と、ロー状態の電圧である基底電圧と、を含み得る。ピクセル駆動電圧の電圧レベルは、第１初期化電圧の第１電圧レベルより低いことがある。また、ピクセル駆動電圧の電圧レベルは、第１初期化電圧の第３電圧レベルと同じであり得る。また、第２電源供給回路９２０は、第２初期化電圧を供給し得る。しかし、第２電源供給回路９２０から供給する電圧は、これに限定されるものではない。

また、表示装置１００は、データ駆動回路２２０、ゲート駆動回路２３０、第１電源供給回路９１０および第２電源供給回路９２０を制御できるディスプレイコントローラ２４０を含み得る。ディスプレイコントローラ２４０は、映像信号、クロック信号、同期信号を出力することができる。

また、表示装置１００には、表示パネル１１０と重畳するようにタッチを感知するタッチセンサが配置され得る。

データ駆動回路２２０、ゲート駆動回路２３０、第１電源供給回路９１０、第２電源供給回路９２０のうち、少なくとも１つは論理回路を含んでおり、表示装置１００が低周波数で駆動されると、論理回路が動作する時間が減少して論理回路を含むデータ駆動回路２２０、ゲート駆動回路２３０、第１電源供給回路９１０、または第２電源供給回路９２０で消費される消費電力が低減されることができ、表示装置１００は、消費電力が低減されることができる。

図１０は、図９に示されている表示パネル内にゲート駆動回路と第１電源供給回路が配置されることを示す平面図である。

図１０を参照すると、表示パネル１１０は、基板ＳＵＢを含み得る。基板ＳＵＢは、複数のピクセル１０１が配置され得る。また、表示パネル１１０は、複数のピクセル１０１を駆動するために様々な種類の信号ラインが配置され得る。

また、基板ＳＵＢの一方の側は、複数のステージ１０００が配置され得る。しかし、これに限定されるものではなく、基板ＳＵＢの両側に複数のステージ１０００がそれぞれ配置され得る。

複数のステージ１０００によって表示パネル１１０には、図９に示されているゲート駆動回路２３０と第１電源供給回路９１０が配置され得る。複数のステージ１０００のうち、斜線が表示されていないステージ１０００ａによって図９に示されているゲート駆動回路２３０が具現され、複数のステージ１０００のうち、斜線が表示されているステージ１０００ｂによって図９に示されている第１電源供給回路９１０が具現できる。しかし、表示パネル１１０におけるステージ１０００ａ、１０００ｂの配置は、これに限定されるものではない。

ゲート駆動回路２３０に含まれるステージ１０００ａは、複数のゲートラインＧＬに順次にゲート信号を出力し、第１電源供給回路９１０に含まれるステージ１０００ｂは、複数の第１初期化電源ラインＶＬ１に順次に第１初期化電圧を出力することができる。ここで、ゲート駆動回路２３０と第１電源供給回路９１０は、それぞれ３つのステージを含んでいるものと示されるが、これは例示的なものであり、これに限定されるものではない。

そして、説明を容易にするために基板ＳＵＢ上に複数のステージ１０００のみが配置されるものと示しているが、これに限定されるものではなく、基板ＳＵＢ上にピクセルを配置する工程中にゲート駆動回路２３０と第１電源供給回路９１０に含まれる複数のステージ１０００ａ、１０００ｂが配置され得、ゲート駆動回路２３０と第１電源供給回路９１０を別に接続するよりも表示装置１００を製造する工程を単純化できる。

また、ゲート駆動回路２３０と第１電源供給回路９１０は、基板ＳＵＢ上の非表示領域に配置され得る。また、ゲート駆動回路２３０と第１電源供給回路９１０が非表示領域に配置されると、表示装置１００のベゼルを薄く具現できる。

図１１は、図９に示された表示装置に採用されるピクセルを示す回路図である。

図１１を参照すると、ピクセル１０１は、データ信号に対応する電圧が印加される第１ノードＮ１の電圧に対応して第２ノードＮ２から第３ノードＮ３の方向に流れる駆動電流を生成する駆動トランジスタＤＲＴと、駆動トランジスタＤＲＴから駆動電流の供給を受けて光を発光する発光素子ＥＤと、を含み得る。

駆動トランジスタＤＲＴは、第１電極が第２ノードＮ２に接続され、第２電極が第３ノードＮ３に接続され得る。そして、駆動トランジスタＤＲＴは、ゲート電極が第１ノードＮ１に接続され得る。そして、第１ノードＮ１にデータ信号に対応する電圧が印加されることができる。また、駆動トランジスタＤＲＴは、第２ノードＮ１にピクセル駆動電圧ＥＬＶＤＤが印加された状態で第１ノードＮ１に印加される電圧のレベルに対応して第２ノードＮ２から第３ノードＮ３の方向に電流が流れるようにすることができる。

発光素子ＥＤは、アノード電極、カソード電極、およびアノード電極とカソード電極との間に配置される発光層を含み得る。発光素子ＥＤのカソード電極に基底電圧ＥＬＶＳＳが印加されることができる。発光素子ＥＤのカソード電極に印加される基底電圧は、接地またはネガティブ電圧であり、発光素子ＥＤのアノード電極にハイ状態の電圧が印加されると、発光素子ＥＤのアノード電極からカソード電極の方向に電流が流れるようになる。これにより、発光素子ＥＤは、光を発光することができる。

発光素子ＥＤは、有機発光ダイオード（ＯＬＥＤ、Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）、無機発光ダイオード、または量子ドット発光素子などであり得る。この場合、発光素子ＥＤが有機発光ダイオードである場合、発光素子ＥＤにおける発光層ＥＬは、有機物が含まれた有機発光層を含み得る。

また、ピクセル１０１は、第１ノードＮ１と第３ノードＮ３との間に接続され、第１ゲート信号ＳＣＡＮ１に対応してターンオンする第１トランジスタＴ１と、複数のデータラインのうち、１つのデータラインＤＬと第２ノードＮ２との間に接続され、第２ゲート信号ＳＣＡＮ２に対応してターンオンする第２トランジスタＴ２と、ピクセル駆動電圧ＥＬＶＤＤを供給するピクセル駆動電源に接続された駆動電源ラインＶＬ２と第２ノードＮ２との間に接続され、エミッション信号ＥＭＳに対応してターンオンする第３トランジスタＴ３と、第３ノードＮ３と発光素子ＥＤのアノード電極との間に接続され、エミッション信号ＥＭＳに対応してターンオンする第４トランジスタＴ４と、第１初期化電圧Ｄｖｉｎｉを伝達する第１初期化電圧ラインＶＬ１と第３ノードＮ３との間に配置され、第３ゲート信号ＳＣＡＮ３に対応してターンオンする第５トランジスタＴ５と、第１ノードＮ１と駆動電源ラインＶＬ２との間に接続されるストレージキャパシタＣｓｔｇと、を含み得る。

また、ピクセル１０１は、発光素子ＥＤのアノード電極と発光素子ＥＤのアノード電極に第２初期化電圧ＶＡＲを印加する第２初期化電源ラインＶＬ３との間に配置され、第３ゲート信号ＳＣＡＮ３に対応してターンオンする第６トランジスタＴ６を含み得る。

第１トランジスタＴ１は、ゲート電極が第１ゲートラインＧＬ１に接続され、第１ゲートラインＧＬ１に伝達される第１ゲート信号ＳＣＡＮ１に対応してターンオン／ターンオフできる。第１トランジスタＴ１がターンオンすると、第１ノードＮ１と第３ノードＮ３が導通するようになり、駆動トランジスタＤＲＴがダイオード接続をした状態になり得る。

第２トランジスタＴ２は、ゲート電極が第２ゲートラインＧＬ２に接続され、第２ゲートラインＧＬ２に伝達される第２ゲート信号ＳＣＡＮ２に対応してターンオン／ターンオフできる。第２トランジスタＴ２がターンオンすると、データラインＤＬに流れるデータ信号Ｖｄａｔａに対応する電圧が第２ノードＮ２に伝達されることができる。

第３トランジスタＴ３は、ゲート電極がエミッションラインＥＭＬに接続され、エミッションラインＥＭＬを介して伝達されるエミッション信号ＥＭＳによってターンオン／ターンオフできる。エミッション信号ＥＭＳによって第３トランジスタＴ３がターンオンすると、ピクセル駆動電圧ＥＬＶＤＤを供給するピクセル駆動電源ラインと第２ノードＮ２が接続され、第２ノードＮ２には、ピクセル駆動電圧ＥＬＶＤＤが印加されることができる。

第４トランジスタＴ４は、ゲート電極がエミッションラインＥＭＬに接続され、エミッションラインＥＭＬを介して伝達されるエミッション信号ＥＭＳによってターンオン／ターンオフできる。エミッション信号ＥＭＳによって第４トランジスタＴ４がターンオンすると、第３ノードＮ３と発光素子ＥＤのアノード電極が接続され、第３ノードＮ３に流れる駆動電流が発光素子ＥＤに供給され得る。

第５トランジスタＴ５は、ゲート電極が第３ゲートラインＧＬ３に接続され、第３ゲートラインＧＬ３を介して伝達される第３ゲート信号ＳＣＡＮ３によってターンオン／ターンオフできる。第３ゲート信号ＳＣＡＮ３によって第５トランジスタＴ５がターンオンすると、第１初期化信号ラインＶＬ１に伝達される第１初期化電圧Ｄｖｉｎｉが第３ノードＮ３に伝達されることができる。また、第１初期化電圧Ｄｖｉｎｉは、ピクセル駆動電圧ＥＬＶＤＤより電圧レベルが高く、駆動トランジスタＤＲＴのゲート電極にデータ信号Ｖｄａｔａが印加される場合、第１初期化電圧Ｄｖｉｎｉは、駆動トランジスタＤＲＴを通過して第２ノードＮ２に伝達されることができる。したがって、第１初期化電圧Ｄｖｉｎｉによって第２ノードＮ２と第３ノードＮ３を初期化できる。

第６トランジスタＴ６は、ゲート電極が第３ゲートラインＧＬ３に接続され、第３ゲートラインＧＬ３を介して伝達される第３ゲート信号ＳＣＡＮ３によってターンオン／ターンオフできる。第３ゲート信号ＳＣＡＮ３によって第６トランジスタＴ３がターンオンすると、第２初期化信号ラインＶＬ３に伝達される第２初期化電圧ＶＡＲが発光素子ＥＤのアノード電極に伝達され、アノード電極の電圧が第２初期化電圧ＶＡＲによって初期化できる。

ここで、第１トランジスタＴ１は、Ｎモス（ＮＭＯＳ）型の酸化物半導体を用いたトランジスタであり、駆動トランジスタＤＲＴ、第２ないし第６トランジスタＴ２～Ｔ６は、Ｐモス（ＰＭＯＳ）型の低温ポリシリコントランジスタであり得る。しかし、トランジスタのタイプがこれに限定されるものではない。

酸化物半導体を用いたトランジスタは、低温ポリシリコントランジスタより漏れ電流の量を減らすことができる。一方、低温ポリシリコントランジスタは、電子の移動度が酸化物半導体を用いたトランジスタよりも大きい利点がある。

前記のような理由から、第１ノードＮ１の電圧が漏れ電流によって低くなると、表示装置の画質が低下するため、第１トランジスタＴ１は、酸化物半導体を用いたトランジスタであり得、駆動トランジスタＤＲＴおよび第２トランジスタないし第６トランジスタＴ２～Ｔ６は、低温ポリシリコントランジスタであり得る。また、ピクセル１０１が酸化物半導体を用いたトランジスタを含む場合、漏れ電流の量が減少して表示装置１００の大きさを大きく具現するのにより有利である。

ストレージキャパシタＣｓｔｇは、第１電極がピクセル駆動電圧ＥＬＶＤＤを供給するピクセル駆動電源に接続される駆動電源ラインＶＬ２に接続され、第２電極が第１ノードＮ１に接続されて第１ノードＮ１の電圧を維持できる。

ここで、第１ゲートラインＧＬ１、第２ゲートラインＧＬ２、および第３ゲートラインＧＬ３とエミッションラインＥＭＬは、図５に示されている横ラインＨＬ１、ＨＬ２に対応できる。しかし、これに限定されるものではない。

図１２は、図１１に示されたピクセルの動作を示すタイミング図である。

図１２を参照すると、ピクセル１０１は、データ書き込み期間Ｔｗとエミッション期間Ｔｅに分けて動作することができる。データ書き込み期間Ｔｗは、図１１に示されている駆動トランジスタＤＲＴのゲート電極にデータ信号Ｖｄａｔａが書き込まれる期間を示し、エミッション期間Ｔｅは、駆動トランジスタＤＲＴのゲート電極に書き込まれたデータ信号Ｖｄａｔａによって駆動トランジスタＤＲＴが発光素子ＥＤに駆動電流を供給する期間を示す。

データ書き込み期間Ｔｗは、第１オンバイアスストレス期間ＯＢＳ１、初期化期間Ｔｉ、センシング期間Ｔｓ、第２オンバイアスストレス期間ＯＢＳ２、およびリセット期間Ｔｒを含み得る。

第１オンバイアスストレス期間ＯＢＳ１と第２オンバイアスストレス期間ＯＢＳ２は、駆動トランジスタＤＲＴにハイ状態の電圧を印加する期間であり得る。駆動トランジスタＤＲＴに印加される電圧が変化しても、変化する電圧の大きさに合わせて駆動電流が流れなくなるヒステリシス問題が発生し得る。しかし、駆動トランジスタＤＲＴにハイ状態の電圧が印加されると、駆動トランジスタＤＲＴのヒステリシスが改善されることができる。

データ書き込み期間Ｔｗには、発光素子ＥＤに駆動電流が流れない。第３トランジスタＴ３と第４トランジスタＴ４がオフ状態であれば、駆動電源に接続された駆動電源ラインＶＬ２と第２ノードＮ２がオープン状態になり、第３ノードＮ３と発光素子ＥＤがオープン状態になり得る。これにより、駆動トランジスタＤＲＴから発光素子ＥＤに電流が流れなくなる。エミッションラインＥＭＬに接続された第３トランジスタＴ３と第４トランジスタＴ４がＰモス型のトランジスタであるため、ハイ状態の信号が伝達されれば、オフ状態であるため、データ書き込み期間ＴｗでエミッションラインＥＭＬに流れるエミッション信号ＥＭＳがハイ状態に供給され得る。

そして、第１オンバイアスストレス期間ＯＢＳ１において、第１ゲート信号ＳＣＡＮ１と第３ゲート信号ＳＣＡＮ３は、ロー状態になり、第２ゲート信号ＳＣＡＮ２は、ハイ状態になり得る。第１ゲート信号ＳＣＡＮ１がロー状態になると、第１トランジスタＴ１は、Ｎモス型のトランジスタであるため、第１トランジスタＴ１は、オフ状態になる。第２ゲート信号ＳＣＡＮ２がハイ状態であるため、第２トランジスタＴ２は、オフ状態になり、データラインＤＬに流れるデータ信号Ｖｄａｔａは、第２ノードＮ２に供給されないことになる。そして、第３ゲート信号ＳＣＡＮ３がロー状態であるため、第５トランジスタＴ５は、オン状態になり、第１初期化電圧Ｄｖｉｎｉは、第３ノードＮ３に伝達されることができる。

第３ノードＮ３に伝達される第１初期化電圧Ｄｖｉｎｉは、駆動電圧よりも高いため、第１初期化電圧Ｄｖｉｎｉは、第３ノードＮ３から第２ノードＮ２に伝達されることができ、第１初期化電圧Ｄｖｉｎｉによって駆動トランジスタＤＲＴのヒステリシスが改善されることができる。

そして、初期化期間Ｔｉにおいて、第１ゲート信号ＳＣＡＮ１と第２ゲート信号ＳＣＡＮ２は、ハイ信号であり、第３ゲート信号ＳＣＡＮ３は、ロー状態であり得る。第１ゲート信号ＳＣＡＮ１がハイ状態である場合、第１トランジスタＴ１がオン状態になり得る。第１トランジスタＴ１がオン状態になると、第１ノードＮ１と第３ノードＮ３が接続され、第１トランジスタＴ１は、ダイオード接続状態になり得る。

また、第３ゲート信号ＳＣＡＮ３がロー状態であるため、第５トランジスタＴ５がターンオンして第１初期化電圧Ｄｖｉｎｉが第３ノードＮ３に伝達されることができる。第３ノードＮ３に伝達された第１初期化電圧Ｄｖｉｎｉは、第２電圧レベルを有することになり、第１ノードＮ１と第２ノードＮ２に伝達されることができる。したがって、第１ノードないし第３ノードＮ１～Ｎ３は、第２電圧レベルを有する第１初期化電圧Ｄｖｉｎｉによって初期化できる。

そして、センシング期間Ｔｓにおいて、第１ゲート信号ＳＣＡＮ１と第３ゲート信号ＳＣＡＮ３は、ハイ状態であり、第１ゲート信号ＳＣＡＮ１と第３ゲート信号ＳＣＡＮ３がハイ状態を維持している間、第２ゲート信号ＳＣＡＮ２は、１Ｈ期間（１水平期間）の間にロー状態になり得る。第１ゲート信号ＳＣＡＮ１と第３ゲート信号ＳＣＡＮ３がロー状態であるため、第１トランジスタＴ１は、オン状態であり、第５トランジスタＴ５は、オフ状態である。

また、第２ゲート信号ＳＣＡＮ２がロー状態のとき、第２トランジスタＴ２がオン状態になり、データラインＤＬに流れるデータ信号Ｖｄａｔａが第２ノードＮ２に伝達されるようになる。このとき、第１トランジスタＴ１は、オン状態を維持しており、第２ノードＮ２に印加されたデータ信号Ｖｄａｔａによって第２ノードＮ２から第３ノードＮ３の方向に電流が流れるようになり、第２ノードＮ２から第３ノードＮ３の方向に流れる電流に対応する電圧を第１ノードＮ１に書き込むことができる。第２ノードＮ２に書き込まれる電圧は、データ信号Ｖｄａｔａと駆動トランジスタＤＲＴの閾値電圧に対応する電圧であり得る。

そして、第２オンバイアスストレス期間ＯＢＳ２において、第１ゲート信号ＳＣＡＮ１と第３ゲート信号ＳＣＡＮ３は、ロー状態であり、第２ゲート信号ＳＣＡＮ２は、ハイ状態であり得る。第１ゲート信号ＳＣＡＮ１によって第１トランジスタＴ１は、オフ状態になり、第２ゲート信号ＳＣＡＮ２によって第２トランジスタＴ２は、オフ状態になる。そして、第３ゲート信号ＳＣＡＮ３によって第５トランジスタＴ５は、オン状態になる。

第１ゲート信号ＳＣＡＮ１がロー状態になると、第１トランジスタＴ１は、オフ状態になる。そして、第２ゲート信号ＳＣＡＮ２がハイ状態であるため、第２トランジスタＴ２は、オフ状態になり、データラインに流れるデータ信号は、第２ノードＮ２に供給されないことになる。そして、第５トランジスタＴ５は、オン状態になり、第１初期化電圧Ｄｖｉｎｉは、第３ノードＮ３に伝達されることができる。第３ノードＮ３に伝達される第１初期化電圧Ｄｖｉｎｉは、ピクセル駆動電圧ＥＬＶＤＤよりも高いため、第３ノードＮ３に伝達された第１初期化電圧Ｄｖｉｎｉは、第２ノードＮ２に伝達されることができる。したがって、第２ノードＮ２と第３ノードＮ３に第１初期化電圧Ｄｖｉｎｉが印加され、第１トランジスタＴ１のヒステリシスを改善することができる。

特に、表示装置１００が低周波数で駆動する場合に駆動トランジスタＤＲＴに印加される電圧が変動する周期が非常に長く、第１オンバイアスストレス期間ＯＢＳ１と第２オンバイアスストレス期間ＯＢＳ２に印加された第１初期化電圧Ｄｖｉｎｉによって駆動トランジスタＤＲＴのヒステリシスが改善される効果がより大きく現れる。また、表示装置１００が低周波数で駆動されると、表示装置１００の消費電力を低減できる。

第２オンバイアスストレス期間ＯＢＳ２において、第２ノードＮ２に第１初期化電圧Ｄｖｉｎｉが印加され、第２ノードＮ２には、ピクセル駆動電圧ＥＬＶＤＤより高い電圧レベルを有し得る。第２ノードＮ２がピクセル駆動電圧ＥＬＶＤＤより高い電圧レベルを有する状態でエミッション期間Ｔｅが開始されると、エミッション信号ＥＭＳによって第３トランジスタＴ３と第４トランジスタＴ４がターンオンすることになり、第１トランジスタＴ１は、第１ノードＮ１に格納されているデータ信号Ｖｄａｔａと第１トランジスタＴ１の閾値電圧に対応する電圧によって第１トランジスタＴ１の閾値電圧を補償した駆動電流が第２ノードＮ２から第３ノードＮ３の方向に流れるようになり、発光素子ＥＤに駆動電流が流れることができる。

第３トランジスタＴ３がオン状態になると、ピクセル駆動電圧ＥＬＶＤＤを供給する電源ラインＶＬ２と第２ノードＮ２が接続されるため、第２ノードＮ２の電圧は、ピクセル駆動電圧ＥＬＶＤＤより高い第１初期化電圧Ｄｖｉｎｉの第１電圧レベルを有している状態でピクセル駆動電圧ＥＬＶＤＤの電圧レベルに低くなる。このとき、第２ノードＮ２の電圧が低くなるのに時間が必要である。

しかし、第２ノードＮ２の電圧が十分に低くならない状態でエミッション期間Ｔｅに到達すると、発光素子ＥＤに駆動電流が供給される期間であるエミッション期間Ｔｅで第２ノードＮ２の電圧は、ピクセル駆動電圧ＥＬＶＤＤの電圧レベルよりも高い状態を維持することになる。これにより、ピクセル駆動電圧ＥＬＶＤＤと基底電圧ＥＬＶＳＳとの間の電圧差が大きくなり、発光素子ＥＤに流れる駆動電流の量がより多くなることがある。特に、ピクセルが低階調を表示する場合には、駆動電流の量が大きくなって明るく表示されるという問題が発生し得る。

前述の問題を解決するために、エミッション期間Ｔｅに第２ノードＮ２と第３ノードＮ３をピクセル駆動電圧ＥＬＶＤＤの電圧レベルに対応する電圧レベルに初期化させることが必要である。したがって、第２オンバイアスストレス期間ＯＢＳ２の後に、第２ノードＮ２と第３ノードＮ３をピクセル駆動電圧ＥＬＶＤＤの電圧レベルに初期化するリセット期間Ｔｒが行われ得る。

第１初期化電圧Ｄｖｉｎｉは、第１電圧レベルＶ１と第２電圧レベルＶ２との間の電圧レベルを有し得る。第１初期化電圧Ｄｖｉｎｉは、第１期間Ｔ１で第１電圧レベルＶ１を有し、第２期間Ｔ２で第１電圧レベルＶ１と第２電圧レベルＶ２との間の電圧レベルである第３電圧レベルＶ３を有し、第３期間Ｔ３で第２電圧レベルＶ２を有し得る。ここで、第１期間Ｔ１は、第２オンバイアスストレス期間ＯＢＳ２と重複し、第２期間Ｔ２は、リセット期間Ｔｒと重畳し得る。

したがって、リセット期間Ｔｒで第２ノードＮ２と第３ノードＮ３に伝達される第１初期化電圧Ｄｖｉｎｉの電圧レベルがピクセル駆動電圧ＥＬＶＤＤの電圧レベルに対応する第３電圧レベルＶ３を有するようになる。これにより、第２ノードＮ２と第３ノードＮ３がピクセル駆動電圧ＥＬＶＤＤの電圧レベルと同じ電圧レベルを有するようになり、ピクセル１０１に流れる駆動電流の量が多くなることを防止できる。これにより、表示装置１００の画質を向上させ得る。

また、ピクセル１０１に別の信号ラインを追加せずに、第２ノードＮ２と第３ノードＮ３をピクセル駆動電圧ＥＬＶＤＤの電圧レベルにリセットすることができ、第２ノードＮ２と第３ノードＮ３をリセットしても表示装置１００の開口率が低くなることを防止でき、ピクセル１０１の設計を単純化できる。特に、表示装置１００のピクセル１０１に配線が追加されなくなる場合には、図１ａ～図１ｃに示されるように、光学領域ＯＡ１、ＯＡ２における開口率が低くなることを防止できる。

そして、第６トランジスタＴ６が第３ゲート信号ＳＣＡＮ３に対応してターンオン／ターンオフするため、第１オンバイアスストレス期間ＯＢＳ１、第２オンバイアスストレス期間ＯＢＳ２およびリセット期間Ｔｒに発光素子ＥＤのアノード電極を初期化させる第２初期化電圧ＶＡＲが供給され、発光素子ＥＤのアノード電極が第２初期化電圧ＶＡＲによって初期化できる。

図１３は、図９に示された第１電源供給回路を示す構造図である。

図１３を参照すると、第１電源供給回路９１０は、複数のステージ１３０１～１３０４を含み得る。複数のステージ１３０１～１３０４のそれぞれは、図１０に示されたステージ１０００ｂに対応できる。複数のステージ１３０１～１３０４は、順次に出力される第１初期化電圧Ｄｖｉｎｉ［ｎ－１］、Ｄｖｉｎｉ［ｎ］、Ｄｖｉｎｉ［ｎ＋１］、Ｄｖｉｎｉ［ｎ＋２］とキャリー信号Ｃａｒｒｙ＿Ｖｉｎｉ［ｎ－１］、Ｃａｒｒｙ＿Ｖｉｎｉ［ｎ］、Ｃａｒｒｙ＿Ｖｉｎｉ［ｎ＋１］、Ｃａｒｒｙ＿Ｖｉｎｉ［ｎ＋２］を生成し得る。

複数のステージ１３０１～１３０４は、それぞれ第１電圧レベルＶ１を有する高電圧ＶＧＨ、第２電圧レベルＶ２を有する低電圧ＶＧＬ、および第３電圧レベルＶ３を有する駆動電圧ＶＤＤの供給を受け、第１初期化電圧Ｄｖｉｎｉの電圧レベルが第１電圧レベルＶ１、第３電圧レベルＶ３および第２電圧レベルＶ３を順次に有するように出力できる。駆動電圧ＶＤＤの電圧レベルは、図１１に示されているピクセル駆動電圧ＥＬＶＤＤと同じであり得る。

また、第１電源供給回路９１０から供給される第１初期化電圧Ｄｖｉｎｉは、順次に出力されるｎ－１番目の第１初期化電圧Ｄｖｉｎｉ［ｎ－１］、ｎ番目の第１初期化電圧Ｄｖｉｎｉ［ｎ］、ｎ＋１番目の第１初期化電圧Ｄｖｉｎｉ［ｎ＋１］、ｎ＋２番目の第１初期化電圧Ｄｖｉｎｉ［ｎ＋２］に区分できる。そして、ｎ－１番目の第１初期化電圧Ｄｖｉｎｉ［ｎ－１］は、複数のゲートラインのうち、ｎ－１番目のゲートラインに送信されるゲート信号に対応してデータ信号の供給を受けるピクセルに伝達される第１初期化電圧であり、ｎ番目の第１初期化電圧Ｄｖｉｎｉ［ｎ］は、ｎ番目のゲートラインに送信されるゲート信号に対応してデータ信号の供給を受けるピクセルに伝達される第１初期化電圧であり、ｎ＋１番目の第１初期化電圧Ｄｖｉｎｉ［ｎ＋１］は、ｎ＋１番目のゲートラインに送信されるゲート信号に対応してデータ信号の供給を受けるピクセルに伝達される第１初期化電圧であり、ｎ＋２番目の第１初期化電圧Ｄｖｉｎｉ［ｎ＋２］は、ｎ＋２番目のゲートラインに送信されるゲート信号に対応してデータ信号の供給を受けるピクセルに伝達される第１初期化電圧を意味し得る。

そして、第１電源供給回路９１０は、ｎ－１番目のキャリー信号Ｃａｒｒｙ＿Ｖｉｎｉ［ｎ－２］とｎ－１番目の第１初期化電圧Ｄｖｉｎｉ［ｎ－１］を出力するｎ－１番目のステージ１３０１と、ｎ番目のキャリー信号Ｃａｒｒｙ＿Ｖｉｎｉ［ｎ］とｎ番目の第１初期化電圧Ｄｖｉｎｉ［ｎ］を出力するｎ番目のステージ１３０２と、ｎ＋１番目のキャリー信号Ｃａｒｒｙ＿Ｖｉｎｉ［ｎ＋１］とｎ＋１番目の第１初期化電圧Ｄｖｉｎｉ［ｎ＋１］を出力するｎ＋１番目のステージ１３０３と、ｎ＋２番目のキャリー信号Ｃａｒｒｙ＿Ｖｉｎｉ［ｎ＋２］とｎ＋２番目の第１初期化電圧Ｄｖｉｎｉ［ｎ＋２］を出力するｎ＋２番目のステージ１３０４と、を含み得る。

また、ｎ番目のステージ１３０２は、第１期間Ｔ１でｎ－１番目のキャリー信号Ｃａｒｒｙ＿Ｖｉｎｉ［ｎ－１］に対応して第１電圧レベルＶ１を有するｎ番目の第１初期化電圧Ｄｖｉｎｉ［ｎ］を出力し、第２期間Ｔ２でｎ＋２番目のキャリー信号Ｃａｒｒｙ－Ｖｉｎｉ［ｎ＋２］に対応して駆動電圧ＶＤＤに対応して第３電圧レベルＶ３を有するｎ番目の第１初期化電圧Ｄｖｉｎｉ［ｎ］を出力できる。

図１４および図１５は、図１３に示されたｎ番目のステージを示す回路図である。

図１４および図１５を参照すると、ｎ番目のステージ１３０２は、第１電極が第１低電圧ＶＧＬ１を供給する第１低電圧源に接続され、第２電極が出力ノードＮｏに接続され、ゲート電極がＱノードＱに接続され、ｎ－１番目のキャリー信号Ｃａｒｒｙ＿Ｖｉｎｉ［ｎ－１］に対応するＱノードＱの電圧によって第１低電圧ＶＧＬ１を第１出力ノードＮｏに印加する第１スイッチＳＷ１と、第１電極が第１高電圧ＶＧＨ１を供給する第１高電圧源に接続され、第２電極が出力ノードＮｏに接続され、ゲート電極がＱＢノードＱＢに接続され、ｎ－１番目のキャリー信号Ｃａｒｒｙ＿Ｖｉｎｉ［ｎ－１］に対応するＱＢノードＱＢの電圧によって第１高電圧ＶＧＨ１を出力ノードＮｏに印加する第２スイッチＳＷ２と、第１電極が出力ノードＮｏに接続され、第２電極が第１出力端ＯＵＴ１に接続され、ゲート電極がｎ＋２番目のキャリー信号Ｃａｒｒｙ＿Ｖｉｎｉ［ｎ＋２］が供給されるキャリー信号ラインに接続される第３スイッチＳＷ３と、第１電極が駆動電圧ＶＤＤを供給する駆動電源に接続され、第２電極が第１出力端ＯＵＴ１に接続され、ゲート電極がｎ＋２番目のキャリー信号Ｃａｒｒｙ＿Ｖｉｎｉ［ｎ＋２］が供給されるキャリー信号ラインに接続され、第３スイッチＳＷ３とは逆に動作する第４スイッチＳＷ４と、第１電極が第２低電圧ＶＧＬ２を伝達する第２低電圧源に接続され、第２電極が第２出力端ＯＵＴ２に接続され、ゲート電極が出力ノードＮｏに接続される第５スイッチＳＷ５と、第１電極が第２高電圧ＶＧＨ２を伝達する第２高電圧源に接続され、第２電極が第２出力端ＯＵＴ２に接続され、ゲート電極がＱＢノードＱＢに接続される第６スイッチＳＷ６と、を含み得る。

第１出力端ＯＵＴ１には、ｎ番目の第１初期化電圧Ｄｖｉｎｉ［ｎ］が出力され、第２出力端ＯＵＴ２には、ｎ番目のキャリー信号Ｃａｒｒｙ＿Ｖｉｎｉ［ｎ］が出力できる。

第１高電圧ＶＧＨ１は、第１初期化電圧Ｄｖｉｎｉの第１電圧レベルＶ１に対応し、第１低電圧ＶＧＬ１は、第１初期化電圧Ｄｖｉｎｉの第２電圧レベルＶ２に対応できる。そして、駆動電圧ＶＤＤが第１初期化電圧Ｄｖｉｎｉの第３電圧レベルＶ３に対応できる。

図１４において、第４スイッチＳＷ４は、インバータＩＮＶを介してｎ＋２番目のキャリー信号Ｃａｒｒｙ＿Ｖｉｎｉ［ｎ＋２］の伝達を受けるようになり、第４スイッチＳＷ４は、第３スイッチＳＷ３とは逆に動作することができる。また、図１５において、第１スイッチないし第３スイッチＳＷ１～ＳＷ３および第５スイッチＳＷ５および第６スイッチＳＷ６は、Ｐモストランジスタであり、第４スイッチＳＷ４は、ｎモストランジスタで具現されることによって、第３スイッチＳＷ３と第４スイッチＳＷ４が同じｎ＋２番目のキャリー信号Ｃａｒｒｙ＿Ｖｉｎｉ［ｎ＋２］の伝達を受けても、第４スイッチＳＷ４は、第３スイッチＳＷ３とは逆に動作することができる。すなわち、第３スイッチＳＷ３をターンオンすると、第４スイッチＳＷ４はターンオフし、第３スイッチＳＷ３をターンオフすると、第４スイッチＳＷ４はターンオンできる。

そして、ｎ番目のステージ１３０２は、ＱノードＱと出力ノードＮｏとの間に配置される第１キャパシタＣＢと、ＱＢノードＱＢと第１高電圧ＶＧＨ１を供給する高電圧源との間に配置される第２キャパシタＣＱＢと、出力ノードＮｏと第２低電圧ＶＧＬ２を供給する低電圧源との間に配置される第３キャパシタＣＢＵＦと、を含み得る。第１キャパシタＣＢによってＱノードＱの電圧を維持することができる。また、第２キャパシタＣＱＢによってＱＢノードＱＢの電圧を維持することができる。また、第３キャパシタＣＢＵＦによって出力ノードＮｏと第２低電圧源との間の電圧差を維持することができる。

また、ｎ番目のステージ１３０２は、第７スイッチないし第１１スイッチＳＷ７～ＳＷ１１を含み得る。第７スイッチＳＷ７と第８スイッチＳＷ８は、ｎ－１番目のキャリー信号Ｃａｒｒｙ＿Ｄｖｉｎｉ［ｎ－１］が入力される入力端とＱノードＱとの間に直列に配置され得、ＱノードＱにｎ－１番目のキャリー信号Ｃａｒｒｙ＿Ｄｖｉｎｉ［ｎ－１］を伝達することができる。

第７スイッチＳＷ７のゲート電極にクロック信号ＧＣＬＫが伝達され、第７スイッチＳＷ７は、クロック信号ＧＣＬＫに対応してターンオン／ターンオフできる。

第８スイッチＳＷ８は、第１低電圧ＶＧＬ１によってターンオンできる。

第９スイッチＳＷ９は、第７スイッチＳＷ７のゲート電極とＱＢノードＱＢとの間に配置され、第１０スイッチＳＷ１０は、ＱＢノードＱＢと第１高電圧ＶＧＨ１を供給する高電圧源との間に接続され、ゲート電極が第７スイッチＳＷ７と第８スイッチＳＷ８との間に接続され得る。そして、第１１スイッチＳＷ１１は、第１高電圧源と第９スイッチＳＷ９のゲート電極との間に配置され、第１１スイッチＳＷ１１のゲート電極にクロック信号ＧＣＬＫが入力されるクロック信号入力端が接続され得る。そして、第９スイッチＳＷ９のゲート電極とクロック信号入力端との間に第４キャパシタＣ＿ＯＮが配置され得る。

ここで、第１高電圧ＶＧＨ１と第２高電圧ＶＧＨ２の電圧レベルは、互いに異なり得る。また、第１低電圧ＶＧＬ１と第２低電圧ＶＧＬ２の電圧レベルは、互いに異なり得る。しかし、これに限定されるものではない。そして、第１高電圧ＶＧＨ１と第２高電圧ＶＧＨ２および第１低電圧ＶＧＬ１と第２低電圧ＶＧＬ２は、図９に示された第２電源供給回路９２０から第１電源供給回路９１０に供給し得る。

図１６は、図１４または図１５に示されたステージの動作を示すタイミング図である。

図１６を参照すると、第１期間Ｔ１１において、ｎ－１番目のキャリー信号Ｃａｒｒｙ＿Ｄｖｉｎｉ［ｎ－１］とクロック信号ＧＣＬＫ［ｎ］がハイ状態であり、ｎ＋２番目のキャリー信号Ｃａｒｒｙ＿Ｄｖｉｎｉ［ｎ＋２］がロー状態であり得る。ｎ－１番目のキャリー信号Ｃａｒｒｙ＿Ｄｖｉｎｉ［ｎ－１］とクロック信号ＧＣＬＫ［ｎ］により、第２スイッチＳＷ２、第７スイッチＳＷ７、第９スイッチＳＷ９、第１０スイッチＳＷ１０、第１１スイッチＳＷ１１がオフ状態となり、第５スイッチＳＷ５は、オン状態となる。そして、ｎ＋２番目のキャリー信号Ｃａｒｒｙ＿Ｄｖｉｎｉ［ｎ＋２］によって第３スイッチＳＷ３は、オン状態となり、第４スイッチＳＷ４は、オフ状態となる。また、第８スイッチＳＷ８は、オン状態であり得る。

したがって、低電源から供給される第１低電圧ＶＧＬ１が第１スイッチＳＷ１と第３スイッチＳＷ３を介して第１出力端ＯＵＴ１に出力され、第１初期化電圧Ｄｖｉｎｉ［ｎ］は、第２電圧レベルＶ２を有し得る。また、低電源から供給される第２低電圧ＶＧＬ２が第５スイッチＳＷ５を介して第２出力端ＯＵＴ２に出力され、ｎ番目のキャリー信号Ｃａｒｒｙ＿Ｄｖｉｎｉ［ｎ］は、ロー状態であり得る。

そして、第２期間Ｔ１２において、ｎ－１番目のキャリー信号Ｃａｒｒｙ＿Ｄｖｉｎｉ［ｎ－１］がハイ状態であり、ｎ＋２番目のキャリー信号Ｃａｒｒｙ＿Ｄｖｉｎｉ［ｎ＋１］とクロック信号ＧＣＬＫ［ｎ］がロー状態であり得る。ｎ－１番目のキャリー信号Ｃａｒｒｙ＿Ｄｖｉｎｉ［ｎ－１］とクロック信号ＧＣＬＫ［ｎ］により、第１スイッチＳＷ１、第５スイッチＳＷ５、第７スイッチＳＷ７、第１０スイッチＳＷ１０、第１１スイッチＳＷ１１がオフ状態となり、第２スイッチＳＷ２、第６スイッチＳＷ６、第９スイッチＳＷ９は、オン状態となる。そして、ｎ＋２番目のキャリー信号Ｃａｒｒｙ＿Ｄｖｉｎｉ［ｎ＋２］によって第３スイッチＳＷ３は、オン状態となり、第４スイッチＳＷ４は、オフ状態となる。また、第８スイッチＳＷ８は、オン状態であり得る。

したがって、高電源から供給される第１高電圧ＶＧＨ１が第２スイッチＳＷ２と第３スイッチＳＷ３を介して第１出力端ＯＵＴ１に出力され、第１初期化電圧Ｄｖｉｎｉ［ｎ］は、第１電圧レベルＶ１を有し得る。また、高電源から供給される第１高電圧ＶＧＨ１が第６スイッチＳＷ６を介して第２出力端ＯＵＴ２に出力され、ｎ番目のキャリー信号Ｃａｒｒｙ＿Ｄｖｉｎｉ［ｎ］は、ハイ状態に出力できる。

そして、第３期間Ｔ１３において、ｎ－１番目のキャリー信号Ｃａｒｒｙ＿Ｄｖｉｎｉ［ｎ－１］とｎ＋２番目のキャリー信号Ｃａｒｒｙ＿Ｄｖｉｎｉ［ｎ＋２］がロー状態であり、クロック信号ＧＣＬＫ［ｎ］がハイ状態であり得る。ｎ－１番目のキャリー信号Ｃａｒｒｙ＿Ｄｖｉｎｉ［ｎ－１］とクロック信号ＧＣＬＫ［ｎ］により、第１スイッチＳＷ１、第５スイッチＳＷ５、第７スイッチＳＷ７、第９スイッチＳＷ９、第１０スイッチＳＷ１０がオフ状態となり、第２スイッチＳＷ２、第６スイッチＳＷ６、第１１スイッチＳＷ１１は、オン状態となる。そして、ｎ＋２番目のキャリー信号Ｃａｒｒｙ＿Ｄｖｉｎｉ［ｎ＋２］によって第３スイッチＳＷ３は、オン状態となり、第４スイッチＳＷ４は、オフ状態となる。また、第８スイッチＳＷ８は、オン状態であり得る。

したがって、高電源から供給される第１高電圧ＶＧＨ１が第２スイッチＳＷ２と第３スイッチＳＷ３を介して出力端に出力され、第１初期化電圧Ｄｖｉｎｉ［ｎ］は、第１電圧レベルＶ１を有し得る。また、高電源から供給される第２高電圧ＶＧＨ２が第６スイッチＳＷ６を介して第２出力端ＯＵＴ２に出力され、ｎ番目のキャリー信号Ｃａｒｒｙ＿Ｄｖｉｎｉ［ｎ］は、ハイ状態であり得る。

そして、第４期間Ｔ１４において、ｎ－１番目のキャリー信号Ｃａｒｒｙ＿Ｄｖｉｎｉ［ｎ－１］とクロック信号ＧＣＬＫ［ｎ］がロー状態であり、ｎ＋２番目のキャリー信号Ｃａｒｒｙ＿Ｄｖｉｎｉ［ｎ＋２］がハイ状態であり得る。ｎ－１番目のキャリー信号Ｃａｒｒｙ＿Ｄｖｉｎｉ［ｎ－１］とクロック信号ＧＣＬＫ［ｎ］により、第２スイッチＳＷ２、第６スイッチＳＷ６、第９スイッチＳＷ９がオフ状態となり、第１スイッチＳＷ１、第５スイッチＳＷ５、第７スイッチＳＷ７および第１０スイッチＳＷ１０は、オン状態となる。そして、ｎ＋２番目のキャリー信号Ｃａｒｒｙ＿Ｄｖｉｎｉ［ｎ＋２］によって第３スイッチＳＷ３は、オフ状態となり、第４スイッチＳＷ４は、オン状態となる。また、第８スイッチＳＷ８は、オン状態であり得る。

したがって、第１低電源から供給される第１低電圧ＶＧＬ１が第１スイッチＳＷ１を介して出力ノードＮｏに伝達されるが、第３スイッチＳＷ３がオフ状態であるため、第１低電圧ＶＧＬ１は、第１出力端ＯＵＴ１に出力されなくなる。しかし、第４スイッチＳＷ４がオン状態であるため、駆動電圧ＶＤＤが第４スイッチＳＷ４を介して第１出力端ＯＵＴ１に伝達され、第１初期化電圧Ｄｖｉｎｉ［ｎ］は、駆動電圧ＶＤＤの電圧レベルである第３電圧レベルＶ３を有し得る。また、第２低電源から供給される第２低電圧ＶＧＬ２が第５スイッチＳＷ５を介して第２出力端ＯＵＴ２に出力され、ｎ番目のキャリー信号Ｃａｒｒｙ＿Ｄｖｉｎｉ［ｎ］は、ロー状態に出力できる。

そして、第５期間Ｔ１５において、ｎ－１番目のキャリー信号Ｃａｒｒｙ＿Ｄｖｉｎｉ［ｎ－１］がロー状態であり、クロック信号ＧＣＬＫ［ｎ］とｎ＋２番目のキャリー信号Ｃａｒｒｙ＿Ｄｖｉｎｉ［ｎ＋２］がハイ状態であり得る。ｎ－１番目のキャリー信号Ｃａｒｒｙ＿Ｄｖｉｎｉ［ｎ－１］とクロック信号ＧＣＬＫ［ｎ］により、第２スイッチＳＷ２、第６スイッチＳＷ６、第７スイッチＳＷ７、第９スイッチＳＷ９がオフ状態となり、第１スイッチＳＷ１、第５スイッチＳＷ５、第１０スイッチＳＷ１０、第１１スイッチＳＷ１１は、オン状態となる。そして、ｎ＋２番目のキャリー信号によって第３スイッチＳＷ３は、オフ状態となり、第４スイッチＳＷ４は、オン状態となる。また、第８スイッチＳＷ８は、オン状態であり得る。

したがって、第１低電源から供給される第１低電圧ＶＧＬ１が第１スイッチＳＷ１を介して出力ノードＮｏに伝達される。しかし、第３スイッチＳＷ３がオフ状態であるため、第１低電圧ＶＧＬ１は、第１出力端ＯＵＴ１に出力されなくなる。しかし、第４スイッチＳＷ４がオン状態であるため、駆動電圧ＶＤＤが第４スイッチＳＷ４を介して第１出力端ＯＵＴ１に伝達され、第１初期化電圧Ｄｖｉｎｉ［ｎ］は、駆動電圧ＶＤＤの電圧レベルである第３電圧レベルＶ３を有し得る。また、低電源から供給される第２低電圧ＶＧＬ２が第５スイッチＳＷ５を介して第２出力端ＯＵＴ２に出力され、ｎ番目のキャリー信号Ｃａｒｒｙ＿Ｄｖｉｎｉ［ｎ］は、ロー状態に出力できる。

前述のように、ｎ番目のキャリー信号Ｃａｒｒｙ＿Ｄｖｉｎｉ［ｎ］は、第１期間Ｔ１１で第２電圧レベルＶ２を有し、第２期間Ｔ１２および第３期間Ｔ１３で第１電圧レベルＶ１を有し、第４期間Ｔ１４および第５期間Ｔ１５で第３電圧レベルＶ３を有する。そして、第５期間Ｔ１５が経過すると、再び第２電圧レベルＶ２を有する。

したがって、ｎ番目の第１初期化電圧Ｄｖｉｎｉ［ｎ］は、第１電圧レベルＶ１と第２電圧レベルＶ２との間の電圧レベルを有するが、段階的に第１電圧レベルＶ１、第３電圧レベルＶ３、第２電圧レベルＶ２に低くなる。また、リセット期間とｎ番目の第３電圧レベルを有する第１初期化電圧Ｄｖｉｎｉ［ｎ］を重畳させることによって、第２オンバイアスストレス期間ＯＢＳ２の後にピクセルの第２ノードＮ２と第３ノードＮ３を第３電圧レベルＶ３を有するｎ番目の第１初期化電圧Ｄｖｉｎｉ［ｎ］にリセットすることができる。

また、ｎ番目のステージ１３０２において、第１期間Ｔ１１にＱノードＱの電圧とＱＢノードＱＢの電圧に対応して高電圧に対応する第１電圧レベルＶ１を有するようにｎ番目の第１初期化電圧Ｄｖｉｎｉ［ｎ］が出力され、第２期間Ｔ１２にＱノードＱの電圧とＱＢノードＱＢの電圧に対応して駆動電圧ＶＤＤに対応する第３電圧レベルＶ３を有するようにｎ番目の第１初期化電圧Ｄｖｉｎｉ［ｎ］が出力され、第３期間Ｔ１３にＱノードＱの電圧とＱＢノードＱＢの電圧に対応して第２電圧レベルＶ２を有するようにｎ番目の第１初期化電圧Ｄｖｉｎｉ［ｎ］が出力できる。ＱノードＱの電圧が正の電圧を有する場合、ＱＢノードＱＢの電圧は、負の電圧を有し、ＱノードＱの電圧が負の電圧を有する場合、ＱＢノードＱＢの電圧は、正の電圧を有し得る。

以上の説明は、本発明の技術思想を例示的に説明したものに過ぎず、本発明が属する技術分野における通常の知識を有する者であれば、本発明の本質的な特性から逸脱しない範囲で様々な修正および変形が可能であろう。また、本発明に開示された実施形態は、本発明の技術思想を限定するものではなく、説明するためのものであるため、このような実施形態によって本発明の技術思想の範囲が限定されるものではない。本発明の保護の範囲は、以下の特許請求の範囲によって解釈されるべきであり、これと同等の範囲内にあるすべての技術思想は、本発明の権利の範囲に含まれるものと解釈されるべきである。

１００：表示装置
１０１：ピクセル
１１０：表示パネル
２２０：データ駆動回路
２３０：ゲート駆動回路
２４０：ディスプレイコントローラ

Claims (19)

1. 複数のゲートライン、複数のデータライン、複数の第１初期化電源ライン、複数の電源ラインが配置されており、前記複数のゲートライン、前記複数のデータライン、前記複数の電源ラインに接続されて光を発光する複数のピクセルを含む表示パネルと、
   前記複数のデータラインにデータ信号を供給するデータ駆動回路と、
   前記複数のゲートラインにゲート信号を供給するゲート駆動回路と、
   前記複数の第１初期化電源ラインのうち、第１初期化電源ラインに第１電圧レベルと第２電圧レベルとの間の電圧レベルを有する第１初期化電圧を供給するが、前記第１初期化電圧が第１期間で第１電圧レベルを有し、第２期間で前記第１電圧レベルと前記第２電圧レベルとの間の電圧レベルである第３電圧レベルを有し、第３期間で前記第２電圧レベルを有するようにする第１電源供給回路と、
   前記複数の電源ラインのうち、ピクセル駆動電源ラインにピクセル駆動電圧を供給する第２電源供給回路と、を含み、
   前記複数のピクセルのうち、少なくとも１つのピクセルは、
   前記データ信号に対応する電圧が印加される第１ノードの電圧に対応して第２ノードから第３ノードの方向に流れる駆動電流を生成する駆動トランジスタと、前記駆動電流の供給を受けて光を発光する発光素子と、を含むが、
   前記発光素子が発光しないとき、前記第１ノードに前記データ信号に対応する電圧を印加した後に、前記第２ノードと前記第３ノードを前記第１初期化電圧を用いて初期化する、表示装置。
2. 前記ピクセルは、前記ピクセル駆動電圧と前記第１ノードの電圧レベルに対応して前記駆動電流を生成するが、前記第１初期化電圧の第３電圧レベルは、前記ピクセル駆動電圧の電圧レベルに対応する、請求項１に記載の表示装置。
3. 前記ピクセルは、
   前記第１ノードと前記第３ノードとの間に接続され、第１ゲート信号に対応してターンオンする第１トランジスタと、
   前記複数のデータラインのうち、１つのデータラインと前記第２ノードとの間に接続され、第２ゲート信号に対応してターンオンする第２トランジスタと、
   前記ピクセル駆動電源に接続されたピクセル駆動電源ラインと前記第２ノードとの間に接続され、エミッション信号に対応してターンオンする第３トランジスタと、
   前記第３ノードと前記発光素子のアノード電極との間に接続され、前記エミッション信号に対応してターンオンする第４トランジスタと、
   前記第１初期化電圧を伝達する第１初期化電圧ラインと前記第３ノードとの間に配置され、第３ゲート信号に対応してターンオンする第５トランジスタと、
   前記第１ノードと前記ピクセル駆動電源ラインとの間に接続されるストレージキャパシタと、をさらに含む、請求項１に記載の表示装置。
4. 前記第３ゲート信号によって前記第５トランジスタは、前記データ信号が前記第１ノードに伝達される前と前記データ信号が前記第１ノードに伝達された後に、それぞれターンオンする、請求項３に記載の表示装置。
5. 前記ピクセルは、前記発光素子のアノード電極と前記発光素子のアノード電極に第２初期化電圧を印加する第２初期化電源ラインとの間に配置され、前記第３ゲート信号に対応してターンオンする第６トランジスタをさらに含む、請求項３に記載の表示装置。
6. 前記第１電源供給回路は、
   複数のステージを含み、
   前記複数のステージのそれぞれは、前記第１電圧レベルを有する第１高電圧、前記第２電圧レベルを有する第１低電圧、および前記第３電圧レベルを有する駆動電圧の供給を受け、前記第１初期化電圧の電圧レベルが第１電圧レベルと第３電圧レベルを順次に有するように出力する、請求項１に記載の表示装置。
7. 前記第１初期化電圧は、順次に出力されるｎ－１番目の第１初期化電圧、ｎ番目の第１初期化電圧、ｎ＋１番目の第１初期化電圧、ｎ＋２番目の第１初期化電圧に区分され、
   前記複数のステージは、ｎ－１番目のキャリー信号と前記ｎ－１番目の第１初期化電圧を出力するｎ－１番目のステージと、ｎ番目のキャリー信号と前記ｎ番目の第１初期化電圧を出力するｎ番目のステージと、ｎ＋１番目のキャリー信号と前記ｎ＋１番目の第１初期化電圧を出力するｎ＋１番目のステージと、ｎ＋２番目のキャリー信号と前記ｎ＋２番目の第１初期化電圧を出力するｎ＋２番目のステージと、を含み、
   前記ｎ番目のステージは、前記ｎ－１番目のキャリー信号と前記ｎ＋２番目のキャリー信号の伝達を受け、前記ｎ番目のキャリー信号と前記ｎ番目の第１初期化電圧を出力するが、
   前記第１期間で前記ｎ－１番目のキャリー信号に対応して前記第１電圧レベルを有する前記ｎ番目の第１初期化電圧を出力し、前記第２期間で前記ｎ＋２番目のキャリー信号に対応して前記駆動電圧に対応する前記第３電圧レベルを有する前記ｎ番目の第１初期化電圧を出力する、請求項６に記載の表示装置。
8. 前記ｎ番目のステージにおいて、
   前記第１期間にＱノードの電圧とＱＢノードの電圧に対応して前記第１高電圧に対応する前記第１電圧レベルを有するように前記ｎ番目の第１初期化電圧が出力され、
   前記第２期間に前記Ｑノードの電圧と前記ＱＢノードの電圧に対応して前記駆動電圧に対応する前記第３電圧レベルを有するように前記ｎ番目の第１初期化電圧が出力され、
   前記第３期間に前記Ｑノードの電圧と前記ＱＢノードの電圧に対応して前記第１低電圧に対応する前記第２電圧レベルを有するように前記ｎ番目の第１初期化電圧が出力される、請求項７に記載の表示装置。
9. 前記ｎ番目のステージは、
   第１電極が前記第１低電圧を供給する第１低電圧源に接続され、第２電極が出力ノードに接続され、ゲート電極がＱノードに接続され、ｎ－１番目のキャリー信号に対応するＱノードの電圧によって前記第１低電圧を第１出力ノードに印加する第１スイッチと、
   第１電極が前記第１高電圧を供給する第１高電圧源に接続され、第２電極が前記出力ノードに接続され、ゲート電極がＱＢノードに接続され、前記ｎ－１番目のキャリー信号に対応するＱＢノードの電圧によって前記第１高電圧を前記出力ノードに印加する第２スイッチと、
   第１電極が前記出力ノードに接続され、第２電極が第１出力端に接続され、ゲート電極がｎ＋２番目のキャリー信号が供給されるキャリー信号ラインに接続される第３スイッチと、
   第１電極が前記駆動電圧を供給する駆動電源に接続され、第２電極が前記第１出力端に接続され、ゲート電極が前記ｎ＋２番目のキャリー信号が供給されるキャリー信号ラインに接続され、前記第３スイッチとは逆に動作する第４スイッチと、
   第１電極が第２低電圧を供給する第２低電圧源に接続され、第２電極が第２出力端に接続され、ゲート電極が前記出力ノードに接続される第５スイッチと、
   第１電極が第２高電圧を供給する第２高電圧源に接続され、第２電極が前記第２出力端に接続され、ゲート電極が前記ＱＢノードに接続される第６スイッチと、を含む、請求項７に記載の表示装置。
10. 前記第４スイッチは、前記ｎ＋２番目のキャリー信号をインバータを介して伝達を受ける、請求項９に記載の表示装置。
11. 前記第３スイッチは、ＰＭＯＳトランジスタを含み、前記第４スイッチは、ＮＭＯＳトランジスタを含む、請求項９に記載の表示装置。
12. 前記表示パネルは
    表示領域と非表示領域を含み、前記表示領域は、第１光学領域と前記第１光学領域の外郭に位置する一般領域を含み、前記第１光学領域は、複数の発光領域と複数の第１透過領域を含み、前記一般領域は、複数の発光領域を含み、
    前記表示パネルの背面に位置し、前記表示領域に含まれる前記第１光学領域の少なくとも一部と重畳する第１光学電子装置を含む、請求項１に記載の表示装置。
13. 前記表示領域は、前記第１光学領域および前記一般領域とは異なる第２光学領域をさらに含み、
    前記表示パネルの下部に位置し、前記第２光学領域の少なくとも一部と重畳する第２光学電子装置をさらに含み、
    前記第１光学領域と前記第２光学領域との間には、前記一般領域が配置されるか、または配置されない、請求項１２に記載の表示装置。
14. それぞれ順次に出力される第１初期化電圧と、キャリー信号を生成する複数のステージと、を含み、
    前記複数のステージからそれぞれ出力される前記第１初期化電圧は、第１電圧レベルと第２電圧レベルとの間の電圧レベルを有するが、
    第１期間で前記第１電圧レベルを有し、第２期間で前記第１電圧レベルと第２電圧レベルとの間の電圧レベルである第３電圧レベルを有し、第３期間で前記第２電圧レベルを有する、電源供給装置。
15. 前記第１初期化電圧は、順次に出力されるｎ－１番目の第１初期化電圧、ｎ番目の第１初期化電圧、ｎ＋１番目の第１初期化電圧、ｎ＋２番目の第１初期化電圧に区分され、
    前記複数のステージは、ｎ－１番目のキャリー信号と前記ｎ－１番目の第１初期化電圧を出力するｎ－１番目のステージと、ｎ番目のキャリー信号と前記ｎ番目の第１初期化電圧を出力するｎ番目のステージと、ｎ＋１番目のキャリー信号と前記ｎ＋１番目の第１初期化電圧を出力するｎ＋１番目のステージと、ｎ＋２番目のキャリー信号と前記ｎ＋２番目の第１初期化電圧を出力するｎ＋２番目のステージと、を含み、
    前記ｎ番目のステージは、前記ｎ－１番目のキャリー信号と前記ｎ＋２番目のキャリー信号の伝達を受け、前記ｎ番目のキャリー信号と前記ｎ番目の第１初期化電圧を出力するが、
    前記第１期間で前記ｎ－１番目のキャリー信号に対応して前記第１電圧レベルを有する前記ｎ番目の第１初期化電圧を出力し、前記第２期間で前記ｎ＋２番目のキャリー信号に対応して駆動電圧に対応する前記第３電圧レベルを有する前記ｎ番目の第１初期化電圧を出力する、請求項１４に記載の電源供給装置。
16. 前記ｎ番目のステージにおいて、
    前記第１期間にＱノードの電圧とＱＢノードの電圧に対応して高電圧に対応する前記第１電圧レベルを有するように前記ｎ番目の第１初期化電圧が出力され、
    前記第２期間に前記Ｑノードの電圧と前記ＱＢノードの電圧に対応して前記駆動電圧に対応する前記第３電圧レベルを有するように前記ｎ番目の第１初期化電圧が出力され、
    前記第３期間に前記Ｑノードの電圧と前記ＱＢノードの電圧に対応して前記第２電圧レベルを有するように前記ｎ番目の第１初期化電圧が出力される、請求項１５に記載の電源供給装置。
17. 前記ｎ番目のステージは、
    第１電極が第１低電圧を供給する第１低電圧源に接続され、第２電極が出力ノードに接続され、ゲート電極がＱノードに接続され、ｎ－１番目のキャリー信号に対応するＱノードの電圧によって前記低電圧を第１出力ノードに印加する第１スイッチと、
    第１電極が第１高電圧を供給する第１高電圧源に接続され、第２電極が前記出力ノードに接続され、ゲート電極がＱＢノードに接続され、前記ｎ－１番目のキャリー信号に対応するＱＢノードの電圧によって前記高電圧を前記出力ノードに印加する第２スイッチと、
    第１電極が前記出力ノードに接続され、第２電極が第１出力端に接続され、ゲート電極がｎ＋２番目のキャリー信号が供給されるキャリー信号ラインに接続される第３スイッチと、
    第１電極が前記駆動電圧を供給する駆動電源に接続され、第２電極が前記第１出力端に接続され、ゲート電極が前記ｎ＋２番目のキャリー信号が供給されるキャリー信号ラインに接続され、前記第３スイッチとは逆に動作する第４スイッチと、
    第１電極が第２低電圧を供給する第２低電圧源に接続され、第２電極が第２出力端に接続され、ゲート電極が前記出力ノードに接続される第５スイッチと、
    第１電極が第２高電圧を供給する第２高電圧源に接続され、第２電極が前記第２出力端に接続され、ゲート電極がＱＢノードに接続される第６スイッチと、を含む、請求項１５に記載の電源供給装置。
18. 前記第４スイッチは、前記ｎ＋２番目のキャリー信号をインバータを介して伝達を受ける、請求項１７に記載の電源供給装置。
19. 前記第３スイッチは、ＰＭＯＳトランジスタを含み、前記第４スイッチは、ＮＭＯＳトランジスタを含む、請求項１７に記載の電源供給装置。

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