KR20230100057A - 표시장치 - Google Patents

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KR20230100057A
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조대규
김미소
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엘지디스플레이 주식회사
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Abstract

본 명세서의 실시예들은, 표시장치에 관한 것으로서, 더욱 상세하게는, 기판, 기판 상에 위치하며, 제1 소스-드레인 전극 물질 패턴, 액티브 층 및 액티브 층과 중첩하여 위치하는 게이트 전극을 포함하는 트랜지스터, 트랜지스터의 제1 소스-드레인 전극 물질 패턴 상에 위치하는 제1 평탄화층, 제1 평탄화층 상에 위치하며, 트랜지스터와 전기적으로 연결되는 금속 패턴, 금속 패턴을 덮는 제2 평탄화층, 및 제2 평탄화층 상에 위치하며, 크기가 다른 둘 이상의 개구부들을 포함하는 뱅크를 포함하고, 크기가 다른 둘 이상의 개구부들의 아래의 영역에서, 금속 패턴은 같은 간격을 두고 이격되어 배치되는 표시장치를 제공함으로써, 색시야각 특성이 개선된 표시장치를 제공할 수 있다.

Description

표시장치{DISPLAY DEVICE}
본 명세서의 실시예들은 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라, 화상을 표시하는 표시장치에 대한 요구가 증가하고 있으며, 액정 표시장치, 유기발광 표시장치 등과 같은 다양한 유형의 표시장치가 활용된다.
표시장치를 사용하는 사용자는, 표시장치에서 표시되는 영상을 표시장치의 전면에서 바라볼 수도 있지만, 영상이 표시되는 화면을 다양한 각도에서 바라볼 수도 있다.
따라서, 표시장치는 사용자가 다양한 각도에서 영상을 시청할 수 있도록, 시야각에 의해 색좌표가 틀어지는 현상이 최소화 될 것이 요구된다.
본 명세서의 실시예들은 시야각에 따른 휘도 편차(색시야각 특성)가 개선된 표시장치를 제공할 수 있다.
본 개시의 실시예들은 기판, 기판 상에 위치하며, 제1 소스-드레인 전극 물질 패턴, 액티브 층 및 액티브 층과 중첩하여 위치하는 게이트 전극을 포함하는 트랜지스터, 트랜지스터의 제1 소스-드레인 전극 물질 패턴 상에 위치하는 제1 평탄화층, 제1 평탄화층 상에 위치하며, 트랜지스터와 전기적으로 연결되는 금속 패턴, 금속 패턴을 덮는 제2 평탄화층, 및 제2 평탄화층 상에 위치하며, 크기가 다른 둘 이상의 개구부들을 포함하는 뱅크를 포함하고, 크기가 다른 둘 이상의 개구부들의 아래의 영역에서, 금속 패턴은 같은 간격을 두고 이격되어 배치되는 표시장치를 제공할 수 있다.
본 개시의 실시예들에 의하면, 색시야각 특성이 개선된 표시장치를 제공할 수 있다.
도 1은 본 명세서의 실시예들에 따른 표시장치의 시스템 구성도이다.
도 2는 본 명세서의 실시예들에 따른 표시패널에서 서브픽셀의 등가 회로이다.
도 3은 본 명세서의 실시예들에 따른 표시패널의 표시 영역의 단면도이다.
도 4는 본 명세서의 실시예들에 따른 표시패널의 표시 영역에서 다수의 서브픽셀들이 배치된 모습을 간략히 표현한 도면이다.
도 5는 서브픽셀에서 제2 소스-드레인 전극 물질 패턴에 의해 발광 영역에서 단차가 발생하는 모습을 개념적으로 나타낸 도면이다.
도 6a 내지 도 6c는 도 5의 녹색 서브픽셀 및 청색 서브픽셀에 대한 영역별 단면도와, 색시야각 특성을 나타낸 도면이다.
도 7은 본 명세서의 실시예들에 따른 표시장치에서 제2 소스-드레인 전극 물질 패턴이 서브픽셀의 발광 영역과 중첩하는 영역에서 대칭성을 가지고 기판 상에 배치되는 것을 표현한 도면이다.
도 8 내지 도 11은 서브픽셀의 발광 영역과 중첩하여 위치하는 제2 소스-드레인 전극 물질 패턴을 더 자세히 나타낸 도면이다.
도 12는 본 명세서의 실시예들에 따른 표시장치에서 제2 소스-드레인 전극 물질 패턴이 중심축을 기준으로 적어도 일부가 포개어지는 것을 나타낸 도면이다.
도 13a 내지 도 13d는 내측 패턴의 다양한 실시예들을 예시적으로 나타낸 도면이다.
이하, 본 개시의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성 요소들에 참조부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 개시를 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 개시의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다. 본 명세서 상에서 언급된 "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 "~만"이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별한 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함할 수 있다.
또한, 본 개시의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다.
구성 요소들의 위치 관계에 대한 설명에 있어서, 둘 이상의 구성 요소가 "연결", "결합" 또는 "접속" 등이 된다고 기재된 경우, 둘 이상의 구성 요소가 직접적으로 "연결", "결합" 또는 "접속" 될 수 있지만, 둘 이상의 구성 요소와 다른 구성 요소가 더 "개재"되어 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다. 여기서, 다른 구성 요소는 서로 "연결", "결합" 또는 "접속" 되는 둘 이상의 구성 요소 중 하나 이상에 포함될 수도 있다.
구성 요소들이나, 동작 방법이나 제작 방법 등과 관련한 시간적 흐름 관계에 대한 설명에 있어서, 예를 들어, "~후에", "~에 이어서", "~다음에", "~전에" 등으로 시간적 선후 관계 또는 흐름적 선후 관계가 설명되는 경우, "바로" 또는 "직접"이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
한편, 구성 요소에 대한 수치 또는 그 대응 정보(예: 레벨 등)가 언급된 경우, 별도의 명시적 기재가 없더라도, 수치 또는 그 대응 정보는 각종 요인(예: 공정상의 요인, 내부 또는 외부 충격, 노이즈 등)에 의해 발생할 수 있는 오차 범위를 포함하는 것으로 해석될 수 있다.
이하, 첨부된 도면을 참조하여 본 개시의 다양한 실시예들을 상세히 설명한다.
도 1은 본 명세서의 실시예들에 따른 표시장치(100)의 시스템 구성도이다.
도 1을 참조하면, 표시장치(100)는 영상 표시를 위한 구성 요소들로서, 표시패널(110) 및 디스플레이 구동 회로를 포함할 수 있다.
디스플레이 구동 회로는 표시패널(110)을 구동하기 위한 회로로서, 데이터 구동 회로(120), 게이트 구동 회로(130), 및 디스플레이 컨트롤러(140) 등을 포함할 수 있다.
표시패널(110)은 영상이 표시되는 표시 영역(AA)과, 영상이 표시되지 않는 비표시 영역(NA)을 포함할 수 있다. 비표시 영역(NA)은 표시 영역(AA)의 외곽 영역일 수 있으며, 베젤(Bezel) 영역이라고도 한다. 비표시 영역(NA)의 전체 또는 일부는 표시장치(100)의 전면에서 보이는 영역이거나, 벤딩되어 표시장치(100)의 앞면에서 보이지 않는 영역일 수 있다.
표시패널(110)은 기판(SUB)과, 기판(SUB) 상에 배치된 다수의 서브픽셀(SP)들을 포함할 수 있다. 또한, 표시패널(110)은 다수의 서브픽셀(SP)들을 구동하기 위하여, 여러 가지 종류의 신호 라인들을 더 포함할 수 있다.
본 명세서의 실시예들에 따른 표시장치(100)는, 액정 표시장치 등일 수도 있고, 표시패널(110)이 자체적으로 발광하는 발광 표시장치일 수 있다. 본 명세서의 실시예들에 따른 표시장치(100)가 자체 발광 표시장치인 경우, 다수의 서브픽셀(SP)들 각각은 발광 소자를 포함할 수 있다.
예를 들어, 본 명세서의 실시예들에 따른 표시장치(100)는 발광 소자가 유기발광 다이오드(OLED: Organic Light Emitting Diode)로 구현된 유기발광 표시장치일 수 있다. 다른 예를 들어, 본 명세서의 실시예들에 따른 표시장치(100)는 발광 소자가 무기물 기반의 발광 다이오드로 구현된 무기발광 표시장치일 수 있다. 또 다른 예를 들어, 본 명세서의 실시예들에 따른 표시장치(100)는 발광 소자가 스스로 빛을 내는 반도체 결정인 퀀텀닷(Quantum dot)으로 구현된 퀀텀 닷 표시장치일 수 있다.
표시장치(100)의 타입에 따라 다수의 서브픽셀(SP)들 각각의 구조가 달라질 수 있다. 예를 들어, 표시장치(100)가 서브픽셀(SP)이 스스로 빛을 내는 자체 발광 표시장치인 경우, 각 서브픽셀(SP)은 스스로 빛을 내는 발광 소자, 하나 이상의 트랜지스터 및 하나 이상의 캐패시터를 포함할 수 있다.
예를 들어, 여러 가지 종류의 신호 라인들은 데이터 신호들(데이터 전압들, 또는 영상 신호들이라고도 함)을 전달하는 다수의 데이터 라인(DL)들 및 게이트 신호들(스캔 신호들이라고도 함)을 전달하는 다수의 게이트 라인(GL)들 등을 포함할 수 있다.
다수의 데이터 라인(DL)들 및 다수의 게이트 라인(GL)들은 서로 교차할 수 있다. 다수의 데이터 라인(DL)들 각각은 제1 방향으로 연장되면서 배치될 수 있다. 다수의 게이트 라인(GL)들 각각은 제2 방향으로 연장되면서 배치될 수 있다.
여기서, 제1 방향은 열(Column) 방향이고, 제2 방향은 행(Row) 방향일 수 있다. 제1 방향은 행 방향이고, 제2 방향은 열 방향일 수 있다.
데이터 구동 회로(120)는 다수의 데이터 라인(DL)들을 구동하기 위해 구성되는 회로로서, 다수의 데이터 라인(DL)들로 데이터 신호들을 출력할 수 있다. 게이트 구동 회로(130)는 다수의 게이트 라인(GL)들을 구동하기 위해 구성되는 회로로서, 다수의 게이트 라인(GL)들로 게이트 신호들을 출력할 수 있다.
디스플레이 컨트롤러(140)는 데이터 구동 회로(120) 및 게이트 구동 회로(130)를 제어하기 위해 구성되는 장치일 수 있다. 디스플레이 컨트롤러(140)는 다수의 데이터 라인(DL)들에 대한 구동 타이밍과 다수의 게이트 라인(GL)들에 대한 구동 타이밍을 제어할 수 있다.
디스플레이 컨트롤러(140)는 데이터 구동 회로(120)를 제어하기 위하여 데이터 구동 제어 신호(DCS)를 데이터 구동 회로(120)에 공급할 수 있다. 디스플레이 컨트롤러(140)는, 게이트 구동 회로(130)를 제어하기 위하여 게이트 구동 제어 신호(GCS)를 게이트 구동 회로(130)에 공급할 수 있다.
디스플레이 컨트롤러(140)는 호스트 시스템(150)으로부터 입력 영상 데이터를 수신하여, 입력 영상 데이터를 토대로 영상 데이터(Data)를 데이터 구동 회로(120)로 공급할 수 있다.
데이터 구동 회로(120)는 디스플레이 컨트롤러(140)의 구동 타이밍 제어에 따라 다수의 데이터 라인(DL)들로 데이터 신호들을 공급할 수 있다.
데이터 구동 회로(120)는 디스플레이 컨트롤러(140)로부터 디지털 형태의 영상 데이터(Data)들을 수신하고, 수신된 영상 데이터(Data)를 아날로그 형태의 데이터 신호들로 변환하여 다수의 데이터 라인(DL)들로 출력할 수 있다.
게이트 구동 회로(130)는 디스플레이 컨트롤러(140)의 타이밍 제어에 따라 다수의 게이트 라인(GL)들로 게이트 신호들을 공급할 수 있다. 게이트 구동 회로(130)는 각종 게이트 제어 신호(GCS)와 함께 턴-온 레벨 전압에 해당하는 제1 게이트 전압 및 턴-오프 레벨 전압에 해당하는 제2 게이트 전압을 공급받아, 게이트 신호들을 생성하고, 생성된 게이트 신호들을 다수의 게이트 라인(GL)들로 공급할 수 있다.
예를 들어, 데이터 구동 회로(120)는 테이프 오토메티드 본딩(TAB: Tape Automated Bonding) 방식으로 표시패널(110)과 연결되거나, 칩-온 글래스(COG: Chip On Glass), 또는 칩-온 패널(COP: Chip On Panel) 방식으로 표시패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, 칩-온 필름(COF: Chip On Film) 방식으로 구현되어 표시패널(110)과 연결될 수 있다.
게이트 구동 회로(130)는 테이프 오토메티드 본딩(TAB) 방식으로 표시패널(110)과 연결되거나, 칩-온 글래스(COG), 또는 칩-온 패널(COP) 방식으로 표시패널(110)의 본딩 패드에 연결되거나, 칩-온 필름(COF) 방식에 따라 표시패널(110)과 연결될 수 있다. 또는, 게이트 구동 회로(130)는 게이트 인 패널(GIP: Gate In Panel) 타입으로 표시패널(110)의 비표시 영역(NA)에 형성될 수 있다. 게이트 구동 회로(130)는 기판(SUB) 상에 배치되거나, 기판(SUB)에 연결될 수 있다. 즉, 게이트 구동 회로(130)는 게이트 인 패널(GIP) 타입인 경우, 기판(SUB)의 비표시 영역(NA)에 배치될 수 있다. 게이트 구동 회로(130)는 칩-온 글래스(COG) 타입, 칩-온 필름(COF) 타입 등인 경우 기판(SUB)에 연결될 수 있다.
한편, 데이터 구동 회로(120) 및 게이트 구동 회로(130) 중 적어도 하나의 구동 회로는 표시패널(110)의 표시 영역(AA)에 배치될 수도 있다. 예를 들어, 데이터 구동 회로(120) 및 게이트 구동 회로(130) 중 적어도 하나의 구동 회로는 서브픽셀(SP)들과 중첩되지 않게 배치될 수도 있고, 서브픽셀(SP)들과 적어도 일부 또는 전체가 중첩되게 배치될 수도 있다.
데이터 구동 회로(120)는 표시패널(110)의 일측(예: 상측 또는 하측)에 연결될 수도 있다. 구동 방식, 패널 설계 방식 등에 따라 데이터 구동 회로(120)는 표시패널(110)의 양측(예: 상측과 하측)에 모두 연결되거나, 표시패널(110)의 4 측면 중 둘 이상의 측면에 연결될 수도 있다.
게이트 구동 회로(130)는 표시패널(110)의 일측(예: 좌측 또는 우측)에 연결될 수도 있다. 구동 방식, 패널 설계 방식 등에 따라, 게이트 구동 회로(130)는 표시패널(110)의 양측(예: 좌측과 우측)에 모두 연결되거나, 표시패널(110)의 4 측면 중 둘 이상의 측면에 연결될 수도 있다.
디스플레이 컨트롤러(140)는, 데이터 구동 회로(120)와 별도의 부품으로 구현될 수도 있고, 또는 데이터 구동 회로(120)와 함께 통합되어 집적 회로로 구현될 수도 있다.
디스플레이 컨트롤러(140)는 통상의 디스플레이 기술에서 이용되는 타이밍 컨트롤러(Timing Controller)이거나, 타이밍 컨트롤러를 포함하여 다른 제어 기능도 더 수행할 수 있는 제어 장치일 수 있으며, 또는 타이밍 컨트롤러와 다른 제어 장치일 수도 있고, 또는 제어 장치 내 회로일 수도 있다. 디스플레이 컨트롤러(140)는, IC(Integrated Circuit), FPGA(Field Programmable Gate Array), ASIC(Application Specific Integrated Circuit), 또는 프로세서(Processor) 등의 다양한 회로나 전자 부품으로 구현될 수도 있다.
디스플레이 컨트롤러(140)는 인쇄 회로 기판(PCB: Printed Circuit Board), 연성 인쇄 회로 기판(FPCB: Flexible Printed Circuit Board) 등을 통해 데이터 구동 회로(120) 및 게이트 구동 회로(130)와 전기적으로 연결될 수 있다.
디스플레이 컨트롤러(140)는, 미리 정해진 하나 이상의 인터페이스에 따라 데이터 구동 회로(120)와 신호를 송수신할 수 있다. 여기서, 예를 들어, 인터페이스는 LVDS(Low Voltage Differential Signaling) 인터페이스, EPI 인터페이스, SPI(Serial Peripheral Interface) 등을 포함할 수 있다.
본 명세서의 실시예들에 따른 표시장치(100)는 영상 표시 기능뿐만 아니라 터치 센싱 기능을 더 제공하기 위하여, 터치 센서, 터치 센서를 센싱하여 손가락 또는 펜 등의 터치 오브젝트에 의해 터치가 발생했는지를 검출하거나 터치 위치를 검출하는 터치 센싱 회로를 포함할 수 있다.
터치 센싱 회로는 터치 센서를 구동하고 센싱하여 터치 센싱 데이터를 생성하여 출력하는 터치 구동 회로(160)와, 터치 센싱 데이터를 이용하여 터치 발생을 감지하거나 터치 위치를 검출할 수 있는 터치 컨트롤러(170) 등을 포함할 수 있다.
터치 센서는 다수의 터치 전극들을 포함할 수 있다. 터치 센서는 다수의 터치 전극들과 터치 구동 회로(160)를 전기적으로 연결해주기 위한 다수의 터치 라인을 더 포함할 수 있다.
터치 센서는 표시패널(110)의 외부에 터치 패널의 형태로 존재할 수도 있고, 표시패널(110)의 내부에 존재할 수도 있다.
터치 센서가 패널 형태로 표시패널(110)의 외부에 존재하는 경우, 터치 센서는 외장형이라고 한다. 터치 센서가 외장형인 경우, 터치 패널과 표시패널(110)은 별도로 제작되어, 조립 과정에서 결합될 수 있다. 외장형의 터치 패널은 터치 패널용 기판 및 터치 패널용 기판 상의 다수의 터치 전극들 등을 포함할 수 있다.
터치 센서가 표시패널(110)의 내부에 존재하는 경우, 표시패널(110)의 제작 공정 중에 디스플레이 구동과 관련된 신호 라인들 및 전극들 등과 함께 기판(SUB) 상에 터치 센서가 형성될 수 있다.
터치 구동 회로(160)는 다수의 터치 전극들 중 적어도 하나로 터치 구동 신호를 공급하고, 다수의 터치 전극들 중 적어도 하나를 센싱하여 터치 센싱 데이터를 생성할 수 있다.
터치 센싱 회로는 셀프-캐패시턴스(Self-Capacitance) 센싱 방식 또는 뮤추얼-캐패시턴스(Mutual-Capacitance) 센싱 방식으로 터치 센싱을 수행할 수 있다.
터치 센싱 회로가 설프-캐패시턴스 센싱 방식으로 터치 센싱을 수행하는 경우, 터치 센싱 회로는 각 터치 전극과 터치 오브젝트(예: 손가락, 펜 등) 사이에 캐패시턴스를 토대로 터치 센싱을 수행할 수 있다.
셀프-캐패시턴스 센싱 방식에 따르면, 다수의 터치 전극들 각각은 구동 터치 전극의 역할도 하고, 센싱 터치 전극의 역할도 할 수 있다. 터치 구동 회로(160)는 다수의 터치 전극들의 전체 또는 일부를 구동하고, 다수의 터치 전극들의 전체 또는 일부를 센싱할 수 있다.
터치 센싱 회로가 뮤추얼-캐패시턴스 센싱 방식으로 터치 센싱을 수행하는 경우, 터치 센싱 회로는 터치 전극들 사이의 캐패시턴스를 토대로 터치 센싱을 수행할 수 있다.
뮤추얼-캐패시턴스 센싱 방식에 따르면, 다수의 터치 전극들은 구동 터치 전극들과 센싱 터치 전극들로 나뉜다. 터치 구동 회로(160)는 구동 터치 전극들을 구동하고, 센싱 터치 전극들을 센싱할 수 있다.
터치 센싱 회로에 포함된 터치 구동 회로(160) 및 터치 컨트롤러(170)는 별도의 장치로 구현될 수도 있고, 하나의 장치로 구현될 수도 있다. 또한, 터치 구동 회로(160)와 데이터 구동 회로(120)는 별도의 장치로 구현될 수도 있고, 하나의 장치로 구현될 수도 있다.
표시장치(100)는 디스플레이 구동 회로 및/또는 터치 센싱 회로로 각종 전원을 공급하는 전원 공급 회로 등을 더 포함할 수 있다.
본 명세서의 실시예들에 따른 표시장치(100)는 스마트 폰, 태블릿 등의 모바일 단말기이거나 다양한 크기의 모니터나 텔레비전(TV) 등일 수 있으며, 이에 제한되지 않고, 정보나 영상을 표출할 수 있는 다양한 타입, 크기의 표시장치일 수 있다.
도 2는 본 명세서의 실시예들에 따른 표시패널(110)에서 서브픽셀(SP)의 등가 회로이다.
도 2를 참조하면, 표시패널(110)의 표시 영역(AA)에 배치된 서브픽셀(SP)들 각각은, 발광 소자(ED)와, 발광 소자(ED)를 구동하기 위한 구동 트랜지스터(DRT)와, 구동 트랜지스터(DRT)의 제1 노드(N1)로 데이터 전압(Vdata)을 전달해주기 위한 스캔 트랜지스터(SCT)와, 한 프레임 동안 일정 전압을 유지해주기 위한 스토리지 캐패시터(Cst) 등을 포함할 수 있다.
구동 트랜지스터(DRT)는 데이터 전압(Vdata)이 인가되는 제1 노드(N1), 발광 소자(ED)와 전기적으로 연결되는 제2 노드(N2), 및 구동 전압 라인(DVL)으로부터 고전위 공통 전압(ELVDD)이 인가되는 제3 노드(N3)를 포함할 수 있다. 구동 트랜지스터(DRT)에서, 제1 노드(N1)는 게이트 노드이고, 제2 노드(N2)는 소스 노드 또는 드레인 노드 중 어느 하나의 노드일 수 있으며, 제3 노드(N3)는 상기 소스 노드 또는 드레인 노드 중 다른 하나의 노드일 수 있다.
발광 소자(ED)는 애노드 전극(AE), 발광층(EL) 및 캐소드 전극(CE)을 포함할 수 있다. 애노드 전극(AE)은 각 서브픽셀(SP)에 배치되는 픽셀 전극일 수 있으며, 각 서브픽셀(SP)의 구동 트랜지스터(DRT)의 제2 노드(N2)와 전기적으로 연결될 수 있다. 캐소드 전극(CE)은 다수의 서브픽셀(SP)에 공통으로 배치되는 공통 전극일 수 있으며, 저전위 공통 전압(ELVSS)이 인가될 수 있다.
예를 들어, 애노드 전극(AE)은 픽셀 전극일 수 있고, 캐소드 전극(CE)은 공통 전극일 수 있다. 이와 반대로, 애노드 전극(AE)은 공통 전극일 수 있고, 캐소드 전극(CE)은 픽셀 전극일 수 있다. 아래에서는, 설명의 편의를 위하여, 애노드 전극(AE)은 픽셀 전극이고, 캐소드 전극(CE)은 공통 전극인 것으로 가정한다.
예를 들어, 발광 소자(ED)는 유기발광 다이오드(OLED), 무기발광 다이오드, 또는 퀀텀닷 발광 소자일 수 있다. 이 경우, 발광 소자(ED)가 유기발광 다이오드인 경우, 발광 소자(ED)에서 발광층(EL)은 유기물이 포함된 유기 발광층을 포함할 수 있다.
스캔 트랜지스터(SCT)는, 게이트 라인(GL)을 통해 인가되는 게이트 신호인 스캔 신호(SCAN)에 의해 온-오프가 제어된다. 스캔 트랜지스터(SCT)는, 구동 트랜지스터(DRT)의 제1 노드(N1)와 데이터 라인(DL) 사이의 전기적 연결을 스위칭 할 수 있다.
스토리지 캐패시터(Cst)는, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 전기적으로 연결될 수 있다.
각 서브픽셀(SP)은 도 2에 도시된 바와 같이, 두 개의 트랜지스터(DRT, SCT)와 한 개의 캐패시터(Cst)를 포함하는 2T(Transistor) 1C(Capacitor) 구조를 가질 수 있으며, 경우에 따라서, 한 개 이상의 트랜지스터를 더 포함하거나, 한 개 이상의 캐패시터를 더 포함할 수 있다.
스토리지 캐패시터(Cst)는, 구동 트랜지스터(DRT)의 제1 노드(N1)와 제2 노드(N2) 사이에 존재할 수 있는 내부 캐패시터(Internal Capacitor)인 기생 캐패시터(예: Cgs, Cgd)가 아니라, 구동 트랜지스터(DRT)의 외부에 의도적으로 설계한 외부 캐패시터(External Capacitor)일 수 있다.
구동 트랜지스터(DRT) 및 스캔 트랜지스터(SCT) 각각은 n 타입 트랜지스터이거나, p 타입 트랜지스터일 수 있다.
각 서브픽셀(SP) 내 회로 소자들(특히, 발광 소자(ED))은 외부의 수분이나 산소 등에 취약하기 때문에, 외부의 수분이나 산소가 회로 소자들(특히 발광 소자(ED))로 침투하는 것을 방지하기 위한 봉지층(ENCAP)이 표시패널(110)에 배치될 수 있다.
도 3은 본 명세서의 실시예들에 따른 표시패널(110)의 표시 영역(AA)의 단면도이다.
도 3을 참조하면, 기판(SUB)은 제1 기판(SUB1), 층간 절연막(IPD) 및 제2 기판(SUB2)을 포함할 수 있다. 층간 절연막(IPD)은 제1 기판(SUB1)과 제2 기판(SUB2) 사이에 위치할 수 있다. 기판(SUB)을 제1 기판(SUB1), 층간 절연막(IPD) 및 제2 기판(SUB2)으로 구성함으로써, 수분 침투를 방지할 수 있다. 예를 들어, 제1 기판(SUB1) 및 제2 기판(SUB2)은 폴리이미드(Polyimide, PI) 기판일 수 있다. 제1 기판(SUB1)을 1차 PI 기판이라고 하고, 제2 기판(SUB2)을 2차 PI 기판이라고 할 수 있다.
도 3을 참조하면, 기판(SUB) 상에는, 각종 패턴들, 예를 들면 구동 트랜지스터(DRT) 등의 트랜지스터를 형성하기 위한 각종 패턴들(ACT, SD1, GATE)과, 각종 절연막들(MBUF, ABUF1, ABUF2, GI, ILD1, ILD2, PAS0) 및 각종 금속 패턴(TM, GM, ML1, ML2) 등이 위치할 수 있다.
도 3을 참조하면, 제2 기판(SUB2) 상에 멀티 버퍼층(MBUF)이 배치될 수 있고, 멀티 버퍼층(MBUF) 상에 제1 액티브 버퍼층(ABUF1)이 배치될 수 있다.
제1 액티브 버퍼층(AUBF1) 상에 제1 금속층(ML1) 및 제2 금속층(ML2)이 배치될 수 있다. 여기서, 제1 금속층(ML1) 및 제2 금속층(ML2)은 빛을 쉴딩하는 라이트 쉴드 층(Light Shield, LS)일 수 있다.
제1 금속층(ML1) 및 제2 금속층(ML2) 상에 제2 액티브 버퍼층(ABUF2)이 배치될 수 있다.
게이트 절연막(GI)이 액티브 층(ACT)을 덮으면서 배치될 수 있다.
게이트 절연막(GI) 상에 구동 트랜지스터(DRT)의 게이트 전극(GATE)이 배치될 수 있다.
제1 층간 절연막(ILD1)이 게이트 전극(GATE) 및 게이트 물질 층(GM)을 덮으면서 배치될 수 있다. 제1 층간 절연막(ILD1) 상에 금속 패턴(TM)이 배치될 수 있다. 금속 패턴(TM)은 구동 트랜지스터(DRT)의 형성 위치와 다른 곳에 위치할 수 있다. 제2 층간 절연막(ILD2)이 제1 층간 절연막(ILD1) 상의 금속 패턴(TM)을 덮으면서 배치될 수 있다.
제2 층간 절연막(ILD2) 상에 2개의 제1 소스-드레인 전극 물질 패턴(SD1)이 배치될 수 있다. 2개의 제1 소스-드레인 전극 물질 패턴(SD1) 중 하나는 구동 트랜지스터(DRT)의 소스 노드이고, 나머지 하는 구동 트랜지스터(DRT)의 드레인 노드이다.
2개의 제1 소스-드레인 전극 물질 패턴(SD1)은, 제2 층간 절연막(ILD2), 제1 층간 절연막(ILD1) 및 게이트 절연막(GI)의 컨택홀을 통해, 액티브 층(ACT)의 일측과 타측에 전기적으로 연결될 수 있다.
액티브 층(ACT)에서 게이트 전극(GATE)과 중첩되는 부분은 채널 영역이다. 2개의 제1 소스-드레인 전극 물질 패턴(SD1) 중 하나는 액티브 층(ACT)에서 채널 영역의 일 측과 연결될 수 있고, 2개의 제1 소스-드레인 전극 물질 패턴(SD1) 중 나머지 하나는 액티브 층(ACT)에서 채널 영역의 타 측과 연결될 수 있다.
패시베이션층(PAS0)이 2개의 제1 소스-드레인 전극 물질 패턴(SD1)을 덮으면서 배치된다. 패시베이션층(PAS0) 상에 평탄화층(PLN)이 배치될 수 있다. 평탄화층(PLN)은 제1 평탄화층(PLN1) 및 제2 평탄화층(PLN2)을 포함할 수 있다. 이러한 평탄화층(PLN)은, 평탄화 기능을 수행할 수 있는 유기 절연막층일 수 있다.
패시베이션층(PAS0) 상에 제1 평탄화층(PLN1)이 배치될 수 있다.
제1 평탄화층(PLN1) 상에 제2 소스-드레인 전극 물질 패턴(SD2)이 배치될 수 있다. 제2 소스-드레인 전극 물질 패턴(SD2)은 제1 평탄화층(PLN1)의 컨택홀을 통해 2개의 제1 소스-드레인 전극 물질 패턴(SD1) 중 하나(도 2의 서브픽셀(SP) 내 구동 트랜지스터(DRT)의 제2 노드(N2)와 대응됨)와 연결될 수 있다.
제2 평탄화층(PLN2)은 제2 소스-드레인 전극 물질 패턴(SD2)을 덮으면서 배치될 수 있다. 제2 평탄화층(PLN2) 위에 발광 소자(ED)가 배치될 수 있다.
발광 소자(ED)의 적층 구조를 살펴보면, 애노드 전극(AE)이 제2 평탄화층(PLN2) 상에 배치될 수 있다. 애노드 전극(AE)이 제2 평탄화층(PLN2)의 컨택홀(CNT)을 통해 제2 소스-드레인 전극 물질 패턴(SD2)과 전기적으로 연결될 수 있다.
뱅크(BANK)가 애노드 전극(AE)의 일부를 덮으면서 배치될 수 있다. 서브픽셀(SP)의 발광 영역(EA)에 대응하는 뱅크(BANK)의 일부가 오픈될 수 있다.
애노드 전극(AE)의 일부가 뱅크(BANK)의 개구부(오픈 된 부분)로 노출될 수 있다. 발광층(EL)이 뱅크(BANK)의 측면과 뱅크(BANK)의 개구부(오픈 된 부분)에 위치할 수 있다. 발광층(EL)의 전체 또는 일부는 인접한 뱅크(BANK) 사이에 위치할 수 있다.
뱅크(BANK)의 개구부에서, 발광층(EL)은 애노드 전극(AE)과 접촉할 수 있다. 발광층(EL) 상에 캐소드 전극(CE)이 배치될 수 있다.
애노드 전극(AE), 발광층(EL), 및 캐소드 전극(CE)에 의해 발광 소자(ED)가 형성될 수 있다. 발광층(EL)은 유기막을 포함할 수 있다.
전술한 발광 소자(ED) 상에 봉지층(ENCAP)이 배치될 수 있다.
봉지층(ENCAP)은 단일층 구조 또는 다층 구조를 가질 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 봉지층(ENCAP)은 제1 봉지층(PAS1), 제2 봉지층(PCL) 및 제3 봉지층(PAS2)을 포함할 수 있다.
예를 들어, 제1 봉지층(PAS1) 및 제3 봉지층(PAS2)은 무기막이고, 제2 봉지층(PCL)은 유기막일 수 있다. 제1 봉지층(PAS1), 제2 봉지층(PCL) 및 제3 봉지층(PAS2) 중에서 유기막인 제2 봉지층(PCL)은 가장 두껍고, 평탄화층 역할을 할 수 있다.
제1 봉지층(PAS1)은 캐소드 전극(CE) 상에 배치되고, 발광 소자(ED)와 가장 인접하게 배치될 수 있다. 제1 봉지층(PAS1)은 저온 증착이 가능한 무기 절연 재질로 형성될 수 있다. 예를 들어, 제1 봉지층(PAS1)은 질화실리콘(SiNx), 산화실리콘(SiOx), 산화질화실리콘(SiON), 또는 산화 알루미늄(Al2O3) 등일 수 있다. 제1 봉지층(PAS1)이 저온 분위기에서 증착되기 때문에, 증착 공정 시, 제1 봉지층(PAS1)은 고온 분위기에 취약한 유기물을 포함하는 발광층(EL)이 손상되는 것을 방지할 수 있다.
제2 봉지층(PCL)은 제1 봉지층(PAS1)보다 작은 면적으로 형성될 수 있다. 이 경우, 제2 봉지층(PCL)은 제1 봉지층(PAS1)의 양 끝단을 노출시키도록 형성될 수 있다. 제2 봉지층(PCL)은 표시장치(100)의 휘어짐에 따른 각 층들 간의 응력을 완화시키는 완충 역할을 하며, 평탄화 성능을 강화하는 역할을 할 수도 있다. 예를 들어, 제2 봉지층(PCL)은 아크릴 수지, 에폭시 수지, 폴리이미드, 폴리에틸렌 또는 실리콘옥시카본(SiOC) 등일 수 있으며, 유기 절연 재질로 형성될 수 있다. 예를 들어, 제2 봉지층(PCL)은 잉크젯 방식을 통해 형성될 수도 있다.
제3 무기 봉지층(PAS2)은 제2 봉지층(PCL)이 형성된 기판(SUB) 상에 제2 봉지층(PCL) 및 제1 봉지츠(PAS1) 각각의 상부면 및 측면을 덮도록 형성될 수 있다. 제3 봉지층(PAS2)은 외부의 수분이나 산소가 제1 무기 봉지층(PAS1) 및 제2 봉지층(PCL)으로 침투하는 것을 최소화하거나 차단할 수 있다. 예를 들어, 제3 봉지층(PAS2)은 질화실리콘(SiNx), 산화실리콘(SiOx), 산화질화실리콘(SiON), 또는 산화 알루미늄(Al2O3) 등과 같은 무기 절연 재질로 형성될 수 있다.
도 3을 참조하면, 봉지층(ENCAP) 상에 터치 센서(TS)가 배치될 수 있다. 터치 센서(TS) 구조에 대해 상세하게 설명하면 아래와 같다.
봉지층(ENCAP) 상에 터치 버퍼막(T-BUF)이 배치될 수 있다. 터치 버퍼막(T-BUF) 상에 터치 센서(TS)가 배치될 수 있다.
터치 센서(TS)는 서로 다른 층에 위치하는 터치 센서 메탈(TSM)과 브릿지 메탈(BRG)을 포함할 수 있다.
터치 센서 메탈(TSM)과 브릿지 메탈(BRG) 사이에는 터치 층간 절연막(T-ILD)이 배치될 수 있다.
예를 들어, 터치 센서 메탈들(TSM)이 서로 인접하게 배치되는 제1 터치 센서 메탈(TSM), 제2 터치 센서 메탈(TSM) 및 제3 터치 센서 메탈(TSM)을 포함할 수 있다. 제1 터치 센서 메탈(TSM) 및 제2 터치 센서 메탈(TSM) 사이에 제3 터치 센서 메탈(TSM)이 있고, 제1 터치 센서 메탈(TSM) 및 제2 터치 센서 메탈(TSM)은 서로 전기적으로 연결되어야 할 때, 제1 터치 센서 메탈(TSM) 및 제2 터치 센서 메탈(TSM)은 서로 다른 층에 있는 브릿지 메탈(BRG)을 통해 전기적으로 서로 연결될 수 있다. 브릿지 메탈(BRG)은 터치 층간 절연막(T-ILD)에 의해 제3 터치 센서 메탈(TSM)과 절연될 수 있다.
표시패널(110)에 터치 센서(TS)가 형성될 때, 공정에 이용되는 약액(현상액 또는 식각액 등)이 내부로 유입되거나, 외부로부터 수분이 유입될 수 있다. 터치 버퍼막(T-BUF) 상에 터치 센서(TS)가 배치됨으로써, 터치 센서(TS)의 제조 공정 시 약액이나 수분 등이, 유기물을 포함하는 발광층(EL)으로 침투하는 것이 방지될 수 있다. 이에 따라, 터치 버퍼막(T-BUF)은 약액 또는 수분에 취약한 발광층(EL)이 손상되는 것을 방지할 수 있다.
터치 버퍼막(T-BUF)은 고온에 취약한 유기물을 포함하는 발광층(EL)의 손상을 방지하기 위해, 일정 온도(예: 100도씨(°C)) 이하의 저온에서 형성 가능하고, 1~3의 저유전율을 갖는 유기 절연 재질로 형성될 수 있다. 예를 들어, 터치 버퍼막(T-BUF)은, 아크릴 계열, 또는 실록산(Siloxan) 계열의 재질로 형성될 수 있다. 표시장치(100)의 휘어짐에 따라, 봉지층(ENCAP)이 손상될 수 있고, 터치 버퍼막(T-BUF) 상에 위치하는 터치 센서 메탈이 깨질 수 있다. 표시장치(100)가 휘어지더라도, 유기 절연 재질로 평탄화 성능을 가지는 터치 버퍼막(T-BUF)은 봉지층(ENCAP)의 손상 및/또는 터치 센서(TS)를 구성하는 메탈(TSM, BRG)의 깨짐 현상을 방지해줄 수 있다.
한편, 도 3을 참조하면, 보호층(PAC)이 터치 센서(TS)를 덮으면서 배치될 수 있다. 보호층(PAC)은 유기 절연막일 수 있다. 이러한 유기 절연막은, 일례로, 전술한 평탄화층(PLN)과 같은 물질일 수 있다. 이러한 유기 절연막은, 제2 봉지층(PCL2)과는 다른 물질로 형성되는 것일 수 있다. 예를 들어, 이러한 보호층(PAC)은 열경화성 수지를 포함할 수 있다.
도 4는 본 명세서의 실시예들에 따른 표시패널(110)의 표시 영역(AA)에서 다수의 서브픽셀(SP)들이 배치된 모습을 간략히 표현한 도면이다.
도 4에서는, 도 3에서 전술한 여러 층들 중, 제1 소스-드레인 전극 물질(SD1), 제2 소스-드레인 전극 물질(SD2), 애노드 전극(AE) 및 발광 영역(EA)에 위치하는 발광층(EL)을 도시하였다. 발광 영역(EA)은, 전술한 개구부(오픈 된 부분)와 대응할 수 있다.
도 4에 도시된 바와 같이, 하나의 픽셀(P) 내에는, 하나의 청색 발광 영역(EA)과 하나의 적색 발광 영역(EA) 및 두 개의 녹색 발광 영역(EA)이 포함될 수 있다. 픽셀(P) 내에는 서브픽셀(SP)들이 배치되어 픽셀(P)은 다이아몬드 모양으로 형성될 수 있다.
이에 따르면, 적색 발광 영역(EA)과 어느 하나의 녹색 발광 영역(EA)을 하나의 서브픽셀(RG 서브픽셀이라고도 함)로 구동하고, 청색 발광 영역(EA)과 다른 하나의 녹색 발광 영역(EA)을 하나의 서브픽셀(BG 서브픽셀이라고도 함)로 구동할 수 있다. 이에 따라, 픽셀(P)은 RG 서브픽셀과 BG 서브픽셀의 조합으로 이루어지며, 이와 같은 픽셀(P)의 구조는 RG-BG 픽셀 구조라고도 한다.
다만, 본 명세서에서는, 청색 발광 영역에 대한 설명을 청색 서브픽셀(B)이라고 지칭하고, 적색 발광 영역에 대한 설명은 적색 서브픽셀(R)이라고 지칭하며, 녹색 발광 영역에 대한 설명은 녹색 서브픽셀(G)이라고 지칭한다.
즉, 이에 따르면, RG 서브픽셀은 적색 서브픽셀(R)과 녹색 서브픽셀(G)로 구성되며, BG 서브픽셀은 청색 서브픽셀(B)과 녹색 서브픽셀(G)로 구성된다.
도 4를 참조하면, 다수의 데이터 라인(DL)들과 다수의 공통 전압 라인(DVL)들이 제1 방향으로 연장되며 기판 상에 배치된다. 다수의 데이터 라인(DL)들과 다수의 공통 전압 라인(DVL)들은, 전술한 제2 소스-드레인 전극 물질(SD2)로 이루어지는 것일 수 있다.
다수의 서브픽셀(SP)들의 발광 영역(EA)은, 적어도 하나의 데이터 라인(DL) 및/또는 적어도 하나의 공통 전압 라인(DVL)과 중첩하여 배치될 수 있다.
도 4를 참조하면, 제1 색상 서브픽셀(SP)의 발광 영역(EA)은 적어도 하나의 데이터 라인(DL)과 중첩하여 위치할 수 있다. 도 4에서는 제1 색상 서브픽셀(SP)이 적색 서브픽셀(R)이거나 청색 서브픽셀(B)인 것으로 도시되었으나, 제1 색상 서브픽셀(SP)은 녹색 서브픽셀(G1, G2)이거나, 그 이외의 색상을 표현하는 서브픽셀(SP)일 수도 있다. 설명의 편의를 위해, 제1 색상 서브픽셀(SP)은 청색 서브픽셀(B)인 것으로 가정하고 설명하지만, 본 발명이 이에 한정되는 것은 아니다.
데이터 라인(DL)의 관점에서, 다수의 데이터 라인(DL)들은 적어도 하나의 제1 색상 서브픽셀(SP)의 발광 영역(EA) 아래의 영역을 관통하면서 배치된다고 볼 수도 있다.
도 4를 참조하면, 제2 색상 서브픽셀(SP)의 발광 영역(EA)은 적어도 하나의 공통 전압 라인(DVL)과 중첩하여 배치될 수 있다. 제2 색상 서브픽셀(SP)의 발광 영역(EA)은 데이터 라인(DL)과 중첩하여 위치하는 것은 아닐 수 있다.
도 4에서는, 제2 색상 서브픽셀(SP)이 녹색 서브픽셀(G1, G2)인 것으로 도시되었으나, 제2 색상 서브픽셀(SP)은 적색 서브픽셀(R)이거나 청색 서브픽셀(B)일 수도 있으며 그 이외의 색상을 표현하는 서브픽셀일 수도 있다. 설명의 편의를 위해, 제2 색상 서브픽셀(SP)은 녹색 서브픽셀(G1, G2)인 것으로 가정하고 설명하지만, 본 발명이 이에 한정되는 것은 아니다.
제2 색상 서브픽셀(SP)의 발광 영역(EA)은 제1 방향에 비해 기울어진 방향으로 위치할 수 있다.
구체적으로, 제2 색상 서브픽셀(SP)의 발광 영역(EA)은, 다수의 데이터 라인(DL)들 및 다수의 공통 전압 라인(DVL)들이 연장되는 제1 방향으로부터, 소정의 각도가 기울어져 위치할 수 있다.
제2 색상 서브픽셀(SP)과 제1 색상 서브픽셀(SP)은 서로 다른 행에 배치될 수 있다. 또한, 제2 색상 서브픽셀(SP)과 제1 색상 서브픽셀(SP)은 서로 다른 열에 배치될 수 있다.
도 4를 참조하면, 녹색 서브픽셀(G)은 짝수 행(R2, R4 등)에 배치되는 반면, 청색 서브픽셀(B)은 홀수 행(R1, R3 등)에 배치될 수 있다. 또한, 녹색 서브픽셀(G1, G2)은 짝수 열(C2, C4)에 배치되는 반면, 청색 서브픽셀(B)은 홀수 열(C1, C3 등)에 배치될 수 있다.
또한, 도 4를 참조하면, 적색 서브픽셀(R)은 짝수 행(R2, R4 등) 및 홀수 열(C1, C3)에 배치되는 것일 수 있다.
이에 따르면, 짝수 행(R2, R4 등) 및 홀수 열(C1, C3 등)에는, 청색 서브픽셀(B)과 적색 서브픽셀(R)이 교대로 배치된다. 이 경우, 청색 서브픽셀(B)의 발광 영역(EA)의 면적과 적색 서브픽셀(R)의 발광 영역(EA)의 면적은 서로 다를 수 있다. 예를 들어, 청색 서브픽셀(B)의 발광 영역(EA)의 면적은, 적색 서브픽셀(R)의 발광 영역(EA)의 면적보다 클 수 있다. 이에 따라, 청색 서브픽셀(B) 사이의 거리는 적색 서브픽셀(R) 사이의 거리보다 작을 수 있다.
청색 서브픽셀(B)들 사이의 거리와 적색 서브픽셀(R)들 사이의 거리가 서로 다를 수 있기 때문에, 이들 사이에 배치되는 녹색 서브픽셀(G1, G2)의 개구부(EA)의 모양은 마름모 모양과는 다를 수 있다.
예를 들어, 녹색 서브픽셀(G1, G2)의 발광 영역(EA)의 면적이 가능한 커질 수 있도록, 녹색 서브픽셀(G1, G2)의 발광 영역(EA)의 모양은 적색 서브픽셀(R) 방향으로 길게 늘어진 모양일 수 있다.
따라서, 녹색 서브픽셀(G1, G2)은, 좌상 및 우하 방향으로 길게 늘어진 제1 녹색 서브픽셀(G1)과, 우상 및 좌하 방향으로 길게 늘어진 제2 녹색 서브픽셀(G2)을 포함할 수 있다.
한편, 도 4를 참조하면, 다수의 데이터 라인(DL)들은 둘 이상의 데이터 라인(DL)들이 한 쌍을 이루어 배치될 수 있다.
예를 들어, 도 4를 참조하면, 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2)은 한 쌍을 이루어 서로 인접하여 배치될 수 있다. 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2)은 한 쌍을 이루어, 서로 다른 두 개의 공통 전압 라인(DVL)들 사이의 영역에 배치된다.
제1 데이터 라인(DL1)은 제1 색상 서브픽셀(SP)에 영상 표시를 위한 데이터 전압을 공급할 수 있다. 제2 데이터 라인(DL2)은 제2 색상 서브픽셀(SP)에 영상 표시를 위한 데이터 전압을 공급할 수 있다.
예를 들어, 제1 데이터 라인(DL1)은 홀수 열(C1, C3 등)에 위치하는 서브픽셀(SP)들에 영상 표시를 위한 데이터 전압을 공급할 수 있다. 이에 따르면, 제1 데이터 라인(DL1)은 홀수 열(C1, C3 등)에 위치하는 적색 서브픽셀(R), 청색 서브픽셀(B)에 영상 표시를 위한 데이터 전압을 공급할 수 있다.
또한, 제2 데이터 라인(DL2)은 짝수 열(C2, C4 등)에 위치하는 서브픽셀(SP)들에 영상 표시를 위한 데이터 전압을 공급할 수 있다. 이에 따르면, 제2 데이터 라인(DL2)은 짝수 열(C2, C4 등)에 위치하는 녹색 서브픽셀(G1, G2)에 영상 표시를 위한 데이터 전압을 공급할 수 있다.
이와 반대로, 제1 데이터 라인(DL1)은 짝수 열(C2, C4 등)에 위치하는 서브픽셀(SP)들에 영상 표시를 위한 데이터 전압을 공급하고, 제2 데이터 라인(DL2)은 홀수 열(C1, C3 등)에 위치하는 서브픽셀(SP)들에 영상 표시를 위한 데이터 전압을 공급할 수 있다.
아래에서는, 설명의 편의를 위해 제1 데이터 라인(DL1)은 홀수 열(C1, C3 등)에 위치하는 서브픽셀(SP)들에 영상 표시를 위한 데이터 전압을 공급하고, 제2 데이터 라인(DL2)은 짝수 열(C2, C4 등)에 위치하는 서브픽셀(SP)들에 영상 표시를 위한 데이터 전압을 공급하는 것으로 가정하여 설명하지만, 본 발명이 이에 제한되는 것은 아니다.
이에 따르면, 제1 데이터 라인(DL1)은 적색 서브픽셀(R) 및 청색 서브픽셀(B)에 데이터 전압을 공급하고, 제2 데이터 라인(DL2)은 녹색 서브픽셀(G1, G2)에 데이터 전압을 공급할 수 있다.
도 4를 참조하면, 적색 서브픽셀(R)의 발광 영역(EA)과 청색 서브픽셀(B)의 발광 영역(EA)은 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2) 상에 위치한다. 공통 전압 라인(DVL)의 설계 방식에 따라, 적색 서브픽셀(R)의 발광 영역(EA)과 청색 서브픽셀(B)의 발광 영역(EA)은 공통 전압 라인(DVL)과 중첩하여 배치될 수도 있다. 녹색 서브픽셀(G1, G2)의 발광 영역(EA)은 공통 전압 라인(DVL) 상에 위치한다.
한편, 앞서 도 3에서 살핀 바와 같이, 좁은 영역에 많은 서브픽셀(SP)들을 배치하여 해상도를 높이면서 개구율을 높이기 위해, 본 명세서의 실시예들에 따른 표시장치는 제1 소스-드레인 전극 물질 패턴(SD1)과 제2 소스-드레인 전극 물질 패턴(SD2)을 모두 포함할 수 있다.
전술한 도 3을 참조하여 설명하면, 제1 소스-드레인 전극 물질 패턴(SD1)은 제1 평탄화층(PLN1)에 의해 덮이고, 제2 소스-드레인 전극 물질 패턴(SD2)은 제2 평탄화층(PLN2)에 의해 덮인다.
또한, 본 명세서의 실시예들에 따른 표시장치는 다수의 데이터 라인(DL)들이 제2 소스-드레인 전극 물질 패턴(SD2)을 이용해 형성될 수 있다. 그리고, 다수의 공통 전압 라인(DVL)들이 제2 소스-드레인 전극 물질 패턴(SD2)을 이용해 형성될 수 있다.
이에 따르면, 다수의 데이터 라인(DL)들과 다수의 공통 전압 라인(DVL)들은 뱅크(BANK)의 적어도 일부가 제거되어 형성된 개구부의 평탄도에 영향을 미치게 된다.
도 4를 참조하면, 적색 서브픽셀(R)과 청색 서브픽셀(B)은 좁은 면적의 데이터 라인(DL)들이 관통하는 반면, 녹색 서브픽셀(G1, G2)은 넓은 면적의 공통 전압 라인(DVL)과 중첩하여 위치한다.
이에 따르면, 적색 서브픽셀(R)과 청색 서브픽셀(B) 및 녹색 서브픽셀(G1, G2)들은 각각 서로 다른 패턴의 단차를 가질 수 있다. 이에 의해, 표시 영역을 바라보는 시야각에 따라 색상 별로 휘도가 달라진다. 따라서, 시야각에 따라서 색좌표가 틀어지는 문제가 발생한다.
이에 더해, 제1 소스-드레인 전극 물질 패턴(SD1) 또한 발광 영역(EA)과 중첩하여 배치되고, 제1 소스-드레인 전극 물질 패턴(SD1) 또한 개구부의 평탄도에 영향을 미치게 된다. 즉, 제1 소스-드레인 전극 물질 패턴(SD1)에 의해서도 전술한 색좌표가 틀어지는 문제가 발생한다.
따라서, 제1 소스-드레인 전극 물질 패턴(SD1) 및 제2 소스-드레인 전극 물질 패턴(SD2)에 의해 색좌표가 틀어지는 문제를 해결할 수 있는 방안이 요구되고 있는 실정이다.
도 5는 서브픽셀(SP)에서 제2 소스-드레인 전극 물질 패턴(SD2)에 의해 발광 영역(EA)에서 단차(Step)가 발생하는 모습을 개념적으로 나타낸 도면이다.
도 5를 참조하면, 단차(Step)는 발광 영역(EA)에서 제2 소스-드레인 전극 물질 패턴(SD2)에 의해 주변 영역보다 솟아 있는 것을 의미한다.
도 4와 도 5를 함께 참조하면, 적색 서브픽셀(R)과 청색 서브픽셀(B)의 경우, 데이터 라인(DL)에 의한 단차(Step)가 형성될 수 있다. 녹색 서브픽셀(G1, G2)의 경우, 공통 전압 라인(DVL)에 의해 단차(Step)이 형성될 수 있다.
데이터 라인(DL)은 상대적으로 얇은 면적으로 형성될 수 있다. 이에 따라, 청색 서브픽셀(B)과 적색 서브픽셀(R)에서는 발광 영역(EA)을 가로지르는 패턴의 단차(Step)가 형성된다. 이에 반해, 공통 전압 라인(DVL)은 녹색 서브픽셀(G1, G2)과 상대적으로 넓은 면적에서 중첩될 수 있다. 이에 따라, 녹색 서브픽셀(G1, G2)의 발광 영역(EA) 중 일부 영역을 제외하고 나머지 넓은 영역에서 단차(Step)가 형성될 수 있다.
한편, 도 5에는, 단차(Step)에 의해 시야각에 따른 휘도 편차가 발생하는 원인을 해석하기 위하여, 구형 좌표계를 간략히 도시하였다.
구형 좌표계는 (r, π, θ)를 이용해 한 점의 위치를 정의한다.
r은 원점 (0, 0, 0)에서 어느 한 점까지의 거리이다. π는 z축을 축으로, 어느 한 점이 양의 방향의 x축과 이루는 각도이다. θ는 어느 한 점이 양의 방향의 z축과 이루는 각도이다.
도 5를 참조하면, 녹색 서브픽셀(G2)의 I-I' 단면은 π=180˚와 π=0을 잇는 직선을 따라 자른 단면일 수 있다. 청색 서브픽셀(B)의 II-II' 단면은 π=245˚와 π=45˚를 잇는 직선을 따라 자른 단면일 수 있다. 청색 서브픽셀(B)의 III-III' 단면은 π=135˚와 π=315˚를 잇는 직선을 따라 자른 단면일 수 있다. 즉, I-I', II-II', III-III'은, 각각 π=α와 π=α+180˚를 잇는 직선에 해당한다.
한편, 시야각에 따른 휘도 편차를 확인하기 위한 방법으로서, 기준이 되는 원점을 설정하고, 원점으로부터 거리는 일정하게 유지하며 측정한다. 이에 따르면, r은 고정된 상수 값에 해당한다. 또한, 표시 영역의 전면에서 휘도의 변화를 측정하는 것이므로, 0<θ≤90˚의 범위에서 색시야각 특성을 측정한다. 이에 따르면, θ는 표시 영역을 바라보는 시야각에 대응한다.
색시야각 특성이란, θ를 미리 설정해두고, π=α에서 측정한 휘도와, π=α+180˚에서 측정한 휘도의 편차 값으로 정의할 수 있다. 즉, 색시야각 특성(시야각에 따른 휘도 편차)은 그 값이 작을수록 우수하고, 커질수록 좋지 않다고 말할 수 있다.
아래에서는, 도 5의 녹색 서브픽셀(G2) 및 청색 서브픽셀(B)을 기준으로, 시야각(θ)의 차이에 따른 휘도의 편차에 대해 설명한다.
도 6a 내지 도 6c는, 도 5의 녹색 서브픽셀(G2) 및 청색 서브픽셀(B)에 대한 영역별 단면도와, 색시야각 특성을 나타낸 도면이다.
도 6a는 도 5의 녹색 서브픽셀(G2)의 I-I'을 따라 절단한 단면도와, I-I' 라인에서 색시야각 특성을 설명하는 도면이다.
도 6a의 상단 그림을 참조하면, 발광 영역(EA)과 중첩하는 영역에서, 제2 소스-드레인 전극 물질 패턴(SD2)은 비대칭으로 배치된다. 제2 소스-드레인 전극 물질 패턴(SD2)은 발광 영역(EA) 하부의 영역에서, π=180˚ 영역에는 위치하나, π=0˚ 영역에서는 위치하지 않는다.
도 6a의 하단 그림을 참조하면, θ=0˚일 때 색시야각 특성(휘도의 편차)을 0으로 정의하고, θ 값에 따른 색시야각 특성을 표시한 것이다. θ가 0에서 증가함에 따라 색시야각 특성은 급격히 커지고, θ=20˚~50˚ 정도 범위에서 휘도의 편차 값이 가장 커지는 점을 확인할 수 있다.
특히, 사용자가 다양한 각도로 화면을 바라보고, 다양한 조도 환경에서 사용되는 모바일 단말기 등의 경우, θ=20~50˚ 범위에서 색시야각 특성이 좋지 않은 것은 화면 품질 저하의 원인이 된다. 이에 따르면, 녹색 서브픽셀(G2)의 경우, 색시야각 특성이 좋지 않다고 볼 수 있다.
이와 같은 특성은, 녹색 서브픽셀(G1)에서도 마찬가지이다.
도 6b는 도 5의 청색 서브픽셀(B)의 II-II'를 따라 절단한 단면도와, II-II' 라인에서 색시야각 특성을 설명하는 도면이다.
도 6b의 상단 그림을 참조하면, 청색 서브픽셀(B)을 II-II'를 따라 절단한 단면도에서는, 제2 소스-드레인 전극 물질 패턴(SD2)이 위치하지 않는다.
즉, 이에 따르면, 청색 서브픽셀(B)을 II-II'의 라인을 따라 절단한 단면도에서는 제2 소스-드레인 전극 물질 패턴(SD2)에 의한 단차가 나타나지 않는다.
한편, 도 6b의 하단에는, θ=0˚일 때 색시야각 특성을 0으로 정의하고, θ=0부터 θ=90˚까지 θ 값에 따른 색시야각 특성을 나타낸 그래프가 도시되어 있다.
이를 참조하면, 제2 소스-드레인 전극 물질 패턴(SD2)이 없는 경우는, 제2 소스-드레인 전극 물질 패턴(SD2)이 비대칭적으로 배치되는 경우에 비해서는 색시야각 특성 측면에서 우수한 면이 있다. 그러나, 제2 소스-드레인 전극 물질 패턴(SD2)이 없는 경우에도, θ 값이 0˚에서 증가함에 따라 색시야각 편차는 점차 커진다는 점을 확인할 수 있다.
제2 소스-드레인 전극 물질 패턴(SD2)이 없는 경우에도 색시야각 특성이 다소 나빠지는 이유는, 제1 소스-드레인 전극 물질 패턴(SD1) 상에 위치하는 평탄화층(PLN; PLN1과 PLN2를 통칭함)의 평탄화에 다소 한계가 있다는 점에 기인하는 것일 수 있다. 이에 따르면, 제1 소스-드레인 전극 물질 패턴(SD1)에 의한 단차가, 발광 영역(EA)에서 개구부 바닥면의 단차를 유발할 수 있다.
즉, 제1 소스-드레인 전극 물질 패턴(SD1)에 의하여 색시야각 특성은 영향을 받을 수 있다.
특히, 화소 구조가 복잡해짐에 따라 제1 소스-드레인 전극 물질 패턴(SD1)은 다양한 패턴(Pattern)으로 기판 상에 배치될 수 있다. 제1 소스-드레인 전극 물질 패턴(SD1)과 발광 영역(EA)이 중첩되지 않도록 설계할 경우, 발광 영역(EA)의 면적이 줄어들어 개구율이 낮아지는 문제가 발생할 수 있다. 또는, 서브픽셀의 회로부를 구성함에 있어 설계 난이도가 크게 상승하는 문제가 있다.
따라서, 제1 소스-드레인 전극 물질 패턴(SD1)과 발광 영역(EA)이 중첩되더라도, 제1 소스-드레인 전극 물질 패턴(SD1)의 배치로 인한 단차의 영향이 발광 영역(EA)에서 최소화되는 것이 요구된다.
도 6c는 5의 청색 서브픽셀(B)의 III-III'을 따라 절단한 단면도와, III-III' 라인에서 색시야각 특성을 설명하는 도면이다.
도 6c의 상단 그림을 참조하면, 제2 소스-드레인 전극 물질 패턴(SD2)이 III-III' 라인을 따라 대칭적으로 배치된다.
도 6c의 하단 그래프는 청색 서브픽셀(B)의 III-III' 라인을 따라 θ=0˚인 경우의 색시야각 특성을 0으로 정의하고, θ=90˚인 경우까지의 색시야각 특성을 나타낸 그래프이다.
해당 그래프에 따르면, θ=0˚인 경우에서부터 θ가 점차 증가할 때, 색시야각 특성은 음의 값을 가진다. 즉, θ 값이 0˚에서 증가할 수록, 색시야각 편차는 θ=0˚인 경우에 비해 더욱 개선된다고 볼 수 있다.
이러한 결과는 데이터 라인들과 중첩하여 배치되는 적색 서브픽셀(R)에서도 마찬가지이다.
도 6c와 도 6b를 비교하면, 발광 영역(EA)과 중첩하여 제1 소스-드레인 전극 물질 패턴(SD1)이 배치되더라도, 제2 소스-드레인 전극 물질 패턴(SD2)이 대칭적으로 배치되는 경우에 제1 소스-드레인 전극 물질 패턴(SD1)의 배치로 인한 개구부 하부의 단차가 보상됨을 의미한다.
또한, 도 6c와 도 6a를 비교하면, 제2 소스-드레인 전극 물질 패턴(SD2)이 개구부(EA) 내부에서 배치되더라도, 개구부(EA) 내부에서 대칭적으로 배치될 경우에 색시야각 특성이 개선되는 효과가 더욱 크다.
다시 말하면, 제2 소스-드레인 전극 물질 패턴(SD2)은 개구부(EA)에 전혀 없거나, 또는 가장자리 영역에만 있는 것보다, 개구부(EA)의 중앙 영역을 관통하며 가로지르는 방식으로 배치될 때, 색시야각 특성이 가장 우수할 수 있다. 또한, 제2 소스-드레인 전극 물질 패턴(SD2)은 개구부(EA) 내부에서, 대칭축을 기준으로 적어도 일부가 포개어지도록 배치되는 경우에, 색시야각 특성이 개선되는 효과가 우수할 수 있다.
도 7은 본 명세서의 실시예들에 따른 표시장치에서 제2 소스-드레인 전극 물질 패턴(SD2)이 서브픽셀(SP)의 발광 영역(EA)과 중첩하는 영역에서 대칭성을 가지고 기판 상에 배치되는 것을 표현한 도면이다.
도 7을 참조하면, 청색 서브픽셀(B)의 발광 영역(EA)은 제1 방향으로 연장되는 한 쌍의 데이터 라인(DL)들과 중첩하여 위치한다. 구체적으로, 청색 서브픽셀(B)의 발광 영역(EA)은 제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2)과 중첩하여 배치되며, 발광 영역(EA)의 아래의 영역에서, 제1 데이터 라인(DL1) 및 제2 데이터 라인(DL2)은, 제1 방향으로 연장되는 가상의 대칭축을 기준으로, 대칭으로 배치된다.
이들 한 쌍의 데이터 라인(DL)들은, 청색 서브픽셀(B)의 발광 영역(EA)의 하부의 영역을 관통하며 배치된다.
또한, 도 7을 참조하면, 한 쌍의 데이터 라인들(DL1, DL2)과 중첩하여 위치하는 제1 색상 서브픽셀(예: 청색 서브픽셀(B))의 발광 영역(EA)은, 공통 전압 라인(DVL)과도 중첩될 수 있다. 여기서, 발광 영역(EA)의 양측에는 공통 전압 라인(DVL)이 상기 가상의 대칭축을 기준으로, 대칭으로 배치될 수 있다.
예를 들어, 도 7을 참조하면, 청색 서브픽셀(B)의 발광 영역(EA)과 공통 전압 라인(DVL)은 일부 영역에서 중첩된다. 청색 서브픽셀(B)의 발광 영역(EA)에서 공통 전압 라인(DVL)과 중첩되는 상기 일부 영역은, 상기 가상의 대칭축을 기준으로, 대칭으로 배치된다.
이에 따르면, 제2 소스-드레인 전극 물질 패턴(SD2)이 넓은 면적에서 발광 영역(EA)과 중첩하여 배치될 수 있는 특징이 있다.
제2 소스-드레인 전극 물질 패턴(SD2)은, 제1 소스-드레인 전극 물질 패턴(SD1)에 비해 개구부(오픈된 부분)와 더 가까이 위치하기 때문에, 제1 소스-드레인 전극 물질 패턴(SD1)에 비해 색시야각 특성에 더 큰 영향을 미칠 수 있다. 공통 전압 라인(DVL)을 이용해 넓은 면적에서 발광 영역(EA)과 중첩하도록 제2 소스-드레인 전극 물질 패턴(SD2)을 배치함에 따라, 발광 영역(EA)과 중첩하는 영역에서 제1 소스-드레인 전극 물질 패턴(SD1)을 자유롭게 배치하는 것이 가능하다. 이에 의하면, 서브픽셀들 각각의 크기를 줄임과 동시에 개구율을 높일 수 있다.
한편, 녹색 서브픽셀(G1, G2)의 발광 영역(EA)은 제1 방향으로 연장되어 배치되는 구동 전압 라인(DVL)과 중첩하여 배치된다.
녹색 서브픽셀(G1, G2)의 발광 영역(EA)의 하부의 영역에는, 고전위 구동 전압(ELVDD)을 전달하는 한 쌍의 제2 소스-드레인 전극 물질 패턴(SD2)이 제1 방향으로 연장되며 배치된다. 또한, 이들 한 쌍의 제2 소스-드레인 전극 물질 패턴(SD2)은, 제1 방향으로 연장되는 가상의 대칭축을 기준으로, 적어도 일부가 서로 포개어질 수 있다. 또한, 이들 한 쌍의 제2 소스-드레인 전극 물질 패턴(SD2)은, 녹색 서브픽셀(G1, G2)의 발광 영역(EA)의 아래의 영역을 관통하며, 발광 영역(EA)과 중첩되지 않는 영역에서 서로 연결될 수 있다.
녹색 서브픽셀(G1, G2)의 발광 영역(EA)의 아래의 영역에 위치하는 이들 한 쌍의 제2 소스-드레인 전극 물질 패턴(SD2)은, 서로 이격되어 배치될 수 있다. 녹색 서브픽셀(G1, G2)의 발광 영역(EA)의 아래에서 제2 소스 드레인 전극 물질 패턴(SD2)이 이격된 간격은, 청색 서브픽셀(B)의 발광 영역(EA)의 아래에 위치하는 한 쌍의 데이터 라인(DL)들이 서로 이격된 간격과 같을 수 있다.
또한, 녹색 서브픽셀(G1, G2)의 발광 영역(EA)의 아래의 영역에 위치하는 이들 한 쌍의 제2 소스-드레인 전극 물질 패턴(SD2) 각각의 두께는, 청색 서브픽셀(B)의 발광 영역(EA)의 아래에 위치하는 한 쌍의 데이터 라인(DL)들 각각의 두께와 같을 수 있다.
이에 따르면, 청색 서브픽셀(B)과 녹색 서브픽셀(G) 및 적색 서브픽셀(R)에서, 발광 영역(EA) 아래에 위치하는 제2 소스-드레인 전극 물질 패턴(SD2)이 대칭적으로 배치될 수 있다. 이에 따라, 구동 전압 라인(DVL)과 중첩하여 위치하는 제2 색상 서브픽셀(예: 녹색 서브픽셀(G1, G2))의 색시야각 특성이, 데이터 라인들과 중첩하여 위치하는 제1 색상 서브픽셀(예: 청색 서브픽셀(B))의 색시야각 특성과 유사한 정도로 개선될 수 있다.
따라서, 사용자가 표시 영역을 바라보는 시야각(도 5의 θ에 대응함)이 달라지더라도 서브픽셀 간에 휘도 편차가 일정한 수준으로 유지될 수 있으므로, 색좌표가 틀어지는 문제가 큰 폭으로 개선될 수 있다.
한편, 도 7을 참조하면, 발광 소자의 애노드 전극(AE)과 제2 소스-드레인 전극 물질 패턴(SD2)이 연결되는 컨택홀(CNT)은, 발광 영역(EA)과 중첩되지 않는 영역에 위치하는 것이 바람직할 수 있다.
도 3과 도 7을 함께 참조하면, 컨택홀(CNT)이 위치하는 영역에서 제2 평탄화층(PLN2)의 적어도 일부가 제거된다. 이에 따라, 개구부(오픈된 부분)의 바닥면이 컨택홀(CNT)에 의해 가라앉는 문제가 발생할 수 있다. 이에 따르면, 색시야각 특성이 나빠질 수 있다. 따라서, 컨택홀(CNT)은 발광 영역(EA)과 중첩하지 않는 영역에 위치하는 것이 색시야각 특성을 개선하는 측면에서 더 바람직할 수 있다.
도 8 내지 도 11은 서브픽셀의 발광 영역과 중첩하여 위치하는 제2 소스-드레인 전극 물질 패턴(SD2)을 더 자세히 나타낸 도면이다.
도 8 내지 도 11을 참조하면, 제2 소스-드레인 전극 물질 패턴(SD2)은 발광 영역(EA)과 중첩하여 위치하는 내측 패턴(IP: Inner Pattern)을 포함한다.
여기서 내측 패턴(IP)은, 발광 영역(EA)과 중첩하는 제2 소스-드레인 전극 물질 패턴(SD2) 중에서, 데이터 라인(DL) 또는 공통 전압 라인(DVL) 중 어느 하나를 포함한다.
도 8과 도 9를 참조하면, 제1 서브픽셀(SP1) 및 제2 서브픽셀(SP2)의 발광 영역(EA)이 한 쌍의 데이터 라인(DL)들과 중첩하여 위치할 경우, 내측 패턴(IP)은 데이터 라인을 구성할 수 있다. 즉, 내측 패턴에는 영상 표시를 위한 데이터 전압이 인가될 수 있다.
도 10과 도 11을 참조하면, 제3 서브픽셀(SP3) 및 제4 서브픽셀(SP4)의 발광 영역(EA)이 공통 전압 라인(DVL)과 중첩하여 위치하고 데이터 라인과는 중첩하여 위치하지 않는 경우, 내측 패턴(IP)은 공통 전압 라인을 구성할 수 있다. 즉, 내측 패턴(IP)에는 서브픽셀의 구동을 위한 고전위 구동 전압이 인가될 수 있다.
이에 따르면, 내측 패턴(IP)은 안쪽 경계와 바깥쪽 경계가 모두 발광 영역(EA)과 중첩하는 패턴일 수 있다. 같은 의미로, 내측 패턴(IP)은 발광 영역(EA) 아래의 영역을 관통하는 제2 소스-드레인 전극 물질 패턴(SD2)일 수도 있다.
내측 패턴(IP)은, 제1 방향으로 연장되는 가상의 경계선을 기준으로 서로 대칭으로 배치된다.
도 8 내지 도 11을 참조하면, 내측 패턴(IP)은 중심축(CA: Central Axis)을 기준으로 서로 대칭으로 배치된다. 중심축(CA)으로부터 내측 패턴(IP)의 안쪽 경계까지의 거리는 서로 같다. 그리고, 중심축(CA)으로부터 내측 패턴(IP)의 바깥쪽 경계까지의 거리는 서로 같다.
내측 패턴(IP)의 안쪽 경계 사이의 거리는 제1 거리(ΔH1)이고, 내측 패턴(IP)의 바깥쪽 경계 사이의 거리는 제2 거리(ΔH2)로 정의할 수 있다. 이러한 제1 거리(ΔH1)와 제2 거리(ΔH2)는 적색 서브픽셀(R) 및 녹색 서브픽셀(G1, G2)에서 모두 같다. 이에 따라, 색시야각 특성은 청색 서브픽셀(B), 적색 서브픽셀(R) 및 녹색 서브픽셀(G1, G2)에서 모두 유사한 수준으로 정렬된다.
한편, 도 8 내지 도 11을 참조하면, 제2 소스-드레인 전극 물질 패턴(SD2)은 외측 패턴(OP: Outer Pattern)을 포함할 수 있다.
여기서 외측 패턴(OP)은, 발광 영역(EA)과 중첩하는 제2 소스-드레인 전극 물질 패턴(SD2) 중 내측 패턴(IP)보다 외측에 있는 패턴을 의미한다.
예를 들어, 도 8과 도 9를 참조하면, 제1 서브픽셀(SP1) 및 제2 서브픽셀(SP2)의 발광 영역(EA)은 내측 패턴(IP)인 데이터 라인뿐만 아니라, 공통 전압 라인(DVL)과도 중첩할 수 있다. 이에 따르면, 제1 서브픽셀(SP1) 및 제2 서브픽셀(SP2)에 대하여, 외측 패턴(OP)은 공통 전압 라인(DVL)을 구성한다.
또한, 도 10과 도 11을 참조하면, 제3 서브픽셀(SP3) 및 제4 서브픽셀(SP4)의 발광 영역(EA)은 내측 패턴(IP)인 공통 전압 라인(DVL)의 외측에서, 공통 전압 라인(DVL)과 더 중첩하여 배치될 수 있다. 이 경우, 제3 서브픽셀(SP3) 및 제4 서브픽셀(SP4)에 대하여, 내측 패턴(IP)의 외측에 위치하는 공통 전압 라인(DVL)은 외측 패턴(OP)에 해당한다.
도 8 내지 도 11을 참조하면, 외측 패턴(OP)은, 상기 중심축(CA)을 기준으로 서로 대칭으로 배치된다. 중심축(CA)으로부터 외측 패턴(OP)의 안쪽 경계까지의 거리는 제1 내지 제4 서브픽셀(SP1~SP4)에서 서로 같다.
즉, 외측 패턴(OP)의 안쪽 경계 사이의 거리(ΔH3)는, 제1 내지 제4 서브픽셀(SP1~SP4)에서 서로 같다.
그러나, 제1 내지 제4 서브픽셀(SP1~SP4)들은 그 크기와 모양이 서로 다를 수 있다. 이에 따르면, 외측 패턴(OP)의 바깥쪽 경계 사이의 거리(ΔH4)는, 제1 내지 제4 서브픽셀(SP1~SP4)에서 서로 같지 않을 수 있다.
제1 서브픽셀(SP1)은 청색 서브픽셀(B)일 수 있고, 제2 서브픽셀(SP2)은 적색 서브픽셀(R)일 수 있으며, 제3 서브픽셀(SP3)은 제1 녹색 서브픽셀(G1)일 수 있고, 제4 서브픽셀(SP4)은 제2 녹색 서브픽셀(G2)일 수 있으나, 이에 제한되는 것은 아니다.
전술한 바에 따르면, 서브픽셀들마다 내측 패턴(IP)들 사이의 거리가 동일할 수 있다. 이에 따라, 제2 소스-드레인 전극 물질 패턴(SD2)에 의한 색시야각 편차가 최소화될 수 있다.
그리고, 서브픽셀들마다 외측 패턴(OP)들의 안쪽 경계 사이의 거리가 동일할 수 있다. 이에 따라, 제1 소스-드레인 전극 물질 패턴(SD1)에 의한 색시야각 편차는 최소화될 수 있다.
도 12는 본 명세서의 실시예들에 따른 표시장치에서 제2 소스-드레인 전극 물질 패턴(SD2)이 중심축(CA)을 기준으로 적어도 일부가 포개어지는 것을 나타낸 도면이다.
도 12는 제2 소스-드레인 전극 물질 패턴(SD2)과 발광 영역만을 간략히 도시하였다.
도 12를 참조하면, 제1 서브픽셀(SP1)과 제2 서브픽셀(SP2)은 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2)이 제1 거리(ΔH1)을 두고 이격되어 있다. 이들 제1 데이터 라인(DL1)과 제2 데이터 라인(DL2)은, 중심축(CA)을 기준으로 서로 대칭으로 배치되어, 적어도 일부가 포개어질 수 있다.
또한, 제1 서브픽셀(SP1)과 제2 서브픽셀(SP2)은 공통 전압 라인(DVL)이 중심축(CA)을 기준으로 서로 같은 거리에 위치할 수 있고, 이에 따라, 공통 전압 라인(DVL)의 적어도 일부가 중심축(CA)을 기준으로 포개어질 수 있다.
제1 서브픽셀(SP1)의 중심축(CA)과, 제2 서브픽셀(SP2)의 중심축은 일치할 수 있다.
도 12를 참조하면, 제3 서브픽셀(SP3)과 제4 서브픽셀(SP4)은 공통 전압 라인(DVL)이 발광 영역(EA)과 중첩하는 영역에서, 제1 거리(ΔH1)을 두고 이격되어 있다. 서로 이격되어 배치되는 공통 전압 라인(DVL)은, 중심축(CA)을 기준으로, 적어도 일부가 서로 포개어질 수 있다.
제3 서브픽셀(SP3)과 제4 서브픽셀(SP4)의 중심축(CA)은 일치할 수 있다.
제3 서브픽셀(SP3)과 제4 서브픽셀(SP4)은, 발광 영역과 중첩되는 영역에서 공통 전압 라인(DVL)이 서로 이격되어 위치하도록 하기 위해 구성되는 슬릿(Slit)을 포함할 수 있다. 제3 서브픽셀(SP3)과 제4 서브픽셀(SP4)의 중심축(CA)은 슬릿(Slit)의 중심을 제1 방향으로 지나는 것일 수 있다.
도 13a 내지 도 13d는 내측 패턴(IP)의 다양한 실시예들을 예시적으로 나타낸 도면이다.
도 13a를 참조하면, 내측 패턴(IP)은 분기된 브랜치(Branch)를 포함할 수 있다. 예를 들어, 데이터 라인과 공통 전압 라인이 제1 방향으로 연장되어 배치되는 경우에, 내측 패턴(IP)은, 서브픽셀의 발광 영역과 중첩하는 영역에서, 제1 방향과 다른 제2 방향으로 분기되어 연장된 브랜치를 포함할 수 있다. 브랜치는 중심축(CA)을 기준으로 대칭으로 배치된다.
내측 패턴(IP)이 브랜치(Branch)를 포함하는 경우에, 브랜치의 바깥쪽 경계 사이의 거리는 제5 거리(ΔH5)로 정의된다. 제5 거리(ΔH5)는 서브픽셀에 따라 다를 수 있으나, 브랜치는 발광 영역의 경계까지 연장되어 형성되는 것이 바람직할 수 있다.
이에 따라, 내측 패턴(IP)이 발광 영역과 더 넓은 영역에서 중첩될 수 있다. 이에 따르면, 외측 패턴(OP)이 배치되지 않는 경우에도 내측 패턴(IP)만으로 제1 소스-드레인 전극 물질 패턴(SD1)에 의한 단차를 일부 보상할 수 있다.
도 13b를 참조하면, 본 명세서의 실시예들에 따른 내측 패턴(IP)은 둘 이상의 브랜치를 포함할 수 있다. 이에 따르면, 내측 패턴(IP)이 발광 영역과 더 넓은 영역에서 중첩될 수 있다. 이에 따르면, 외측 패턴(OP)이 배치되지 않는 경우에도 내측 패턴(IP)만으로 제1 소스-드레인 전극 물질 패턴(SD1)에 의한 단차를 일부 보상할 수 있다.
도 13c 및 도 13d를 참조하면, 내측 패턴(IP)은 발광 영역의 경계부에 배치될 수 있도록, 발광 영역과 중첩하는 영역에서 라우팅(Routing)하며 배치될 수 있다.
내측 패턴(IP)이 발광 영역과 중첩하는 영역에서 라우팅하는 경우, 내측 패턴에서 안쪽 경계의 최대 거리는 “수정된 제1 거리(ΔH1')”이고, 내측 패턴에서 바깥쪽 영역의 최대 거리는 “수정된 제2 거리(ΔH2')”이다. 내측 패턴에서 안쪽 경계의 최소 거리는 제1 거리(ΔH1)이고, 내측 패턴에서 바깥쪽 경계의 최소 거리는 제2 거리(ΔH2)이다.
이에 따르면, 외측 패턴(OP)이 배치되지 않는 경우에도 내측 패턴(IP)만으로 제1 소스-드레인 전극 물질 패턴(SD1)에 의한 제2 평탄화층(PLN2)의 단차를 일부 보상할 수 있다.
이상에서 설명한 본 명세서의 실시예들을 간략하게 설명하면 아래와 같다.
본 명세서의 실시예들은, 기판(SUB), 상기 기판(SUB) 상에 위치하며, 제1 소스-드레인 전극 물질 패턴(SD1), 액티브 층(ACT) 및 상기 액티브 층(ACT)과 중첩하여 위치하는 게이트 전극(GATE)을 포함하는 트랜지스터(예: DRT 등), 상기 트랜지스터의 제1 소스-드레인 전극 물질 패턴(SD1) 상에 위치하는 제1 평탄화층(PLN1), 상기 제1 평탄화층(PLN1) 상에 위치하며, 상기 트랜지스터와 전기적으로 연결되는 금속 패턴(예: SD2), 상기 금속 패턴(SD2)을 덮는 제2 평탄화층(PLN2), 및 상기 제2 평탄화층(PLN2) 상에 위치하며, 크기가 다른 둘 이상의 개구부들을 포함하는 뱅크(BANK)를 포함하고, 상기 크기가 다른 둘 이상의 개구부들의 아래의 영역에서, 상기 금속 패턴(SD2)은 같은 간격을 두고 이격되어 배치되는 표시장치(100)를 제공할 수 있다.
본 명세서의 실시예들은, 상기 금속 패턴(SD2)은 내측 패턴(IP)을 포함하고, 상기 내측 패턴(IP)은 상기 개구부의 중심과 가까운 안쪽 경계와, 상기 개구부의 중심으로부터 먼 바깥쪽 경계를 포함하며, 상기 내측 패턴(IP)의 안쪽 경계와 상기 내측 패턴(IP)의 바깥쪽 경계는, 적어도 하나의 개구부와 중첩하여 위치하는 표시장치(100)를 제공할 수 있다.
본 명세서의 실시예들은, 상기 개구부들의 아래의 영역에서, 상기 내측 패턴(IP)의 안쪽 경계 사이의 간격(ΔH1)은 같은 표시장치(100)를 제공할 수 있다.
본 명세서의 실시예들은, 상기 개구부들의 아래의 영역에서, 상기 내측 패턴(IP)의 바깥쪽 경계 사이의 간격(ΔH2)은 같은 표시장치(100)를 제공할 수 있다.
본 명세서의 실시예들은, 상기 금속 패턴(SD2)은 상기 개구부들의 아래의 영역에서 제1 방향으로 연장되고, 상기 내측 패턴(IP)은, 상기 내측 패턴(IP)의 바깥쪽 경계가 상기 제1 방향과 다른 제2 방향으로 연장되어 형성된 브렌치(Branch)를 포함하는 표시장치(100)를 제공할 수 있다.
본 명세서의 실시예들은, 상기 크기가 다른 둘 이상의 개구부들 중 어느 하나의 개구부는 제1 색상 서브픽셀(예: 청색 서브픽셀(B))의 개구부이고, 상기 크기가 다른 둘 이상의 개구부들 중 다른 하나의 개구부는 상기 제1 색상과 다른 제2 색상 서브픽셀(예: 녹색 서브픽셀(G1, G2))의 개구부이며, 상기 제1 색상 서브픽셀의 개구부는, 서로 다른 두 개의 데이터 라인들(DL1, DL2)과 중첩하여 위치하고, 상기 제2 색상 서브픽셀의 개구부는 상기 구동 전압 라인(DVL)과 중첩하여 위치하는 표시장치(100)를 제공할 수 있다.
본 명세서의 실시예들은, 상기 구동 전압 라인(DVL)은 슬릿(Slit)을 포함하고, 상기 슬릿의 적어도 일부는 상기 제2 색상 서브픽셀의 개구부와 중첩하여 위치하는 표시장치(100)를 제공할 수 있다.
본 명세서의 실시예들은, 상기 슬릿은 상기 개구부의 중심과 중첩하여 위치하는 표시장치(100)를 제공할 수 있다.
본 명세서의 실시예들은, 상기 제1 색상 서브픽셀의 개구부는 상기 구동 전압 라인(DVL)의 적어도 일부와 중첩하여 위치하는 표시장치(100)를 제공할 수 있다.
본 명세서의 실시예들은, 상기 제2 색상 서브픽셀의 개구부와 중첩하여 위치하는 상기 금속 패턴(SD2)은, 상기 제1 색상 서브픽셀의 개구부와 중첩하여 위치하는 상기 데이터 라인들(DL1, DL2)의 두께와 같은 내측 패턴(IP)을 포함하는 표시장치(100)를 제공할 수 있다.
본 명세서의 실시예들은, 상기 금속 패턴(SD2)은, 상기 내측 패턴(IP)의 바깥에서 상기 제1 색상 서브픽셀의 개구부 또는 상기 제2 색상 서브픽셀의 개구부와 중첩하여 위치하는 외측 패턴(OP)을 포함하는 표시장치(100)를 제공할 수 있다.
본 명세서의 실시예들은, 상기 외측 패턴(OP)은 상기 구동 전압 라인(DVL)을 구성하는 표시장치(100)를 제공할 수 있다.
본 명세서의 실시예들은, 상기 금속 패턴(SD2)은 상기 제1 소스-드레인 전극 물질 패턴과 같은 물질의 제2 소스-드레인 전극 물질 패턴(SD2)인 표시장치(100)를 제공할 수 있다.
본 명세서의 실시예들은, 상기 제2 평탄화층(PLN2)은 상기 개구부들과 중첩하는 영역에서, 상기 금속 패턴(SD2)과 대응하는 단차(Step)를 포함하는 표시장치(100)를 제공할 수 있다.
본 명세서의 실시예들은, 상기 금속 패턴(SD2)과 컨택홀(CNT)에서 연결되는 제1 전극(예: 애노드 전극(AE)), 발광층(EL), 및 공통 전극인 제2 전극(예: 캐소드 전극(CE))을 포함하는 발광 소자(ED)를 더 포함하고, 상기 컨택홀(CNT)은 상기 개구부들의 외측에 위치하는 표시장치(100)를 제공할 수 있다.
이상의 설명은 본 개시의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 개시의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 개시에 개시된 실시예들은 본 개시의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 개시의 기술 사상의 범위가 한정되는 것은 아니다. 본 개시의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 개시의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시장치 110: 표시패널
120: 데이터 구동 회로 130: 게이트 구동 회로
140: 디스플레이 컨트롤러 150: 호스트 시스템
160: 터치 구동 회로 170: 터치 컨트롤러

Claims (16)

  1. 기판;
    상기 기판 상에 위치하며, 제1 소스-드레인 전극 물질 패턴, 액티브 층 및 상기 액티브 층과 중첩하여 위치하는 게이트 전극을 포함하는 트랜지스터;
    상기 트랜지스터의 제1 소스-드레인 전극 물질 패턴 상에 위치하는 제1 평탄화층;
    상기 제1 평탄화층 상에 위치하며, 상기 트랜지스터와 전기적으로 연결되는 금속 패턴;
    상기 금속 패턴을 덮는 제2 평탄화층; 및
    상기 제2 평탄화층 상에 위치하며, 크기가 다른 둘 이상의 개구부들을 포함하는 뱅크를 포함하고,
    상기 크기가 다른 둘 이상의 개구부들의 아래의 영역에서, 상기 금속 패턴은 같은 간격을 두고 이격되어 배치되는 표시장치.
  2. 제1항에 있어서,
    상기 금속 패턴은 내측 패턴을 포함하고,
    상기 내측 패턴은 상기 개구부의 중심과 가까운 안쪽 경계와, 상기 개구부의 중심으로부터 먼 바깥쪽 경계를 포함하며,
    상기 내측 패턴의 안쪽 경계와 상기 내측 패턴의 바깥쪽 경계는, 적어도 하나의 개구부와 중첩하여 위치하는 표시장치.
  3. 제2항에 있어서,
    상기 개구부들의 아래의 영역에서, 상기 내측 패턴의 안쪽 경계 사이의 간격은 같은 표시장치.
  4. 제2항에 있어서,
    상기 개구부들의 아래의 영역에서, 상기 내측 패턴의 바깥쪽 경계 사이의 간격은 같은 표시장치.
  5. 제2항에 있어서,
    상기 금속 패턴은 상기 개구부들의 아래의 영역에서 제1 방향으로 연장되고,
    상기 내측 패턴은, 상기 내측 패턴의 바깥쪽 경계가 상기 제1 방향과 다른 제2 방향으로 연장되어 형성된 브랜치를 포함하는 표시장치.
  6. 제1항에 있어서,
    상기 크기가 다른 둘 이상의 개구부들 중 어느 하나의 개구부와 중첩하여 위치하는 금속 패턴은, 영상 표시를 위한 데이터 전압이 인가되는 데이터 라인을 구성하고,
    상기 크기가 다른 둘 이상의 개구부들 중 다른 하나의 개구부와 중첩하여 위치하는 금속 패턴은, 상기 제1 소스-드레인 전극 물질 패턴에 공급되는 고전위 구동 전압을 전달하는 구동 전압 라인을 구성하는 표시장치.
  7. 제6항에 있어서,
    상기 크기가 다른 둘 이상의 개구부들 중 어느 하나의 개구부는 제1 색상 서브픽셀의 개구부이고,
    상기 크기가 다른 둘 이상의 개구부들 중 다른 하나의 개구부는 상기 제1 색상과 다른 제2 색상 서브픽셀의 개구부이며,
    상기 제1 색상 서브픽셀의 개구부는, 서로 다른 두 개의 데이터 라인들과 중첩하여 위치하고,
    상기 제2 색상 서브픽셀의 개구부는 상기 구동 전압 라인과 중첩하여 위치하는 표시장치.
  8. 제7항에 있어서,
    상기 구동 전압 라인은 슬릿을 포함하고, 상기 슬릿의 적어도 일부는 상기 제2 색상 서브픽셀의 개구부와 중첩하여 위치하는 표시장치.
  9. 제8항에 있어서,
    상기 슬릿은 상기 개구부의 중심과 중첩하여 위치하는 표시장치.
  10. 제7항에 있어서,
    상기 제1 색상 서브픽셀의 개구부는 상기 구동 전압 라인의 적어도 일부와 중첩하여 위치하는 표시장치.
  11. 제7항에 있어서,
    상기 제2 색상 서브픽셀의 개구부와 중첩하여 위치하는 상기 금속 패턴은, 상기 제1 색상 서브픽셀의 개구부와 중첩하여 위치하는 상기 데이터 라인들의 두께와 같은 내측 패턴을 포함하는 표시장치.
  12. 제11항에 있어서,
    상기 금속 패턴은 상기 내측 패턴의 바깥에서 상기 제1 색상 서브픽셀의 개구부 또는 상기 제2 색상 서브픽셀의 개구부와 중첩하여 위치하는 외측 패턴을 포함하는 표시장치.
  13. 제12항에 있어서,
    상기 외측 패턴은 상기 구동 전압 라인을 구성하는 표시장치.
  14. 제1항에 있어서,
    상기 금속 패턴은 상기 제1 소스-드레인 전극 물질 패턴과 같은 물질의 제2 소스-드레인 전극 물질 패턴인 표시장치.
  15. 제1항에 있어서,
    상기 제2 평탄화층은 상기 개구부들과 중첩하는 영역에서, 상기 금속 패턴과 대응하는 단차를 포함하는 표시장치.
  16. 제1항에 있어서,
    상기 금속 패턴과 컨택홀에서 연결되는 제1 전극, 발광층, 및 공통 전극인 제2 전극을 포함하는 발광 소자를 더 포함하고,
    상기 컨택홀은 상기 개구부들의 외측에 위치하는 표시장치.
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