KR20220149859A - 표시 장치 및 이의 구동 방법 - Google Patents

표시 장치 및 이의 구동 방법 Download PDF

Info

Publication number
KR20220149859A
KR20220149859A KR1020210056672A KR20210056672A KR20220149859A KR 20220149859 A KR20220149859 A KR 20220149859A KR 1020210056672 A KR1020210056672 A KR 1020210056672A KR 20210056672 A KR20210056672 A KR 20210056672A KR 20220149859 A KR20220149859 A KR 20220149859A
Authority
KR
South Korea
Prior art keywords
stage
gate signal
voltage
compensation
gate
Prior art date
Application number
KR1020210056672A
Other languages
English (en)
Inventor
권상안
김순동
김태훈
윤은실
윤창노
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020210056672A priority Critical patent/KR20220149859A/ko
Priority to US17/566,385 priority patent/US11869400B2/en
Priority to CN202210292062.9A priority patent/CN115273718A/zh
Publication of KR20220149859A publication Critical patent/KR20220149859A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2092—Details of a display terminals using a flat panel, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G09G3/2096—Details of the interface to the display terminal specific for a flat panel
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3266—Details of drivers for scan electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/003—Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G09G5/006—Details of the interface to the display terminal
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0819—Several active elements per pixel in active matrix panels used for counteracting undesired variations, e.g. feedback or autozeroing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0861—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor with additional control of the display period without amending the charge stored in a pixel memory, e.g. by means of additional select electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0267—Details of drivers for scan electrodes, other than drivers for liquid crystal, plasma or OLED displays
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/027—Details of drivers for data electrodes, the drivers handling digital grey scale data, e.g. use of D/A converters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/06—Details of flat display driving waveforms
    • G09G2310/066—Waveforms comprising a gently increasing or decreasing portion, e.g. ramp
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0233—Improving the luminance or brightness uniformity across the screen
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/06—Adjustment of display parameters
    • G09G2320/0686—Adjustment of display parameters with two or more screen areas displaying information with different brightness or colours
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/10—Special adaptations of display systems for operation with variable images
    • G09G2320/103—Detection of image changes, e.g. determination of an index representative of the image change
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2340/00—Aspects of display data processing
    • G09G2340/04—Changes in size, position or resolution of an image
    • G09G2340/0407—Resolution change, inclusive of the use of different resolutions for different screen areas
    • G09G2340/0435—Change or adaptation of the frame rate of the video stream
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2340/00—Aspects of display data processing
    • G09G2340/10—Mixing of images, i.e. displayed pixel being the result of an operation, e.g. adding, on the corresponding input pixels

Abstract

표시 장치는 제1 표시 영역 및 제2 표시 영역을 포함하는 표시부를 포함하는 표시 패널, 상기 표시부에 데이터 전압을 인가하는 데이터 구동부, 상기 표시부에 보상 게이트 신호 및 초기화 게이트 신호를 인가하고, 제1 스테이지 및 제2 스테이지를 포함하는 게이트 구동부 및 상기 데이터 구동부 및 상기 게이트 구동부를 제어하는 구동 제어부를 포함하고, 상기 구동 제어부는 상기 제1 표시 영역에 대한 제1 구동 주파수 및 상기 제2 표시 영역에 대한 제2 구동 주파수를 결정하며, 상기 제2 스테이지가 상기 표시부에 인가하는 상기 보상 게이트 신호의 온-시간은 상기 제1 스테이지가 상기 표시부에 인가하는 상기 보상 게이트 신호의 온-시간보다 짧을 수 있다.

Description

표시 장치 및 이의 구동 방법{DISPLAY APPARATUS AND METHOD OF OPERATING THE SAME}
본 발명은 표시 장치 및 이의 구동 방법에 관한 것이다. 보다 상세하게는, 본 발명은 표시 패널의 출력 편차를 보상하는 표시 장치 및 이의 구동 방법에 관한 것이다.
표시 장치에서 표시 패널의 일부 영역에서는 동영상이 표시되고, 표시 패널의 나머지 영역에서는 정지 영상이 표시되는 경우가 있다. 또는, 상기 일부 영역은 상기 동영상에 상응하는 높은 구동 주파수로 구동되어야 하고, 상기 나머지 영역은 상기 정지 영상에 상응하는 낮은 구동 주파수로 구동될 수 있는 경우가 있다. 이 경우, 종래의 표시 장치는 낮은 구동 주파수로 구동되는 영역에 초기화 게이트 신호 및 보상 게이트 신호를 인가하지 않을 수 있다.
이 때, 종래의 표시 장치는 하나의 스테이지에서 생성된 초기화 게이트 신호 및 보상 게이트 신호를 각각 다른 화소 행으로 인가할 수 있다. 이로 인해, 높은 구동 주파수로 구동되는 영역과 낮은 구동 주파수로 구동되는 영역의 경계부에서는 표시 패널의 다른 영역과의 휘도 차이가 발생할 수 있다.
본 발명의 일 목적은 표시 패널의 구동 주파수가 다른 영역 사이의 휘도 편차를 감소시키고, 표시 품질을 향상시킬 수 있는 표시 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 표시 장치의 구동 방법을 제공하는 것이다.
다만 본 발명의 목적은 상술한 목적으로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치는 표시 패널, 데이터 구동부, 게이트 구동부 및 구동 제어부를 포함한다. 상기 표시 패널은 제1 표시 영역 및 제2 표시 영역을 포함하는 표시부를 포함한다. 상기 데이터 구동부는 상기 표시부에 데이터 전압을 인가한다. 상기 게이트 구동부는 상기 표시부에 보상 게이트 신호 및 초기화 게이트 신호를 인가한다. 상기 게이트 구동부는 제1 스테이지 및 제2 스테이지를 포함한다. 상기 구동 제어부는 상기 데이터 구동부 및 상기 게이트 구동부를 제어한다. 상기 구동 제어부는 상기 제1 표시 영역에 대한 제1 구동 주파수 및 상기 제2 표시 영역에 대한 제2 구동 주파수를 결정한다. 상기 제2 스테이지가 상기 표시부에 인가하는 상기 보상 게이트 신호의 온-시간은 상기 제1 스테이지가 상기 표시부에 인가하는 상기 보상 게이트 신호의 온-시간보다 짧다.
일 실시예에 있어서, 상기 게이트 구동부는 제3 스테이지를 더 포함할 수 있다. 상기 제1 스테이지는 상기 제1 구동 주파수에 동기화된 상기 보상 게이트 신호 및 상기 제1 구동 주파수에 동기화된 상기 초기화 게이트 신호를 상기 표시부에 인가할 수 있다. 상기 제2 스테이지는 상기 제1 구동 주파수에 동기화된 상기 보상 게이트 신호 및 상기 제2 구동 주파수에 동기화된 상기 초기화 게이트 신호를 상기 표시부에 인가할 수 있다. 상기 제3 스테이지는 상기 제2 구동 주파수에 동기화된 상기 보상 게이트 신호 및 상기 제2 구동 주파수에 동기화된 상기 초기화 게이트 신호를 상기 표시부에 인가할 수 있다.
일 실시예에 있어서, 상기 제2 스테이지는 상기 제1 스테이지와 상기 제3 스테이지 사이에 배치될 수 있다.
일 실시예에 있어서, 상기 제1 스테이지는 상기 제1 표시 영역에 상기 보상 게이트 신호 및 상기 초기화 게이트 신호를 인가할 수 있다. 상기 제2 스테이지는 상기 제1 표시 영역에 상기 보상 게이트 신호를 인가하고, 상기 제2 표시 영역에 상기 초기화 게이트 신호를 인가할 수 있다. 상기 제3 스테이지는 상기 제2 표시 영역에 상기 보상 게이트 신호 및 상기 초기화 게이트 신호를 인가할 수 있다.
일 실시예에 있어서, 데이터 기입 구간에서, 상기 제2 스테이지가 상기 표시부에 인가하는 상기 보상 게이트 신호의 온-시간은 상기 제1 스테이지가 상기 표시부에 인가하는 상기 보상 게이트 신호의 온-시간과 동일할 수 있다. 홀드 구간에서, 상기 제2 스테이지가 상기 표시부에 인가하는 상기 보상 게이트 신호의 온-시간은 상기 제1 스테이지가 상기 표시부에 인가하는 상기 보상 게이트 신호의 온-시간보다 짧을 수 있다.
일 실시예에 있어서, 상기 게이트 구동부의 P(P는 자연수)번째 스테이지는 상기 표시부의 P번째 화소 행에 보상 게이트 신호를 인가할 수 있다. 상기 게이트 구동부의 P번째 스테이지는 상기 표시부의 P+N(N은 자연수)번째 화소 행에 초기화 게이트 신호를 인가할 수 있다. 상기 제2 스테이지의 수는 N개일 수 있다.
일 실시예에 있어서, 상기 표시부의 화소는 구동 전류를 생성하는 구동 트랜지스터, 기입 게이트 신호에 응답하여 상기 데이터 전압 또는 블랭크 전압을 상기 구동 트랜지스터의 소스에 전달하는 스위칭 트랜지스터, 상기 보상 게이트 신호에 응답하여 상기 구동 트랜지스터의 드레인과 상기 구동 트랜지스터의 게이트를 연결시키는 보상 트랜지스터, 상기 데이터 전압으로부터 상기 구동 트랜지스터의 문턱 전압이 감산된 전압을 저장하는 저장 커패시터, 상기 초기화 게이트 신호에 응답하여 상기 저장 커패시터 및 상기 구동 트랜지스터의 게이트에 제1 초기화 전압을 제공하는 제1 초기화 트랜지스터, 발광 신호에 응답하여 전원 전압의 라인을 상기 구동 트랜지스터의 상기 소스에 연결하는 제1 발광 트랜지스터, 상기 발광 신호에 응답하여 상기 구동 트랜지스터의 드레인을 발광 소자에 연결하는 제2 발광 트랜지스터, 다음 행의 화소들에 대한 상기 기입 게이트 신호에 응답하여 상기 발광 소자에 제2 초기화 전압을 제공하는 제2 초기화 트랜지스터 및 상기 구동 전류에 기초하여 발광하는 상기 발광 소자를 포함할 수 있다.
일 실시예에 있어서, 상기 게이트 구동부의 스테이지들 각각은 제1 클록 신호에 응답하여 입력 신호를 제1 노드에 전달하는 입력부, 상기 제1 노드와 제2 노드 사이에 배치되고, 상기 제1 노드에서의 상기 입력 신호를 상기 제2 노드에 전달하는 제1 스트레스 완화부, 상기 제1 클록 신호에 응답하여 제1 전원 전압을 제3 노드에 전달하는 제1 전달부, 상기 제3 노드와 제4 노드 사이에 배치되고, 상기 제3 노드의 전압을 상기 제4 노드에 전달하는 제2 스트레스 완화부, 상기 제2 클록 신호에 기초하여 상기 제4 노드를 부트 스트랩(bootstrap)하는 제1 부트 스트랩부, 제5 노드의 전압을 유지시키는 유지부, 상기 제5 노드의 전압에 응답하여 상기 보상 게이트 신호로서 제2 전원 전압을 출력하는 보상 게이트 신호 출력부, 상기 제5 노드의 전압에 응답하여 상기 초기화 게이트 신호로서 제3 전원 전압을 출력하는 초기화 게이트 신호 출력부, 상기 제2 클록 신호에 기초하여 상기 제2 노드를 상기 부트 스트랩하는 제2 부트 스트랩부 및 상기 제1 노드의 전압에 응답하여 상기 제1 클록 신호를 상기 제3 노드에 전달하는 제2 전달부를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 전원 전압은 게이트 오프 전압일 수 있다. 상기 제1 스테이지의 제2 전원 전압 및 제3 전원 전압은 게이트 온 전압일 수 있다. 상기 제2 스테이지의 제2 전원 전압은 상기 게이트 온 전압이고, 제3 전원 전압은 데이터 기입 구간에서 상기 게이트 온 전압이고, 홀드 구간에서 상기 게이트 오프 전압일 수 있다. 상기 제3 스테이지의 제2 전원 전압 및 제3 전원 전압은 상기 데이터 기입 구간에서 상기 게이트 온 전압이고, 상기 홀드 구간에서 상기 게이트 오프 전압일 수 있다.
일 실시예에 있어서, 상기 구동 제어부는 상기 제2 스테이지가 상기 표시부에 인가하는 상기 보상 게이트 신호가 온-상태인 구간 동안에 상기 입력 신호가 오프-상태가 되면, 상기 제1 클록 신호 및 상기 제2 클록 신호를 보상 시간만큼 앞선 시간으로 쉬프팅 할 수 있다.
일 실시예에 있어서, 상기 보상 시간은 상기 홀드 구간에서, 상기 제1 스테이지에 인가되는 상기 제1 클록 신호 및 상기 제1 스테이지에 인가되는 상기 제2 클록 신호와 동일한 상기 제1 클록 신호 및 상기 제2 클록 신호가 상기 제2 스테이지에 인가되는 경우, 상기 제1 스테이지가 상기 표시부에 인가하는 상기 보상 게이트 신호의 온-상태에서 오프-상태로 변하는 동안의 전압 값과 상기 제2 스테이지가 상기 표시부에 인가하는 상기 보상 게이트 신호의 온-상태에서 오프-상태로 변하는 동안의 전압 값의 편차를 기초로 결정될 수 있다.
일 실시예에 있어서, 상기 편차가 클수록 상기 보상 시간은 커질 수 있다.
본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치는 표시 패널, 데이터 구동부, 게이트 구동부 및 구동 제어부를 포함한다. 상기 표시 패널은 제1 표시 영역 및 제2 표시 영역을 포함하는 표시부를 포함한다. 상기 데이터 구동부는 상기 표시부에 데이터 전압을 인가한다. 상기 게이트 구동부는 상기 표시부에 보상 게이트 신호 및 초기화 게이트 신호를 인가한다. 상기 게이트 구동부는 제1 스테이지 및 제2 스테이지를 포함한다. 상기 구동 제어부는 상기 데이터 구동부 및 상기 게이트 구동부를 제어한다. 상기 구동 제어부는 노멀 모드에서 상기 표시부에 대한 노멀 구동 주파수를 결정하고, 구동 주파수 모드에서 상기 제1 표시 영역에 대한 제1 구동 주파수 및 상기 제2 표시 영역에 대한 제2 구동 주파수를 결정한다. 상기 다중 주파수 모드에서 상기 제2 스테이지가 상기 표시부에 인가하는 상기 보상 게이트 신호의 온-시간은 상기 제1 스테이지가 상기 표시부에 인가하는 상기 보상 게이트 신호의 온-시간보다 짧다.
일 실시예에 있어서, 상기 제1 스테이지는 상기 다중 주파수 모드에서 상기 제1 구동 주파수에 동기화된 상기 보상 게이트 신호 및 제1 구동 주파수에 동기화된 상기 초기화 게이트 신호를 상기 표시부에 인가할 수 있다. 상기 제1 스테이지는 상기 노멀 모드에서 상기 노멀 구동 주파수에 동기화된 상기 보상 게이트 신호 및 상기 노멀 구동 주파수에 동기화된 상기 초기화 게이트 신호를 상기 표시부에 인가할 수 있다. 상기 제2 스테이지는 상기 다중 주파수 모드에서 상기 제1 구동 주파수에 동기화된 상기 보상 게이트 신호 및 상기 제2 구동 주파수에 동기화된 상기 초기화 게이트 신호를 상기 표시부에 인가할 수 있다. 상기 제2 스테이지는 상기 노멀 모드에서 상기 노멀 구동 주파수에 동기화된 상기 보상 게이트 신호 및 상기 노멀 구동 주파수에 동기화된 상기 초기화 게이트 신호를 상기 표시부에 인가할 수 있다.
일 실시예에 있어서, 상기 게이트 구동부는 제3 스테이지를 더 포함할 수 있다. 상기 제3 스테이지는 상기 다중 주파수 모드에서 상기 제2 구동 주파수에 동기화된 상기 보상 게이트 신호 및 상기 제2 구동 주파수에 동기화된 상기 초기화 게이트 신호를 상기 표시부에 인가하고, 상기 노멀 모드에서 상기 노멀 구동 주파수에 동기화된 상기 보상 게이트 신호 및 상기 노멀 구동 주파수에 동기화된 상기 초기화 게이트 신호를 상기 표시부에 인가할 수 있다.
일 실시예에 있어서, 상기 게이트 구동부의 스테이지들 각각은 제1 클록 신호에 응답하여 입력 신호를 제1 노드에 전달하는 입력부, 상기 제1 노드와 제2 노드 사이에 배치되고, 상기 제1 노드에서의 상기 입력 신호를 상기 제2 노드에 전달하는 제1 스트레스 완화부, 상기 제1 클록 신호에 응답하여 제1 전원 전압을 제3 노드에 전달하는 제1 전달부, 상기 제3 노드와 제4 노드 사이에 배치되고, 상기 제3 노드의 전압을 상기 제4 노드에 전달하는 제2 스트레스 완화부, 상기 제2 클록 신호에 기초하여 상기 제4 노드를 부트 스트랩(bootstrap)하는 제1 부트 스트랩부, 제5 노드의 전압을 유지시키는 유지부, 상기 제5 노드의 전압에 응답하여 상기 보상 게이트 신호로서 제2 전원 전압을 출력하는 보상 게이트 신호 출력부, 상기 제5 노드의 전압에 응답하여 상기 초기화 게이트 신호로서 제3 전원 전압을 출력하는 초기화 게이트 신호 출력부, 상기 제2 클록 신호에 기초하여 상기 제2 노드를 상기 부트 스트랩하는 제2 부트 스트랩부 및 상기 제1 노드의 전압에 응답하여 상기 제1 클록 신호를 상기 제3 노드에 전달하는 제2 전달부를 포함할 수 있다.
일 실시예에 있어서, 상기 노멀 모드에서 상기 제1 스테이지, 상기 제2 스테이지 및 상기 제3 스테이지의 상기 제1 전원 전압은 게이트 오프 전압이고, 상기 제2 전원 전압 및 상기 제3 전원 전압은 게이트 온 전압 일 수 있다. 상기 다중 주파수 모드에서 상기 제1 스테이지의 제2 전원 전압 및 제3 전원 전압은 게이트 온 전압 일 수 있다. 상기 제2 스테이지의 제2 전원 전압은 상기 게이트 온 전압이고, 제3 전원 전압은 데이터 기입 구간에서 상기 게이트 온 전압이고, 홀드 구간에서 상기 게이트 오프 전압 일 수 있다. 상기 제3 스테이지의 제2 전원 전압 및 제3 전원 전압은 상기 데이터 기입 구간에서 상기 게이트 온 전압이고, 상기 홀드 구간에서 상기 게이트 오프 전압일 수 있다.
일 실시예에 있어서, 상기 구동 제어부는 상기 다중 주파수 모드에서 상기 제2 스테이지가 상기 표시부에 인가하는 상기 보상 게이트 신호가 온-상태인 구간 동안에 상기 입력 신호가 오프-상태가 되면, 상기 제1 클록 신호 및 상기 제2 클록 신호를 보상 시간만큼 앞선 시간으로 쉬프팅 할 수 있다.
본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치의 구동 방법은 입력 영상 데이터에 정지 영상이 포함되면 표시 장치의 구동 모드를 다중 주파수 모드로 결정하는 단계, 상기 입력 영상 데이터에 상기 정지 영상이 포함되지 않으면 노멀 모드로 결정하는 단계, 클록 신호를 제1 스테이지, 제2 스테이지 및 제3 스테이지를 포함하는 복수의 스테이지들에 인가하는 단계, 클록 신호 및 입력 신호를 기초로 상기 복수의 스테이지들에서 초기화 게이트 신호 및 보상 게이트 신호를 생성하는 단계 및 상기 다중 주파수 모드에서 상기 제1 스테이지와 상기 제3 스테이지 사이에 배치되는 상기 제2 스테이지에서 생성된 상기 보상 게이트 신호가 온-상태인 구간 동안에 상기 입력 신호가 오프-상태가 되면, 상기 클록 신호를 보상 시간만큼 앞선 시간으로 쉬프팅하는 단계를 포함할 수 있다.
일 실시예에 있어서, 상기 다중 주파수 모드에서 상기 제2 스테이지에서 생성된 상기 보상 게이트 신호가 온-상태인 구간 동안에 상기 입력 신호가 오프-상태가 되면, 상기 클록 신호를 보상 시간만큼 앞선 시간으로 쉬프팅하는 단계는 상기 다중 주파수 모드의 홀드 구간에서 이뤄질 수 있다.
본 발명의 실시예들에 따른 표시 장치 및 표시 장치의 구동 방법은 보상 게이트 신호 및 초기화 게이트 신호를 동일한 스테이지로부터 생성하여 표시 패널의 베젤(Bezel)을 줄일 수 있다.
또한, 본 발명의 실시예들에 따른 표시 장치 및 표시 장치의 구동 방법은 구동 주파수가 표시부의 두 영역이 인접해 있는 영역으로 인가되는 보상 게이트 신호를 조절하여 인접해 있는 영역과 나머지 영역 사이에서 발생하는 휘도 차이를 개선할 수 있다.
나아가, 본 발명의 실시예들에 따른 표시 장치 및 표시 장치의 구동 방법은 표시부의 두 영역이 인접해 있는 영역으로 온-시간이 상대적으로 짧은 게이트 보상 신호를 인가함으로써, 구동 트랜지스터의 게이트 전극을 낮춰 휘도 차이를 개선할 수 있다.
이를 위해, 본 발명의 실시예들에 따른 표시 장치 및 표시 장치의 구동 방법은 표시부의 두 영역이 인접해 있는 영역으로 보상 게이트 신호 및 초기화 게이트 신호를 인가하는 스테이지에 인가되는 클록 신호를 보상 시간만큼 앞선 시간으로 쉬프팅 함으로써, 게이트 보상 신호의 온-시간을 감소시킬 수 있다.
다만, 본 발명의 효과는 상술한 효과들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 표시 패널의 표시부가 제1 표시 영역 및 제2 표시 영역으로 분리되는 일 예를 나타내는 도면이다.
도 3은 도 1의 게이트 구동부의 스테이지들이 표시부에 초기화 게이트 신호 및 보상 게이트 신호를 인가하는 일 예를 나타내는 블록도이다.
도 4는 도 1의 게이트 구동부가 데이터 기입 구간 및 홀드 구간에서 표시부에 초기화 게이트 신호 및 보상 게이트 신호를 인가하는 일 예를 나타내는 도면이다.
도 5는 도 1의 게이트 구동부가 데이터 기입 구간 및 홀드 구간에서 표시부에 보상 게이트 신호를 인가하는 일 예를 나타내는 도면이다.
도 6은 본 발명의 일 실시예에 따른 게이트 구동부가 데이터 기입 구간 및 홀드 구간에서 표시부에 보상 게이트 신호를 인가하는 일 예를 나타내는 도면이다.
도 7은 본 발명의 일 실시예에 따른 게이트 구동부가 데이터 기입 구간 및 홀드 구간에서 표시부에 보상 게이트 신호를 인가하는 일 예를 나타내는 도면이다.
도 8은 도 1의 표시 장치의 화소의 일 예를 나타내는 회로도이다.
도 9는 도 1의 게이트 구동부의 스테이지의 일 예를 나타내는 회로도이다.
도 10은 도 1의 게이트 구동부의 스테이지의 일 예를 나타내는 회로도이다.
도 11은 도 1의 게이트 구동부의 제2 스테이지의 홀드 구간에서의 일 예를 나타내는 회로도이다.
도 12는 도 1의 게이트 구동부의 제3 스테이지의 홀드 구간에서의 일 예를 나타내는 회로도이다.
도 13은 도 1의 게이트 구동부의 제1 스테이지에서의 입력 신호, 제1 클록 신호, 제2 클록 신호 및 게이트 보상 신호를 나타내는 도면이다.
도 14는 도 1의 게이트 구동부의 제2 스테이지에서의 입력 신호, 제1 클록 신호, 제2 클록 신호 및 게이트 보상 신호를 나타내는 도면이다.
도 15는 제1 스테이지에서 표시부에 인가한 보상 게이트 신호의 전압 값 및 제1 스테이지와 같은 클록 신호가 인가된 제2 스테이지에서 표시부에 인가한 보상 게이트 신호의 전압 값을 나타내는 그래프이다.
도 16은 본 발명의 일 실시예에 따른 게이트 구동부가 노멀 모드 동안 데이터 기입 구간 및 홀드 구간에서 표시부에 초기화 게이트 신호 및 보상 게이트 신호를 인가하는 일 예를 나타내는 도면이다.
도 17은 본 발명의 일 실시예에 따른 게이트 구동부가 다중 주파수 모드 동안 데이터 기입 구간 및 홀드 구간에서 표시부에 초기화 게이트 신호 및 보상 게이트 신호를 인가하는 일 예를 나타내는 도면이다.
도 18은 본 발명의 일 실시예에 따른 게이트 구동부가 노멀 모드 동안 데이터 기입 구간 및 홀드 구간에서 표시부에 보상 게이트 신호를 인가하는 일 예를 나타내는 도면이다.
도 19는 본 발명의 일 실시예에 따른 게이트 구동부가 다중 주파수 모드 동안 데이터 기입 구간 및 홀드 구간에서 표시부에 보상 게이트 신호를 인가하는 일 예를 나타내는 도면이다.
도 20은 본 발명의 일 실시예에 따른 게이트 구동부가 다중 주파수 모드 동안 데이터 기입 구간 및 홀드 구간에서 표시부에 보상 게이트 신호를 인가하는 일 예를 나타내는 도면이다.
도 21은 본 발명의 일 실시예에 따른 게이트 구동부가 다중 주파수 모드 동안 데이터 기입 구간 및 홀드 구간에서 표시부에 보상 게이트 신호를 인가하는 일 예를 나타내는 도면이다.
도 22는 본 발명의 실시예에 따른 표시 장치의 구동 방법을 나타내는 순서도이다.
도 23은 본 발명의 실시예에 따른 표시 장치의 구동 방법을 나타내는 순서도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성 요소에 대해서는 동일한 참조 부호를 사용하고 동일한 구성 요소에 대해서 중복된 설명은 생략하기로 한다.
도 1은 본 발명의 실시예들에 따른 표시 장치(1000)를 나타내는 블록도이다.
도 1을 참조하면, 표시 장치(1000)는 표시 패널(100) 및 패널 구동부를 포함할 수 있다. 패널 구동부는 구동 제어부(200), 게이트 구동부(300), 데이터 구동부(400) 및 에미션 구동부(500)를 포함할 수 있다.
표시 패널(100)은 영상을 표시하는 표시부(110) 및 표시부(110)에 이웃하여 배치되는 주변부를 포함할 수 있다.
표시부(110)는 초기화 게이트 라인(GIL), 보상 게이트 라인(GCL), 기입 게이트 라인(GWL), 데이터 라인(DL) 및 에미션 라인(EL)에 전기적으로 연결된 복수의 화소들을 포함할 수 있다. 게이트 라인들(GIL, GCL, GWL)은 제1 방향(D1)으로 연장되고, 데이터 라인(DL)은 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장되며, 에미션 라인(EL)은 제1 방향(D1)으로 연장될 수 있다.
구동 제어부(200)는 외부의 장치(예를 들어, 그래픽 프로세싱 유닛(graphic processing unit; GPU) 등)로부터 입력 영상 데이터(IMG) 및 입력 제어 신호(CONT)를 수신할 수 있다. 예를 들어, 입력 영상 데이터(IMG)는 적색 영상 데이터, 녹색 영상 데이터 및 청색 영상 데이터를 포함할 수 있다. 실시예에 따라, 입력 영상 데이터(IMG)는 백색 영상 데이터를 더 포함할 수 있다. 이와는 달리, 입력 영상 데이터(IMG)는 마젠타색(magenta) 영상 데이터, 황색(yellow) 영상 데이터 및 시안색(cyan) 영상 데이터를 포함할 수 있다. 입력 제어 신호(CONT)는 마스터 클록 신호, 데이터 인에이블 신호를 포함할 수 있다. 입력 제어 신호(CONT)는 수직 동기 신호 및 수평 동기 신호를 더 포함할 수 있다.
구동 제어부(200)는 입력 영상 데이터(IMG) 및 입력 제어 신호(CONT)에 기초하여 제1 제어 신호(CONT1), 제2 제어 신호(CONT2), 제3 제어 신호(CONT3) 및 데이터 신호(DATA)를 생성할 수 있다.
구동 제어부(200)는 입력 제어 신호(CONT)를 기초로 게이트 구동부(300)의 동작을 제어하기 위한 제1 제어 신호(CONT1)를 생성하여 게이트 구동부(300)에 출력할 수 있다. 제1 제어 신호(CONT1)는 수직 개시 신호 및 클록 신호를 포함할 수 있다.
구동 제어부(200)는 입력 제어 신호(CONT)를 기초로 데이터 구동부(400)의 동작을 제어하기 위한 제2 제어 신호(CONT2)를 생성하여 데이터 구동부(400)에 출력할 수 있다. 제2 제어 신호(CONT2)는 수평 개시 신호 및 로드 신호를 포함할 수 있다.
구동 제어부(200)는 입력 영상 데이터(IMG)에 기초하여 데이터 신호(DATA)를 생성할 수 있다. 구동 제어부(200)는 생성한 데이터 신호(DATA)를 데이터 구동부(400)에 출력할 수 있다.
구동 제어부(200)는 입력 제어 신호(CONT)에 기초하여 에미션 구동부(500)의 동작을 제어하기 위한 제3 제어 신호(CONT3)를 생성할 수 있다. 구동 제어부(200)는 생성한 제3 제어 신호(CONT3)를 에미션 구동부(500)에 출력할 수 있다.
게이트 구동부(300)는 구동 제어부(200)로부터 입력받은 제1 제어 신호(CONT1)에 응답하여 게이트 라인들(GWL, GCL, GIL)을 구동하기 위한 게이트 신호들을 생성할 수 있다. 게이트 구동부(300)는 생성한 게이트 신호들을 게이트 라인들(GWL, GCL, GIL)을 통해 표시부(110)에 출력할 수 있다. 예를 들어, 게이트 구동부(300)는 게이트 신호들을 게이트 라인들(GWL, GCL, GIL)을 통해 표시부(110)에 순차적으로 출력할 수 있다. 실시예에 따라, 게이트 구동부(300)는 표시 패널(100)의 주변부 상에 실장될 수 있다.
데이터 구동부(400)는 구동 제어부(200)로부터 제2 제어 신호(CONT2) 및 데이터 신호(DATA)를 입력받을 수 있다. 데이터 구동부(400)는 디지털 형태의 데이터 신호(DATA)를 아날로그 형태의 데이터 전압(DV)으로 변환할 수 있다. 데이터 구동부(400)는 데이터 전압(DV)을 데이터 라인들(DL)을 통해 표시부(110)에 출력할 수 있다.
에미션 구동부(500)는 구동 제어부(200)로부터 입력받은 제3 제어 신호(CONT3)에 응답하여 에미션 라인들(EL)을 구동하기 위한 에미션 신호들을 생성할 수 있다. 에미션 구동부(500)는 생성한 에미션 신호들을 에미션 라인들(EL)을 통해 표시부(110)에 출력할 수 있다. 예를 들어, 에미션 구동부(500)는 에미션 신호들을 에미션 라인들(EL)을 통해 표시부(110)에 순차적으로 출력할 수 있다.
도 1에서는 설명의 편의상 게이트 구동부(300)를 표시 패널(100)의 제1 측에 배치되고, 에미션 구동부(500)를 표시 패널(100)의 제1 측에 반대되는 제2 측에 배치되는 것으로 도시하였으나, 본 발명은 이에 한정되지 않는다.
도 2는 도 1의 표시 패널(100)의 표시부(110)가 제1 표시 영역(PS1) 및 제2 표시 영역(PS2)으로 분리되는 일 예를 나타내는 도면이다.
도 2를 참조하면, 표시부(110)는 제1 표시 영역(PS1) 및 제2 표시 영역(PS2)을 포함할 수 있다. 실시예에 따라, 구동 제어부(200)는 제1 표시 영역(PS1)에 대한 제1 구동 주파수(DF1) 및 상기 제2 표시 영역에 대한 제2 구동 주파수(DF2)를 결정할 수 있다. 예를 들어, 제1 표시 영역(PS1)에 동영상이 표시되고, 제2 표시 영역(PS2)에 정지 영상이 표시되는 경우. 구동 제어부(200)는 제1 표시 영역(PS1)에 대한 제1 구동 주파수(DF1)를 결정하고, 제2 표시 영역(PS2)에 대한 제1 구동 주파수(DF1)보다 작은 제2 구동 주파수(DF2)를 결정할 수 있다.
도 3은 도 1의 게이트 구동부(300)의 스테이지들이 표시부(110)에 초기화 게이트 신호(GI) 및 보상 게이트 신호(GC)를 인가하는 일 예를 나타내는 블록도이다. 도 4는 도 1의 게이트 구동부(300)가 데이터 기입 구간(DWP) 및 홀드 구간(HP)에서 표시부(110)에 초기화 게이트 신호(GI) 및 보상 게이트 신호(GC)를 인가하는 일 예를 나타내는 도면이다. 도 4는 초기화 게이트 신호(GI) 및 보상 게이트 신호(GC)의 타이밍을 나타내기 위한 도면으로, 초기화 게이트 신호(GI) 및 보상 게이트 신호(GC)의 온-상태가 지속되는 정도를 표현한 것은 아니다.
도 3 및 도 4를 참조하면, 게이트 구동부(300)는 표시부(110)에 보상 게이트 신호(GC) 및 초기화 게이트 신호(GI)를 인가할 수 있다. 게이트 구동부(300)는 제1 스테이지(S1) 및 제2 스테이지(S2)를 포함할 수 있다. 게이트 구동부(300)는 제3 스테이지(S3)를 더 포함할 수 있다. 제1 스테이지(S1)는 제1 구동 주파수(DF1)에 동기화된 보상 게이트 신호(GC) 및 제1 구동 주파수(DF1)에 동기화된 초기화 게이트 신호(GI)를 표시부(110)에 인가할 수 있다. 제2 스테이지(S2)는 제1 구동 주파수(DF1)에 동기화된 보상 게이트 신호(GC) 및 상기 제2 구동 주파수(DF2)에 동기화된 초기화 게이트 신호(GI)를 표시부(110)에 인가할 수 있다. 제3 스테이지(S3)는 제2 구동 주파수(DF2)에 동기화된 보상 게이트 신호(GC) 및 제2 구동 주파수(DF2)에 동기화된 초기화 게이트 신호(GI)를 표시부(110)에 인가할 수 있다. 따라서, 보상 게이트 신호(GC)와 초기화 게이트 신호(GI)의 동기화된 주파수의 차이로 인해 제2 스테이지(S2)는 특정 프레임에서 보상 게이트 신호(GC)는 인가하는 반면, 초기화 게이트 신호(GI)는 인가하지 않을 수 있다. 제2 스테이지(S2)는 제1 스테이지(S1)와 제3 스테이지(S3) 사이에 배치될 수 있다. 제1 스테이지(S1)는 제1 표시 영역(PS1)에 보상 게이트 신호(GC) 및 초기화 게이트 신호(GI)를 인가할 수 있다. 제2 스테이지(S2)는 제1 표시 영역(PS1)에 보상 게이트 신호(GC)를 인가하고, 제2 표시 영역(PS2)에 초기화 게이트 신호(GI)를 인가할 수 있다. 제3 스테이지(S3)는 제2 표시 영역(PS2)에 보상 게이트 신호(GC) 및 초기화 게이트 신호(GI)를 인가할 수 있다.
게이트 구동부(300)의 P(P는 자연수)번째 스테이지는 표시부(110)의 Q(Q는 자연수)번째 화소 행에 보상 게이트 신호(GC)를 인가하고, 게이트 구동부(300)의 P번째 스테이지는 표시부(110)의 Q+N(N은 자연수)번째 화소 행에 초기화 게이트 신호(GI)를 인가할 수 있다. 제2 스테이지(S2)의 수는 N개일 수 있다. 상기 화소 행은 같은 게이트 라인들(GWL, GIL, GCL)을 공유하는 화소들을 의미할 수 있다. 예를 들어, N은 2라 가정하면, P번째 스테이지는 Q번째 화소 행에 보상 게이트 신호(GC)를 인가하고, P번째 스테이지는 Q+2번째 화소 행에 초기화 게이트 신호(GI)를 인가할 수 있다. 게이트 구동부(300)는 제1 스테이지(S1) 상단에 N개의 더미 스테이지를 포함할 수 있다. 상기 더미 스테이지는 표시부(110)에 보상 게이트 신호(GC)를 인가하고, 초기화 게이트 신호(GI)를 인가하지 않을 수 있다. 상기 더미 스테이지가 표시부(110)에 보상 게이트 신호(GC)를 인가함으로써, 저장 커패시터(CST)에 구동 트랜지스터(T1)의 문턱 전압이 감산된 전압을 저장할 수 있다. 이에 대한 구체적인 설명은 후술한다.
데이터 기입 구간(DWP)에서, 데이터 구동부(400)는 데이터 라인들(DL)을 통해 데이터 전압(DV)을 표시부(110)에 인가하고, 게이트 구동부(300)는 게이트 라인들(GCL, GWL, GIL)을 통해 게이트 신호들(GC, GW, GI)을 표시부(110)에 인가할 수 있다. 제1 구동 주파수(DF1)보다 제2 구동 주파수(DF2)가 작으면, 홀드 구간(HP)에서, 데이터 구동부(400)는 데이터 라인들(DL)을 통해 데이터 전압(DV)을 제1 표시 영역(PS1)에 인가하고, 게이트 구동부(300)는 게이트 라인들(GCL, GWL, GIL)을 통해 게이트 신호들(GC, GW, GI)을 제1 표시 영역(PS1)에 인가할 수 있다. 제1 구동 주파수(DF1)보다 제2 구동 주파수(DF2)가 작으면, 홀드 구간(HP)에서, 데이터 구동부(400)는 데이터 라인들(DL)을 통해 블랭크 전압을 제2 표시 영역(PS2)에 인가하고, 게이트 구동부(300)는 게이트 라인들(GCL, GWL, GIL)을 통해 보상 게이트 신호(GC) 및 초기화 게이트 신호(GI)를 제2 표시 영역(PS2)에 인가하지 않을 수 있다. 상기 블랭크 전압은 블랙(black)계조 값(예를 들어, 0의 최저 계조 값)에 상응하는 데이터 전압(DV)의 전압 레벨을 가질 수 있다. 제2 스테이지(S2)는 제2 구동 주파수(DF2)에 동기화된 초기화 게이트 신호(GI)를 표시부(110)에 인가하고, 제1 구동 주파수(DF1)에 동기화된 보상 게이트 신호(GC)를 표시부(110)에 인가하기 때문에, 제1 구동 주파수(DF1)보다 제2 구동 주파수(DF2)가 작으면, 홀드 구간(HP)에서 초기화 게이트 신호(GI)는 표시부(110)에 인가하지 않고, 보상 게이트 신호(GC)는 표시부(110)에 인가할 수 있다. 설명의 편의를 위해, 도 4에서, 제1 구동 주파수(DF1)는 1Hz이고, 제2 구동 주파수(DF2)는 120Hz라고 가정한다. 예를 들어, 데이터 기입 구간(DWP)은 1개의 프레임(1 Frame)을 포함하고, 데이터 기입 구간(DWP)에서 제1 표시 영역(PS1)과 제2 표시 영역(PS2)은 게이트 신호들(GC, GW, GI)이 모두 인가되어 발광할 수 있다. 예를 들어, 홀드 구간(HP)은 119개의 프레임(2~120 Frame)을 포함하고, 홀드 구간(HP)에서 제2 표시 영역(PS2)은 초기화 게이트 신호(GI)와 보상 게이트 신호(GC)가 인가되지 않아 발광하지 않을 수 있다. 이 경우, 제2 표시 영역(PS2)은 1개의 프레임을 포함하는 데이터 기입 구간(DWP)에서 발광하고, 119개의 프레임을 포함하는 홀드 구간(HP)에서는 발광하지 않아서 제1 표시 영역(PS1)과 다른 주파수로 구동될 수 있다.
도 5는 도 1의 게이트 구동부(300)가 데이터 기입 구간(DWP) 및 홀드 구간(HP)에서 표시부(110)에 보상 게이트 신호(GC)를 인가하는 일 예를 나타내는 도면이다. 도 6 및 도 7은 본 발명의 일 실시예에 따른 게이트 구동부(300)가 데이터 기입 구간(DWP) 및 홀드 구간(HP)에서 표시부(110)에 보상 게이트 신호(GC)를 인가하는 일 예를 나타내는 도면이다.
도 5를 참조하면, 제2 스테이지(S2)에서 표시부(110)에 인가하는 보상 게이트 신호(GC)의 온-시간은 제1 스테이지(S1)에서 표시부(110)에 인가하는 보상 게이트 신호(GC)의 온-시간보다 짧을 수 있다. 도 5의 두 번째 및 세 번째의 보상 게이트 신호(GC)는 제2 스테이지(S2)에서 표시부(110)에 인가하는 보상 게이트 신호(GC)라고 가정한다. 예를 들어, 도 5에서 보듯이, 두 번째 및 세 번째의 보상 게이트 신호(GC)는 다른 보상 게이트 신호(GC)보다 온-시간이 짧다. 보상 게이트 신호(GC)의 온-시간은 보상 게이트 신호(GC)가 표시부(110)에 인가되는 시간을 의미할 수 있다.
도 6을 참조하면, 제2 스테이지(S2) 및 제3 스테이지(S3)에서 표시부(110)에 인가하는 보상 게이트 신호(GC)의 온-시간은 제1 스테이지(S1)에서 표시부(110)에 인가하는 보상 게이트 신호(GC)의 온-시간보다 짧을 수 있다. 도 6의 첫 번째의 보상 게이트 신호(GC)는 제1 스테이지(S1)에서 표시부(110)에 인가하는 보상 게이트 신호(GC)이고, 도 6의 두 번째 및 세 번째의 보상 게이트 신호(GC)는 제2 스테이지(S2)에서 표시부(110)에 인가하는 보상 게이트 신호(GC)이며, 도 6의 네 번째의 보상 게이트 신호(GC)는 제3 스테이지(S3)에서 표시부(110)에 인가하는 보상 게이트 신호(GC)라고 가정한다. 예를 들어, 도 6에서 보듯이, 두 번째, 세 번째 및 네 번째의 보상 게이트 신호(GC)는 첫 번째 보상 게이트 신호(GC)보다 온-시간이 짧다.
도 7을 참조하면, 데이터 기입 구간(DWP)에서, 제2 스테이지(S2)가 표시부(110)에 인가하는 보상 게이트 신호(GC)의 온-시간은 제1 스테이지(S1)에서 표시부(110)에 인가하는 보상 게이트 신호(GC)의 온-시간과 동일할 수 있다. 홀드 구간(HP)에서, 제2 스테이지(S2)가 표시부(110)에 인가하는 보상 게이트 신호(GC)의 온-시간은 제1 스테이지(S1)에서 표시부(110)에 인가하는 보상 게이트 신호(GC)의 온-시간보다 짧을 수 있다. 데이터 기입 구간(DWP)에서 제1 스테이지(S1), 제2 스테이지(S2) 및 제3 스테이지(S3)는 표시부(110)에 보상 게이트 신호(GC) 및 초기화 게이트 신호(GI)를 인가하므로, 보상 게이트 신호(GC)의 온-시간은 일정할 필요가 있을 수 있다. 홀드 구간(HP)에서 제2 스테이지(S2)는 보상 게이트 신호(GC)를 표시부(110)에 인가하고, 초기화 게이트 신호(GI)를 표시부(110)에 인가하지 않을 수 있다. 따라서, 홀드 구간(HP)에서 제2 스테이지(S2)는 보상 게이트 신호(GC)의 온-시간이 짧을 필요가 있을 수 있다. 이에 대한 구체적인 설명은 후술한다.
도 8은 도 1의 표시 장치(1000)의 상기 화소의 일 예를 나타내는 회로도이다.
도 8을 참조하면, 표시부(110)의 화소는 구동 전류를 생성하는 구동 트랜지스터(T1)를 포함할 수 있다. 표시부(110)의 화소는 기입 게이트 신호(GW[n])에 응답하여 데이터 전압(DV) 또는 상기 블랭크 전압을 구동 트랜지스터(T1)의 소스에 전달하는 스위칭 트랜지스터(T2)를 포함할 수 있다. 표시부(110)의 화소는 보상 게이트 신호(GC[n])에 응답하여 구동 트랜지스터(T1)를 다이오드 연결시키는 보상 트랜지스터(T3)를 포함할 수 있다. 표시부(110)의 화소는 데이터 전압(DV)으로부터 구동 트랜지스터(T1)의 문턱 전압이 감산된 전압을 저장하는 저장 커패시터(CST)를 포함할 수 있다. 표시부(110)의 화소는 초기화 게이트 신호(GI[n])에 응답하여 저장 커패시터(CST) 및 구동 트랜지스터(T1)의 게이트에 제1 초기화 전압(VINT1) 제공하는 제1 초기화 트랜지스터(T4)를 포함할 수 있다. 표시부(110)의 화소는 발광 신호(EM[n])에 응답하여 제1 화소 전원 전압(ELVDD)의 라인을 구동 트랜지스터(T1)의 상기 소스에 연결하는 제1 발광 트랜지스터(T5)를 포함할 수 있다. 표시부(110)의 화소는 발광 신호(EM[n])에 응답하여 구동 트랜지스터(T1)의 드레인을 발광 소자(EL)에 연결하는 제2 발광 트랜지스터(T6)를 포함할 수 있다. 표시부(110)의 화소는 다음 화소 행의 화소들에 대한 기입 게이트 신호(GW[n+1])에 응답하여 발광 소자(EL)에 제2 초기화 전압(VINT2)을 제공하는 제2 초기화 트랜지스터(T7)를 포함할 수 있다. 표시부(110)의 화소는 상기 구동 전류에 기초하여 발광하는 발광 소자(EL)를 포함할 수 있다. 실시예들에 따라, 제1 초기화 전압(VINT1) 및 제2 초기화 전압(VINT2)은 실질적으로 동일한 전압이거나, 서로 다른 전압들일 수 있다. 일 실시예에서, 구동, 스위칭, 보상, 제1 초기화, 제1 발광, 제2 발광 및 제2 초기화 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 적어도 제1 하나는 PMOS 트랜지스터로 구현되고, 구동, 스위칭, 보상, 제1 초기화, 제1 발광, 제2 발광 및 제2 초기화 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 적어도 제2 하나는 NMOS 트랜지스터로 구현될 수 있다. 예를 들어, 도 8에 도시된 바와 같이, 보상 트랜지스터(T3) 및 제1 초기화 트랜지스터(T4)는 NMOS 트랜지스터들로 구현될 수 있고, 다른 트랜지스터들(T1, T2, T5, T6, T7)은 PMOS 트랜지스터들로 구현될 수 있다. 이 경우, 보상 트랜지스터(T3)에 인가되는 게이트 보상 신호(GC[n]) 및 제1 초기화 트랜지스터(T4)에 인가되는 게이트 초기화 신호(GI[n])는 NMOS 트랜지스터에 적합한 액티브-하이(active-high) 신호들일 수 있다. 한편, 저장 커패시터(CST)에 직접 연결된 보상 및 제1 초기화 트랜지스터들(T3, T4)이 NMOS 트랜지스터들로 구현됨으로써, 저장 커패시터(CST)로부터의 누설 전류가 감소될 수 있다. 한편, 도 4에는 보상 트랜지스터(T3) 및 제1 초기화 트랜지스터(T4)가 NMOS 트랜지스터들로 구현된 예가 개시되어 있으나, 본 발명의 실시예들에 따른 각 화소의 구성은 도 4의 예에 한정되지 않는다. 또한, 도 4에는 스위칭 트랜지스터(T2)에 데이터 전압(DV)이 인가되고 있지만, 홀드 구간(HP)에서 제2 표시 영역(PS2)은 스위칭 트랜지스터(T2)에 데이터 전압(DV)이 아닌 상기 블랭크 전압이 인가될 수 있다. 보상 트랜지스터(T3)가 NMOS 트랜지스터로 구현된 경우 게이트에 인가되는 보상 게이트 신호(GC)가 클수록 구동 트랜지스터(T1)의 게이트에 전달되는 전압이 커질 수 있다. 따라서, 보상 게이트 신호(GC)가 다른 화소들의 구동 전류는 같은 데이터 전압이 인가돼도 차이가 생길 수 있다.
도 9는 도 1의 게이트 구동부(300)의 스테이지의 일 예를 나타내는 회로도이다.
도 9를 참조하면, 게이트 구동부(300)의 스테이지들 각각은 제1 클록 신호(CLK1)에 응답하여 입력 신호(IN)를 제1 노드(X1)에 전달하는 입력부(310)를 포함할 수 있다. 게이트 구동부(300)의 스테이지들 각각은 제1 노드(X1)와 제2 노드(X2) 사이에 배치되고, 제1 노드(X1)의 전압을 제2 노드(X2)에 전달하는 제1 스트레스 완화부(320)를 포함할 수 있다. 게이트 구동부(300)의 스테이지들 각각은 제1 클록 신호(CLK1)에 응답하여 제1 전원 전압(V1)을 제3 노드(X3)에 전달하는 제1 전달부(330)를 포함할 수 있다. 제3 노드(X3)와 제4 노드(X4) 사이에 배치되고, 제3 노드(X3)의 전압을 제4 노드(X4)에 전달하는 제2 스트레스 완화부(340)를 포함할 수 있다. 게이트 구동부(300)의 스테이지들 각각은 제2 클록 신호(CLK2)에 기초하여 상기 제4 노드(X4)를 부트 스트랩(bootstrap)하는 제1 부트 스트랩부(351)를 포함할 수 있다. 게이트 구동부(300)의 스테이지들 각각은 제5 노드(X5)의 전압을 유지시키는 유지부(360)를 포함할 수 있다. 게이트 구동부(300)의 스테이지들 각각은 제5 노드(X5)의 전압에 응답하여 보상 게이트 신호(GC)로서 제2 전원 전압(V2)을 출력하는 보상 게이트 신호 출력부(371)를 포함할 수 있다. 게이트 구동부(300)의 스테이지들 각각은 제5 노드(X5)의 전압에 응답하여 초기화 게이트 신호(GI)로서 제3 전원 전압(V3)을 출력하는 초기화 게이트 신호 출력부(372)를 포함할 수 있다. 게이트 구동부(300)의 스테이지들 각각은 제2 클록 신호(CLK2)에 기초하여 제2 노드(X2)를 상기 부트 스트랩하는 제2 부트 스트랩부(352)를 포함할 수 있다. 게이트 구동부(300)의 스테이지들 각각은 제1 노드(X1)의 전압에 응답하여 제1 클록 신호(CLK1)를 제3 노드(X3)에 전달하는 제2 전달부(380)를 포함할 수 있다. 게이트 구동부(300)의 스테이지들 각각은 상기 제1 노드의 전압에 응답하여 상기 제2 전원 전압을 상기 제5 노드에 전달하는 제3 전달부(390)를 포함할 수 있다. 게이트 구동부(300)의 스테이지들 중 첫 번째 스테이지는 입력 신호(IN)로서 스캔 개시 신호를 수신하고, 상기 스캔 개시 신호를 기초로 캐리 신호를 출력할 수 있다. 첫 번째 스테이지를 제외한 나머지 스테이지는 입력 신호(IN)로서 상기 캐리 신호를 수신할 수 있다.
일 실시예에서, 입력부(310)는 제1 클록 신호(CLK1)를 수신하는 게이트, 입력 신호(IN)를 수신하는 제1 단자 및 제1 노드(X1)에 연결된 제2 단자를 포함하는 제8 트랜지스터(T8)를 포함할 수 있다. 일 실시예에서, 스트레스 완화부(320)는 제1 전원 전압(V1)을 수신하는 게이트, 제1 노드(X1)에 연결된 제1 단자 및 제2 노드(X2)에 연결된 제2 단자를 포함하는 제21 트랜지스터(T21)를 포함할 수 있다. 일 실시예에서, 제1 전달부(330)는 제1 클록 신호(CLK1)를 수신하는 게이트, 제1 전원 전압(V1)에 연결된 제1 단자 및 제3 노드(X3)에 연결된 제2 단자를 포함하는 제13 트랜지스터(T13)를 포함할 수 있다. 일 실시예에서, 제2 스트레스 완화부(340)는 제1 전원 전압(V1)을 수신하는 게이트, 제3 노드(X3)에 연결된 제1 단자 및 제4 노드(X4)에 연결된 제2 단자를 포함하는 제20 트랜지스터(T20)를 포함할 수 있다. 일 실시예에서, 제1 부트 스트랩부(351)는 제4 노드(X4)와 연결된 게이트, 제2 클록 신호(CLK2)에 연결된 제1 단자 및 제7 노드(X7)와 연결된 제2 단자를 포함하는 제15 트랜지스터(T15), 제4 노드(X4) 및 제7 노드(X7)와 연결된 제2 커패시터(C2) 및 제2 클록 신호(CLK2)를 수신하는 게이트, 제7 노드(X7)에 연결된 제1 단자 및 제5 노드(X5)에 연결된 제2 단자를 포함하는 제14 트랜지스터(T14)를 포함할 수 있다. 일 실시예에서, 제2 부트 스트랩부(352)는 제1 노드(X1)와 연결된 게이트, 제2 클록 신호(CLK2)에 연결된 제1 단자 및 제8 노드(X8)와 연결된 제2 단자를 포함하는 제11 트랜지스터(T11), 제1 노드(X1) 및 제8 노드(X8)와 연결된 제3 커패시터(C3) 및 제3 노드와 연결된 게이트, 제8 노드(X7)에 연결된 제1 단자 및 제2 전원 전압(V2)을 수신하는 제2 단자를 포함하는 제9 트랜지스터(T9)를 포함할 수 있다. 일 실시예에서, 유지부(360)는 제5 노드(X5) 및 제2 전원 전압(V2)과 연결된 제1 커패시터(C1)를 포함할 수 있다. 일 실시예에서, 보상 게이트 신호 출력부(371)는 제5 노드(X5)와 연결된 게이트, 제2 전원 전압을 수신하는 제1 단자 및 보상 게이트 신호 출력단과 연결된 제2 단자를 포함하는 제17 트랜지스터(T17) 및 제2 노드(X2)와 연결된 게이트, 제1 전원 전압을 수신하는 제1 단자 및 상기 보상 게이트 신호 출력단과 연결된 제2 단자를 포함하는 제18 트랜지스터(T18)를 포함할 수 있다. 일 실시예에서, 초기화 게이트 신호 출력부(372)는 제5 노드(X5)와 연결된 게이트, 제3 전원 전압을 수신하는 제1 단자 및 초기화 게이트 신호 출력단과 연결된 제2 단자를 포함하는 제19 트랜지스터(T19) 및 제2 노드(X2)와 연결된 게이트, 제1 전원 전압을 수신하는 제1 단자 및 보상 게이트 신호 출력단과 연결된 제2 단자를 포함하는 제20 트랜지스터(T20)를 포함할 수 있다. 일 실시예에서, 제2 전달부(380)는 제1 노드(X1)에 연결된 게이트, 제1 클록 신호(CLK1)에 연결된 제1 단자 및 제3 노드(X3)에 연결된 제2 단자를 포함하는 제12 트랜지스터(T12)를 포함할 수 있다. 또한, 일 실시예에서, 제12 트랜지스터(T12)는 직렬 연결된 두 개의 트랜지스터들을 포함하는 듀얼 트랜지스터로 구현될 수 있다. 일 실시예에서, 제3 전달부(390)는 제1 노드(X1)에 연결된 게이트, 제5 노드(X5)에 연결된 제1 단자 및 제2 전원 전압(V2)을 수신하는 제2 단자를 포함하는 제16 트랜지스터(T16)를 포함할 수 있다.
도 10은 도 1의 게이트 구동부(300)의 스테이지의 일 예를 나타내는 회로도이다. 도 11은 도 1의 게이트 구동부(300)의 제2 스테이지(S2)의 홀드 구간(HP)에서의 일 예를 나타내는 회로도이다. 도 12는 도 1의 게이트 구동부(300)의 제3 스테이지(S3)의 홀드 구간(HP)에서의 일 예를 나타내는 회로도이다.
도 10 내지 도 12를 참조하면, 제1 전원 전압(V1)은 게이트 오프 전압(예를 들어, 로우 레벨)(VGL) 일 수 있다. 제1 스테이지(S1)의 제2 전원 전압(V2) 및 제3 전원 전압(V3)은 게이트 온 전압(예를 들어, 하이 레벨)(VGH)일 수 있다. 제2 스테이지(S2)의 제2 전원 전압(V2)은 게이트 온 전압(VGH)일 수 있다. 제2 스테이지(S2)의 제3 전원 전압(V3)은 데이터 기입 구간(DWP)에서 게이트 온 전압(VGH)이고, 홀드 구간(HP)에서 게이트 오프 전압(VGL)일 수 있다. 제3 스테이지(S3)의 제2 전원 전압(V2) 및 제3 전원 전압(V3)은 데이터 기입 구간(DWP)에서 게이트 온 전압(VGH)이고, 홀드 구간(HP)에서 게이트 오프 전압(VGL)일 수 있다.
예를 들어, 홀드 구간(HP)에서 제2 스테이지(S2)의 초기화 게이트 신호 출력단에는 게이트 오프 전압(VGL)만 출력될 수 있다. 예를 들어, 홀드 구간(HP)에서 제3 스테이지(S3)의 보상 게이트 신호 출력단 및 초기화 게이트 신호 출력단에는 게이트 오프 전압(VGL)만 출력될 수 있다.
도 13은 도 1의 게이트 구동부(300)의 제1 스테이지(S1)에서의 입력 신호(IN), 제1 클록 신호(CLK1), 제2 클록 신호(CLK2) 및 게이트 보상 신호(GC)를 나타내는 도면이다. 도 14는 도 1의 게이트 구동부(300)의 제2 스테이지(S2)에서의 입력 신호(IN), 제1 클록 신호(CLK1), 제2 클록 신호(CLK2) 및 게이트 보상 신호(GC)를 나타내는 도면이다. 도 15는 제1 스테이지(S1)에서 표시부(110)에 인가한 보상 게이트 신호의 전압 값(V_GC) 및 제1 스테이지(S1)와 같은 클록 신호(CLK1, CLK2)가 인가된 제2 스테이지(S2)에서 표시부(110)에 인가한 보상 게이트 신호의 전압 값(V_GC)을 나타내는 그래프이다. 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)가 NMOS 트랜지스터이고, 제1 스테이지(S1)가 PMOS 트랜지스터로 구성되며, 입력 신호(IN) 및 보상 게이트 신호(GC)는 하이 레벨에서 온-상태이고, 제1 클록 신호(CLK1) 및 제2 클록 신호(CLK2)는 로우 레벨에서 온-상태라고 가정한다.
도 8, 도 10 및 도 13을 참조하면, 일 실시예에 따라, 제1 스테이지(S1)에서 입력 신호(IN)가 온-상태가 되고, 제1 클록 신호(CLK1)가 온-상태가 된 후 제2 클록 신호가(CLK2) 온-상태가 되면, 보상 게이트 신호(GC)는 온-상태가 될 수 있다. 일 실시예에 따라, 제1 스테이지(S1)에서 입력 신호(IN)가 오프-상태가 되고, 제2 클록 신호(CLK2)가 온-상태가 된 후 제1 클록 신호(CLK1)가 온-상태가 되면, 보상 게이트 신호(GC)는 오프-상태가 될 수 있다. 일 실시예에 따르면, 제2 스테이지(S2) 및 제3 스테이지(S3)에서 데이터 기입 구간(DWP) 동안 입력 신호(IN)가 온-상태가 되고, 제1 클록 신호(CLK1)가 온-상태가 된 후 제2 클록 신호가(CLK2) 온-상태가 되면, 보상 게이트 신호(GC)는 온-상태가 될 수 있다. 일 실시예에 따라, 제2 스테이지(S2) 및 제3 스테이지(S3)에서 데이터 기입 구간(DWP) 동안 입력 신호(IN)가 오프-상태가 되고, 제2 클록 신호(CLK2)가 온-상태가 된 후 제1 클록 신호(CLK1)가 온-상태가 되면, 보상 게이트 신호(GC)는 오프-상태가 될 수 있다.
구동 제어부(200)는 제2 스테이지(S2)가 표시부(110)에 인가하는 보상 게이트 신호(GC)가 온-상태인 구간 동안에 입력 신호(IN)가 오프-상태가 되면, 제1 클록 신호(CLK1) 및 제2 클록 신호(CLK2)를 보상 시간(CT)만큼 앞선 시간으로 쉬프팅 할 수 있다. 보상 시간(CT)은 홀드 구간(HP)에서, 제1 스테이지(S1)에 인가되는 제1 클록 신호(CLK1) 및 제1 스테이지(S1)에 인가되는 제2 클록 신호(CLK2)와 동일한 제1 클록 신호(CLK1) 및 제2 클록 신호(CLK2)가 제2 스테이지(S2)에 인가되는 경우, 제1 스테이지(S1)가 표시부(110)에 인가하는 보상 게이트 신호(CS)의 온-상태에서 오프-상태로 변하는 동안의 전압 값과 제2 스테이지(S2)가 표시부(110)에 인가하는 보상 게이트 신호(GC)의 온-상태에서 오프-상태로 변하는 동안의 전압 값의 편차를 기초로 결정될 수 있다. 상기 편차가 클수록 보상 시간(CT)은 커질 수 있다.
도 10, 11, 도 14 및 도15를 참조하면, 제2 스테이지(S2)의 홀드 구간(HP)에서 상기 보상 게이트 신호 출력단에 게이트 온 전압(VGH)이 인가된 후 게이트 오프 전압(VGL)이 인가되는 경우, 제2 스테이지(S2)의 상기 초기화 게이트 신호 출력단은 계속 게이트 오프 전압(VGL)이 인가될 수 있다. 반면에, 제1 스테이지(S1)의 홀드 구간(HP)에서 상기 보상 게이트 신호 출력단에 게이트 온 전압(VGH)이 인가된 후 게이트 오프 전압(VGL)이 인가되는 경우, 제2 스테이지(S2)의 상기 초기화 게이트 신호 출력단도 게이트 온 전압(VGH)이 인가된 후 게이트 오프 전압(VGL)이 인가될 수 있다. 실시예에 따라, 제1 스테이지(S1)에서 상기 초기화 게이트 신호 출력단이 게이트 온 전압(VGH)에서 게이트 오프 전압(VGL)으로 변화하고, 제2 스테이지(S2)에서 상기 초기화 게이트 신호 출력단이 계속해서 게이트 오프 전압(VGL)이 인가됨으로 인해, 제1 스테이지(S1)의 제2 노드(X2)의 전압과 제2 스테이지(S2)의 제2 노드(X2)의 전압 사이에 킥 백(Kick back)차가 발생할 수 있다. 제2 노드(X2)의 전압 차이는 제1 스테이지(S1)와 제2 스테이지(S2)의 보상 게이트 신호의 전압 편차를 발생시킬 수 있다. 이러한 경우, 상기 전압 차이로 인해, 제1 스테이지(S1)로부터 보상 게이트 신호(GC)를 인가 받은 화소와 제2 스테이지(S2)로부터 보상 게이트 신호(GC)를 인가 받은 화소 사이에 휘도 차이가 발생할 수 있다. 따라서, 상기 전압 편차를 감소시키기 위해, 제2 스테이지(S2)의 보상 게이트 신호(GC)의 온-시간을 감소시킬 수 있다. 예를 들어, 상기 킥 백차로 인해 제1 스테이지(S1)의 보상 게이트 신호의 전압 값(V_GC)이 제2 스테이지(S2)의 보상 게이트 신호의 전압 값(V_GC)보다 작은 경우, 제2 스테이지(S2)의 보상 게이트 신호(GC)가 출력되는 시간을 감소시킴으로써 상기 휘도 차이를 개선할 수 있다. 예를 들어, 구동 제어부(200)는 제2 스테이지(S2)의 보상 게이트 신호(GC)가 온-상태인 구간 동안에 입력 신호(IN)가 오프-상태가 되면, 제1 클록 신호(CLK1) 및 제2 클록 신호(CLK2)를 보상 시간(CT)만큼 앞선 시간으로 쉬프팅 함으로써, 보상 시간(CT)만큼 보상 게이트 신호(GC)의 온-시간을 감소시킬 수 있다. 보상 시간(CT)만큼 보상 게이트 신호(GC)의 온-시간이 감소되기 때문에, 상기 전압 편차가 클수록 보상 시간(CT)은 커질 수 있다.
도 16 내지 도 21의 실시예의 스테이지와 도 9의 스테이지는 동일한 구조를 가질 수 있다.
도 16 내지 도 21의 실시예에서, 노멀 모드(NM)에서 제1 스테이지(S1), 제2 스테이지(S2) 및 제3 스테이지(S3)의 제1 전원 전압(V1)은 게이트 오프 전압(VGL)이고, 제2 전원 전압(V2) 및 제3 전원 전압(V3)은 게이트 온 전압(VGH)일 수 있다. 다중 주파수 모드(MFD)에서 제1 스테이지(S1)의 제2 전원 전압(V2) 및 제3 전원 전압(V3)은 게이트 온 전압(VGH)일 수 있다. 다중 주파수 모드(MFD)에서 제2 스테이지(S2)의 제2 전원 전압(V2)은 게이트 온 전압(VGH)일 수 있다. 다중 주파수 모드(MFD)에서 제2 스테이지(S2)의 제3 전원 전압(V3)은 데이터 기입 구간(DWP)에서 게이트 온 전압(VGH)이고, 홀드 구간(HP)에서 게이트 오프 전압(VGL)일 수 있다. 다중 주파수 모드(MFD)에서 제3 스테이지(S3)의 제2 전원 전압(V2) 및 제3 전원 전압(V3)은 데이터 기입 구간(DWP)에서 게이트 온 전압(VGH)이고, 홀드 구간(HP)에서 게이트 오프 전압(VGL)일 수 있다. 다중 주파수 모드(MFD)에서 제2 스테이지(S2)가 표시부(110)에 인가하는 보상 게이트 신호(GC)가 온-상태인 구간 동안에 상기 입력 신호가 오프-상태가 되면, 제1 클록 신호(CLK1) 및 제2 클록 신호(CLK2)를 보상 시간(CT)만큼 앞선 시간으로 쉬프팅 할 수 있다.
도 16은 본 발명의 일 실시예에 따른 게이트 구동부(300)가 노멀 모드(NM) 동안 데이터 기입 구간(DWP) 및 홀드 구간(HP)에서 표시부(110)에 초기화 게이트 신호(GI) 및 보상 게이트 신호(GC)를 인가하는 일 예를 나타내는 도면이다. 도 17은 본 발명의 일 실시예에 따른 게이트 구동부(300)가 다중 주파수 모드(MFD) 동안 데이터 기입 구간(DWP) 및 홀드 구간(HP)에서 표시부(110)에 초기화 게이트 신호(GI) 및 보상 게이트 신호(GC)를 인가하는 일 예를 나타내는 도면이다. 도 16 및 도 17은 초기화 게이트 신호(GI) 및 보상 게이트 신호(GC)의 타이밍을 나타내기 위한 도면으로, 초기화 게이트 신호(GI) 및 보상 게이트 신호(GC)의 온-상태가 지속되는 정도를 표현한 것은 아니다. 도 1 내지 도 15를 참조하여 설명한 내용은 다중 주파수 모드(MFD)에서 동일하게 적용될 수 있다.
도 16 및 도 17을 참조하면, 구동 제어부(200)는 노멀 모드(NM)에서 표시부(110)에 대한 노멀 구동 주파수를 결정하고, 다중 주파수 모드(MFD)에서 제1 표시 영역(PS1)에 대한 제1 구동 주파수(DF1) 및 제2 표시 영역(PS2)에 대한 제2 구동 주파수(DF2)를 결정할 수 있다. 예를 들어, 노멀 모드(NM)에서 제1 표시 영역(PS1)과 제2 표시 영역(PS2)은 같은 구동 주파수로 구동될 수 있다. 예를 들어, 노멀 모드(NM)에서 데이터 기입 구간(DWP)과 홀드 구간(HP)은 따로 구분되지 않을 수 있다. 도 16 및 도 17에서, 제1 구동 주파수(DF1)는 1Hz이고, 제2 구동 주파수(DF2)는 120Hz라고 가정한다. 예를 들어, 다중 주파수 모드(MFD)에서 데이터 기입 구간(DWP)은 1개의 프레임(1 Frame)을 포함하고, 데이터 기입 구간(DWP)에서 제1 표시 영역(PS1)과 제2 표시 영역(PS2)은 게이트 신호들(GC, GW, GI)이 모두 인가되어 발광할 수 있다. 예를 들어, 다중 주파수 모드(MFD)에서 홀드 구간(HP)은 119개의 프레임(2~120 Frame)을 포함하고, 홀드 구간(HP)에서 제2 표시 영역(PS2)은 초기화 게이트 신호(GI)와 보상 게이트 신호(GC)가 인가되지 않아 발광하지 않을 수 있다. 이 경우, 제2 표시 영역(PS2)은 1개의 프레임을 포함하는 데이터 기입 구간(DWP)에서 발광하고, 119개의 프레임을 포함하는 홀드 구간(HP)에서는 발광하지 않아서 제1 표시 영역(PS1)과 다른 주파수로 구동될 수 있다.
제1 스테이지(S1)는 다중 주파수 모드(MFD)에서 제1 구동 주파수(DF1)에 동기화된 보상 게이트 신호(GC) 및 제1 구동 주파수(DF1)에 동기화된 초기화 게이트 신호(GI)를 표시부(110)에 인가하고, 노멀 모드(NM)에서 상기 노멀 구동 주파수에 동기화된 보상 게이트 신호(GC) 및 상기 노멀 구동 주파수에 동기화된 초기화 게이트 신호(GI)를 표시부(110)에 인가할 수 있다. 제2 스테이지(S2)는 다중 주파수 모드(MFD)에서 제1 구동 주파수(DF1)에 동기화된 보상 게이트 신호(GC) 및 제2 구동 주파수(DF2)에 동기화된 초기화 게이트 신호(GI)를 표시부(110)에 인가하고, 노멀 모드(NM)에서 상기 노멀 구동 주파수에 동기화된 보상 게이트 신호(GC) 및 상기 노멀 구동 주파수에 동기화된 초기화 게이트 신호(GI)를 표시부(110)에 인가할 수 있다. 제3 스테이지(S3)는 다중 주파수 모드(MFD)에서 제2 구동 주파수(DF2)에 동기화된 보상 게이트 신호(GC) 및 제2 구동 주파수(DF2)에 동기화된 초기화 게이트 신호(GI)를 표시부(110)에 인가하고, 노멀 모드(NM)에서 상기 노멀 구동 주파수에 동기화된 보상 게이트 신호(GC) 및 상기 노멀 구동 주파수에 동기화된 초기화 게이트 신호(GI)를 표시부(110)에 인가할 수 있다.
도 18은 본 발명의 일 실시예에 따른 게이트 구동부(300)가 노멀 모드(NM) 동안 데이터 기입 구간(DWP) 및 홀드 구간(HP)에서 표시부(110)에 보상 게이트 신호(GC)를 인가하는 일 예를 나타내는 도면이다. 도 19는 본 발명의 일 실시예에 따른 게이트 구동부(300)가 다중 주파수 모드(MFD) 동안 데이터 기입 구간(DWP) 및 홀드 구간(HP)에서 표시부(110)에 보상 게이트 신호(GC)를 인가하는 일 예를 나타내는 도면이다. 도 20은 본 발명의 일 실시예에 따른 게이트 구동부(300)가 다중 주파수 모드(MFD) 동안 데이터 기입 구간(DWP) 및 홀드 구간(HP)에서 표시부(110)에 보상 게이트 신호(GC)를 인가하는 일 예를 나타내는 도면이다. 도 21은 본 발명의 일 실시예에 따른 게이트 구동부(300)가 다중 주파수 모드(MFD) 동안 데이터 기입 구간(DWP) 및 홀드 구간(HP)에서 표시부(110)에 보상 게이트 신호(GC)를 인가하는 일 예를 나타내는 도면이다.
도 18을 참조하면, 게이트 구동부(300)의 스테이지들 각각에서 표시부(110)에 인가하는 보상 게이트 신호(GC)의 온-시간은 동일할 수 있다. 또한, 데이터 기입 구간(DWP)과 홀드 구간(HP)의 구분이 없을 수 있다.
도 19를 참조하면, 다중 주파수 모드(MFD)에서 제2 스테이지(S2)에서 표시부(110)에 인가하는 보상 게이트 신호(GC)의 온-시간은 제1 스테이지(S1)에서 표시부(110)에 인가하는 보상 게이트 신호(GC)의 온-시간보다 짧을 수 있다. 도 19의 두 번째 및 세 번째의 보상 게이트 신호(GC)는 제2 스테이지(S2)에서 표시부(110)에 인가하는 보상 게이트 신호(GC)라고 가정한다. 예를 들어, 도 19에서 보듯이, 두 번째 및 세 번째의 보상 게이트 신호(GC)는 다른 보상 게이트 신호(GC)보다 온-시간이 짧다. 보상 게이트 신호(GC)의 온-시간은 보상 게이트 신호(GC)가 표시부(110)에 인가되는 시간을 의미할 수 있다.
도 20을 참조하면, 다중 주파수 모드(MFD)에서 제2 스테이지(S2) 및 제3 스테이지(S3)에서 표시부(110)에 인가하는 보상 게이트 신호(GC)의 온-시간은 제1 스테이지(S1)에서 표시부(110)에 인가하는 보상 게이트 신호(GC)의 온-시간보다 짧을 수 있다. 도 20의 첫 번째의 보상 게이트 신호(GC)는 제1 스테이지(S1)에서 표시부(110)에 인가하는 보상 게이트 신호(GC)이고, 도 20의 두 번째 및 세 번째의 보상 게이트 신호(GC)는 제2 스테이지(S2)에서 표시부(110)에 인가하는 보상 게이트 신호(GC)이며, 도 20의 네 번째의 보상 게이트 신호(GC)는 제3 스테이지(S3)에서 표시부(110)에 인가하는 보상 게이트 신호(GC)라고 가정한다. 예를 들어, 도 20에서 보듯이, 두 번째, 세 번째 및 네 번째의 보상 게이트 신호(GC)는 첫 번째 보상 게이트 신호(GC)보다 온-시간이 짧다.
도 21을 참조하면, 다중 주파수 모드(MFD)의 데이터 기입 구간(DWP)에서, 제2 스테이지(S2)가 표시부(110)에 인가하는 보상 게이트 신호(GC)의 온-시간은 제1 스테이지(S1)에서 표시부(110)에 인가하는 보상 게이트 신호(GC)의 온-시간과 동일할 수 있다. 다중 주파수 모드(MFD)의 홀드 구간(HP)에서, 제2 스테이지(S2)가 표시부(110)에 인가하는 보상 게이트 신호(GC)의 온-시간은 제1 스테이지(S1)에서 표시부(110)에 인가하는 보상 게이트 신호(GC)의 온-시간보다 짧을 수 있다. 다중 주파수 모드(MFD)의 데이터 기입 구간(DWP)에서 제1 스테이지(S1), 제2 스테이지(S2) 및 제3 스테이지(S3)는 표시부(110)에 보상 게이트 신호(GC) 및 초기화 게이트 신호(GI)를 인가하므로, 보상 게이트 신호(GC)의 온-시간은 일정할 필요가 있을 수 있다. 다중 주파수 모드(MFD)의 홀드 구간(HP)에서 제2 스테이지(S2)는 보상 게이트 신호(GC)를 표시부(110)에 인가하고, 초기화 게이트 신호(GI)를 표시부(110)에 인가하지 않을 수 있다. 따라서, 다중 주파수 모드(MFD)의 홀드 구간(HP)에서 제2 스테이지(S2)는 보상 게이트 신호(GC)의 온-시간이 짧을 필요가 있을 수 있다.
도 22 내지 23은 본 발명의 실시예에 따른 표시 장치의 구동 방법을 나타내는 순서도이다.
도 22 및 도 23을 참조하면, 도 22의 표시 장치(1000)의 구동 방법은 입력 영상 데이터(IMG)에 정지 영상의 포함 여부를 확인(S610) 할 수 있다. 도 22의 표시 장치(1000)의 구동 방법은 입력 영상 데이터(IMG)에 상기 정지 영상이 포함되면 표시 장치(1000)의 구동 모드를 다중 주파수 모드(MFD)로 결정하고, 입력 영상 데이터(IMG)에 상기 정지 영상이 포함되지 않으면 표시 장치(1000)의 구동 모드를 노멀 모드(NM)로 결정(S620, S631, S632) 할 수 있다. 구체적으로, 노멀 모드(NM)로 결정된 경우 표시 장치(1000)는 노멀 구동 주파수를 결정하고, 다중 주파수 모드(MFD)로 결정된 경우 표시 장치(1000)는 제1 구동 주파수(DF1) 및 제2 구동 주파수(DF2)를 결정할 수 있다. 도 22의 표시 장치(1000)의 구동 방법은 상기 클록 신호를 제1 스테이지(S1), 제2 스테이지(S2) 및 제3 스테이지(S3)를 포함하는 복수의 스테이지들에 인가(S640) 할 수 있다. 도 22의 표시 장치(1000)의 구동 방법은 상기 클록 신호 및 입력 신호(IN)를 기초로 상기 복수의 스테이지들에서 초기화 게이트 신호(GI) 및 보상 게이트 신호(GC)를 생성(S650)할 수 있다. 표시 장치(1000)는 초기화 게이트 신호(GI) 및 보상 게이트 신호(GC)를 기초로 영상을 표시할 수 있다. 도 22의 표시 장치(1000)의 구동 방법은 다중 주파수 모드(MFD)에서 제1 스테이지(S1)와 제3 스테이지(S3) 사이에 배치되는 제2 스테이지(S2)에서 생성된 보상 게이트 신호(GC)가 온-상태인 구간 동안에 입력 신호(IN)가 오프-상태가 되면, 상기 클록 신호를 보상 시간(OT)만큼 앞선 시간으로 쉬프팅(S660)할 수 있다. 상기 클록 신호를 보상 시간(OT)만큼 앞선 시간으로 쉬프팅 함으로써, 보상 게이트 신호(GC)의 온-시간을 감소시킬 수 있다. 일 실시예에 따라, 도 22의 표시 장치(1000)의 구동 방법은 다중 주파수 모드(MFD)의 홀드 구간(HP)에서 제1 스테이지(S1)와 제3 스테이지(S3) 사이에 배치되는 제2 스테이지(S2)에서 생성된 보상 게이트 신호(GC)가 온-상태인 구간 동안에 입력 신호(IN)가 오프-상태가 되면, 상기 클록 신호를 보상 시간(OT)만큼 앞선 시간으로 쉬프팅(S661)할 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 표시 장치(1000) 및 표시 장치(1000)의 구동 방법은 표시부(110)의 제1 표시 영역(PS1)과 제2 표시 영역(PS2)이 인접해 있는 영역으로 온-시간이 상대적으로 짧은 게이트 보상 신호(GC)를 인가함으로써, 구동 트랜지스터(T1)의 게이트 전극을 낮춰 휘도 차이를 개선할 수 있다. 또한, 제2 스테이지(S2)에 인가되는 클록 신호(CLK1, CLK2)를 보상 시간(OT)만큼 앞선 시간으로 쉬프팅 함으로써, 보상 게이트 신호(GC)의 온-시간을 감소시켜 휘도 차이를 개선할 수 있다.
본 발명은 임의의 표시 장치 및 이를 포함하는 전자 기기에 적용될 수 있다. 예를 들어, 본 발명은 디지털 휴대폰, 스마트 폰, 태블릿 컴퓨터, TV, 3D TV, HMD, VR 기기, PC, 가정용 전자기기, 노트북 컴퓨터, PDA, PMP, 디지털 카메라, 음악 재생기, 휴대용 게임 콘솔, 내비게이션 등에 적용될 수 있다.
이상 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다
1000: 표시 장치 100: 표시 패널
110: 표시부 200: 구동 제어부
300: 게이트 구동부 310: 입력부
320: 제1 스트레스 완화부 330: 제1 전달부
340: 제2 스트레스 완화부 351: 제1 부트 스트랩부
352: 제2 부트 스트랩부 360: 유지부
371: 보상 게이트 신호 출력부 372: 초기화 게이트 신호 출력부
380: 제2 전달부 390: 제3 전달부
400: 데이터 구동부 500: 에미션 구동부

Claims (20)

  1. 제1 표시 영역 및 제2 표시 영역을 포함하는 표시부를 포함하는 표시 패널;
    상기 표시부에 데이터 전압을 인가하는 데이터 구동부;
    상기 표시부에 보상 게이트 신호 및 초기화 게이트 신호를 인가하고, 제1 스테이지 및 제2 스테이지를 포함하는 게이트 구동부; 및
    상기 데이터 구동부 및 상기 게이트 구동부를 제어하는 구동 제어부를 포함하고,
    상기 구동 제어부는
    상기 제1 표시 영역에 대한 제1 구동 주파수 및 상기 제2 표시 영역에 대한 제2 구동 주파수를 결정하며,
    상기 제2 스테이지가 상기 표시부에 인가하는 상기 보상 게이트 신호의 온-시간은 상기 제1 스테이지가 상기 표시부에 인가하는 상기 보상 게이트 신호의 온-시간보다 짧은 것을 특징으로 하는 표시 장치.
  2. 제 1 항에 있어서,
    상기 게이트 구동부는 제3 스테이지를 더 포함하고,
    상기 제1 스테이지는 상기 제1 구동 주파수에 동기화된 상기 보상 게이트 신호 및 상기 제1 구동 주파수에 동기화된 상기 초기화 게이트 신호를 상기 표시부에 인가하고,
    상기 제2 스테이지는 상기 제1 구동 주파수에 동기화된 상기 보상 게이트 신호 및 상기 제2 구동 주파수에 동기화된 상기 초기화 게이트 신호를 상기 표시부에 인가하며,
    상기 제3 스테이지는 상기 제2 구동 주파수에 동기화된 상기 보상 게이트 신호 및 상기 제2 구동 주파수에 동기화된 상기 초기화 게이트 신호를 상기 표시부에 인가하는 것을 특징으로 하는 표시 장치.
  3. 제 2 항에 있어서,
    상기 제2 스테이지는 상기 제1 스테이지와 상기 제3 스테이지 사이에 배치되는 것을 특징으로 하는 표시 장치.
  4. 제 2 항에 있어서,
    상기 제1 스테이지는 상기 제1 표시 영역에 상기 보상 게이트 신호 및 상기 초기화 게이트 신호를 인가하며,
    상기 제2 스테이지는 상기 제1 표시 영역에 상기 보상 게이트 신호를 인가하고, 상기 제2 표시 영역에 상기 초기화 게이트 신호를 인가하고,
    상기 제3 스테이지는 상기 제2 표시 영역에 상기 보상 게이트 신호 및 상기 초기화 게이트 신호를 인가하는 것을 특징으로 하는 표시 장치.
  5. 제 1 항에 있어서,
    데이터 기입 구간에서, 상기 제2 스테이지가 상기 표시부에 인가하는 상기 보상 게이트 신호의 온-시간은 상기 제1 스테이지에서 상기 표시부에 인가하는 상기 보상 게이트 신호의 온-시간과 동일하고,
    홀드 구간에서, 상기 제2 스테이지가 상기 표시부에 인가하는 상기 보상 게이트 신호의 온-시간은 상기 제1 스테이지에서 상기 표시부에 인가하는 상기 보상 게이트 신호의 온-시간보다 짧은 것을 특징으로 하는 표시 장치.
  6. 제 1 항에 있어서,
    상기 게이트 구동부의 P(P는 자연수)번째 스테이지는 상기 표시부의 Q(Q는 자연수)번째 화소 행에 보상 게이트 신호를 인가하고,
    상기 게이트 구동부의 P번째 스테이지는 상기 표시부의 Q+N(N은 자연수)번째 화소 행에 초기화 게이트 신호를 인가하며,
    상기 제2 스테이지의 수는 N개인 것을 특징으로 하는 표시 장치.
  7. 제 1 항에 있어서, 상기 표시부의 화소는
    구동 전류를 생성하는 구동 트랜지스터;
    기입 게이트 신호에 응답하여 상기 데이터 전압 또는 블랭크 전압을 상기 구동 트랜지스터의 소스에 전달하는 스위칭 트랜지스터;
    상기 보상 게이트 신호에 응답하여 상기 구동 트랜지스터를 다이오드 연결시키는 보상 트랜지스터;
    상기 데이터 전압으로부터 상기 구동 트랜지스터의 문턱 전압이 감산된 전압을 저장하는 저장 커패시터;
    상기 초기화 게이트 신호에 응답하여 상기 저장 커패시터 및 상기 구동 트랜지스터의 게이트에 제1 초기화 전압을 제공하는 제1 초기화 트랜지스터;
    발광 신호에 응답하여 전원 전압의 라인을 상기 구동 트랜지스터의 상기 소스에 연결하는 제1 발광 트랜지스터;
    상기 발광 신호에 응답하여 상기 구동 트랜지스터의 드레인을 발광 소자에 연결하는 제2 발광 트랜지스터;
    다음 행의 화소들에 대한 상기 기입 게이트 신호에 응답하여 상기 발광 소자에 제2 초기화 전압을 제공하는 제2 초기화 트랜지스터; 및
    상기 구동 전류에 기초하여 발광하는 상기 발광 소자를 포함하는 것을 특징으로 하는 표시 장치.
  8. 제 1 항에 있어서, 상기 게이트 구동부의 스테이지들 각각은
    제1 클록 신호에 응답하여 입력 신호를 제1 노드에 전달하는 입력부;
    상기 제1 노드와 제2 노드 사이에 배치되고, 상기 제1 노드의 전압을 상기 제2 노드에 전달하는 제1 스트레스 완화부;
    상기 제1 클록 신호에 응답하여 제1 전원 전압을 제3 노드에 전달하는 제1 전달부;
    상기 제3 노드와 제4 노드 사이에 배치되고, 상기 제3 노드의 전압을 상기 제4 노드에 전달하는 제2 스트레스 완화부;
    상기 제2 클록 신호에 기초하여 상기 제4 노드를 부트 스트랩(bootstrap)하는 제1 부트 스트랩부;
    제5 노드의 전압을 유지시키는 유지부;
    상기 제5 노드의 전압에 응답하여 상기 보상 게이트 신호로서 제2 전원 전압을 출력하는 보상 게이트 신호 출력부;
    상기 제5 노드의 전압에 응답하여 상기 초기화 게이트 신호로서 제3 전원 전압을 출력하는 초기화 게이트 신호 출력부;
    상기 제2 클록 신호에 기초하여 상기 제2 노드를 상기 부트 스트랩하는 제2 부트 스트랩부;
    상기 제1 노드의 전압에 응답하여 상기 제1 클록 신호를 상기 제3 노드에 전달하는 제2 전달부; 및
    상기 제1 노드의 전압에 응답하여 상기 제2 전원 전압을 상기 제5 노드에 전달하는 제3 전달부를 포함하는 것을 특징으로 하는 표시 장치.
  9. 제 8 항에 있어서,
    상기 제1 전원 전압은 게이트 오프 전압이고,
    상기 제1 스테이지의 제2 전원 전압 및 제3 전원 전압은 게이트 온 전압이고,
    상기 제2 스테이지의 제2 전원 전압은 상기 게이트 온 전압이고, 제3 전원 전압은 데이터 기입 구간에서 상기 게이트 온 전압이고, 홀드 구간에서 상기 게이트 오프 전압이며,
    상기 제3 스테이지의 제2 전원 전압 및 제3 전원 전압은 상기 데이터 기입 구간에서 상기 게이트 온 전압이고, 상기 홀드 구간에서 상기 게이트 오프 전압인 것을 특징으로 하는 표시 장치.
  10. 제 9 항에 있어서, 상기 구동 제어부는
    상기 제2 스테이지가 상기 표시부에 인가하는 상기 보상 게이트 신호가 온-상태인 구간 동안에 상기 입력 신호가 오프-상태가 되면, 상기 제1 클록 신호 및 상기 제2 클록 신호를 보상 시간만큼 앞선 시간으로 쉬프팅 하는 것을 특징으로 하는 표시 장치.
  11. 제 10 항에 있어서, 상기 보상 시간은
    상기 홀드 구간에서, 상기 제1 스테이지에 인가되는 상기 제1 클록 신호 및 상기 제1 스테이지에 인가되는 상기 제2 클록 신호와 동일한 상기 제1 클록 신호 및 상기 제2 클록 신호가 상기 제2 스테이지에 인가되는 경우, 상기 제1 스테이지가 상기 표시부에 인가하는 상기 보상 게이트 신호의 온-상태에서 오프-상태로 변하는 동안의 전압 값과 상기 제2 스테이지가 상기 표시부에 인가하는 상기 보상 게이트 신호의 온-상태에서 오프-상태로 변하는 동안의 전압 값의 편차를 기초로 결정되는 것을 특징으로 하는 표시 장치.
  12. 제 11 항에 있어서,
    상기 편차가 클수록 상기 보상 시간은 커지는 것을 특징으로 하는 표시 장치.
  13. 제1 표시 영역 및 제2 표시 영역을 포함하는 표시부를 포함하는 표시 패널;
    상기 표시부에 데이터 전압을 인가하는 데이터 구동부;
    상기 표시부에 보상 게이트 신호 및 초기화 게이트 신호를 인가하고, 제1 스테이지 및 제2 스테이지를 포함하는 게이트 구동부; 및
    상기 데이터 구동부 및 상기 게이트 구동부를 제어하는 구동 제어부를 포함하고,
    상기 구동 제어부는
    노멀 모드에서 상기 표시부에 대한 노멀 구동 주파수를 결정하고,
    다중 주파수 모드에서 상기 제1 표시 영역에 대한 제1 구동 주파수 및 상기 제2 표시 영역에 대한 제2 구동 주파수를 결정하며,
    상기 다중 주파수 모드에서 상기 제2 스테이지가 상기 표시부에 인가되는 상기 보상 게이트 신호의 온-시간은 상기 제1 스테이지가 상기 표시부에 인가하는 상기 보상 게이트 신호의 온-시간보다 짧은 것을 특징으로 하는 표시 장치.
  14. 제 13 항에 있어서,
    상기 제1 스테이지는 상기 다중 주파수 모드에서 상기 제1 구동 주파수에 동기화된 상기 보상 게이트 신호 및 상기 제1 구동 주파수에 동기화된 상기 초기화 게이트 신호를 상기 표시부에 인가하고, 상기 노멀 모드에서 상기 노멀 구동 주파수에 동기화된 상기 보상 게이트 신호 및 상기 노멀 구동 주파수에 동기화된 상기 초기화 게이트 신호를 상기 표시부에 인가하며,
    상기 제2 스테이지는 상기 다중 주파수 모드에서 상기 제1 구동 주파수에 동기화된 상기 보상 게이트 신호 및 상기 제2 구동 주파수에 동기화된 상기 초기화 게이트 신호를 상기 표시부에 인가하고, 상기 노멀 모드에서 상기 노멀 구동 주파수에 동기화된 상기 보상 게이트 신호 및 상기 노멀 구동 주파수에 동기화된 상기 초기화 게이트 신호를 상기 표시부에 인가하는 것을 특징으로 하는 표시 장치.
  15. 제 14 항에 있어서,
    상기 게이트 구동부는 제3 스테이지를 더 포함하고,
    상기 제3 스테이지는 상기 다중 주파수 모드에서 상기 제2 구동 주파수에 동기화된 상기 보상 게이트 신호 및 상기 제2 구동 주파수에 동기화된 상기 초기화 게이트 신호를 상기 표시부에 인가하고, 상기 노멀 모드에서 상기 노멀 구동 주파수에 동기화된 상기 보상 게이트 신호 및 상기 노멀 구동 주파수에 동기화된 상기 초기화 게이트 신호를 상기 표시부에 인가하는 것을 특징으로 하는 표시 장치.
  16. 제 15 항에 있어서, 상기 게이트 구동부의 스테이지들 각각은
    제1 클록 신호에 응답하여 입력 신호를 제1 노드에 전달하는 입력부;
    상기 제1 노드와 제2 노드 사이에 배치되고, 상기 제1 노드에서의 상기 입력 신호를 상기 제2 노드에 전달하는 제1 스트레스 완화부;
    상기 제1 클록 신호에 응답하여 제1 전원 전압을 제3 노드에 전달하는 제1 전달부;
    상기 제3 노드와 제4 노드 사이에 배치되고, 상기 제3 노드의 전압을 상기 제4 노드에 전달하는 제2 스트레스 완화부;
    상기 제2 클록 신호에 기초하여 상기 제4 노드를 부트 스트랩(bootstrap)하는 제1 부트 스트랩부;
    제5 노드의 전압을 유지시키는 유지부;
    상기 제5 노드의 전압에 응답하여 상기 보상 게이트 신호로서 제2 전원 전압을 출력하는 보상 게이트 신호 출력부;
    상기 제5 노드의 전압에 응답하여 상기 초기화 게이트 신호로서 제3 전원 전압을 출력하는 초기화 게이트 신호 출력부;
    상기 제2 클록 신호에 기초하여 상기 제2 노드를 상기 부트 스트랩하는 제2 부트 스트랩부;
    상기 제1 노드의 전압에 응답하여 상기 제1 클록 신호를 상기 제3 노드에 전달하는 제2 전달부; 및
    상기 제1 노드의 전압에 응답하여 상기 제2 전원 전압을 상기 제5 노드에 전달하는 제3 전달부를 포함하는 것을 특징으로 하는 표시 장치.
  17. 제 16 항에 있어서,
    상기 노멀 모드에서,
    상기 제1 스테이지, 상기 제2 스테이지 및 상기 제3 스테이지의 상기 제1 전원 전압은 게이트 오프 전압이고, 상기 제2 전원 전압 및 상기 제3 전원 전압은 게이트 온 전압이며,
    상기 다중 주파수 모드에서,
    상기 제1 스테이지의 제2 전원 전압 및 제3 전원 전압은 게이트 온 전압이고,
    상기 제2 스테이지의 제2 전원 전압은 상기 게이트 온 전압이고, 제3 전원 전압은 데이터 기입 구간에서 상기 게이트 온 전압이고, 홀드 구간에서 상기 게이트 오프 전압이며,
    상기 제3 스테이지의 제2 전원 전압 및 제3 전원 전압은 상기 데이터 기입 구간에서 상기 게이트 온 전압이고, 상기 홀드 구간에서 상기 게이트 오프 전압인 것을 특징으로 하는 표시 장치.
  18. 제 17 항에 있어서, 상기 구동 제어부는
    상기 다중 주파수 모드에서 상기 제2 스테이지가 상기 표시부에 인가하는 상기 보상 게이트 신호가 온-상태인 구간 동안에 상기 입력 신호가 오프-상태가 되면, 상기 제1 클록 신호 및 상기 제2 클록 신호를 보상 시간만큼 앞선 시간으로 쉬프팅 하는 것을 특징으로 하는 표시 장치.
  19. 입력 영상 데이터에 정지 영상이 포함되면 표시 장치의 구동 모드를 다중 주파수 모드로 결정하는 단계;
    상기 입력 영상 데이터에 상기 정지 영상이 포함되지 않으면 노멀 모드로 결정하는 단계:
    클록 신호를 제1 스테이지, 제2 스테이지 및 제3 스테이지를 포함하는 복수의 스테이지들에 인가하는 단계;
    클록 신호 및 입력 신호를 기초로 상기 복수의 스테이지들에서 초기화 게이트 신호 및 보상 게이트 신호를 생성하는 단계; 및
    상기 다중 주파수 모드에서 상기 제1 스테이지와 상기 제3 스테이지 사이에 배치되는 상기 제2 스테이지에서 생성된 상기 보상 게이트 신호가 온-상태인 구간 동안에 상기 입력 신호가 오프-상태가 되면, 상기 클록 신호를 보상 시간만큼 앞선 시간으로 쉬프팅하는 단계를 포함하는 표시 장치의 구동 방법.
  20. 제 19 항에 있어서,
    다중 주파수 모드에서 상기 제1 스테이지와 상기 제3 스테이지 사이에 배치되는 상기 제2 스테이지에서 생성된 상기 보상 게이트 신호가 온-상태인 구간 동안에 상기 입력 신호가 오프-상태가 되면, 상기 클록 신호를 보상 시간만큼 앞선 시간으로 쉬프팅하는 단계는 상기 다중 주파수 모드의 홀드 구간에서 이뤄지는 것을 특징으로 하는 표시 장치의 구동 방법.
KR1020210056672A 2021-04-30 2021-04-30 표시 장치 및 이의 구동 방법 KR20220149859A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020210056672A KR20220149859A (ko) 2021-04-30 2021-04-30 표시 장치 및 이의 구동 방법
US17/566,385 US11869400B2 (en) 2021-04-30 2021-12-30 Display apparatus and method of driving the same
CN202210292062.9A CN115273718A (zh) 2021-04-30 2022-03-24 显示装置和驱动显示装置的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210056672A KR20220149859A (ko) 2021-04-30 2021-04-30 표시 장치 및 이의 구동 방법

Publications (1)

Publication Number Publication Date
KR20220149859A true KR20220149859A (ko) 2022-11-09

Family

ID=83758723

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210056672A KR20220149859A (ko) 2021-04-30 2021-04-30 표시 장치 및 이의 구동 방법

Country Status (3)

Country Link
US (1) US11869400B2 (ko)
KR (1) KR20220149859A (ko)
CN (1) CN115273718A (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20230081422A (ko) * 2021-11-30 2023-06-07 엘지디스플레이 주식회사 전원 공급회로 및 그를 포함하는 표시장치
KR20240003374A (ko) * 2022-06-30 2024-01-09 삼성디스플레이 주식회사 표시 장치 및 그것의 구동 방법

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9298303B2 (en) * 2009-12-31 2016-03-29 Google Technology Holdings LLC Duty cycle modulation of periodic time-synchronous receivers for noise reduction
US10685614B2 (en) * 2016-03-17 2020-06-16 Semiconductor Energy Laboratory Co., Ltd. Display device, display module, and electronic device
KR102575436B1 (ko) 2016-12-30 2023-09-06 엘지디스플레이 주식회사 표시장치, 표시패널, 구동방법 및 게이트 구동회로
CN110176202B (zh) * 2018-04-16 2021-04-06 京东方科技集团股份有限公司 信号处理电路及其驱动方法、显示面板及显示装置

Also Published As

Publication number Publication date
CN115273718A (zh) 2022-11-01
US20220351659A1 (en) 2022-11-03
US11869400B2 (en) 2024-01-09

Similar Documents

Publication Publication Date Title
US11488542B2 (en) Organic light emitting display device
US11967276B2 (en) Display device
CN109389941B (zh) 有机发光显示设备
US10971077B2 (en) Organic light emitting diode display device performing low frequency driving
US11574594B2 (en) Display panel of an organic light emitting diode display device, and organic light emitting diode display device including pixels differing in terms of size of at least one of a transistor and a capacitor
CN112771602A (zh) 显示装置
US11257431B2 (en) Pixel of an organic light emitting diode display device, and organic light emitting diode display device
US11257437B2 (en) Light-emitting display device and pixel thereof
US11244629B2 (en) Scan driver and display device
US11869400B2 (en) Display apparatus and method of driving the same
US11942045B2 (en) Display device and method of driving display device
KR20230057510A (ko) 화소 및 화소를 포함하는 표시 장치
US11727864B2 (en) Pixel circuit boosted by a boost capacitor
KR102625440B1 (ko) 표시패널과 이를 이용한 전계 발광 표시장치
US20190279577A1 (en) Digital control driving method and driving display device
US20170092185A1 (en) Timing controller and display apparatus having the same
KR20200046796A (ko) 발광표시장치
US20240062702A1 (en) Gate driver and display device having the same
CN220474319U (zh) 显示装置
CN217588401U (zh) 像素和包括像素的显示装置
US20240062694A1 (en) Display system and method of driving the same
KR102511043B1 (ko) 스캔 구동부 및 이를 포함한 전계발광표시장치
KR20230054539A (ko) 화소 회로 및 이를 포함하는 표시 장치
CN114446236A (zh) 驱动显示屏的方法及其驱动电路
CN116741088A (zh) 显示装置和显示装置的驱动方法

Legal Events

Date Code Title Description
A201 Request for examination