KR20200046796A

KR20200046796A - 발광표시장치

Info

Publication number: KR20200046796A
Application number: KR1020180128429A
Authority: KR
Inventors: 홍순환; 이철환
Original assignee: 엘지디스플레이 주식회사
Priority date: 2018-10-25
Filing date: 2018-10-25
Publication date: 2020-05-07
Also published as: KR102582159B1

Abstract

본 발명은 표시 패널, 데이터 구동부 및 스캔 구동부를 포함하는 발광표시장치를 제공한다. 표시 패널은 영상을 표시한다. 데이터 구동부는 표시 패널의 데이터라인을 통해 데이터전압을 공급한다. 스캔 구동부는 표시 패널의 스캔라인을 통해 스캔신호를 공급한다. 표시 패널은 제N스캔라인을 통해 인가된 제N스캔신호와 제N-1스캔라인을 통해 인가된 제N-1스캔신호에 응답하여 데이터전압을 저장하는 서브 픽셀을 갖는다.

Description

발광표시장치{Light Emitting Display}

본 발명은 발광표시장치에 관한 것이다.

정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 발광표시장치(Light Emitting Display: LED), 양자점표시장치(Quantum Dot Display; QDD), 액정표시장치(Liquid Crystal Display: LCD) 등과 같은 표시장치의 사용이 증가하고 있다.

앞서 설명한 표시장치들은 서브 픽셀들을 포함하는 표시패널, 표시패널을 구동하는 구동 신호를 출력하는 구동부 및 표시패널 또는 구동부에 공급할 전원을 생성하는 전원 공급부 등이 포함된다.

위와 같은 표시장치들은 표시패널에 형성된 서브 픽셀들에 구동 신호 예컨대, 스캔신호 및 데이터신호 등이 공급되면, 선택된 서브 픽셀이 빛을 투과시키거나 빛을 직접 발광을 하게 됨으로써 영상을 표시할 수 있게 된다.

한편, 앞서 설명한 표시장치들 중 발광표시장치는 빠른 응답속도, 고휘도 및 시야각이 넓은 전기적 그리고 광학적 특성과 더불어 유연한 형태로 구현할 수 있는 기구적 특성 등과 같이 많은 장점이 있다. 그러나 발광표시장치는 표시패널의 구성면에서 개선점이 남아 있는바 이와 관련된 지속적인 연구가 필요하다.

상술한 배경기술의 문제점을 해결하기 위한 본 발명은 내부 보상회로 기반의 표시 패널 구현 시 스캔라인의 개수를 절감하고, 또한 충분한 샘플링 시간을 제공하는 것이다. 또한, 본 발명은 플리커 발생율을 낮추거나, 저속구동에 유리하거나, 회로의 밀집도를 낮추는 것이다. 또한, 본 발명은 표시 패널의 네로우 베젤화와 더불어 중형급 이상의 모델이나 고해상도 모델 구현 시 이점을 제공하는 것이다.

상술한 과제 해결 수단으로 본 발명은 표시 패널, 데이터 구동부 및 스캔 구동부를 포함하는 발광표시장치를 제공한다. 표시 패널은 영상을 표시한다. 데이터 구동부는 표시 패널의 데이터라인을 통해 데이터전압을 공급한다. 스캔 구동부는 표시 패널의 스캔라인을 통해 스캔신호를 공급한다. 표시 패널은 제N스캔라인을 통해 인가된 제N스캔신호와 제N-1스캔라인을 통해 인가된 제N-1스캔신호에 응답하여 데이터전압을 저장하는 서브 픽셀을 갖는다.

다른 측면에서 본 발명은 표시 패널, 데이터 구동부 및 스캔 구동부를 포함하는 발광표시장치를 제공한다. 표시 패널은 영상을 표시한다. 데이터 구동부는 표시 패널의 데이터라인을 통해 데이터전압을 공급한다. 스캔 구동부는 표시 패널의 스캔라인을 통해 스캔신호를 공급한다. 표시 패널은 제N스캔라인을 통해 인가된 제N스캔신호와 제N-1스캔라인을 통해 인가된 제N-1스캔신호가 중첩하는 구간 동안 데이터전압을 저장하는 서브 픽셀을 갖는다.

서브 픽셀은 제N스캔라인의 제N스캔신호에 응답하여 턴온되는 제1A트랜지스터와, 제N-1스캔라인의 N-1스캔신호에 응답하여 턴온되는 제1B트랜지스터를 포함할 수 있다.

제1A트랜지스터와 제1B트랜지스터는 동시에 턴온되는 기간을 가질 수 있다.

제1B트랜지스터는 제1A트랜지스터보다 턴온되는 시점이 앞설 수 있다.

제1A트랜지스터는 제N스캔라인에 게이트전극이 연결되고 제1데이터라인에 제1전극이 연결되고, 제1B트랜지스터는 제N-1스캔라인에 게이트전극이 연결되고 제1A트랜지스터의 제2전극에 제1전극이 연결될 수 있다.

표시 패널은 데이터 구동부의 채널에 연결된 적어도 2개의 스위치를 더 포함하고, 적어도 2개의 스위치는 제1선택신호라인에 게이트전극이 연결되고 데이터 구동부의 제1채널에 제1전극이 연결되고 제1A데이터라인에 제2전극이 연결된 제1스위치와, 제2선택신호라인에 게이트전극이 연결되고 데이터 구동부의 제1채널에 제1전극이 연결되고 제1B데이터라인에 제2전극이 연결된 제2스위치를 포함할 수 있다.

표시 패널은 제1A데이터라인에 연결된 제1서브 픽셀과, 제1B데이터라인에 연결된 제11서브 펙셀을 포함하고, 제1서브 픽셀과 제11서브 픽셀은 표시 패널 상에서 상하 또는 좌우로 인접할 수 있다.

서브 픽셀은 제N스캔라인에 게이트전극이 연결되고 제1데이터라인에 제1전극이 연결된 제1A트랜지스터와, 제N-1스캔라인에 게이트전극이 연결되고 제1A트랜지스터의 제2전극에 제1전극이 연결된 제1B트랜지스터와, 제1B트랜지스터의 제2전극에 일단이 연결된 커패시터와, 커패시터의 타단에 게이트전극이 연결되고 제1전원라인에 제1전극이 연결된 구동 트랜지스터와, 제N-1스캔라인에 게이트전극이 연결되고 커패시터의 타단에 제1전극이 연결되고 구동 트랜지스터의 제2전극에 제2전극이 연결된 제2트랜지스터와, 발광신호라인에 게이트전극이 연결되고 커패시터의 일단에 제1전극이 연결되고 레퍼런스라인에 제2전극이 연결된 제3트랜지스터와, 발광신호라인에 게이트전극이 연결되고 구동 트랜지스터의 제2전극에 제1전극이 연결된 제4트랜지스터와, 제N-1스캔라인에 게이트전극이 연결되고 레퍼런스라인에 제1전극이 연결되고 제4트랜지스터의 제2전극에 제2전극이 연결된 제5트랜지스터와, 제4트랜지스터의 제2전극에 애노드전극이 연결되고 제2전원라인에 캐소드전극이 연결된 발광다이오드를 포함할 수 있다.

서브 픽셀은 제N스캔라인에 게이트전극이 연결되고 제1데이터라인에 제1전극이 연결된 제1A트랜지스터와, 제N-1스캔라인에 게이트전극이 연결되고 제1A트랜지스터의 제2전극에 제1전극이 연결된 제1B트랜지스터와, 제1B트랜지스터의 제2전극에 일단이 연결된 커패시터와, 커패시터의 타단에 게이트전극이 연결되고 제1전원라인에 제1전극이 연결된 구동 트랜지스터와, 제N-1스캔라인에 게이트전극이 연결되고 커패시터의 타단에 제1전극이 연결된 제2A트랜지스터와, 제N-1스캔라인에 게이트전극이 연결되고 제2A트랜지스터의 제2전극에 제1전극이 연결되고 구동 트랜지스터의 제2전극에 제2전극이 연결된 제2B트랜지스터와, 발광신호라인에 게이트전극이 연결되고 커패시터의 일단에 제1전극이 연결되고 레퍼런스라인에 제2전극이 연결된 제3트랜지스터와, 발광신호라인에 게이트전극이 연결되고 구동 트랜지스터의 제2전극에 제1전극이 연결된 제4트랜지스터와, 제N-1스캔라인에 게이트전극이 연결되고 레퍼런스라인에 제1전극이 연결되고 제4트랜지스터의 제2전극에 제2전극이 연결된 제5트랜지스터와, 제4트랜지스터의 제2전극에 애노드전극이 연결되고 제2전원라인에 캐소드전극이 연결된 발광다이오드를 포함할 수 있다.

본 발명은 내부 보상회로 기반의 표시 패널 구현 시 스캔라인의 개수를 절감할 수 있고, 또한 충분한 샘플링 시간을 제공할 수 있는 효과가 있다. 또한, 본 발명은 플리커 발생율을 낮추고 또한 저속구동에 유리하도록 커패시터가 차지하는 면적을 이전 대비 넓히거나 공정 수율을 높이기 위해 회로의 밀집도를 낮출 수 있는 효과가 있다. 또한, 본 발명은 시프트레지스터가 차지하는 면적을 감소시켜 표시 패널의 네로우 베젤화가 가능함은 물론이고 중형급 이상의 모델이나 고해상도 모델 구현 시 이점을 제공할 수 있는 효과가 있다.

도 1은 본 발명의 제1실시예에 따른 발광표시장치의 개략적인 블록도.
도 2는 서브 픽셀의 개략적인 회로 구성도.
도 3은 표시 패널의 단면 예시도.
도 4는 게이트인패널 방식 스캔 구동부와 관련된 장치의 제1 구성 예시도.
도 5는 게이트인패널 방식 스캔 구동부와 관련된 장치의 제2 구성예시도.
도 6은 게이트인패널 방식 스캔 구동부에서 시프트레지스터의 배치예를 나타낸 도면.
도 7은 본 발명의 제1실시예에 따라 보상회로를 갖는 서브 픽셀을 나타낸 도면.
도 8은 도 7에 도시된 서브 픽셀에 인가되는 스캔신호들과 커패시터의 양단 노드 전압을 나타낸 도면.
도 9는 본 발명의 제2실시예에 따라 보상회로를 갖는 서브 픽셀을 나타낸 도면.
도 10은 도 9에 도시된 서브 픽셀에 인가되는 스캔신호들과 커패시터의 양단 노드 전압을 나타낸 도면.
도 11은 본 발명의 제2실시예를 기반으로 하는 서브 픽셀의 레이아웃 예시도.
도 12는 본 발명의 제2실시예에 따른 부차적인 효과를 설명하기 위한 도면.
도 13은 본 발명의 제3실시예에 따라 보상회로를 갖는 서브 픽셀들과 스위치들을 나타낸 도면.
도 14는 도 13에 도시된 스위치들에 인가되는 선택신호 그리고 서브 픽셀들에 인가되는 스캔신호들과 데이터전압들을 나타낸 도면.
도 15는 본 발명의 제4실시예에 따라 보상회로를 갖는 서브 픽셀들과 스위치들을 나타낸 도면.
도 16은 도 15에 도시된 스위치들에 인가되는 선택신호 그리고 서브 픽셀들에 인가되는 스캔신호들과 데이터전압들을 나타낸 도면.
도 17은 본 발명의 제4실시예를 기반으로 하는 서브 픽셀의 레이아웃 예시도.
도 18은 본 발명의 제4실시예에 따른 부차적인 효과를 설명하기 위한 도면.
도 19 내지 도 21은 본 발명의 제3 및 제4실시예의 표시 패널 구현 방식에 따른 이점을 설명하기 위한 도면들.

이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.

본 발명에 따른 발광표시장치는 텔레비전, 영상 플레이어, 개인용 컴퓨터(PC), 홈시어터, 스마트폰 등으로 구현된다. 발광표시장치는 무기 발광다이오드를 기반으로 구현되거나 유기 발광다이오드를 기반으로 구현된다. 그러나 이하에서는 설명의 편의를 위해 유기 발광다이오드를 기반으로 구현된 것을 일례로 설명한다.

이와 더불어, 이하에서 설명되는 박막 트랜지스터는 게이트전극을 제외하고 타입(N타입인지 또는 P타입인지)에 따라 소오스전극과 드레인전극 또는 드레인전극과 소오스전극으로 명명될 수 있는바, 이를 한정하지 않기 위해 제1전극과 제2전극으로 설명한다.

<제1실시예>

도 1은 본 발명의 제1실시예에 따른 발광표시장치의 개략적인 블록도이고, 도 2는 서브 픽셀의 개략적인 회로 구성도이고, 도 3은 표시 패널의 단면 예시도이고, 도 4는 게이트인패널 방식 스캔 구동부와 관련된 장치의 제1 구성 예시도이고, 도 5는 게이트인패널 방식 스캔 구동부와 관련된 장치의 제2 구성예시도이고, 도 6은 게이트인패널 방식 스캔 구동부에서 시프트레지스터의 배치예를 나타낸 도면이다.

도 1에 도시된 바와 같이, 본 발명의 제1실시예에 따른 발광표시장치에는 영상 처리부(110), 타이밍 제어부(120), 데이터 구동부(130), 스캔 구동부(140), 전원 공급부(180) 및 표시 패널(150)이 포함된다.

영상 처리부(110)는 외부로부터 공급된 데이터신호(DATA)와 더불어 데이터 인에이블 신호(DE) 등을 출력한다. 영상 처리부(110)는 데이터 인에이블 신호(DE) 외에도 수직 동기신호, 수평 동기신호 및 클럭신호 중 하나 이상을 출력할 수 있으나 이 신호들은 설명의 편의상 생략 도시한다.

타이밍 제어부(120)는 영상 처리부(110)로부터 데이터 인에이블 신호(DE) 또는 수직 동기신호, 수평 동기신호 및 클럭신호 등을 포함하는 구동신호와 더불어 데이터신호(DATA)를 공급받는다. 타이밍 제어부(120)는 구동신호에 기초하여 스캔 구동부(140)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터 구동부(130)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC) 등을 출력한다.

데이터 구동부(130)는 타이밍 제어부(120)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍 제어부(120)로부터 공급되는 디지털 형태의 데이터신호(DATA)를 샘플링하고 래치한 후 감마 기준전압을 기반으로 아날로그 형태의 데이터전압으로 변환하여 출력한다. 데이터 구동부(130)는 데이터라인들(DL1 ~ DLn)을 통해 데이터전압을 출력한다. 데이터 구동부(130)는 IC(Integrated Circuit) 형태로 형성될 수 있다.

스캔 구동부(140)는 타이밍 제어부(120)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 스캔신호를 출력한다. 스캔 구동부(140)는 스캔라인들(GL1 ~ GLm)을 통해 스캔하이전압과 스캔로우전압으로 이루어진 스캔신호를 출력한다. 스캔 구동부(140)는 IC(Integrated Circuit) 형태로 형성되거나 표시 패널(150)에 게이트인패널(Gate In Panel) 방식으로 형성된다.

전원 공급부(180)는 표시 패널(150)에 배치된 제1전원라인(EVDD)과 제2전원라인(EVSS)에 연결된다. 전원 공급부(180)는 제1전원라인(EVDD)과 제2전원라인(EVSS)을 통해 제1전위전원(고전위전압)과 제2전위전원(저전위전압)을 출력한다. 제1전원라인(EVDD)과 제2전원라인(EVSS)을 통해 전달되는 제1전위전원(고전위전압)과 제2전위전원(저전위전압)은 표시 패널(150)의 서브 픽셀들(SP)에 인가된다.

표시 패널(150)은 전원 공급부(180)로부터 공급된 전원과 데이터 구동부(130) 및 스캔 구동부(140)로부터 공급된 데이터전압 및 스캔신호에 대응하여 영상을 표시한다. 표시 패널(150)은 영상을 표시할 수 있도록 동작하는 서브 픽셀들(SP)을 포함한다.

서브 픽셀들(SP)은 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀을 포함하거나 백색 서브 픽셀, 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀을 포함한다. 서브 픽셀들(SP)은 발광 특성에 따라 하나 이상 다른 발광 면적을 가질 수 있다.

도 2에 도시된 바와 같이, 하나의 서브 픽셀(SP)은 데이터라인(DL1), 스캔라인(GL1), 제1전원라인(EVDD) 및 제2전원라인(EVSS)에 전기적으로 연결된다. 하나의 서브 픽셀(SP)에는 빛을 발광하는 유기 발광다이오드(OLED)와 이를 구동하는 픽셀 회로(CC)가 포함된다.

픽셀 회로(CC)는 데이터전압을 전달하기 위한 스위칭 트랜지스터, 데이터전압을 저장하는 커패시터, 커패시터에 저장된 데이터전압 등을 기반으로 구동전류를 생성하는 구동 트랜지스터 등을 포함한다. 픽셀 회로(CC)는 구동 트랜지스터나 유기 발광다이오드(OLED) 등의 열화를 보상하기 위한 보상회로가 더 포함될 수도 있다. 보상회로를 갖는 픽셀 회로(CC)와 관련된 설명은 도 7 이후부터 다룬다.

도 3에 도시된 바와 같이, 제1기판(또는 박막 트랜지스터 기판)(150a)의 표시영역(AA) 상에는 도 2에서 설명된 회로를 기반으로 서브 픽셀들이 형성된다. 표시영역(AA) 상에 형성된 서브 픽셀들은 보호필름(또는 보호기판)(150b)에 의해 밀봉된다. 표시영역(AA)은 영상을 표시하는 영역이고, 이 영역을 제외한 NA는 영상을 표시하지 않는 비표시영역을 의미한다. 제1기판(150a)은 유리, 실리콘, 폴리이미드 등 강성 또는 연성을 갖는 재료로 선택될 수 있다.

서브 픽셀들은 표시영역(AA) 상에서 적색(R), 백색(W), 청색(B) 및 녹색(G)의 순으로 수평 또는 수직하게 배치될 수 있다. 그리고 서브 픽셀들은 적색(R), 백색(W), 청색(B) 및 녹색(G)이 하나의 픽셀(P)이 될 수 있다. 그러나 서브 픽셀들의 배치 순서는 발광재료, 발광면적, 보상회로의 구성(또는 구조) 등에 따라 다양하게 변경될 수 있다. 또한, 서브 픽셀들은 적색(R), 청색(B) 및 녹색(G)이 하나의 픽셀(P)이 되는 등 다양한 형태로 구현 가능하다.

도 4에 도시된 바와 같이, 게이트인패널 방식 스캔 구동부(140)는 시프트 레지스터(141)와 레벨 시프터(145)를 포함할 수 있다. 레벨 시프터(145)는 타이밍 제어부(120)로부터 출력된 신호를 기반으로 다수의 클록신호들(GCLK)을 생성 및 출력한다. 다수의 클록신호들(GCLK)은 예컨대, 2상, 4상, 8상 등 위상이 다른 N(N은 2이상 정수)상의 형태로 생성 및 출력된다. 시프트 레지스터(141)는 레벨 시프터(145)로부터 출력된 다수의 클록신호들(GCLK) 등을 기반으로 동작하며 스캔신호들(Scan 1~Scan m)을 출력한다.

레벨 시프터(145)는 IC 형태로 형성되는 반면, 시프트 레지스터(141)는 게이트인패널 방식에 의해 박막 형태로 표시 패널 상에 형성된다. 즉, 스캔 구동부(140)에서 표시 패널 상에 형성되는 부분은 시프트 레지스터(131)이다. 레벨 시프터(145)는 발광표시장치의 크기나 구현 방식에 따라, 도 4와 같이 별도의 IC 형태로 구성될 수 있음은 물론이고, 도 5와 같이 전원 공급부(180)의 내부에 포함될 수도 있다.

도 6에 도시된 바와 같이, 게이트인패널 방식 스캔 구동부에 포함된 시프트레지스터(130a, 130b)는 표시 패널(150)의 비표시영역(NA)에 배치된다. 시프트레지스터(130a, 130b)는 표시영역(AA)의 좌우측에 위치하는 비표시영역(NA)에 하나씩 배치될 수 있으나 이에 한정되지 않는다. 한편, 도 6(a)에서는 시프트레지스터(130a, 130b)가 표시 패널(150)의 좌우측 비표시영역(NA)에 배치된 것을 일례로 하였다. 하지만, 도 6(b)와 같이, 시프트레지스터(130a, 130b)는 표시 패널(150)의 상하측 비표시영역(NA)에 배치될 수도 있다.

도 7은 본 발명의 제1실시예에 따라 보상회로를 갖는 서브 픽셀을 나타낸 도면이고, 도 8은 도 7에 도시된 서브 픽셀에 인가되는 스캔신호들과 커패시터의 양단 노드 전압을 나타낸 도면이다.

도 7 및 도 8에 도시된 바와 같이, 본 발명의 제1실시예에 따른 서브 픽셀은 제1A트랜지스터(T1a), 제1B트랜지스터(T1b), 제2A트랜지스터(T2a), 제2B트랜지스터(T2b), 제3트랜지스터(T3), 제4트랜지스터(T4), 제5트랜지스터(T5), 구동 트랜지스터(DT), 커패시터(CST) 및 유기 발광다이오드(OLED)를 포함한다.

제1A트랜지스터(T1a)는 제N스캔라인(SCAN N)에 게이트전극이 연결되고 제1데이터라인(DL1)에 제1전극이 연결되고 제1B트랜지스터(T1b)의 제1전극에 제2전극이 연결된다. 제1A트랜지스터(T1a)는 제N스캔라인(SCAN N)을 통해 인가된 제N스캔신호(Scan N)에 응답하여 턴온된다. 턴온된 제1A트랜지스터(T1a)는 제1데이터라인(DL1)을 통해 인가된 데이터전압을 제1B트랜지스터(T1b)에 전달하는 역할을 한다.

제1B트랜지스터(T1b)는 제N-1스캔라인(SCAN N-1)에 게이트전극이 연결되고 제1A트랜지스터(T1a)의 제2전극에 제1전극이 연결되고 커패시터(CST)의 일단(또는 제3노드인 N3)에 제2전극이 연결된다. 제1B트랜지스터(T1b)는 제N-1스캔라인(SCAN N-1)을 통해 인가된 제N-1스캔신호(Scan N-1)에 응답하여 턴온된다. 턴온된 제1B트랜지스터(T1b)는 제1A트랜지스터(T1a)를 통해 전달된 데이터전압을 커패시터(CST)의 일단에 인가하게 역할을 한다.

제2A트랜지스터(T2a)는 제N-1스캔라인(SCAN N-1)에 게이트전극이 연결되고 커패시터(CST)의 타단(또는 제2노드인 N2)에 제1전극이 연결되고 제2B트랜지스터(T2b)의 제1전극에 제2전극이 연결된다. 제2A트랜지스터(T2a)는 제N-1스캔라인(SCAN N-1)을 통해 인가된 제N-1스캔신호(Scan N-1)에 응답하여 턴온된다. 턴온된 제2A트랜지스터(T2a)는 제2B트랜지스터(T2b)와 함께 구동 트랜지스터(DT)를 다이오드커넥션 상태로 만드는 역할을 한다.

제2B트랜지스터(T2b)는 제N-1스캔라인(SCAN N-1)에 게이트전극이 연결되고 제2A트랜지스터(T2a)의 제2전극에 제1전극이 연결되고 구동 트랜지스터(DT)의 제2전극(또는 제1노드인 N1)에 제2전극이 연결된다. 제2B트랜지스터(T2b)는 제N-1스캔라인(SCAN N-1)을 통해 인가된 제N-1스캔신호(Scan N-1)에 응답하여 턴온된다. 턴온된 제2B트랜지스터(T2b)는 제2A트랜지스터(T2a)와 함께 구동 트랜지스터(DT)를 다이오드커넥션 상태로 만드는 역할을 한다.

제3트랜지스터(T3)는 발광신호라인(EM)에 게이트전극이 연결되고 제1B트랜지스터(T1b)의 제2전극과 커패시터(CST)의 일단(또는 제3노드인 N3)에 제1전극이 연겯뢰고 레퍼런스라인(VREF)에 제2전극이 연결된다. 제3트랜지스터(T3)는 발광신호라인(EM)을 통해 인가된 발광신호(Em)에 응답하여 턴온된다. 턴온된 제3트랜지스터(T3)는 레퍼런스라인(VREF)을 통해 인가된 초기화전압(Vini)을 제3노드(N3)에 인가하는 역할을 한다.

제4트랜지스터(T4)는 발광신호라인(EM)에 게이트전극이 연결되고 구동 트랜지스터(DT)의 제2전극(또는 제1노드인 N1)에 제1전극이 연결되고 유기 발광다이오드(OLED)의 애노드전극(또는 제4노드인 N4)에 제2전극이 연결된다. 제4트랜지스터(T4)는 발광신호라인(EM)을 통해 인가된 발광신호(Em)에 응답하여 턴온된다. 턴온된 제4트랜지스터(T4)는 구동 트랜지스터(DT)로부터 발생한 구동전류를 유기 발광다이오드(OLED)에 전달하는 역할을 한다.

제5트랜지스터(T5)는 제N-1스캔라인(SCAN N-1)에 게이트전극이 연결되고 레퍼런스라인(VREF)에 제1전극이 연결되고 유기 발광다이오드(OLED)의 애노드전극에 제2전극이 연결된다. 제5트랜지스터(T5)는 제N-1스캔라인(SCAN N-1)을 통해 인가된 제N-1스캔신호(Scan N-1)에 응답하여 턴온된다. 턴온된 제5트랜지스터(T5)는 레퍼런스라인(VREF)을 통해 인가된 초기화전압(Vini)을 유기 발광다이오드(OLED)의 애노드전극에 인가하는 역할을 한다.

구동 트랜지스터(DT)는 커패시터(CST)의 타단(또는 제2노드인 N2)에 게이트전극이 연결되고 제1전원라인(EVDD)에 제1전극이 연결되고 제4트랜지스터(T4)의 제1전극(또는 제1노드인 N1)에 제2전극이 연결된다. 구동 트랜지스터(DT)는 커패시터(CST)에 저장된 데이터전압에 대응하여 턴온됨과 더불어 구동전류를 발생하는 역할을 한다.

커패시터(CST)는 제3트랜지스터(T3)의 제1전극(또는 제3노드인 N3)에 일단이 연결되고 구동 트랜지스터(DT)의 게이트전극(또는 제2노드인 N2)에 타단이 연결된다. 커패시터(CST)는 제1A트랜지스터(T1a) 및 제1B트랜지스터(T1b)를 통해 전달된 데이터전압을 저장하는 역할을 한다.

유기 발광다이오드(OLED)는 제4트랜지스터(T4)의 제2전극(또는 제4노드인 N4)에 애노드전극이 연결되고 제2전원라인(EVSS)에 캐소드전극이 연결된다. 유기 발광다이오드(OLED)는 제5트랜지스터(T5)를 통해 전달된 구동전류에 대응하여 빛을 발광하는 역할을 한다.

본 발명의 제1실시예에 따른 서브 픽셀은 초기화 기간(Initial), 샘플링 기간(Sampling) 그리고 이후 발광신호(Em)가 로직로우로 떨어지는 기간 동안 이루어지는 발광 기간의 순으로 동작한다.

초기화 기간(Initial) 동안, 제3노드(N3)와 제2노드(N2)는 레퍼런스라인(VREF)을 통해 인가된 초기화전압(Vini)에 의해 초기화된다. 샘플링 기간(Sampling) 동안, 제3노드(N3)에는 인가된 데이터전압(Vdata)에 대응하는 충전이 일어난다. 그리고 제2노드(N2)에는 고전위전압(Vdd)과 구동 트랜지스터(DT)의 문턱전압(Vth)에 대한 샘플링(Vdd+Vth)이 일어난다. 이때, 구동 트랜지스터(DT)는 턴온된 제2A트랜지스터(T2a)와 제2B트랜지스터(T2b)에 의해 다이오드커넥션 상태가 된다. 발광 기간 동안, 구동 트랜지스터(DT)는 초기화전압(Vini)-데이터전압(Vdata)+고전위전압(Vdd)+문턱전압(Vth)을 기반으로 보상된 구동전류를 생성한다. 그리고 유기 발광다이오드(OLED)는 보상된 구동전류를 기반으로 동작하며 빛을 발광한다.

제1A트랜지스터(T1a)와 제1B트랜지스터(T1b)는 제1데이터라인(DL1)과 커패시터(CST)의 일단에 쌍을 이루며 배치된다. 하지만, 제1A트랜지스터(T1a)는 현재 라인의 스캔신호에 대응하여 턴온되는 반면 제1B트랜지스터(T1b)는 이전 라인의 스캔신호에 대응하여 턴온된다.

제1A트랜지스터(T1a)와 제1B트랜지스터(T1b)는 각기 다른 스캔라인에 연결되어 있지만, 제N-1스캔신호(Scan N-1)와 제N스캔신호(Scan N)의 로직로우 구간이 1 수평 기간(1H) 동안 중첩함에 따라 동시에 턴온되는 기간을 갖는다. 그러나 제1B트랜지스터(T1b)는 제N-1스캔신호(Scan N-1)에 연결되어 있기 때문에 제1A트랜지스터(T1a)보다 턴온되는 시점이 앞선다.

제2A트랜지스터(T2a)와 제2B트랜지스터(T2b)는 구동 트랜지스터(DT)의 제1노드(N1)와 제2노드(N2) 사이에 쌍을 이루며 배치된다. 제2A트랜지스터(T2a)와 제2B트랜지스터(T2b)는 제N-1스캔라인(SCAN N-1)을 공유하는 게이트 공통(common gate) 구조이므로 제N-1스캔신호(Scan N-1)에 의해 동시에 턴온된다. 쌍을 이루는 제2A트랜지스터(T2a)와 제2B트랜지스터(T2b)는 누설 전류(off current)에 따른 영향을 억제하는 기능을 부여할 수 있다. 이로 인하여, 구동 트랜지스터(DT)는 구동 시 신뢰성과 안정성이 높아진다.

제N-1스캔라인(SCAN N-1)을 공유하는 제5트랜지스터(T5) 또한 제2A트랜지스터(T2a)와 제2B트랜지스터(T2b)와 동시에 턴온된다. 제2A트랜지스터(T2a), 제2B트랜지스터(T2b) 및 제5트랜지스터(T5)가 턴온되는 기간 동안 유기 발광다이오드(OLED)의 애노드전극에는 초기화전압(Vini)이 인가된다.

서브 픽셀의 픽셀 회로에 포함된 제1A트랜지스터(T1a), 제1B트랜지스터(T1b), 제2A트랜지스터(T2a), 제2B트랜지스터(T2b), 제3트랜지스터(T3), 제4트랜지스터(T4), 제5트랜지스터(T5), 구동 트랜지스터(DT)는 P타입 모스 트랜지스터로 이루어진다. P타입 모스 트랜지스터는 로직로우의 스캔신호에 응답하여 턴온 동작하는 반면 로직하이의 스캔신호에 응답하여 턴오프 동작한다.

서브 픽셀은 제N-1스캔라인(SCAN N-1), 제N스캔라인(SCAN N) 및 발광신호라인(EM)을 포함하는 제1스캔라인(GL1)에 연결된다. 제N-1스캔라인(SCAN N-1)을 통해 인가되는 제N-1스캔신호(Scan N-1)와 제N스캔라인(SCAN N)을 통해 인가되는 제N스캔신호(Scan N)는 중첩 구간을 갖는다. 발광신호라인(EM)을 통해 인가되는 발광신호(Em)는 제N스캔신호(Scan N)와 반대되는 위상을 갖는다. 즉, 제N스캔신호(Scan N)가 로직로우로 발생할 때, 발광신호(Em)는 로직하이로 발생(또는 이와 반대로)한다.

제N스캔라인(SCAN N)을 통해 인가되는 제N스캔신호(Scan N)는 현재의 수평 라인에 위치하는 서브 픽셀을 구동하기 위한 현재 라인의 스캔신호에 해당한다. 반면, 제N-1스캔라인(SCAN N-1)을 통해 인가되는 제N-1스캔신호(Scan N-1)는 현재의 수평 라인보다 한 라인 전에 위치하는 서브 픽셀을 구동하기 위한 이전 수평 라인의 스캔신호에 해당한다.

이상의 설명을 통해 알 수 있듯이, 서브 픽셀은 자신을 구동하기 위한 제N스캔라인(SCAN N)과 더불어 이전 수평 라인의 서브 픽셀을 구동하기 위한 제N-1스캔라인(SCAN N-1)을 함께 사용하는 구조를 갖는다. 또한, 서브 픽셀은 서로 다른 스캔라인에 연결되지만 턴온 기간이 중첩하도록 설계된 트랜지스터들(T1a, T1b, T2a, T2b)을 갖는다.

그러므로 본 발명의 제1실시예는 서브 픽셀이 위와 같은 구조를 가짐에 따라, 스캔라인 하나를 절감하면서도 내부 보상을 수행할 수 있고, 스캔라인의 절감으로 인하여 회로의 구성 및 레이아웃 설계 시 밀집도를 낮출 수 있는 효과가 있다.

<제2실시예>

도 9는 본 발명의 제2실시예에 따라 보상회로를 갖는 서브 픽셀을 나타낸 도면이고, 도 10은 도 9에 도시된 서브 픽셀에 인가되는 스캔신호들과 커패시터의 양단 노드 전압을 나타낸 도면이다.

도 9 및 도 10에 도시된 바와 같이, 본 발명의 제2실시예에 따른 서브 픽셀은 제1A트랜지스터(T1a), 제1B트랜지스터(T1b), 제2트랜지스터(T2), 제3트랜지스터(T3), 제4트랜지스터(T4), 제5트랜지스터(T5), 구동 트랜지스터(DT), 커패시터(CST) 및 유기 발광다이오드(OLED)를 포함한다.

제2트랜지스터(T2)는 제N-1스캔라인(SCAN N-1)에 게이트전극이 연결되고 커패시터(CST)의 타단(또는 제2노드인 N2)에 제1전극이 연결되고 구동 트랜지스터(DT)의 제2전극(또는 제1노드인 N1)에 제2전극이 연결된다. 제2트랜지스터(T2)는 제N-1스캔라인(SCAN N-1)을 통해 인가된 제N-1스캔신호(Scan N-1)에 응답하여 턴온된다. 턴온된 제2트랜지스터(T2)는 구동 트랜지스터(DT)를 다이오드커넥션 상태로 만드는 역할을 한다.

본 발명의 제2실시예에 따른 서브 픽셀은 구동 트랜지스터(DT)를 다이오드커넥션 상태로 만들어주는 역할을 수행하는 트랜지스터가 제2트랜지스터(T2) 하나로 구성되는 점에서 차이가 있고, 나머지는 제1실시예와 동일하다.

따라서, 본 발명의 제2실시예에 따른 서브 픽셀 또한 초기화 기간(Initial), 샘플링 기간(Sampling) 그리고 이후 발광신호(Em)가 로직로우로 떨어지는 기간 동안 이루어지는 발광 기간의 순으로 동작한다.

그러므로 본 발명의 제2실시예 또한 스캔라인 하나를 절감하면서도 내부 보상을 수행할 수 있고, 스캔라인의 절감으로 인하여 회로의 구성 및 레이아웃 설계 시 밀집도를 낮출 수 있는 효과가 있다.

도 11은 본 발명의 제2실시예를 기반으로 하는 서브 픽셀의 레이아웃 예시도이고, 도 12는 본 발명의 제2실시예에 따른 부차적인 효과를 설명하기 위한 도면이다.

도 9에 도시된 바와 같이, 본 발명의 제2실시예를 기반으로 서브 픽셀의 레이아웃을 설계하면 별도의 스캔라인이 아닌 이전 라인의 제N-1스캔라인(SCAN N-1)을 기반으로 특정 트랜지스터들(T1b, T2, T5)을 동작시킬 수 있다.

그 결과, 본 발명의 제2실시예는 적어도 하나의 스캔라인을 절감할 수 있게 되고 이로 인하여, 도 11과 같이 여분의 공간을 활용하여 커패시터(CST)가 차지하는 면적을 이전 대비 넓힐 수 있다. 커패시터(CST)가 차지하는 면적을 이전 대비 넓힐 경우, 정전용량이 상승하게 되므로 플리커 발생율을 낮출 수 있고 또한 저속구동에서도 유리한 이점을 제공할 수 있다. 이와 달리, 본 발명의 제2실시예는 커패시터(CST)가 차지하는 면적을 이전 대비 넓히지 않더라도 회로의 밀집도를 낮춰 공정 수율을 높일 수도 있다.

한편, 도 11에서 제안된 서브 픽셀의 레이아웃은 빛을 발광하는 유기 발광다이오드가 존재하는 발광영역(EMA)과 픽셀 회로가 존재하는 회로영역(DRA)을 간략히 나타낸 것이다.

제안된 서브 픽셀의 레이아웃에 따르면, 발광영역(EMA)과 인접하는 곳에는 가로 방향을 따라 제N-1스캔라인(SCAN N-1)과 제N스캔라인(SCAN N)이 배치된다. 그리고 가로 방향과 교차하는 세로 방향을 따라 레퍼런스라인(VREF), 제1데이터라인(DL1) 및 제1전원라인(EVDD)이 배치된다. 그리고 제N-1스캔라인(SCAN N-1)과 제N스캔라인(SCAN N)과 이격하도록 발광신호라인(EM)이 배치되고 이들 사이에 커패시터(CST)가 배치된다. 그러나 이는 예시적인 것일 뿐 본 발명의 제2실시예는 이에 한정되지 않는다.

도 11을 통해서도 알 수 있듯이, 본 발명의 제2실시예를 따르면, 커패시터(CST)가 차지하는 면적을 이전 대비 넓히거나 회로의 밀집도를 낮춰 공정 수율을 높일 수 있는 등 다양한 기대 효과가 있다.

도 12에 도시된 바와 같이, 본 발명의 제2실시예(도 12 (b))를 따르면, 종래 기술(도 12 (a)) 대비 시프트레지스터의 구성 또한 단순화할 수 있다. 종래 기술(도 12 (a))은 내부 보상회로를 갖는 서브 픽셀의 구동을 위해 제1스캔신호를 생성하는 제1스캔신호 생성회로(SCAN1), 제2스캔신호를 생성하는 제2스캔신호 생성회로(SCAN2) 및 발광신호를 생성하는 발광신호 생성회로(EM)를 포함하는 형태로 시프트레지스터가 구현된다.

그러나 본 발명의 제2실시예(도 12 (b))는 이전의 설명을 통해 알 수 있듯이 하나의 스캔라인이 삭제됨에 따라 하나의 스캔신호를 생성하는 제1스캔신호 생성회로(SCAN1)와 발광신호를 생성하는 발광신호 생성회로(EM)를 포함하는 형태로 시프트레지스터의 구성을 단순화할 수 있다. 그 결과, 본원 발명의 제2실시예는 시프트레지스터가 차지하는 면적을 감소시켜 표시 패널의 네로우 베젤화가 가능함은 물론이고 중형급 이상의 모델이나 고해상도 모델 구현 시(또는 구동 시) 이점을 제공할 수 있다.

이상, 도 11 및 도 12에서는 본 발명의 제2실시예를 기반으로 설명하였으나 이와 같은 효과는 본원 발명의 제1실시예에서도 동일하게 발현될 수 있다.

<제3실시예>

도 13은 본 발명의 제3실시예에 따라 보상회로를 갖는 서브 픽셀들과 스위치들을 나타낸 도면이고, 도 14는 도 13에 도시된 스위치들에 인가되는 선택신호 그리고 서브 픽셀들에 인가되는 스캔신호들과 데이터전압들을 나타낸 도면이다.

도 13 및 도 14에 도시된 본 발명의 제3실시예에 따르면, 제1서브 픽셀(SP01)과 제11서브 픽셀들(SP11)은 제1실시예를 통해 설명한 바와 같은 회로를 기반으로 구현된다. 제1서브 픽셀(SP01)과 제11서브 픽셀들(SP11)은 표시 패널 상에서 상하 또는 좌우로 인접하는 서브 픽셀들에 해당한다.

제1서브 픽셀(SP01)은 제1A데이터라인(DL1a)에 연결되고, 제11서브 픽셀들(SP11)은 제1B데이터라인(DL1b)에 연결된다(또는 이와 반대). 제1A데이터라인(DL1a)과 데이터 구동부(130)의 제1채널(CH1) 사이에는 제1스위치(SW1)가 위치하고 제1B데이터라인(DL1b)과 데이터 구동부(130)의 제1채널(CH1) 사이에는 제2스위치(SW2)가 위치한다. 제1스위치(SW1)와 제2스위치(SW2)는 표시 패널 상에서 영상을 표시하지 않는 비표시영역 상에 배치될 수 있으나 이에 한정되지 않는다.

제1스위치(SW1)는 제1선택신호라인(MUX1)에 게이트전극이 연결되고 데이터 구동부(130)의 제1채널(CH1)에 제1전극이 연결되고 제1A데이터라인(DL1a)에 제2전극이 연결된다. 제2스위치(SW2)는 제2선택신호라인(MUX2)에 게이트전극이 연결되고 데이터 구동부(130)의 제1채널(CH1)에 제1전극이 연결되고 제1B데이터라인(DL1b)에 제2전극이 연결된다.

제1선택신호라인(MUX1)을 통해 인가되는 제1선택신호(Mux1)와 제2선택신호라인(MUX2)을 통해 인가되는 제2선택신호(Mux2)는 반대되는 위상을 갖는다. 즉, 제1선택신호(Mux1)가 로직로우로 발생할 때, 제2선택신호(Mux2)는 로직하이로 발생(또는 이와 반대로)한다. 제1선택신호(Mux1)와 제2선택신호(Mux2)는 적어도 1 수평 기간(1H)마다 로직하이와 로직로우가 교번하는 형태로 인가된다. 그 결과, 제1서브 픽셀(SP01)과 제11서브 픽셀들(SP11)은 데이터 구동부(130)의 제1채널(CH1)로부터 출력된 제1 및 제2데이터전압들(Vdata1, Vdata2)을 시분할 방식으로 인가받게 된다.

앞서 제1실시예를 통해 설명한 서브 픽셀은 구동 방법의 특성상 1 수평 기간(1H) 동안만 샘플링 기간(Sampling)을 갖는다. 그러나 제3실시예에 따른 서브 픽셀들과 같이 데이터전압을 시분할 방식으로 인가하는 구조를 더하면(1개의 데이터라인 더 추가), 2 수평 기간(2H) 동안 샘플링 기간(Sampling)을 가질 수 있다. 즉, 샘플링(또는 센싱)을 할 수 있는 시간을 2배 증가시킬 수 있다.

<제4실시예>

도 15는 본 발명의 제4실시예에 따라 보상회로를 갖는 서브 픽셀들과 스위치들을 나타낸 도면이고, 도 16은 도 15에 도시된 스위치들에 인가되는 선택신호 그리고 서브 픽셀들에 인가되는 스캔신호들과 데이터전압들을 나타낸 도면이다.

도 15 및 도 16에 도시된 본 발명의 제4실시예에 따르면, 제1서브 픽셀(SP01)과 제11서브 픽셀들(SP11)은 제2실시예를 통해 설명한 바와 같은 회로를 기반으로 구현된다. 제1서브 픽셀(SP01)과 제11서브 픽셀들(SP11)은 표시 패널 상에서 상하 또는 좌우로 인접하는 서브 픽셀들에 해당한다.

제1서브 픽셀(SP01)은 제1A데이터라인(DL1a)에 연결되고, 제11서브 픽셀들(SP11)은 제1B데이터라인(DL1b)에 연결된다(또는 이와 반대). 제1A데이터라인(DL1a)과 데이터 구동부(130)의 제1채널(CH1) 사이에는 제1스위치(SW1)가 위치하고 제1B데이터라인(DL1b)과 데이터 구동부(130)의 제1채널(CH1) 사이에는 제2스위치(SW2)가 위치한다.

앞서 제2실시예를 통해 설명한 서브 픽셀은 구동 방법의 특성상 1 수평 기간(1H) 동안만 샘플링 기간(Sampling)을 갖는다. 그러나 제4실시예에 따른 서브 픽셀들과 같이 데이터전압을 시분할 방식으로 인가하는 구조를 더하면(1개의 데이터라인 더 추가), 2 수평 기간(2H) 동안 샘플링 기간(Sampling)을 가질 수 있다. 즉, 샘플링(또는 센싱)을 할 수 있는 시간을 2배 증가시킬 수 있다.

도 17은 본 발명의 제4실시예를 기반으로 하는 서브 픽셀의 레이아웃 예시도이고, 도 18은 본 발명의 제4실시예에 따른 부차적인 효과를 설명하기 위한 도면이다.

도 15에 도시된 바와 같이, 본 발명의 제4실시예를 기반으로 서브 픽셀의 레이아웃을 설계하면 별도의 스캔라인이 아닌 이전 라인의 제N-1스캔라인(SCAN N-1)을 기반으로 특정 트랜지스터들(T1b, T2, T5)을 동작시킬 수 있다.

그 결과, 본 발명의 제4실시예는 적어도 하나의 스캔라인을 절감할 수 있게 되고 이로 인하여, 도 17과 같이 여분의 공간을 활용하여 커패시터(CST)가 차지하는 면적을 이전 대비 넓힐 수 있다. 커패시터(CST)가 차지하는 면적을 이전 대비 넓힐 경우, 정전용량이 상승하게 되므로 플리커 발생율을 낮출 수 있고 또한 저속구동에서도 유리한 이점을 제공할 수 있다. 이와 달리, 커패시터(CST)가 차지하는 면적을 이전 대비 넓히지 않더라도 회로의 밀집도를 낮춰 공정 수율을 높일 수도 있다.

한편, 도 17에서 제안된 서브 픽셀의 레이아웃은 빛을 발광하는 유기 발광다이오드가 존재하는 발광영역(EMA)과 픽셀 회로가 존재하는 회로영역(DRA)을 간략히 나타낸 것이다.

제안된 서브 픽셀의 레이아웃에 따르면, 발광영역(EMA)과 인접하는 곳에는 가로 방향을 따라 제N-1스캔라인(SCAN N-1)과 제N스캔라인(SCAN N)이 배치된다. 그리고 가로 방향과 교차하는 세로 방향을 따라 제1전원라인(EVDD), 레퍼런스라인(VREF), 제1A데이터라인(DL1a) 및 제1B데이터라인(DL1b)이 배치된다. 그리고 제N-1스캔라인(SCAN N-1) 및 제N스캔라인(SCAN N)과 이격하도록 발광신호라인(EM)이 배치되고 이들 사이에 커패시터(CST)가 배치된다. 그러나 이는 예시적인 것일 뿐 본 발명의 제4실시예는 이에 한정되지 않는다.

도 17을 통해서도 알 수 있듯이, 본 발명의 제4실시예를 따르면, 커패시터(CST)가 차지하는 면적을 이전 대비 넓히거나 회로의 밀집도를 낮춰 공정 수율을 높일 수 있는 등 다양한 기대 효과가 있다.

도 18에 도시된 바와 같이, 본 발명의 제4실시예(도 18 (b))를 따르면, 종래 기술(도 18 (a)) 대비 시프트레지스터의 구성 또한 단순화할 수 있다. 종래 기술(도 18 (a))은 내부 보상회로를 갖는 서브 픽셀의 구동을 위해 제1스캔신호를 생성하는 제1스캔신호 생성회로(SCAN1), 제2스캔신호를 생성하는 제2스캔신호 생성회로(SCAN2) 및 발광신호를 생성하는 발광신호 생성회로(EM)를 포함하는 형태로 시프트레지스터가 구현된다.

그러나 본 발명의 제4실시예(도 18 (b))는 이전의 설명을 통해 알 수 있듯이 하나의 스캔라인이 삭제됨에 따라 하나의 스캔신호를 생성하는 제1스캔신호 생성회로(SCAN1)와 발광신호를 생성하는 발광신호 생성회로(EM)를 포함하는 형태로 시프트레지스터의 구성을 단순화할 수 있다. 그 결과, 본원 발명의 제4실시예는 시프트레지스터가 차지하는 면적을 감소시켜 표시 패널의 네로우 베젤화가 가능함은 물론이고 중형급 이상의 모델이나 고해상도 모델 구현 시(또는 구동 시) 이점을 제공할 수 있다.

이상, 도 17 및 도 18에서는 본 발명의 제4실시예를 기반으로 설명하였으나 이와 같은 효과는 본원 발명의 제3실시예에서도 동일하게 발현될 수 있다.

도 19 내지 도 21은 본 발명의 제3 및 제4실시예의 표시 패널 구현 방식에 따른 이점을 설명하기 위한 도면들이다.

도 19에 도시된 바와 같이, 표시 패널(150)은 가로 방향(x)으로 데이터라인들이 배치되고 세로 방향(y)으로 스캔라인들이 배치됨에 따라 세로 방향(y)보다 가로 방향(x)이 긴 형태로 구현될 수 있다. 이때, 가로 방향(x)에는 데이터 구동부(130)가 배치되고 세로 방향(y)에는 스캔 구동부(140)(게이트인패널 방식의 경우, 시프트레지스터)가 배치된다. 이 경우, 스캔라인들보다 데이터라인들의 길이가 더 길어지게 된다.

표시 패널(150)이 이와 같이 구현된 경우, 데이터라인들의 길이 증가와 해상도 증가로 인하여 센싱 시간이 감소(또는 부족)하거나 샘플링 시간이 감소할 수 있다.

도 20에 도시된 바와 같이, 보상회로를 갖는 서브 픽셀을 기반으로 구현된 표시 패널의 경우, 센싱 시간이나 샘플링 시간이 감소할 경우 구동 트랜지스터의 문턱전압(Vth) 변동분을 제대로 반영하지 못하기 때문에 제대로 된 보상이나 휘도 표현이 어려워질 수 있다.

도 21 (a)와 같이, 본 발명의 제1 및 제2실시예의 표시 패널은 인가되는 스캔신호(Scan)의 특성상 1 수평 시간(1H)의 샘플링 시간을 가질 수 있고, 도 21 (b)와 같이, 본 발명의 제3 및 제4실시예의 표시 패널은 인가되는 스캔신호(Scan)의 특성상 2 수평 시간(2H)의 샘플링 시간을 가질 수 있다.

도 21 (a)와 도 21 (b)의 단순 비교를 통해서도 알 수 있듯이, 본 발명의 제3 및 제4실시예는 시분할 방식으로 데이터전압을 기입할 수 있고, 또한 스캔라인의 개수를 절감할 수 있고, 또한 충분한 샘플링 시간을 제공할 수 있다.

그러므로 본 발명의 제3 및 제4실시예는 도 19와 같이 스캔라인들보다 데이터라인들의 길이가 더 긴 표시 패널에 적용 시, 센싱 시간이나 샘플링 시간의 감소 문제를 해소할 수 있고 또한 보상 정확도를 향상하여 표시품질을 향상할 수 있다.

이상 본 발명은 내부 보상회로 기반의 표시 패널 구현 시 스캔라인의 개수를 절감할 수 있고, 또한 충분한 샘플링 시간을 제공할 수 있는 효과가 있다. 또한, 본 발명은 플리커 발생율을 낮추고 또한 저속구동에 유리하도록 커패시터가 차지하는 면적을 이전 대비 넓히거나 공정 수율을 높이기 위해 회로의 밀집도를 낮출 수 있는 효과가 있다. 또한, 본 발명은 시프트레지스터가 차지하는 면적을 감소시켜 표시 패널의 네로우 베젤화가 가능함은 물론이고 중형급 이상의 모델이나 고해상도 모델 구현 시 이점을 제공할 수 있는 효과가 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

130: 데이터 구동부 140: 스캔 구동부
180: 전원 공급부 150: 표시 패널
T1a: 제1A트랜지스터 T1b: 제1B트랜지스터
T2a: 제2A트랜지스터 T2b: 제2B트랜지스터
DT: 구동 트랜지스터 CST: 커패시터
OLED: 유기 발광다이오드 SCAN N-1: 제N-1스캔라인
SCAN N: 제N스캔라인 EM: 발광신호라인

Claims

영상을 표시하는 표시 패널;
상기 표시 패널의 데이터라인을 통해 데이터전압을 공급하는 데이터 구동부; 및
상기 표시 패널의 스캔라인을 통해 스캔신호를 공급하는 스캔 구동부를 포함하고,
상기 표시 패널은
제N스캔라인을 통해 인가된 제N스캔신호와 제N-1스캔라인을 통해 인가된 제N-1스캔신호에 응답하여 상기 데이터전압을 저장하는 서브 픽셀을 갖는 발광표시장치.
영상을 표시하는 표시 패널;
상기 표시 패널의 데이터라인을 통해 데이터전압을 공급하는 데이터 구동부; 및
상기 표시 패널의 스캔라인을 통해 스캔신호를 공급하는 스캔 구동부를 포함하고,
상기 표시 패널은
제N스캔라인을 통해 인가된 제N스캔신호와 제N-1스캔라인을 통해 인가된 제N-1스캔신호가 중첩하는 구간 동안 상기 데이터전압을 저장하는 서브 픽셀을 갖는 발광표시장치.
제1항 또는 제2항에 있어서,
상기 서브 픽셀은
상기 제N스캔라인의 상기 제N스캔신호에 응답하여 턴온되는 제1A트랜지스터와,
상기 제N-1스캔라인의 상기 N-1스캔신호에 응답하여 턴온되는 제1B트랜지스터를 포함하는 발광표시장치.
제3항에 있어서,
상기 제1A트랜지스터와 상기 제1B트랜지스터는
동시에 턴온되는 기간을 갖는 발광표시장치.
제3항에 있어서,
상기 제1B트랜지스터는
상기 제1A트랜지스터보다 턴온되는 시점이 앞서는 발광표시장치.
제3항에 있어서,
상기 제1A트랜지스터는 상기 제N스캔라인에 게이트전극이 연결되고 제1데이터라인에 제1전극이 연결되고,
상기 제1B트랜지스터는 상기 제N-1스캔라인에 게이트전극이 연결되고 상기 제1A트랜지스터의 제2전극에 제1전극이 연결되는 발광표시장치.
제1항 또는 제2항에 있어서,
상기 표시 패널은
상기 데이터 구동부의 채널에 연결된 적어도 2개의 스위치를 더 포함하고,
상기 적어도 2개의 스위치는
제1선택신호라인에 게이트전극이 연결되고 상기 데이터 구동부의 제1채널에 제1전극이 연결되고 제1A데이터라인에 제2전극이 연결된 제1스위치와,
제2선택신호라인에 게이트전극이 연결되고 상기 데이터 구동부의 제1채널에 제1전극이 연결되고 제1B데이터라인에 제2전극이 연결된 제2스위치를 포함하는 발광표시장치.
제7항에 있어서,
상기 표시 패널은
상기 제1A데이터라인에 연결된 제1서브 픽셀과,
상기 제1B데이터라인에 연결된 제11서브 펙셀을 포함하고,
상기 제1서브 픽셀과 상기 제11서브 픽셀은 상기 표시 패널 상에서 상하 또는 좌우로 인접하는 발광표시장치.
제1항 또는 제2항에 있어서,
상기 서브 픽셀은
상기 제N스캔라인에 게이트전극이 연결되고 제1데이터라인에 제1전극이 연결된 제1A트랜지스터와,
상기 제N-1스캔라인에 게이트전극이 연결되고 상기 제1A트랜지스터의 제2전극에 제1전극이 연결된 제1B트랜지스터와,
상기 제1B트랜지스터의 제2전극에 일단이 연결된 커패시터와,
상기 커패시터의 타단에 게이트전극이 연결되고 제1전원라인에 제1전극이 연결된 구동 트랜지스터와,
상기 제N-1스캔라인에 게이트전극이 연결되고 상기 커패시터의 타단에 제1전극이 연결되고 상기 구동 트랜지스터의 제2전극에 제2전극이 연결된 제2트랜지스터와,
발광신호라인에 게이트전극이 연결되고 상기 커패시터의 일단에 제1전극이 연결되고 레퍼런스라인에 제2전극이 연결된 제3트랜지스터와,
상기 발광신호라인에 게이트전극이 연결되고 상기 구동 트랜지스터의 제2전극에 제1전극이 연결된 제4트랜지스터와,
상기 제N-1스캔라인에 게이트전극이 연결되고 상기 레퍼런스라인에 제1전극이 연결되고 상기 제4트랜지스터의 제2전극에 제2전극이 연결된 제5트랜지스터와,
상기 제4트랜지스터의 제2전극에 애노드전극이 연결되고 제2전원라인에 캐소드전극이 연결된 발광다이오드를 포함하는 발광표시장치.
제1항 또는 제2항에 있어서,
상기 서브 픽셀은
상기 제N스캔라인에 게이트전극이 연결되고 제1데이터라인에 제1전극이 연결된 제1A트랜지스터와,
상기 제N-1스캔라인에 게이트전극이 연결되고 상기 제1A트랜지스터의 제2전극에 제1전극이 연결된 제1B트랜지스터와,
상기 제1B트랜지스터의 제2전극에 일단이 연결된 커패시터와,
상기 커패시터의 타단에 게이트전극이 연결되고 제1전원라인에 제1전극이 연결된 구동 트랜지스터와,
상기 제N-1스캔라인에 게이트전극이 연결되고 상기 커패시터의 타단에 제1전극이 연결된 제2A트랜지스터와,
상기 제N-1스캔라인에 게이트전극이 연결되고 상기 제2A트랜지스터의 제2전극에 제1전극이 연결되고 상기 구동 트랜지스터의 제2전극에 제2전극이 연결된 제2B트랜지스터와,
발광신호라인에 게이트전극이 연결되고 상기 커패시터의 일단에 제1전극이 연결되고 레퍼런스라인에 제2전극이 연결된 제3트랜지스터와,
상기 발광신호라인에 게이트전극이 연결되고 상기 구동 트랜지스터의 제2전극에 제1전극이 연결된 제4트랜지스터와,
상기 제N-1스캔라인에 게이트전극이 연결되고 상기 레퍼런스라인에 제1전극이 연결되고 상기 제4트랜지스터의 제2전극에 제2전극이 연결된 제5트랜지스터와,
상기 제4트랜지스터의 제2전극에 애노드전극이 연결되고 제2전원라인에 캐소드전극이 연결된 발광다이오드를 포함하는 발광표시장치.