WO2020208704A1 - 表示装置および製造方法 - Google Patents

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display device
interlayer insulating
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昌彦 三輪
貴翁 斉藤
雅貴 山中
屹 孫
庸輔 神崎
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シャープ株式会社
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Definitions

  • the present invention relates to a display device including a pixel circuit and a method for manufacturing the display device.
  • an organic EL display device uses a configuration including a plurality of pixel circuits that supply a current to pixels in a light emitting layer.
  • the pixel circuit is usually configured by combining a plurality of transistors, and the pixels to be emitted are appropriately selected according to the input signal.
  • the threshold voltage is an important factor in a transistor, and various methods have been proposed to control it (see, for example, Patent Document 1).
  • transistors various materials such as polysilicon and oxide semiconductors are used, but there are differences in characteristics such as drive capacity depending on the materials and manufacturing methods. Therefore, a method has been proposed in which transistors using different materials are mixedly mounted with high drive capability (see, for example, Patent Document 2).
  • the semiconductor device described in Patent Document 1 includes a TFT in which an electrode, a first insulating layer, an active layer, and a second insulating layer are formed in this order on an insulating surface, and the active layer has tensile stress.
  • the insulating layer of 2 has compressive stress.
  • a configuration in which two TFTs are provided is shown, but since the stress is affected by the film thickness and the like, the structure of the TFTs may be restricted.
  • the display device described in Patent Document 2 includes a plurality of pixel electrodes provided in a display area, a common electrode arranged above the pixel electrodes, and a self-luminous element layer interposed between the pixel electrodes and the common electrodes. , With a circuit layer provided in the peripheral region.
  • the circuit layer is provided with a first thin film transistor formed by using low-temperature polysilicon and a second thin film transistor formed by using an oxide semiconductor, and the second thin film transistor is located above the first thin film transistor. is there.
  • transistors using different materials are mixedly mounted, various layers are stacked, which causes a problem that the manufacturing process becomes complicated.
  • the present invention has been made to solve the above problems, and an object of the present invention is to provide a display device including a transistor having characteristics according to an application.
  • the display device is a display device including a plurality of pixels and a pixel circuit corresponding to the plurality of pixels, and a semiconductor layer, a gate insulating film, a gate electrode, a first interlayer insulating film, and the like on a substrate.
  • the capacitive electrode and the second interlayer insulating film are laminated in this order, the pixel circuit includes a driving transistor, a capacitance, and a connecting wiring, and the driving transistors are superimposed on each other in a plan view of the semiconductor layer and the gate.
  • the insulating film and the gate electrode are included, and the capacitance includes the gate electrode, the first interlayer insulating film, and the capacitive electrode that overlap each other in a plan view, and the semiconductor layer includes a channel region and the channel.
  • a conductor region sandwiching the region is provided, and the capacitive electrode is provided with a first opening and a second opening at a part of a position where the capacitance electrode overlaps with the gate electrode in a plan view, and the first interlayer insulating film and the above-mentioned
  • the second interlayer insulating film has a contact hole provided at a position surrounded by the first opening and a hole provided at a position surrounded by the second opening, and the connecting wiring is the second interlayer insulating film. It is provided above and is connected to the gate electrode via the contact hole, and the hole is characterized in that it overlaps a part of the channel region in a plan view.
  • the holes may be provided so as to intersect at least one end of the channel regions in the channel width direction orthogonal to the channel length direction in which the conductor regions face each other.
  • the hole may be provided so as to intersect both ends of the channel region in the channel width direction.
  • the display device may have a configuration in which a plurality of the second opening and the hole corresponding to the second opening are provided.
  • the contact hole may be configured to overlap a part of the channel region in a plan view.
  • the display device is a display device including a plurality of pixels and a pixel circuit corresponding to the plurality of pixels, and a semiconductor layer, a gate insulating film, a gate electrode, a first interlayer insulating film, and the like on a substrate.
  • the capacitive electrode and the second interlayer insulating film are laminated in this order, the pixel circuit includes a driving transistor, a capacitance, and a connecting wiring, and the driving transistors are superimposed on each other in a plan view of the semiconductor layer and the gate.
  • the insulating film and the gate electrode are included, and the capacitance includes the gate electrode, the first interlayer insulating film, and the capacitive electrode that overlap each other in a plan view, and the semiconductor layer includes a channel region and the channel.
  • a conductor region sandwiching the region is provided, and the capacitive electrode is provided with a first opening at a part of a position where it overlaps with the gate electrode in a plan view, and the first interlayer insulating film and the second interlayer insulating film are provided.
  • the film has a contact hole provided at a position surrounded by the first opening, and the connection wiring is provided on the second interlayer insulating film and is connected to the gate electrode via the contact hole.
  • the contact hole is characterized in that it overlaps a part of the channel region in a plan view.
  • the contact hole may be provided at least intersecting one end of the channel region in the channel width direction orthogonal to the channel length direction in which the conductor regions face each other.
  • the contact hole may be provided so as to intersect both ends of the channel region in the channel width direction.
  • the contact hole may be configured to extend in the channel length direction along the channel region.
  • the channel region has a meandering portion extending in a direction intersecting the channel length direction, and the contact hole is extended along the meandering portion. May be good.
  • the range in which the first opening is provided may be a range that overlaps with the gate electrode.
  • the capacitance electrode may be configured to be a first power supply voltage line common to the plurality of pixels.
  • the method for manufacturing a display device is a method for manufacturing a display device including a plurality of pixels and a pixel circuit corresponding to the plurality of pixels, the step of forming a semiconductor film on a substrate and the semiconductor.
  • a step of patterning and forming a semiconductor layer from a film a step of forming a gate insulating film on the semiconductor layer, a step of forming a first metal layer on the gate insulating film, and a step of forming the first metal layer.
  • the present invention by providing the openings of the first interlayer insulating film and the second interlayer insulating film at the positions overlapping with the channel region, hydrogen is desorbed from the openings and the S value of the TFT characteristic becomes large. .. By providing a change in the TFT characteristics, it is possible to obtain a transistor having characteristics according to the application.
  • FIG. 1 It is a schematic cross-sectional view which shows the cross section along the channel region of the drive transistor in an annealing process. It is a schematic cross-sectional view which shows the cross section which passes through the 1st opening of the drive transistor in an annealing process. It is a schematic cross-sectional view which shows the cross section along the channel region of the drive transistor in the connection wiring formation process. It is a schematic cross-sectional view which shows the cross section which passes through the 1st opening of the drive transistor in the connection wiring formation process. It is an enlarged plan view which shows the vicinity of the 2nd opening enlarged. It is a schematic cross-sectional view which shows the cross section which passes through a 2nd opening.
  • FIG. 5 is an enlarged plan view showing an enlarged view of the vicinity of the second opening in the first modification.
  • FIG. 5 is a schematic cross-sectional view showing a cross section passing through the second opening in the first modification.
  • FIG. 5 is a schematic plan view showing the vicinity of the drive transistor in the second modification.
  • FIG. 5 is a schematic cross-sectional view showing a cross section along a channel region of a drive transistor in the second modification.
  • FIG. 3 is a schematic plan view showing the vicinity of the drive transistor in the third modification. It is a schematic cross-sectional view which shows the cross section along the channel region of the drive transistor in the modification 3.
  • FIG. 5 is a schematic cross-sectional view showing a cross section passing through the first opening in the third modification.
  • FIG. 1 is a schematic plan view showing the vicinity of a drive transistor provided in the display device according to the first embodiment of the present invention
  • FIG. 2A is a schematic cross section showing a cross section at arrow AA of FIG.
  • FIG. 2B is a schematic cross-sectional view showing a cross section taken along the arrow BB of FIG.
  • FIG. 1 shows a developed state of a cross section along the bent semiconductor layer 5 in a plan view
  • FIG. 2B shows a cross section passing through the first opening 9a provided in the capacitance electrode 9.
  • the arrow may be omitted for the cross section of the drive transistor 1 at the same position as the arrow AA and the arrow BB in FIG.
  • the semiconductor layer 5, the gate insulating film 6, the gate electrode 7, the first interlayer insulating film 8, the capacitance electrode 9, and the second interlayer insulating film 10 are laminated in this order on the substrate 2. Further, a flexible substrate 3 and a base coat layer 4 are provided between the substrate 2 and the semiconductor layer 5, and a connection wiring 11 and a flattening film 12 are provided on the second interlayer insulating film 10. .. The shape of each layer and the positional relationship between them will be described in detail together with the manufacturing process described later.
  • the substrate 2 for example, a glass substrate, a silicon substrate, and a heat-resistant plastic substrate (resin substrate) can be used.
  • a plastic substrate polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyether sulfone (PES), acrylic resin, polyimide and the like can be used.
  • the thickness of the substrate 2 is not particularly limited and may be in the form of a thin film.
  • the flexible substrate 3 is formed of, for example, a polyimide resin (PI) and an inorganic film, and is configured by sandwiching the inorganic film between the polyimide resins.
  • PI polyimide resin
  • the base coat layer 4 is an inorganic film obtained by forming a SiO 2 film by a CVD method.
  • the base coat layer 4 is not limited to this, for example, silicon oxide (SiO x ), silicon nitride (SiN x ), silicon oxide (SiO x N y ; x> y), silicon nitride (SiN x Oy ;). It may be formed of x> y), aluminum oxide, tantalum oxide, or the like, or a plurality of layers may be laminated.
  • the semiconductor layer 5 is made of polycrystalline silicon (LTPS) formed by a well-known method such as a CVD method.
  • LTPS polycrystalline silicon
  • the semiconductor layer 5 is not limited to the above-mentioned materials, and may be formed of other materials.
  • the oxide semiconductor contained in the semiconductor layer 5 may be, for example, an amorphous oxide semiconductor (amorphous oxide semiconductor) or a crystalline oxide semiconductor having a crystalline portion.
  • Examples of the crystalline oxide semiconductor include a polycrystalline oxide semiconductor, a microcrystalline oxide semiconductor, and a crystalline oxide semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface.
  • the semiconductor layer 5 may have a laminated structure of two or more layers, and in this case, the semiconductor layer 5 may include an amorphous oxide semiconductor layer and a crystalline oxide semiconductor layer. .. Alternatively, it may contain a plurality of crystalline oxide semiconductor layers having different crystal structures, or may include a plurality of amorphous oxide semiconductor layers.
  • the semiconductor layer 5 may contain at least one metal element among, for example, In, Ga, and Zn.
  • the In—Ga—Zn—O-based semiconductor is a ternary oxide of In (indium), Ga (gallium), and Zn (zinc), and the ratio (composition) of In, Ga, and Zn.
  • the In—Ga—Zn—O-based semiconductor may be amorphous or crystalline.
  • As the crystalline In—Ga—Zn—O-based semiconductor a crystalline In—Ga—Zn—O-based semiconductor in which the c-axis is oriented substantially perpendicular to the layer surface is preferable.
  • the semiconductor layer 5 may contain another oxide semiconductor instead of the In—Ga—Zn—O-based semiconductor, and may contain, for example, an In—Sn—Zn—O-based semiconductor.
  • In-Sn-Zn-O-based semiconductor is, In, a ternary oxide of Sn (tin), and Zn, for example, In 2 O 3 -SnO 2 -ZnO (InSnZnO) , and the like.
  • the semiconductor layer 5 is not limited to this, and the In—Al—Zn—O system semiconductor, In—Al—Sn—Zn—O system semiconductor, Zn—O system semiconductor, In—Zn—O system semiconductor, Zn—Ti— O-based semiconductor, Cd-Ge-O-based semiconductor, Cd-Pb-O-based semiconductor, CdO (cadmium oxide), Mg-Zn-O-based semiconductor, In-Ga-Sn-O-based semiconductor, In-Ga-O-based Semiconductor, Zr-In-Zn-O series semiconductor, Hf-In-Zn-O series semiconductor, Al-Ga-Zn-O series semiconductor, Ga-Zn-O series semiconductor, In-Ga-Zn-Sn-O series It may contain semiconductors, InGaO 3 (ZnO) 5 , zinc oxide (Mg X Zn 1-X O), zinc oxide (Cd X Zn 1-X O), and the like.
  • ZnO zinc oxide
  • ZnO is in an amorphous state to which one or more of group 1 elements, group 13 elements, group 14 elements, group 15 elements or group 17 elements are added.
  • the polycrystalline state or the microcrystalline state in which the amorphous state and the polycrystalline state are mixed, or the one to which no impurity element is added can be used.
  • the gate insulating film 6 is formed of silicon oxide (SiO x ) formed by a CVD method.
  • the gate insulating film 6 may be formed of the same material as the base coat layer 4, or may have a laminated structure in which a plurality of layers are laminated.
  • the gate electrode 7 is a single-layer film formed of Mo by forming a film by a sputtering method.
  • the gate electrode 7 is not limited to this, and is selected from, for example, aluminum (Al), tungsten (W), molybdenum (Mo), tantalum (Ta), chromium (Cr), titanium (Ti), and copper (Cu).
  • Al aluminum
  • tungsten W
  • Mo molybdenum
  • Ta tantalum
  • Cr chromium
  • Ti titanium
  • Cu copper
  • a metal film containing the above-mentioned elements, an alloy film containing these elements as a component, or the like may be used, or a laminated film containing a plurality of these elements may be used.
  • the first interlayer insulating film 8, the second interlayer insulating film 10, and the flattening film 12 are formed by the same material and method as the base coat layer 4. Further, the capacitance electrode 9 and the connection wiring 11 are formed by the same material and method as the gate electrode 7. A light emitting element or the like may be further formed on the flattening film 12, or a contact hole or the like for electrical connection may be formed.
  • the semiconductor layer 5, the gate electrode 7, the capacitance electrode 9, and the connection wiring 11 may be appropriately molded by patterning using a known photolithography process. Further, contact holes may be provided in the interlayer insulating film or the like to appropriately connect these different layers.
  • the semiconductor layer 5 is subjected to impurity doping after molding the gate electrode 7, and only the portion of the semiconductor layer 5 that is not covered by the gate electrode 7 is made into a conductor.
  • the channel region 5a immediately below the gate electrode 7 is not made into a conductor, and the exposed portion becomes the conductor region 5b. That is, in the semiconductor layer 5, the conductor region 5b adjacent to the channel region 5a functions as a source region and a drain region (conduction terminal) in the transistor.
  • a portion facing the channel region 5a via the gate insulating film 6 functions as a gate electrode (control terminal) in the drive transistor 1.
  • FIG. 3 is a schematic plan view showing a drive transistor in the semiconductor layer forming step
  • FIG. 4A is a schematic cross-sectional view showing a cross section of the drive transistor in the semiconductor layer forming step along a channel region
  • FIG. 4B is a schematic cross-sectional view.
  • the flexible substrate 3, the base coat layer 4, and the semiconductor film are laminated on the entire surface of the substrate 2.
  • the semiconductor layer 5 is formed by patterning. That is, the semiconductor layer 5 having the shape shown in FIG. 3 is formed by molding the semiconductor film provided on the entire surface of the substrate 2.
  • the molded semiconductor layer 5 is composed of two straight portions extending in a straight line in parallel and a main body portion connecting the straight portions.
  • the straight line portion is further extended toward the outside and is connected to other elements (for example, a transistor, a light emitting element, etc.) in the display device.
  • the direction in which the straight portion of the semiconductor layer 5 is extended may be referred to as the channel width direction W
  • the direction orthogonal to the channel width direction W may be referred to as the channel length direction L. That is, the linear portions of the semiconductor layer 5 are separated from each other in the channel length direction L.
  • the main body of the semiconductor layer 5 is generally extended in the channel length direction L, and has a meandering portion 5c extended in a direction intersecting the channel length direction L.
  • the meandering portions 5c are provided at two positions separated in the channel length direction L. Specifically, to explain along the path from the straight line portion on the left side in FIG. 3, the main body portion is extended in the channel length direction L (right direction in FIG. 3), and one meandering portion 5c is provided. The portion is bent in the channel width direction W (downward in FIG. 3). The area from one meandering portion 5c to the other meandering portion 5c is extended in the channel length direction L, and is a portion provided with the other meandering portion 5c in the channel width direction W (upward in FIG.
  • the main body portion of the semiconductor layer 5 has a substantially linear shape along the channel length direction L, and the portion between the two meandering portions 5c is deviated in the channel width direction W. Further, the portion between the two meandering portions 5c is located at a substantially intermediate point between the two straight portions in the channel length direction L.
  • the meandering portion 5c is provided so as to bend at a right angle to the channel length direction L, but the present invention is not limited to this, and the meandering portion 5c bends diagonally with respect to the channel length direction L. It may be provided in. Further, the number and length of the meandering portions 5c may be appropriately adjusted, and the main body portions may be connected so as to form one continuous line. By providing the meandering portion 5c in the portion where the channel region 5a is formed in this way, the effective channel length can be lengthened and the TFT characteristics can be changed.
  • FIG. 5 is a schematic plan view showing a drive transistor in the gate electrode forming step
  • FIG. 6A is a schematic cross-sectional view showing a cross section of the drive transistor in the gate electrode forming step along a channel region
  • FIG. 6B is a schematic cross-sectional view.
  • the gate insulating film 6 and the first metal layer are laminated on the entire surface of the substrate 2.
  • the gate electrode 7 is patterned and formed from the first metal layer. That is, the gate electrode 7 having the shape shown in FIG. 5 is formed by molding the first metal layer provided on the entire surface of the substrate 2.
  • wiring provided in the same layer as the gate electrode 7 so as to leave the first metal layer in a portion other than the gate electrode 7 shown in FIG. 5 (described later). (See FIG. 27) and the like may be formed.
  • the gate electrode 7 has a substantially rectangular shape in a plan view, overlaps with the main body of the semiconductor layer 5, and overlaps so as to include a portion between two meandering portions 5c.
  • impurity doping is performed on the substrate 2, and the semiconductor layer 5 is provided with a channel region 5a and a conductor region 5b.
  • the portion of the semiconductor layer 5 between the two meandering portions 5c covered by the gate electrode 7 is the channel region 5a.
  • the impurities to be doped for example, P (phosphorus) or the like is applied when forming an n-type TFT, and B (boron) or the like is applied when forming a p-type TFT.
  • FIG. 7 is a schematic plan view showing a drive transistor in the capacitive electrode forming step
  • FIG. 8A is a schematic cross-sectional view showing a cross section of the drive transistor in the capacitive electrode forming step along a channel region
  • FIG. 8B is a schematic cross-sectional view.
  • the first interlayer insulating film 8 and the second metal layer are laminated on the entire surface of the substrate 2.
  • the capacitive electrodes 9 are patterned and formed. That is, by molding the second metal layer provided on the entire surface of the substrate 2, the capacitive electrode 9 having the shape shown in FIG. 7 is formed.
  • the second metal layer is provided in the same layer as the capacitance electrode 9 so as to leave the second metal layer in a portion other than the capacitance electrode 9 shown in FIG. (See FIG. 27, which will be described later) and the like may be formed.
  • the capacitance electrode 9 has a wide substantially linear shape extended in the channel length direction L, and overlaps with the main body of the semiconductor layer 5 and the gate electrode 7.
  • the capacitance electrode 9 extends outward from the straight portion of the semiconductor layer 5, and is connected to the capacitance electrode 9 of an adjacent pixel circuit in the display device.
  • the capacitance electrode 9 is provided with a first opening 9a and a second opening 9b at positions where they overlap with the gate electrode 7 in a plan view.
  • the first opening 9a and the second opening 9b are portions from which the second metal layer has been removed during patterning, and in the state shown in FIG. 7, the portions provided with the first opening 9a and the second opening 9b. Then, the first interlayer insulating film 8 is exposed.
  • the first opening 9a is provided at a position sandwiched between two meandering portions 5c in the channel length direction L, and does not overlap with the semiconductor layer 5. That is, the main body of the semiconductor layer 5 is a path that bypasses the periphery of the first opening 9a so as to avoid the first opening 9a.
  • the second opening 9b is provided at a position overlapping the portion (channel region 5a) of the semiconductor layer 5 extending from the other meandering portion 5c to the straight portion on the right side.
  • the detailed positional relationship between the second opening 9b and the channel region 5a will be described with reference to FIGS. 12 and 13 described later.
  • FIG. 9 is a schematic plan view showing a drive transistor in the annealing step
  • FIG. 10A is a schematic cross-sectional view showing a cross section of the drive transistor in the annealing step along a channel region
  • FIG. 10B is a schematic cross-sectional view showing the drive transistor in the annealing step. It is a schematic cross-sectional view which shows the cross section which passes through the 1st opening of a drive transistor. That is, FIG. 10A corresponds to a cross section at the same location as the arrow AA of FIG. 1, and FIG. 10B corresponds to a cross section at the same location as the arrow BB of FIG.
  • the second interlayer insulating film 10 is laminated on the entire surface of the substrate 2, and the first interlayer insulating film 8 and the second interlayer insulating film 10 are patterned to form the contact hole 14 and the contact hole 14.
  • the hole 15 is formed.
  • the contact hole 14 is provided at a position surrounded by the first opening 9a, and is contained inside the first opening 9a in a plan view.
  • the hole 15 is provided at a position surrounded by the second opening 9b, and is housed inside the second opening 9b in a plan view.
  • the first interlayer insulating film 8 and the second interlayer insulating film 10 cover substantially the entire surface of the substrate 2, but in the portion where the contact holes 14 and holes 15 are provided, the first interlayer insulating film 8 and the second interlayer insulating film 8 are provided. 10 has been removed, and the gate electrode 7 is exposed in the state shown in FIG.
  • the substrate 2 is hydrogenated by annealing.
  • the heating temperature for annealing is 400 ° C.
  • the annealing treatment is performed with the openings such as the contact holes 14 and the holes 15 provided, hydrogen is desorbed from the openings.
  • the characteristics change depending on the degree of hydrogen desorption by annealing.
  • FIG. 11A is a schematic cross-sectional view showing a cross section along a channel region of the drive transistor in the connection wiring forming step
  • FIG. 11B is a schematic cross-sectional view showing a cross section passing through the first opening of the drive transistor in the connection wiring forming step. Is.
  • connection wiring 11 is patterned and formed from the third metal layer. That is, by molding the third metal layer provided on the entire surface of the substrate 2, the connection wiring 11 having the shapes shown in FIGS. 11A and 11B is formed.
  • the plan view in the state where the connection wiring 11 is formed is the same as in FIG. 1 in which the flattening film 12 is not shown, and thus is omitted. That is, FIG. 11A corresponds to the cross section at the arrow AA of FIG. 1, and FIG. 11B corresponds to the cross section at the arrow BB of FIG.
  • connection wiring 11 extends from the contact hole 14 in the channel width direction W (downward in FIG. 1), extends outward from the capacitance electrode 9, and is another element (for example, a transistor) in the display device. It is connected to.
  • the connection wiring 11 is connected to the gate electrode 7 via the contact hole 14.
  • the flattening film 12 is laminated on the entire surface of the substrate 2 to form the drive transistor 1 shown in FIGS. 1 to 2B.
  • the openings of the first interlayer insulating film 8 and the second interlayer insulating film 10 at the portion overlapping with the channel region 5a, hydrogen is desorbed from the openings, and the S value of the TFT characteristic is obtained. Becomes larger.
  • By providing a change in the TFT characteristics it is possible to obtain a transistor having characteristics according to the application.
  • the current change with respect to the gate voltage becomes gentle in the transistor.
  • the brightness of the light emitting element can be controlled according to the current supplied from the transistor.
  • FIG. 12 is an enlarged plan view showing the vicinity of the second opening in an enlarged manner
  • FIG. 13 is a schematic cross-sectional view showing a cross section passing through the second opening. That is, FIG. 13 corresponds to the cross section at the arrow CC of FIG.
  • the width of the second opening 9b and the hole 15 in the channel width direction W is formed wider than that of the channel region 5a, and is located directly above the channel region 5a. That is, the hole 15 is provided so as to intersect both ends of the channel region 5a (upper side and lower side in FIG. 12) in the channel width direction W. In other words, the holes 15 are arranged so that the entire width of the channel region 5a fits inside the holes 15. In this way, by increasing the area where the channel region 5a and the hole 15 overlap, the desorption of hydrogen can be promoted.
  • the arrangement of the holes 15 is not limited to this, and may be slightly shifted from the channel area 5a.
  • a modified example 1 in which the arrangement of the holes 15 is changed will be described with reference to FIGS. 14 and 15.
  • FIG. 14 is an enlarged plan view showing the vicinity of the second opening enlarged in the modified example 1
  • FIG. 15 is a schematic cross-sectional view showing a cross section passing through the second opening in the modified example 1. That is, FIG. 15 corresponds to the cross section at the arrow CC of FIG.
  • the second opening 9b and the hole 15 are provided at positions shifted in the channel width direction W from directly above the channel region 5a. That is, the hole 15 is provided so as to intersect one end (upper side in FIG. 14) of the channel region 5a in the channel width direction W.
  • the channel region 5a of the portion corresponding to the hole 15 has a part of its own width contained inside the hole 15, but does not overlap with the hole 15 (first interlayer insulating film 8 and the first interlayer insulating film 8 and the first). It also has a portion (covered by a two-layer insulating film 10).
  • FIG. 16 is a schematic plan view showing the vicinity of the drive transistor in the modified example 2
  • FIG. 17 is a schematic cross-sectional view showing a cross section along the channel region of the drive transistor in the modified example 2. That is, FIG. 17 corresponds to a cross section at the same location as the arrow AA of FIG. In the second modification, the cross section passing through the contact hole 14 is the same as in FIG. 2B and will be omitted.
  • the second opening 9b and the hole 15 are provided at two places. Specifically, the second opening 9b is extended from the position where it overlaps with the portion of the semiconductor layer 5 extending from one meandering portion 5c to the straight portion on the left side and from the other meandering portion 5c to the straight portion on the right side. It is provided at a position where it overlaps with the meandering part. Further, the holes 15 are provided corresponding to each of the two second openings 9b. By changing the number of holes 15 in this way, the effect of desorption of hydrogen can be made more remarkable.
  • FIG. 18 is a schematic plan view showing the vicinity of the drive transistor in the modified example 3
  • FIG. 19A is a schematic cross-sectional view showing a cross section along the channel region of the drive transistor in the modified example 3,
  • FIG. 19B is a schematic cross-sectional view showing a cross section passing through the first opening in the modified example 3. That is, FIG. 19A corresponds to a cross section at the same location as the arrow AA of FIG. 1, and FIG. 19B corresponds to a cross section at the same location as the arrow BB of FIG.
  • the first opening 9a and the contact hole 14 are provided at positions where they overlap with the channel region 5a in a plan view. Specifically, the first opening 9a overlaps with the portion of the semiconductor layer 5 extending in the channel length direction L between the two meandering portions 5c, and the contact hole 14 corresponds to the first opening 9a. It is provided at the position where it is used. In this way, by superimposing not only the hole 15 but also the contact hole 14 on the channel region 5a, it is possible to promote the desorption of hydrogen from the contact hole 14.
  • FIG. 20 is a schematic plan view showing the vicinity of a drive transistor provided in the display device according to the second embodiment of the present invention
  • FIG. 21A is a schematic cross section showing a cross section at arrow AA of FIG. 21B is a schematic cross-sectional view showing a cross section at arrow BB in FIG. 20.
  • the shape of the contact hole 14 is different from that in the first embodiment.
  • the capacitance electrode 9 and the connection wiring 11 are connected via the contact hole 14 at a position where they overlap with the channel region 5a in a plan view.
  • the contact hole 14 is widely provided so as to overlap not only the portion where the connection wiring 11 is provided but also substantially the entire channel region 5a.
  • the contact hole 14 extended along the channel region 5a is integrated with the hole 15 in the first embodiment. That is, the contact hole 14 in the second embodiment corresponds to both the contact hole 14 and the hole 15 in the first embodiment.
  • the range in which the first opening 9a is provided is preferably a range that overlaps with the gate electrode 7. That is, it is preferable that the first opening 9a is contained in the range where the gate electrode 7 overlaps, and the first interlayer insulating film 8 and the second interlayer insulating film 10 immediately above the conductor region 5b are left.
  • the manufacturing process of the drive transistor 1 according to the second embodiment of the present invention will be described with reference to the drawings.
  • the steps up to the step of laminating the first interlayer insulating film 8 and the second metal layer on the entire surface of the substrate 2 are the same as those of the first embodiment.
  • the drawing is omitted.
  • FIG. 22 is a schematic plan view showing a drive transistor in the capacitive electrode forming step
  • FIG. 23A is a schematic cross-sectional view showing a cross section of the drive transistor in the capacitive electrode forming step along a channel region
  • FIG. 23B is a schematic cross-sectional view.
  • the capacitive electrode 9 is different from the first embodiment (particularly, modification 3) in that it has only a widely formed first opening 9a and no second opening 9b. ..
  • the first opening 9a of the capacitance electrode 9 shown in FIG. 22 is connected to the second opening 9b in the first embodiment and is further widened.
  • FIG. 24 is a schematic plan view showing a drive transistor in the annealing step
  • FIG. 25A is a schematic cross-sectional view showing a cross section of the drive transistor in the annealing step along a channel region
  • FIG. 25B is a schematic cross-sectional view showing the drive transistor in the annealing step. It is a schematic cross-sectional view which shows the cross section which passes through the 1st opening of a drive transistor. That is, FIG. 25A corresponds to a cross section at the same location as the arrow AA of FIG. 20, and FIG. 25B corresponds to a cross section at the same location as the arrow BB of FIG.
  • the second interlayer insulating film 10 is laminated on the entire surface of the substrate 2, and the first interlayer insulating film 8 and the first interlayer insulating film 8 and the second are provided.
  • the contact hole 14 is formed by patterning the two-layer insulating film 10.
  • the contact hole 14 may be one size smaller than the first opening 9a or may have a different shape from the first opening 9a as long as it fits inside the first opening 9a. That is, the contact hole 14 may be provided so as to expose a wider range of the gate electrode 7 than the portion connected to the connection wiring 11, and hydrogen by annealing may be provided according to the size of the contact hole 14. The degree of detachment changes.
  • FIG. 26A is a schematic cross-sectional view showing a cross section along a channel region of the drive transistor in the connection wiring forming step
  • FIG. 26B is a schematic cross-sectional view showing a cross section passing through the first opening of the drive transistor in the connection wiring forming step. Is.
  • connection wiring 11 is patterned and formed from the third metal layer laminated on the entire surface of the substrate 2.
  • the connection wiring 11 may be connected to the gate electrode 7 anywhere as long as it is inside the contact hole 14, and may be appropriately adjusted according to the shape of the connection wiring 11.
  • FIG. 27 is a schematic cross-sectional view schematically showing a cross section in the vicinity of the display area.
  • the flexible substrate 3, the base coat layer 4, the semiconductor layer 5, the gate insulating film 6, the gate electrode 7, the first interlayer insulating film 8, the capacitive electrode 9, and the second are placed on the substrate 2.
  • the interlayer insulating film 10, the connecting wiring 11, the flattening film 12, and the like are laminated to form the first transistor CT (corresponding to the drive transistor 1 described above). Further, not only the first transistor CT but also the second transistor ST and the capacitance Ca may be formed on the substrate 2.
  • the second transistor ST has a configuration including a semiconductor layer 5 and a gate electrode 7 facing each other via the gate insulating film 6.
  • the entire surface of the gate electrode 7 of the second transistor ST is covered with the first interlayer insulating film 8 and the second interlayer insulating film 10. That is, unlike the first transistor CT, the contact holes 14 and holes 15 are not provided to promote the desorption of hydrogen, and the switching transistor has a small S value.
  • the capacitance Ca has a configuration including a gate electrode 7 and a capacitance electrode 9 facing each other via the first interlayer insulating film 8, and functions as a capacitor in a pixel circuit.
  • the first transistor CT, the second transistor ST, and the capacitance Ca can be formed together on the substrate 2, and the semiconductor layer 5, the gate electrode 7, the first interlayer insulating film 8, the capacitance electrode 9, and the second interlayer insulation can be formed together.
  • the shape to be molded may be appropriately adjusted.
  • the reflective electrode 16, the edge cover 17, the organic EL layer 18, the upper electrode 19, the first TFE inorganic film 20, the organic film 21, and the second TFE inorganic film 22 are further formed on the flattening film 12. It is laminated.
  • connection wiring 11 is also provided in a portion other than the first transistor CT, the second transistor ST, and the capacitance Ca, and the flattening film 12 is provided with a connection opening 12a corresponding to the connection wiring 11.
  • the reflective electrode 16 is connected to the connection wiring 11 via the connection opening 12a.
  • the reflective electrode 16 has a laminated structure including electrodes sandwiched between the ITO films. In the structure shown in FIG. 27, the reflective electrode 16 is provided in a region overlapping with the capacitance Ca, and is not provided directly above the first transistor CT and the second transistor ST.
  • the edge cover 17 is provided with an edge opening 17a provided corresponding to the reflective electrode 16 and a thick film portion 17b having a thickness larger than the surroundings.
  • the organic EL layer 18 is provided in a region corresponding to the edge opening 17a, and is connected to the reflective electrode 16 via the edge opening 17a.
  • the organic EL layer 18 functions as a light emitting element in a pixel circuit, the reflecting electrode 16 corresponds to the anode of the light emitting element, and the upper electrode 19 corresponds to the cathode of the light emitting element.
  • FIG. 27 only shows a part of the display device, and the display device may be further provided with other elements in the display device such as a transistor and a light emitting element. Further, the semiconductor layer 5, the gate electrode 7, the capacitance electrode 9, the connection wiring 11 and the like may be appropriately stretched to be connected to other elements.
  • FIG. 28 is an equivalent circuit diagram showing a pixel circuit of the display device.
  • the display device has a display area composed of a plurality of pixels arranged in a matrix.
  • the plurality of pixels typically include a red pixel that displays red, a green pixel that displays green, and a blue pixel that displays blue.
  • a corresponding light emitting diode LD is provided in each pixel, and is controlled by a corresponding pixel circuit.
  • the straight line corresponding to "Data” indicates a data signal line
  • the straight line corresponding to "em (n)” indicates a light emission control line.
  • "EL VDD” indicates a high power supply voltage
  • a straight line connected to the high power supply voltage corresponds to a high power supply voltage line.
  • “ELVSS” indicates a low power supply voltage
  • a straight line connected to the low power supply voltage corresponds to a low power supply voltage line.
  • the straight line corresponding to "G (n)” and “G (n-1)” indicates the gate signal line
  • the straight line corresponding to "Vini” indicates the initialization wiring corresponding to the reset potential. ..
  • 5V is applied to the high power supply voltage line, and -5V is applied to the low power supply voltage line.
  • 2 to 6 V is applied to the data signal line.
  • -4V is applied to the initialization wiring.
  • 7V is applied to the scanning signal line and the light emission control line in the “High” state, and ⁇ 8V is applied in the “Low” state.
  • FIG. 1 shows an example of a pixel circuit, which is configured by combining seven transistors (first circuit transistor T1 to seventh circuit transistor T7), a capacitor C1, and a light emitting diode LD.
  • the first circuit transistor T1 to the third circuit transistor T3 and the fifth circuit transistor T5 to the seventh circuit transistor T7 are used as switching transistors.
  • the fourth circuit transistor T4 is a drive transistor that supplies power to the light emitting diode LD.
  • the first circuit transistor T1 is an initialization transistor, one end of which is connected to the gate electrode of the drive transistor (fourth circuit transistor T4), and the other end of which is connected to the initialization wiring.
  • the seventh circuit transistor T7 is an initialization transistor, one end of which is connected to the anode of the light emitting diode LD, and the other end of which is connected to the initialization wiring.
  • the display device is not particularly limited as long as it is a display panel provided with a display element.
  • the display element includes a display element whose brightness and transmittance are controlled by an electric current and a display element whose brightness and transmittance are controlled by a voltage.
  • Examples of the current control display element include an EL display such as an organic EL (Electro Luminescence) display equipped with an OLED (Organic Light Emitting Diode), an inorganic EL display provided with an inorganic light emitting diode, and an EL display.
  • EL display such as an organic EL (Electro Luminescence) display equipped with an OLED (Organic Light Emitting Diode), an inorganic EL display provided with an inorganic light emitting diode, and an EL display.
  • the voltage control display element there is a liquid crystal display

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Abstract

表示装置では、複数の画素に対応する画素回路を含み、基板（２）上に、半導体層（５）、ゲート絶縁膜（６）、ゲート電極（７）、第１層間絶縁膜（８）、容量電極（９）、および第２層間絶縁膜（１０）が順に積層されている。画素回路は、駆動トランジスタ（１）と、容量と、接続配線（１１）とを含む。容量電極（９）は、ゲート電極（７）と平面視で重畳する位置の一部に第１開口（９ａ）および第２開口（９ｂ）が設けられている。第１層間絶縁膜（８）および第２層間絶縁膜（１０）は、第１開口（９ａ）に囲まれる位置に設けたコンタクトホール（１４）と、第２開口（９ｂ）に囲まれる位置に設けたホール（１５）とを有する。接続配線（１１）は、コンタクトホール（１４）を介してゲート電極（７）と接続される。ホール（１５）は、半導体層（５）のチャネル領域（５ａ）の一部と平面視で重畳する。

Description

表示装置および製造方法
　本発明は、画素回路を含む表示装置および表示装置の製造方法に関する。
　近年、ＯＬＥＤ（Ｏｒｇａｎｉｃ　Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）技術の進歩に伴い、有機ＥＬ（エレクトロルミネッセンス）表示装置を備えた製品が広がってきている。一般に、有機ＥＬ表示装置では、発光層における画素に電流を供給する複数の画素回路を含む構成を用いられている。
　画素回路は、通常、複数のトランジスタを組み合わせて構成されており、入力される信号に応じて、発光させる画素を適宜選択している。トランジスタにおいて、閾値電圧は、重要な要素となっており、これを制御するために様々な手法が提案されている（例えば、特許文献１参照）。
　また、トランジスタについては、ポリシリコンや酸化物半導体など様々な材料が用いられているが、材料や製造方法によって駆動能力などの特性に差が生じていた。そこで、駆動能力を高くして、異なる材料を用いたトランジスタを混載する方法が提案されている（例えば、特許文献２参照）。
特開２００１－２５０９４９号公報 特開２０１７－１７３５０５号公報
　特許文献１に記載の半導体装置は、絶縁表面上に、電極、第１の絶縁層、活性層、および第２の絶縁層を順に形成したＴＦＴを備え、活性層が引っ張り応力を有し、第２の絶縁層が圧縮応力を有している。この半導体装置では、２つのＴＦＴを設けた構成が示されているが、応力は膜厚などに影響されるため、ＴＦＴの構造において、制約されることがあった。
　特許文献２に記載の表示装置は、表示領域に設けられた複数の画素電極と、画素電極の上方に配置された共通電極と、画素電極と共通電極との間に介在する自発光素子層と、周辺領域に設けられた回路層とを有する。回路層には、低温ポリシリコンを用いて形成された第１薄膜トランジスタと、酸化物半導体を用いて形成された第２薄膜トランジスタとが設けられ、第２薄膜トランジスタが第１薄膜トランジスタよりも上の層位置にある。この表示装置では、異なる材料を用いたトランジスタを混載するために、多種の層を重ねており、製造工程が煩雑になるという課題がある。
　本発明は、上記の課題を解決するためになされたものであり、用途に応じた特性を有するトランジスタを備えた表示装置を提供することを目的とする。
　本発明に係る表示装置は、複数の画素と、前記複数の画素に対応する画素回路を含む表示装置であって、基板上に、半導体層、ゲート絶縁膜、ゲート電極、第１層間絶縁膜、容量電極、および第２層間絶縁膜が、順に積層され、前記画素回路は、駆動トランジスタと、容量と、接続配線とを含み、前記駆動トランジスタは、平面視で互いに重畳する前記半導体層、前記ゲート絶縁膜、および前記ゲート電極を含み、前記容量は、平面視で互いに重畳する前記ゲート電極、前記第１層間絶縁膜、および前記容量電極を含み、前記半導体層には、チャネル領域と、該チャネル領域を間に挟む導体領域とが設けられ、前記容量電極は、前記ゲート電極と平面視で重畳する位置の一部に第１開口および第２開口が設けられ、前記第１層間絶縁膜および前記第２層間絶縁膜は、前記第１開口に囲まれる位置に設けたコンタクトホールと、前記第２開口に囲まれる位置に設けたホールとを有し、前記接続配線は、前記第２層間絶縁膜の上に設けられ、前記コンタクトホールを介して前記ゲート電極と接続され、前記ホールは、前記チャネル領域の一部と平面視で重畳することを特徴とする。
　本発明に係る表示装置では、前記ホールは、前記導体領域同士が対向するチャネル長方向と直交するチャネル幅方向で、少なくとも前記チャネル領域の一端と交差して設けられる構成としてもよい。
　本発明に係る表示装置では、前記ホールは、前記チャネル幅方向で、前記チャネル領域の両端と交差して設けられる構成としてもよい。
　本発明に係る表示装置は、前記第２開口と該第２開口に対応する前記ホールとが、複数設けられている構成としてもよい。
　本発明に係る表示装置では、前記コンタクトホールは、前記チャネル領域の一部と平面視で重畳する構成としてもよい。
　本発明に係る表示装置は、複数の画素と、前記複数の画素に対応する画素回路を含む表示装置であって、基板上に、半導体層、ゲート絶縁膜、ゲート電極、第１層間絶縁膜、容量電極、および第２層間絶縁膜が、順に積層され、前記画素回路は、駆動トランジスタと、容量と、接続配線とを含み、前記駆動トランジスタは、平面視で互いに重畳する前記半導体層、前記ゲート絶縁膜、および前記ゲート電極を含み、前記容量は、平面視で互いに重畳する前記ゲート電極、前記第１層間絶縁膜、および前記容量電極を含み、前記半導体層には、チャネル領域と、該チャネル領域を間に挟む導体領域とが設けられ、前記容量電極は、前記ゲート電極と平面視で重畳する位置の一部に第１開口が設けられ、前記第１層間絶縁膜および前記第２層間絶縁膜は、前記第１開口に囲まれる位置に設けたコンタクトホールを有し、前記接続配線は、前記第２層間絶縁膜の上に設けられ、前記コンタクトホールを介して前記ゲート電極と接続され、前記コンタクトホールは、前記チャネル領域の一部と平面視で重畳することを特徴とする。
　本発明に係る表示装置では、前記コンタクトホールは、前記導体領域同士が対向するチャネル長方向と直交するチャネル幅方向で、少なくとも前記チャネル領域の一端と交差して設けられる構成としてもよい。
　本発明に係る表示装置では、前記コンタクトホールは、前記チャネル幅方向で、前記チャネル領域の両端と交差して設けられる構成としてもよい。
　本発明に係る表示装置では、前記コンタクトホールは、前記チャネル領域に沿って、前記チャネル長方向に延伸されている構成としてもよい。
　本発明に係る表示装置では、前記チャネル領域は、前記チャネル長方向に対して交差する方向に延伸された蛇行部を有し、前記コンタクトホールは、前記蛇行部に沿って延伸されている構成としてもよい。
　本発明に係る表示装置では、前記第１開口が設けられている範囲は、前記ゲート電極と重畳する範囲とされている構成としてもよい。
　本発明に係る表示装置では、前記容量電極は、前記複数の画素に共通する第１電源電圧線である構成としてもよい。
　本発明に係る表示装置の製造方法は、複数の画素と、前記複数の画素に対応する画素回路を含む表示装置の製造方法であって、基板上に半導体膜を成膜する工程と、前記半導体膜から半導体層をパターニングして形成する工程と、前記半導体層上にゲート絶縁膜を成膜する工程と、前記ゲート絶縁膜上に第１金属層を成膜する工程と、前記第１金属層からゲート電極をパターニングして形成する工程と、前記ゲート電極上に第１層間絶縁膜を成膜する工程と、前記第１層間絶縁膜上に第２金属層を成膜する工程と、前記第２金属層から、平面視で、前記ゲート電極と重畳する位置の一部に、第１開口および第２開口を有する容量電極をパターニングして形成する工程と、前記第１層間絶縁膜および前記容量電極上に第２層間絶縁膜を成膜する工程と、前記第１層間絶縁膜および前記第２層間絶縁膜に、平面視で、前記第１開口に囲まれるコンタクトホールと、前記第２開口に囲まれるホールとをパターニングして形成する工程と、アニール工程と、前記第２層間絶縁膜上に、第３金属層を成膜する工程と、前記第３金属層から、前記コンタクトホールを介して前記ゲート電極と電気的に接続される接続配線をパターニングして形成する工程とを含むことを特徴とする。
　本発明によると、チャネル領域と重畳する箇所に、第１層間絶縁膜および第２層間絶縁膜の開口部を設けることで、開口部から水素の脱離が生じ、ＴＦＴ特性のＳ値が大きくなる。ＴＦＴ特性に変化を設けることで、用途に応じた特性のトランジスタを得ることができる。
本発明の第１実施形態に係る表示装置に設けられた駆動トランジスタ近傍を示す概略平面図である。 図１の矢符Ａ－Ａでの断面を示す模式断面図である。 図１の矢符Ｂ－Ｂでの断面を示す模式断面図である。 半導体層形成工程における駆動トランジスタを示す概略平面図である。 半導体層形成工程における駆動トランジスタのチャネル領域に沿った断面を示す模式断面図である。 半導体層形成工程における駆動トランジスタの第１開口を通る断面を示す模式断面図である。 ゲート電極形成工程における駆動トランジスタを示す概略平面図である。 ゲート電極形成工程における駆動トランジスタのチャネル領域に沿った断面を示す模式断面図である。 ゲート電極形成工程における駆動トランジスタの第１開口を通る断面を示す模式断面図である。 容量電極形成工程における駆動トランジスタを示す概略平面図である。 容量電極形成工程における駆動トランジスタのチャネル領域に沿った断面を示す模式断面図である。 容量電極形成工程における駆動トランジスタの第１開口を通る断面を示す模式断面図である。 アニール工程における駆動トランジスタを示す概略平面図である。 アニール工程における駆動トランジスタのチャネル領域に沿った断面を示す模式断面図である。 アニール工程における駆動トランジスタの第１開口を通る断面を示す模式断面図である。 接続配線形成工程における駆動トランジスタのチャネル領域に沿った断面を示す模式断面図である。 接続配線形成工程における駆動トランジスタの第１開口を通る断面を示す模式断面図である。 第２開口近傍を拡大して示す拡大平面図である。 第２開口を通る断面を示す模式断面図である。 変形例１において、第２開口近傍を拡大して示す拡大平面図である。 変形例１において、第２開口を通る断面を示す模式断面図である。 変形例２において、駆動トランジスタ近傍を示す概略平面図である。 変形例２において、駆動トランジスタのチャネル領域に沿った断面を示す模式断面図である。 変形例３において、駆動トランジスタ近傍を示す概略平面図である。 変形例３において、駆動トランジスタのチャネル領域に沿った断面を示す模式断面図である。 変形例３において、第１開口を通る断面を示す模式断面図である。 本発明の第２実施形態に係る表示装置に設けられた駆動トランジスタ近傍を示す概略平面図である。 図２０の矢符Ａ－Ａでの断面を示す模式断面図である。 図２０の矢符Ｂ－Ｂでの断面を示す模式断面図である。 容量電極形成工程における駆動トランジスタを示す概略平面図である。 容量電極形成工程における駆動トランジスタのチャネル領域に沿った断面を示す模式断面図である。 容量電極形成工程における駆動トランジスタの第１開口を通る断面を示す模式断面図である。 アニール工程における駆動トランジスタを示す概略平面図である。 アニール工程における駆動トランジスタのチャネル領域に沿った断面を示す模式断面図である。 アニール工程における駆動トランジスタの第１開口を通る断面を示す模式断面図である。 接続配線形成工程における駆動トランジスタのチャネル領域に沿った断面を示す模式断面図である。 接続配線形成工程における駆動トランジスタの第１開口を通る断面を示す模式断面図である。 表示領域近傍での断面を模式的に示す模式断面図である。 表示装置の画素回路を示す等価回路図である。
　（第１実施形態）
　以下、本発明の第１実施形態に係る表示装置について、図面を参照して説明する。
　図１は、本発明の第１実施形態に係る表示装置に設けられた駆動トランジスタ近傍を示す概略平面図であって、図２Ａは、図１の矢符Ａ－Ａでの断面を示す模式断面図であって、図２Ｂは、図１の矢符Ｂ－Ｂでの断面を示す模式断面図である。
　なお、図１では、図面の見易さを考慮して、半導体層５や電極などを抽出して示し、層間絶縁膜等を透視的に示しており、半導体層５を実線で示している。また、図２Ａは、平面視において屈曲した半導体層５に沿った断面を展開した状態を示しており、図２Ｂは、容量電極９に設けられた第１開口９ａを通る断面を示している。以降の図面において、駆動トランジスタ１に対し、図１での矢符Ａ－Ａおよび矢符Ｂ－Ｂと同じ箇所の断面については、矢符を省略することがある。
　表示装置では、基板２上に、半導体層５、ゲート絶縁膜６、ゲート電極７、第１層間絶縁膜８、容量電極９、および第２層間絶縁膜１０が、順に積層されている。また、基板２と半導体層５との間には、可撓性基板３およびベースコート層４が設けられ、第２層間絶縁膜１０の上に、接続配線１１および平坦化膜１２が設けられている。なお、各層の形状とそれぞれの位置関係とについては、後述する製造工程と併せて、詳細に説明する。
　基板２としては、例えば、ガラス基板、シリコン基板、および耐熱性を有するプラスチック基板（樹脂基板）を用いることができる。プラスチック基板（樹脂基板）の材料としては、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリル樹脂、およびポリイミド等を用いることができる。なお、基板２の厚みは特に限定されず、薄いフィルム状であってもよい。
　可撓性基板３は、例えば、ポリイミド樹脂（ＰＩ）と無機膜とで形成されており、ポリイミド樹脂同士の間に無機膜を挟んで構成されている。
　ベースコート層４は、ＳｉＯ２膜をＣＶＤ法によって成膜した無機膜である。ベースコート層４は、これに限定されず、例えば、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ；ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ；ｘ＞ｙ）、酸化アルミニウム、および酸化タンタルなどで形成されていてもよく、複数の層を積層してもよい。
　半導体層５は、例えば、ＣＶＤ法などの周知の方法で形成された多結晶シリコン（ＬＴＰＳ）とされている。
　なお、半導体層５については、上述した材料だけに限らず、他の材料によって形成してもよい。半導体層５に含まれる酸化物半導体は、例えば、アモルファス酸化物半導体（非晶質酸化物半導体）であってもよいし、結晶質部分を有する結晶質酸化物半導体であってもよい。結晶質酸化物半導体としては、多結晶酸化物半導体、微結晶酸化物半導体、およびｃ軸が層面に概ね垂直に配向した結晶質酸化物半導体などが挙げられる。
　また、半導体層５は、２層以上の積層構造を有していてもよく、この場合、半導体層５は、非晶質酸化物半導体層と結晶質酸化物半導体層とを含んでいてもよい。あるいは、結晶構造が異なる複数の結晶質酸化物半導体層を含んでいてもよいし、複数の非晶質酸化物半導体層を含んでいてもよい。
　次に、非晶質酸化物半導体および結晶質酸化物半導体の材料や構造などについて、詳細に説明する。半導体層５は、例えば、Ｉｎ、Ｇａ、およびＺｎのうち、少なくとも１種の金属元素を含んでいてもよい。ここで、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、およびＺｎ（亜鉛）の三元系酸化物であって、Ｉｎ、Ｇａ、およびＺｎの割合（組成比）は、特に限定されず、例えば、Ｉｎ：Ｇａ：Ｚｎ＝２：２：１、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、およびＩｎ：Ｇａ：Ｚｎ＝１：１：２等を含む。また、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体は、アモルファスでもよいし、結晶質でもよい。結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体としては、ｃ軸が層面に概ね垂直に配向した結晶質Ｉｎ－Ｇａ－Ｚｎ－Ｏ系の半導体が好ましい。
　半導体層５は、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系半導体の換わりに、他の酸化物半導体を含んでいてもよく、例えば、Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系半導体を含んでいてもよい。Ｉｎ－Ｓｎ－Ｚｎ－Ｏ系の半導体は、Ｉｎ、Ｓｎ（スズ）、およびＺｎの三元系酸化物であって、例えば、Ｉｎ２Ｏ３－ＳｎＯ２－ＺｎＯ（ＩｎＳｎＺｎＯ）などが挙げられる。
　半導体層５は、これに限らず、Ｉｎ－Ａｌ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ａｌ－Ｓｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｏ系半導体、Ｉｎ－Ｚｎ－Ｏ系半導体、Ｚｎ－Ｔｉ－Ｏ系半導体、Ｃｄ－Ｇｅ－Ｏ系半導体、Ｃｄ－Ｐｂ－Ｏ系半導体、ＣｄＯ（酸化カドミウム）、Ｍｇ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｓｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｏ系半導体、Ｚｒ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ｈｆ－Ｉｎ－Ｚｎ－Ｏ系半導体、Ａｌ－Ｇａ－Ｚｎ－Ｏ系半導体、Ｇａ－Ｚｎ－Ｏ系半導体、Ｉｎ－Ｇａ－Ｚｎ－Ｓｎ－Ｏ系半導体、ＩｎＧａＯ３（ＺｎＯ）５、酸化マグネシウム亜鉛（ＭｇＸＺｎ１－ＸＯ）、および酸化カドミウム亜鉛（ＣｄＸＺｎ１－ＸＯ）などを含んでいてもよい。Ｚｎ－Ｏ系半導体としては、１族元素、１３族元素、１４族元素、１５族元素または１７族元素のうち一種、または複数種の不純物元素が添加されたＺｎＯの非晶質（アモルファス）状態、多結晶状態または非晶質状態と多結晶状態が混在する微結晶状態のもの、または何も不純物元素が添加されていないものを用いることができる。
　ゲート絶縁膜６は、ＣＶＤ法を用いて成膜された酸化珪素（ＳｉＯｘ）で形成されている。ゲート絶縁膜６は、ベースコート層４と同じ材料で形成してもよく、複数の層を重ねた積層構造とされていてもよい。
　ゲート電極７は、スパッタリング法を用いて成膜され、Ｍｏで形成された単層膜とされている。ゲート電極７は、これに限定されず、例えば、アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、クロム（Ｃｒ）、チタン（Ｔｉ）、および銅（Ｃｕ）から選ばれた元素を含む金属膜、またはこれらの元素を成分とする合金膜などを用いてもよいし、これらのうちの複数の膜を含む積層膜を用いてもよい。
　第１層間絶縁膜８、第２層間絶縁膜１０、および平坦化膜１２は、ベースコート層４と同様の材料および方法で形成される。また、容量電極９および接続配線１１は、ゲート電極７と同様の材料および方法で形成される。なお、平坦化膜１２の上には、さらに発光素子などを形成してもよく、電気的に接続するためのコンタクトホールなどを形成してもよい。
　半導体層５、ゲート電極７、容量電極９、および接続配線１１は、公知のフォトリソグラフィプロセスを用いたパターニングによって、適宜成形すればよい。また、層間絶縁膜等にコンタクトホールを設けて、これらの異なる層を適宜接続してもよい。
　半導体層５に対しては、ゲート電極７を成型した後、不純物ドーピングを行っており、半導体層５のうち、ゲート電極７で覆われていない部分のみが導体化される。そして、ゲート電極７の直下のチャネル領域５ａは、導体化されず、露出している部分が導体領域５ｂとなる。つまり、半導体層５では、チャネル領域５ａに隣接する導体領域５ｂが、トランジスタにおけるソース領域およびドレイン領域（導通端子）として機能する。また、ゲート電極７では、特に、ゲート絶縁膜６を介してチャネル領域５ａに対向する部分が、駆動トランジスタ１におけるゲート電極（制御端子）として機能する。
　次に、駆動トランジスタ１における製造工程と、各層の詳細な形状とについて、図面を参照して説明する。
　図３は、半導体層形成工程における駆動トランジスタを示す概略平面図であって、図４Ａは、半導体層形成工程における駆動トランジスタのチャネル領域に沿った断面を示す模式断面図であって、図４Ｂは、半導体層形成工程における駆動トランジスタの第１開口を通る断面を示す模式断面図である。つまり、図４Ａは、図１の矢符Ａ－Ａと同じ箇所の断面に対応し、図４Ｂは、図１の矢符Ｂ－Ｂと同じ箇所の断面に対応する。
　駆動トランジスタ１の製造工程において、先ず、基板２上の全面には、可撓性基板３、ベースコート層４、および半導体膜が積層される。半導体膜からは、半導体層５がパターニングして形成される。つまり、基板２の全面に設けられた半導体膜を成型することで、図３に示す形状の半導体層５が形成される。
　図３に示すように、成形された半導体層５は、平行な直線状に延伸された２つの直線部と、直線部同士を繋ぐ本体部とで構成されている。なお、直線部は、さらに外部へ向かって延伸されており、表示装置における他の要素（例えば、トランジスタや発光素子など）に繋がっている。また、以下では説明のため、半導体層５の直線部が延伸されている方向をチャネル幅方向Ｗと呼び、チャネル幅方向Ｗと直交する方向をチャネル長方向Ｌと呼ぶことがある。つまり、半導体層５の直線部同士は、チャネル長方向Ｌで離間している。
　半導体層５の本体部は、概ね、チャネル長方向Ｌに延伸されており、チャネル長方向Ｌに対して交差する方向に延伸された蛇行部５ｃを有している。本実施の形態において、蛇行部５ｃは、チャネル長方向Ｌで離間した２箇所に設けられている。具体的に、図３における左側の直線部からの経路に沿って説明すると、本体部は、チャネル長方向Ｌ（図３では、右方向）に延伸されており、一方の蛇行部５ｃを設けた部分で、チャネル幅方向Ｗ（図３では、下方向）に屈曲している。一方の蛇行部５ｃから他方の蛇行部５ｃまでの間は、チャネル長方向Ｌに延伸されており、他方の蛇行部５ｃを設けた部分で、チャネル幅方向Ｗ（図３では、上方向）に屈曲している。そして、他方の蛇行部５ｃから右側の直線部までの間は、チャネル長方向Ｌに延伸されている。２箇所の蛇行部５ｃがチャネル幅方向Ｗに延伸されている長さは、同じとされている。つまり、半導体層５の本体部は、チャネル長方向Ｌに沿った略直線状とされており、２箇所の蛇行部５ｃの間の部分が、チャネル幅方向Ｗにずれている。また、２箇所の蛇行部５ｃの間の部分は、チャネル長方向Ｌにおいて、２つの直線部の略中間点に位置している。
　なお、本実施の形態において、蛇行部５ｃは、チャネル長方向Ｌに対して直角に屈曲するように設けられていたが、これに限定されず、チャネル長方向Ｌに対して斜めに屈曲するように設けられていてもよい。また、蛇行部５ｃを設ける数や長さは、適宜調整してもよく、本体部が、連続した１つの線となるように繋がっていればよい。このように、チャネル領域５ａが形成される部分に蛇行部５ｃを設けることで、実効的なチャネル長を長くして、ＴＦＴ特性に変化を設けることできる。
　図５は、ゲート電極形成工程における駆動トランジスタを示す概略平面図であって、図６Ａは、ゲート電極形成工程における駆動トランジスタのチャネル領域に沿った断面を示す模式断面図であって、図６Ｂは、ゲート電極形成工程における駆動トランジスタの第１開口を通る断面を示す模式断面図である。つまり、図６Ａは、図１の矢符Ａ－Ａと同じ箇所の断面に対応し、図６Ｂは、図１の矢符Ｂ－Ｂと同じ箇所の断面に対応する。
　図３に示す半導体層形成工程の後、基板２上の全面に、ゲート絶縁膜６および第１金属層が積層される。第１金属層からは、ゲート電極７がパターニングして形成される。つまり、基板２の全面に設けられた第１金属層を成型することで、図５に示す形状のゲート電極７が形成される。なお、表示装置では、第１金属層をパターニングする際、図５に示すゲート電極７以外の部分にも、第１金属層を残すようにして、ゲート電極７と同じ層に設けた配線（後述する図２７参照）などを形成してもよい。
　ゲート電極７は、平面視において、略矩形状とされ、半導体層５の本体部と重複しており、２箇所の蛇行部５ｃの間の部分を含むように重複している。ゲート電極７を形成した後、基板２に対して不純物ドーピングが行われ、半導体層５にチャネル領域５ａと導体領域５ｂとが設けられる。上述したように、半導体層５のうち、ゲート電極７に覆われた２箇所の蛇行部５ｃの間の部分は、チャネル領域５ａとなっている。ドーピングされる不純物は、例えば、ｎ型ＴＦＴとする際には、Ｐ（燐）などが適用され、ｐ型ＴＦＴとする際には、Ｂ（ホウ素）などが適用される。
　図７は、容量電極形成工程における駆動トランジスタを示す概略平面図であって、図８Ａは、容量電極形成工程における駆動トランジスタのチャネル領域に沿った断面を示す模式断面図であって、図８Ｂは、容量電極形成工程における駆動トランジスタの第１開口を通る断面を示す模式断面図である。つまり、図８Ａは、図１の矢符Ａ－Ａと同じ箇所の断面に対応し、図８Ｂは、図１の矢符Ｂ－Ｂと同じ箇所の断面に対応する。
　図５に示すゲート電極形成工程の後、基板２上の全面に、第１層間絶縁膜８および第２金属層が積層される。第２金属層からは、容量電極９がパターニングして形成される。つまり、基板２の全面に設けられた第２金属層を成型することで、図７に示す形状の容量電極９が形成される。なお、第２金属層は、第１金属層と同様に、図７に示す容量電極９以外の部分にも、第２金属層を残すようにして、容量電極９と同じ層に設けた配線（後述する図２７参照）などを形成してもよい。
　容量電極９は、平面視において、チャネル長方向Ｌに延伸された幅広の略直線状とされ、半導体層５の本体部およびゲート電極７と重複している。なお、容量電極９は、半導体層５の直線部よりも外部へ向かって延伸されており、表示装置において隣接する画素回路の容量電極９に繋がっている。
　容量電極９には、ゲート電極７と平面視で重畳する位置に、第１開口９ａと第２開口９ｂとが設けられている。第１開口９ａおよび第２開口９ｂは、パターニングの際に、第２金属層が取り除かれた部分となっており、図７に示す状態において、第１開口９ａおよび第２開口９ｂを設けた部分では、第１層間絶縁膜８が露出している。第１開口９ａは、チャネル長方向Ｌで２箇所の蛇行部５ｃに挟まれる位置に設けられており、半導体層５とは重畳していない。つまり、半導体層５の本体部は、第１開口９ａを避けるように、第１開口９ａの周囲を迂回した経路となっている。第２開口９ｂは、半導体層５のうち、他方の蛇行部５ｃから右側の直線部まで延伸された部分（チャネル領域５ａ）と重畳する位置に設けられている。なお、第２開口９ｂとチャネル領域５ａとの詳細な位置関係については、後述する図１２および図１３を参照して説明する。
　図９は、アニール工程における駆動トランジスタを示す概略平面図であって、図１０Ａは、アニール工程における駆動トランジスタのチャネル領域に沿った断面を示す模式断面図であって、図１０Ｂは、アニール工程における駆動トランジスタの第１開口を通る断面を示す模式断面図である。つまり、図１０Ａは、図１の矢符Ａ－Ａと同じ箇所の断面に対応し、図１０Ｂは、図１の矢符Ｂ－Ｂと同じ箇所の断面に対応する。
　図７に示す容量電極形成工程の後、基板２上の全面に、第２層間絶縁膜１０が積層され、第１層間絶縁膜８および第２層間絶縁膜１０をパターニングして、コンタクトホール１４およびホール１５が形成される。コンタクトホール１４は、第１開口９ａに囲まれる位置に設けられており、平面視において、第１開口９ａの内側に収まっている。ホール１５は、第２開口９ｂに囲まれる位置に設けられており、平面視において、第２開口９ｂの内側に収まっている。第１層間絶縁膜８および第２層間絶縁膜１０は、基板２の略全面を覆っているが、コンタクトホール１４およびホール１５を設けた部分では、第１層間絶縁膜８および第２層間絶縁膜１０が取り除かれており、図９に示す状態において、ゲート電極７が露出している。
　コンタクトホール１４およびホール１５を設けた状態で、基板２は、アニールによる水素化処理が行われる。アニールでの加熱温度は、４００℃とされている。コンタクトホール１４およびホール１５といった開口部を設けた状態でアニール処理を施すと、開口部から水素の脱離が生じる。以降の工程を経て完成された駆動トランジスタ１では、アニールによる水素の脱離の程度によって、特性に変化が生じる。
　図１１Ａは、接続配線形成工程における駆動トランジスタのチャネル領域に沿った断面を示す模式断面図であって、図１１Ｂは、接続配線形成工程における駆動トランジスタの第１開口を通る断面を示す模式断面図である。
　図９に示すアニール工程の後、基板２上の全面に、第３金属層が積層される。第３金属層からは、接続配線１１がパターニングして形成される。つまり、基板２の全面に設けられた第３金属層を成型することで、図１１Ａおよび図１１Ｂに示す形状の接続配線１１が形成される。なお、接続配線１１が形成した状態での平面視については、平坦化膜１２が示されていない図１と同じであるので省略する。つまり、図１１Ａは、図１の矢符Ａ－Ａでの断面に相当し、図１１Ｂは、図１の矢符Ｂ－Ｂでの断面に相当する。
　接続配線１１は、コンタクトホール１４からチャネル幅方向Ｗ（図１では、下方）に延伸され、容量電極９よりも外部に向かって延伸されており、表示装置における他の要素（例えば、トランジスタなど）に繋がっている。接続配線１１は、コンタクトホール１４を介してゲート電極７と接続されている。
　図１１Ａおよび図１１Ｂに示す接続配線形成工程の後、基板２上の全面に、平坦化膜１２が積層されて、図１ないし図２Ｂに示す駆動トランジスタ１が形成される。上述したように、チャネル領域５ａと重畳する箇所に、第１層間絶縁膜８および第２層間絶縁膜１０の開口部を設けることで、開口部から水素の脱離が生じ、ＴＦＴ特性のＳ値が大きくなる。ＴＦＴ特性に変化を設けることで、用途に応じた特性のトランジスタを得ることができる。
　具体的に、Ｓ値を大きくすることで、トランジスタでは、ゲート電圧に対する電流変化が緩やかになる。例えば、上述したトランジスタから発光素子に電流を供給する構成では、トランジスタから供給する電流に応じて、発光素子の輝度を制御することができる。
　図１２は、第２開口近傍を拡大して示す拡大平面図であって、図１３は、第２開口を通る断面を示す模式断面図である。つまり、図１３は、図１の矢符Ｃ－Ｃでの断面に対応する。
　第２開口９ｂおよびホール１５は、チャネル幅方向Ｗの幅が、チャネル領域５ａより広く形成されており、チャネル領域５ａの直上に位置している。つまり、ホール１５は、チャネル幅方向Ｗで、チャネル領域５ａの両端（図１２では、上辺および下辺）と交差して設けられる。換言すると、チャネル領域５ａの幅全体がホール１５の内側に収まるように、ホール１５が配置されている。このように、チャネル領域５ａとホール１５とが重畳する面積を広くすることで、水素の脱離を促進することができる。
　なお、ホール１５の配置は、これに限定されず、チャネル領域５ａから少しずらしてもよい。次に、ホール１５の配置を変更した変形例１について、図１４および図１５を参照して説明する。
　図１４は、変形例１において、第２開口近傍を拡大して示す拡大平面図であって、図１５は、変形例１において、第２開口を通る断面を示す模式断面図である。つまり、図１５は、図１の矢符Ｃ－Ｃでの断面に対応する。
　変形例１において、第２開口９ｂおよびホール１５は、チャネル領域５ａの直上よりもチャネル幅方向Ｗにずれた位置に設けられている。つまり、ホール１５は、チャネル幅方向Ｗで、チャネル領域５ａの一端（図１４では、上辺）と交差して設けられる。図１５に示すように、ホール１５に対応した部分のチャネル領域５ａは、自身の幅の一部がホール１５の内側に収まっているが、ホール１５と重畳しない（第１層間絶縁膜８および第２層間絶縁膜１０に覆われている）部分も有している。このように、チャネル領域５ａとホール１５とが重畳する面積を調整することで、水素の脱離の程度に差を付けることができる。
　次に、ホール１５の配置を変更した変形例２について、図１６および図１７を参照して説明する。
　図１６は、変形例２において、駆動トランジスタ近傍を示す概略平面図であって、図１７は、変形例２において、駆動トランジスタのチャネル領域に沿った断面を示す模式断面図である。つまり、図１７は、図１の矢符Ａ－Ａと同じ箇所の断面に対応する。なお、変形例２において、コンタクトホール１４を通る断面については、図２Ｂと同様であるので省略する。
　変形例２では、第２開口９ｂおよびホール１５が２箇所に設けられている。具体的に、第２開口９ｂは、半導体層５のうち、一方の蛇行部５ｃから左側の直線部まで延伸された部分と重畳する位置と、他方の蛇行部５ｃから右側の直線部まで延伸された部分と重畳する位置とに設けられている。また、ホール１５は、２箇所の第２開口９ｂのそれぞれに対応して設けられている。このように、ホール１５の数を変更することで、水素の脱離による効果をより顕著にすることができる。
　次に、コンタクトホール１４の配置を変更した変形例３について、図１８および図１９を参照して説明する。
　図１８は、変形例３において、駆動トランジスタ近傍を示す概略平面図であって、図１９Ａは、変形例３において、駆動トランジスタのチャネル領域に沿った断面を示す模式断面図であって、図１９Ｂは、変形例３において、第１開口を通る断面を示す模式断面図である。つまり、図１９Ａは、図１の矢符Ａ－Ａと同じ箇所の断面に対応し、図１９Ｂは、図１の矢符Ｂ－Ｂと同じ箇所の断面に対応する。
　変形例３では、第１開口９ａおよびコンタクトホール１４が、平面視でチャネル領域５ａと重畳する位置に設けられている。具体的に、第１開口９ａは、半導体層５のうち、２つの蛇行部５ｃの間でチャネル長方向Ｌに延伸された部分と重畳しており、コンタクトホール１４は、第１開口９ａと対応する位置に設けられている。このように、ホール１５だけでなく、コンタクトホール１４もチャネル領域５ａに重畳させることで、コンタクトホール１４からの水素の脱離を促すことができる。
　（第２実施形態）
　次に、本発明の第２実施形態に係る表示装置について、図面を参照して説明する。なお、第２実施形態において、第１実施形態と機能が実質的に等しい構成要素については、同一の符号を付して説明を省略する。
　図２０は、本発明の第２実施形態に係る表示装置に設けられた駆動トランジスタ近傍を示す概略平面図であって、図２１Ａは、図２０の矢符Ａ－Ａでの断面を示す模式断面図であって、図２１Ｂは、図２０の矢符Ｂ－Ｂでの断面を示す模式断面図である。
　第２実施形態では、第１実施形態に対し、コンタクトホール１４の形状が異なっている。具体的に、第２実施形態では、変形例３のように、平面視において、チャネル領域５ａと重畳する位置で、コンタクトホール１４を介し、容量電極９と接続配線１１とが接続されている。ここで、コンタクトホール１４は、接続配線１１が設けられる部分だけでなく、チャネル領域５ａの略全体と重畳するように、広く設けられている。チャネル領域５ａに沿って広げられたコンタクトホール１４は、第１実施形態におけるホール１５と一体になっている。つまり、第２実施形態におけるコンタクトホール１４は、第１実施形態でのコンタクトホール１４とホール１５との両方に相当する。なお、第１開口９ａが設けられている範囲は、ゲート電極７と重畳する範囲とされていることが好ましい。つまり、第１開口９ａは、ゲート電極７重畳する範囲に収められており、導体領域５ｂの直上の第１層間絶縁膜８および第２層間絶縁膜１０が残されていることが好ましい。
　次に、本発明の第２実施形態に係る駆動トランジスタ１における製造工程について、図面を参照して説明する。なお、図５に示すゲート電極形成工程の後、基板２上の全面に、第１層間絶縁膜８および第２金属層を積層する工程までは、第１実施形態と同じであるので、説明および図面を省略する。
　図２２は、容量電極形成工程における駆動トランジスタを示す概略平面図であって、図２３Ａは、容量電極形成工程における駆動トランジスタのチャネル領域に沿った断面を示す模式断面図であって、図２３Ｂは、容量電極形成工程における駆動トランジスタの第１開口を通る断面を示す模式断面図である。つまり、図２３Ａは、図２０の矢符Ａ－Ａと同じ箇所の断面に対応し、図２３Ｂは、図２０の矢符Ｂ－Ｂと同じ箇所の断面に対応する。
　第２実施形態において、容量電極９は、第１実施形態（特に、変形例３）に対し、広く形成された第１開口９ａだけを有し、第２開口９ｂが設けられていない点が異なる。なお、図２２に示す容量電極９の第１開口９ａは、第１実施形態での第２開口９ｂと繋がり、さらに広げられている。
　図２４は、アニール工程における駆動トランジスタを示す概略平面図であって、図２５Ａは、アニール工程における駆動トランジスタのチャネル領域に沿った断面を示す模式断面図であって、図２５Ｂは、アニール工程における駆動トランジスタの第１開口を通る断面を示す模式断面図である。つまり、図２５Ａは、図２０の矢符Ａ－Ａと同じ箇所の断面に対応し、図２５Ｂは、図２０の矢符Ｂ－Ｂと同じ箇所の断面に対応する。
　第２実施形態では、第１実施形態と同様に、図２２に示す容量電極形成工程の後、基板２上の全面に、第２層間絶縁膜１０が積層され、第１層間絶縁膜８および第２層間絶縁膜１０をパターニングして、コンタクトホール１４が形成される。本実施の形態において、コンタクトホール１４は、第１開口９ａの内側に収まっていれば、第１開口９ａより一回り小さい程度としてもよいし、第１開口９ａと異なる形状としてもよい。つまり、コンタクトホール１４は、ゲート電極７のうち、接続配線１１と接続される部分よりも広い範囲を露出するように設けられていればよく、コンタクトホール１４の広さに応じて、アニールによる水素の脱離の程度が変わる。
　図２６Ａは、接続配線形成工程における駆動トランジスタのチャネル領域に沿った断面を示す模式断面図であって、図２６Ｂは、接続配線形成工程における駆動トランジスタの第１開口を通る断面を示す模式断面図である。
　第１実施形態と同様に、アニール工程の後、基板２上の全面に積層された第３金属層から、接続配線１１がパターニングして形成される。接続配線１１は、コンタクトホール１４の内側であれば、どこでゲート電極７と接続されていてもよく、接続配線１１の形状に応じて、適宜調整すればよい。
　次に、表示装置の表示領域近傍での構造について、図面を参照して説明する。
　図２７は、表示領域近傍での断面を模式的に示す模式断面図である。
　上述したように、表示装置では、基板２上に、可撓性基板３、ベースコート層４、半導体層５、ゲート絶縁膜６、ゲート電極７、第１層間絶縁膜８、容量電極９、第２層間絶縁膜１０、接続配線１１、および平坦化膜１２などを積層して、第１トランジスタＣＴ（上述した駆動トランジスタ１に相当）を形成している。また、基板２上には、第１トランジスタＣＴだけでなく、第２トランジスタＳＴや、容量Ｃａを形成してもよい。
　第２トランジスタＳＴは、ゲート絶縁膜６を介して対向する半導体層５およびゲート電極７を含む構成とされている。第２トランジスタＳＴのゲート電極７は、全面が第１層間絶縁膜８および第２層間絶縁膜１０に覆われている。つまり、第１トランジスタＣＴのように、コンタクトホール１４やホール１５を設けて水素の脱離を促進させておらず、Ｓ値が小さいスイッチングトランジスタとされている。
　容量Ｃａは、第１層間絶縁膜８を介して対向するゲート電極７および容量電極９を含む構成とされており、画素回路におけるコンデンサとして機能する。
　第１トランジスタＣＴ、第２トランジスタＳＴ、および容量Ｃａは、基板２上に併せて形成することができ、半導体層５、ゲート電極７、第１層間絶縁膜８、容量電極９、第２層間絶縁膜１０、および接続配線１１のパターニングにおいて、成形する形状を適宜調整すればよい。
　また、表示装置では、平坦化膜１２の上に、さらに、反射電極１６、エッジカバー１７、有機ＥＬ層１８、上部電極１９、第１ＴＦＥ無機膜２０、有機膜２１、および第２ＴＦＥ無機膜２２が積層されている。
　接続配線１１は、第１トランジスタＣＴ、第２トランジスタＳＴ、および容量Ｃａ以外の部分にも設けられており、接続配線１１に対応して、平坦化膜１２に接続開口１２ａが設けられている。反射電極１６は、接続開口１２ａを介して接続配線１１に接続されている。なお、反射電極１６は、ＩＴＯ膜同士の間に挟まれた電極を含む積層構造とされている。図２７に示す構造において、反射電極１６は、容量Ｃａと重畳する領域に設けられており、第１トランジスタＣＴおよび第２トランジスタＳＴの直上には設けられていない。
　エッジカバー１７には、反射電極１６に対応して設けられたエッジ開口１７ａと、周囲よりも厚みが大きい厚膜部１７ｂとが設けられている。
　有機ＥＬ層１８は、エッジ開口１７ａに対応した領域に設けられており、エッジ開口１７ａを介して反射電極１６に接続されている。有機ＥＬ層１８は、画素回路における発光素子として機能し、反射電極１６が発光素子の陽極に対応し、上部電極１９が発光素子の陰極に対応する。
　なお、図２７は、表示装置の一部を示すだけであって、表示装置には、さらに、トランジスタや発光素子など、表示装置における他の要素が設けられていてもよい。また、半導体層５、ゲート電極７、容量電極９、および接続配線１１などを適宜延伸して、他の要素と接続してもよい。
　図２８は、表示装置の画素回路を示す等価回路図である。
　表示装置は、マトリクス状に配列された複数の画素によって構成された表示領域を有する。複数の画素は、典型的には、赤を表示する赤画素、緑を表示する緑画素、および青を表示する青画素を含む。それぞれの画素では、対応する発光ダイオードＬＤが設けられており、対応する画素回路によって制御している。
　「Ｄａｔａ」に対応する直線は、データ信号線を示し、「ｅｍ（ｎ）」に対応する直線は、発光制御線を示している。また、「ＥＬＶＤＤ」は、高電源電圧を示し、これに繋がる直線は、高電源電圧線に相当する。さらに、「ＥＬＶＳＳ」は、低電源電圧を示し、これに繋がる直線は、低電源電圧線に相当する。そして、「Ｇ（ｎ）」および「Ｇ（ｎ－１）」に対応する直線は、ゲート信号線を示し、「Ｖｉｎｉ」に対応する直線は、リセット電位に対応する初期化配線を示している。
　本実施の形態において、高電源電圧線には、５Ｖが印加され、低電源電圧線には、－５Ｖが印加される。データ信号線には、２～６Ｖが印加される。初期化配線には、－４Ｖが印加される。走査信号線および発光制御線には、「Ｈｉｇｈ」とされた状態において７Ｖが印加され、「Ｌｏｗ」とされた状態において－８Ｖが印加される。
　図１は、画素回路の一例を示しており、７つのトランジスタ（第１回路トランジスタＴ１ないし第７回路トランジスタＴ７）、コンデンサＣ１、および発光ダイオードＬＤを組み合わせて構成されている。
　画素回路において、第１回路トランジスタＴ１ないし第３回路トランジスタＴ３と、第５回路トランジスタＴ５ないし第７回路トランジスタＴ７とは、スイッチングトランジスタとして用いられている。また、第４回路トランジスタＴ４は、発光ダイオードＬＤに電源を供給する駆動トランジスタとされている。
　第１回路トランジスタＴ１は、初期化トランジスタとされ、一端が駆動トランジスタ（第４回路トランジスタＴ４）のゲート電極に接続され、他端が初期化配線に接続されている。また、第７回路トランジスタＴ７は、初期化トランジスタとされ、一端が発光ダイオードＬＤのアノードに接続され、他端が初期化配線に接続されている。
　本実施の形態に係る表示装置は、表示素子を備えた表示パネルであれば、特に限定されるものではない。表示素子は、電流によって輝度や透過率が制御される表示素子と、電圧によって輝度や透過率が制御される表示素子とがある。電流制御の表示素子としては、例えば、ＯＬＥＤ（Ｏｒｇａｎｉｃ　Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ：有機発光ダイオード）を備えた有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ：エレクトロルミネッセンス）ディスプレイ、無機発光ダイオードを備えた無機ＥＬディスプレイ等のＥＬディスプレイ、およびＱＬＥＤ（Ｑｕａｎｔｕｍ　ｄｏｔ　Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ：量子ドット発光ダイオード）を備えたＱＬＥＤディスプレイ等がある。また、電圧制御の表示素子としては、液晶表示素子等がある。
　なお、今回開示した実施の形態は全ての点で例示であって、限定的な解釈の根拠となるものではない。従って、本発明の技術的範囲は、上記した実施の形態のみによって解釈されるものではなく、特許請求の範囲の記載に基づいて画定される。また、特許請求の範囲と均等の意味および範囲内での全ての変更が含まれる。
　１　駆動トランジスタ
　２　基板
　３　可撓性基板
　４　ベースコート層
　５　半導体層
　５ａ　チャネル領域
　５ｂ　導体領域
　５ｃ　蛇行部
　６　ゲート絶縁膜
　７　ゲート電極
　８　第１層間絶縁膜
　９　容量電極
　９ａ　第１開口
　９ｂ　第２開口
　１０　第２層間絶縁膜
　１１　接続配線
　１２　平坦化膜
　１４　コンタクトホール
　１５　ホール
　Ｌ　チャネル長方向
　Ｗ　チャネル幅方向
 
 

Claims (13)

  1. 　複数の画素と、前記複数の画素に対応する画素回路を含む表示装置であって、
    　基板上に、半導体層、ゲート絶縁膜、ゲート電極、第１層間絶縁膜、容量電極、および第２層間絶縁膜が、順に積層され、
    　前記画素回路は、駆動トランジスタと、容量と、接続配線とを含み、
    　前記駆動トランジスタは、平面視で互いに重畳する前記半導体層、前記ゲート絶縁膜、および前記ゲート電極を含み、
    　前記容量は、平面視で互いに重畳する前記ゲート電極、前記第１層間絶縁膜、および前記容量電極を含み、
    　前記半導体層には、チャネル領域と、該チャネル領域を間に挟む導体領域とが設けられ、
    　前記容量電極は、前記ゲート電極と平面視で重畳する位置の一部に第１開口および第２開口が設けられ、
    　前記第１層間絶縁膜および前記第２層間絶縁膜は、前記第１開口に囲まれる位置に設けたコンタクトホールと、前記第２開口に囲まれる位置に設けたホールとを有し、
    　前記接続配線は、前記第２層間絶縁膜の上に設けられ、前記コンタクトホールを介して前記ゲート電極と接続され、
    　前記ホールは、前記チャネル領域の一部と平面視で重畳すること
    　を特徴とする表示装置。
  2. 　請求項１に記載の表示装置であって、
    　前記ホールは、前記導体領域同士が対向するチャネル長方向と直交するチャネル幅方向で、少なくとも前記チャネル領域の一端と交差して設けられること
    　を特徴とする表示装置。
  3. 　請求項２に記載の表示装置であって、
    　前記ホールは、前記チャネル幅方向で、前記チャネル領域の両端と交差して設けられること
    　を特徴とする表示装置。
  4. 　請求項１から請求項３までのいずれか１つに記載の表示装置であって、
    　前記第２開口と該第２開口に対応する前記ホールとが、複数設けられていること
    　を特徴とする表示装置。
  5. 　請求項１から請求項４までのいずれか１つに記載の表示装置であって、
    　前記コンタクトホールは、前記チャネル領域の一部と平面視で重畳すること
    　を特徴とする表示装置。
  6. 　複数の画素と、前記複数の画素に対応する画素回路を含む表示装置であって、
    　基板上に、半導体層、ゲート絶縁膜、ゲート電極、第１層間絶縁膜、容量電極、および第２層間絶縁膜が、順に積層され、
    　前記画素回路は、駆動トランジスタと、容量と、接続配線とを含み、
    　前記駆動トランジスタは、平面視で互いに重畳する前記半導体層、前記ゲート絶縁膜、および前記ゲート電極を含み、
    　前記容量は、平面視で互いに重畳する前記ゲート電極、前記第１層間絶縁膜、および前記容量電極を含み、
    　前記半導体層には、チャネル領域と、該チャネル領域を間に挟む導体領域とが設けられ、
    　前記容量電極は、前記ゲート電極と平面視で重畳する位置の一部に第１開口が設けられ、
    　前記第１層間絶縁膜および前記第２層間絶縁膜は、前記第１開口に囲まれる位置に設けたコンタクトホールを有し、
    　前記接続配線は、前記第２層間絶縁膜の上に設けられ、前記コンタクトホールを介して前記ゲート電極と接続され、
    　前記コンタクトホールは、前記チャネル領域の一部と平面視で重畳すること
    　を特徴とする表示装置。
  7. 　請求項６に記載の表示装置であって、
    　前記コンタクトホールは、前記導体領域同士が対向するチャネル長方向と直交するチャネル幅方向で、少なくとも前記チャネル領域の一端と交差して設けられること
    　を特徴とする表示装置。
  8. 　請求項７に記載の表示装置であって、
    　前記コンタクトホールは、前記チャネル幅方向で、前記チャネル領域の両端と交差して設けられること
    　を特徴とする表示装置。
  9. 　請求項８に記載の表示装置であって、
    　前記コンタクトホールは、前記チャネル領域に沿って、前記チャネル長方向に延伸されていること
    　を特徴とする表示装置。
  10. 　請求項９に記載の表示装置であって、
    　前記チャネル領域は、前記チャネル長方向に対して交差する方向に延伸された蛇行部を有し、
    　前記コンタクトホールは、前記蛇行部に沿って延伸されていること
    　を特徴とする表示装置。
  11. 　請求項９または請求項１０に記載の表示装置であって、
    　前記第１開口が設けられている範囲は、前記ゲート電極と重畳する範囲とされていること
    　を特徴とする表示装置。
  12. 　請求項１から請求項１１までのいずれか１つに記載の表示装置であって、
    　前記容量電極は、前記複数の画素に共通する第１電源電圧線であること
    　を特徴とする表示装置。
  13. 　複数の画素と、前記複数の画素に対応する画素回路を含む表示装置の製造方法であって、
    　基板上に半導体膜を成膜する工程と、
    　前記半導体膜から半導体層をパターニングして形成する工程と、
    　前記半導体層上にゲート絶縁膜を成膜する工程と、
    　前記ゲート絶縁膜上に第１金属層を成膜する工程と、
    　前記第１金属層からゲート電極をパターニングして形成する工程と、
    　前記ゲート電極上に第１層間絶縁膜を成膜する工程と、
    　前記第１層間絶縁膜上に第２金属層を成膜する工程と、
    　前記第２金属層から、平面視で、前記ゲート電極と重畳する位置の一部に、第１開口および第２開口を有する容量電極をパターニングして形成する工程と、
    　前記第１層間絶縁膜および前記容量電極上に第２層間絶縁膜を成膜する工程と、
    　前記第１層間絶縁膜および前記第２層間絶縁膜に、平面視で、前記第１開口に囲まれるコンタクトホールと、前記第２開口に囲まれるホールとをパターニングして形成する工程と、
    　アニール工程と、
    　前記第２層間絶縁膜上に、第３金属層を成膜する工程と、
    　前記第３金属層から、前記コンタクトホールを介して前記ゲート電極と電気的に接続される接続配線をパターニングして形成する工程とを含むこと
    　を特徴とする表示装置の製造方法。
     
     
     
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