CN114519978A - 显示装置 - Google Patents

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electrode
display device
diode
insulating layer
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崔徳均
金明镐
林俊亨
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Industry University Cooperation Foundation IUCF HYU
Samsung Display Co Ltd
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Abstract

提供了显示装置。显示装置包括发光元件、第一晶体管、第二晶体管和二极管。第一晶体管可根据施加到第一晶体管的栅电极的电压来控制流向发光元件的驱动电流。第二晶体管电连接在第一晶体管的栅电极与第一晶体管的第一电极之间。二极管的第一电极电连接到第二晶体管的第一电极。二极管的第二电极电连接到第一晶体管的栅电极。

Description

显示装置
本申请要求于2020年11月20日提交到韩国知识产权局的第10-2020-0156175号韩国专利申请的优先权，该韩国专利申请的全部内容通过引用并入本文。
技术领域
技术领域涉及显示装置。
背景技术
显示装置可根据输入信号显示图像。显示装置被包括在诸如智能电话、平板电脑、数码相机、笔记本电脑、导航仪和电视的各种电子装置中。显示装置包括一个或多个用于显示图像的显示面板。
有机发光显示面板使用通过电子与空穴的复合发射光的有机发光元件来显示图像。有机发光显示装置包括对驱动电流到有机发光元件的流动进行控制的晶体管。
发明内容
实施方式可涉及包括像素的显示装置，其能够在高速驱动环境下最小化或防止电流泄漏，同时充分地补偿驱动晶体管的阈值电压偏差。
显示装置的实施方式包括发光元件、根据施加到栅电极的电压来控制流向发光元件的驱动电流的第一晶体管、布置在第一晶体管的栅电极与第一晶体管的第一电极之间的第二晶体管、以及包括连接到第二晶体管的第一电极的第一电极和连接到第一晶体管的栅电极的第二电极的二极管。
显示装置的实施方式包括发光元件、根据施加到栅电极的电压来控制流向发光元件的驱动电流的第一晶体管、布置在第一晶体管的栅电极与第一晶体管的第一电极之间的第二晶体管、以及连接到第一晶体管的栅电极并且施加有初始化电压的第三晶体管，其中第一晶体管的有源层和第二晶体管的有源层包括多晶硅，并且第三晶体管的有源层包括氧化物半导体。
显示装置的实施方式包括衬底、布置在衬底上并且包括第一晶体管的有源层的第一半导体层、布置在第一半导体层上的第一栅极绝缘层、布置在第一栅极绝缘层上并且包括第一晶体管的栅电极的第一导电层、布置在第一导电层上的第二栅极绝缘层、布置在第二栅极绝缘层上的二极管的第一电极、布置在二极管的第一电极上的第一层间绝缘层、布置在第一层间绝缘层上并且包括第二晶体管的有源层和二极管的第二电极的第二半导体层、布置在第二半导体层上的第二层间绝缘层、以及布置在第二层间绝缘层上并且包括第一晶体管的第一电极和第二电极的第二导电层，其中第一半导体层包括多晶硅，并且第二半导体层包括氧化物半导体。
实施方式可涉及显示装置。显示装置可包括发光元件、第一晶体管、第二晶体管和二极管。第一晶体管可根据施加到第一晶体管的栅电极的电压来控制流向发光元件的驱动电流。第二晶体管可电连接在第一晶体管的栅电极与第一晶体管的第一电极之间。二极管的第一电极可电连接到第二晶体管的第一电极。二极管的第二电极可连接到第一晶体管的栅电极。
二极管的第一电极可包括金属。二极管的第二电极可包括氧化物半导体。
在二极管中，电流可从二极管的第一电极流向二极管的第二电极。
第一晶体管的有源层和第二晶体管的有源层中的每一个可包括多晶硅。
显示装置还可包括电连接到第一晶体管的栅电极并且接收初始化电压的第三晶体管。第三晶体管的有源层可包括氧化物半导体。
第一晶体管和第二晶体管可为PMOS晶体管。第三晶体管可为NMOS晶体管。
二极管的第二电极的材料可与第三晶体管的有源层的材料相同。
显示装置还可包括绝缘体和电容器。电容器的第一电极可电连接到第一晶体管的栅电极。电容器的第二电极可与电容器的第一电极重叠。二极管的第一电极和电容器的第二电极可直接布置在绝缘体的相同表面上。
显示装置还可包括电连接到第一晶体管的第二电极并且接收数据电压的第四晶体管。
显示装置还可包括扫描线，扫描线在不通过居间晶体管的情况下电连接到第二晶体管的栅电极和第四晶体管的栅电极两者。
实施方式可涉及显示装置。显示装置可包括以下元件：发光元件；根据施加到第一晶体管的栅电极的电压来控制流向发光元件的驱动电流的第一晶体管；电连接在第一晶体管的栅电极与第一晶体管的第一电极之间的第二晶体管；以及在不通过居间晶体管的情况下电连接到第一晶体管的栅电极并且接收初始化电压的第三晶体管。第一晶体管的有源层和第二晶体管的有源层中的每一个可包括多晶硅。第三晶体管的有源层可包括氧化物半导体。
显示装置还可包括电连接在第二晶体管的第一电极与第一晶体管的栅电极之间的二极管。
二极管的第一电极可包括金属。二极管的第二电极可包括氧化物半导体。
二极管的第二电极的材料可与第三晶体管的有源层的材料相同。
显示装置还可包括绝缘体和电容器。电容器的第一电极可电连接到第一晶体管的栅电极。电容器的第二电极可与电容器的第一电极重叠。二极管的第一电极和电容器的第二电极可直接布置在绝缘体的相同表面上。
显示装置还可包括电连接到第一晶体管的第二电极并且接收数据电压的第四晶体管。
显示装置还可包括扫描线，扫描线在不通过居间晶体管的情况下电连接到第二晶体管的栅电极和第四晶体管的栅电极两者。
显示装置可包括衬底、第一晶体管、第二晶体管、二极管、第一栅极绝缘层、第二栅极绝缘层、第一层间绝缘层和第二层间绝缘层。第一栅极绝缘层可布置在第一晶体管的栅电极与第一晶体管的有源层之间。第一晶体管的有源层可布置在第一晶体管的栅电极与衬底之间。第二栅极绝缘层可布置在二极管的第一电极与衬底之间。第一晶体管的栅电极可布置在第二栅极绝缘层与衬底之间。第一层间绝缘层可布置在二极管的第二电极与衬底之间。二极管的第一电极可布置在第一层间绝缘层与衬底之间。第一层间绝缘层可布置在第二晶体管的有源层与衬底之间。第二层间绝缘层可布置在第一晶体管的第一电极与衬底之间，并且可布置在第一晶体管的第二电极与衬底之间。二极管的第二电极和第二晶体管的有源层中的每一个可布置在第二层间绝缘层与衬底之间。第一晶体管的有源层可包括多晶硅。第二晶体管的有源层和二极管的第二电极中的每一个可包括氧化物半导体。
显示装置还可包括电连接第一晶体管的第一电极和二极管的第一电极的连接构件。
连接构件可通过穿过第二层间绝缘层、第一层间绝缘层、第二栅极绝缘层和第一栅极绝缘层的第一接触孔连接到第一晶体管的第一电极。
连接构件可通过穿过第二层间绝缘层和第一层间绝缘层的第二接触孔连接到二极管的第一电极。
显示装置还可包括电容器。电容器的第一电极可电连接到第一晶体管的栅电极。电容器的第二电极可与电容器的第一电极重叠。第二栅极绝缘层可布置在电容器的第二电极与衬底之间。
二极管的第一电极的材料可与电容器的第二电极的材料相同。
根据实施方式的显示装置，即使当一个像素被放置在高速驱动环境下，也可最小化或防止电流泄漏并且可充分地补偿驱动晶体管的阈值电压偏差。
附图说明
图1是根据实施方式的显示装置的平面图。
图2是根据实施方式的图1的显示装置的侧视图。
图3是根据实施方式的显示装置的一个像素的等效电路图。
图4是根据实施方式的显示装置的一个像素的布局图。
图5是根据实施方式的图4中的第一半导体层和第二半导体层的布局图。
图6是根据实施方式的显示装置的剖视图。
图7是根据实施方式的显示装置的剖视图。
图8是根据实施方式的图7中的区域A的图。
图9示出了根据实施方式的泄漏防止二极管的能带图。
图10是示出根据实施方式的泄漏防止二极管的电流相对于偏置电压的变化的曲线图。
图11包括示出取决于工艺条件的、泄漏防止二极管的电流相对于偏置电压的变化的曲线图。
图12是根据实施方式的显示装置的显示面板的剖视图。
图13是根据实施方式的显示装置的显示面板的剖视图。
图14是根据实施方式的显示装置的一个像素的布局图。
图15是根据实施方式的显示面板的剖视图。
具体实施方式
参照附图对示例性实施方式进行描述。实际实施方式可以不同的形式实施，并且不应被解释为受限于示例性实施方式。
当元件被称为在层“上”时，该元件能够直接在该层上，或者该元件能够间接地在该层上，其中在该元件与该层之间存在有一个或多个居间项。相同的附图标记可指示相同的部件或相似元件。在图中，为了清楚起见，大小可被放大。
虽然措辞“第一”、“第二”等可用于描述各种元件，但是这些元件不应受这些措辞的限制。这些措辞可用于将一个元件与另一个元件区分开。在不背离一个或多个实施方式的教导的情况下，第一元件可被称为第二元件。作为“第一”元件的元件的描述可不需要或不暗示第二元件或其它元件的存在。措辞“第一”、“第二”等可用于区分元件的不同类别或组。为了简洁起见，措辞“第一”、“第二”等可分别表示“第一类(或第一组)”、“第二类(或第二组)”等。
措辞“连接的”可意味着“电连接的”或“不通过居间晶体管电连接的”。措辞“绝缘”可意味着“电绝缘”或“电隔离”。措辞“传导”可意味着“导电”。措辞“驱动”可意味着“操作”或“控制”。措辞“包括”可意味着“由…构成”。措辞“补偿”可意味着“调整”。措辞“部分”可意味着“区段”。措辞“延伸”可意味着“具有其纵向方向”或“是纵向的”。措辞“图案”可意味着“构件”。措辞“平面图”可意味着“显示装置的平面图”。
图1是根据实施方式的显示装置1的平面图。图2是根据实施方式的显示装置1的侧视图。图2示出了处于弯曲状态的显示装置1。
显示装置1可根据输入信号来显示运动图像或静止图像。显示装置1可用作诸如电视、笔记本、监视器、广告牌、物联网(IOT)装置、移动电话、智能电话、平板个人电脑(平板PC)、智能手表、手表电话、移动通信终端、电子笔记本、电子书、便携式多媒体播放器(PMP)、导航仪和超移动PC(UMPC)的各种产品中的一种的显示屏。
显示装置1在平面图中可具有实质上矩形形状。显示装置1在平面图中可具有倒圆拐角。
在附图中，第一方向DR1指示在显示装置1的平面图中的水平方向，第二方向DR2指示在显示装置1的平面图中的垂直方向，并且第三方向DR3指示显示装置1的厚度方向。第一方向DR1和第二方向DR2可彼此垂直，并且第三方向DR3可与第一方向DR1和第二方向DR2中的每一个垂直。
除非另有限定，否则措辞“上部”、“上表面”和“上侧”可基于第三方向DR3朝向显示面板10的显示表面，并且措辞“下部”、“下表面”和“下侧”可基于第三方向DR3朝向与显示面板10的显示表面相对的显示面板10的一侧。
显示装置1可具有短边和长边。显示装置1的短边可在第一方向DR1上延伸。显示装置1的长边可在第二方向DR2上延伸。在显示装置1的平面图中，显示装置1可具有圆形形状、椭圆形形状和其它形状中的一种或多种。
显示装置1可包括显示面板10。显示面板10可包括柔性衬底，其中柔性衬底包括柔性聚合物材料，诸如聚酰亚胺。因此，显示面板10可被翘曲、弯曲、折叠或卷曲。
显示面板10可为/包括有机发光显示面板。显示面板10可为/包括液晶显示(LCD)面板、量子点有机发光显示(QD-OLED)面板、量子点液晶显示(QD-LCD)面板、量子纳米发光显示面板和微发光二极管中的一种或多种。
显示面板10可包括根据输入信号显示有图像的显示区域DA，并且可包括根据输入信号不显示图像的非显示区域NDA。非显示区域NDA可布置成围绕显示区域DA。非显示区域NDA可构成边框。
显示区域DA可具有带有直角拐角或倒圆拐角的矩形形状。显示区域DA可具有短边和长边。显示区域DA的短边可在第一方向DR1上延伸。显示区域DA的长边可在第二方向DR2上延伸。显示区域DA可具有圆形形状、椭圆形形状和/或其它形状。
显示区域DA可包括多个像素。像素可以矩阵排列。每个像素可包括发光层和控制从发光层发射的光量的电路层。电路层可包括线、电极和至少一个晶体管。发光层可包括有机发光材料。发光层可由封装层密封。
非显示区域NDA可布置成与显示区域DA的短边和长边相邻。非显示区域NDA可围绕显示区域DA。非显示区域NDA可存在于显示区域DA的少于四个的边处。
显示面板10可包括主区域MA和在第二方向DR2上连接到主区域MA的一侧的弯曲区域BA。显示面板10还可包括在第二方向DR2上连接到弯曲区域BA的一侧并且(在弯曲区域BA已弯曲之后)在第三方向DR3上与主区域MA重叠的子区域SA。
显示区域DA可位于主区域MA中。非显示区域NDA可包括在主区域MA中位于显示区域DA的边缘处的部分，并且可包括位于弯曲区域BA和子区域SA中的部分。
主区域MA可具有与显示装置1的平面外观相似的形状。主区域MA可为实质上平坦的。主区域MA可包括一个或多个弯折表面和/或一个或多个弯曲结构。
在主区域MA中，如果边缘中的至少一个(除了连接到弯曲区域BA的边缘之外)弯曲，则显示区域DA可延伸到被弯曲的区域和/或非显示区域NDA的一部分可布置在被弯曲的区域处。
主区域MA的非显示区域NDA可从显示区域DA的外边界跨越到显示面板10的边缘。在主区域MA中，用于将信号施加到显示区域DA的信号线或驱动电路可排列在非显示区域NDA中。
弯曲区域BA可连接到主区域MA的一个短边。弯曲区域BA在第一方向DR1上的宽度可小于主区域MA在第一方向DR1上的宽度。主区域MA与弯曲区域BA之间的连接部分可具有L形切口以减小边框的宽度。
弯曲区域BA可以一曲率弯曲。在显示面板10已在弯曲区域BA处弯曲之后，主区域MA可与子区域SA重叠。
子区域SA可在显示面板10的厚度方向(例如，第三方向DR3)上与主区域MA重叠。子区域SA可与主区域MA的边缘附近的、非显示区域NDA的一部分和显示区域DA的一部分重叠。子区域SA在第一方向DR1上的宽度可与弯曲区域BA在第一方向DR1上的宽度相同。
焊盘组(未示出)可布置在显示面板10的子区域SA上。一个或多个外部装置可安装(或附接)到焊盘组(未示出)上。(多个)外部装置的实例可包括驱动芯片20和诸如柔性印刷电路板或刚性印刷电路板的驱动衬底30。线连接膜、连接件等可安装在焊盘组上。驱动芯片20可实质上布置在显示面板10的子区域SA上，并且驱动衬底30可与子区域SA部分地重叠并且可附接到子区域SA的端部。显示面板10可包括连接到驱动芯片20的焊盘子组和连接到驱动衬底30的焊盘子组两者。驱动芯片20可安装在膜上，并且膜可附接到显示面板10的子区域SA。
驱动芯片20可安装在显示面板10的在显示面板10弯曲之前与显示面板10的显示表面共面的表面上。在弯曲区域BA弯曲之后，安装有驱动芯片20的表面可与显示面板10的显示表面相对。
驱动芯片20可通过各向异性导电膜或通过超声波接合附接到显示面板10上。驱动芯片20可在第一方向DR1上比显示面板10窄。驱动芯片20可在第一方向DR1上布置在子区域SA的中心处，并且驱动芯片20的左边缘和右边缘可分别与子区域SA的左边缘和右边缘间隔开。
驱动芯片20可包括驱动显示面板10的集成电路。集成电路可为生成并且提供数据信号的数据驱动集成电路。驱动芯片20可连接到显示面板10的焊盘组中提供的线焊盘(未示出)，以将数据信号提供到线焊盘(未示出)。连接到线焊盘(未示出)的线可延伸到显示区域DA以将数据信号施加到显示区域DA中的像素。
图3是根据实施方式的显示装置的一个像素的等效电路图。
参照图3，有机发光显示装置的一个像素的电路包括有机发光二极管OLED、多个晶体管T1至T7、电容器Cst和泄漏防止二极管LD。数据信号DATA、第一扫描信号GW、第二扫描信号GI、第三扫描信号GB、光发射控制信号EM、第一电源电压ELVDD、第二电源电压ELVSS和初始化电压VINT通过对应导线施加到一个像素的电路。
有机发光二极管OLED包括阳极(或第一电极)和阴极(或第二电极)。电容器Cst包括第一电极和第二电极。泄漏防止二极管LD包括第一电极(或阳极)和第二电极(阴极)。
晶体管T1至T7中的每一个包括栅电极、第一源电极/漏电极(或第一电极)和第二源电极/漏电极(或第二电极)。第一源电极/漏电极和第二源电极/漏电极中的一个是源电极，并且另一个是漏电极。
晶体管T1至T7中的每一个可为薄膜晶体管。晶体管T1至T7中的每一个可为PMOS晶体管和NMOS晶体管中的一种。第一晶体管T1(驱动晶体管)、第二晶体管T2(数据传输晶体管)、第三晶体管T3(补偿晶体管)、第五晶体管T5(第一光发射控制晶体管)、第六晶体管T6(第二光发射控制晶体管)和第七晶体管T7(第二初始化晶体管)中的每一个可为PMOS晶体管。第四晶体管T4(第一初始化晶体管)可为NMOS晶体管。
第一晶体管T1的栅电极连接到电容器Cst的第一电极和泄漏防止二极管LD的第二电极中的每一个。第一晶体管T1的第一源电极/漏电极通过第五晶体管T5连接到第一电源电压ELVDD端子/线。第一晶体管T1的第二源电极/漏电极通过第六晶体管T6连接到有机发光二极管OLED的阳极。第一晶体管T1根据第二晶体管T2的开关操作接收数据信号DATA，并且将驱动电流供给到有机发光二极管OLED。
第二晶体管T2的栅电极连接到第一扫描信号GW端子/线。第二晶体管T2的第一源电极/漏电极连接到数据信号DATA端子/线。第二晶体管T2的第二源电极/漏电极连接到第一晶体管T1的第一源电极/漏电极，并且通过第五晶体管T5连接到第一电源电压ELVDD端子/线。第二晶体管T2根据第一扫描信号GW导通，以执行将数据信号DATA发送到第一晶体管T1的第一源电极/漏电极的开关操作。
第三晶体管T3的栅电极连接到第一扫描信号GW端子/线。第三晶体管T3的第一源电极/漏电极连接到第一晶体管T1的第二源电极/漏电极，并且通过第六晶体管T6连接到有机发光二极管OLED的阳极。第三晶体管T3的第二源电极/漏电极连接到泄漏防止二极管LD的第一电极。第三晶体管T3的第二源电极/漏电极通过泄漏防止二极管LD连接到电容器Cst的第一电极、第四晶体管T4的第一源电极/漏电极和第一晶体管T1的栅电极。
第三晶体管T3由第一扫描信号GW导通以连接第一晶体管T1的栅电极和第二源电极/漏电极，从而将第一晶体管T1连接作为二极管。因此，在第一晶体管T1的第一电极与栅电极之间可能因第一晶体管T1的阈值电压而出现电压差，并且经阈值电压补偿/调整的数据信号DATA可供给到第一晶体管T1的栅电极，从而对第一晶体管T1的阈值电压偏差进行补偿。
由于第三晶体管T3是PMOS晶体管，所以第三晶体管T3可具有比NMOS晶体管更高的电子迁移率。因此，即使在120Hz或更高的高速驱动环境下，也可容易地补偿第一晶体管T1的阈值电压偏差。
第四晶体管T4的栅电极连接到第二扫描信号GI端子/线。第四晶体管T4的第二源电极/漏电极连接到初始化电压VINT端子/线。第四晶体管T4的第一源电极/漏电极连接到电容器Cst的第一电极、泄漏防止二极管LD的第二电极和第一晶体管T1的栅电极中的每一个。第四晶体管T4根据第二扫描信号GI导通，以将初始化电压VINT发送到第一晶体管T1的栅电极，从而使第一晶体管T1的栅电极的电压初始化。
由于第四晶体管T4是具有相对优异的关断特性的NMOS晶体管，所以可最小化或防止在有机发光二极管OLED的光发射时段期间的驱动电流的泄漏，并且可最小化或防止发送到第一晶体管T1的栅电极的电流的泄漏。
第五晶体管T5的栅电极连接到光发射控制信号EM端子/线。第五晶体管T5的第一源电极/漏电极连接到第一电源电压ELVDD端子/线。第五晶体管T5的第二源电极/漏电极连接到第一晶体管T1的第一源电极/漏电极和第二晶体管T2的第二源电极/漏电极。
第六晶体管T6的栅电极连接到光发射控制信号EM端子/线。第六晶体管T6的第一源电极/漏电极连接到第一晶体管T1的第二源电极/漏电极和第三晶体管T3的第一源电极/漏电极。第六晶体管T6的第二源电极/漏电极连接到有机发光二极管OLED的阳极。
第五晶体管T5和第六晶体管T6根据光发射控制信号EM同时导通，并因此，驱动电流流过有机发光二极管OLED。
第七晶体管T7的栅电极连接到第三扫描信号GB端子/线。第七晶体管T7的第一源电极/漏电极连接到有机发光二极管OLED的阳极。第七晶体管T7的第二源电极/漏电极连接到初始化电压VINT端子/线。第七晶体管T7根据第三扫描信号GB导通以使有机发光二极管OLED的阳极初始化。
在一些实施方式中，第七晶体管T7的栅电极可接收第三扫描信号GB。在一些实施方式中，第七晶体管T7的栅电极可接收另一像素的第一扫描信号。
电容器Cst的第二电极连接到第一电源电压ELVDD端子/线。电容器Cst的第一电极连接到第一晶体管T1的栅电极、泄漏防止二极管LD的第二电极和第四晶体管T4的第一源电极/漏电极中的每一个。有机发光二极管OLED的阴极连接到第二电源电压ELVSS端子/线。有机发光二极管OLED接收来自第一晶体管T1的驱动电流并且发射光以供显示装置显示图像。
泄漏防止二极管LD的第一电极连接到第三晶体管T3的第二源电极/漏电极。泄漏防止二极管LD的第二电极连接到第一晶体管T1的栅电极、电容器Cst的第一电极和第四晶体管T4的第一源电极/漏电极中的每一个。由于泄漏防止二极管LD连接在第三晶体管T3的第二源电极/漏电极与第一晶体管T1的栅电极之间，所以可最小化或防止在有机发光二极管OLED的光发射时段期间的驱动电流的泄漏，并且可最小化或防止发送到第一晶体管T1的栅电极的电流的泄漏。
图4是根据实施方式的显示装置的一个像素的布局图。图5是根据实施方式的图4中的第一半导体层和第二半导体层的布局图。图6和图7中的每一个是根据实施方式的显示装置的剖视图。图6示出了根据实施方式的图4的第一晶体管T1和第三晶体管T3的剖面，并且图7示出了根据实施方式的图4的第四晶体管T4和泄漏防止二极管LD的剖面。
参照图3至图7，像素包括晶体管T1至T7、存储电容器Cst和有机发光二极管OLED。
晶体管T1至T7中的每一个包括形成电极的导电层、形成沟道的半导体层和绝缘层。晶体管T1至T7中的每一个可为栅电极布置在半导体层上方的顶栅型晶体管。PMOS晶体管T1、T2、T3、T5、T6和T7的半导体层可排列成比NMOS晶体管T4的半导体层更靠近或更远离衬底SUB，并且可包括与NMOS晶体管T4的半导体层的材料不同的材料。
存储电容器Cst包括构成电极的导电层和布置在导电层之间的绝缘层。有机发光二极管OLED包括形成阳极和阴极的导电层以及布置在两个电极之间的有机发光层。泄漏防止二极管LD包括形成第一电极和第二电极的导电层以及布置在两个电极之间的绝缘层。
部件的电连接可通过由一个或多个导电层制成的一组布线和/或由一个或多个导电材料制成的一组通孔来执行。(多种)上述导电材料、(多个)导电层、半导体层、绝缘层、有机发光层等布置在衬底SUB上。
像素的层可以衬底SUB、势垒层BA、缓冲层BF、第一半导体层100、第一栅极绝缘层GI1、第一导电层200、第二栅极绝缘层GI2、第二导电层300、第一层间绝缘层ILD1、第二半导体层400、第三栅极绝缘层GI3、第三导电层500、第二层间绝缘层ILD2、第四导电层600、第一通孔层VIA1、第五导电层700、第二通孔层VIA2、有机发光二极管OLED的阳极ANO、像素限定层PDL、发光层EL以及有机发光二极管OLED的阴极CAT的顺序排列。上述层中的每一个可为单层或包括多个层的层叠层。在层之间还可布置有一个或多个附加层。
衬底SUB支承上述层。当显示装置是背面或双面光发射型显示装置时，可使用透明衬底。当显示装置是前发射型显示装置时，不仅可使用透明衬底，还可使用半透明或不透明衬底。
衬底SUB可由诸如玻璃、石英或聚合物树脂的绝缘材料制成。聚合物树脂的实例可包括聚醚砜(PES)、聚丙烯酸酯(PA)、聚芳酯(PAR)、聚醚酰亚胺(PEI)、聚萘二甲酸乙二醇酯(PEN)、聚对苯二甲酸乙二醇酯(PET)、聚苯硫醚(PPS)、聚烯丙基酯(polyallylate)、聚酰亚胺(PI)、聚碳酸酯(PC)、三乙酸纤维素(CAT)、乙酸丙酸纤维素(CAP)和以上材料中的一些的组合。衬底SUB也可包括金属材料。
衬底SUB可为刚性衬底或能够弯曲、折叠、卷曲等的柔性衬底。构成柔性衬底的材料的实例可为聚酰亚胺(PI)。
势垒层BA可布置在衬底SUB上。势垒层BA可防止杂质离子的扩散，可防止湿气或外部空气的渗透，并且可执行表面平坦化功能。势垒层BA可包括氮化硅、氧化硅或氮氧化硅。取决于衬底SUB的类型或工艺条件，势垒层BA可为可选择的。
缓冲层BF可布置在势垒层BA上。缓冲层BF可使衬底SUB的上部平坦化，并且可改善对布置在缓冲层BF上的部件的粘合力。缓冲层BF可包括氮化硅、氧化硅和氮氧化硅中的至少一种。取决于衬底SUB的类型或工艺条件，缓冲层BF可为可选择的。
第一半导体层100可布置在缓冲层BF上。第一半导体层100可包括提供第一晶体管T1、第二晶体管T2、第三晶体管T3、第五晶体管T5、第六晶体管T6和第七晶体管T7的沟道的有源层。第一半导体层100可包括第一晶体管T1的有源层ACT1和第三晶体管T3的有源层ACT3。第一半导体层100可包括第二晶体管T2、第五晶体管T5、第六晶体管T6和第七晶体管T7的有源层。
包括在一个像素中的第一半导体层100可与包括在另一像素中的第一半导体层100分离。第一半导体层100在平面图中可具有特定图案。例如，第一半导体层100可包括实质上在第二方向DR2上延伸的第一垂直部110、第二垂直部120和第三垂直部160；并且可包括实质上在第一方向DR1上延伸的第一水平部130、第二水平部140和第三水平部150。第一垂直部110、第二垂直部120、第三垂直部160、第一水平部130、第二水平部140和第三水平部150可彼此物理地连接。
第一垂直部110可布置成与像素的左侧相邻/靠近，并且第二垂直部120可布置成与像素的右侧相邻/靠近。第一垂直部110和第二垂直部120可彼此间隔开。在第二方向DR2上，第一垂直部110可比第二垂直部120更长。
第一水平部130可连接第一垂直部110和第二垂直部120。第一水平部130可以最短的长度连接第一垂直部110和第二垂直部120。第一水平部130可包括在第一水平部130左侧处的第一弯曲部131和在第一水平部130右侧处的第二弯曲部132。第一水平部130的总长度可通过在第一水平部130中包括更多弯曲来增加。
第一垂直部110的上部111和第二垂直部120的上部121可定位成比第一水平部130更远离弯曲区域BA。第一垂直部110的下部112和第二垂直部120的下部122可定位成比第一水平部130更靠近弯曲区域BA。
第二水平部140可在第一方向DR1上从第一垂直部110的下部112延伸。第三水平部150可在第一方向DR1上从第二垂直部120的下部122延伸。第二水平部140和第三水平部150可彼此面对并且实质上彼此对准。第三垂直部160可在第二方向DR2上从第三水平部150延伸。第三垂直部160可从第三水平部150朝向弯曲区域BA突出。
第一晶体管T1的沟道可布置在第一水平部130中。第二晶体管T2的沟道可布置在第一垂直部110的上部111中，并且第五晶体管T5的沟道可布置在第一垂直部110的下部112中。第三晶体管T3的沟道可布置在第二垂直部120的上部121中，并且第六晶体管T6的沟道可布置在第二垂直部120的下部122中。第七晶体管T7的沟道可布置在第三垂直部160中。
第一半导体层100可包括多晶硅。多晶硅可通过使非晶硅结晶来形成。结晶方法的实例可包括快速热退火(RTA)、固相结晶(SPC)、准分子激光退火(ELA)、金属诱导结晶(MIC)、金属诱导横向结晶(MILC)和顺序横向凝固(SLS)。第一半导体层100可包括单晶硅、低温多晶硅、非晶硅等。
在第一半导体层100中，连接到晶体管T1、T2、T3、T5、T6和T7中的每一个的每个源电极/漏电极的区(源区/漏区)可掺杂有杂质离子(例如，针对每个PMOS晶体管的p型杂质离子)。例如，诸如硼(B)的三价掺杂剂可用作p型杂质离子。
第三晶体管T3的有源层ACT3和第一晶体管T1的有源层ACT1可直接布置在缓冲层BF的相同表面(或面)上，并且可包括在第一半导体层100中。由于第三晶体管T3的有源层ACT3是第一半导体层100的一部分，所以第三晶体管T3的有源层ACT3可包括多晶硅。
第三晶体管T3可具有比包括氧化物半导体的晶体管更高的电子迁移率，并且即使一个像素在120Hz或更高的高速驱动环境下操作，也可平滑地补偿第一晶体管T1的阈值电压偏差。
第一栅极绝缘层GI1可布置在第一半导体层100上，并且可布置在衬底SUB的整个面之上。第一栅极绝缘层GI1可为用于将栅电极与有源层绝缘的栅极绝缘层。
第一栅极绝缘层GI1可包括硅化合物、金属氧化物等。例如，第一栅极绝缘层GI1可包括单独使用或组合使用的氧化硅、氮化硅、氮氧化硅、氧化铝、氧化钽、氧化铪、氧化锆和氧化钛中的一种或多种。
第一导电层200布置在第一栅极绝缘层GI1上。第一导电层200可包括发送第一扫描信号GW的第一扫描线210、发送光发射控制信号EM的第一光发射控制线220、供给第三扫描信号GB的第三扫描线230和第一晶体管T1的栅电极240。
第一扫描线210包括第二晶体管T2的栅电极和第三晶体管T3的栅电极GAT3。第一光发射控制线220可包括第五晶体管T5的栅电极和第六晶体管T6的栅电极。第三扫描线230可包括第七晶体管T7的栅电极。
第一扫描线210、第一光发射控制线220和第三扫描线230中的每一个可在第一方向DR1上延伸。第一扫描线210、第一光发射控制线220和第三扫描线230中的每一个可在第一方向DR1上超过像素的边界延伸到相邻像素。
第一扫描线210可位于像素的中心处/附近。第一扫描线210可与第一半导体层100的第一垂直部110的上部111和第一半导体层100的第二垂直部120的上部121重叠，并且可在对应的重叠部分处形成第二晶体管T2的栅电极和第三晶体管T3的栅电极GAT3。
第一半导体层100的第一垂直部110的第一部分可定位成比第一扫描线210与第一垂直部110的上部111的重叠更远离弯曲区域BA，并且可为第二晶体管T2的第一电极区。第一半导体层100的第一垂直部110的第二部分可定位成比第一扫描线210与第一垂直部110的上部111的重叠更靠近弯曲区域BA，并且可为第二晶体管T2的第二电极区。第一半导体层100的第二垂直部120的第一部分可定位成比第一扫描线210与第二垂直部120的上部121的重叠更靠近弯曲区域BA，并且可为第三晶体管T3的第一电极区。第一半导体层100的第二垂直部120的第二部分可定位成比第一扫描线210与第二垂直部120的上部121的重叠更远离弯曲区域BA，并且可为第三晶体管T3的第二电极区。
第一光发射控制线220可定位成比第一扫描线210更靠近弯曲区域BA，并且可与第一半导体层100的第一垂直部110的下部112和第一半导体层100的第二垂直部120的下部122重叠。
第一光发射控制线220可在与第一半导体层100的第一垂直部110的下部112重叠的部分处形成第五晶体管T5的栅电极。第一半导体层100的第一垂直部110的一部分可定位成比重叠部分更远离弯曲区域BA并且可为第五晶体管T5的第二电极区。第一半导体层100的第一垂直部110的一部分可比重叠部分更靠近弯曲区域BA，并且可为第五晶体管T5的第一电极区。
第一光发射控制线220可在与第一半导体层100的第二垂直部120的下部122重叠的部分处形成第六晶体管T6的栅电极。第一半导体层100的第二垂直部120的一部分可定位成比重叠部分更远离弯曲区域BA并且可为第六晶体管T6的第一电极区。第一半导体层100的第二垂直部120的一部分可定位成比重叠部分更靠近弯曲区域BA，并且可为第六晶体管T6的第二电极区。
第三扫描线230可定位成比第一光发射控制线220更靠近弯曲区域BA。第三扫描线230可与第一半导体层100的第三垂直部160重叠。第三扫描线230可在与第一半导体层100的第三垂直部160的重叠的部分处形成第七晶体管T7的栅电极。第一半导体层100的第三垂直部160的一部分可定位成比重叠部分更远离弯曲区域BA，并且可为第七晶体管T7的第一电极区。第一半导体层100的第三垂直部160的一部分可定位成比重叠部分更靠近弯曲区域BA，并且可为第七晶体管T7的第二电极区。
第一晶体管T1的栅电极240可位于像素的中心处/附近。在平面图中，第一晶体管T1的栅电极240可位于第一扫描线210与第一光发射控制线220之间。用于不同的像素的第一晶体管T1的栅电极240可彼此间隔开。
第一晶体管T1的栅电极240与第一半导体层100的第一水平部130重叠。第一半导体层100的第一水平部130的一部分可定位成比重叠部分更靠近第一垂直部110，并且可为第一晶体管T1的第一电极区。第一半导体层100的第一水平部130的一部分可定位成比重叠部分更靠近第二垂直部120，并且可为第一晶体管T1的第二电极区。
第一导电层200可包括选自钼(Mo)、铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钙(Ca)、钛(Ti)、钽(Ta)、钨(W)和铜(Cu)中的至少一种金属。
第二栅极绝缘层GI2可布置在第一导电层200上，并且可布置在衬底SUB的整个面之上。第二栅极绝缘层GI2可将第一导电层200与第二导电层300绝缘。第二栅极绝缘层GI2可为层间绝缘层。第二栅极绝缘层GI2可包括与第一栅极绝缘层GI1实质上相同的材料。
第二导电层300直接布置在第二栅极绝缘层GI2上。第二导电层300可包括泄漏防止二极管LD的第一电极310和存储电容器Cst的第二电极320。
泄漏防止二极管LD的第一电极310可定位成比第一半导体层100的第二垂直部120的上部121更远离弯曲区域BA。在平面图中，泄漏防止二极管LD的第一电极310可位于像素的右侧处。不同像素的泄漏防止二极管LD的第一电极310可彼此间隔开。
存储电容器Cst的第二电极320可位于像素的中心处/附近。在平面图中，存储电容器Cst的第二电极320可位于第一扫描线210与第一光发射控制线220之间。不同像素的存储电容器Cst的第二电极320可彼此间隔开。
存储电容器Cst的第二电极320可在第三方向DR3上与第一晶体管T1的栅电极240重叠。第一晶体管T1的栅电极240可从与第一半导体层100重叠的区延伸以形成在第三方向DR3上与存储电容器Cst的第二电极320重叠的存储电容器Cst的第一电极。第一晶体管T1的栅电极240可直接连接到存储电容器Cst的第一电极。存储电容器Cst的第一电极可为第一晶体管T1的栅电极240的部分，或者可为从上部111延伸的一部分。存储电容器Cst的第二电极320可包括部分暴露第一晶体管T1的栅电极240的开口。
第一层间绝缘层ILD1可布置在第二导电层300上以覆盖第二导电层300。第一层间绝缘层ILD1可布置在衬底SUB的整个面之上。第一层间绝缘层ILD1可将第二导电层300与第二半导体层400绝缘。第一层间绝缘层ILD1可为层间绝缘层。第一层间绝缘层ILD1在第三方向DR3上的厚度可小于或等于100nm。例如，第一层间绝缘层ILD1的厚度可在1nm到100nm的范围内，在20nm到80nm的范围内或在40nm到60nm的范围内。
第一层间绝缘层ILD1可包括硅化合物、金属氧化物等。第一层间绝缘层ILD1可包括单独使用或组合使用的氧化硅、氮化硅、氮氧化硅、氧化铝、氧化钽、氧化铪、氧化锆和氧化钛中的一种或多种。
第二半导体层400布置在第一层间绝缘层ILD1上。第二半导体层400可包括提供第四晶体管T4的沟道的有源层ACT4。
第二半导体层400可包括氧化物半导体。例如，第二半导体层400可包括各自包含铟、锌、镓、锡、钛、铝、铪(Hf)、锆(Zr)和镁(Mg)中的一种或多种的双组分化合物(ABx)、三组分化合物(ABxCy)和四组分化合物(ABxCyDz)。在实施方式中，第二半导体层400可包括ITZO(包括铟、锡和钛的氧化物)或IZO(包括铟、镓和锡的氧化物)。
第二半导体层400的大部分区可掺杂有杂质离子(例如，针对NMOS晶体管的n型杂质离子)。例如，诸如磷(P)的三价掺杂剂可用作n型杂质离子。因此，掺杂有n型杂质离子的第二半导体层400的大部分区可具有低电阻和高电导率，并因此可表现得像导电材料。在第二半导体层400中，第四晶体管T4的沟道区可不被掺杂，或者可具有相对小的掺杂浓度。
用于不同像素的第二半导体层400可彼此间隔开。在平面图中，第二半导体层400可布置成比第一半导体层100更远离弯曲区域BA。第二半导体层400在平面图中可具有特定的图案/结构。例如，第二半导体层400可包括在第一方向DR1上延伸的水平部410，并且可包括在第二方向DR2上从水平部410的一端延伸的垂直部420。
第四晶体管T4的沟道可为第二半导体层400的垂直部420的与第四晶体管T4的栅电极重叠的部分。第二半导体层400的水平部410可在第三方向DR3上与泄漏防止二极管LD的第一电极310重叠。第二半导体层400的水平部410的与泄漏防止二极管LD的第一电极310重叠的部分可包括/为泄漏防止二极管LD的第二电极411。第一层间绝缘层ILD1可介于泄漏防止二极管LD的第一电极310与第二电极411之间。
图8是根据实施方式的图7中的区域A的放大图。图8示出了泄漏防止二极管LD的剖视图。
参照图8，显示面板10还可包括界面层IF。界面层IF可布置在第二半导体层400与第一层间绝缘层ILD1之间。界面层IF可控制第二半导体层400中的电子以移动到泄漏防止二极管LD的第一电极310。界面层IF的厚度可小于或等于15nm。例如，界面层IF的厚度可在1nm到15nm的范围内，或者可在10nm到12nm的范围内。
界面层IF可通过第二半导体层400的热处理或紫外线处理形成。例如，执行热处理时的温度可在25℃到350℃的范围内，或者可在200℃到350℃的范围内。当热处理温度为25℃或更高或200℃或更高时，可容易地形成界面层IF，并且当热处理温度为350℃或更低时，即使执行热处理，元件也可不劣化。例如，在紫外线处理中，可混合并且使用波长带为185nm和245nm的紫外线。
通过热处理或紫外线处理，第二半导体层400中的金属元素可朝向界面层IF移动，并且第二半导体层400中的氧可朝向与界面层IF相反的方向移动。随着金属元素接近界面层IF，第二半导体层400中的金属元素的浓度增加，并且界面层IF处和界面层IF附近的金属浓度可相对高。第二半导体层400中的氧的浓度可随着其接近界面层IF而降低。
泄漏防止二极管LD可包括第一电极310、第一层间绝缘层ILD1、界面层IF和第二电极411。在泄漏防止二极管LD中，整流特性发生在第一层间绝缘层ILD1与第二半导体层400(或第二电极411)之间。例如，当对第二半导体层400施加正(+)电压并且对第一层间绝缘层ILD1施加负(-)电压时，电流不流动，但是当对第二半导体层400施加负(-)电压并且对第一层间绝缘层ILD1施加正(+)电压时，电流流动以展现出整流特性。
在泄漏防止二极管LD中，可通过F-N隧穿(Fowler-Nordheim隧穿)来移动电子。F-N隧穿是电子可从金属-绝缘体-金属移动到上层金属/下层金属的隧穿机制之一，并且是指因为电子隧穿的绝缘体的厚度在对绝缘体施加一定大小或更大的电场时变薄，电子通过隧穿经过较短路径从上层金属到下层金属的移动。泄漏防止二极管LD的第一电极310包括金属，并且泄漏防止二极管LD的第二电极411包括氧化物半导体。由于泄漏防止二极管LD的第二电极411掺杂有n型杂质离子并且具有高电导率，所以可应用隧穿机制。
图9示出了根据实施方式的泄漏防止二极管的能带图。
参照图9，界面层IF可通过热处理或紫外线处理形成。当执行热处理或紫外线处理时，在第一层间绝缘层ILD1与泄漏防止二极管LD的第二电极411之间形成具有比第一层间绝缘层ILD1更小的带隙能量的界面层IF。
在泄漏防止二极管LD中，由于偏移OFS被界面层IF降低，所以当电压施加到泄漏防止二极管LD时，电流可从泄漏防止二极管LD的第一电极310流到泄漏防止二极管LD的第二电极411。第一层间绝缘层ILD1与泄漏防止二极管LD的第二电极411之间的偏移OFS的大小可通过界面层IF减小，并且因此泄漏防止二极管LD的第二电极411中的电子可移动到泄漏防止二极管LD的第一电极310。
取决于电子陷阱的程度，界面层IF与第一层间绝缘层ILD1之间的偏移OFS可在0.6eV到1.5eV的范围内。例如，界面层IF与第一层间绝缘层ILD1之间的偏移OFS可为0.6eV。界面层IF可具有1.5eV的电子亲和势，第一层间绝缘层ILD1可具有0.9eV的电子亲和势，泄漏防止二极管LD的第一电极310可具有4.5eV的电子亲和势，并且泄漏防止二极管LD的第二电极411可具有4.4eV的电子亲和势。泄漏防止二极管LD的第二电极411与界面层IF之间的偏移(未示出)可为2.9eV。
因此，由于第一层间绝缘层ILD1与泄漏防止二极管LD的第二电极411之间的偏移OFS被界面层IF减小到0.6eV，所以当电压施加到泄漏防止二极管LD时，由于0.6eV的小势垒高度，所以电子可容易地移动到泄漏防止二极管LD的第一电极310。界面层IF与第一层间绝缘层ILD1之间的偏移OFS可具有介于与泄漏防止二极管LD的第二电极411相关联的值和与第一层间绝缘层ILD1相关联的值之间的值。
泄漏防止二极管LD可具有金属-半导体-绝缘体-金属(MSIM)结构，并且界面层IF可帮助电子在正偏置条件下移动。界面层IF可启用/促进直接隧穿和/或F-N遂穿。此外，通过改变第一层间绝缘层ILD1和泄漏防止二极管LD的第二电极411的厚度和材料，能够控制泄漏防止二极管LD的第二电极411中的电子到泄漏防止二极管LD的第一电极310的移动。
图10是示出根据实施方式的泄漏防止二极管的电流相对于偏置电压的变化的曲线图，其中第一层间绝缘层ILD1可包括硅氧化物(SiOx)，并且其中第一层间绝缘层ILD1可具有60nm和40nm的厚度。图10中的实线与第一层间绝缘层ILD1的厚度为60nm对应。图10中的虚线与第一层间绝缘层ILD1的厚度为40nm对应。
参照图10，当基于0V的正偏置(负偏置)被施加到泄漏防止二极管LD的第二电极411时，第二电极411处于“累积”状态，使得电子被收集在绝缘层(第一层间绝缘层ILD1)与泄漏防止二极管LD的第二电极411之间，并且收集的电子通过界面层IF溢出绝缘层(第一层间绝缘层ILD1)的势垒并且移动到第一电极310(结果是从第一电极310到第二电极411的导通电流)。
当基于0V的反向偏置(正偏置)被施加到泄漏防止二极管LD的第二电极411时，第二电极411处于“耗尽”状态。与正偏置状态不同，当电子从第一电极310移动到第二电极411时，第一电极310与绝缘层(第一层间绝缘层ILD1)之间不存在界面层IF，使得根据绝缘层(第一层间绝缘层ILD1)和处于耗尽状态下的泄漏防止二极管LD的第二电极411的电阻状态，防止电子流动(结果是从第二电极411到第一电极310的最小关断电流)。
随着绝缘层(第一层间绝缘层ILD1)的厚度增加，电流值增加，使得Von(二极管导通时的电压)的绝对值增加，并且同时泄漏防止二极管LD的导通/关断电流降低。泄漏防止二极管LD的导通/关断电流可通过配置绝缘层(第一层间绝缘层ILD1)的厚度来调整。
在泄漏防止二极管LD中，电流可仅在从泄漏防止二极管LD的第一电极310朝向第二电极411的一个方向上流动。由于泄漏防止二极管LD布置在第三晶体管T3的第二源电极/漏电极与第一晶体管T1的栅电极之间，所以能够最小化或防止在有机发光二极管OLED的光发射时段期间的驱动电流的泄漏，并且能够最小化或防止旨在用于第一晶体管T1的栅电极的电流的泄漏。因此，即使当第三晶体管T3的有源层ACT3包括第一半导体层100的部分时，泄漏防止二极管LD也可与第四晶体管T4一起最小化或防止电流的泄漏。
由于第三晶体管T3的有源层ACT3包括第一半导体层100的部分，所以即使当能够在120Hz或更高的高速驱动环境下充电阈值电压的时段缩短时，也可容易地补偿第一晶体管T1的阈值电压偏差。因此，能够最小化或防止由在120Hz或更高的高速驱动环境下操作的显示装置1(参照图1)所显示的图像的亮度可能出现的缺陷。即使当第三晶体管T3的有源层ACT3是第一半导体层100的部分时，也可通过进一步提供泄漏防止二极管LD来更容易地最小化或防止电流的泄漏。
泄漏防止二极管LD可在过大的反向偏置条件下驱动，并且泄漏防止二极管LD可用作静电放电(ESD)保护二极管。
取决于形成第二半导体层400的工艺条件以及绝缘层(第一层间绝缘层ILD1)的厚度和泄漏防止二极管LD的第二电极411的厚度，可调整泄漏防止二极管LD的特性。
图11包括示出取决于工艺条件的、泄漏防止二极管的电流相对于偏置电压的变化的曲线图。在图11中，曲线图X、Y和Z中的每一个涉及第二电极411的厚度(即，第二半导体层400的厚度)为40nm的泄漏防止二极管LD。
参照图11，例如，第二半导体层400可通过诸如溅射的物理气相沉积(PVD)形成。在第二半导体层400被堆叠期间溅射功率可保持或改变。
曲线图X示出了在第二半导体层400被堆叠期间溅射功率保持在40W的情况，曲线图Y示出了在第二半导体层400被堆叠期间溅射功率从20W增加到40W的情况，并且曲线图Z示出了在第二半导体层400被堆叠期间溅射功率从40W减小到20W的情况。曲线图Y示出了第二半导体层400的下部(具有10nm厚度)由20W的溅射功率形成，并且第二半导体层400的剩余上部(具有30nm厚度)由40W的溅射功率形成的情况。曲线图Z示出了第二半导体层400的下部(具有30nm厚度)由40W的溅射功率形成，并且第二半导体层400的剩余上部(具有10nm厚度)由20W的溅射功率形成的情况。
曲线图X和曲线图Z通常趋向于彼此显著相似/靠近，但是曲线图Y趋向于与曲线图X和曲线图Z显著不同/远离。曲线图Y从曲线图X和曲线图Z负向偏移。当通过溅射方法形成泄漏防止二极管LD的第二电极411时，在泄漏防止二极管LD的第二电极411中，在将与第一层间绝缘层ILD1直接接触的部分形成为绝缘体的过程中，可根据溅射功率来调整泄漏防止二极管LD的导通-关断特性。在泄漏防止二极管LD的第二电极411的初始沉积中，可根据溅射功率来调整泄漏防止二极管LD的导通-关断特性。
再次参照图4至图7，第三栅极绝缘层GI3布置在第二半导体层400上。与第一栅极绝缘层GI1不同，第三栅极绝缘层GI3可仅与衬底SUB部分重叠。第三栅极绝缘层GI3可覆盖第四晶体管T4的沟道区并且可暴露第四晶体管T4的第一源区/漏区和第二源区/漏区以及第二半导体层400的侧表面。在平面图中，第三栅极绝缘层GI3可具有与第三导电层500实质上相同的图案形状。第三栅极绝缘层GI3可包括与第一栅极绝缘层GI1实质上相同的材料。
第三导电层500布置在第三栅极绝缘层GI3上。第三导电层500可包括发送初始化电压VINT(在图3中)的初始化线510和发送第二扫描信号GI(在图3中)的第二扫描线520。
初始化线510和第二扫描线520可各自在第一方向DR1上延伸。初始化线510和第二扫描线520可横跨第一方向DR1上的像素之间的边界延伸到相邻像素。第二扫描线520可与第一半导体层100不重叠。
在平面图中，初始化线510可定位成比第一半导体层100更远离弯曲区域BA。在平面图中，初始化线510可定位成比第一扫描线210更远离弯曲区域BA。在一个像素中，初始化线510可包括彼此间隔开的分离区段，并且在平面图中，第二半导体层400的垂直部420可定位在初始化线510的分离区段之间。在一个像素中，初始化线510的分离区段可通过重叠的第五数据图案/构件650电连接。
初始化线510可在第三方向DR3上与第一半导体层100的第三垂直部160重叠。第一半导体层100的第三垂直部160可朝向弯曲区域BA延伸，并且可与第三扫描线230和初始化线510中的每一个重叠。
在初始化线510在厚度方向(第三方向DR3)上与第一半导体层100的第三垂直部160重叠的区中，初始化线510可通过穿过第一层间绝缘层ILD1、第二栅极绝缘层GI2和第一栅极绝缘层GI1以暴露第一半导体层100的第三垂直部160的接触孔CNT15与第一半导体层100的第三垂直部160接触或者可被第一半导体层100的第三垂直部160接触。初始化线510可通过接触孔CNT15电连接到第一半导体层100的第三垂直部160。
在平面图中，第二扫描线520可定位成比第一扫描线210更远离弯曲区域BA。第二扫描线520的一部分可与第二半导体层400的垂直部420重叠，并且可形成第四晶体管T4的栅电极GAT4。基于第二扫描线520的与第二半导体层400的垂直部420重叠的重叠部分，在平面图中第二半导体层400的垂直部420的定位成比重叠部分更远离弯曲区域BA的一部分可成为第四晶体管T4的第二电极区，并且在平面图中第二半导体层400的垂直部420的定位成比重叠部分更靠近弯曲区域BA的一部分可成为第四晶体管T4的第一电极区。
第三导电层500可包括选自钼(Mo)、铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钙(Ca)、钛(Ti)、钽(Ta)、钨(W)和铜(Cu)中的至少一种金属。
第二层间绝缘层ILD2可布置在第三导电层500上，并且可实质上/完全覆盖第三导电层500的面。第二层间绝缘层ILD2可实质上/完全与衬底SUB的面重叠。第二层间绝缘层ILD2可使第三导电层500与第四导电层600绝缘。第二层间绝缘层ILD2可为层间绝缘层。第二层间绝缘层ILD2可包括与第一层间绝缘层ILD1实质上相同的材料。
第四导电层600可布置在第二层间绝缘层ILD2上。第四导电层600可包括第一数据图案/构件(或连接图案/构件)610、第二数据图案/构件(或连接图案/构件)620、第三数据图案/构件(或连接图案/构件)630、第四数据图案/构件(或连接图案/构件)640、第五数据图案/构件(或连接图案/构件)650和第六数据图案/构件(或连接图案/构件)660。第一数据图案/构件610、第二数据图案/构件620、第三数据图案/构件630、第四数据图案/构件640、第五数据图案/构件650和第六数据图案/构件660在物理上彼此间隔开。第一数据图案/构件610、第二数据图案/构件620、第三数据图案/构件630、第四数据图案/构件640、第五数据图案/构件650和第六数据图案/构件660可电连接彼此间隔开的部分。
第四导电层600可包括晶体管T1至T7中的每一个的第一电极和第二电极。作为实例，第四导电层600包括第一晶体管T1的第一电极SD11和第二电极SD12、第三晶体管T3的第一电极SD31和第二电极SD32以及第四晶体管T4的第一电极SD41和第二电极SD42。数据图案/构件中的一些可构成晶体管T1至T7中的每一个的至少一个第一电极或第二电极。
第一数据图案/构件610可与第一晶体管T1的栅电极240重叠。第一数据图案/构件610可通过重叠区中的接触孔CNT1电连接到第一晶体管T1的栅电极240。接触孔CNT1可位于存储电容器Cst的第二电极320的开口中。接触孔CNT1内部的第一数据图案/构件610的一部分可通过第二层间绝缘层ILD2与存储电容器Cst的第二电极320绝缘。
第一数据图案/构件610可在第二方向DR2上从与第一晶体管T1的栅电极240的重叠区延伸，可与第一扫描线210绝缘，可与第一扫描线210相交，并且可与第二半导体层400的水平部410重叠并绝缘。在重叠区中，第一数据图案/构件610可通过穿过第二层间绝缘层ILD2并且暴露第二半导体层400的接触孔CNT2电连接到第二半导体层400的水平部410。
第二数据图案/构件620可与第一半导体层100的第二垂直部120的上部121重叠。在重叠区中，第二数据图案/构件620可通过穿过第二层间绝缘层ILD2、第一层间绝缘层ILD1、第二栅极绝缘层GI2和第一栅极绝缘层GI1并且暴露第一半导体层100的第二垂直部120的上部121的接触孔CNT3电连接到第一半导体层100的第二垂直部120的上部121。
第二数据图案/构件620可在第二方向DR2上从与第一半导体层100的第二垂直部120的上部121的重叠区延伸，并且可与泄漏防止二极管LD的第一电极310重叠。在与第一电极310的重叠区中，第二数据图案/构件620可通过穿过第二层间绝缘层ILD2和第一层间绝缘层ILD1并且暴露泄漏防止二极管LD的第一电极310的接触孔CNT4电连接到泄漏防止二极管LD的第一电极310。
因此，第一半导体层100可通过第二数据图案/构件620电连接到泄漏防止二极管LD的第一电极310。
第三数据图案/构件630可与下面的第一半导体层100的第一垂直部110的上部111重叠。在重叠区中，第三数据图案/构件630可通过穿过第二层间绝缘层ILD2、第一层间绝缘层ILD1、第二栅极绝缘层GI2和第一栅极绝缘层GI1并且暴露第一半导体层100的第一垂直部110的上部111的接触孔CNT5电连接到第一半导体层100的第一垂直部110的上部111。
第三数据图案/构件630可与上覆的数据线720重叠。在重叠区中，数据线720可通过穿过第一通孔层VIA1并且暴露第三数据图案/构件630的接触孔CNT6电连接到第三数据图案/构件630。
因此，第一半导体层100的第一垂直部110的上部111可通过第三数据图案/构件630电连接到数据线720。
第四数据图案/构件640可与下面的存储电容器Cst的第二电极320重叠。在重叠区中，第四数据图案/构件640可通过穿过第二层间绝缘层ILD2和第一层间绝缘层ILD1并且暴露存储电容器Cst的第二电极320的接触孔CNT7电连接到存储电容器Cst的第二电极320。
第四数据图案/构件640可在第二方向DR2上从与第二电极320的重叠区延伸，可与第一光发射控制线220绝缘，并且可与第一光发射控制线220相交。第四数据图案/构件640可与下面的第一半导体层100的第二水平部140重叠。在重叠区中，第四数据图案/构件640可通过穿过第二层间绝缘层ILD2、第一层间绝缘层ILD1、第二栅极绝缘层GI2和第一栅极绝缘层GI1并且暴露第一半导体层100的第二水平部140的接触孔CNT8电连接到第一半导体层100的第二水平部140。
第四数据图案/构件640可与上覆的第一电源电压线710重叠。在重叠区中，第四数据图案/构件640可通过穿过第一通孔层VIA1并且暴露第四数据图案/构件640的接触孔CNT9电连接到第一电源电压线710。
因此，存储电容器Cst的第二电极320和第一半导体层100的第二水平部140中的每一个可通过第四数据图案/构件640电连接到第一电源电压线710。
第五数据图案/构件650可与下面的第二半导体层400的垂直部420重叠。在重叠区中，第五数据图案/构件650可通过穿过第二层间绝缘层ILD2并且暴露第二半导体层400的垂直部420的接触孔CNT10电连接到第二半导体层400的垂直部420。
第五数据图案/构件650可在第一方向DR1上从与垂直部420的重叠区延伸，并且可与初始化线510的两个分离区段重叠。在与初始化线510的两个分离区段的重叠区中，第五数据图案/构件650可通过穿过第二层间绝缘层ILD2并且暴露初始化线510的分离区段的接触孔CNT11和CNT12分别电连接到初始化线510的两个分离区段。
因此，第五数据图案/构件650可电连接初始化线510的分离区段，并且可将初始化线510电连接到第二半导体层400的垂直部420。
第六数据图案/构件660可与下面的第一半导体层100的第三水平部150重叠。在重叠区中，第六数据图案/构件660可通过穿过第二层间绝缘层ILD2、第一层间绝缘层ILD1、第二栅极绝缘层GI2和第一栅极绝缘层GI1并且暴露第一半导体层100的第三水平部150的接触孔CNT13电连接到第一半导体层100的第三水平部150。
第六数据图案/构件660可在第二方向DR2上从与第三水平部150的重叠区延伸，并且可与上覆的连接电极730重叠。在重叠区中，连接电极730可通过穿过第一通孔层VIA1并且暴露第六数据图案/构件660的接触孔CNT14电连接到第六数据图案/构件660。
因此，第六数据图案/构件660可将下面的第一半导体层100的第三水平部150电连接到上覆的连接电极730。
第四导电层600可包括选自钼(Mo)、铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钙(Ca)、钛(Ti)、钽(Ta)、钨(W)和铜(Cu)中的至少一种金属。第四导电层600可为单层或者可包括多层。例如，第四导电层600可为/包括Ti-Al-Ti、Mo-Al-Mo、Mo-AlGe-Mo和/或Ti-Cu的层叠结构。
第一通孔层VIA1布置在第四导电层600上。第一通孔层VIA1可包括无机绝缘材料，或者可包括有机绝缘材料，诸如丙烯酸树脂(聚丙烯酸酯树脂)、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、不饱和聚酯树脂、聚苯树脂(聚苯醚树脂)、聚苯硫醚树脂或苯并环丁烯(BCB)。当第一通孔层VIA1包括有机绝缘材料时，尽管存在下面的台阶，但是第一通孔层VIA1的上表面可为实质上平坦的。
第五导电层700布置在第一通孔层VIA1上。第五导电层700可包括用于供给第一电源电压ELVDD(在图3中)的第一电源电压线710、用于发送数据信号DATA(在图3中)的数据线720以及用于在有机发光二极管OLED的阳极ANO与第六数据图案/构件660之间提供电连接的连接电极730。
第一电源电压线710和数据线720可在第二方向DR2上延伸。第一电源电压线710和数据线720可横跨像素的边界延伸到相邻像素。对于在第二方向DR2上延伸的像素列，第一电源电压线710和数据线720布置成实质上与像素列的左侧相邻，并且第一电源电压线710可布置在数据线720的右侧处。可为每个像素提供连接电极730，并且连接电极730可布置成在平面图中比第一扫描线210和第一光发射控制线220中的至少一个更靠近弯曲区域BA。
以上对第一电源电压线710、数据线720和连接电极730之间的电连接关系进行了描述。
第二通孔层VIA2布置在第五导电层700上。第二通孔层VIA2可包括与第一通孔层VIA1实质上相同的材料。当第二通孔层VIA2包括有机绝缘材料时，尽管存在下面的台阶，但是第二通孔层VIA2的上表面可为实质上平坦的。
阳极ANO布置在第二通孔层VIA2上。可为每个像素提供分离的阳极ANO。阳极ANO可通过穿过第二通孔层VIA2并且暴露连接电极730的一部分的接触孔电连接到连接电极730。
阳极ANO可具有包含有氧化铟锡(ITO)、氧化铟锌(IZO)、氧化锌(ZnO)或氧化铟(In2O3)的高功函数材料层和包含有银(Ag)、镁(Mg)、铝(Al)、铂(Pt)、钯(Pd)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、锂(Li)、钙(Ca)或这些金属中的一些的组合的反射材料层被层叠的层叠膜结构。高功函数材料层可布置在反射材料层之上以更靠近发光层EL。阳极ANO可具有ITO-Mg、ITO-MgF、ITO-Ag或ITO-Ag-ITO的多层结构。
像素限定层PDL可布置在阳极ANO上。像素限定层PDL可包括部分暴露阳极ANO的开口。像素限定层PDL可包括有机绝缘材料和/或无机绝缘材料。例如，像素限定层PDL可包括聚酰亚胺树脂、丙烯酸树脂、硅化合物和聚丙烯酸树脂中的至少一种。
发光层EL可布置在由像素限定层PDL暴露的阳极ANO的部分上。发光层EL可包括有机材料层。发光层EL的有机材料层可包括有机发光层并且还可包括空穴注入/传输层和/或电子注入/传输层。
阴极CAT可布置在发光层EL上。阴极CAT可为由多个像素共享的公共电极。
阴极CAT可包括包含有Li、Ca、LiF-Ca、LiF-Al、Al、Mg、Ag、Pt、Pd、Ni、Au、Nd、Ir、Cr、BaF、Ba或这些材料中的一些的组合(例如，Ag和Mg的组合)的低功函数材料层。阴极CAT还可包括布置在低功函数材料层上的透明金属氧化物层。
阳极ANO、发光层EL和阴极CAT的对应部分可构成有机发光二极管OLED。
在阴极CAT上可布置有包括至少一个无机膜和至少一个有机膜的薄膜封装层。薄膜封装层可封装像素的每个部件，并且可防止外部空气或湿气的渗透。
图12是根据实施方式的显示装置的显示面板的剖视图。图12示出了第四晶体管T4和泄漏防止二极管LD_1的剖面。
参照图12，显示面板10_1的泄漏防止二极管LD_1的第一电极310_1与图7中所示的第一电极310的不同之处在于，第一电极310_1是第一导电层200的部分。
泄漏防止二极管LD_1的第一电极310_1可布置在第一栅极绝缘层GI1的一个表面(或面)上，并且可被第二栅极绝缘层GI2覆盖。泄漏防止二极管LD_1的第一电极310_1可位于第一栅极绝缘层GI1与第二栅极绝缘层GI2之间。在泄漏防止二极管LD_1中，第二栅极绝缘层GI2和第一层间绝缘层ILD1可位于第一电极310_1与第二电极411之间。泄漏防止二极管LD_1的绝缘体可包括第二栅极绝缘层GI2和第一层间绝缘层ILD1。
即使第三晶体管T3的有源层ACT3是第一半导体层100的部分(参照图6)，也可进一步提供泄漏防止二极管LD_1，从而更容易地最小化或防止电流的泄漏。此外，由于泄漏防止二极管LD_1的绝缘体包括第二栅极绝缘层GI2和第一层间绝缘层ILD1，所以可在保持第二栅极绝缘层GI2和第一层间绝缘层ILD1中的每一个的特性的情况下容易地调整泄漏防止二极管LD_1的绝缘体的厚度。因此，可在保持第二栅极绝缘层GI2和第一层间绝缘层ILD1中的每一个的绝缘特性的情况下优化泄漏防止二极管LD_1的特性。
图13是根据实施方式的显示装置的显示面板的剖视图。图13示出了第四晶体管T4和泄漏防止二极管LD的剖面。
参照图13，显示面板10_2与图7的实施方式中所示的显示面板的不同之处在于，在显示面板10_2的每个像素的第四晶体管T4下方还提供有下阻光图案BML_2。
显示面板10_2的第一导电层200还可包括下阻光图案BML_2。下阻光图案BML_2可布置在第四晶体管T4的有源层ACT4下方。
下阻光图案BML_2可防止从显示面板10_2的下部方向入射的光进入第四晶体管T4的有源层ACT4。下阻光图案BML_2可至少与第四晶体管T4的有源层ACT4的沟道区重叠。
在一些实施方式中，下阻光图案BML_2可用作第四晶体管T4的另一栅电极。下阻光图案BML_2可电连接到第四晶体管T4的栅电极GAT4。下阻光图案BML_2可电连接到第四晶体管T4的第一电极SD41和第二电极SD42中的一个。
即使第三晶体管T3的有源层ACT3是第一半导体层100的部分(参照图6)，也可进一步提供泄漏防止二极管LD，从而更容易地最小化或防止电流的泄漏。考虑到在有源层ACT4下方提供的下阻光图案BML_2，可改善第四晶体管T4的可靠性，使得可改善显示面板10_2的可靠性。
图14是根据实施方式的显示装置的一个像素的布局图。图15是根据实施方式的显示面板的剖视图。图15示出了第一晶体管T1和第三晶体管T3的剖面。
参照图14和图15，显示面板10_3与图4中所示的显示面板的不同之处在于，显示面板10_3不包括第五导电层700(图4中所示)。
在显示面板10_3的一个像素中，第四导电层600可包括第一电源电压线710_3和数据线720_3以及第一数据图案/构件610、第二数据图案/构件620、第五数据图案/构件650和第六数据图案/构件660。第一电源电压线710_3和数据线720_3可布置在与第一数据图案/构件610、第二数据图案/构件620、第五数据图案/构件650和第六数据图案/构件660中的每一个相同的层上。第一电源电压线710_3和数据线720_3可分离，并且可与第一数据图案/构件610、第二数据图案/构件620、第五数据图案/构件650和第六数据图案/构件660中的每一个间隔开。
第三数据图案/构件630(参照图4)和第四数据图案/构件640(参照图4)可为可选择的。第一电源电压线710_3可分别通过接触孔CNT7_3和CNT8_3与存储电容器Cst的第二电极320和第一半导体层100的第二水平部140直接接触。数据线720_3可通过接触孔CNT5_3与第一半导体层100的第一垂直部110的上部111直接接触。
连接电极730(参照图4)可为可选择的。有机发光二极管OLED的阳极ANO可在无需连接电极730(参照图4)的情况下与第一晶体管T1的第二电极SD12直接接触。
即使第三晶体管T3的有源层ACT3是第一半导体层100的部分(参照图15)，也可进一步提供泄漏防止二极管LD，从而更容易地最小化或防止电流的泄漏。
在实质上不背离由权利要求书限定的范围的情况下，能够对所描述的示例性实施方式进行许多改变和修改。

Claims (21)

1.一种显示装置，包括：
发光元件；
第一晶体管，所述第一晶体管根据施加到所述第一晶体管的栅电极的电压来控制流向所述发光元件的驱动电流；
第二晶体管，所述第二晶体管电连接在所述第一晶体管的所述栅电极与所述第一晶体管的第一电极之间；以及
二极管，其中，所述二极管的第一电极电连接到所述第二晶体管的第一电极，以及其中，所述二极管的第二电极连接到所述第一晶体管的所述栅电极。
2.根据权利要求1所述的显示装置，
其中，所述二极管的所述第一电极包括金属，以及其中，所述二极管的所述第二电极包括氧化物半导体。
3.根据权利要求2所述的显示装置，
其中，在所述二极管中，电流从所述二极管的所述第一电极流向所述二极管的所述第二电极。
4.根据权利要求1所述的显示装置，
其中，所述第一晶体管的有源层和所述第二晶体管的有源层中的每一个包括多晶硅。
5.根据权利要求4所述的显示装置，还包括：
第三晶体管，所述第三晶体管电连接到所述第一晶体管的所述栅电极并且接收初始化电压，
其中，所述第三晶体管的有源层包括氧化物半导体。
6.根据权利要求5所述的显示装置，
其中，所述第一晶体管和所述第二晶体管是PMOS晶体管，以及其中，所述第三晶体管是NMOS晶体管。
7.根据权利要求5所述的显示装置，
其中，所述二极管的所述第二电极的材料与所述第三晶体管的所述有源层的材料相同。
8.根据权利要求7所述的显示装置，还包括：
绝缘体；以及
电容器，其中，所述电容器的第一电极电连接到所述第一晶体管的所述栅电极，其中，所述电容器的第二电极与所述电容器的所述第一电极重叠，以及其中，所述二极管的所述第一电极和所述电容器的所述第二电极直接布置在所述绝缘体的相同表面上。
9.根据权利要求1所述的显示装置，还包括：
第四晶体管，所述第四晶体管电连接到所述第一晶体管的第二电极并且接收数据电压；以及
扫描线，所述扫描线在不通过居间晶体管的情况下电连接到所述第二晶体管的栅电极和所述第四晶体管的栅电极两者。
10.一种显示装置，包括：
发光元件；
第一晶体管，所述第一晶体管根据施加到所述第一晶体管的栅电极的电压来控制流向所述发光元件的驱动电流；
第二晶体管，所述第二晶体管电连接在所述第一晶体管的所述栅电极与所述第一晶体管的第一电极之间；以及
第三晶体管，所述第三晶体管在不通过居间晶体管的情况下电连接到所述第一晶体管的所述栅电极并且接收初始化电压，
其中，所述第一晶体管的有源层和所述第二晶体管的有源层中的每一个包括多晶硅，以及其中，所述第三晶体管的有源层包括氧化物半导体。
11.根据权利要求10所述的显示装置，还包括：
二极管，所述二极管电连接在所述第二晶体管的第一电极与所述第一晶体管的所述栅电极之间。
12.根据权利要求11所述的显示装置，
其中，所述二极管的第一电极包括金属，以及其中，所述二极管的第二电极包括氧化物半导体。
13.根据权利要求12所述的显示装置，
其中，所述二极管的所述第二电极的材料与所述第三晶体管的所述有源层的材料相同。
14.根据权利要求13所述的显示装置，还包括：
绝缘体；以及
电容器，其中，所述电容器的第一电极电连接到所述第一晶体管的所述栅电极，其中，所述电容器的第二电极与所述电容器的所述第一电极重叠，以及其中，所述二极管的所述第一电极和所述电容器的所述第二电极直接布置在所述绝缘体的相同表面上。
15.根据权利要求10所述的显示装置，还包括：
第四晶体管，所述第四晶体管电连接到所述第一晶体管的第二电极并且接收数据电压；以及
扫描线，所述扫描线在不通过居间晶体管的情况下电连接到所述第二晶体管的栅电极和所述第四晶体管的栅电极两者。
16.一种显示装置，包括：
衬底；
第一晶体管；
第一栅极绝缘层，所述第一栅极绝缘层布置在所述第一晶体管的栅电极与所述第一晶体管的有源层之间，其中，所述第一晶体管的所述有源层布置在所述第一晶体管的所述栅电极与所述衬底之间；
二极管；
第二栅极绝缘层，所述第二栅极绝缘层布置在所述二极管的第一电极与所述衬底之间，其中，所述第一晶体管的所述栅电极布置在所述第二栅极绝缘层与所述衬底之间；
第一层间绝缘层，所述第一层间绝缘层布置在所述二极管的第二电极与所述衬底之间，其中，所述二极管的所述第一电极布置在所述第一层间绝缘层与所述衬底之间；
第二晶体管，其中，所述第一层间绝缘层布置在所述第二晶体管的有源层与所述衬底之间；
第二层间绝缘层，所述第二层间绝缘层布置在所述第一晶体管的第一电极与所述衬底之间并且布置在所述第一晶体管的第二电极与所述衬底之间，其中，所述二极管的所述第二电极和所述第二晶体管的所述有源层中的每一个布置在所述第二层间绝缘层与所述衬底之间，
其中，所述第一晶体管的所述有源层包括多晶硅，以及其中，所述第二晶体管的所述有源层和所述二极管的所述第二电极中的每一个包括氧化物半导体。
17.根据权利要求16所述的显示装置，还包括：
连接构件，所述连接构件电连接所述第一晶体管的所述第一电极和所述二极管的所述第一电极。
18.根据权利要求17所述的显示装置，
其中，所述连接构件通过穿过所述第二层间绝缘层、所述第一层间绝缘层、所述第二栅极绝缘层和所述第一栅极绝缘层的第一接触孔连接到所述第一晶体管的所述第一电极。
19.根据权利要求17所述的显示装置，
其中，所述连接构件通过穿过所述第二层间绝缘层和所述第一层间绝缘层的第二接触孔连接到所述二极管的所述第一电极。
20.根据权利要求16所述的显示装置，还包括：
电容器，
其中，所述电容器的第一电极电连接到所述第一晶体管的所述栅电极，
其中，所述电容器的第二电极与所述电容器的所述第一电极重叠，以及
其中，所述第二栅极绝缘层布置在所述电容器的所述第二电极与所述衬底之间。
21.根据权利要求20所述的显示装置，
其中，所述二极管的所述第一电极的材料与所述电容器的所述第二电极的材料相同。
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