KR20210027654A - 표시 장치 - Google Patents

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KR20210027654A
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semiconductor
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손경석
김명호
김재범
이승준
이승헌
임준형
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삼성디스플레이 주식회사
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Abstract

표시 장치 및 표시 장치의 제조 방법이 제공된다. 표시 장치는 서로 다른 반도체층으로 이루어진 채널을 갖는 제1 트랜지스터와 제2 트랜지스터, 및 커패시터를 포함하는 표시 장치로서, 기판, 상기 기판 상에 배치되고, 상기 제1 트랜지스터의 반도체층을 포함하는 제1 반도체 패턴, 상기 제1 반도체 패턴 상에 배치된 제1 게이트 절연막, 상기 제1 게이트 절연막 상에 배치되고, 상기 제1 트랜지스터의 게이트 전극 및 상기 제1 트랜지스터의 상기 게이트 전극에 연결된 상기 커패시터의 제1 전극을 포함하는 제1 도전층, 상기 제1 게이트 절연막 상에 배치되고, 상기 제2 트랜지스터의 반도체층을 포함하는 제2 반도체 패턴, 상기 제1 도전층 및 상기 제2 반도체 패턴 상에 배치된 제2 게이트 절연막, 상기 제2 게이트 절연막 상에 배치되고, 상기 제2 트랜지스터의 게이트 전극 및 커패시터의 제2 전극을 포함하는 제2 도전층, 상기 제2 도전층 상에 배치된 제2 층간 절연막 및 상기 제2 층간 절연막 상에 배치되고, 상기 제1 트랜지스터의 제1 및 제2 소스/드레인 전극 및 상기 제2 트랜지스터의 제1 및 제2 소스/드레인 전극을 포함하는 제3 도전층을 포함하는 표시 장치.

Description

표시 장치{Display device}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Display, OLED) 등과 같은 여러 종류의 표시 장치가 사용되고 있다. 그 중 유기 발광 표시 장치는 전자와 정공의 재결합에 의하여 빛을 발생하는 유기 발광 소자를 이용하여 영상을 표시한다. 유기 발광 표시 장치는 유기 발광 소자에 구동 전류를 제공하는 복수의 트랜지스터를 포함한다.
본 발명이 해결하고자 하는 과제는 제조 공정시 이용되는 마스크의 개수가 절감된 표시 장치를 제공하고자 하는 것이다.
제조 공정시 이용되는 마스크의 개수가 절감된 표시 장치의 제조 방법을 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
일 실시예에 따른 표시 장치는 서로 다른 반도체층으로 이루어진 채널을 갖는 제1 트랜지스터와 제2 트랜지스터, 및 커패시터를 포함하는 표시 장치로서, 기판, 상기 기판 상에 배치되고, 상기 제1 트랜지스터의 반도체층을 포함하는 제1 반도체 패턴, 상기 제1 반도체 패턴 상에 배치된 제1 게이트 절연막, 상기 제1 게이트 절연막 상에 배치되고, 상기 제1 트랜지스터의 게이트 전극 및 상기 제1 트랜지스터의 상기 게이트 전극에 연결된 상기 커패시터의 제1 전극을 포함하는 제1 도전층, 상기 제1 게이트 절연막 상에 배치되고, 상기 제2 트랜지스터의 반도체층을 포함하는 제2 반도체 패턴, 상기 제1 도전층 및 상기 제2 반도체 패턴 상에 배치된 제2 게이트 절연막, 상기 제2 게이트 절연막 상에 배치되고, 상기 제2 트랜지스터의 게이트 전극 및 커패시터의 제2 전극을 포함하는 제2 도전층, 상기 제2 도전층 상에 배치된 제2 층간 절연막 및 상기 제2 층간 절연막 상에 배치되고, 상기 제1 트랜지스터의 제1 및 제2 소스/드레인 전극 및 상기 제2 트랜지스터의 제1 및 제2 소스/드레인 전극을 포함하는 제3 도전층을 포함한다.
상기 제1 트랜지스터의 상기 게이트 전극과 상기 제2 트랜지스터의 상기 반도체층은 동일한 층에 형성될 수 있다.
상기 제2 트랜지스터의 반도체층과 상기 제2 트랜지스터의 게이트 전극 사이에는 상기 제1 트랜지스터의 게이트 전극과 상기 커패시터의 상기 제2 전극 사이에 배치되는 절연막과 동일한 절연막이 배치될 수 있다.
상기 제2 트랜지스터의 상기 반도체층 하부에는 상기 제2 트랜지스터의 반도체층의 적어도 일부와 중첩하는 하부 차광 패턴이 더 배치될 수 있다.
상기 하부 차광 패턴은 상기 제1 트랜지스터의 상기 반도체층과 동일한 층에 형성되며, 상기 제1 트랜지스터의 상기 반도체층과 동일한 물질로 이루어질 수 있다.
상기 하부 차광 패턴과 상기 제2 트랜지스터의 상기 반도체층 사이에는 제1 층간 절연막이 더 배치될 수 있다.
상기 하부 차광 패턴은 상기 제1 트랜지스터의 상기 게이트 전극과 동일한 층에 형성되며, 상기 제1 트랜지스터의 상기 게이트 전극과 동일한 물질로 이루어질 수 있다.
상기 제1 층간 절연막은 상기 제1 도전층과 상기 제2 반도체 패턴 사이에 배치되고, 상기 제2 반도체 패턴은 상기 제1 도전층 상부에 배치될 수 있다.
상기 제1 트랜지스터의 상기 게이트 전극과 상기 커패시터의 상기 제2 전극 사이에는 복수의 절연막이 배치되고, 상기 복수의 절연막 중 어느 하나는 상기 제2 트랜지스터의 반도체층과 상기 제2 트랜지스터의 게이트 전극 사이에 배치될 수 있다.
상기 하부 차광 패턴은 상기 제2 트랜지스터의 상기 게이트 전극과 연결되거나, 상기 제2 트랜지스터의 상기 제1 소스/드레인 전극과 상기 제2 소스/드레인 전극 중 어느 하나에 연결될 수 있다.
일 실시예에 따른 표시 장치는 비산화물 반도체를 포함하는 제1 트랜지스터, 상기 비산화물 반도체와 다른 층에 배치된 산화물 반도체를 포함하는 제2 트랜지스터 및 커패시터를 포함하되, 상기 커패시터의 제1 전극과 상기 제1 트랜지스터의 게이트 전극은 동일한 제1 도전층으로 이루어지고, 상기 제2 트랜지스터의 게이트 전극 및 상기 커패시터의 제2 전극은 상기 제1 도전층과 상이한 제2 도전층으로 이루어지고, 상기 제1 트랜지스터의 소스/드레인 전극 및 상기 제2 트랜지스터의 소스/드레인 전극은 상기 제1 도전층 및 상기 제2 도전층과 상이한 제3 도전층으로 이루어지며, 상기 제2 트랜지스터의 상기 게이트 전극과 상기 커패시터의 상기 제2 전극은 동일한 층에 형성된다.
상기 제1 트랜지스터 및 상기 제2 트랜지스터 중 어느 하나는 PMOS 트랜지스터이고, 다른 하나는 NMOS 트랜지스터일 수 있다.
상기 제2 트랜지스터의 하부에는 상기 제2 트랜지스터의 상기 비산화물 반도체의 적어도 일부와 중첩하는 하부 차광 패턴을 포함할 수 있다.
상기 실리콘 하부 차광 패턴은 상기 제1 트랜지스터의 비산화물 반도체와 동일한 층에 형성되며, 상기 제1 트랜지스터의 비산화물 반도체와 동일한 물질로 이루어질 수 있다.
상기 제2 트랜지스터의 상기 산화물 반도체는 상기 제1 트랜지스터의 상기 게이트 전극과 동일한 층에 형성될 수 있다.
일 실시예에 따른 표시 장치의 제조 방법은 서로 다른 반도체층으로 이루어진 채널을 갖는 제1 트랜지스터와 제2 트랜지스터 및 커패시터를 포함하는 표시 장치의 제조 방법으로서, 기판 상에 제1 반도체층으로 이루어진 제1 반도체 패턴으로서, 상기 제1 트랜지스터의 반도체층을 포함하는 제1 반도체 패턴을 형성하는 단계, 상기 제1 반도체층 상에 제1 게이트 절연막을 형성하는 단계, 상기 제1 게이트 절연막 상에 각각 제1 도전층으로 이루어지며, 상기 제1 트랜지스터의 게이트 전극과 상기 제1 트랜지스터의 상기 게이트 전극에 연결된 상기 커패시터의 제1 전극을 형성하는 단계, 상기 제1 게이트 절연막 상에 제2 반도체층으로 이루어진 제2 반도체 패턴으로서, 상기 제2 트랜지스터의 반도체층을 포함하는 제2 반도체 패턴을 형성하는 단계, 상기 제2 트랜지스터의 상기 반도체 패턴 상에 제2 게이트 절연막을 형성하는 단계 및 상기 제2 게이트 절연막상에 상기 커패시터의 제2 전극 및 상기 제2 트랜지스터의 게이트 전극을 포함하는 제2 도전층을 형성하는 단계를 포함한다.
상기 제1 트랜지스터의 상기 게이트 전극과 상기 제2 트랜지스터의 상기 반도체층은 동일한 층에 형성될 수 있다.
상기 제1 반도체 패턴은 상기 제2 트랜지스터의 상기 반도체층의 적어도 일부와 중첩하는 하부 차광 패턴을 더 포함할 수 있다.
상기 하부 차광 패턴은 상기 제1 트랜지스터의 상기 반도체층과 동일한 층에 형성되며, 상기 제1 트랜지스터의 상기 반도체층과 동일한 물질로 이루어질 수 있다.
상기 제1 도전층을 형성하는 단계 이후, 상기 제1 도전층과 상기 제2 반도체 패턴 사이에 제1 층간 절연막을 더 형성하는 단계를 포함하고, 상기 제2 반도체 패턴은 상기 제1 도전층의 상부에 배치될 수 있다.
일 실시예에 따른 표시 장치 및 표시 장치의 제조 방법에 의하면, 마스크의 개수가 절감되어 공정 비용을 줄이고, 공정 효율을 증가시킬 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 도 1의 표시 장치의 측면도이다.
도 3은 일 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 4는 일 화소 및 비표시 영역의 벤딩 영역 주변의 예시적인 단면을 도시한 단면도이다.
도 5은 일 실시예에 따른 표시 장치의 제조 방법을 나타낸 순서도이다.
도 6 내지 도 17은 일 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 단면도들이다.
도 18은 다른 실시예에 따른 표시 장치의 단면도이다.
도 19는 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 20은 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 21은 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 22는 도 21의 실시예에 따른 표시 장치의 제조 방법을 나타낸 순서도의 일부이다.
도 23 내지 도 25는 도 21의 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다. 도 2는 도 1의 표시 장치의 측면도이다. 도 2는 표시 장치가 두께 방향으로 벤딩된 상태의 측면 형상을 도시한다.
표시 장치(1)는 동영상이나 정지영상을 표시하는 장치로서, 표시 장치(1)는 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 및 스마트 워치, 워치 폰, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
일 실시예에 따른 표시 장치(1)는 평면상 실질적인 직사각형 형상으로 이루어질 수 있다. 표시 장치(1)는 평면상 모서리가 수직인 직사각형일 수 있다. 다만, 이에 제한되는 것은 아니며, 표시 장치(1)는 평면상 모서리가 둥근 직사각형 형상일 수 있다.
도면에서 제1 방향(DR1)은 평면도상 표시 장치(1)의 가로 방향을 나타내고, 제2 방향(DR2)은 평면도상 표시 장치(1)의 세로 방향을 나타낸다. 또한, 제3 방향(DR3)은 표시 장치(1)의 두께 방향을 나타낸다. 제1 방향(DR1)과 제2 방향(DR2)은 서로 수직으로 교차하며, 제3 방향(DR3)은 제1 방향(DR1) 및 제2 방향(DR2)이 놓이는 평면에 교차하는 방향으로 제1 방향(DR1) 및 제2 방향(DR2)에 모두 수직으로 교차한다. 다만, 실시예에서 언급하는 방향은 상대적인 방향을 언급한 것으로 이해되어야 하며, 실시예는 언급한 방향에 한정되지 않는다.
다른 정의가 없는 한, 본 명세서에서 제3 방향(DR3)을 기준으로 표현된 “상부”, “상면”, "상측"은 표시 패널(100)을 기준으로 표시면 측을 의미하고, “하부”, “하면”, "하측"은 표시 패널(100)을 기준으로 표시면의 반대측을 의미하는 것으로 한다.
도 1 및 도 2를 참조하면, 표시 장치(1)는 표시 패널(100)을 포함할 수 있다. 표시 패널(100)은 폴리이미드 등과 같은 가요성 고분자 물질을 포함하는 플렉서블 기판일 수 있다. 이에 따라, 표시 패널(100)은 휘어지거나, 절곡되거나, 접히거나, 말릴 수 있다.
표시 패널(100)은 유기 발광 표시 패널일 수 있다. 이하의 실시예에서는 표시 패널(100)로서 유기 발광 표시 패널이 적용된 경우를 예시하지만, 이에 제한되지 않고, 액정 디스플레이(LCD), 퀀텀닷 유기 발광 표시 패널(QD-OLED), 퀀텀닷 액정 디스플레이(QD-LCD), 퀀텀 나노 발광 표시 패널(nano NED), 마이크로 엘이디(Micro LED) 등 다른 종류의 표시 패널이 적용될 수도 있다.
표시 패널(100)은 화면을 표시하는 표시 영역(DA) 및 표시가 이루어지지 않는 비표시 영역(NDA)을 포함할 수 있다. 표시 패널(100)은 평면도상 표시 영역(DA)과 비표시 영역(NDA)으로 구분될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 배치될 수 있다. 비표시 영역(NDA)은 베젤을 구성할 수 있다.
표시 영역(DA)은 평면상 모서리가 수직인 직사각형 또는 모서리가 둥근 직사각형 형상일 수 있다. 표시 영역(DA)은 단변과 장변을 가질 수 있다. 표시 영역(DA)의 단변은 제1 방향(DR1)으로 연장된 변일 수 있다. 표시 영역(DA)의 장변은 제2 방향(DR2)으로 연장된 변일 수 있다. 다만, 표시 영역(DA)의 평면 형상은 직사각형에 제한되는 것은 아니고, 원형, 타원형이나 기타 다양한 형상을 가질 수 있다.
표시 영역(DA)은 복수의 화소를 포함할 수 있다. 각 화소는 매트릭스 형상으로 배열될 수 있다. 각 화소는 발광층과 발광층의 발광량을 제어하는 회로층을 포함할 수 있다. 회로층은 배선, 전극 및 적어도 하나의 트랜지스터를 포함할 수 있다. 발광층은 유기 발광 물질을 포함할 수 있다. 발광층은 봉지막에 의해 밀봉될 수 있다. 화소의 구체적인 구성에 대해서는 후술하기로 한다.
비표시 영역(NDA)은 표시 영역(DA)의 양 단변 및 양 장변에 인접 배치될 수 있다. 이 경우, 표시 영역(DA)의 모든 변을 둘러싸고, 표시 영역(DA)의 테두리를 구성할 수 있다. 다만, 이에 제한되지 않고 비표시 영역(NDA)은 표시 영역(DA)의 양 단변 또는 양 장변에만 인접 배치될 수도 있다.
표시 패널(100)은 메인 영역(MA)과 메인 영역(MA)의 제2 방향(DR2) 일측에 연결된 벤딩 영역(BA)을 포함할 수 있다. 표시 패널(100)은 제2 방향(DR2) 일측에서 벤딩 영역(BA)과 연결되고, 두께 방향으로 벤딩되어 메인 영역(MA)과 두께 방향으로 중첩된 서브 영역(SA)을 더 포함할 수 있다.
메인 영역(MA)에는 표시 영역(DA)이 위치할 수 있다. 메인 영역(MA)의 표시 영역(DA)의 주변 에지 부분에는 비표시 영역(NDA)이 위치할 수 있다.
메인 영역(MA)은 표시 장치(1)의 평면상 외형과 유사한 형상을 가질 수 있다. 메인 영역(MA)은 일 평면에 위치한 평탄 영역일 수 있다. 그러나, 이에 제한되는 것은 아니며, 메인 영역(MA)에서 벤딩 영역(BA)과 연결된 에지(변)를 제외한 나머지 에지들 중 적어도 하나의 에지가 휘어져 곡면을 이루거나 수직 방향으로 절곡될 수도 있다.
메인 영역(MA)에서 벤딩 영역(BA)과 연결된 에지(변)를 제외한 나머지 에지들 중 적어도 하나의 에지가 곡면을 이루거나 절곡되어 있는 경우, 해당 에지에도 표시 영역(DA)이 배치될 수도 있다. 그러나, 이에 제한되지 않고 곡면 또는 절곡된 에지는 화면을 표시하지 않는 비표시 영역(NDA)이 배치되거나, 표시 영역(DA)과 비표시 영역(NDA)이 함께 배치될 수도 있다.
메인 영역(MA)의 비표시 영역(NDA)은 표시 영역(DA)의 외측 경계로부터 표시 패널(100)의 에지까지의 영역에 놓일 수 있다. 메인 영역(MA)의 비표시 영역(NDA)에는 표시 영역(DA)에 신호를 인가하기 위한 신호 배선이나 구동 회로들이 배치될 수 있다.
벤딩 영역(BA)은 메인 영역(MA)의 일 단변을 통해 연결될 수 있다. 벤딩 영역(BA)의 폭(제1 방향(DR1)의 폭)은 메인 영역(MA)의 폭(단변의 폭)보다 작을 수 있다. 메인 영역(MA)과 벤딩 영역(BA)의 연결부는 베젤의 폭을 줄이기 위해 L자 커팅 형상을 가질 수 있다.
벤딩 영역(BA)에서 표시 패널(100)은 표시면의 반대 방향으로 곡률을 가지고 벤딩될 수 있다. 표시 패널(100)이 벤딩 영역(BA)에서 벤딩됨에 따라 표시 패널(100)의 면이 반전될 수 있다. 즉, 상부를 향하는 표시 패널(100)의 일면이 벤딩 영역(BA)을 통해 측면 외측을 항하였다가 다시 하부를 향하도록 변경될 수 있다.
서브 영역(SA)은 벤딩 영역(BA)으로부터 연장된다. 서브 영역(SA)은 벤딩이 완료된 이후부터 시작하여 메인 영역(MA)과 평행한 방향으로 연장될 수 있다. 서브 영역(SA)은 표시 패널(100)의 두께 방향으로 메인 영역(MA)과 중첩할 수 있다. 서브 영역(SA)은 메인 영역(MA) 에지의 비표시 영역(NDA)과 중첩하고, 나아가 메인 영역(MA)의 표시 영역(DA)과 중첩할 수 있다. 서브 영역(SA)의 폭은 벤딩 영역(BA)의 폭과 동일할 수 있지만 이에 제한되는 것은 아니다.
표시 패널(100)의 서브 영역(SA) 상에는 패드부가 배치될 수 있다. 패드부에는 외부 장치가 실장(또는 부착)될 수 있다. 외부 장치의 예로는 구동칩(200), 연성 인쇄회로기판이나 경성 인쇄회로기판으로 이루어진 구동 기판(300) 등을 들 수 있고, 그 밖에 배선 연결 필름, 커넥터 등도 외부 장치로서 패드부에 실장될 수 있다. 서브 영역(SA)에 실장되는 외부 장치는 하나일 수도 있지만, 복수 개일 수도 있다. 예를 들어, 도 1 및 도 2에 예시된 것처럼, 표시 패널(100)의 서브 영역(SA)에 구동칩(200)이 배치되고, 서브 영역(SA)의 단부에 구동 기판(300)이 부착될 수 있다. 이 경우, 표시 패널(100)은 구동칩(200)과 연결되는 패드부 및 구동 기판(300)과 연결되는 패드부를 모두 포함할 수 있다. 다른 실시예로, 구동칩이 필름 상에 실장되고, 상기 필름이 표시 패널(100)의 서브 영역(SA)에 부착될 수도 있다.
구동칩(200)은 표시면과 동일한 면인 표시 패널(100)의 일면 상에 실장되되, 상술한 것처럼 벤딩 영역(BA)이 벤딩되어 반전됨에 따라 두께 방향으로 하부를 향하는 표시 패널(100)의 면에 실장되어 구동칩(200)의 상면이 하부를 향할 수 있다.
구동칩(200)은 이방성 도전 필름을 통해 표시 패널(100) 상에 부착되거나, 초음파 접합 본딩을 통해 표시 패널(100) 상에 부착될 수 있다. 구동칩(200)의 가로 방향 폭은 표시 패널(100)의 가로 방향 폭보다 작을 수 있다. 구동칩(200)은 서브 영역(SA)의 가로 방향(제1 방향(DR1))의 중앙부에 배치되고, 구동칩(200)의 좌측 에지와 우측 에지는 각각 서브 영역(SA)의 좌측 에지와 우측 에지로부터 이격될 수 있다.
구동칩(200)은 표시 패널(100)을 구동하는 집적 회로를 포함할 수 있다. 일 실시예에서, 상기 집적 회로는 데이터 신호를 생성하여 제공하는 데이터 구동 집적 회로일 수 있지만, 이에 제한되는 것은 아니다. 구동칩(200)은 표시 패널(100) 패드부에 마련된 배선 패드(미도시)에 연결되어 배선 패드(미도시) 측으로 데이터 신호를 제공한다. 배선 패드(미도시)에 연결된 배선들은 화소 측으로 연장되어 각 화소에 각 화소에 데이터 신호 등을 인가한다.
도 3은 일 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 3을 참조하면, 유기발광 표시장치의 일 화소의 회로는 유기발광 다이오드(OLED), 복수의 트랜지스터(T1~T7) 및 커패시터(Cst)를 포함한다. 일 화소의 회로에는 데이터 신호(DATA), 제1 주사 신호(Gw-p), 제2 주사 신호(Gw-n), 제3 주사 신호(GI), 발광 제어 신호(EM), 제1 전원 전압(ELVDD), 제2 전원 전압(ELVSS) 및 초기화 전압(VINT)이 인가된다.
유기발광 다이오드(OLED)는 애노드 전극 및 캐소드 전극을 포함한다. 커패시터(Cst)는 제1 전극 및 제2 전극을 포함한다.
복수의 트랜지스터는 제1 내지 제7 트랜지스터(T1~T7)를 포함할 수 있다. 각 트랜지스터(T1~T7)는 게이트 전극, 제1 소스/드레인 전극 및 제2 소스/드레인 전극을 포함한다. 각 트랜지스터(T1~T7)의 제1 소스/드레인 전극과 제2 소스/드레인 전극 중 어느 하나는 소스 전극이 되고 다른 하나는 드레인 전극이 된다.
각 트랜지스터(T1~T7)는 박막 트랜지스터일 수 있다. 각 트랜지스터(T1~T7)는 PMOS 트랜지스터와 NMOS 트랜지스터 중 어느 하나일 수 있다. 일 실시예에서, 구동 트랜지스터인 제1 트랜지스터(T1), 데이터 전달 트랜지스터인 제2 트랜지스터(T2), 제1 발광 제어 트랜지스터인 제5 트랜지스터(T5) 및 제2 발광 제어 트랜지스터인 제6 트랜지스터(T6)는 PMOS 트랜지스터이다. 반면, 보상 트랜지스터인 제3 트랜지스터(T3), 제1 초기화 트랜지스터인 제4 트랜지스터(T4) 및 제2 초기화 트랜지스터인 제7 트랜지스터(T7)는 NMOS 트랜지스터이다. PMOS 트랜지스터와 NMOS 트랜지스터는 그 특성이 상이한데, 제3 트랜지스터(T3), 제4 트랜지스터(T4) 및 제7 트랜지스터(T7)를 턴오프 특성이 상대적으로 우수한 NMOS 트랜지스터로 형성함으로써, 유기발광 다이오드(OLED)의 발광 기간 중에 구동 전류(Id)가 누설되는 것을 감소시킬 수 있다.
이하, 각 구성에 대해 상세히 설명한다.
제1 트랜지스터(T1)의 게이트 전극은 커패시터(Cst)의 제1 전극과 연결된다. 제1 트랜지스터(T1)의 제1 소스/드레인 전극은 제5 트랜지스터(T5)를 경유하여 제1 전원 전압(ELVDD) 단자와 연결된다. 제1 트랜지스터(T1)의 제2 소스/드레인 전극은 제6 트랜지스터(T6)를 경유하여 유기발광 다이오드(OLED)의 애노드 전극과 연결된다. 제1 트랜지스터(T1)는 제2 트랜지스터(T2)의 스위칭 동작에 따라 데이터 신호(DATA)를 전달받아 유기발광 다이오드(OLED)에 구동 전류(Id)를 공급한다.
제2 트랜지스터(T2)의 게이트 전극은 제1 주사 신호(Gw-p) 단자와 연결된다. 제2 트랜지스터(T2)의 제1 소스/드레인 전극은 데이터 신호(DATA) 단자와 연결된다. 제2 트랜지스터(T2)의 제2 소스/드레인 전극은 제1 트랜지스터(T1)의 제1 소스/드레인 전극과 연결되어 있으면서 제5 트랜지스터(T5)를 경유하여 제1 전원 전압(ELVDD) 단자와 연결된다. 제2 트랜지스터(T2)는 제1 주사 신호(Gw-p)에 따라 턴온되어 데이터 신호(DATA)를 제1 트랜지스터(T1)의 제1 소스/드레인 전극으로 전달하는 스위칭 동작을 수행한다.
제3 트랜지스터(T3)의 게이트 전극은 제2 주사 신호(Gw-n) 단자에 연결된다. 제3 트랜지스터(T3)의 제1 소스/드레인 전극은 제1 트랜지스터(T1)의 제2 소스/드레인 전극과 연결되어 있으면서 제6 트랜지스터(T6)를 경유하여 유기발광 다이오드(OLED)의 애노드 전극과 연결된다. 제3 트랜지스터(T3)의 제2 소스/드레인 전극은 커패시터(Cst)의 제1 전극, 제4 트랜지스터(T4)의 제1 소스/드레인 전극 및 제1 트랜지스터(T1)의 게이트 전극과 함께 연결되어 있다. 제3 트랜지스터(T3)는 제2 주사 신호(Gn-p)에 따라 턴온되어 제1 트랜지스터(T1)의 게이트 전극과 제2 소스/드레인 전극을 서로 연결하여 제1 트랜지스터(T1)를 다이오드 연결시킨다. 그에 따라 제1 트랜지스터(T1)의 제1 전극과 게이트 전극 사이에 제1 트랜지스터(T1)의 문턱 전압만큼 전압차가 발생하고, 제1 트랜지스터(T1)의 게이트 전극에 문턱 전압이 보상된 데이터 신호(DATA)를 공급함으로써 제1 트랜지스터(T1)의 문턱 전압 편차를 보상할 수 있다.
제4 트랜지스터(T4)의 게이트 전극은 제3 주사 신호(GI) 단자와 연결된다. 제4 트랜지스터(T4)의 제2 소스/드레인 전극은 초기화 전압(VINT) 단자와 연결된다. 제4 트랜지스터(T4)의 제1 소스/드레인 전극은 커패시터(Cst)의 제1 전극, 제3 트랜지스터(T3)의 제2 소스/드레인 전극 및 제1 트랜지스터(T1)의 게이트 전극과 함께 연결된다. 제4 트랜지스터(T4)는 제3 주사 신호(GI)에 따라 턴온되어 초기화 전압(VINT)을 제1 트랜지스터(T1)의 게이트 전극에 전달하여 제1 트랜지스터(T1)의 게이트 전극의 전압을 초기화시키는 동작을 수행한다.
제5 트랜지스터(T5)의 게이트 전극은 발광 제어 신호(EM) 단자와 연결된다. 제5 트랜지스터(T5)의 제1 소스/드레인 전극은 제1 전원 전압(ELVDD) 단자와 연결된다. 제5 트랜지스터(T5)의 제2 소스/드레인 전극은 제1 트랜지스터(T1)의 제1 소스/드레인 전극 및 제2 트랜지스터(T2)의 제2 소스/드레인 전극과 연결된다.
제6 트랜지스터(T6)의 게이트 전극은 발광 제어 신호(EM) 단자와 연결된다. 제6 트랜지스터(T6)의 제1 소스/드레인 전극은 제1 트랜지스터(T1)의 제2 소스/드레인 전극 및 제3 트랜지스터(T3)의 제1 소스/드레인 전극과 연결된다. 제6 트랜지스터(T6)의 제2 소스/드레인 전극은 유기발광 다이오드(OLED)의 애노드 전극과 연결된다.
제5 트랜지스터(T5)와 제6 트랜지스터(T6)는 발광 제어 신호(EM)에 따라 동시에 턴온되고, 그에 따라 유기발광 다이오드(OLED)에 구동 전류(Id)가 흐르게 된다.
제7 트랜지스터(T7)의 게이트 전극은 발광 제어 신호(EM) 단자와 연결된다. 제7 트랜지스터(T7)의 제1 소스/드레인 전극은 유기발광 다이오드(OLED)의 애노드 전극과 연결된다. 제7 트랜지스터(T7)의 제2 소스/드레인 전극은 초기화 전압(VINT) 단자와 연결된다. 제7 트랜지스터(T7)는 발광 제어 신호(EM)에 따라 턴온되어 유기 발광 소자(OLED)의 애노드 전극을 초기화시킨다.
제7 트랜지스터(T7)는 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)와 동일한 발광 제어 신호(EM)를 인가받지만, 제7 트랜지스터(T7)는 NMOS 트랜지스터인 반면, 제5 트랜지스터(T5)와 제6 트랜지스터(T6)는 PMOS 트랜지스터이므로 서로 다른 타이밍에 턴온될 수 있다. 즉, 발광 제어 신호(EM)가 하이 레벨인 경우 제7 트랜지스터(T7)는 턴온되고 제5 트랜지스터(T5)와 제6 트랜지스터(T6)는 턴오프된다. 발광 제어 신호(EM)가 로우 레벨인 경우 제7 트랜지스터(T7)는 턴오프되고 제5 트랜지스터(T5)와 제6 트랜지스터(T6)는 턴온된다. 따라서, 제5 트랜지스터(T5)와 제6 트랜지스터(T6)가 턴온되는 발광 시점에서는 제7 트랜지스터(T7)에 의한 초기화 동작이 이루어지지 않고, 제5 트랜지스터(T5)와 제6 트랜지스터(T6)가 턴오프되는 비발광 시점에 제7 트랜지스터(T7)에 의한 초기화가 이루어질 수 있다.
본 실시예에서는 제7 트랜지스터(T7)의 게이트 전극이 발광 제어 신호(EM)를 인가받는 경우를 예시하였지만, 다른 실시예로 제7 트랜지스터(T7)의 게이트 전극이 제3 주사 신호(GI)를 인가받도록 화소 회로를 구성할 수도 있다.
커패시터(Cst)의 제2 전극은 제1 전원 전압(ELVDD) 단자와 연결된다. 커패시터(Cst)의 제1 전극은 제1 트랜지스터(T1)의 게이트 전극, 제3 트랜지스터(T3)의 제2 소스/드레인 전극 및 제4 트랜지스터(T4)의 제1 소스/드레인 전극에 함께 연결된다. 유기발광 다이오드(OLED)의 캐소드 전극은 제2 전원 전압(ELVSS) 단자와 연결된다. 유기발광 다이오드(OLED)는 제1 트랜지스터(T1)로부터 구동 전류(Id)를 전달받아 발광함으로써 화상을 표시한다.
이하에서, 도 4를 참조하여, 표시 패널(100)의 단면 구조에 대해 상세히 설명한다. 도 4는 표시 패널(100)의 표시 영역(DA)의 일 화소 및 벤딩 영역(BA)를 포함하는 비표시 영역(NDA)의 예시적인 단면 구조를 도시한다.
도 4는 표시 영역의 일 화소 및 비표시 영역의 벤딩 영역 주변의 예시적인 단면을 도시한 단면도이다.
도 4를 참조하여, 표시 패널(100)의 표시 영역(DA)에 대해 먼저 설명한다.
표시 영역(DA)은 채널로써 다결정 실리콘을 포함하는 비산화물 무기 반도체 트랜지스터(이하, '실리콘 트랜지스터'로 약칭함)가 배치되는 실리콘 트랜지스터 영역(AR1) 및 채널로써 산화물 반도체를 포함하는 산화물 반도체 트랜지스터(이하, '산화물 트랜지스터'로 약칭함)가 배치되는 산화물 트랜지스터 영역(AR2)을 포함할 수 있다. 실리콘 트랜지스터 영역(AR1)에 배치되는 실리콘 트랜지스터는 PMOS 트랜지스터일 수 있으며, 도 4에서는 실리콘 트랜지스터의 예로서, 구동 트랜지스터인 제1 트랜지스터(T1)를 도시한다. 산화물 트랜지스터 영역(AR2)에 배치되는 산화물 트랜지스터는 NMOS 트랜지스터일 수 있으며, 도 4에서는 산화물 트랜지스터의 예로서 보상 트랜지스터인 제3 트랜지스터(T3)를 예시적으로 도시한다. 도면에 예시하지는 않았지만, 실리콘 트랜지스터 영역(AR1)에 배치되는 다른 실리콘 트랜지스터인 제2 트랜지스터(T2), 제5 트랜지스터(T5), 및 제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 실질적으로 동일한 적층 구조를 갖고, 산화물 트랜지스터 영역(AR2)에 배치된 다른 산화물 트랜지스터인 제4 트랜지스터(T4)와 제7 트랜지스터(T7)는 제3 트랜지스터(T3)와 실질적으로 동일한 적층 구조를 가질 수 있다. 실리콘 트랜지스터와 산화물 트랜지스터에 대한 상세한 설명은 후술된다.
표시 패널(100)의 표시 영역(DA)에는 베이스 기판(101), 배리어층(102), 버퍼층(103), 실리콘 하부 차광 패턴(104) 및 실리콘 반도체층(105)을 포함하는 실리콘 반도체 패턴(PS), 제1 게이트 절연막(GI1), 제1 도전층(110), 제1 층간 절연막(ILD1), 산화물 반도체층(135), 제2 게이트 절연막(GI2), 제2 도전층(140), 제2 층간 절연막(ILD2), 제3 도전층(150), 제1 비아층(VIA1), 제4 도전층(160), 제2 비아층(VIA2), 화소 전극(ANO), 화소 정의막(PDL)이 순차적으로 배치될 수 있다. 상술한 각 층들은 단일막으로 이루어질 수 있지만, 복수의 막을 포함하는 적층막으로 이루어질 수도 있다. 각 층들 사이에는 다른 층이 더 배치될 수도 있다.
베이스 기판(101)은 그 위에 배치되는 각 층들을 지지한다. 베이스 기판(101)은 예를 들어, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 고분자 물질의 예로는 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate: PA), 폴리아릴레이트(polyarylate: PAR), 폴리에테르이미드(polyetherimide: PEI), 폴리에틸렌 나프탈레이트(polyethylene napthalate: PEN), 폴리에틸렌 테레프탈레이드(polyethylene terepthalate: PET), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리알릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(polycarbonate: PC), 셀룰로오스 트리아세테이트(cellulose triacetate: CAT), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합을 들 수 있다. 베이스 기판(101)은 금속 재질의 물질을 포함할 수도 있다.
베이스 기판(101)은 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 기판일 수 있다. 플렉시블 기판을 이루는 물질의 예로 폴리이미드(PI)를 들 수 있지만, 이에 제한되는 것은 아니다.
유기 발광 표시 장치가 배면 또는 양면 발광형인 경우 투명한 기판이 사용될 수 있다. 유기 발광 표시 장치가 전면 발광형인 경우 투명한 기판뿐만 아니라, 반투명이나 불투명 기판이 적용될 수도 있다.
배리어층(102)은 베이스 기판(101) 상에 배치될 수 있다. 배리어층(102)은 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면 평탄화 기능을 수행할 수 있다. 배리어층(102)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함할 수 있다. 배리어층(102)은 베이스 기판(101)의 종류나 공정 조건 등에 따라 생략될 수도 있다.
버퍼층(103)은 배리어층(102) 상에 배치될 수 있다. 버퍼층(103)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등 중 적어도 하나를 포함하여 이루어질 수 있다. 버퍼층(103)은 베이스 기판(101)의 종류나 공정 조건 등에 따라 생략될 수도 있다.
버퍼층(103) 상에는 실리콘 반도체 패턴(PS)이 배치될 수 있다. 실리콘 반도체 패턴(PS)은 다결정 실리콘, 단결정 실리콘 또는 비정질 실리콘(amorphous silicon) 등으로 이루어질 수 있다.　실리콘 반도체 패턴(PS)은 실리콘 하부 차광 패턴(104) 및 실리콘 반도체층(105)을 포함할 수 있다. 실리콘 하부 차광 패턴(104)과 실리콘 반도체층(105)은 서로 동일한 물질로 이루어지며, 동일한 층에 형성될 수 있다. 다시 말해서, 하부 차광 패턴(104)과 실리콘 반도체층(105)은 동일한 층(예를 들어, 버퍼층(103)) 상에 배치될 수 있다. 실리콘 하부 차광 패턴(104)은 산화물 트랜지스터 영역(AR2)에 배치되며, 실리콘 반도체층(105)은 실리콘 트랜지스터 영역(AR1)에 배치될 수 있다.
실리콘 하부 차광 패턴(104)은 산화물 반도체층(135)의 하부에 위치하면서, 표시 패널(100)의 하부 방향에서 입사되는 광이 실리콘 하부 차광 패턴(104)의 상부에 위치한 산화물 반도체층(135)으로 진입하는 것을 방지하는 역할을 할 수 있다. 실리콘 하부 차광 패턴(104)은 적어도 산화물 반도체층(135)의 채널 영역(135c)과 중첩할 수 있다.
몇몇 실시예에서, 실리콘 하부 차광 패턴(104)은 산화물 트랜지스터의 또 하나의 게이트 전극으로 사용될 수 있다. 이 경우 실리콘 하부 차광 패턴(104)은 제2 게이트 전극(142)에 연결될 수 있다. 다른 예로, 실리콘 하부 차광 패턴(104)은 산화물 반도체 영역(AR2)에 배치된 트랜지스터의 제1 소스/드레인 전극(153), 제2 소스/드레인 전극(154) 중 어느 하나와 전기적으로 연결될 수도 있다.
실리콘 반도체층(105)은 다결정 실리콘으로 이루어질 수 있다. 이 경우, 상기 다결정 실리콘은 비정질 실리콘을 RTA(rapid thermal annealing)법, SPC(solid phase crystallization)법, ELA(excimer laser annealing)법, MIC(metal induced crystallization)법, MILC(metal induced lateral crystallization)법, SLS(sequential lateral solidification)법 등의 결정화 방법으로 결정화하여 형성될 수 있다.
실리콘 반도체층(105)은 상부의 제1 게이트 전극(111)과 두께 방향으로 중첩 배치된 채널 영역(105c), 채널 영역(105c)의 일측 및 타측에 각각 위치한 실리콘 반도체층(105)의 제1 소스/드레인 영역(105a)과 제2 소스/드레인 영역(105b)을 포함할 수 있다. 실리콘 반도체층(105)의 제1 및 제2 소스/드레인 영역(105a, 105b)에는 다수의 캐리어 이온이 포함되어 있어, 채널 영역(105c)에 비해 도전성이 크고, 전기적인 저항이 낮을 수 있다.
실리콘 반도체층(105)은 상술한 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)의 반도체층으로서, 해당 트랜지스터의 채널을 구성할 수 있다.
실리콘 반도체 패턴(PS) 상에는 제1 게이트 절연막(GI1)이 배치될 수 있다. 제1 게이트 절연막(GI1)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 제1 게이트 절연막(GI1)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
제1 게이트 절연막(GI1)은 컨택홀(CNT1, CNT2)이 형성된 부분을 제외한 실리콘 반도체층(105)의 상면을 덮을 뿐만 아니라 실리콘 반도체층(105)의 측면까지도 덮을 수 있다. 또한, 제1 게이트 절연막(GI1)은 실리콘 하부 차광 패턴(104)의 상면 및 측면을 덮을 수 있다. 즉, 제1 게이트 절연막(GI1)은 대체로 베이스 기판(101)의 전면에 걸쳐 배치될 수 있다.
제1 게이트 절연막(GI1) 상에는 제1 도전층(110)이 배치된다. 제1 도전층(110)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다.
제1 도전층(110)은 실리콘 트랜지스터 영역(AR1)에 배치된 제1 게이트 전극(111)을 포함할 수 있다.
제1 게이트 전극(111)은 실리콘 트랜지스터의 게이트 전극일 수 있다. 제1 게이트 전극(111)은 커패시터(Cst)의 제1 전극과 연결될 수 있다. 커패시터 제1 전극은 제1 게이트 전극(111) 그 자체로 이루어지거나, 제1 게이트 전극(111)으로부터 연장된 부위로 이루어질 수 있다. 예를 들어, 일체화된 제1 도전층의 패턴 중 일부는 실리콘 반도체층(105)에 중첩하여 해당 부위에서 제1 게이트 전극(111)으로 기능하고, 다른 일부는 실리콘 반도체층(105)과 비중첩하고 상부의 커패시터 제2 전극(155)과 중첩하는 커패시터 제1 전극으로 기능할 수 있다.
제1 도전층(110) 상에는 제1 층간 절연막(ILD1)이 배치된다. 제1 층간 절연막(ILD1)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 제1 층간 절연막(ILD1)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
제1 층간 절연막(ILD1)은 제1 게이트 전극(111)을 포함하는 제1 도전층(110) 상에 배치되어, 후속 공정(예를 들어, 실리콘 반도체층(105)의 고온 활성화(Activation))에 의해 제1 도전층(110)이 산화되는 것을 방지하는 역할을 할 수 있다. 제1 층간 절연막(ILD1)의 두께는 제1 게이트 절연막(GI1) 및 제2 게이트 절연막(GI2)의 두께보다 작을 수 있다.
제1 층간 절연막(ILD1) 상에는 산화물 반도체층(135)이 배치된다. 산화물 반도체층(135)은 산화물 트랜지스터 영역(AR2)에 배치될 수 있다. 산화물 반도체층(135)은 산화물 반도체를 포함하여 이루어질 수 있다. 산화물은 G-I-Z-O, 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn) 카드뮴(Cd), 게르마늄(Ge), 또는 하프늄(Hf) 혹은 이들의 조합에서 선택된 하나 이상의 산화물을 포함할 수 있다. 산화물은 인듐-갈륨-아연　산화물(IGZO, Indium Gallium Zinc Oxide), 아연-주석　산화물(ZTO, Zinc Tin Oxide), 인듐-주석　산화물(IZO, Indium Tin Oxide) 등 중 적어도 하나를 포함하여 이루어질 수 있다.
산화물 반도체층(135)은 상부의 제2 게이트 전극(142)과 두께 방향으로 중첩 배치된 채널 영역(135c), 채널 영역(135c)의 일측 및 타측에 각각 위치한 산화물 반도체층(135)의 제1 소스/드레인 영역(135a)과 제2 소스/드레인 영역 (135b)을 포함할 수 있다. 산화물 반도체층(135)의 제1 및 제2 소스/드레인 영역(135a, 135b)은 도체화된 영역으로, 채널 영역(135c)에 비해 도전성이 크고, 전기적인 저항이 낮을 수 있다.
산화물 반도체층(135)은 상술한 제3 트랜지스터(T3), 제4 트랜지스터(T4) 및 제7 트랜지스터(T7)의 반도체층으로서, 해당 트랜지스터의 채널을 구성할 수 있다.
산화물 반도체층(135) 상에는 제2 게이트 절연막(GI2)이 배치된다. 제2 게이트 절연막(GI2)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 제2 게이트 절연막(GI2)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
제2 게이트 절연막(GI2)은 컨택홀(CNT3, CNT4)이 형성된 부분을 제외한 산화물 반도체층(135)의 상면을 덮을 뿐만 아니라 산화물 반도체층(135)의 측면까지도 덮을 수 있다. 제2 게이트 절연막(GI2)은 대체로 베이스 기판(101)의 전면에 걸쳐 배치될 수 있다.
제2 게이트 절연막(GI2)은 위치에 따라 서로 다른 기능을 수행할 수 있다. 구체적으로, 산화물 반도체 영역(AR2)에 위치하는 제2 게이트 절연막(GI2)은 산화물 반도체층(135)과 제2 게이트 전극(142) 사이에 배치되어 산화물 트랜지스터의 게이트 절연막의 기능을 수행할 수 있다. 커패시터 제2 전극(141) 및 제1 게이트 전극(111)에 연결된 커패시터 제1 전극과 중첩하는 영역에 위치하는 제2 게이트 절연막(GI2)은 커패시터 제2 전극(141)과 제1 게이트 전극(111)에 연결된 커패시터 제1 전극 사이에서 다른 절연층(예를 들어, 제1 층간 절연막(ILD1))과 함께 커패시터(Cst)의 유전체 역할을 할 수 있다. 즉, 커패시터 제2 전극(141)과 제1 게이트 전극(111)에 연결된 커패시터 제1 전극은 상호 중첩하는 영역에서 제2 게이트 절연막(GI2)을 사이에 두고, 서로 대향하면서 커패시터(Cst)를 형성할 수 있다.
상술한 바와 같이, 제2 게이트 절연막(GI2)은 산화물 트랜지스터 영역(AR2)에 배치된 트랜지스터의 산화물 반도체층(135) 및 제2 게이트 전극(142)과 중첩하는 영역에서 게이트 절연막의 역할을 하며, 커패시터 제2 전극(141) 및 커패시터 제1 전극과 중첩하는 영역에서 커패시터(Cst)의 유전체 역할을 할 수 있다. 이와 같이 서로 다른 영역에서 하나의 절연막(예를 들어, 제2 게이트 절연막(GI2))을 산화물 반도체 영역(AR2)에 포함된 트랜지스터의 게이트 절연막과 커패시터(Cst)의 유전체로 사용함에 따라, 개별 절연막을 별도로 형성하는 경우에 비해 공정을 간소화할 수 있다. 나아가, 표시 장치(1)에 포함되는 절연막의 개수가 줄어듦에 따라, 표시 장치(1)의 두께를 감소시킬 수 있다.
제2 게이트 절연막(GI2) 상에는 제2 도전층(140)이 배치된다. 제2 도전층(140)은 실리콘 트랜지스터 영역(AR1)에 배치된 커패시터 제2 전극(141) 및 산화물 트랜지스터 영역(AR2)에 배치된 트랜지스터의 제2 게이트 전극(142)을 포함할 수 있다. 제2 도전층(140)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다.
실리콘 트랜지스터 영역(AR1)에 배치된 트랜지스터의 제1 게이트 전극(111) 상부에는 산화물 트랜지스터 영역(AR2)에 배치된 트랜지스터의 산화물 반도체층(135)이 배치될 수 있다. 다시 말해서, 상기 제1 게이트 전극(111) 상에는 제1 층간 절연막(ILD1)이 적층될 수 있으며, 상기 제1 층간 절연막(ILD1) 상에는 상기 산화물 반도체층(135)이 배치될 수 있다.
산화물 트랜지스터 영역(AR2)에 배치된 트랜지스터의 산화물 반도체 층(135)은 실리콘 트랜지스터 영역(AR1)에 배치된 커패시터 제2 전극(141)의 하부에 위치할 수 있다. 다시 말해서, 산화물 트랜지스터 영역(AR2)에 배치된 트랜지스터의 산화물 반도체 층(135) 상에는 제2 게이트 절연막(GI2)이 배치되고, 상기 제2 게이트 절연막(GI2) 상에는 커패시터 제2 전극(141) 및 산화물 트랜지스터 영역(AR2)에 배치된 트랜지스터의 제2 게이트 전극(142)을 포함하는 제2 도전층(140)이 배치될 수 있다.
제2 도전층(140)을 이루는 실리콘 트랜지스터 영역(AR1)에 배치된 커패시터 제2 전극(141)과 산화물 트랜지스터 영역(AR2)에 배치된 트랜지스터의 제2 게이트 전극(142)은 서로 동일한 물질로 이루어질 수 있다. 또한, 상기 커패시터 제2 전극(141)과 제2 게이트 전극(142)은 동일한 층에 형성될 수 있다.
구체적으로 설명하면, 실리콘 트랜지스터 영역(AR1)에 배치된 커패시터 제2 전극(141)과 산화물 트랜지스터 영역(AR2)에 배치된 트랜지스터의 제2 게이트 전극(142)은 모두 동일한 절연막(예를 들어,제2 게이트 절연막(GI2)) 상에 배치될 수 있다.
또한, 실리콘 트랜지스터 영역(AR1)에 배치된 커패시터 제2 전극(141)과 산화물 트랜지스터 영역(AR2)에 배치된 트랜지스터의 제2 게이트 전극(142)은 하나의 마스크를 사용하여 함께 형성될 수 있다. 이처럼, 산화물 트랜지스터 영역(AR2)에 배치된 트랜지스터의 제2 게이트 전극(142)을 형성함에 있어, 별도의 도전층을 이용한 별도의 마스크 공정으로 형성하지 않고, 실리콘 트랜지스터 영역(AR1)에 배치된 커패시터 제2 전극(141)과 동일 마스크로 함께 형성하므로, 마스크 공정의 개수를 절감할 수 있다.
제2 도전층(140) 상에는 제2 층간 절연막(ILD2)이 배치된다. 제2 층간 절연막(ILD2)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 제2 층간 절연막(ILD2)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
제2 층간 절연막(ILD2)의 두께는 상술한 제1 게이트 절연막(GI1), 제2 게이트 절연막(GI2) "G 제1 층간 절연막(ILD1) 각각의 두께보다 클 수 있다. 또한, 제2 층간 절연막(ILD2)은 제1 층간 절연막(ILD1)과 동일한 물질로 형성될 수 있으나, 이에 제한되는 것은 아니다.
제2 층간 절연막(ILD2) 상에는 제3 도전층(150)이 배치된다. 제3 도전층(150)은 알루미늄(Al), 몰리브덴(Mo), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다.
제3 도전층(150)은 실리콘 트랜지스터 영역(AR1)에 배치된 트랜지스터의 제1 소스/드레인 전극(151) 및 제2 소스/드레인 전극(152), 산화물 트랜지스터 영역(AR2)에 배치된 트랜지스터의 제1 소스/드레인 전극(153) 및 제2 소스/드레인 전극(154)을 포함할 수 있다.
실리콘 트랜지스터 영역(AR1)에 배치된 트랜지스터에서, 제1 소스/드레인 전극(151)은 제2 층간 절연막(ILD2), 제2 게이트 절연막(GI2), 제1 층간 절연막(ILD1) 및 제1 게이트 절연막(GI1)을 관통하여 실리콘 반도체층(105)의 제1 소스/드레인 영역(105a)을 노출하는 제1 컨택홀(CNT1)을 통해 실리콘 반도체층(105)의 제1 소스/드레인 영역(105a)과 연결될 수 있다. 제2 소스/드레인 전극(152)은 제2 층간 절연막(ILD2), 제2 게이트 절연막(GI2), 제1 층간 절연막(ILD1) 및 제1 게이트 절연막(GI1)을 관통하여 실리콘 반도체층(105)의 제2 소스/드레인 영역(105b)을 노출하는 제2 컨택홀(CNT2)을 통해 실리콘 반도체층(105)의 제2 소스/드레인 영역(105b)과 연결될 수 있다.
산화물 트랜지스터 영역(AR2)에 배치된 트랜지스터에서, 제1 소스/드레인 전극(153)은 제2 층간 절연막(ILD2) 및 제2 게이트 절연막(GI2)을 관통하여 산화물 반도체층(135)의 제1 소스/드레인 영역(135a)을 노출하는 제3 컨택홀(CNT1)을 통해 산화물 반도체층(135)의 제1 소스/드레인 영역(135a)과 연결될 수 있다. 제2 소스/드레인 전극(154)은 제2 층간 절연막(ILD2) 및 제2 게이트 절연막(GI2)을 관통하여 산화물 반도체층(135)의 제2 소스/드레인 영역(135b)을 노출하는 제4 컨택홀(CNT4)을 통해 산화물 반도체층(135)의 제2 소스/드레인 영역(135b)과 연결될 수 있다.
제3 도전층(150) 상에는 제1 비아층(VIA1)이 배치된다. 제1 비아층(VIA1)은 무기 절연 물질이나 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.
제1 비아층(VIA1) 상에는 제4 도전층(160)이 배치된다. 제4 도전층(160)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다.
제4 도전층(160)은 연결 전극(161) 및 상부 차광 패턴(163)을 포함할 수 있다. 제1 비아층(VIA1)에는 실리콘 반도체 영역(AR1)에 배치된 트랜지스터의 제2 소스/드레인 전극(152)을 노출하는 제5 컨택홀(CNT5)이 배치되고, 연결 전극(161)은 제5 컨택홀(CNT5)을 통해 제2 소스/드레인 전극(152)과 연결될 수 있다.
상부 차광 패턴(163)은 표시 패널(100)의 상부 방향에서 입사되는 광이 상부 차광 패턴(163)의 하부에 위치한 산화물 반도체층(135)으로 진입하는 것을 방지하는 역할을 할 수 있다. 상부 차광 패턴(163)은 적어도 산화물 반도체층(135)의 채널 영역(135c)과 중첩하도록 배치될 수 있다.
연결 전극(161) 상에는 제2 비아층(VIA2)이 배치된다. 제2 비아층(VIA2)은 무기 절연 물질이나 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다.
제2 비아층(VIA2) 상에는 화소 전극(ANO)이 배치된다. 화소 전극(ANO)은 애노드 전극일 수 있다. 화소 전극(ANO)은 각 화소마다 분리되어 배치될 수 있다. 화소 전극(ANO)은 제2 비아층(VIA2)을 관통하며, 연결 전극(161)의 일부를 노출하는 제6 컨택홀(CNT6)을 통해 연결 전극(161)과 전기적으로 연결될 수 있다.
화소 전극(ANO)은 이에 제한되는 것은 아니지만 인듐-주석-산화물(Indium-Tin-Oxide: ITO), 인듐-아연-산화물(Indium-Zinc-Oxide: IZO), 산화아연(Zinc Oxide: ZnO), 산화인듐(Induim Oxide: In2O3)의 일함수가 높은 물질층과 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pd), 금(Au), 니켈(Ni), 네오듐(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 혼합물 등과 같은 반사성 물질층이 적층된 적층막 구조를 가질 수 있다. 일함수가 높은층이 반사성 물질층보다 위층에 배치되어 발광층(EL)에 가깝게 배치될 수 있다. 화소 전극(ANO)은 ITO/Mg, ITO/MgF, ITO/Ag, ITO/Ag/ITO의 복수층 구조를 가질 수 있으나, 이에 한정되는 것은 아니다.
화소 전극(ANO) 상에는 화소 정의막(PDL)이 배치될 수 있다. 화소 정의막(PDL)은 화소 전극(ANO)을 부분적으로 노출하는 개구부를 포함할 수 있다. 화소 정의막(PDL)은 유기 절연 물질 또는 무기 절연 물질로 이루어질 수 있다. 예를 들어, 화소 정의막(PDL)은 폴리이미드계 수지, 아크릴계 수지, 실리콘 화합물, 폴리아크릴계 수지 등 중 적어도 하나를 포함하여 이루어질 수 있다.
화소 정의막(PDL)이 노출하는 화소 전극(ANO) 상에는 발광층(EL)이 배치된다. 발광층(EL)은 유기 물질층을 포함할 수 있다. 발광층의 유기 물질층은 유기 발광층을 포함하며, 정공 주입/수송층 및/또는, 전자 주입/수송층을 더 포함할 수 있다.
발광층(EL) 상에는 캐소드 전극(CAT)이 배치될 수 있다. 캐소드 전극(CAT)은 화소(PX)의 구별없이 전면적으로 배치된 공통 전극일 수 있다. 화소 전극(ANO), 발광층(EL) 및 캐소드 전극(CAT)은 각각 유기 발광 소자를 구성할 수 있다.
캐소드 전극(CAT)은 Li, Ca, LiF/Ca, LiF/Al, Al, Mg, Ag, Pt, Pd, Ni, Au Nd, Ir, Cr, BaF, Ba 또는 이들의 화합물이나 혼합물(예를 들어, Ag와 Mg의 혼합물 등)과 같은 일함수가 작은 물질층을 포함할 수 있다. 캐소드 전극(CAT)은 상기 일함수가 작은 물질층 상에 배치된 투명 금속 산화물층을 더 포함할 수 있다.
화소 전극(AN0), 발광층(EL) 및 캐소드 전극(CAT)은 유기 발광 소자를 구성할 수 있다.
캐소드 전극(CAT) 상부에는 제1 무기막(171), 제1 유기막(172) 및 제2 무기막(173)을 포함하는 박막 봉지층(170)이 배치된다. 박막 봉지층(170)의 단부에서 제1 무기막(171)과 제2 무기막(173)은 서로 접할 수 있다. 제1 유기막(172)은 제1 무기막(171)과 제2 무기막(173)에 의해 밀봉될 수 있다.
제1 무기막(171) 및 제2 무기막(173)은 각각 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함할 수 있다. 제1 유기막(172)은 유기 절연 물질을 포함할 수 있다.
이하에서, 비표시 영역(NDA)에 대해 설명한다.
표시 패널(100)의 비표시 영역(NDA)에는 베이스 기판(101), 배리어층(102), 버퍼층(103), 제1 게이트 절연막(GI1), 제1 층간 절연막(ILD1), 제2 게이트 절연막(GI2), 제2 층간 절연막(ILD2), 제1 비아층(VIA1), 제4 도전층(160), 제2 비아층(VIA2), 화소 정의막(PDL)이 순차적으로 배치될 수 있다.
비표시 영역(NDA)은 벤딩 영역(BA) 및 벤딩 개구(OP1)를 포함할 수 있다.
벤딩 영역(BA)은 비표시 영역(NDA)에서 배리어층(102), 버퍼층(103), 제1 게이트 절연막(GI1), 제1 층간 절연층(ILD1), 제2 게이트 절연막(GI2) 및 제2 층간 절연층(ILD2)이 배치되지 않으며, 베이스 기판(101)의 상면을 노출하는 영역일 수 있다.
벤딩 개구(OP1)는 비표시 영역(NDA)에서 배리어층(102), 버퍼층(103), 제1 게이트 절연막(GI1), 제1 층간 절연층(ILD1), 제2 게이트 절연막(GI2) 및 제2 층간 절연층(ILD2)을 관통하며, 베이스 기판(101)의 일부를 노출할 수 있다. 벤딩 개구(OP1)에서 배리어층(102), 버퍼층(103), 제1 게이트 절연막(GI1), 제1 층간 절연층(ILD1), 제2 게이트 절연막(GI2) 및 제2 층간 절연층(ILD2)은 측면을 노출할 수 있다. 노출된 배리어층(102), 버퍼층(103), 제1 게이트 절연막(GI1), 제1 층간 절연층(ILD1), 제2 게이트 절연막(GI2) 및 제2 층간 절연층(ILD2)의 측면은 서로 정렬될 수 있지만, 이에 제한되는 것은 아니다.
벤딩 개구(OP1)는 후술할 제1 컨택홀(CNT1) 내지 제4 컨택홀(CNT4)의 형성 공정에 의해 형성될 수 있다. 벤딩 개구(OP1)가 형성됨에 따라, 벤딩 영역(BA)에서 상술한 표시 장치(1)의 벤딩이 이루어질 때 발생할 수 있는 벤딩 스트레스를 미연에 방지할 수 있다.
벤딩 개구(OP1)는 제1 비아층(VIA1)으로 충진될 수 있다. 제1 비아층(VIA1)은 비표시 영역(NDA)에서 제2 층간 절연막(ILD2) 상에 배치되고, 벤딩 영역(BA)에서 노출된 배리어층(102), 버퍼층(103), 제1 게이트 절연막(GI1), 제1 층간 절연층(ILD1), 제2 게이트 절연막(GI2) 및 제2 층간 절연층(ILD2)의 측면 상에 배치될 수 있다. 제1 비아층(VIA1)은 노출된 베이스 기판(101)의 상면에 직접 접할 수 있다.
비표시 영역(NDA) 및 벤딩 영역(BA)에서 연결 배선(165)은 제1 비아층(VIA1) 상에 배치될 수 있다. 연결 배선(165)은 제4 도전층(160)으로 이루어질 수 있다. 연결 배선(165)은 상술한 연결 전극(161) 및 상부 차광 패턴(163)과 함께 형성되며, 연결 전극(161) 및 상부 차광 패턴(163)을 이루는 물질과 동일한 물질로 이루어질 수 있다.
연결 배선(165) 상에는 제2 비아층(VIA2) 및 화소 정의막(PDL)이 배치될 수 있다. 비표시 영역(NDA)에서 제2 비아층(VIA2)과 화소 정의막(PDL) 중 적어도 하나는 생략될 수도 있다.
이하, 일 실시예에 따른 표시 장치의 제조 방법에 대해 설명한다.
도 5은 일 실시예에 따른 표시 장치의 제조 방법을 나타낸 순서도이고, 도 6 내지 도 17은 일 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 단면도들이다.
도 5 및 도 6을 참조하면, 우선 실리콘 트랜지스터 영역(AR1) 및 산화물 트랜지스터 영역(AR2)을 포함하는 표시 영역(DA) 및 표시 영역(DA)의 주변에 배치된 비표시 영역(NDA)이 정의되고 실리콘 트랜지스터 영역(AR1)에 배치된 실리콘 반도체층(105), 산화물 트랜지스터 영역(AR2)에 배치된 실리콘 하부 차광 패턴(104)을 포함하는 실리콘 반도체 패턴(PS)이 배치된 베이스 기판(101)을 준비(S01)한다.
구체적으로, 베이스 기판(101) 상에 배리어층(102) 및 버퍼층(103)을 순차 적층하고, 버퍼층(103) 상에 실리콘 반도체층(105) 및 실리콘 하부 차광 패턴(104)을 동시에 형성한다. 패턴화된 실리콘 반도체층(105) 및 실리콘 하부 차광 패턴(104)은 하나의 마스크 공정으로 형성될 수 있다. 즉, 버퍼층(103) 상에 실리콘 반도체층용 물질을 전면 증착한 후, 포토리소그래피 공정을 통해 패터닝 하여 도 6에 도시된 바와 같은 실리콘 반도체층(105) 및 실리콘 하부 차광 패턴(104)을 포함하는 실리콘 반도체 패턴(PS)을 형성할 수 있다.
이어, 도 7을 참조하면, 실리콘 반도체 패턴(PS) 상에 제1 게이트 절연막(GI1)을 형성하고, 제1 게이트 절연막(GI1) 상에 제1 게이트 전극(111)을 포함하는 제1 도전층(110)을 형성(S02)한다.
상세히 설명하면, 실리콘 반도체층(105)이 형성된 버퍼층(103)의 전면에 제1 게이트 절연막(GI1)을 형성한다. 이어, 제1 게이트 절연막(GI1) 상에 제1 게이트 전극(111)을 형성한다. 즉, 제1 게이트 절연막(GI1) 상에 제1 도전층용 물질층을 전면 증착한 후, 포토리소그래피 공정을 통해 패너닝하여 도 7에 도시된 바와 같은 제1 게이트 전극(111)을 형성할 수 있다.
이어, 도 8을 참조하면, 제1 게이트 전극(111) 상에 제1 층간 절연막(ILD1)을 형성하고, 상기 제1 층간 절연막(ILD1) 상에 산화물 반도체층(135)을 형성(S03)한다.
상세히 설명하면, 제1 게이트 전극(111)이 형성된 제1 게이트 절연막(GI1)의 전면에 제1 층간 절연막(ILD1)을 형성한다. 이어, 제1 층간 절연막(ILD1) 상에 산화물 반도체층(135)을 형성한다. 산화물 반도체층(135)은 마스크 공정에 의해 형성될 수 있다. 예를 들어, 제1 층간 절연막(ILD1) 상에 산화물 반도체층용 물질을 전면 증착한 후, 포토리소그래피 공정을 통해 패터닝하여 도 10에 도시된 바와 같은 산화물 반도체층(135)을 형성할 수 있다.
이어, 도 9를 참조하면, 산화물 반도체층(135) 상에 제2 게이트 절연막(GI2)을 형성하고, 상기 제2 게이트 절연막(GI2) 상에 커패시터 제2 전극(141) 및 제2 게이트 전극(142)을 포함하는 제2 도전층(140)을 형성(S04)한다.
상세히 설명하면, 산화물 반도체층(135)이 배치된 제1 층간 절연막(ILD1) 상에 제2 게이트 절연막(GI2)을 전면 증착하고, 상기 제2 게이트 절연막(GI2) 상에 커패시터 제2 전극(141) 및 제2 게이트 전극(142)을 동시에 형성한다. 패턴화된 커패시터 제2 전극(141) 및 제2 게이트 전극(142)은 하나의 마스크 공정으로 형성될 수 있다. 즉, 제2 게이트 절연막(GI2) 상에 제2 도전층용 물질을 전면 증착한 후, 포토리소그래피 공정을 통해 패터닝 하여 도 9에 도시된 바와 같은 커패시터 제2 전극(141) 및 제2 게이트 전극(142)을 포함하는 제2 도전층(140)을 형성할 수 있다.
이어, 도 10을 참조하면, 커패시터 제2 전극(141) 및 제2 게이트 전극(142)을 포함하는 제2 도전층(140) 상에 제2 층간 절연층(ILD2)을 적층하고, 표시 영역(DA)에서 실리콘 반도체층(105)의 일부를 노출하는 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)을 형성(S05)한다.
컨택홀(CNT1, CNT2)은 하나의 마스크 공정으로 형성될 수 있다. 제1 컨택홀(CNT1)과 제2 컨택홀(CNT2)은 동일한 마스크에 의해 동시에 형성될 수 있다. 예를 들어, 산화물 반도체층(135), 제2 게이트 절연막(GI2) 및 제2 게이트 전극(142)이 형성된 제1 층간 절연막(ILD1) 상에 제2 층간 절연막용 절연층을 전면 증착한다. 이어, 제2 층간 절연막용 절연층 상에 실리콘 반도체층(105)의 일부를 노출하는 제1 포토레지스트 패턴(PR1)을 형성하고, 이를 식각 마스크로 이용하여 제2 층간 절연막용 절연층과 제1 층간 절연막(ILD1) 및 제1 게이트 절연막(GI1)을 식각하여 실리콘 반도체층(105)의 일부를 노출하는 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)을 형성한다.
아울러, 비표시 영역(NDA)에서 벤딩 개구(OP1)는 별도의 추가적인 공정 없이 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)을 형성하는 공정(S05)과 후술할 제3 컨택홀(CNT3)과 제4 컨택홀(CNT4)을 형성하는 공정(S06)에 의해 형성될 수 있으며, 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)을 형성하는 공정(S05)에 의해 벤딩 개구(OP1)의 일부가 형성될 수 있다.
구체적으로 설명하면, 제1 포토레지스트 패턴(PR1)을 실리콘 반도체층(105)의 일부 뿐만 아니라, 벤딩 영역(BA)의 벤딩 개구(OP1)를 노출하도록 형성하고, 이를 이용하여 식각을 진행하면, 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)을 형성하는 공정(S05)에서 벤딩 영역(BA)의 제2 층간 절연막(ILD2), 제1 층간 절연막(ILD1) 및 제1 게이트 절연막(GI1)이 함께 식각되어 해당 영역의 버퍼층(103)의 일부가 노출될 수 있다. 상기 공정(S05)에서, 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)은 실리콘 반도체층(105)의 일부를 노출하도록 식각하므로, 상기 식각하는 과정에서 실리콘 반도체층(105)도 일부 식각되거나 손상될 수 있다. 상기 실리콘 반도체층(105)에 가해질 수 있는 손상을 최소화하기 위해 상기 공정(S05)에서는 벤딩 영역(BA)의 제2 층간 절연막(ILD2), 제1 층간 절연막(ILD1) 및 제1 게이트 절연막(GI1)까지만 식각되도록 상기 공정(S05)을 진행할 수 있다. 따라서, 상기 공정(S05)을 통해서는 비표시 영역(NDA)의 버퍼층(103)은 제거되지 않고 잔류할 수 있다. 베이스 기판(101)의 표면을 노출하는 벤딩 개구(OP1)는 이하에서 설명하는 제3 컨택홀(CNT3), 제4 컨택홀(CNT4) 및 트렌치 구조물(OP1)을 형성하는 공정(S06)을 통해 완료될 수 있다.
이어, 도 11을 참조하면, 산화물 반도체층(135)의 일부를 노출하는 제3 컨택홀(CNT3)과 제4 컨택홀(CNT4)을 형성(S06)한다.
컨택홀(CNT3, CNT4)는 마스크 공정으로 형성될 수 있다. 제3 컨택홀(CNT3), 제4 컨택홀(CNT4)은 동일한 마스크에 의해 동시에 형성될 수 있다. 예를 들어, 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)이 형성된 제2 층간 절연막(ILD2) 상에 산화물 반도체층(135)의 일부를 노출하는 제2 포토레지스트 패턴(PR2)을 형성하고, 이를 식각 마스크로 이용하여 제2 층간 절연막(ILD2)을 식각하여 산화물 반도체층(135)의 일부를 노출하는 제3 컨택홀(CNT3)과 제4 컨택홀(CNT4)을 형성한다.
아울러, 상기 공정(S06)에 의해 비표시 영역(NDA)에서 벤딩 개구(OP1)를 형성하는 과정이 완료될 수 있다. 제1 컨택홀(CNT1) 및 제2 컨택홀(CNT2)을 형성하는 공정(S05)에서 식각되지 않은 버퍼층(103) 및 배리어층(102)은 상기 공정(S06)에서 식각될 수 있고, 이에 따라, 베이스 기판(101)의 일부를 노출하는 벤딩 개구(OP1)의 형성 과정이 완료될 수 있다.
구체적으로 설명하면, 버퍼층(103) 및 배리어층(102)의 두께는 제2 층간 절연막(ILD2) 및 제2 게이트 절연막(GI2)의 두께와 유사할 수 있다. 즉, 버퍼층(103) 및 배리어층(102)을 식각함에 있어, 상기 양 구성을 식각하는 방법은 제2 층간 절연막(ILD2) 및 제2 게이트 절연막(GI2)을 식각하는 방법과 실질적으로 동일할 수 있고, 별도의 공정이 불필요할 수 있다. 따라서, 상기 공정(S06)에 의해 버퍼층(103) 및 배리어층(102)이 식각되어 벤딩 개구(OP1)의 형성 과정이 완료될 수 있다.
이어, 도 12를 참조하면, 제2 층간 절연막(ILD2) 상에 패턴화된 제3 도전층(150)을 형성(S07)한다. 패턴화된 제3 도전층(150)은 마스크 공정에 의해 형성될 수 있다. 예를 들어, 제2 층간 절연막(ILD2) 상에 제3 도전층용 물질층을 전면 증착한다. 상기 증착 과정에서 제3 도전층용 물질층은 제1 내지 제4 컨택홀(CNT1, CNT2, CNT3, CNT4)의 내부까지 증착될 수 있다. 따라서, 실리콘 반도체 영역(AR1)에 배치된 트랜지스터의 제1 및 제2 소스/드레인 전극(151, 152)과 산화물 반도체 영역(AR2)에 배치된 트랜지스터의 제1 및 제2 소스/드레인 전극(153, 154)은 각각 실리콘 반도체층(105)과 산화물 반도체층(135)에 연결될 수 있다. 이어, 제3 도전층용 물질층 상에 포토레지스트층을 도포하고, 노광 및 현상을 통해 포토레지스트 패턴을 형성한 후, 이를 식각 마스크로 이용하여 제3 도전층용 물질층을 식각한다. 이후, 포토레지스트 패턴을 스트립 또는 애슁 공정을 통해 제거하여, 도 15에 도시된 바와 같은 패턴화된 제3 도전층(150)을 완성한다.
이어, 도 13을 참조하면, 제3 도전층(150) 상에 제1 비아층(VIA1)을 형성하고, 실리콘 반도체 영역(AR1)에 배치된 트랜지스터의 제1 및 제2 소스/드레인 전극(151, 152)의 일부를 노출하는 제5 컨택홀(CNT5)을 형성(S08)한다.
제1 비아층(VIA1)은 예를 들어, 감광성 물질을 포함하는 유기 물질을 포함하여 이루어질 수 있다. 제1 비아층(VIA1)은 표시 영역(DA)과 비표시 영역(NDA)에 걸쳐 적층되며, 대체로 평탄한 표면을 가질 수 있다. 이 경우, 비표시 영역(NDA)의 벤딩 영역(BA)의 벤딩 개구(OP1)에도 제1 비아층(VIA1)이 채워질 수 있다. 제1 비아층(VIA1)은 비아층용 유기 물질층을 도포한 후, 노광 및 현상을 통해 실리콘 반도체 영역(AR1)에 배치된 트랜지스터의 제1 및 제2 소스/드레인 전극(151, 152)의 일부를 노출하는 제5 컨택홀(CNT5)을 형성할 수 있다.
이어, 도 14를 참조하면, 제1 비아층(VIA1) 상에 제4 도전층(160)을 형성(S09)한다.
제4 도전층(160)은 표시 영역(DA)에 배치된 연결 전극(161) 및 상부 차광 패턴(163)과 비표시 영역(NDA)에 배치된 연결 배선(165)을 포함할 수 있다. 패턴화된 제4 도전층(160)은 마스크 공정에 의해 형성될 수 있다. 예를 들어, 제1 비아층(VIA1) 상에 제4 도전층용 물질층을 전면 증착한다. 상기 증착 과정에서 제4 도전층용 물질층은 제5 컨택홀(CNT5) 내부까지 증착될 수 있다. 따라서, 연결 전극(161)은 실리콘 반도체 영역(AR1)에 배치된 트랜지스터의 제1 및 제2 소스/드레인 전극(151, 152)에 연결될 수 있다. 이어, 제4 도전층용 물질층 상에 포토레지스트층을 도포하고, 노광 및 현상을 통해 포토레지스트 패턴을 형성한 후, 이를 식각 마스크로 이용하여 제4 도전층용 물질층을 식각한다. 이후, 포토레지스트 패턴을 스트립 또는 애슁 공정을 통해 제거하여, 도 18에 도시된 바와 같은 패턴화된 제4 도전층(160)을 완성한다.
이어, 도 15를 참조하면, 제4 도전층(160) 상에 제2 비아층(VIA2)을 형성하고, 연결 전극(161)의 일부를 노출하는 제6 컨택홀(CNT6)을 형성(S10)한다.
제2 비아층(VIA2)은 예를 들어, 감광성 물질을 포함하는 유기 물질을 포함하여 이루어질 수 있다. 제2 비아층(VIA2)은 표시 영역(DA)에만 적층되며, 대체로 평탄한 표면을 가질 수 있다. 제2 비아층(VIA2)은 비아층용 유기 물질층을 도포한 후, 노광 및 현상을 통해 연결 전극(161)의 일부를 노출하는 제6 컨택홀(CNT6)을 형성할 수 있다.
이어, 도 16을 참조하면, 제2 비아층(VIA2) 상에 애노드 전극(ANO)을 형성(S11)한다.
패턴화된 애노드 전극(ANO)은 마스크 공정에 의해 형성될 수 있다. 구체적으로 설명하면, 제2 비아층(VIA2) 상에 애노드 전극용 물질층을 전면 증착한다. 상기 증착 과정에서 애노드 전극용 물질층은 제6 컨택홀(CNT6)의 내부까지 증착되어 연결 전극(161)에 연결될 수 있다.
이어 도 17을 참조하면, 애노드 전극(ANO)이 형성된 제2 비아층(VIA2) 상에 패턴화된 화소 정의막(PDL)을 형성(S12)한다.
화소 정의막(PDL)은 예를 들어, 감광성 물질을 포함하는 유기 물질을 포함하여 이루어질 수 있다. 이 경우, 패턴화된 화소 정의막(PDL)은 뱅크층용 유기 물질층을 도포한 후, 노광 및 현상을 통해 형성될 수 있다.
화소 정의막(PDL)은 화소(PX)의 경계를 따라 형성되며, 애노드 전극(ANO)에 부분적으로 중첩할 수 있다. 화소 정의막(PDL)은 제6 컨택홀(CNT6)과 중첩하도록 형성될 수 있다. 애노드 전극(ANO)이 제6 컨택홀(CNT6)의 내부 공간을 완전히 충진하지 못하고 부분적으로만 충진할 경우, 화소 정의막(PDL)은 제6 컨택홀(CNT6)의 내부 공간을 완전히 충진할 수 있다.
이상에서 설명한 바와 같이, 본 실시예에 의하면, 하나의 마스크를 사용하여 실리콘 트랜지스터 영역(AR1)에 배치된 커패시터 제2 전극(141)과 산화물 트랜지스터 영역(AR2)에 배치된 트랜지스터의 제2 게이트 전극(142)을 형성할 수 있다. 즉, 커패시터 제2 전극(141)과 제2 게이트 전극(142)를 형성함에 있어, 상기 양 구성 각각을 형성하기 위한 2개의 마스크 공정이 필요하지 않으며, 하나의 마스크 공정만이 필요하다. 따라서, 마스크 공정의 개수를 줄일 수 있어 공정 효율이 개선될 수 있다.
이하, 다른 실시예에 대해 설명한다. 이하의 실시예에서, 이전에 이미 설명된 것과 동일한 구성에 대해서는 중복 설명을 생략하거나 간략화하고, 차이점을 위주로 설명한다.
도 18은 다른 실시예에 따른 표시 장치의 단면도이다.
도 18을 참조하면, 본 실시예에 따른 표시 장치(1_1)에서 금속 하부 차광 패턴(112_1)은 제1 게이트 절연막(GI1) 상에 배치되며, 제1 도전층(110)을 이룬다는 점에서 도 4의 실시예와 차이가 있다.
본 실시예의 금속 하부 차광 패턴(112_1)은 산화물 반도체 트랜지스터 영역(AR2)에 배치되되, 도 4 실시예의 실리콘 하부 차광 패턴(104)와 달리, 제1 도전층(110)을 이루며, 실리콘 반도체 트랜지스터 영역(AR1)에 배치된 트랜지스터의 제1 게이트 전극(111)과 동일한 층에 형성될 수 있다.
다시 말해서, 본 실시예의 제1 도전층(110)은 제1 게이트 전극(111) 뿐만 아니라 금속 하부 차광 패턴(112_1)도 포함할 수 있다. 금속 하부 차광 패턴(112_1)은 제1 게이트 전극(111)과 같이 제1 게이트 절연막(GI1) 상에 배치될 수 있다. 또한, 금속 하부 차광 패턴(112_1)은 제1 도전층(110)을 형성하는 단계(S02)에서 제1 게이트 전극(111)과 함께 하나의 마스크를 이용하여 형성될 수 있다. 따라서, 금속 하부 차광 패턴(112_1)를 형성하기 위한 별도의 마스크가 불필요하므로, 공정에 필요한 마스크의 개수가 증가하지 않는다.
본 실시예의 경우에도 금속 하부 차광 패턴(112_1)이 산화물 트랜지스터 영역(AR2)에 배치된 트랜지스터의 또 하나의 게이트 전극으로 사용될 수 있는데, 이 때, 금속 하부 차광 패턴(112_1)은 산화물 반도체층(135)과 제1 층간 절연막(ILD1)만을 사이에 두고 대향하므로, 금속 하부 차광 패턴(112_1)은 산화물 반도체층(135)과 보다 인접하도록 위치할 수 있다. 따라서, 금속 하부 차광 패턴(112_1)은 게이트 전극으로써, 좀 더 원활하게 작동할 수 있다.
아울러, 제2 게이트 전극(142)과 커패시터 제2 전극(141)은 동일 마스크로 함께 형성되므로, 마스크 공정의 개수를 절감할 수 있다.
도 19는 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 19를 참조하면, 본 실시예에 따른 표시 장치(1_2)는 금속 하부 차광 패턴(112_2) 뿐만 아니라 실리콘 하부 차광 패턴(104)을 포함한다는 점에서 도 18의 실시예와 차이가 있다.
구체적으로 설명하면, 본 실시예에 따른 표시 장치(1_2)는 산화물 반도체 트랜지스터 영역(AR2)에 배치된 실리콘 하부 차광 패턴(104)과 금속 하부 차광 패턴(112_2)을 모두 포함할 수 있다. 상기 실리콘 하부 차광 패턴(104)은 실리콘 반도체의 실리콘 반도체층(105)과 동일한 층에 형성되며, 상기 금속 하부 차광 패턴(112_2)은 실리콘 하부 차광 패턴(104)과 적어도 일부 중첩하면서, 실리콘 하부 차광 패턴(104) 상부에 배치될 수 있다.
본 실시예의 경우에도 제2 게이트 전극(142)과 커패시터 제2 전극(141)은 동일 마스크로 함께 형성되므로, 마스크 공정의 개수를 절감할 수 있다.
도 20은 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 20을 참조하면, 본 실시예에 따른 표시 장치(1_3)에서 산화물 트랜지스터 영역(AR2)에 배치된 산화물 반도체층(135_3)은 제1 게이트 절연막(GI1) 상에 배치된다는 점에서 도 4의 실시예와 차이가 있다.
구체적으로 설명하면, 실리콘 트랜지스터 영역(AR1)에 배치된 제1 게이트 전극(111) 상에 제1 층간 절연막(ILD1)이 배치되고, 상기 제1 층간 절연막(ILD1) 상에 산화물 트랜지스터 영역(AR2)에 배치된 산화물 반도체층(135)이 배치되는 도 4의 실시예와 달리, 본 실시예의 산화물 트랜지스터 영역(AR2)에 배치된 산화물 반도체층(135_3)은 제1 게이트 절연막(GI1) 상에 배치되며, 실리콘 트랜지스터 영역(AR1)에 배치된 제1 게이트 전극(111)과 동일한 층에 형성될 수 있다. 다시 말해서, 제1 게이트 전극(111)과 산화물 반도체층(135_3)은 모두 동일한 절연막(예를 들어, 제1 게이트 절연막(GI1)) 상에 배치될 수 있다.
또한, 제1 게이트 전극(111)과 커패시터의 제2 전극(141) 사이에는 하나의 절연층(예를 들어, 제2 게이트 절연막(GI2))만이 위치하여, 제1 게이트 전극(111)에 연결된 커패시터(Cst)의 제1 전극과 커패시터의 제2 전극(141) 사이의 거리가 감소할 수 있다. 따라서, 제1 게이트 전극(111)에 연결된 커패시터(Cst)의 제1 전극과 커패시터 제2 전극(141) 사이에 형성되는 커패시터(Cst)의 용량(커패시턴스)이 보다 증가할 수 있다.
본 실시예의 경우에도 제2 게이트 전극(142)과 커패시터 제2 전극(141)은 동일 마스크로 함께 형성되므로, 마스크 공정의 개수를 절감할 수 있다.
도 21은 또 다른 실시예에 따른 표시 장치의 단면도이다.
도 21를 참조하면, 본 실시예에 따른 표시 장치(1_4)는 제2 비아층(VIA2) 및 제4 도전층(160)을 포함하지 않으며, 비표시 영역(NDA)에서 벤딩 비아층(VIA0)을 포함한다는 점에서 도 4의 실시예와 차이가 있다.
구체적으로 설명하면, 비표시 영역(NDA)에서 벤딩 개구(OP1)는 제1 비아층(VIA1)이 아닌 벤딩 비아층(VIA0)으로 채워질 수 있다. 벤딩 비아층(VIA0)은 무기 절연 물질이나 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다. 벤딩 비아층(VIA0)은 단일막 또는 서로 다른 물질의 적층막으로 이루어진 다층막일 수 있다. 벤딩 비아층(VIA0)은 제1 비아층(VIA1)과 동일한 물질로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
벤딩 비아층(VIA0) 상에는 비표시 영역 배선(155_4)이 배치될 수 있다. 비표시 영역 배선(155_4)은 제3 도전층(150)으로 이루어질 수 있다. 비표시 영역 배선(155_4)은 상술한 실리콘 트랜지스터 영역(AR1)에 배치된 트랜지스터의 제1 및 제2 소스/드레인 전극(151, 152) 및 산화물 트랜지스터 영역(AR2)에 배치된 트랜지스터의 제1 및 제2 소스/드레인 전극(153, 154)과 함께 형성되며, 상기 구성들(151, 152, 153, 154)을 이루는 물질과 동일한 물질로 이루어질 수 있다.
비표시 영역 배선(155_4) 상에는 제1 비아층(VIA1)이 배치될 수 있으며, 상기 제1 비아층(VIA1)은 표시 영역(DA)의 제1 비아층(VIA1)과 동시에 형성되어 실질적으로 동일한 높이를 가질 수 있다.
표시 영역(DA)에서 제1 비아층(VIA1) 상에는 애노드 전극(ANO) 및 화소 정의막(PDL)이 형성될 수 있으며, 제5 컨택홀(CNT5_4) 내에는 애노드 전극(ANO)이 적층될 수 있다.
본 실시에의 경우에도 제2 게이트 전극(142)과 커패시터 제2 전극(141)은 동일 마스크로 함께 형성되므로, 마스크 공정의 개수를 절감할 수 있다.
이하에서, 도 21의 실시예에 따른 표시 장치의 제조 방법에 대해 설명한다.
도 22는 도 21의 실시예에 따른 표시 장치의 제조 방법을 나타낸 순서도의 일부이다. 도 23 내지 도 25는 도 21의 실시예에 따른 표시 장치의 제조 방법의 공정 단계별 단면도들이다.
도 22 및 도 23을 참조하면, 상술한 바와 같이 제1 내지 제4 컨택홀(CNT1, CNT2, CNT3, CNT4)을 형성하는 공정(S05, S06)에 의해 벤딩 개구(OP1)가 형성될 수 있다. 상기 공정(S05, S06) 이후에 벤딩 개구(OP1) 상에 벤딩 비아층(VIA0)을 형성(S06_4)할 수 있다. 벤딩 비아층(VIA0)은 벤딩 개구(OP1)를 충진하며, 벤딩 개구(OP1) 내에서 베이스 기판(101)의 상면과 접하며, 배리어층(102), 버퍼층(103), 제1 게이트 절연막(GI1), 제1 층간 절연막(ILD1), 제2 게이트 절연막(GI2) 및 제2 층간 절연막(ILD2)의 측면 그리고 제2 층간 절연막(ILD2)의 상면과 접할 수 있다.
이어, 도 24 및 도 25를 참조하면, 제2 층간 절연막(ILD2) 및 벤딩 비아층(VIA0) 상에 제3 도전층(150)을 형성(S07)할 수 있다. 제3 도전층(150)은 실리콘 반도체 영역(AR1)에 배치된 트랜지스터의 제1 및 제2 소스/드레인 전극(151, 152), 산화물 반도체 영역(AR2)에 배치된 트랜지스터의 제1 및 제2 소스/드레인 전극(153, 154) 및 벤딩 비아층(VIA0) 상에 배치된 비표시 영역 배선(155_4)을 포함할 수 있다.
제3 도전층(150) 상에 제1 비아층(VIA1)을 형성(S08)할 수 있다. 제1 비아층(VIA1)은 표시 영역(DA) 및 비표시 영역(NDA)에서 동일한 높이를 가질 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 표시 장치
100: 표시 패널
110: 제1 도전층
140: 제2 도전층
150: 제3 도전층
160: 제4 도전층
200: 구동칩
300: 구동 기판
OP1: 벤딩 개구

Claims (20)

  1. 서로 다른 반도체층으로 이루어진 채널을 갖는 제1 트랜지스터와 제2 트랜지스터, 및 커패시터를 포함하는 표시 장치로서,
    기판;
    상기 기판 상에 배치되고, 상기 제1 트랜지스터의 반도체층을 포함하는 제1 반도체 패턴;
    상기 제1 반도체 패턴 상에 배치된 제1 게이트 절연막;
    상기 제1 게이트 절연막 상에 배치되고, 상기 제1 트랜지스터의 게이트 전극 및 상기 제1 트랜지스터의 상기 게이트 전극에 연결된 상기 커패시터의 제1 전극을 포함하는 제1 도전층;
    상기 제1 게이트 절연막 상에 배치되고, 상기 제2 트랜지스터의 반도체층을 포함하는 제2 반도체 패턴;
    상기 제1 도전층 및 상기 제2 반도체 패턴 상에 배치된 제2 게이트 절연막;
    상기 제2 게이트 절연막 상에 배치되고, 상기 제2 트랜지스터의 게이트 전극 및 커패시터의 제2 전극을 포함하는 제2 도전층;
    상기 제2 도전층 상에 배치된 제2 층간 절연막; 및
    상기 제2 층간 절연막 상에 배치되고, 상기 제1 트랜지스터의 제1 및 제2 소스/드레인 전극, 및 상기 제2 트랜지스터의 제1 및 제2 소스/드레인 전극을 포함하는 제3 도전층을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 제1 트랜지스터의 상기 게이트 전극과 상기 제2 트랜지스터의 상기 반도체층은 동일한 층에 형성되는 표시 장치.
  3. 제2 항에 있어서,
    상기 제2 트랜지스터의 반도체층과 상기 제2 트랜지스터의 게이트 전극 사이에는 상기 제1 트랜지스터의 게이트 전극과 상기 커패시터의 상기 제2 전극 사이에 배치되는 절연막과 동일한 절연막이 배치되는 표시 장치.
  4. 제1 항에 있어서,
    상기 제2 트랜지스터의 상기 반도체층 하부에는 상기 제2 트랜지스터의 반도체층의 적어도 일부와 중첩하는 하부 차광 패턴이 더 배치되는 표시 장치.
  5. 제4 항에 있어서,
    상기 하부 차광 패턴은 상기 제1 트랜지스터의 상기 반도체층과 동일한 층에 형성되며, 상기 제1 트랜지스터의 상기 반도체층과 동일한 물질로 이루어지는 표시 장치.
  6. 제4 항에 있어서,
    상기 하부 차광 패턴과 상기 제2 트랜지스터의 상기 반도체층 사이에는 제1 층간 절연막이 더 배치되는 표시 장치.
  7. 제6 항에 있어서,
    상기 하부 차광 패턴은 상기 제1 트랜지스터의 상기 게이트 전극과 동일한 층에 형성되며, 상기 제1 트랜지스터의 상기 게이트 전극과 동일한 물질로 이루어지는 표시 장치.
  8. 제6 항에 있어서,
    상기 제1 층간 절연막은 상기 제1 도전층과 상기 제2 반도체 패턴 사이에 배치되고, 상기 제2 반도체 패턴은 상기 제1 도전층 상부에 배치되는 표시 장치.
  9. 제6 항에 있어서,
    상기 제1 트랜지스터의 상기 게이트 전극과 상기 커패시터의 상기 제2 전극 사이에는 복수의 절연막이 배치되고, 상기 복수의 절연막 중 어느 하나는 상기 제2 트랜지스터의 반도체층과 상기 제2 트랜지스터의 게이트 전극 사이에 배치되는 표시 장치.
  10. 제4 항에 있어서,
    상기 하부 차광 패턴은 상기 제2 트랜지스터의 상기 게이트 전극과 연결되거나, 상기 제2 트랜지스터의 상기 제1 소스/드레인 전극과 상기 제2 소스/드레인 전극 중 어느 하나에 연결되는 표시 장치.
  11. 비산화물 반도체를 포함하는 제1 트랜지스터;
    상기 비산화물 반도체와 다른 층에 배치된 산화물 반도체를 포함하는 제2 트랜지스터; 및
    커패시터를 포함하되,
    상기 커패시터의 제1 전극과 상기 제1 트랜지스터의 게이트 전극은 동일한 제1 도전층으로 이루어지고,
    상기 제2 트랜지스터의 게이트 전극 및 상기 커패시터의 제2 전극은 상기 제1 도전층과 상이한 제2 도전층으로 이루어지고,
    상기 제1 트랜지스터의 소스/드레인 전극 및 상기 제2 트랜지스터의 소스/드레인 전극은 상기 제1 도전층 및 상기 제2 도전층과 상이한 제3 도전층으로 이루어지며,
    상기 제2 트랜지스터의 상기 게이트 전극과 상기 커패시터의 상기 제2 전극은 동일한 층에 형성되는 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터 중 어느 하나는 PMOS 트랜지스터이고, 다른 하나는 NMOS 트랜지스터인 표시 장치.
  13. 제11 항에 있어서,
    상기 제2 트랜지스터의 하부에는 상기 제2 트랜지스터의 상기 비산화물 반도체의 적어도 일부와 중첩하는 하부 차광 패턴을 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 실리콘 하부 차광 패턴은 상기 제1 트랜지스터의 비산화물 반도체와 동일한 층에 형성되며, 상기 제1 트랜지스터의 비산화물 반도체와 동일한 물질로 이루어지는 표시 장치.
  15. 제11 항에 있어서,
    상기 제2 트랜지스터의 상기 산화물 반도체는 상기 제1 트랜지스터의 상기 게이트 전극과 동일한 층에 형성되는 표시 장치.
  16. 서로 다른 반도체층으로 이루어진 채널을 갖는 제1 트랜지스터와 제2 트랜지스터, 및 커패시터를 포함하는 표시 장치의 제조 방법으로서,
    기판 상에 제1 반도체층으로 이루어진 제1 반도체 패턴으로서, 상기 제1 트랜지스터의 반도체층을 포함하는 제1 반도체 패턴을 형성하는 단계;
    상기 제1 반도체층 상에 제1 게이트 절연막을 형성하는 단계;
    상기 제1 게이트 절연막 상에 각각 제1 도전층으로 이루어지며, 상기 제1 트랜지스터의 게이트 전극과 상기 제1 트랜지스터의 상기 게이트 전극에 연결된 상기 커패시터의 제1 전극을 형성하는 단계;
    상기 제1 게이트 절연막 상에 제2 반도체층으로 이루어진 제2 반도체 패턴으로서, 상기 제2 트랜지스터의 반도체층을 포함하는 제2 반도체 패턴을 형성하는 단계;
    상기 제2 트랜지스터의 상기 반도체 패턴 상에 제2 게이트 절연막을 형성하는 단계; 및
    상기 제2 게이트 절연막상에 상기 커패시터의 제2 전극 및 상기 제2 트랜지스터의 게이트 전극을 포함하는 제2 도전층을 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  17. 제16 항에 있어서,
    상기 제1 트랜지스터의 상기 게이트 전극과 상기 제2 트랜지스터의 상기 반도체층은 동일한 층에 형성되는 표시 장치의 제조 방법.
  18. 제16 항에 있어서,
    상기 제1 반도체 패턴은 상기 제2 트랜지스터의 상기 반도체층의 적어도 일부와 중첩하는 하부 차광 패턴을 더 포함하는 표시 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 하부 차광 패턴은 상기 제1 트랜지스터의 상기 반도체층과 동일한 층에 형성되며, 상기 제1 트랜지스터의 상기 반도체층과 동일한 물질로 이루어지는 표시 장치의 제조 방법.
  20. 제16 항에 있어서,
    상기 제1 도전층을 형성하는 단계 이후, 상기 제1 도전층과 상기 제2 반도체 패턴 사이에 제1 층간 절연막을 더 형성하는 단계를 포함하고, 상기 제2 반도체 패턴은 상기 제1 도전층의 상부에 배치되는 표시 장치의 제조 방법.
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