KR102485169B1 - 표시 장치, 이의 제조 방법, 및 전극 형성 방법 - Google Patents

표시 장치, 이의 제조 방법, 및 전극 형성 방법 Download PDF

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Abstract

본 발명의 일 실시예에 따르면, 기판; 상기 기판 상에 서로 이격되어 제공되고 전기적으로 연결되는 제1 트랜지스터와 제2 트랜지스터; 및 상기 제1 트랜지스터와 전기적으로 연결되는 표시부를 포함하고, 상기 제1 트랜지스터는 결정성 실리콘을 포함하는 제1 반도체층, 제1 게이트 전극, 제1 소스 전극 및 제1 드레인 전극을 포함하고, 상기 제2 트랜지스터는 산화물 반도체 물질을 포함하는 제2 반도체층, 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 포함하고, 상기 제2 소스 전극 및 상기 제2 드레인 전극은 각각 몰리브덴을 포함하고 상기 제2 반도체층 상에 제공되는 제1 층, 알루미늄을 포함하고 상기 제1 층 상에 제공되는 제2 층, 티타늄을 포함하고 상기 제2 층 상에 제공되는 제3 층을 포함하는 표시 장치가 제공된다.

Description

표시 장치, 이의 제조 방법, 및 전극 형성 방법{DISPLAY DEVICE, MANUFACTURING METHOD THEREOF, AND ELECTRODE BUILDING METHOD}
본 발명은 표시 장치, 이의 제조 방법, 및 전극 형성 방법에 관한 것이다.
표시장치는 경량화 및 박형화가 가능하여 각광을 받고 있다. 표시장치 중 유기전계발광 표시장치(Organic Light Emitting Display Device)는 빛을 방출하는 유기발광다이오드(organic light emitting diode)를 이용하여 화상을 표시하는 자발광형 표시장치로서, 별도의 광원을 필요로 하지 않는다. 또한 유기전계발광 표시장치는 낮은 소비 전력, 높은 휘도 및 높은 반응 속도를 가지므로 차세대 표시장치로 주목받고 있다.
상술한 유기전계발광 표시장치는 유기발광다이오드, 유기발광다이오드를 구동하기 위한 복수의 트랜지스터 및 적어도 하나의 캐패시터를 포함하는 다수의 화소를 포함한다.
본 발명은 신뢰성이 향상된 표시 장치, 이의 제조 방법 및 이에 따라 제조된 표시 장치 제공을 목적으로 한다.
본 발명의 일 실시예에 따르면, 기판; 상기 기판 상에 서로 이격되어 제공되고 전기적으로 연결되는 제1 트랜지스터와 제2 트랜지스터; 및 상기 제1 트랜지스터와 전기적으로 연결되는 표시부를 포함하고, 상기 제1 트랜지스터는 결정성 실리콘을 포함하는 제1 반도체층, 제1 게이트 전극, 제1 소스 전극 및 제1 드레인 전극을 포함하고, 상기 제2 트랜지스터는 산화물 반도체 물질을 포함하는 제2 반도체층, 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 포함하고, 상기 제2 소스 전극 및 상기 제2 드레인 전극은 각각 몰리브덴을 포함하고 상기 제2 반도체층 상에 제공되는 제1 층, 알루미늄을 포함하고 상기 제1 층 상에 제공되는 제2 층, 티타늄을 포함하고 상기 제2 층 상에 제공되는 제3 층을 포함하는 표시 장치가 제공된다.
본 발명의 일 실시예에 따르면, 상기 제1 반도체층 및 상기 제1 게이트 전극 사이에 제공되는 제1 절연층; 상기 제1 게이트 전극 상에 제공되는 제2 절연층; 및 상기 제2 절연층 상에 제공되고 상기 제1 게이트 전극과 중첩되는 캐패시터 전극을 더 포함하는 표시 장치가 제공된다.
본 발명의 일 실시예에 따르면, 상기 제2 반도체층과 상기 제2 게이트 전극 사이에 제공되는 제3 절연층을 더 포함하고, 상기 제2 소스 전극 및 상기 제2 드레인 전극은 상기 제3 절연층 상에 제공되는 표시 장치가 제공된다.
본 발명의 일 실시예에 따르면, 상기 제1 소스 전극 및 상기 제1 드레인 전극은 상기 제3 절연층 상에 제공되고, 상기 제1 소스 전극 및 상기 제1 드레인 전극은 상기 제3 절연층 상에 제공되는 상기 제1 층, 상기 제1 층 상에 제공되는 상기 제2 층, 및 상기 제2 층 상에 제공되는 상기 제3 층을 포함하는 표시 장치가 제공된다.
본 발명의 일 실시예에 따르면, 상기 제2 층 측부에 제공되는 알루미늄 산화물(AlxOy)막을 더 포함하는 표시 장치가 제공된다.
본 발명의 일 실시예에 따르면, 상기 표시부는 상기 제1 드레인 전극과 전기적으로 연결되는 제1 전극; 상기 제1 전극 상에 제공되는 제2 전극; 상기 제1 전극과 상기 제2 전극 사이에 제공되는 발광층을 포함하는 표시 장치가 제공된다.
본 발명의 일 실시예에 따르면, 상기 제1 트랜지스터는 구동 트랜지스터이고, 상기 제2 트랜지스터는 스위칭 트랜지스터인 표시 장치가 제공된다.
본 발명의 일 실시예에 따르면, 기판 상에 결정성 실리콘을 포함하는 제1 반도체층을 제공하는 단계; 상기 제1 반도체층 상에 제1 절연층을 제공하는 단계; 상기 제1 절연층 상에 제1 게이트 전극을 제공하는 단계; 상기 제1 게이트 전극 상에 제2 절연층을 제공하는 단계; 상기 제2 절연층 상에 상기 제1 게이트 전극과 이격되는 제2 게이트 전극을 제공하는 단계; 상기 제2 게이트 전극 상에 제3 절연층을 제공하는 단계; 상기 제3 절연층 상에 산화물을 포함하는 제2 반도체층을 제공하는 단계; 및 상기 제1 반도체층에 연결되는 제1 소스 전극 및 제1 드레인 전극과, 상기 제2 반도체층에 연결되는 제2 소스 전극 및 제2 드레인 전극을 제공하는 단계를 포함하고, 상기 제1 소스 전극, 상기 제1 드레인 전극, 상기 제2 소스 전극 및 상기 제2 드레인 전극을 제공하는 단계는 몰리브덴을 포함하는 제1층, 알루미늄을 포함하고 상기 제1 층 상에 제공되는 제2 층, 및 티타늄을 포함하고 상기 제2 층 상에 제공되는 제3 층을 순차적으로 제공하는 단계; 상기 제2 층 및 상기 제3 층을 일괄 식각하는 제1 식각 단계; 및 상기 제1 층을 식각하는 제2 식각 단계를 포함하는 표시 장치 제조 방법이 제공된다.
본 발명의 일 실시예에 따르면, 상기 제1 식각 단계 및 상기 제2 식각 단계는 건식 식각 방법을 이용하여 수행되는 표시 장치 제조 방법이 제공된다.
본 발명의 일 실시예에 따르면, 상기 제1 식각 단계에 이용되는 식각용 유체는 염소(Cl2) 및 삼염화 붕소(BCl3)를 포함하고, 상기 제2 식각 단계에 이용되는 식각용 유체는 염소(Cl2) 및 산소(O2)를 포함하는 표시 장치 제조 방법이 제공된다.
본 발명의 일 실시예에 따르면, 상기 제1 식각 단계에 이용되는 식각용 유체는 상기 제2 층과 반응하여, 상기 제2 층 측부에 알루미늄 산화물(AlxOy)막을 형성하는 표시 장치 제조 방법이 제공된다.
본 발명의 일 실시예에 따르면, 상기 제2 절연층 상에 제공되고, 상기 제1 게이트 전극과 중첩하며, 상기 제2 게이트 전극과 동시에 형성되는 캐패시터 전극을 더 포함하는 표시 장치 제조 방법이 제공된다.
본 발명의 일 실시예에 따르면, 몰리브덴을 포함하는 제1 층, 알루미늄을 포함하며 상기 제1층 상에 제공되는 제2 층, 및 티타늄을 포함하고 상기 제2 층 상에 제공되는 제3 층을 순차적으로 형성하는 단계; 상기 제2 층 및 상기 제3 층을 식각하는 제1 식각 단계; 및 상기 제1 층을 식각하는 제2 식각 단계를 포함하고, 상기 제1 층은 산화물 반도체 상에 제공되는 전극 형성 방법이 제공된다.
본 발명의 일 실시예에 따르면, 상기 제1 식각 단계 및 상기 제2 식각 단계는 건식 식각 방법을 이용하여 수행되는 전극 형성 방법이 제공된다.
본 발명의 일 실시예에 따르면, 상기 제1 식각 단계에 이용되는 식각용 유체는 염소(Cl2) 및 삼염화 붕소(BCl3)를 포함하고, 상기 제2 식각 단계에 이용되는 식각용 유체는 염소(Cl2) 및 산소(O2)를 포함하는 전극 형성 방법이 제공된다.
본 발명의 일 실시예에 따르면, 상기 제1 식각 단계에 이용되는 식각용 유체는 상기 제2 층과 반응하여, 상기 제2 층 측부에 알루미늄 산화물(AlxOy)막을 형성하는 표시 장치 제조 방법이 제공된다.
본 발명의 일 실시예에 따르면, 신뢰성이 향상된 표시 장치 및 이의 제조 방법을 제공할 수 있다. 아울러, 이에 따라 안정적인 표시 장치 구동이 가능하다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 단면도이다.
도 2는 도 1의 A1 부분을 확대하여 도시한 단면도이다.
도 3a 내지 도 3q는 도 1에 도시된 표시 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 전극 형성 방법을 설명하기 위한 공정 단면도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 단면도이다. 도 2는 도 1의 A1 부분을 확대하여 도시한 단면도이다. 이하에서는 도 1과 도 2를 참고하여, 본 발명의 일 실시예에 따른 표시 장치를 설명한다.
도 1에 따르면, 표시 장치는 기판(SUB), 기판(SUB) 상에 서로 이격되어 제공되는 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2) 및 제1 트랜지스터(TR1)와 전기적으로 연결되는 표시부를 포함한다.
이하에서는 표시 장치에 포함된 각 구성 요소에 대하여 더 자세히 살펴보고자 한다.
제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)가 제공되는 기판(SUB)은 투명 절연 물질을 포함하여, 광 투과를 가능하게 하는 것일 수 있다. 기판(SUB)은 경성(rigid) 기판일 수 있다. 예를 들어, 기판(SUB)은 유리 기판, 석영 기판, 유리 세라믹 기판, 및 결정질 유리 기판 중 어느 하나일 수 있다.
또한, 기판(SUB)은 가요성(flexible) 기판일 수도 있다. 여기서, 기판(SUB)은 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판 중 하나일 수 있다. 예를 들면, 기판(SUB)은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다. 다만, 기판(SUB)을 구성하는 재료는 다양하게 변화될 수 있으며, 섬유 강화플라스틱(FRP, Fiber reinforced plastic) 등을 포함할 수도 있다.
기판(SUB)에 채용되는 물질은 제조 공정시 높은 처리 온도에 대해 저항성(또는 내열성)을 가질 수 있다.
기판(SUB) 상에는 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2)가 제공된다. 이때 기판(SUB)과 제1 트랜지스터(TR1) 사이에 버퍼층(미도시)이 더 제공될 수 있다.
버퍼층은 단층 또는 다중층 구조를 가질 수 있다. 또한, 버퍼층은 무기 절연 물질 및 유기 절연 물질 중 적어도 하나를 포함할 수 있다. 예를 들면, 버퍼층이 무기 절연 물질의 단층 구조를 가지는 경우, 버퍼층은 실리콘 산화물막, 실리콘 질화물막 및 실리콘 산질화물막 중 하나를 포함할 수 있다. 버퍼층이 무기 절연 물질의 다중층 구조를 가지는 경우, 버퍼층은 실리콘 산화물막 및 실리콘 질화물막이 교번 적층된 다중층 구조를 가질 수 있다. 버퍼층이 유기 절연 물질의 단층 구조를 가지는 경우, 버퍼층은 아크릴(Acryl), 폴리이미드(Polyimide), 폴리아미드(Polyamide), 및 벤조시클로부텐(Benzocyclobutene) 중 적어도 하나를 포함할 수 있다. 버퍼층이 유기 절연 물질의 다중층 구조를 가지는 경우, 버퍼층은 아크릴(Acryl), 폴리이미드(Polyimide), 폴리아미드(Polyamide), 및 벤조시클로부텐(Benzocyclobutene) 중 적어도 하나를 포함하는 유기 절연막이 복수 개 적층된 구조를 가질 수 있다. 또한, 버퍼층은 무기 절연막 및 유기 절연막이 교번 적층된 구조를 가질 수도 있다.
버퍼층은 트랜지스터로 불순물이 확산되는 것을 방지하고, 수분 및 산소의 침투를 방지한다. 또한, 버퍼층은 기판(SUB)의 표면을 평탄화할 수 있다. 경우에 따라, 버퍼층은 생략될 수도 있다.
제1 트랜지스터(TR1)는 기판(SUB) 상에 제공되고, 결정성 실리콘을 포함하는 제1 반도체층(ACT1), 제1 반도체층(ACT1) 상에 제공되는 제1 게이트 전극(GE1), 제1 게이트 전극(GE1)과 제1 반도체층(ACT1) 사이에 제공된 제1 절연층(IL1), 제1 게이트 전극(GE1) 상에 제공되는 제2 절연층(IL2), 및 서로 이격되어 제공되고 제1 반도체층(ACT1)에 연결되는 제1 소스 전극(SE1)과 제1 드레인 전극(DE1)을 포함한다.
기판(SUB) 상에 제공되는 제1 반도체층(ACT1)은 결정성 실리콘을 포함한다. 결정성 실리콘은 단결정 실리콘 및/또는 다결정 실리콘일 수 있다. 비정질 실리콘(amorphous silicon)을 포함하는 반도체층과 비교하였을 때, 결정성 실리콘을 포함하는 제1 반도체층(ACT1)은 전자 이동도가 높다는 장점이 있다. 비정질 실리콘의 경우 실리콘의 불규칙한 배열로 인하여, 전자 이동도가 상대적으로 떨어질 수 있다.
또한, 제1 반도체층(ACT1)은 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1) 각각과 콘택하는 소스 영역 및 드레인 영역을 구비할 수 있다. 소스 영역 및 드레인 영역은 도핑된 영역일 수 있다. 소스 영역 및 드레인 영역 사이의 영역은 채널 영역일 수 있다.
결정성 실리콘을 포함하는 제1 반도체층(ACT1)은 비정질 실리콘을 결정화 처리하여 형성할 수 있다. 비정질 실리콘을 결정화하는 공정은 고온 또는 저온에서 이루어질 수 있다. 고온에서 비정질 실리콘을 결정화하는 경우, 기판(SUB)은 고온의 공정을 견딜 수 있는 내열성 물질로 제작될 수 있다.
저온에서 비정질 실리콘을 결정화하는 방법으로는 고상 결정화(SPC: Solid Phase Crystallization)법, 금속유도 결정화(MIC: Metal Induced Crystallization)법, 금속유도측면 결정화(MILC: Metal Induced Lateral Crystallization)법, 엑시머 레이저 결정화(ELC: Excimer Laser Crystallization) 법 등을 들 수 있다.
고상 결정화법은 상대적으로 높은 온도에서 장시간 동안 비정질 실리콘을 어닐링하는 방법이다. 고상 결정화법은 통상적으로 약 600℃ 내지 약 700℃에서 약 1 시간 내지 약 24시간 동안 비정질 실리콘을 어닐링함으로써 수행될 수 있다.
금속 유도 결정화법에 따르면, 비정질 실리콘을 특정 금속과 접촉시킴으로써 비정질 실리콘의 결정화 온도를 낮출 수 있다. 이때 사용되는 금속의 예로는 니켈(Ni), 팔라듐(Pd), 티타늄(Ti), 알루미늄(Al), 금(Au), 은(Ag), 구리(Cu), 코발트(Co), 철(Fe), 망간(Mn) 등을 들 수 있다. 이들 금속은 비정질 실리콘과 반응하여 공정상(eutectic phase) 또는 실리사이드상(silicide phase)를 형성함으로써, 비정질 실리콘의 결정화를 촉진한다.
엑시머 레이저 결정화법은 엑시머 레이저를 조사하여 비정질 실리콘을 결정화하는 방법이다. 비정질 실리콘은 엑시머 레이저의 파장인 자외선 영역에 대한 흡수 계수가 매우 크다. 따라서, 비정질 실리콘은 엑시머 레이저의 에너지를 손실 없이 흡수하고, 이에 따라 쉽게 용융될 수 있다. 용융된 비정질 실리콘은 다시 응고되는 과정에서 결정성 실리콘으로 상 변이될 수 있다.
엑시머 레이저 결정화법은 공정 시간이 짧고, 국부적으로 수행될 수 있기 때문에 기판(SUB)을 손상시키지 않는다. 아울러, 엑시머 레이저 결정화법에 의해 형성된 결정성 실리콘은 열역학적으로 안정된 결정립 구조를 보인다.
제1 반도체층(ACT1) 상에는 제1 게이트 전극(GE1)이 제공될 수 있다. 제1 게이트 전극(GE1)은 제1 반도체층(ACT1) 상으로 전계를 인가할 수 있다. 제1 반도체층(ACT)에 인가된 전계에 따라 제1 반도체층(ACT1)의 채널 영역에서 전류가 흐르거나 흐르지 않을 수 있다.
제1 게이트 전극(GE1)은 도전성 물질을 포함할 수 있다. 예를 들어, 제1 게이트 전극(GE1)은 알루미늄(Al), 알루미늄 합금(Al alloy), 은(Ag), 텅스텐(W), 구리(Cu), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 백금(Pt), 탄탈륨(Ta), 네오디뮴(Nd), 스칸듐(Sc), 및 이들의 합금 중 적어도 하나를 포함할 수 있다.
제1 게이트 전극(GE1)과 제1 반도체층(ACT1) 사이에는 제1 절연층(IL1)이 제공될 수 있다. 제1 절연층(IL1)은 제1 게이트 전극(GE1)과 제1 반도체층(ACT1)을 절연시킨다.
제1 절연층(IL1)은 단층 또는 다층 구조를 가질 수 있다. 또한, 제1 절연층(IL1)은 무기 절연 물질 및 유기 절연 물질 중 적어도 하나를 포함할 수 있다. 예를 들면, 제1 절연층(IL1)이 무기 절연 물질의 단층 구조인 경우, 제1 절연층(IL1)은 실리콘 산화물막, 실리콘 질화물막, 및 실리콘 질산화물막 중 하나를 포함할 수 있다. 제1 절연층(IL1)이 다층 구조인 경우, 제1 절연층(IL1)은 실리콘 산화물막 및 실리콘 질화물막이 교번 적층된 구조를 가질 수 있다. 제1 절연층(IL1)이 유기 절연 물질 단층 구조 인 경우, 제1 절연층(IL1)은 아크릴(Acryl), 폴리이미드(Polyimide), 폴리아미드(Polyamide), 및 벤조시클로부텐(Benzocyclobutene) 중 적어도 하나를 포함할 수 있다. 제1 절연층(IL1)이 유기 절연 물질 다층 구조인 경우 상술한 물질들이 여러 층으로 적층된 구조일 수 있다. 아울러, 제1 절연층(IL1)은 무기 절연막 및 유기 절연막이 교번 적층된 구조를 가질 수도 있다.
아울러, 제1 게이트 전극(GE1)과 제1 소스 전극(SE1) 및/또는 제1 드레인 전극(DE1)간 발생할 수 있는 기생 캐패시턴스를 최소화하기 위하여, 제1 절연층(IL1)의 정전 용량을 최소로 할 수 있다.
제1 게이트 전극(GE1) 상에는 제2 절연층(IL2)이 제공된다. 제2 절연층(IL2)은 제1 절연층(IL1)과 같이 무기 절연 물질 및 유기 절연 물질 중 적어도 하나를 포함할 수 있다. 제2 절연층(IL2)에 포함될 수 있는 무기 절연 물질 및 유기 절연 물질에 관한 사항은 제1 절연층(IL1)에서 설명한 것과 동일하다.
본 발명의 일 실시예에 따르면, 제2 절연층(IL2) 상에는 캐패시터 전극(CE)이 제공될 수 있다. 캐패시터 전극(CE)은 제2 절연층(IL2)을 사이에 두고 제1 게이트 전극(GE1)과 이격된 형태로 제공된다. 캐패시터 전극(CE)은 제1 게이트 전극(GE1)과 중첩되며 축전 용량을 형성한다. 캐패시터 전극(CE)의 크기 및 제2 절연층(IL2)의 두께를 조절함으로써, 축전 용량의 크기를 제어할 수 있다.
캐패시터 전극(CE)은 도전성 물질을 포함할 수 있다. 예를 들어, 캐패시터 전극(CE)은 알루미늄(Al), 알루미늄 합금(Al alloy), 은(Ag), 텅스텐(W), 구리(Cu), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 백금(Pt), 탄탈륨(Ta), 네오디뮴(Nd), 스칸듐(Sc), 및 이들의 합금 중 적어도 하나를 포함할 수 있다.
캐패시터 전극(CE) 상에는 제3 절연층(IL3)이 제공될 수 있고, 제3 절연층(IL3) 상에는 제1 소스 전극(SE1)과 제1 드레인 전극(DE1)이 제공될 수 있다. 제3 절연층(IL3)과 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)에 관한 사항은 후술한다.
제1 소스 전극(SE1)과 제1 드레인 전극(DE1) 각각은 제3 절연층(IL3), 제2 절연층(IL2), 및 제1 절연층(IL1)을 관통하는 컨택 홀을 통해 제1 반도체층(ACT1)의 소스 영역 및 드레인 영역과 접촉할 수 있다. 소스 영역 및 드레인 영역은 제1 반도체층(ACT1)에 도핑을 수행한 영역일 수 있다.
제2 절연층(IL2) 상에는 제1 트랜지스터(TR1)와 이격된 제2 트랜지스터(TR2)가 제공된다.
제2 트랜지스터(TR2)는 제2 절연층(IL2) 상에 제공되는 제2 게이트 전극(GE2), 제2 게이트 전극(GE2)상에 제공되고 산화물 반도체 물질을 포함하는 제2 반도체층(ACT2), 제2 반도체층(ACT2)상에 서로 이격되어 제공되는 제2 소스 전극(SE2)과 제2 드레인 전극(DE2), 및 제2 게이트 전극(GE2)과 제2 반도체층(ACT2) 사이에 제공되는 제3 절연층(IL3)을 포함한다.
제2 게이트 전극(GE2)은 도전성 물질을 포함할 수 있다. 예를 들어, 제2 게이트 전극(GE2)은 알루미늄(Al), 알루미늄 합금(Al alloy), 은(Ag), 텅스텐(W), 구리(Cu), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 백금(Pt), 탄탈륨(Ta), 네오디뮴(Nd), 스칸듐(Sc), 및 이들의 합금 중 적어도 하나를 포함할 수 있다.
제2 게이트 전극(GE2) 상에는 제3 절연층(IL3)이 제공된다. 제3 절연층(IL3)은 단층 또는 다층 구조를 가질 수 있다. 또한, 제3 절연층(IL3)은 무기 절연 물질 및 유기 절연 물질 중 적어도 하나를 포함할 수 있다. 예를 들면, 제3 절연층(IL3)이 무기 절연 물질의 단층 구조인 경우, 제3 절연층(IL3)은 실리콘 산화물막, 실리콘 질화물막, 및 실리콘 질산화물막 중 하나를 포함할 수 있다. 제3 절연층(IL3)이 다층 구조인 경우, 제3 절연층(IL3)은 실리콘 산화물막 및 실리콘 질화물막이 교번 적층된 구조를 가질 수 있다.
제3 절연층(IL3)이 무기 절연 물질을 포함하는 경우, 산화물 반도체를 포함하는 제2 반도체층(ACT2)과 만나는 면에는 실리콘 산화물막이 제공될 수 있다. 실리콘 질화물막의 경우, PECVD(Plasma-Enhanced Chemical Vapor Deposition)를 이용한 실리콘 질화물막 형성 공정 중 수소가 제2 반도체층(ACT2)으로 침투할 수 있다. 침투한 수소에 의하여 제2 반도체층(ACT2)의 전기적 특성이 변할 수 있기 때문에, 제2 반도체층(ACT2)과 만나는 면에는 실리콘 산화물막이 제공될 수 있다.
아울러, 제3 절연층(IL3)은 유기막을 포함할 수 있다. 제3 절연층(IL3)이 유기 절연 물질 단층 구조 인 경우, 제3 절연층(IL3)은 아크릴(Acryl), 폴리이미드(Polyimide), 폴리아미드(Polyamide), 및 벤조시클로부텐(Benzocyclobutene) 중 적어도 하나를 포함할 수 있다. 제3 절연층(IL3)이 유기 절연 물질의 다층 구조인 경우 상술한 물질들이 여러 층으로 적층된 구조일 수 있다.
제2 반도체층(ACT2)은 제3 절연층(IL3) 상에 제공된다. 제2 반도체층(ACT2)은 산화물 반도체 물질을 포함할 수 있다. 제2 반도체층(ACT2)에 포함되는 산화물 반도체 물질은 산화 인듐(In), 산화 주석(Sn), 또는 산화 아연(Zn) 등의 1원계 금속 산화물, In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물 또는 In-Ga계 산화물 등의 2원계 금속 산화물, In-Ga-Zn계 산화물, In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물 또는 In-Lu-Zn계 산화물 등의 3원계 금속 산화물, 및 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물 또는 In-Hf-Al-Zn계 산화물 등의 4원계 금속 산화물 중 적어도 하나일 수 있다.
예를 들어, 제2 반도체층(ACT2)은 In-Ga-Zn계 산화물 중 IGZO(Indium-Gallium-Zinc Oxide)를 포함할 수 있다. 상기 IGZO에서 인듐(In)은 오비탈의 궤도 겹침을 이용하여 전자 이동도를 증가시킬 수 있고, 갈륨(Ga)은 과잉 캐리어 생성을 억제함으로써 전원이 차단되었을 때 누설 전류가 발생하는 것을 막을 수 있다. 아울러, 아연(Zn)은 IGZO의 화학적 구조를 안정화시킬 수 있고, 산소(O)는 제2 반도체층(ACT2)의 캐리어로 기능할 수 있다. 따라서, IGZO를 포함하는 제2 반도체층(ACT2)은 전자 이동도가 높은 동시에 안정적이다.
제2 반도체층(ACT2)에 포함된 산화물 반도체는 금속 양이온과 산소 음이온의 이온 결합으로 이루어진 화합물 반도체이다. 이에 따라, 산화물 반도체의 전도대의 최저점(conduction band minimum, CBM)의 주 구성 요소는 산화물 반도체를 구성하는 금속의 s 오비탈이되며, 가전자대의 최대점(valence band maximum, VBM)의 주 구성 요소는 산소의 p 오비탈이 된다.
산화물 반도체의 주 캐리어는 전자로, 산화물 반도체는 n 타입을 나타낸다. 산화물 반도체의 전기적 특성을 좌우하는 것은 산소의 빈격자점(vacancy)과 공정 중 산화물 반도체에 도핑되는 수소의 농도이다. 특히, 수소는 산화물 반도체의 캐리어 농도에 영향을 미친다.
도면에는 도시되어 있지 않으나, 제2 반도체층(ACT2) 상에는 식각 정지층이 더 제공될 수 있다. 식각 정지층은 표시 장치 제조 공정 중 제2 반도체층(ACT2)이 열화되는 것을 막기 위해, 제2 반도체층(ACT2) 상에 제공될 수 있다.
본 발명에 따른 표시 장치는, 서로 이격되는 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)를 포함한다. 제1 트랜지스터(TR1)는 결정성 실리콘을 포함하는 제1 반도체층(ACT1)을 포함하고, 제2 트랜지스터(TR2)는 산화물 반도체 물질을 포함하는 제2 반도체층(ACT2)을 포함한다.
본 발명에 따르면, 서로 다른 물질로 형성된 반도체층(ACT1, ACT2)을 포함하는 트랜지스터(TR1, TR2)가 기판상에 이격되어 제공됨으로써, 산화물 반도체 물질을 포함하는 트랜지스터의 이점과 결정성 실리콘을 포함하는 트랜지스터의 이점을 동시에 누릴 수 있다.
예를 들어, 반도체층 내에서 전자 이동 속도가 매우 빠르지만 공정 비용이 큰 결정성 실리콘을 포함하는 트랜지스터를 신속한 신호 전달이 필요한 영역에 제공할 수 있다. 또한, 전자 이동 속도가 상대적으로 덜 빠르지만, 공정 비용이 낮고 누설 전류를 막을 수 있는 산화물 반도체를 포함하는 트랜지스터를 누설 전류가 발생할 여지가 있는 영역에 제공할 수 있다.
구체적으로, 일 실시예에 따르면, 결정성 실리콘을 포함하는 제1 반도체층(ACT1)과 이를 포함하는 제1 트랜지스터(TR1)는 구동 트랜지스터로 기능할 수 있다. 또한, 산화물 반도체를 포함하는 제2 반도체층(ACT2)과 이를 포함하는 제2 트랜지스터(TR2)는 스위칭 트랜지스터로 기능할 수 있다. 그러나, 상술한 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)의 기능은 예시적인 것에 불과하다.
아울러, 도 1에는 표시 장치의 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)만 도시되어 있으나, 필요에 따라 더 많은 트랜지스터 및 캐패시터가 표시 장치에 포함될 수 있다. 예컨대, 표시 장치는 7개의 트랜지스터와 1개의 캐패시터를 포함할 수 있다. 다만, 표시 장치가 2개 이상의 트랜지스터를 포함하는 때에도, 적어도 하나의 트랜지스터는 산화물 반도체를 포함하는 반도체층을 포함하고, 적어도 하나의 트랜지스터는 결정성 실리콘을 포함하는 반도체층을 포함한다.
제2 반도체층(ACT2) 상에는 서로 이격된 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)이 제공된다.
제2 소스 전극(SE2)과 제2 드레인 전극(DE2) 각각은 몰리브덴을 포함하고 제2 반도체층(ACT2) 상에 제공되는 제1 층(L1), 알루미늄을 포함하고 제1 층(L1) 상에 제공되는 제2 층(L2), 티타늄을 포함하고 제2 층(L2) 상에 제공되는 제3 층(L3)을 포함한다.
따라서, 본 발명에 따른 제2 소스 전극(SE2)과 제2 드레인 전극(DE2) 각각은 몰리브덴/알루미늄/티타늄이 순차적으로 적층된 형태를 가질 수 있다. 다만, 상술한 제1 층(L1) 내지 제3 층(L3) 외에 다른 층이 제2 소스 전극(SE2) 또는 제2 드레인 전극(DE2)에 더 포함될 수도 있다. 예컨대, 제1 층(L1)과 제2 층(L2) 사이 또는 제2 층(L2)과 제3 층(L3) 사이에 다른 금속을 포함하는 층이 제공될 수 있다.
제1 층(L1)은 몰리브덴을 포함한다. 이때 몰리브덴을 포함한다는 것은 제1 층(L1)이 순수하게 몰리브덴만으로 이루어진 경우뿐만 아니라, 몰리브덴을 포함하는 합금으로 이루어진 경우도 포함한다. 다만, 몰리브덴을 포함하는 합금 중 몰리브덴의 함량은 기타 금속의 함량보다 높다.
제2 층(L2)은 알루미늄을 포함하고, 제3 층(L3)은 티타늄을 포함한다. 마찬가지로, 제2 층(L2)과 제3 층(L3)이 각각 알루미늄과 티타늄을 포함한다는 것은 각 층이 순수하게 알루미늄 또는 티타늄으로 이루어진 경우뿐만 아니라, 알루미늄 또는 티타늄을 포함하는 합금으로 이루어진 경우도 포함하는 것이다. 다만, 이 경우에도 제2 층(L2)을 이루는 합금 중 알루미늄의 함량은 기타 금속의 함량보다 높으며, 제3 층(L3)을 이루는 합금 중 티타늄의 함량은 기타 금속의 함량보다 높다.
몰리브덴을 포함하는 제1 층(L1)은 산화물 반도체를 포함하는 제2 반도체층(ACT2)과 접촉한다. 제1 층(L1)이 몰리브덴을 포함함으로써 제1 층(L1)과 제2 반도체층(ACT2)간 접촉 저항이 감소할 수 있다. 구체적으로, 제1 층(L1)에 포함된 몰리브덴과 제2 반도체층(ACT2)에 포함된 산화물 반도체간 밴드-오프셋(band-offset)이 상대적으로 작기 때문에, 두 구성 요소간 접촉 저항이 감소할 수 있다.
아울러, 제1 층(L1)이 몰리브덴을 포함함으로써, 제2 반도체층(ACT2)의 문턱 전압이 균일하게 유지될 수 있다. 문턱 전압이란 제2 게이트 전극(GE2)에 인가되는 전압의 크기로, 문턱 전압 이상의 전압이 제2 게이트 전극(GE2)에 인가되는 때 제2 반도체층(ACT2)을 통해 전류가 흐를 수 있다.
일반적으로, 산화물 반도체에 포함된 금속 산화물보다 이온화 경향이 큰 금속이 산화물 반도체와 접촉하였을 때, 금속은 산화될 수 있다. 예를 들면, In2O3를 포함하는 산화물 반도체와 인듐(In) 보다 이온화 경향성이 큰 금속이 접촉하면, 금속은 아래와 같이 산화될 수 있다. 이때, 금속 산화물의 생성에 의해 산화물 반도체를 포함하는 반도체층의 문턱 전압이 변할 수 있다.
[화학식 1]
M + In2O3 → MOx + In
(M은 임의의 금속)
몰리브덴의 이온화 경향성은 산화물 반도체에 포함된 금속의 이온화 경향성보다 낮다. 따라서, 산화물 반도체와의 접촉에 의해 몰리브덴이 산회되고, 이에 따라 반도체를 포함하는 제2 반도체층(ACT2)의 문턱 전압이 변할 여지가 적다.
몰리브덴을 포함하는 제1 층(L1) 상에는 알루미늄을 포함하는 제2 층(L2)이 제공된다. 알루미늄을 포함하는 제2 층(L2)은 전기 전도도가 높다. 따라서, 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)의 전기 전도도를 향상시키기 위해 제1 층(L1) 내지 제3 층(L3) 중 제2 층(L2)을 가장 두껍게 형성할 수 있다.
알루미늄을 포함하는 제2 층(L2)의 측부에는 알루미늄 산화물(AlxOy)막이 제공될 수 있다. 구체적으로, 알루미늄 산화물막은 제2 층(L2) 측부에서 외벽을 이루는 형태로 제공될 수 있다. 알루미늄 산화물막은 제1 층(L1) 식각에 사용되는 식각용 유체의 산소와 반응하여 제2 층(L2)의 표면에 형성될 수 있다. 또한, 알루미늄 산화물막은 제1 층(L1) 식각에 사용되고 제1 층(L1)을 식각하는데 주로 사용되는 염소와의 반응성이 낮다. 따라서, 제2 층(L2)의 알루미늄 산화물을 포함하는 외벽은 제1 층(L1)을 식각하는 제2 식각 단계에서 제1 층(L1)과 함께 식각될 우려가 적다. 이에 따라, 제2 식각 단계 후에도 제2 층(L2)의 형태를 유지할 수 있다.
제2 층(L2) 상에는 제3 층(L3)이 제공될 수 있다. 제3 층(L3)은 티타늄을 포함한다. 제3 층(L3)의 두께는 제2 층(L2)에 비해 작을 수 있다. 티타늄을 포함하는 제3 층(L3)은 제2 반도체층(ACT2)으로 수소가 확산되는 것을 막을 수 있다. 수소는 산화물 반도체를 포함하는 제2 반도체층(ACT2)의 캐리어 농도에 영향을 미치기 때문에, 공정 중 불필요하게 수소가 제2 반도체층(ACT2)으로 주입되는 것을 막는 것이 바람직하다.
도 1에 따르면, 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)은 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)과 동일 층에 제공된다. 이에 따라, 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)은 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)과 같이 제1 층(L1) 내지 제3 층(L3)을 포함할 수 있다. 다만, 제1 소스 전극(SE1)과 제1 드레인 전극(DE1)의 형태가 이에 한정되는 것은 아니다. 따라서, 경우에 따라, 제1 소스 전극(SE1)과 제1 드레인 전극(DE1)을 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2)과 다른 층에 제공할 수도 있다. 아울러, 이 경우 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)은 상술한 제1 층(L1) 내지 제3 층(L3)을 포함하지 않을 수 있다.
제1 소스 전극(SE1), 제1 드레인 전극(DE1), 제2 소스 전극(SE2) 및 제2 드레인 전극(DE2) 상에는 보호층(PSV)이 제공된다. 보호층(PSV)은 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)를 커버한다. 보호층(PSV)은 무기 재료로 이루어진 무기 절연막 및 유기 재료로 이루어진 유기 절연막 중 적어도 하나를 포함할 수 있다.
보호층(PSV) 상에는 제1 전극(EL1), 발광층(EML), 및 제2 전극(EL2)이 제공된다. 제1 전극(EL1), 발광층(EML), 및 제2 전극(EL2)은 제1 트랜지스터(TR1)에 인가되는 신호를 받아 빛을 출사하는 기능을 수행하는 발광 소자를 구성할 수 있다.
제1 전극(EL1) 및 제2 전극(EL2) 중 어느 하나는 애노드(anode) 전극일 수 있으며, 다른 하나는 캐소드(cathode) 전극일 수 있다. 예를 들어, 제1 전극(EL1)이 애노드 전극일 수 있으며 제2 전극(EL2)이 캐소드 전극일 수 있다. 발광 소자가 전면 발광형 유기 발광 소자인 경우, 제1 전극(EL1)이 반사형 전극이고, 제2 전극(EL2)이 투과형 전극일 수 있다. 본 발명의 일 실시예에서는, 발광 소자가 전면 발광형 유기 발광 소자이며, 제1 전극(EL1)이 애노드 전극인 경우를 예로서 설명한다.
제1 전극(EL1)은 보호층(PSV)을 관통하는 컨택 홀을 통해 제1 트랜지스터(TR1)의 제1 드레인 전극(DE1)에 전기적으로 연결될 수 있다. 제1 전극(EL1)은 광을 반사시킬 수 있는 반사막(미도시) 및 반사막의 상부 또는 하부에 배치되는 투명 도전막(미도시)을 포함할 수 있다. 투명 도전막 및 반사막 중 적어도 하나는 제1 드레인 전극(DE1)에 전기적으로 연결될 수 있다.
보호층(PSV) 상에는 제1 전극(EL1)의 일부, 예를 들면, 제1 전극(EL1)의 상면을 노출시키는 개구부를 구비한 화소 정의막(PDL)을 더 포함할 수 있다.
화소 정의막(PDL)은 유기 절연 물질을 포함할 수 있다. 예를 들면, 화소 정의막(PDL)은 폴리스티렌(polystyrene), 폴리메틸메타아크릴레이트(PMMA, polymethylmethacrylate), 폴리아크릴로니트릴(PAN, polyacrylonitrile), 폴리아미드(PA, polyamide), 폴리이미드(PI, polyimide), 폴리아릴에테르(PAE, polyarylether), 헤테로사이클릭 폴리머(heterocyclic polymer), 파릴렌(parylene), 에폭시(epoxy), 벤조시클로부텐(BCB, benzocyclobutene), 실록산계 수지(siloxane based resin) 및 실란계 수지(silane based resin) 중 적어도 하나를 포함할 수 있다.
제1 전극(EL1)의 노출된 표면 상에 발광층(EML)이 제공될 수 있다.
발광층(EML)은 저분자 물질 또는 고분자 물질을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 저분자 물질로는 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB), 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 포함할 수 있다. 고분자 물질로는 PEDOT, PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등을 포함할 수 있다.
발광층(EML)은 단일층으로 제공될 수 있으나, 다양한 기능층을 포함하는 다중층으로 제공될 수 있다. 발광층(EML)이 다중층으로 제공되는 경우, 홀 주입층(Hole Injection Layer), 홀 수송층(Hole Transport Layer), 광 생성층(Light Generation Layer), 전자 수송층(Electron Transport Layer), 전자 주입층(Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층된 구조를 가질 수 있다. 물론 발광층(EML)의 형태가 이에 한정되는 것은 아니다. 발광층(EML)은 상술한 구조 외에도 다양한 구조를 가질 수 있다. 그리고 발광층(EML)의 적어도 일부는 복수 개의 제1 전극(EL1)들에 걸쳐서 일체로 형성될 수 있으며, 복수 개의 제1 전극(EL1)들 각각에 대응하도록 개별적으로 제공될 수도 있다. 발광층(EML)에서 생성되는 광의 색상은 적색(red), 녹색(green), 청색(blue) 및 백색(white) 중 하나일 수 있으나, 본 실시예에서 이를 한정하는 것은 아니다. 예를 들어, 발광층(EML)의 광 생성층에서 생성되는 광의 색상은 마젠타(magenta), 시안(cyan), 옐로(yellow) 중 하나일 수도 있다.
발광층(EML) 상에 제2 전극(EL2)이 제공될 수 있다. 제2 전극(EL2)은 반투과 반사막일 수 있다. 예를 들면, 제2 전극(EL2)은 상기 발광층(EML)에서 출사된 광을 투과시킬 수 있을 정도의 두께를 가지는 박형 금속층일 수 있다. 제2 전극(EL2)은 발광층(EML)에서 출사된 광의 일부는 투과시키고, 발광층(EML)에서 출사된 광의 나머지는 반사시킬 수 있다.
발광 소자 상에는 봉지층(TFE)이 제공될 수 있다.
봉지층(TFE)은 단일층으로 이루어질 수 있으나, 다중층으로 이루어질 수도 있다. 봉지층(TFE)은 발광 소자를 커버하는 복수의 절연막을 포함할 수 있다. 구체적으로, 봉지층(TFE)은 복수의 무기막 및 복수의 유기막을 포함할 수 있다. 예를 들면, 봉지층(TFE)은 무기막 및 유기막이 교번하여 적층된 구조를 가질 수 있다. 또한, 경우에 따라, 봉지층(TFE)은 발광 소자 상에 배치되고 실런트를 통해 기판(SUB)과 합착되는 봉지 기판일 수 있다.
도면에 도시되어 있지는 않으나, 봉지층(TFE) 상에는 입력 감지 유닛이 제공될 수 있다. 입력 감지 유닛은 복수의 감지 전극을 포함하여, 사용자의 터치와 같은 입력을 감지한다. 봉지층(TFE)은 입력 감지 유닛의 베이스층으로 기능할 수 있다.
도 3a 내지 도 3q는 도 1에 도시된 표시 장치의 제조 방법을 설명하기 위한 공정 단면도이다.
먼저, 도 3a를 참조하면, 본 발명에 따른 표시 장치를 제조함에 있어서, 기판(SUB)이 마련된다. 기판(SUB)은 증착 챔버 등 표시 장치 제조 공정 진행을 위한 공정 설비 내에 제공될 수 있다.
도 3b를 참조하면, 기판(SUB) 상에는 결정성 실리콘을 포함하는 제1 반도체층(ACT1)이 제공된다. 상술한 바와 같이, 제1 반도체층(ACT1)은 비정질 실리콘을 결정화함으로서 형성될 수 있다. 비정질 실리콘을 결정화하기 위해, 고상 결정화(SPC: Solid Phase Crystallization)법, 금속유도 결정화(MIC: Metal Induced Crystallization)법, 금속유도측면 결정화(MILC: Metal Induced Lateral Crystallization)법, 엑시머 레이저 결정화(ELC: Excimer Laser Crystallization) 법 등을 이용할 수 있다.
제1 반도체층(ACT1)은 비정질 실리콘을 기판(SUB) 상에 전면적으로 적층하고 결정화한 후, 패터닝하는 순서로 제작될 수 있다, 그러나, 경우에 따라, 비정질 실리콘을 먼저 패터닝한 후 결정화할 수도 있다.
비정질 실리콘은 스퍼터링법, 플라즈마 화학증착법(Plasma Enhanced Chemical Vapor Deposition, PECVD), 물리적 레이져 증착법(pulsed laser deposi-tion, PLD), 원자층 증착법(atomic layer deposition, ALD), 유기금속화학 증착법 (metal organic chemical vapor deposition, MOCVD), 용액형 전구체를 스핀코팅한 후 열 처리를 통해 박막을 형성하는 용액공정, 그리고 용액형의 전구체를 미스트 형체로 분사시켜 박막을 형성하는 MIST CVD 법 등을 통해 기판(SUB) 상에 적층될 수 있다.
결정성 실리콘의 패터닝은 포토 리소그래피 방법을 이용하여 수행될 수 있다. 구체적으로, 결정성 실리콘 상에 감광성 물질을 포함하는 포토레지스트를 포함하는 포토레지스트 마스크를 형성하고, 포토레지스트 마스크를 이용하여 결정성 실리콘을 식각한 후, 포토레지스트 마스크를 제거하여 제1 반도체층(ACT1)을 형성할 수 있다.
도 3c를 참조하면, 제1 반도체층(ACT1) 상에는 제1 절연층(IL1)이 제공된다. 제1 절연층(IL1)은 상술한 바와 같이 유기 절연 물질 또는 무기 절연 물질을 포함할 수 있는데, 제1 절연층(IL1)의 종류에 따라 그 제공 방법이 달라질 수 있다. 예컨대, 제1 절연층(IL1)이 무기 절연 물질을 포함하는 경우, 제1 절연층(IL1)은 스퍼터링법 또는 플라즈마 화학증착법(Plasma Enhanced Chemical Vapor Deposition, PECVD)을 통해 제공될 수 있다. 반면, 제1 절연층(IL1)이 유기 물질을 포함하는 경우 제1 절연층(IL1)은 인쇄, 도포 등의 방법을 통해 제공될 수 있다.
도 3d를 참조하면, 제1 절연층(IL1) 상에는 제1 게이트 전극(GE1)이 제공된다. 제1 게이트 전극(GE1)은 도전성 물질을 포함한다. 제1 게이트 전극(GE1)은 제1 절연층(IL1) 상에 전면적으로 도전성 물질을 적층한 후, 패터닝함으로써 제작될 수 있다. 제1 게이트 전극(GE1)은 포토 리소그래피법에 의해 패터닝될 수 있다. 제1 게이트 전극(GE1) 형성을 위해 스퍼터링법 또는 플라즈마 화학증착법 등을 이용하여 제1 절연층(IL1) 상에 도전성 물질을 적층할 수 있다.
도 3e를 참조하면, 제1 게이트 전극(GE1) 제공 후, 제1 반도체층(ACT1)은 도핑될 수 있다. 구체적으로, 제1 반도체층(ACT1)의 소스 영역(ACT1_S) 및 드레인 영역(ACT1_D)은 도핑될 수 있는데, 제1 게이트 전극(GE1)은 제1 반도체층(ACT1)의 도핑을 위한 배리어로 기능할 수 있다. 제1 게이트 전극(GE1) 형성 후 제1 반도체층(ACT1)을 도핑하면 제1 게이트 전극(GE1)과 중첩되는 영역(ACT1_C)은 도핑되지 않는다. 이에 따라 제1 게이트 전극(GE1)과 중첩하며, 도핑되지 않은 영역은 제1 반도체층(ACT1)의 채널 영역(ACT1_C)으로 기능할 수 있다.
도 3f를 참고하면, 제1 게이트 전극(GE1) 상에는 제2 절연층(IL2)이 제공된다. 제2 절연층(IL2)은 제1 절연층(IL1)과 마찬가지로 유기 절연 물질 및 무기 절연 물질 중에서 선택된 적어도 하나를 포함할 수 있다. 제2 절연층(IL2)의 종류에 따라 적절한 제공 방법을 이용할 수 있다.
도 3g를 참고하면, 제2 절연층(IL2) 상에는 캐패시터 전극(CE) 및 제2 게이트 전극(GE2)이 제공된다. 캐패시터 전극(CE) 및 제2 게이트 전극(GE)은 제2 절연층(IL2) 상에 도전층을 적층하고, 도전층을 패터닝함으로써 동시에 형성될 수 있다.
도전층은 알루미늄(Al), 알루미늄 합금(Al alloy), 은(Ag), 텅스텐(W), 구리(Cu), 니켈(Ni), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti), 백금(Pt), 탄탈륨(Ta), 네오디뮴(Nd), 스칸듐(Sc), 및 이들의 합금 중 적어도 하나를 포함할 수 있다.
도 3h를 참고하면, 제2 게이트 전극(GE2) 및 캐패시터 전극(CE) 상에는 제3 절연층(IL3)이 제공된다. 제3 절연층(IL3)은 단층 또는 다층 구조를 가질 수 있다. 또한, 제3 절연층(IL3)은 무기 절연 물질 및 유기 절연 물질 중 적어도 하나를 포함할 수 있다. 예를 들면, 제3 절연층(IL3)이 무기 절연 물질의 단층 구조인 경우, 제3 절연층(IL3)은 실리콘 산화물막, 실리콘 질화물막, 및 실리콘 질산화물막 중 하나를 포함할 수 있다. 제3 절연층(IL3)이 무기 절연 물질의 다층 구조인 경우, 제3 절연층(IL3)은 실리콘 산화물막 및 실리콘 질화물막이 교번 적층된 구조를 가질 수 있다.
도 3i를 참고하면, 제3 절연층(IL3) 상에는 제2 반도체층(ACT2)이 제공된다. 제2 반도체층(ACT2)은 산화물 반도체를 포함한다. 스퍼터링법, 플라즈마 화학증착법(Plasma Enhanced Chemical Vapor Deposition, PECVD), 물리적 레이져 증착법(pulsed laser deposi-tion, PLD), 원자층 증착법(atomic layer deposition, ALD), 유기금속화학 증착법 (metal organic chemical vapor deposition, MOCVD), 용액형 전구체를 스핀코팅한 후 열 처리를 통해 박막을 형성하는 용액공정, 그리고 용액형의 전구체를 미스트 형체로 분사시켜 박막을 형성하는 MIST CVD 법 등을 통해 산화물 반도체를 제3 절연층(IL3) 상에 제공할 수 있다.
도 3j를 참고하면, 제3 절연층(IL3) 제공 후, 컨택 홀을 형성한다. 컨택 홀은 제1 반도체층(ACT1)의 소스 영역 및 드레인 영역을 노출시킬 수 있다.
도 3k를 참고하면, 제2 반도체층(ACT2) 및 제3 절연층(IL3) 상에 도전층(ML)을 제공한다. 도전층(ML)은 제2 반도체층(ACT2) 및 제3 절연층(IL3) 상에 몰리브덴을 포함하는 하부층을 형성하고, 상기 하부층 상에 알루미늄을 포함하는 중간층을 형성하고, 상기 중간층 상에 티타늄을 포함하는 상부층을 형성함으로써 만들어질 수 있다. 상술한 하부층, 중간층, 및 상부층은 동일 챔버에서 동일한 방법, 예컨대 증착이나 스퍼터링법을 이용하여 형성할 수 있다.
도 3l을 참고하면, 도전층(ML)이 패터닝되어 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 제2 소스 전극(SE2), 및 제2 드레인 전극(DE2)이 제공된다. 도전층(ML)의 패터닝은 포토 리소그래피 방식으로 수행될 수 있다. 따라서, 도전층(ML) 상에서 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 제2 소스 전극(SE2), 및 제2 드레인 전극(DE2)을 형성하고자 하는 영역에는 포토레지스트가 제공된다.
본 실시예에 따르면, 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 제2 소스 전극(SE2), 및 제2 드레인 전극(DE2)은 같은 공정 단계에서 동일 층에 제공되는데, 이에 따라 제1 소스 전극(SE1), 제1 드레인 전극(DE1)은 제2 소스 전극(SE2), 및 제2 드레인 전극(DE2)과 같은 구조를 가질 수 있다.
구체적으로, 제1 소스 전극(SE1), 제1 드레인 전극(DE1), 제2 소스 전극(SE2), 및 제2 드레인 전극(DE2)은 몰리브덴을 포함하는 제1 층, 알루미늄을 포함하는 제2 층, 티타늄을 포함하는 제3 층을 순차적으로 포함할 수 있다.
제1 층 내지 제3 층을 포함하는 제 제2 소스 전극(SE2), 및 제2 드레인 전극(DE2)은 제3 층과 제2 층을 식각하는 제1 식각 단계와 제1 층을 식각하는 제2 식각 단계를 거쳐 패터닝될 수 있다. 제1 층 내지 제3 층의 패터닝에 관한 자세한 사항은 후술한다.
도 3m을 참고하면, 제1, 제2 소스 전극(SE1, SE2)과 제1, 제2 드레인 전극(DE1, DE2)을 커버하는 보호층(PSV)이 제공된다. 보호층(PSV)은 제1 드레인 전극(DE1)의 일부를 노출시키는 개구부를 포함할 수 있다.
도 3n을 참고하면, 보호층(PSV) 상에는 제1 전극(EL1)이 제공된다. 제1 전극(EL1)은 개구부를 통해 제1 드레인 전극(DE1)과 접촉할 수 있다. 제1 전극(EL1)은 도전성 물질을 포함한다. 제1 전극(EL1)은 보호층(PSV) 상에 도전성 물질을 전면적으로 도포하고, 패터닝함으로써 제작될 수 있다.
도 3o를 참고하면, 제1 전극(EL1) 상에는 화소 정의막(PDL)이 제공된다. 화소 정의막(PDL)은 제1 전극(EL1)의 적어도 일부를 노출시키는 형태로 제공될 수 있다.
도 3p를 참고하면, 노출된 제1 전극(EL1) 상에는 발광층(EML)이 제공되고, 화소 정의막(PDL) 및 발광층(EML) 상에는 제2 전극(EL2)이 제공될 수 있다. 발광층(EML)은 증착 등의 방법을 통해 제1 전극(EL1) 상에 제공될 수 있다. 발광층(EML)이 정공 주입층, 전자 주입층 등 다양한 기능층을 포함하는 경우, 복수의 기능층을 차례로 제1 전극(EL1) 상에 증착할 수 있다.
제2 전극(EL2)은 전면적으로 형성되거나 또는 발광층(EML)과 중첩하도록 패터닝될 수 있다.
도 3q를 참고하면, 제2 전극(EL2) 상에는 봉지층(TFE)이 제공될 수 있다. 봉지층(TFE)은 무기막 및/또는 유기막을 포함할 수 있다. 따라서, 봉지층(TFE)의 종류에 따라 적절한 공정 방법을 이용할 수 있다. 예컨대, 봉지층(TFE)이 무기막/유기막/무기막의 순서로 교번 적층된 형태를 갖는 경우, 무기막 증착, 유기막 인쇄 또는 도포, 무기막 증착의 순서로 봉지층(TFE) 형성 공정이 진행될 수 있다.
도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 전극 형성 방법을 설명하기 위한 공정 단면도이다.
도 4a를 참고하면, 절연층(IL) 상에는 순차적으로 반도체층(ACT), 제1 층(L1), 제2 층(L2), 및 제3 층(L3)이 제공된다. 이때 반도체층(ACT)은 산화물 반도체를 포함한다. 반도체층(ACT)은 도 1의 제2 반도체층(ACT2)에 대응되는 것일 수 있다. 그러나, 반도체층(ACT)은 도 1의 제2 반도체층(ACT2) 외에도 산화물 반도체를 포함하는 다른 반도체층일 수 있다.
마찬가지로, 제1 층(L1) 내지 제3 층(L3)은 도 1의 제2 소스 전극(SE2) 또는 제2 드레인 전극(DE2)을 형성하기 위한 도전층일 수 있다. 그러나, 제1 층(L1) 내지 제3 층(L3)은 제2 소스 전극(SE2) 또는 제2 드레인 전극(DE2) 외 다른 구성 요소를 형성하기 위한 도전층일 수도 있다.
반도체층(ACT)은 절연층(IL) 상에 스퍼터링법, 플라즈마 화학증착법(Plasma Enhanced Chemical Vapor Deposition, PECVD), 물리적 레이져 증착법(pulsed laser deposi-tion, PLD), 원자층 증착법(atomic layer deposition, ALD), 유기금속화학 증착법 (metal organic chemical vapor deposition, MOCVD), 용액형 전구체를 스핀코팅한 후 열 처리를 통해 박막을 형성하는 용액공정, 그리고 용액형의 전구체를 미스트 형체로 분사시켜 박막을 형성하는 MIST CVD 법 등을 통해 제공될 수 있다.
반도체층(ACT) 상의 제1 층(L1) 내지 제3 층(L3)은 층마다 다른 방법을 이용하여, 반도체층(ACT)상에 제공될 수 있다. 예컨대, 제1 층(L1)은 스퍼터링법을 이용하여 형성하고, 제2 층(L2)과 제3 층(L3)은 플라즈마 화학증착법을 이용하여 형성할 수 있다. 그러나, 각 층을 다른 방법을 이용하여 형성할 경우, 여러 개의 공정 챔버가 필요하다. 이에 따라 공정 효율이 감소하고 공정 비용이 증가할 수 있다. 따라서, 제1 층(L1) 내지 제3 층(L3)을 동일 챔버 내에서 동일한 방법을 이용해 형성할 수 있다. 예컨대, 제1 층(L1) 내지 제3 층(L3)을 하나의 증착 챔버 내에서 플라즈마 화학 증착법을 이용하여 형성할 수 있다.
제1 층(L1) 내지 제3 층(L3) 각각의 두께는 모두 상이할 수 있다. 예컨대, 제2 층(L2)의 두께가 가장 두꺼울 수 있다. 각 층의 두께는 공정 시간을 통해 조절할 수 있다. 예컨대, 제2 층(L2)의 경우 증착 공정 시간을 상대적으로 길게 함으로써 다른 층보다 두껍게 형성할 수 있다.
도 4b에 따르면, 제3 층(L3) 상에는 포토레지스트(PR)가 제공된다. 포토레지스트(PR)는 제3 층(L3) 상에 전면적으로 도포된 후, 노광 및 현상 과정을 거쳐 일부 영역에만 남을 수 있다.
도 4c에 따르면, 포토레지스트(PR) 제공 후, 제1 식각 단계를 수행한다. 제1 식각 단계에서 포토레지스트(PR)가 제공되지 않은 영역에 위치한 제3 층(L3)과 제2 층(L2)이 제거된다. 다만, 제1 식각 단계에서 제1 층(L1)의 일부가 함께 제거될 수도 있다.
제1 식각 단계는 건식 식각 방법을 이용해 수행될 수 있다. 건식 식각 단계에서 기체 상태의 식각용 유체를 사용할 수 있다. 건식 식각은 진공 챔버 내에서 수행될 수 있다. 구체적으로, 제1 층(L1) 내지 제3 층(L3)과 식각용 유체를 진공 챔버에 제공하고, 식각용 유체에 전압을 인가하여 식각용 유체를 플라즈마 상태로 변환할 수 있다.
플라즈마 상태의 식각용 유체는 제2 층(L2) 내지 제3 층(L3)과 반응하여, 기체 상태의 반응 생성물을 만들어낼 수 있다. 상기 반응 생성물은 식각용 유체에 포함된 이온 또는 래디컬(radical)과 금속 원자가 반응한 것으로 기체 상태인 바, 절연층(IL)으로부터 쉽게 제거된다.
제1 식각 단계에 이용되는 식각용 유체는 염소(Cl2) 및 삼염화 붕소(BCl3)를 포함할 수 있다. 염소(Cl2)와 삼염화 붕소(BCl3)는 진공 챔버 내에서 전압을 인가 받아 아래와 같이 플라즈마 변환될 수 있다.
[화학식 2]
Cl2 + BCl3 → BCl3 + + e- + Cl 래디컬
Cl 래디컬은 알루미늄 또는 티타늄과 반응하여 알루미늄 염화물 또는 티타늄 염화물을 만든다. 알루미늄 염화물 또는 티타늄 염화물은 기체 상태인 바, 쉽게 제거될 수 있다.
염소(Cl2) 및 삼염화 붕소(BCl3)를 포함하는 식각용 유체는 티타늄을 포함하는 제3 층(L3)과 알루미늄을 포함하는 제2 층(L2)에 대한 반응성이 좋다. 그러나, 상기 식각용 유체는 몰리브덴을 포함하는 제1 층(L1)에 대한 반응성이 낮다. 따라서, 제1 식각 단계에서 제2 층(L2)과 제3 층(L3)은 일괄적으로 식각되나, 제1 층(L1)은 실질적으로 거의 식각되지 않는다.
제1 식각 단계에서 제3 층(L3)과 제2 층(L2)이 일괄 식각되는 바, 제3 층(L3)의 측부(L3_W)와 제2 층(L2)의 측부(L2_W)는 단차 없이 매끄럽게 이어질 수 있다.
도 4d를 참고하면, 제2 식각 단계가 수행되며 이에 따라 제1 층(L1)이 식각된다. 제2 식각 단계에 이용되는 식각용 유체는 염소(Cl2) 및 산소(O2)를 포함할 수 있다. 염소(Cl2)와 산소(O2) 역시 진공 챔버 내에서 전압을 인가 받아 플라즈마 변환될 수 있다. 제2 식각 단계에서 사용되는 식각용 유체는 티타늄에 대한 반응성이 낮다. 따라서, 제3 층(L3)은 제2 식각 단계에 의해 영향 받지 않는다.
아울러, 제2 식각 단계에서 사용되는 식각용 유체는 제1 층(L1) 하부의 산화물 반도체를 포함하는 반도체층(ACT)을 식각하지 않는다. 이에 따라, 전극 패터닝 공정 중 반도체층(ACT)이 식각되어 반도체층(ACT)의 전기적 특성이 변하는 문제가 발생하지 않는다.
제2 식각 단계에서 사용되는 식각용 유체에 포함된 산소(O2)는 염소(Cl2)의 플라즈마 변환을 돕는 촉매로 기능할 수 있다. 아울러, 산소(O2)는 제2 식각 단계 중 제2 층(L2)의 측부(L2_W)에 포함된 알루미늄과 반응할 수 있다. 이에 따라, 제2 식각 단계에서 제2 층 측부(L2_W)에 알루미늄 산화물막(L2_A)이 형성될 수 있다. 제2 층 측부(L2_W)에 형성된 알루미늄 산화물막(L2_A)은 외벽과 같이 기능하여, 제2 식각 단계에서 제2 층(L2)과 염소 래디컬이 반응하여, 제2 층(L2)이 불필요하게 더 식각되는 것을 막을 수 있다. 이에 따라 제2 층 측부(L2_W)와 제1 층 측부(L1_W) 및 제3 층 측부(L3_W)는 단차 없이 매끄럽게 이어질 수 있다. 특히 이들 측부들(L1_W, L2_W, L3_W)은 하나의 기울기를 갖는 테이퍼진 형상을 이룰 수 있다. 아울러, 제1 층(L1) 내지 제3 층(L3)이 제2 소스 전극 또는 제2 드레인 전극에 포함되는 경우, 제2 소스 전극 및 제2 드레인 전극의 측부는 하나의 기울기를 갖는 테이퍼진 형상일 수 있다.
또한, 제1 층(L1) 내지 제3 층(L3)은 도 1 내지 도 3q에 도시되지 않은 다른 전극 또는 배선에 적용될 수도 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
SUB: 기판 ACT1, ACT2: 제1, 제2 반도체층
GE1, GE2: 제1, 제2 게이트 전극 IL1 ~ IL3: 제1 ~ 제3 절연층
SE1, SE2: 제1, 제2 소스 전극 DE1, DE2: 제1, 제2 드레인 전극
EL1, EL2: 제1, 제2 전극 PSV: 보호층
PDL: 화소 정의막 EML: 발광층
TFE: 봉지층 L1~L3: 제 1 층 ~ 제3 층
PR: 포토레지스트

Claims (16)

  1. 기판;
    상기 기판 상에 서로 이격되어 제공되고 전기적으로 연결되는 제1 트랜지스터와 제2 트랜지스터; 및
    상기 제1 트랜지스터와 전기적으로 연결되는 표시부를 포함하고,
    상기 제1 트랜지스터는 결정성 실리콘을 포함하는 제1 반도체층, 제1 게이트 전극, 제1 소스 전극 및 제1 드레인 전극을 포함하고,
    상기 제2 트랜지스터는 산화물 반도체 물질을 포함하는 제2 반도체층, 제2 게이트 전극, 제2 소스 전극 및 제2 드레인 전극을 포함하고,
    상기 제2 소스 전극 및 상기 제2 드레인 전극은 각각 몰리브덴을 포함하고 상기 제2 반도체층 상에 제공되는 제1 층, 알루미늄을 포함하고 상기 제1 층 상에 제공되는 제2 층, 티타늄을 포함하고 상기 제2 층 상에 제공되는 제3 층을 포함하고,
    상기 제2 층 측부에 제공되는 알루미늄 산화물(AlxOy)막을 더 포함하며,
    상기 제1 층 측부, 상기 알루미늄 산화물(AlxOy)막, 및 상기 제3 층 측부는 동일한 평면 상에 있는 표시 장치.
  2. 제1항에 있어서,
    상기 제1 반도체층 및 상기 제1 게이트 전극 사이에 제공되는 제1 절연층;
    상기 제1 게이트 전극 상에 제공되는 제2 절연층; 및
    상기 제2 절연층 상에 제공되고 상기 제1 게이트 전극과 중첩되는 캐패시터 전극을 더 포함하는 표시 장치.
  3. 제1항에 있어서,
    상기 제2 반도체층과 상기 제2 게이트 전극 사이에 제공되는 제3 절연층을 더 포함하고, 상기 제2 소스 전극 및 상기 제2 드레인 전극은 상기 제3 절연층 상에 제공되는 표시 장치.
  4. 제3항에 있어서,
    상기 제1 소스 전극 및 상기 제1 드레인 전극은 상기 제3 절연층 상에 제공되고,
    상기 제1 소스 전극 및 상기 제1 드레인 전극은 상기 제3 절연층 상에 제공되는 상기 제1 층, 상기 제1 층 상에 제공되는 상기 제2 층, 및 상기 제2 층 상에 제공되는 상기 제3 층을 포함하는 표시 장치.
  5. 삭제
  6. 제1항에 있어서,
    상기 표시부는
    상기 제1 드레인 전극과 전기적으로 연결되는 제1 전극;
    상기 제1 전극 상에 제공되는 제2 전극;
    상기 제1 전극과 상기 제2 전극 사이에 제공되는 발광층을 포함하는 표시 장치.
  7. 제1항에 있어서,
    상기 제1 트랜지스터는 구동 트랜지스터이고, 상기 제2 트랜지스터는 스위칭 트랜지스터인 표시 장치.
  8. 기판 상에 결정성 실리콘을 포함하는 제1 반도체층을 제공하는 단계;
    상기 제1 반도체층 상에 제1 절연층을 제공하는 단계;
    상기 제1 절연층 상에 제1 게이트 전극을 제공하는 단계;
    상기 제1 게이트 전극 상에 제2 절연층을 제공하는 단계;
    상기 제2 절연층 상에 상기 제1 게이트 전극과 이격되는 제2 게이트 전극을 제공하는 단계;
    상기 제2 게이트 전극 상에 제3 절연층을 제공하는 단계;
    상기 제3 절연층 상에 산화물을 포함하는 제2 반도체층을 제공하는 단계; 및
    상기 제1 반도체층에 연결되는 제1 소스 전극 및 제1 드레인 전극과, 상기 제2 반도체층에 연결되는 제2 소스 전극 및 제2 드레인 전극을 제공하는 단계를 포함하고,
    상기 제1 소스 전극, 상기 제1 드레인 전극, 상기 제2 소스 전극 및 상기 제2 드레인 전극을 제공하는 단계는
    몰리브덴을 포함하는 제1층, 알루미늄을 포함하고 상기 제1 층 상에 제공되는 제2 층, 및 티타늄을 포함하고 상기 제2 층 상에 제공되는 제3 층을 순차적으로 제공하는 단계;
    상기 제2 층 및 상기 제3 층을 일괄 식각하는 제1 식각 단계; 및
    상기 제1 층을 식각하는 제2 식각 단계를 포함하며,
    상기 제1 식각 단계에 이용되는 식각용 유체는 염소(Cl2) 및 삼염화 붕소(BCl3)를 포함하고,
    상기 제2 식각 단계에 이용되는 식각용 유체는 염소(Cl2) 및 산소(O2)를 포함하는 표시 장치 제조 방법.
  9. 제8항에 있어서,
    상기 제1 식각 단계 및 상기 제2 식각 단계는 건식 식각 방법을 이용하여 수행되는 표시 장치 제조 방법.
  10. 삭제
  11. 제8항에 있어서,
    상기 제2 식각 단계에 이용되는 식각용 유체는 상기 제2 층과 반응하여, 상기 제2 층 측부에 알루미늄 산화물(AlxOy)막을 형성하는 표시 장치 제조 방법.
  12. 제8항에 있어서,
    상기 제2 절연층 상에 제공되고, 상기 제1 게이트 전극과 중첩하며, 상기 제2 게이트 전극과 동시에 형성되는 캐패시터 전극을 더 포함하는 표시 장치 제조 방법.
  13. 몰리브덴을 포함하는 제1 층, 알루미늄을 포함하며 상기 제1층 상에 제공되는 제2 층, 및 티타늄을 포함하고 상기 제2 층 상에 제공되는 제3 층을 순차적으로 형성하는 단계;
    상기 제2 층 및 상기 제3 층을 식각하는 제1 식각 단계; 및
    상기 제1 층을 식각하는 제2 식각 단계를 포함하고,
    상기 제1 층은 산화물 반도체 상에 제공되며,
    상기 제1 식각 단계에 이용되는 식각용 유체는 염소(Cl2) 및 삼염화 붕소(BCl3)를 포함하고,
    상기 제2 식각 단계에 이용되는 식각용 유체는 염소(Cl2) 및 산소(O2)를 포함하는 전극 형성 방법.
  14. 제13항에 있어서,
    상기 제1 식각 단계 및 상기 제2 식각 단계는 건식 식각 방법을 이용하여 수행되는 전극 형성 방법.
  15. 삭제
  16. 제14항에 있어서,
    상기 제2 식각 단계에 이용되는 식각용 유체는 상기 제2 층과 반응하여, 상기 제2 층 측부에 알루미늄 산화물(AlxOy)막을 형성하는 전극 형성 방법.
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