CN112447765A - 显示装置和制造显示装置的方法 - Google Patents

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transistor
insulating film
electrode
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semiconductor layer
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孙暻锡
金明镐
金宰范
李承俊
李昇宪
林俊亨
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Samsung Display Co Ltd
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Abstract

本公开涉及显示装置和制造显示装置的方法，所述显示装置包括：基板；第一半导体层，位于基板上；第一栅极绝缘膜，位于第一半导体层上；第一导电层，位于第一栅极绝缘膜上，并且第一导电层包括第一栅电极和电容器的连接到第一栅电极的第一电极；第二半导体层，位于第一栅极绝缘膜上，并且第二半导体层位于与第一半导体层不同的层处；第二栅极绝缘膜，位于第一导电层和第二半导体层上；第二导电层，位于第二栅极绝缘膜上，并且第二导电层包括第二栅电极和电容器的第二电极；第二层间绝缘膜，位于第二导电层上；以及第三导电层，位于第二层间绝缘膜上，并且第三导电层包括第一源电极、第一漏电极、第二源电极和第二漏电极。

Description

显示装置和制造显示装置的方法
相关申请的交叉引用
本申请要求于2019年8月30日在韩国知识产权局(KIPO)提交的第10-2019-0107175号韩国专利申请的优先权和权益，上述韩国专利申请的公开内容通过引用被全部包含于此。
技术领域
本公开的一个或多个实施例涉及显示装置和制造显示装置的方法。
背景技术
随着多媒体的发展，显示装置正变得越来越重要。响应于此，正在使用诸如液晶显示器(LCD)和有机发光二极管(OLED)显示器等的各种类型的显示装置。在显示装置中，OLED显示器使用通过使电子和空穴复合以产生光的OLED来显示图像。OLED显示器包括向OLED提供驱动电流的多个晶体管。
发明内容
本公开的实施例的一个或多个方面涉及其中减少了在制造工艺中使用的掩模的数量的显示装置。
本公开的实施例的一个或多个方面涉及制造其中减少了在制造工艺中使用的掩模的数量的显示装置的方法。
本公开的范围不限于上述目的，并且根据以下描述，本领域技术人员可以清楚地理解其他未提及的目的。
本公开的一个或多个示例实施例提供了一种显示装置，所述显示装置包括：基板；第一半导体层，位于所述基板上；第一栅极绝缘膜，位于所述第一半导体层上；第一导电层，位于所述第一栅极绝缘膜上，并且所述第一导电层包括第一栅电极和电容器的连接到所述第一栅电极的第一电极；第二半导体层，位于所述第一栅极绝缘膜上，并且所述第二半导体层位于与所述第一半导体层不同的层处；第二栅极绝缘膜，位于所述第一导电层和所述第二半导体层上；第二导电层，位于所述第二栅极绝缘膜上，并且所述第二导电层包括第二栅电极和所述电容器的第二电极；第二层间绝缘膜，位于所述第二导电层上；以及第三导电层，位于所述第二层间绝缘膜上，并且所述第三导电层包括连接到所述第一半导体层的第一源电极和第一漏电极以及连接到所述第二半导体层的第二源电极和第二漏电极。
在本公开的一个或多个示例实施例中，所述第一栅电极和所述第二半导体层是共面的。
在本公开的一个或多个示例实施例中，所述第二栅极绝缘膜位于所述第一栅电极和所述电容器的所述第二电极之间，并且所述第二栅极绝缘膜位于所述第二半导体层和所述第二栅电极之间。
在本公开的一个或多个示例实施例中，所述显示装置还包括与所述第二半导体层的至少一部分重叠的下部遮光图案，所述下部遮光图案位于所述第二半导体层下方。
在本公开的一个或多个示例实施例中，所述下部遮光图案与所述第一半导体层是共面的，并且包括与所述第一半导体层相同的材料。
在本公开的一个或多个示例实施例中，所述显示装置还包括第一层间绝缘膜，其中，所述第一层间绝缘膜位于所述下部遮光图案和所述第二半导体层之间。
在本公开的一个或多个示例实施例中，所述下部遮光图案与所述第一栅电极是共面的，并且包括与所述第一栅电极相同的材料。
在本公开的一个或多个示例实施例中，所述第一层间绝缘膜位于所述第一导电层和所述第二半导体层之间，并且所述第二半导体层位于所述第一导电层上方。
在本公开的一个或多个示例实施例中，多个绝缘膜位于所述第一栅电极和所述电容器的所述第二电极之间，并且所述多个绝缘膜中的至少一个绝缘膜位于所述第二半导体层和所述第二栅电极之间。
在本公开的一个或多个示例实施例中，所述下部遮光图案连接到所述第二栅电极，或者连接到所述第二源电极和所述第二漏电极中的任何一个。
本公开的一个或多个示例实施例提供了一种显示装置，所述显示装置包括：第一晶体管，包括位于第一层上的非氧化物半导体；第二晶体管，包括位于第二层上的氧化物半导体，所述第二层不同于所述非氧化物半导体位于其上的所述第一层；以及电容器，其中，所述电容器的第一电极和所述第一晶体管的栅电极由第一导电层形成，所述第二晶体管的栅电极和所述电容器的第二电极由与所述第一导电层不同的第二导电层形成，所述第一晶体管的源/漏电极和所述第二晶体管的源/漏电极由与所述第一导电层和所述第二导电层不同的第三导电层形成，并且所述第二晶体管的所述栅电极和所述电容器的所述第二电极是共面的。
在本公开的一个或多个示例实施例中，所述第一晶体管是p型金属氧化物半导体晶体管，并且所述第二晶体管是n型金属氧化物半导体晶体管，或者其中，所述第一晶体管是n型金属氧化物半导体晶体管，并且所述第二晶体管是p型金属氧化物半导体晶体管。
在本公开的一个或多个示例实施例中，所述显示装置还包括与所述第二晶体管的所述非氧化物半导体的至少一部分重叠的下部遮光图案，所述下部遮光图案位于所述第二晶体管下方。
在本公开的一个或多个示例实施例中，所述下部遮光图案与所述第一晶体管的所述非氧化物半导体是共面的，并且包括与所述第一晶体管的所述非氧化物半导体相同的材料。
在本公开的一个或多个示例实施例中，所述第二晶体管的所述氧化物半导体与所述第一晶体管的所述栅电极是共面的。
本公开的一个或多个示例实施例提供了一种制造显示装置的方法，所述方法包括：在基板上形成第一晶体管的第一半导体层；在所述第一半导体层上形成第一栅极绝缘膜；在所述第一栅极绝缘膜上形成第一栅电极和电容器的连接到所述第一栅电极的第一电极，其中，所述第一栅电极和所述电容器的所述第一电极中的每一个由第一导电层形成；在所述第一栅极绝缘膜上形成第二晶体管的第二半导体层，所述第二半导体层位于与所述第一半导体层不同的层处；在所述第二晶体管的所述第二半导体层上形成第二栅极绝缘膜；以及在所述第二栅极绝缘膜上形成第二导电层，其中，所述第二导电层包括所述电容器的第二电极以及第二栅电极。
在本公开的一个或多个示例实施例中，所述第一栅电极和所述第二半导体层是共面的。
在本公开的一个或多个示例实施例中，所述方法还包括：形成与所述第二半导体层的至少一部分重叠的下部遮光图案。
在本公开的一个或多个示例实施例中，所述下部遮光图案与所述第一半导体层是共面的，并且包括与所述第一半导体层相同的材料。
在本公开的一个或多个示例实施例中，所述方法还包括：在形成所述第一导电层之后形成第一层间绝缘膜，所述第一层间绝缘膜位于所述第一导电层和所述第二半导体层之间，其中，所述第二半导体层设置在所述第一导电层上方。
根据所述显示装置的一个或多个实施例和制造显示装置的所述方法的一个或多个实施例，可以减少掩模的数量，从而降低了工艺成本并提高了工艺效率。
根据本公开的一个或多个实施例的效果不受以上例示的内容的限制，并且在说明书中描述了各种其他效果。
附图说明
通过参考附图详细描述本公开的示例性实施例，本公开的以上和其他方面及特征将变得更加明显，在附图中：
图1是根据实施例的显示装置的平面图；
图2是图1的显示装置的侧视图；
图3是根据实施例的显示装置的一个像素的等效电路图；
图4是示出了根据实施例的一个像素和非显示区域的弯曲区域的外围的示例性截面的截面图；
图5是示出了根据实施例的制造显示装置的方法的流程图；
图6至图17是示出了根据实施例的制造显示装置的方法的工艺操作的截面图；
图18是根据另一实施例的显示装置的截面图；
图19是根据又一实施例的显示装置的截面图；
图20是根据再一实施例的显示装置的截面图；
图21是根据再一实施例的显示装置的截面图；
图22是示出了制造根据图21的实施例的显示装置的方法的部分流程图；以及
图23至图25是示出了制造根据图21的实施例的显示装置的方法的工艺操作的截面图。
具体实施方式
现在，在下文中将参照附图更充分地描述本发明的实施例，在附图中示出了本发明的优选实施例。然而，本发明可以以不同的形式来实施，且不应被解释为局限于在本文中阐述的实施例。而是，提供这些实施例以使本公开将是彻底的且完整的，并将本发明的范围充分地传达给本领域技术人员。
还将理解的是，当层被称为“在”另一层或基板“上”时，该层可以直接在所述另一层或基板上，或者还可以存在中间层。在整个说明书中，相同的附图标记指示相同的组件。在附图中，为了清楚起见，可能夸大了层和区域的厚度。
尽管在本文中可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语可以用于将一个元件与另一元件区分开。因此，在不脱离一个或多个实施例的教导的情况下，下面讨论的第一元件可被命名为第二元件。将元件描述为“第一”元件可能不要求或暗示存在第二元件或其他元件。本文中还可以使用术语“第一”、“第二”等来区分不同类别或不同组的元件。为了简洁起见，术语“第一”、“第二”等可分别表示“第一类别(或第一组)”、“第二类别(或第二组)”等。
如本文中使用的，除非上下文另外明确指出，否则单数形式的“一个”、“一种”和“所述(该)”也意图包括复数形式。
还将理解的是，当在本说明书中使用时，术语“包括”、“包含”、“含有”和/或“具有”说明存在所陈述的特征、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、步骤、操作、元件、组件和/或它们的组。
如本文中使用的，当诸如“……中的至少一个(种)”、“……中的一个(种)”和“从……中选择的”的表述在一列元件之前或之后时，修饰整列元件而不修饰该列的个别元件。
如本文中使用的，术语“和/或”包括一个或多个相关所列项的任意组合和所有组合。
此外，当描述本公开的实施例时，使用“可以”是指“本公开的一个或多个实施例”。
如本文中使用的，诸如“平面图”的短语可以指从显示装置的顶部或从与显示装置的显示区域(或显示平面)垂直的方向观察的视图。
将理解的是，当元件被称为“在”另一元件“上”、“连接到”或“耦接到”另一元件时，该元件可以直接在所述另一元件上、直接连接到或直接耦接到所述另一元件，或者还可以存在一个或多个中间元件。当元件被称为“直接在”另一元件“上”、“直接连接到”或“直接耦接到”另一元件时，不存在中间元件。
为了便于描述，在本文中可以使用诸如“在……之下”、“在……下方”、“下”、“在……上方”、“上”、“底部的”和“顶部的”等空间相对术语，以描述如附图中所示的一个元件或特征与另一元件(多个元件)或特征(多个特征)的关系。将理解的是，除了附图中描绘的方位之外，空间相对术语还意图覆盖装置在使用或操作中的不同方位。例如，如果装置在附图中被翻转，则描述为“在”其他元件或特征“下方”或“之下”的元件随后将被定向为“在”其他元件或特征“上方”或“之上”。因此，术语“在……下方”可以覆盖上方和下方两种方位。装置可被另外定向(旋转90度或者在其他方位处)，并且应当相应地解释本文中使用的空间相对描述语。此外，当元件被描述为“在”另一元件“上方”时，该元件可以沿着垂直于基体基板的方向比其他元件更远离显示装置的基体基板。当元件被描述为“在”另一元件“下方”时，该元件可以沿着垂直于基体基板的方向比其他元件更靠近显示装置的基体基板。
如本文中使用的，术语“基本上”和类似术语用作为近似术语而非程度术语，并且旨在解释将由本领域普通技术人员认识到的测量值或计算值的固有偏差。
如本文中使用的，术语“使用”可以被认为与术语“利用”同义。
除非另有定义，否则本文中使用的所有术语(包括技术术语和科学术语)具有与本公开所属领域的普通技术人员所通常理解的相同的含义。还将理解的是，除非在本文中明确地如此定义，否则诸如在通用词典中定义的术语的术语应当被解释为具有与它们在相关领域和/或本说明书的背景中的含义相一致的意思，且不应以理想化的或过于形式化的含义来解释所述术语。
在详细的描述中，本领域技术人员将理解的是，在实质上不脱离本发明的原理的情况下，可以对所公开的实施例进行许多改变和修改。因此，本发明的公开的实施例仅以一般性的和描述性的含义来使用，而不是出于限制的目的。
在下文中，将参照附图描述具体实施例。
图1是根据实施例的显示装置的平面图。图2是图1的显示装置的侧视图。图2示出了在显示装置的厚度方向上弯曲的显示装置的侧表面的形状。
显示装置1可以是用于显示运动图像或静止图像的装置，并且显示装置1可以用于诸如移动电话、智能电话、平板个人计算机(PC)、智能手表、手表电话、移动通信终端、电子笔记本、电子书、便携式多媒体播放器(PMP)、导航系统和超移动PC(UMPC)的便携式电子装置的显示屏幕，并且还可以用于诸如电视机、膝上型计算机、监视器、广告牌和物联网装置的各种产品的显示屏幕。
根据一个或多个实施例的显示装置1可以在平面图中具有大致矩形形状。显示装置1可以在平面图中具有矩形形状，在该矩形形状的角处的角度为直角。然而，本公开不限于此，并且显示装置1可以在平面图中具有其角被倒圆或呈曲线的矩形形状。
在附图中，第一方向DR1在平面图中表示显示装置1的横向方向，并且第二方向DR2在平面图中表示显示装置1的纵向方向。另外，第三方向DR3表示显示装置1的厚度方向。第一方向DR1和第二方向DR2彼此垂直地交叉，并且第三方向DR3是与其中第一方向DR1和第二方向DR2所在的平面交叉的方向，并且第三方向DR3与第一方向DR1和第二方向DR2两者垂直地交叉。然而，将在实施例中描述的方向应当被理解为是指相对方向，并且实施例不限于所描述的方向。
除非另有定义，否则在本说明书中，相对于第三方向DR3表示的术语“上部”、“上表面”或“上侧”是指相对于显示面板100的显示表面(例如，显示面板100发光以显示图像所通过的显示面板100的表面)的方向，并且术语“下部”、“下表面”或“下侧”是指与相对于显示面板100的与显示表面相反的方向。
参照图1和图2，显示装置1可以包括显示面板100。显示面板100可以是包括诸如聚酰亚胺等的柔性聚合物材料的柔性基板。因此，显示面板100可以是柔性的、可弯曲的、可折叠的或可卷曲的。
显示面板100可以是有机发光显示面板。在一个或多个实施例中，将有机发光显示面板示出为显示面板100，但是本公开不限于此，并且诸如液晶显示(LCD)面板、量子点有机发光显示(QD-OLED)面板、量子点LCD(QD-LCD)面板、量子纳米发光显示面板(纳米发射显示器(NED)面板)和微型LED面板等的其他类型的显示面板可以应用为显示面板100。
显示面板100可以包括其中显示屏幕(例如，显示图像)的显示区域DA和其中不显示屏幕(例如，不显示图像)的非显示区域NDA。在平面图中，可以将显示面板100划分为显示区域DA和非显示区域NDA。非显示区域NDA可以设置为围绕显示区域DA。非显示区域NDA可以形成边框。
显示区域DA可以在平面图中具有矩形形状，在该矩形形状的角处的角度为直角。在一个或多个实施例中，显示区域DA可以在平面图中具有矩形形状，该矩形形状的角被倒圆或呈曲线。显示区域DA可以具有短边和长边。每条长边可以比每条短边长。显示区域DA的短边可以是在第一方向DR1上延伸的边。显示区域DA的长边可以是在第二方向DR2上延伸的边。然而，显示区域DA的平面形状不限于矩形形状，并且显示区域DA可以为圆形、椭圆形或各种其他适当的形状。
显示区域DA可以包括多个像素。所述像素可以以矩形形式布置。每个像素可以包括发光层和控制发光层的发光量的电路层。电路层可以包括线、电极和至少一个晶体管。发光层可以包括有机发光材料。发光层可以被封装膜密封。下面将更详细地描述像素的详细配置。
非显示区域NDA可以设置为与显示区域DA的两条短边和两条长边相邻。在这种情况下，非显示区域NDA可以围绕显示区域DA的所有边并形成显示区域DA的边缘(例如，外边缘)。然而，本公开不限于此，并且非显示区域NDA可以设置为仅与显示区域DA的两条短边或两条长边相邻。
显示面板100可以包括主区域MA和在第二方向DR2上连接到主区域MA的一侧的弯曲区域BA。显示面板100还可以包括子区域SA，子区域SA的一侧在第二方向DR2上连接到弯曲区域BA，并且子区域SA在其厚度方向上弯曲以在厚度方向上与主区域MA重叠。
显示区域DA可以定位在主区域MA中。非显示区域NDA可以定位在主区域MA的显示区域DA的外围边缘部分处。
主区域MA可以在平面图中具有与显示装置1的外部的形状类似的形状。主区域MA可以是定位在一个表面中的平坦区域。换言之，主区域MA可以是定位在如图1中所示的显示装置1的大致平坦的平面表面中的区域。然而，本公开不限于此，并且除了主区域MA的连接到弯曲区域BA的边缘(侧)之外的其余边缘中的至少一个边缘可以弯曲以形成弯曲表面，或者可以在垂直方向上弯曲。
当除了主区域MA的连接到弯曲区域BA的边缘(侧)之外的其余边缘中的至少一个边缘呈曲线或弯曲时，显示区域DA也可以设置在相应的边缘处。然而，本公开不限于此，并且其中不显示屏幕的非显示区域NDA可以设置在呈曲线的或弯曲的边缘处，或者显示区域DA和非显示区域NDA可以一起设置在呈曲线的或弯曲的边缘处。
主区域MA的非显示区域NDA可以位于从显示区域DA的外边界延伸到显示面板100的边缘的区域中。用于向显示区域DA施加信号的信号线或驱动电路可以设置在主区域MA的非显示区域NDA中。
弯曲区域BA可以连接到主区域MA的一条短边。弯曲区域BA的宽度(在第一方向DR1上的宽度)可以小于(或少于)主区域MA的宽度(短边的宽度)。主区域MA和弯曲区域BA之间的连接部分可以具有L形的切口形状，以减小边框的宽度。
在弯曲区域BA中，显示面板100可以在与其显示表面的方向(例如，显示表面面对的方向)相反的方向上以曲率弯曲。因为显示面板100在弯曲区域BA中弯曲，所以显示面板100的表面(例如，子区域SA)可以被反转。即，显示面板100的面朝上的一个表面可以通过弯曲区域BA面对显示面板100的侧表面的外侧，然后可以改变为面朝下。
子区域SA从弯曲区域BA延伸。子区域SA可以在平行于主区域MA的方向上从弯曲端点延伸。子区域SA可以在显示面板100的厚度方向上与主区域MA重叠。子区域SA可以在主区域MA的边缘处与非显示区域NDA重叠，并且可以进一步与主区域MA的显示区域DA重叠。子区域SA的宽度可以与弯曲区域BA的宽度相同、相等或基本上相等，但是本公开不限于此。例如，在一个或多个实施例中，子区域SA和弯曲区域BA可以具有不同的宽度。
焊盘部分可以设置在显示面板100的子区域SA上。外部装置可以安装在焊盘部分上(或附着到焊盘部分)。外部装置的示例可以包括驱动芯片200和形成为柔性印刷板或刚性印刷板的驱动基板300等。另外，线连接膜和连接器等可以作为外部装置安装在焊盘部分上。一个或多个外部装置可以安装在子区域SA中。例如，如图1和图2中所示，驱动芯片200可以设置在显示面板100的子区域SA中，并且驱动基板300可以附着到子区域SA的端部。在这种情况下，显示面板100可以包括连接到驱动芯片200的焊盘部分和连接到驱动基板300的焊盘部分两者。作为另一示例，驱动芯片可以安装在膜上，并且该膜可以附着到显示面板100的子区域SA。
驱动芯片200可以安装在显示面板100的一个表面上。在一个或多个实施例中，显示面板100的所述一个表面与显示面板100的显示表面共面(例如，驱动芯片200安装在与所述显示表面相同的显示面板100的表面上)。如上所述，由于弯曲区域BA被弯曲并反转，因此驱动芯片200可以安装在显示面板100的在厚度方向上面朝下(或远离显示区域DA)的表面上，并且因此，驱动芯片200的上表面可以面朝下。
驱动芯片200可以使用各向异性导电膜附着到显示面板100上，或可以通过超声焊接附着到显示面板100上。驱动芯片200的横向宽度可以小于(或少于)显示面板100的横向宽度。驱动芯片200可以在横向方向(第一方向DR1)上设置在子区域SA的中心部分上，并且驱动芯片200的左边缘和右边缘可以分别与子区域SA的左边缘和右边缘间隔开。
驱动芯片200可以包括驱动显示面板100的集成电路。在一个或多个实施例中，集成电路可以是产生并提供数据信号的数据驱动集成电路，但是本公开不限于此。驱动芯片200连接到设置在显示面板100的焊盘部分上的线焊盘，以将数据信号提供到线焊盘。连接到线焊盘的线延伸到像素，以将数据信号施加到相应的像素。
图3是根据实施例的显示装置的等效电路图。
参照图3，有机发光显示装置的一个像素的电路包括有机发光二极管OLED、多个晶体管T1至T7(T1、T2、T3、T4、T5、T6和T7)和电容器Cst。数据信号DATA、第一扫描信号Gw-p、第二扫描信号Gw-n、第三扫描信号GI、发光控制信号EM、第一电源电压ELVDD、第二电源电压ELVSS和初始化电压VINT被施加到像素的电路。
有机发光二极管OLED包括阳极电极和阴极电极。电容器Cst包括第一电极和第二电极。
多个晶体管可以包括第一晶体管T1至第七晶体管T7(第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7)。晶体管T1至T7中的每个晶体管包括栅电极、第一源/漏电极和第二源/漏电极。晶体管T1至T7中的每个晶体管的第一源/漏电极和第二源/漏电极中的任何一个源/漏电极可以为源电极，并且另一个源/漏电极可以为漏电极。
晶体管T1至T7中的每个晶体管可以为薄膜晶体管。晶体管T1至T7中的每个晶体管可以为p型金属氧化物半导体(PMOS)晶体管和n型金属氧化物半导体(NMOS)晶体管中的任何一种。在一个或多个实施例中，用作驱动晶体管的第一晶体管T1、用作数据传送晶体管的第二晶体管T2、用作第一发光控制晶体管的第五晶体管T5和用作第二发光控制晶体管的第六晶体管T6可以为PMOS晶体管(例如，在图3中所示的实施例中)。另一方面，用作补偿晶体管的第三晶体管T3、用作第一初始化晶体管的第四晶体管T4和用作第二初始化晶体管的第七晶体管T7可以为NMOS晶体管(例如，在图3中所示的实施例中)。PMOS晶体管和NMOS晶体管具有不同的特性。第三晶体管T3、第四晶体管T4和第七晶体管T7可以形成为具有相对高的截止特性的NMOS晶体管，并且因此，可以减小在有机发光二极管OLED的发射时段期间的驱动电流的泄漏。
在下文中，将根据一个或多个实施例更详细地描述每个组件。
第一晶体管T1的栅电极连接到电容器Cst的第一电极。第一晶体管T1的第一源/漏电极经由第五晶体管T5连接到第一电源电压ELVDD的端子。第一晶体管T1的第二源/漏电极经由第六晶体管T6连接到有机发光二极管OLED的阳极电极。第一晶体管T1根据第二晶体管T2的开关操作接收数据信号DATA，并将与数据信号DATA对应的驱动电流供应到有机发光二极管OLED。
第二晶体管T2的栅电极连接到第一扫描信号Gw-p的端子。第二晶体管T2的第一源/漏电极连接到数据信号DATA的端子。第二晶体管T2的第二源/漏电极在连接到第一晶体管T1的第一源/漏电极的同时经由第五晶体管T5连接到第一电源电压ELVDD的端子。第二晶体管T2根据第一扫描信号Gw-p而导通，以执行其中将数据信号DATA传输到第一晶体管T1的第一源/漏电极的开关操作。
第三晶体管T3的栅电极连接到第二扫描信号Gw-n的端子。第三晶体管T3的第一源/漏电极在连接到第一晶体管T1的第二源/漏电极的同时经由第六晶体管T6连接到有机发光二极管OLED的阳极电极。第三晶体管T3的第二源/漏电极连接到电容器Cst的第一电极、第四晶体管T4的第一源/漏电极和第一晶体管T1的栅电极。第三晶体管T3根据第二扫描信号Gw-p而导通，以将第一晶体管T1的栅电极连接到第二源/漏电极，并且以二极管方式连接第一晶体管T1。因此，由于第一晶体管T1的阈值电压，在第一晶体管T1的第一源/漏电极与栅电极之间产生电压差。因此，数据信号DATA可以以补偿第一晶体管T1的阈值电压的偏差的方式被供应到第一晶体管T1的栅电极。
第四晶体管T4的栅电极连接到第三扫描信号GI的端子。第四晶体管T4的第二源/漏电极连接到初始化电压VINT的端子。第四晶体管T4的第一源/漏电极连接到电容器Cst的第一电极、第三晶体管T3的第二源/漏电极和第一晶体管T1的栅电极。第四晶体管T4根据第三扫描信号GI而导通，以执行其中初始化电压VINT被传输到第一晶体管T1的栅电极的操作，使得第一晶体管T1的栅电极的电压被初始化。
第五晶体管T5的栅电极连接到发光控制信号EM的端子。第五晶体管T5的第一源/漏电极连接到第一电源电压ELVDD的端子。第五晶体管T5的第二源/漏电极连接到第一晶体管T1的第一源/漏电极和第二晶体管T2的第二源/漏电极。
第六晶体管T6的栅电极连接到发光控制信号EM的端子。第六晶体管T6的第一源/漏电极连接到第一晶体管T1的第二源/漏电极和第三晶体管T3的第一源/漏电极。第六晶体管T6的第二源/漏电极连接到有机发光二极管OLED的阳极电极。
第五晶体管T5和第六晶体管T6根据发光控制信号EM而并发地(例如，同时地)导通，以便驱动电流流到有机发光二极管OLED中(或流过有机发光二极管OLED)。
第七晶体管T7的栅电极连接到发光控制信号EM的端子。第七晶体管T7的第一源/漏电极连接到有机发光二极管OLED的阳极电极。第七晶体管T7的第二源/漏电极连接到初始化电压VINT的端子。第七晶体管T7根据发光控制信号EM而导通，以使有机发光二极管OLED的阳极电极初始化。
第七晶体管T7与第五晶体管T5和第六晶体管T6接收相同的发光控制信号EM。然而，因为第七晶体管T7是NMOS晶体管，并且第五晶体管T5和第六晶体管T6是PMOS晶体管，所以第七晶体管T7可以与第五晶体管T5和第六晶体管T6在不同的时序处导通。即，当发光控制信号EM为高电平时，第七晶体管T7导通，并且第五晶体管T5和第六晶体管T6截止。当发光控制信号EM为低电平时，第七晶体管T7截止，并且第五晶体管T5和第六晶体管T6导通。因此，通过第七晶体管T7的初始化操作可以不在第五晶体管T5和第六晶体管T6导通所在的发射时间点执行，并且通过第七晶体管T7的初始化操作可以在第五晶体管T5和第六晶体管T6截止所在的非发射时间点执行。
在图3的示出的实施例中，示出了其中第七晶体管T7的栅电极接收发光控制信号EM的示例。然而，在一个或多个实施例中，像素的电路可以被配置为使得第七晶体管T7的栅电极接收第三扫描信号GI。
电容器Cst的第二电极连接到第一电源电压ELVDD的端子。电容器Cst的第一电极连接到第一晶体管T1的栅电极、第三晶体管T3的第二源/漏电极和第四晶体管T4的第一源/漏电极。有机发光二极管OLED的阴极电极连接到第二电源电压ELVSS的端子。有机发光二极管OLED从第一晶体管T1接收驱动电流并且发光以显示图像。
在下文中，将参照图4详细地描述显示面板100的截面结构。图4示出了显示面板100的显示区域DA的一个像素和包括弯曲区域BA的非显示区域NDA的截面结构的示例。
图4是示出了根据实施例的显示区域的像素和非显示区域的弯曲区域的外围的示例截面的截面图。
首先，将参照图4描述显示面板100的显示区域DA。
显示区域DA可以包括硅晶体管区域AR1和氧化物晶体管区域AR2，在硅晶体管区域AR1中设置有包括用作沟道的多晶硅的非氧化物无机半导体晶体管(在下文中，简称为“硅晶体管”)，在氧化物晶体管区域AR2中设置有包括用作沟道的氧化物半导体的氧化物半导体晶体管(在下文中，简称为“氧化物晶体管”)。设置在硅晶体管区域AR1中的硅晶体管可以为PMOS晶体管，并且在图4中，作为硅晶体管的示例，示出了用作驱动晶体管的第一晶体管T1。设置在氧化物晶体管区域AR2中的氧化物晶体管可以为NMOS晶体管，并且在图4中，作为氧化物晶体管的示例，示出了用作补偿晶体管的第三晶体管T3。在一个或多个实施例中，作为设置在硅晶体管区域AR1中的其他硅晶体管的第二晶体管T2、第五晶体管T5和第六晶体管T6可以与第一晶体管T1具有基本上相同的堆叠结构，并且作为设置在氧化物晶体管区域AR2中的其他氧化物晶体管的第四晶体管T4和第七晶体管T7可以与第三晶体管T3具有基本上相同的堆叠结构。下面将更详细地描述硅晶体管和氧化物晶体管。
基体基板101、阻挡层102、缓冲层103、包括硅下部遮光图案104和硅半导体层105的硅半导体图案PS、第一栅极绝缘膜GI1、第一导电层110、第一层间绝缘膜ILD1、氧化物半导体层135、第二栅极绝缘膜GI2、第二导电层140、第二层间绝缘膜ILD2、第三导电层150、第一过孔层(via layer)VIA1、第四导电层160、第二过孔层VIA2、阳极电极ANO和像素限定膜PDL可以顺序地设置或堆叠在显示面板100的显示区域DA中。上面描述的层中的每个层可以形成为单个膜或可以形成为包括多个膜的堆叠膜。在一个或多个实施例中，在这些层之间还可以设置另一层。
基体基板101支撑设置在其上方的各个层。基体基板101例如可以由诸如聚合物树脂等的绝缘材料制成。聚合物材料的示例可以包括聚醚砜(PES)、聚丙烯酸酯(PA)、多芳基化合物(PAR)、聚醚酰亚胺(PEI)、聚萘二甲酸乙二酯(PEN)、聚对苯二甲酸乙二酯(PET)、聚苯硫醚(PPS)、聚烯丙基化物(polyallylate)、聚酰亚胺(PI)、聚碳酸酯(PC)、三乙酸纤维素(CAT)、乙酸丙酸纤维素(CAP)或它们的组合。基体基板101可以包括金属材料。
基体基板101可以是可弯曲的、可折叠的或可卷曲的柔性基板。形成柔性基板的材料的示例可以包括PI，但是本公开不限于此。
当有机发光显示装置为背面发射型或双面发射型时，可以使用透明基板。当有机发光显示装置为顶发射型时，可以使用透明的、半透明的和/或不透明的基板。
阻挡层102可以设置在基体基板101上。阻挡层102可以防止或减少杂质离子的扩散，防止或减少湿气或外部空气的渗透，并执行表面平坦化功能。阻挡层102可以包括氮化硅、氧化硅或氮氧化硅等。根据基体基板101的类型或工艺条件等，可以省略阻挡层102。
缓冲层103可以设置在阻挡层102上。缓冲层103可以包括氮化硅、氧化硅和氮氧化硅等中的至少一种。在一个或多个实施例中，根据基体基板101的类型或工艺条件等，可以省略缓冲层103。
硅半导体图案PS可以设置在缓冲层103上。硅半导体图案PS可以由多晶硅、单晶硅或非晶硅等制成。硅半导体图案PS可以包括硅下部遮光图案104和硅半导体层105。硅下部遮光图案104和硅半导体层105可以由相同的材料制成，并可以被形成为共面的。换言之，硅下部遮光图案104和硅半导体层105可以设置为共面的(例如，设置在缓冲层103上)。硅下部遮光图案104可以设置在氧化物晶体管区域AR2中，并且硅半导体层105可以设置在硅晶体管区域AR1中。例如，在一个或多个实施例中，硅下部遮光图案104不设置在硅晶体管区域AR1中。
硅下部遮光图案104可以定位在氧化物半导体层135下方，以用于防止或基本上防止从显示面板100的下方向入射的光进入设置在硅下部遮光图案104上方的氧化物半导体层135。硅下部遮光图案104可以(例如，在厚度方向上)至少与氧化物半导体层135的沟道区135c重叠。在一个或多个实施例中，在图4中所示的截面图中，硅下部遮光图案104可以(例如，在厚度方向上)与整个氧化物半导体层135重叠。
在一个或多个实施例中，硅下部遮光图案104可以用作氧化物晶体管的另一栅电极。在这种情况下，硅下部遮光图案104可以连接到第二栅电极142。在一个或多个实施例中，硅下部遮光图案104可以连接(例如，电连接)到设置在氧化物晶体管区域AR2中的晶体管的第一源/漏电极153和第二源/漏电极154中的任何一个源/漏电极。
硅半导体层105可以由多晶硅制成。在这种情况下，可以通过使用诸如快速热退火(RTA)方法、固相结晶(SPC)方法、准分子激光退火(ELA)方法、金属诱导结晶(MIC)方法、金属诱导横向结晶(MILC)方法或顺序横向固化(SLS)方法等的结晶方法使非晶硅结晶来形成多晶硅。
硅半导体层105可以包括设置为在其厚度方向上与其上方的第一栅电极111重叠的沟道区105c以及硅半导体层105的分别定位在沟道区105c的一侧和另一侧的第一源极/漏极区105a和第二源极/漏极区105b。硅半导体层105的第一源极/漏极区105a和第二源极/漏极区105b可以包括多个载流子离子，并且因此，可以具有比沟道区105c更高的导电性和更低的电阻。
硅半导体层105可以是上面描述的第一晶体管T1、第二晶体管T2、第五晶体管T5和第六晶体管T6中的每个晶体管的半导体层，并可以形成相应的晶体管的沟道。
第一栅极绝缘膜GI1可以设置在硅半导体图案PS上。第一栅极绝缘膜GI1可以包括硅化合物或金属氧化物等。例如，第一栅极绝缘膜GI1可以包括氧化硅、氮化硅、氮氧化硅、氧化铝、氧化钽、氧化铪、氧化锆或氧化钛等。以上材料可以单独使用或以它们的组合形式使用。
第一栅极绝缘膜GI1可以覆盖硅半导体层105的除了其中形成有接触孔CNT1和CNT2的部分之外的上表面，并且在一个或多个实施例中，第一栅极绝缘膜GI1还覆盖硅半导体层105的侧表面。此外，第一栅极绝缘膜GI1可以覆盖硅下部遮光图案104的上表面和侧表面。在一个或多个实施例中，第一栅极绝缘膜GI1可以大体上或基本上设置在基体基板101的整个表面上方。
第一导电层110设置在第一栅极绝缘膜GI1上。第一导电层110可以包括从钼(Mo)、铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钙(Ca)、钛(Ti)、钽(Ta)、钨(W)和铜(Cu)中选择的一种或多种金属。第一导电层110可以是单个膜或多层膜。
第一导电层110可以包括设置在硅晶体管区域AR1中的第一栅电极111。
第一栅电极111可以是硅晶体管的栅电极。第一栅电极111可以连接到电容器Cst的第一电极。电容器Cst的第一电极可以使用第一栅电极111自身来形成，或者可以使用从第一栅电极111延伸的一部分来形成。因此，一体化的第一导电层110的图案的一部分可以包括第一栅电极111和电容器Cst的第一电极。例如，一体化的第一导电层110的图案的一部分可以与硅半导体层105重叠以在相应的部分处用作第一栅电极111，并且该图案的另一部分可以不与硅半导体层105重叠，以用作电容器Cst的第一电极，电容器Cst的第一电极与其上方的电容器Cst的第二电极141重叠。作为另一示例，一体化的第一导电层110的图案的一部分可以与硅半导体层105重叠，以用作第一栅电极111和电容器Cst的第一电极两者。
第一层间绝缘膜ILD1设置在第一导电层110上。第一层间绝缘膜ILD1可以包括硅化合物和/或金属氧化物等。例如，第一层间绝缘膜ILD1可以包括氧化硅、氮化硅、氮氧化硅、氧化铝、氧化钽、氧化铪、氧化锆和/或氧化钛等。以上材料可以单独使用或以它们的组合使用。
第一层间绝缘膜ILD1可以设置在包括第一栅电极111的第一导电层110上，以用于防止或基本上防止第一导电层110因随后的工艺(例如，硅半导体层105的高温活化)而被氧化。第一层间绝缘膜ILD1的厚度可以小于(或少于)第一栅极绝缘膜GI1和第二栅极绝缘膜GI2中的每个栅极绝缘膜的厚度。
氧化物半导体层135设置在第一层间绝缘膜ILD1上。氧化物半导体层135可以设置在氧化物晶体管区域AR2中。氧化物半导体层135可以包括氧化物半导体。氧化物半导体可以包括从氧化镓铟锌(GIZO)、锌(Zn)、铟(In)、镓(Ga)、锡(Sn)、镉(Cd)、锗(Ge)、铪(Hf)和它们的组合中选择的一种或多种氧化物。氧化物半导体可以包括氧化铟镓锌(IGZO)、氧化锌锡(ZTO)和氧化铟锡(IZO)等中的至少一种。
氧化物半导体层135可以包括设置为在其厚度方向上与其上方的第二栅电极142重叠的沟道区135c以及氧化物半导体层135的分别定位在沟道区135c的一侧和另一侧的第一源极/漏极区135a和第二源极/漏极区135b。氧化物半导体层135的第一源极/漏极区135a和第二源极/漏极区135b可以为导电区，并且可以具有比沟道区135c更高的导电性和更低的电阻。
氧化物半导体层135可以是上面描述的第三晶体管T3、第四晶体管T4和第七晶体管T7中的每个晶体管的半导体层，并可以形成相应的晶体管的沟道。
第二栅极绝缘膜GI2设置在氧化物半导体层135上。第二栅极绝缘膜GI2可以包括硅化合物或金属氧化物等。例如，第二栅极绝缘膜GI2可以包括氧化硅、氮化硅、氮氧化硅、氧化铝、氧化钽、氧化铪、氧化锆或氧化钛等。以上材料可以单独使用或以它们的组合使用。
第二栅极绝缘膜GI2可以覆盖氧化物半导体层135的除了其中形成有接触孔CNT3和CNT4的部分之外的上表面，并且第二栅极绝缘膜GI2还可以覆盖氧化物半导体层135的侧表面。第二栅极绝缘膜GI2可以大体上设置在基体基板101的整个表面上方或者基本上在基体基板101的整个表面上方延伸。
在一个或多个实施例中，第二栅极绝缘膜GI2可以根据其位置执行不同的功能。例如，第二栅极绝缘膜GI2的定位在氧化物晶体管区域AR2中的部分可以设置在氧化物半导体层135和第二栅电极142之间，以用作氧化物晶体管的栅极绝缘膜。在一个或多个实施例中，第二栅极绝缘膜GI2的定位在(例如，在厚度方向上)与电容器Cst的第二电极141和电容器Cst的连接到第一栅电极111的第一电极重叠的(硅晶体管区域AR1的)区域中的部分可以用作电容器Cst的电介质，另一绝缘层(例如，第一层间绝缘膜ILD1)位于电容器Cst的第二电极141与电容器Cst的连接到第一栅电极111的第一电极之间。即，电容器Cst的第二电极141和电容器Cst的连接到第一栅电极111的第一电极可以在彼此重叠的区域中彼此面对的同时形成电容器Cst，第二栅极绝缘膜GI2介于它们之间。在一个或多个实施例中，设置在氧化物晶体管区域AR2中的晶体管的氧化物半导体层135可以定位在第二栅极绝缘膜GI2的一部分下方，并且第二栅极绝缘膜GI2的另一部分可以位于第一层间绝缘膜ILD1上，第一层间绝缘膜ILD1位于设置在硅晶体管区域AR1中的栅电极111上。在一个或多个实施例中，在氧化物晶体管区域AR2中，氧化物半导体层135位于第一层间绝缘膜ILD1和第二栅极绝缘膜GI2之间，并且在硅晶体管区域AR1中，第一层间绝缘膜ILD1和第二栅极绝缘膜GI2位于电容器Cst的第二电极141和电容器Cst的连接到第一栅电极111的第一电极之间。
如上所述，第二栅极绝缘膜GI2可以在与设置在氧化物晶体管区域AR2中的晶体管的氧化物半导体层135和第二栅电极142重叠的区域中用作栅极绝缘膜，并且第二栅极绝缘膜GI2可以在与电容器Cst的第二电极141和电容器Cst的第一电极重叠的区域中用作电容器Cst的电介质。如上所述，一个绝缘膜(例如，第二栅极绝缘膜GI2)可以用作被包括在氧化物晶体管区域AR2中的晶体管的栅极绝缘膜，并且可以用作位于另一区域(例如，如图4中所示的硅晶体管区域AR1)中的电容器Cst的电介质，并且因此，与单独地形成各个绝缘膜的工艺相比，可以简化制造或制备工艺。此外，减少了包括在显示装置1中的绝缘膜的数量，并且因此，可以减小显示装置1的厚度。
第二导电层140设置在第二栅极绝缘膜GI2上。第二导电层140可以包括设置在硅晶体管区域AR1中的电容器Cst的第二电极141和设置在氧化物晶体管区域AR2中的晶体管的第二栅电极142。第二导电层140可以包括从钼(Mo)、铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钙(Ca)、钛(Ti)、钽(Ta)、钨(W)和铜(Cu)中选择的一种或多种金属。第一导电层110可以是单个膜或多层膜。
设置在氧化物晶体管区域AR2中的晶体管的氧化物半导体层135可以设置在被设置于硅晶体管区域AR1中的晶体管的第一栅电极111上方，或者可以设置在位于该第一栅电极111上方的层处。在一个或多个实施例中，第一层间绝缘膜ILD1的一部分位于氧化物晶体管区域AR2中的晶体管的氧化物半导体层135下方，并且第一层间绝缘膜ILD1的另一部分位于硅晶体管区域AR1中的晶体管的栅电极111上方。例如，第一层间绝缘膜ILD1可以堆叠在第一栅电极111上，并且氧化物半导体层135可以设置在第一层间绝缘膜ILD1上。
设置在氧化物晶体管区域AR2中的晶体管的氧化物半导体层135可以位于设置在硅晶体管区域AR1中的电容器Cst的第二电极141下方，或者可以位于该第二电极141下方的层处。在一个或多个实施例中，第二栅极绝缘膜GI2的一部分位于氧化物晶体管区域AR2中的晶体管的氧化物半导体层135上方，并且第二栅极绝缘膜GI2的另一部分位于硅晶体管区域AR1中的电容器Cst的第二电极141下方。例如，第二栅极绝缘膜GI2可以设置在被设置于氧化物晶体管区域AR2中的晶体管的氧化物半导体层135上(例如，在氧化物半导体层135的上表面上和/或在氧化物半导体层135的侧表面上)，并且包括电容器Cst的第二电极141和设置在氧化物晶体管区域AR2中的晶体管的第二栅电极142的第二导电层140可以设置在第二栅极绝缘膜GI2上。
形成第二导电层140的设置在硅晶体管区域AR1中的电容器Cst的第二电极141和设置在氧化物晶体管区域AR2中的晶体管的第二栅电极142可以由相同的材料制成或包括相同的材料。此外，电容器Cst的第二电极141和第二栅电极142可以形成为共面的(例如，如图4中所示，共享平面)。
具体地，设置在硅晶体管区域AR1中的电容器Cst的第二电极141和设置在氧化物晶体管区域AR2中的晶体管的第二栅电极142两者可以设置在同一绝缘膜(例如，第二栅极绝缘膜GI2)上。
此外，设置在硅晶体管区域AR1中的电容器Cst的第二电极141和设置在氧化物晶体管区域AR2中的晶体管的第二栅电极142可以使用一个掩模并发地(例如，同时地)形成。如上所述，设置在氧化物晶体管区域AR2中的晶体管的第二栅电极142不是使用单独的导电层通过单独的掩模工艺形成，而是使用同一掩模与设置在硅晶体管区域AR1中的电容器Cst的第二电极141并发地(例如，同时地)形成，并且因此，可以减少掩模工艺的数量。
第二层间绝缘膜ILD2设置在第二导电层140上。第二层间绝缘膜ILD2可以包括硅化合物或金属氧化物等。例如，第二层间绝缘膜ILD2可以包括氧化硅、氮化硅、氮氧化硅、氧化铝、氧化钽、氧化铪、氧化锆和/或氧化钛等。以上材料可以单独使用或以它们的组合使用。
第二层间绝缘膜ILD2的厚度可以大于上面描述的第一栅极绝缘膜GI1、第二栅极绝缘膜GI2和第一层间绝缘膜ILD1中的每一个的厚度。此外，第二层间绝缘膜ILD2可以由与第一层间绝缘膜ILD1相同的材料形成，但是本公开不限于此。
第三导电层150设置在第二层间绝缘膜ILD2上。第三导电层150可以包括从铝(Al)、钼(Mo)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钙(Ca)、钛(Ti)、钽(Ta)、钨(W)和铜(Cu)中选择的一种或多种金属。
第三导电层150可以包括设置在硅晶体管区域AR1中的晶体管的第一源/漏电极151和第二源/漏电极152以及设置在氧化物晶体管区域AR2中的晶体管的第一源/漏电极153和第二源/漏电极154。
在设置在硅晶体管区域AR1中的晶体管中，第一源/漏电极151可以通过第一接触孔CNT1连接到硅半导体层105的第一源极/漏极区105a，第一接触孔CNT1穿过第二层间绝缘膜ILD2、第二栅极绝缘膜GI2、第一层间绝缘膜ILD1和第一栅极绝缘膜GI1并暴露硅半导体层105的第一源极/漏极区105a。第二源/漏电极152可以通过第二接触孔CNT2连接到硅半导体层105的第二源极/漏极区105b，第二接触孔CNT2穿过第二层间绝缘膜ILD2、第二栅极绝缘膜GI2、第一层间绝缘膜ILD1和第一栅极绝缘膜GI1并暴露硅半导体层105的第二源极/漏极区105b。
在设置在氧化物晶体管区域AR2中的晶体管中，第一源/漏电极153可以通过第三接触孔CNT3连接到氧化物半导体层135的第一源极/漏极区135a，第三接触孔CNT3穿过第二层间绝缘膜ILD2和第二栅极绝缘膜GI2并暴露氧化物半导体层135的第一源极/漏极区135a。第二源/漏电极154可以通过第四接触孔CNT4连接到氧化物半导体层135的第二源极/漏极区135b，第四接触孔CNT4穿过第二层间绝缘膜ILD2和第二栅极绝缘膜GI2并暴露氧化物半导体层135的第二源极/漏极区135b。
第一过孔层VIA1设置在第三导电层150上。第一过孔层VIA1可以包括无机绝缘材料或有机绝缘材料，诸如聚丙烯酸酯树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、不饱和聚酯树脂、聚苯醚树脂、聚苯硫醚树脂和/或苯并环丁烯(BCB)等。
第四导电层160设置在第一过孔层VIA1上。第四导电层160可以包括从钼(Mo)、铝(Al)、铂(Pt)、钯(Pd)、银(Ag)、镁(Mg)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钙(Ca)、钛(Ti)、钽(Ta)、钨(W)和铜(Cu)中选择的一种或多种金属。第一导电层110可以为单个膜或多层膜。
第四导电层160可以包括连接电极161和上部遮光图案163。暴露设置在硅晶体管区域AR1中的晶体管的第二源/漏电极152的第五接触孔CNT5可以设置在第一过孔层VIA1中，并且连接电极161可以通过第五接触孔CNT5连接到第二源/漏电极152。
上部遮光图案163可以用于防止或基本上防止从显示面板100的上方向(例如，厚度方向)入射的光进入定位在上部遮光图案163下方的氧化物半导体层135。上部遮光图案163可以设置为至少与氧化物半导体层135的沟道区135c重叠。在一个或多个实施例中，上部遮光图案163可以设置为在如图4中所示的截面图中与整个氧化物半导体层135重叠。
第二过孔层VIA2设置在连接电极161上。第二过孔层VIA2可以包括无机绝缘材料和/或有机绝缘材料，诸如聚丙烯酸酯树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、不饱和聚酯树脂、聚苯醚树脂、聚苯硫醚树脂和/或BCB等。
阳极电极ANO设置在第二过孔层VIA2上。阳极电极ANO可以为阳极电极。对于每个像素，阳极电极ANO可以彼此分开地设置。阳极电极ANO可以通过第六接触孔CNT6连接(例如，电连接)到连接电极161，第六接触孔CNT6穿过第二过孔层VIA2并暴露连接电极161的一部分。
阳极电极ANO不限于此，并可以具有堆叠膜结构，在堆叠膜结构中堆叠有诸如氧化铟锡(ITO)、氧化铟锌(IZO)、氧化锌(ZnO)或氧化铟(In2O3)的具有高功函数的材料层和诸如银(Ag)、镁(Mg)、铝(Al)、铂(Pt)、铅(Pb)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)或它们的混合物的反射材料层。具有高功函数的层可以设置在反射材料层上方，并且可以设置为靠近发光层EL。阳极电极ANO可以具有ITO/Mg、ITO/MgF、ITO/Ag和ITO/Ag/ITO的多层结构，但是本公开不限于此。
像素限定膜PDL可以设置在阳极电极ANO上。像素限定膜PDL可以包括部分地暴露阳极电极ANO的开口。像素限定膜PDL可以由有机绝缘材料或无机绝缘材料制成。例如，像素限定膜PDL可以包括聚酰亚胺树脂、丙烯酸树脂、有机硅化合物和聚丙烯酸树脂等中的至少一种。
发光层EL设置在由像素限定膜PDL暴露的阳极电极ANO上。发光层EL可以包括有机材料层。发光层的有机材料层可以包括有机发光层，并且还可以包括空穴注入/传输层和/或电子注入/传输层。
阴极电极CAT可以设置在发光层EL上。阴极电极CAT可以是在未区分像素PX的情况下设置在全部像素PX上方的公共电极。阳极电极ANO、发光层EL和阴极电极CAT中的每一个可以形成有机发光元件。
阴极电极CAT可以包括具有低功函数的材料层，诸如Li、Ca、LiF/Ca、LiF/Al、Al、Mg、Ag、Pt、Pd、Ni、Au、Nd、Ir、Cr、BaF、Ba、它们的化合物或者它们混合物(例如，Ag和Mg的混合物等)。阴极电极CAT还可以包括设置在具有低功函数的材料层上的透明金属氧化物层。
阳极电极ANO、发光层EL和阴极电极CAT可以构成有机发光元件。
包括第一无机膜171、第一有机膜172和第二无机膜173的薄膜封装层170设置在阴极电极CAT上方。第一无机膜171和第二无机膜173可以在薄膜封装层170的端部处彼此接触。第一有机膜172可以由第一无机膜171和第二无机膜173密封。
第一无机膜171和第二无机膜173中的每个无机膜可以包括氮化硅、氧化硅和/或氮氧化硅等。第一有机膜172可以包括有机绝缘材料。
在下文中，将描述非显示区域NDA。
在显示面板100的非显示区域NDA中，基体基板101、阻挡层102、缓冲层103、第一栅极绝缘膜GI1、第一层间绝缘膜ILD1、第二栅极绝缘膜GI2、第二层间绝缘膜ILD2、第一过孔层VIA1、第四导电层160、第二过孔层VIA2和像素限定膜PDL可以顺序地设置或堆叠。
非显示区域NDA可以包括弯曲区域BA和弯曲开口OP1。
在非显示区域NDA中，弯曲区域BA可以是其中未设置阻挡层102、缓冲层103、第一栅极绝缘膜GI1、第一层间绝缘膜ILD1、第二栅极绝缘膜GI2和第二层间绝缘膜ILD2并且其中暴露基体基板101的上表面的区域。在一个或多个实施例中，阻挡层102、缓冲层103、第一栅极绝缘膜GI1、第一层间绝缘膜ILD1、第二栅极绝缘膜GI2和/或第二层间绝缘膜ILD2的侧面部分限定暴露位于弯曲区域BA中的基体基板101的上表面的弯曲开口OP1。在一个或多个实施例中，如图4中所示，弯曲开口OP1可以为锥形和/或阶梯状。
在非显示区域NDA中，弯曲开口OP1可以穿过阻挡层102、缓冲层103、第一栅极绝缘膜GI1、第一层间绝缘膜ILD1、第二栅极绝缘膜GI2和/或第二层间绝缘膜ILD2，并暴露基体基板101的一部分。在弯曲开口OP1中，阻挡层102、缓冲层103、第一栅极绝缘膜GI1、第一层间绝缘膜ILD1、第二栅极绝缘膜GI2和第二层间绝缘膜ILD2的侧表面可以被暴露。阻挡层102、缓冲层103、第一栅极绝缘膜GI1、第一层间绝缘膜ILD1、第二栅极绝缘膜GI2和第二层间绝缘膜ILD2的被暴露的侧表面可以彼此布置，但是本公开不限于此。
弯曲开口OP1可以通过下面将更详细地描述的形成第一接触孔CNT1至第四接触孔CNT4的工艺操作来形成。由于形成弯曲开口OP1，因此可以防止或减小当上面描述的显示装置1在弯曲区域BA中弯曲时可能出现的弯曲应力。
弯曲开口OP1可以被填充有第一过孔层VIA1。第一过孔层VIA1可以设置在位于非显示区域NDA中的第二层间绝缘膜ILD2上，并可以设置在位于弯曲区域BA中的阻挡层102、缓冲层103、第一栅极绝缘膜GI1、第一层间绝缘膜ILD1、第二栅极绝缘膜GI2和第二层间绝缘膜ILD2的被暴露的侧表面上。第一过孔层VIA1可以与基体基板101的被暴露的上表面接触(例如，直接接触)。
在非显示区域NDA和弯曲区域BA中，连接线165可以设置在第一过孔层VIA1上。连接线165可以由第四导电层160形成。连接线165可以与上面描述的连接电极161和/或上部遮光图案163并发地(例如，同时地)形成，并可以由与形成连接电极161和/或上部遮光图案163的材料相同的材料制成。
如图4中所示，第二过孔层VIA2和像素限定膜PDL可以设置在连接线165上。然而，在一个或多个实施例中，在非显示区域NDA中，可以省略第二过孔层VIA2和像素限定膜PDL中的至少一个。
在下文中，将描述根据实施例的制造显示装置的方法。
图5是示出了根据实施例的制造显示装置的方法的流程图，并且图6至图17是示出了根据一个或多个实施例的制造显示装置的方法的工艺操作的截面图。
参照图5和图6，提供基体基板101，在基体基板101中限定显示区域DA(包括硅晶体管区域AR1和氧化物晶体管区域AR2)和设置在显示区域DA周围的非显示区域NDA，并且在基体基板101上设置包括设置在硅晶体管区域AR1中的硅半导体层105和设置在氧化物晶体管区域AR2中的硅下部遮光图案104的硅半导体图案PS(S01)。
在一个或多个实施例中，在基体基板101上顺序地堆叠阻挡层102和缓冲层103，并在缓冲层103上并发地(例如，同时地)形成硅半导体层105和硅下部遮光图案104。可以通过一个掩模工艺(例如，同一掩模)形成图案化的硅半导体层105和图案化的硅下部遮光图案104。即，可以在缓冲层103的整个表面上沉积用于硅半导体层的材料，然后通过光刻工艺将用于硅半导体层的材料图案化，使得如图6中所示，可以形成(例如，并发地形成)包括硅半导体层105和硅下部遮光图案104的硅半导体图案PS。
随后，参照图7，在硅半导体图案PS上形成第一栅极绝缘膜GI1，并且在第一栅极绝缘膜GI1上形成包括第一栅电极111的第一导电层110(S02)。
在一个或多个实施例中，在其上形成有硅半导体层105的缓冲层103的整个表面(例如，整个暴露的表面)上形成第一栅极绝缘膜GI1。随后，在第一栅极绝缘膜GI1上形成第一栅电极111。即，可以在第一栅极绝缘膜GI1的整个表面上沉积用于第一导电层110的材料层，并通过光刻工艺将用于第一导电层110的材料层图案化，使得如图7中所示，可以形成第一栅电极111。
随后，参照图8，在第一栅电极111上形成第一层间绝缘膜ILD1，并在第一层间绝缘膜ILD1上形成氧化物半导体层135(S03)。
在一个或多个实施例中，在其上形成有第一栅电极111的第一栅极绝缘膜GI1的整个表面(例如，整个暴露的表面)上形成第一层间绝缘膜ILD1。随后，在第一层间绝缘膜ILD1上形成氧化物半导体层135。可以通过掩模工艺形成氧化物半导体层135。例如，可以在第一层间绝缘膜ILD1的整个表面上沉积用于氧化物半导体层的材料，然后通过光刻工艺将用于氧化物半导体层的材料图案化，使得如图8中所示，可以形成氧化物半导体层135。
随后，参照图9，在氧化物半导体层135上形成第二栅极绝缘膜GI2，并在第二栅极绝缘膜GI2上形成包括电容器Cst的第二电极141和第二栅电极142的第二导电层140(S04)。
在一个或多个实施例中，在其上设置有氧化物半导体层135的第一层间绝缘膜ILD1的整个表面(例如，整个暴露的表面)上沉积第二栅极绝缘膜GI2，并在第二栅极绝缘膜GI2上并发地(例如，同时地)形成电容器Cst的图案化的第二电极141以及图案化的第二栅电极142。可以通过一个掩模工艺(例如，同一掩模)形成电容器Cst的图案化的第二电极141以及图案化的第二栅电极142。即，可以在第二栅极绝缘膜GI2的整个表面上沉积用于第二导电层的材料，并通过光刻工艺将用于第二导电层的材料图案化，使得如图9中所示，可以形成包括电容器Cst的第二电极141和第二栅电极142的第二导电层140。
随后，参照图10，在包括电容器Cst的第二电极141和第二栅电极142的第二导电层140上堆叠第二层间绝缘膜ILD2，并在显示区域DA中形成暴露硅半导体层105的一部分的第一接触孔CNT1和第二接触孔CNT2(S05)。
可以通过一个掩模工艺(例如，同一掩模)形成接触孔CNT1和CNT2。可以使用同一掩模并发地(例如，同时地)形成第一接触孔CNT1和第二接触孔CNT2。例如，在其上形成有氧化物半导体层135、第二栅极绝缘膜GI2和第二栅电极142的第一层间绝缘膜ILD1的整个表面上沉积用于第二层间绝缘膜的绝缘层。随后，在用于第二层间绝缘膜的绝缘层上形成暴露硅半导体层105的一部分的第一光致抗蚀剂图案PR1，并且使用第一光致抗蚀剂图案PR1作为蚀刻掩模来蚀刻用于第二层间绝缘膜的绝缘层、第一层间绝缘膜ILD1和第一栅极绝缘膜GI1，使得形成暴露硅半导体层105的一部分的第一接触孔CNT1和第二接触孔CNT2。
另外，在非显示区域NDA中，可以在无需任何附加工艺的情况下通过形成第一接触孔CNT1和第二接触孔CNT2的操作S05以及下面将更详细地描述的形成第三接触孔CNT3和第四接触孔CNT4的操作S06来形成弯曲开口OP1，并且可以通过形成第一接触孔CNT1和第二接触孔CNT2的操作S05来形成弯曲开口OP1的一部分。
具体地，第一光致抗蚀剂图案PR1可以被形成为暴露硅半导体层105的一部分(例如，上表面)和弯曲区域BA的弯曲开口OP1。当使用第一光致抗蚀剂图案PR1执行蚀刻时，可以在形成第一接触孔CNT1和第二接触孔CNT2的操作S05中并发地(例如，同时地)蚀刻位于弯曲区域BA中的第二层间绝缘膜ILD2、第一层间绝缘膜ILD1和第一栅极绝缘膜GI1，并且因此可以暴露相应区域中的缓冲层103的一部分。在操作S05中，蚀刻第一接触孔CNT1和第二接触孔CNT2，以暴露硅半导体层105的一部分，并且因此，在蚀刻工艺期间也可能部分地蚀刻或损坏硅半导体层105。为了使对硅半导体层105的损坏最小化或减小对硅半导体层105的损坏，可以执行操作S05，以便仅蚀刻位于弯曲区域BA中的第二层间绝缘膜ILD2、第一层间绝缘膜ILD1和第一栅极绝缘膜GI1。因此，在操作S05中，位于非显示区域NDA中的缓冲层103可以保留而未被去除。可以通过下面将更详细地描述的形成第三接触孔CNT3、第四接触孔CNT4和弯曲开口OP1的操作S06来形成(例如，完全地形成)暴露基体基板101的表面的弯曲开口OP1。
随后，参照图11，形成暴露氧化物半导体层135的一部分的第三接触孔CNT3和第四接触孔CNT4(S06)。
可以通过掩模工艺形成接触孔CNT3和CNT4。可以使用同一掩模并发地(例如，同时地)形成第三接触孔CNT3和第四接触孔CNT4。例如，在其中形成有第一接触孔CNT1和第二接触孔CNT2的第二层间绝缘膜ILD2上形成暴露氧化物半导体层135的一部分的第二光致抗蚀剂图案PR2，并且使用第二光致抗蚀剂图案PR2作为蚀刻掩模来蚀刻第二层间绝缘膜ILD2，以便形成暴露氧化物半导体层135的一部分的第三接触孔CNT3和第四接触孔CNT4。
另外，可以通过操作S06完成在非显示区域NDA中形成弯曲开口OP1的工艺操作。可以在操作S06中蚀刻在形成第一接触孔CNT1和第二接触孔CNT2的操作S05中未被蚀刻的缓冲层103和阻挡层102，并且因此，可以完成形成暴露基体基板101的一部分(例如，上表面)的弯曲开口OP1的工艺操作。
具体地，缓冲层103和阻挡层102中的每一个的厚度可以与第二层间绝缘膜ILD2和第二栅极绝缘膜GI2中的每一个的厚度类似。即，当蚀刻缓冲层103和阻挡层102时，蚀刻以上组件的方法可以与蚀刻第二层间绝缘膜ILD2和第二栅极绝缘膜GI2的方法基本上相同，并且可以无需单独的工艺。因此，可以通过操作S06蚀刻缓冲层103和阻挡层102，使得可以完成形成弯曲开口OP1的工艺操作。
随后，参照图12，在第二层间绝缘膜ILD2上形成图案化的第三导电层150(S07)。可以通过掩模工艺形成图案化的第三导电层150。例如，在第二层间绝缘膜ILD2的整个表面上沉积用于第三导电层的材料层。在沉积工艺中，用于第三导电层的材料层可以沉积在第一接触孔CNT1、第二接触孔CNT2、第三接触孔CNT3和第四接触孔CNT4的内侧上。因此，设置在硅晶体管区域AR1中的晶体管的第一源/漏电极151和第二源/漏电极152以及设置在氧化物晶体管区域AR2中的晶体管的第一源/漏电极153和第二源/漏电极154可以分别连接到硅半导体层105和氧化物半导体层135。随后，在用于第三导电层的材料层上沉积光致抗蚀剂层，通过曝光和显影形成光致抗蚀剂图案，并且然后使用光致抗蚀剂图案作为蚀刻掩模来蚀刻用于第三导电层的材料层。此后，通过剥离或灰化工艺去除光致抗蚀剂图案，并且因此，如图12中所示，完全形成图案化的第三导电层150。
随后，参照图13，在第三导电层150上形成第一过孔层VIA1，并且形成暴露设置在硅晶体管区域AR1中的晶体管的第一源/漏电极151的一部分和第二源/漏电极152的一部分的第五接触孔CNT5(S08)。
第一过孔层VIA1可以包括例如有机材料，该有机材料包括光敏材料。第一过孔层VIA1可以堆叠在显示区域DA和非显示区域NDA上方，并可以具有大体上平坦的表面。在这种情况下，非显示区域NDA的弯曲区域BA的弯曲开口OP1也可以被填充有第一过孔层VIA1。在沉积了用于过孔层的有机材料层之后，可以通过曝光和显影在第一过孔层VIA1中形成暴露设置在硅晶体管区域AR1中的晶体管的第一源/漏电极151的一部分和第二源/漏电极152的一部分的第五接触孔CNT5。
随后，参照图14，在第一过孔层VIA1上形成第四导电层160(S09)。
第四导电层160可以包括设置在显示区域DA中的连接电极161、上部遮光图案163以及设置在非显示区域NDA中的连接线165。可以通过掩模工艺形成图案化的第四导电层160。例如，在第一过孔层VIA1的整个表面上沉积用于第四导电层的材料层。在沉积工艺中，用于第四导电层的材料层可以沉积在第五接触孔CNT5的内侧上。在一个或多个实施例中，可以形成连接电极161，使得连接电极161接触第二源/漏电极152。因此，连接电极161可以连接(例如，电连接)到设置在硅晶体管区域AR1中的晶体管的第一源/漏电极151和第二源/漏电极152。随后，在用于第四导电层的材料层上沉积光致抗蚀剂层，通过曝光和显影形成光致抗蚀剂图案，并且然后使用光致抗蚀剂图案作为蚀刻掩模来蚀刻用于第四导电层的材料层。此后，通过剥离或灰化工艺去除光致抗蚀剂图案，并且因此，如图14中所示，形成(例如，完全形成)图案化的第四导电层160。
随后，参照图15，在第四导电层160上形成第二过孔层VIA2，并形成暴露连接电极161的一部分的第六接触孔CNT6(S10)。
第二过孔层VIA2可以包括例如有机材料，该有机材料包括光敏材料。第二过孔层VIA2可以仅堆叠在显示区域DA中，并可以具有大体上或大致平坦的表面。在沉积了用于过孔层的有机材料层之后，可以通过曝光和显影在第二过孔层VIA2中形成暴露连接电极161的一部分的第六接触孔CNT6。
随后，参照图16，在第二过孔层VIA2上形成阳极电极ANO(S11)。
可以通过掩模工艺形成图案化的阳极电极ANO。具体地，在第二过孔层VIA2的整个表面上沉积用于阳极电极的材料层。在沉积工艺中，用于阳极电极的材料层可以沉积在第六接触孔CNT6的内侧上并连接(例如，电连接)到连接电极161。
随后，参照图17，在其中形成有阳极电极ANO的第二过孔层VIA2上形成图案化的像素限定膜PDL(S12)。
像素限定膜PDL可以包括例如有机材料，该有机材料包括光敏材料。在这种情况下，可以通过涂覆用于堤岸层的有机材料层并且然后执行曝光和显影来形成图案化的像素限定膜PDL。
像素限定膜PDL可以沿着像素PX的边界形成，并可以与阳极电极ANO部分地重叠。像素限定膜PDL可以形成为与第六接触孔CNT6重叠。当第六接触孔CNT6的内部空间未被阳极电极ANO完全填充并且仅被阳极电极ANO部分地填充(例如，形成在第二过孔层VIA2的表面上的阳极电极ANO限定了间隙)时，第六接触孔CNT6的内部空间(例如，间隙)可以被像素限定膜PDL完全填充。
如上所述，根据示出的实施例，设置在硅晶体管区域AR1中的电容器Cst的第二电极141和设置在氧化物晶体管区域AR2中的晶体管的第二栅电极142可以使用一个掩模来形成。即，当形成电容器Cst的第二电极141和第二栅电极142时，无需两个掩模工艺，并且可以仅使用一个掩模工艺以形成两个组件。因此，可以减少掩模工艺的数量，并且因此，可以改善工艺效率。
在下文中，将描述附加实施例。在下面的实施例中，将省略或简化与上述实施例相同的配置，并且将描述以下实施例与上述实施例之间的区别。
图18是根据另一实施例的显示装置的截面图。
参照图18，根据示出的实施例的显示装置1_1与图4的实施例中的显示装置的区别在于，金属下部遮光图案112_1设置在第一栅极绝缘膜GI1上并形成第一导电层110。
示出的实施例中的金属下部遮光图案112_1可以设置在氧化物晶体管区域AR2中。与图4的实施例中的硅下部遮光图案104不同，金属下部遮光图案112_1可以形成第一导电层110，并可以形成为与设置在硅晶体管区域AR1中的晶体管的第一栅电极111共面。
换言之，示出的实施例中的第一导电层110可以包括金属下部遮光图案112_1以及第一栅电极111。金属下部遮光图案112_1与第一栅电极111一起可以设置在第一栅极绝缘膜GI1上(例如，第一栅极绝缘膜GI1的两个不同的部分处)。此外，在形成第一导电层110的操作S02中，可以使用一个掩模将金属下部遮光图案112_1与第一栅电极111一起形成。因此，无需单独的工艺来形成金属下部遮光图案112_1，并且因此，与其他掩模工艺相比，可以减少用于形成金属下部遮光图案112_1和第一栅电极111的掩模的数量。
此外，在示出的实施例中，金属下部遮光图案112_1可以用作设置在氧化物晶体管区域AR2中的晶体管的另一栅电极。在这种情况下，因为金属下部遮光图案112_1面对氧化物半导体层135，仅第一层间绝缘膜ILD1介于金属下部遮光图案112_1和氧化物半导体层135之间，所以金属下部遮光图案112_1可以定位为更靠近氧化物半导体层135。因此，金属下部遮光图案112_1可以更顺畅地作为栅电极操作。
另外，使用同一掩模(例如，单个掩模)并发地(例如，同时地)形成电容器Cst的第二栅电极142和第二电极141，因此，可以减少掩模工艺的数量。
图19是根据又一实施例的显示装置的截面图。
参照图19，根据示出的实施例的显示装置1_2与图18的实施例中的显示装置1_1的区别在于，显示装置1_2包括硅下部遮光图案104以及金属下部遮光图案112_2。
具体地，根据示出的实施例的显示装置1_2可以包括设置在氧化物晶体管区域AR2中的硅下部遮光图案104以及金属下部遮光图案112_2两者。硅下部遮光图案104可以形成为与硅半导体的硅半导体层105共面，并且金属下部遮光图案112_2可以设置在硅下部遮光图案104上方，同时(例如，在厚度方向上)与硅下部遮光图案104至少部分地重叠。
此外，在示出的实施例中，第二栅电极142和电容器Cst的第二电极141使用同一掩模并发地(例如，同时地)形成，因此，可以减少掩模工艺的数量。
图20是根据再一实施例的显示装置的截面图。
参照图20，根据示出的实施例的显示装置1_3与图4的实施例中的显示装置1的区别在于，设置在氧化物晶体管区域AR2中的氧化物半导体层135_3设置在第一栅极绝缘膜GI1上。
具体地，如图4中所示，第一层间绝缘膜ILD1可以设置在第一栅电极111上，该第一栅电极111设置在硅晶体管区域AR1中。与图4的其中设置在氧化物晶体管区域AR2中的氧化物半导体层135被设置在第一层间绝缘膜ILD1上的实施例不同，示出的实施例中的设置在氧化物晶体管区域AR2中的氧化物半导体层135_3可以设置在第一栅极绝缘膜GI1上，并可以形成为与设置在硅晶体管区域AR1中的第一栅电极111共面。换言之，第一栅电极111和氧化物半导体层135_3两者可以设置在同一绝缘膜(例如，第一栅极绝缘膜GI1)上。
此外，仅一个绝缘膜(例如，第二栅极绝缘膜GI2)可以定位在第一栅电极111与电容器Cst的第二电极141之间，并且因此，可以减小电容器Cst的连接到第一栅电极111的第一电极与电容器Cst的第二电极141之间的距离。因此，可以进一步增加在电容器Cst的连接到第一栅电极111的第一电极与电容器Cst的第二电极141之间形成的电容器Cst的电容。
此外，在示出的实施例中，第二栅电极142和电容器Cst的第二电极141使用同一掩模并发地(例如，同时地)形成，并且因此，可以减少掩模工艺的数量。
图21是根据再一实施例的显示装置的截面图。
参照图21，根据示出的实施例的显示装置1_4与图4的实施例中的显示装置1的区别在于，显示装置1_4不包括第二过孔层VIA2和第四导电层160，并且在非显示区域NDA中包括弯曲过孔层VIA0。
具体地，在非显示区域NDA中，弯曲开口OP1可以填充有弯曲过孔层VIA0而不是第一过孔层VIA1。弯曲过孔层VIA0可以包括无机绝缘材料或有机绝缘材料，诸如聚丙烯酸酯树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、不饱和聚酯树脂、聚苯醚树脂、聚苯硫醚树脂和/或BCB等。弯曲过孔层VIA0可以是单个膜或形成为不同材料的堆叠膜的多层膜。弯曲过孔层VIA0可以由与第一过孔层VIA1相同的材料制成，但是本公开不限于此。
非显示区域线155_4可以设置在弯曲过孔层VIA0上。非显示区域线155_4可以由第三导电层150形成。非显示区域线155_4可以与上面描述的设置在硅晶体管区域AR1中的晶体管的第一源/漏电极151和第二源/漏电极152以及设置在氧化物晶体管区域AR2中的晶体管的第一源/漏电极153和第二源/漏电极154一起形成，并可以由与形成组件151、152、153和154的材料相同的材料制成。
第一过孔层VIA1可以设置在非显示区域线155_4上，并且第一过孔层VIA1可以与位于显示区域DA中的第一过孔层VIA1并发地(例如，同时地)形成，以具有与显示区域DA的第一过孔层VIA1的高度基本上相同的高度。
在显示区域DA中，阳极电极ANO和像素限定膜PDL可以形成在第一过孔层VIA1上，并且阳极电极ANO可以堆叠在第五接触孔CNT5_4中。
此外，在示出的实施例中，第二栅电极142和电容器Cst的第二电极141使用同一掩模并发地(例如，同时地)形成，并且因此，可以减少掩模工艺的数量。
在下文中，将描述制造根据图21的实施例的显示装置的方法。
图22是示出了制造根据图21的实施例的显示装置的方法的部分流程图。图23至图25是示出了制造根据图21的实施例的显示装置的方法的工艺操作的截面图。
参照图22和图23，如上所述，可以通过形成第一接触孔CNT1、第二接触孔CNT2、第三接触孔CNT3和第四接触孔CNT4的操作S05和S06来形成弯曲开口OP1。在操作S05和S06之后，可以在弯曲开口OP1中形成弯曲过孔层VIA0(S06_4)。弯曲开口OP1可以被填充有弯曲过孔层VIA0，并且弯曲过孔层VIA0可以与弯曲开口OP1中的基体基板101的上表面接触，并与阻挡层102、缓冲层103、第一栅极绝缘膜GI1、第一层间绝缘膜ILD1、第二栅极绝缘膜GI2和第二层间绝缘膜ILD2的侧表面以及第二层间绝缘膜ILD2的上表面接触。
随后，参照图24和图25，可以在第二层间绝缘膜ILD2和弯曲过孔层VIA0上形成第三导电层150(S07)。第三导电层150可以包括设置在硅晶体管区域AR1中的晶体管的第一源/漏电极151和第二源/漏电极152、设置在氧化物晶体管区域AR2中的晶体管的第一源/漏电极153和第二源/漏电极154以及设置在弯曲过孔层VIA0上的非显示区域线155_4。
可以在第三导电层150上形成第一过孔层VIA1(S08)。第一过孔层VIA1可以在显示区域DA和非显示区域NDA中具有相同的高度。
虽然已经参考附图描述了本公开的实施例，但是本领域技术人员将理解的是，可以在不脱离本公开的范围且不改变如在权利要求及其等同物中阐述的实质特征的情况下进行各种修改。因此，上述实施例应仅以描述性的含义来考虑，而不是出于限制的目的。

Claims (20)

1.一种显示装置，其中，所述显示装置包括：
基板；
第一半导体层，位于所述基板上；
第一栅极绝缘膜，位于所述第一半导体层上；
第一导电层，位于所述第一栅极绝缘膜上，并且所述第一导电层包括第一栅电极和电容器的连接到所述第一栅电极的第一电极；
第二半导体层，位于所述第一栅极绝缘膜上，并且所述第二半导体层位于与所述第一半导体层不同的层处；
第二栅极绝缘膜，位于所述第一导电层和所述第二半导体层上；
第二导电层，位于所述第二栅极绝缘膜上，并且所述第二导电层包括第二栅电极和所述电容器的第二电极；
第二层间绝缘膜，位于所述第二导电层上；以及
第三导电层，位于所述第二层间绝缘膜上，并且所述第三导电层包括连接到所述第一半导体层的第一源电极和第一漏电极以及连接到所述第二半导体层的第二源电极和第二漏电极。
2.根据权利要求1所述的显示装置，其中，所述第一栅电极和所述第二半导体层是共面的。
3.根据权利要求2所述的显示装置，其中，所述第二栅极绝缘膜位于所述第一栅电极和所述电容器的所述第二电极之间，并且所述第二栅极绝缘膜位于所述第二半导体层和所述第二栅电极之间。
4.根据权利要求1所述的显示装置，其中，所述显示装置还包括与所述第二半导体层的至少一部分重叠的下部遮光图案，
所述下部遮光图案位于所述第二半导体层下方。
5.根据权利要求4所述的显示装置，其中，所述下部遮光图案与所述第一半导体层是共面的，并且包括与所述第一半导体层相同的材料。
6.根据权利要求4所述的显示装置，其中，所述显示装置还包括第一层间绝缘膜，
其中，所述第一层间绝缘膜位于所述下部遮光图案和所述第二半导体层之间。
7.根据权利要求6所述的显示装置，其中，所述下部遮光图案与所述第一栅电极是共面的，并且包括与所述第一栅电极相同的材料。
8.根据权利要求6所述的显示装置，其中，所述第一层间绝缘膜位于所述第一导电层和所述第二半导体层之间，并且所述第二半导体层位于所述第一导电层上方。
9.根据权利要求6所述的显示装置，其中，多个绝缘膜位于所述第一栅电极和所述电容器的所述第二电极之间，并且所述多个绝缘膜中的至少一个绝缘膜位于所述第二半导体层和所述第二栅电极之间。
10.根据权利要求4所述的显示装置，其中，所述下部遮光图案连接到所述第二栅电极，或者连接到所述第二源电极和所述第二漏电极中的任何一个。
11.一种显示装置，其中，所述显示装置包括：
第一晶体管，包括位于第一层上的非氧化物半导体；
第二晶体管，包括位于第二层上的氧化物半导体，所述第二层不同于所述非氧化物半导体位于其上的所述第一层；以及
电容器，
其中，所述电容器的第一电极和所述第一晶体管的栅电极由第一导电层形成，
所述第二晶体管的栅电极和所述电容器的第二电极由与所述第一导电层不同的第二导电层形成，
所述第一晶体管的源/漏电极和所述第二晶体管的源/漏电极由与所述第一导电层和所述第二导电层不同的第三导电层形成，并且
所述第二晶体管的所述栅电极和所述电容器的所述第二电极是共面的。
12.根据权利要求11所述的显示装置，其中，所述第一晶体管是p型金属氧化物半导体晶体管，并且所述第二晶体管是n型金属氧化物半导体晶体管，或者
其中，所述第一晶体管是n型金属氧化物半导体晶体管，并且所述第二晶体管是p型金属氧化物半导体晶体管。
13.根据权利要求11所述的显示装置，其中，所述显示装置还包括与所述第二晶体管的所述非氧化物半导体的至少一部分重叠的下部遮光图案，
所述下部遮光图案位于所述第二晶体管下方。
14.根据权利要求13所述的显示装置，其中，所述下部遮光图案与所述第一晶体管的所述非氧化物半导体是共面的，并且包括与所述第一晶体管的所述非氧化物半导体相同的材料。
15.根据权利要求11所述的显示装置，其中，所述第二晶体管的所述氧化物半导体与所述第一晶体管的所述栅电极是共面的。
16.一种制造显示装置的方法，其中，所述方法包括：
在基板上形成第一晶体管的第一半导体层；
在所述第一半导体层上形成第一栅极绝缘膜；
在所述第一栅极绝缘膜上形成第一栅电极和电容器的连接到所述第一栅电极的第一电极，其中，所述第一栅电极和所述电容器的所述第一电极中的每一个由第一导电层形成；
在所述第一栅极绝缘膜上形成第二晶体管的第二半导体层，所述第二半导体层位于与所述第一半导体层不同的层处；
在所述第二晶体管的所述第二半导体层上形成第二栅极绝缘膜；以及
在所述第二栅极绝缘膜上形成第二导电层，其中，所述第二导电层包括所述电容器的第二电极以及第二栅电极。
17.根据权利要求16所述的方法，其中，所述第一栅电极和所述第二半导体层是共面的。
18.根据权利要求16所述的方法，其中，所述方法还包括：形成与所述第二半导体层的至少一部分重叠的下部遮光图案。
19.根据权利要求18所述的方法，其中，所述下部遮光图案与所述第一半导体层是共面的，并且包括与所述第一半导体层相同的材料。
20.根据权利要求16所述的方法，其中，所述方法还包括：在形成所述第一导电层之后形成第一层间绝缘膜，所述第一层间绝缘膜位于所述第一导电层和所述第二半导体层之间，
其中，所述第二半导体层设置在所述第一导电层上方。
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