KR20220070082A - 표시 장치 - Google Patents

표시 장치 Download PDF

Info

Publication number
KR20220070082A
KR20220070082A KR1020200156175A KR20200156175A KR20220070082A KR 20220070082 A KR20220070082 A KR 20220070082A KR 1020200156175 A KR1020200156175 A KR 1020200156175A KR 20200156175 A KR20200156175 A KR 20200156175A KR 20220070082 A KR20220070082 A KR 20220070082A
Authority
KR
South Korea
Prior art keywords
electrode
transistor
layer
diode
insulating layer
Prior art date
Application number
KR1020200156175A
Other languages
English (en)
Inventor
최덕균
김명호
임준형
Original Assignee
삼성디스플레이 주식회사
한양대학교 산학협력단
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사, 한양대학교 산학협력단 filed Critical 삼성디스플레이 주식회사
Priority to KR1020200156175A priority Critical patent/KR20220070082A/ko
Priority to US17/467,418 priority patent/US20220165832A1/en
Priority to CN202111170334.XA priority patent/CN114519978A/zh
Publication of KR20220070082A publication Critical patent/KR20220070082A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/126—Shielding, e.g. light-blocking means over the TFTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H01L27/3244—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1216—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/123—Connection of the pixel electrodes to the thin film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0819—Several active elements per pixel in active matrix panels used for counteracting undesired variations, e.g. feedback or autozeroing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0842—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor
    • G09G2300/0861—Several active elements per pixel in active matrix panels forming a memory circuit, e.g. a dynamic memory with one capacitor with additional control of the display period without amending the charge stored in a pixel memory, e.g. by means of additional select electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1251—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs comprising TFTs having a different architecture, e.g. top- and bottom gate TFTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Abstract

표시 장치가 제공된다. 표시 장치는 발광 소자, 게이트 전극에 인가되는 전압에 따라 상기 발광 소자로 흐르는 구동 전류를 제어하는 제1 트랜지스터, 상기 제1 트랜지스터의 게이트 전극과 상기 제1 트랜지스터의 제1 전극 사이에 배치되는 제2 트랜지스터, 및 상기 제2 트랜지스터의 제1 전극에 연결된 제1 전극, 및 상기 제1 트랜지스터의 게이트 전극에 연결된 제2 전극을 포함하는 다이오드를 포함한다.

Description

표시 장치{Display device}
본 발명은 표시 장치에 관한 것이다.
사용자에게 영상을 제공하는 스마트 폰, 태블릿 PC, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비젼 등의 전자기기는 영상을 표시하기 위한 표시 장치를 포함한다. 표시 장치는 영상을 생성하여 표시하는 표시 패널을 포함한다.
그 중 유기 발광 표시 패널은 전자와 정공의 재결합에 의하여 빛을 발생하는 유기 발광 소자를 이용하여 영상을 표시한다. 유기 발광 표시 장치는 유기 발광 소자에 구동 전류를 제공하는 복수의 트랜지스터를 포함한다.
본 발명이 해결하고자 하는 과제는 고속 구동 환경에서 구동 트랜지스터의 문턱 전압이 충분히 보상되면서, 전류 누설을 억제 또는 방지할 수 있는 화소(Pixel)를 포함하는 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제 해결을 위한 일 실시예에 따른 표시 장치는 발광 소자, 게이트 전극에 인가되는 전압에 따라 상기 발광 소자로 흐르는 구동 전류를 제어하는 제1 트랜지스터, 상기 제1 트랜지스터의 게이트 전극과 상기 제1 트랜지스터의 제1 전극 사이에 배치되는 제2 트랜지스터, 및 상기 제2 트랜지스터의 제1 전극에 연결된 제1 전극, 및 상기 제1 트랜지스터의 게이트 전극에 연결된 제2 전극을 포함하는 다이오드를 포함한다.
상기 다이오드의 상기 제1 전극은 금속을 포함하고, 상기 다이오드의 상기 제2 전극은 산화물 반도체를 포함할 수 있다.
상기 다이오드에서, 전류는 상기 다이오드의 상기 제1 전극에서 상기 다이오드의 상기 제2 전극으로 흐를 수 있다.
상기 제1 트랜지스터의 액티브층 및 상기 제2 트랜지스터의 액티브층은 다결정 실리콘을 포함할 수 있다.
상기 제1 트랜지스터의 상기 게이트 전극과 전기적으로 연결되며, 초기화 전압이 인가되는 제3 트랜지스터를 더 포함하되, 상기 제3 트랜지스터의 액티브층은 산화물 반도체를 포함할 수 있다.
상기 제1 트랜지스터 및 상기 제2 트랜지스터는 PMOS 트랜지스터이고, 상기 제3 트랜지스터는 NMOS 트랜지스터일 수 있다.
상기 제1 트랜지스터의 상기 제1 전극과 연결되고, 데이터 전압이 인가되는 제4 트랜지스터를 더 포함하되, 상기 제2 트랜지스터의 게이트 전극과 상기 제4 트랜지스터의 게이트 전극은 동일한 스캔 신호가 인가될 수 있다.
상기 다이오드의 상기 제2 전극과 상기 제4 트랜지스터의 액티브층은 동일한 물질을 포함할 수 있다.
상기 제1 트랜지스터의 게이트 전극과 연결된 제1 전극, 및 상기 제1 전극과 대향하는 제2 전극을 포함하는 커패시터를 더 포함하되, 상기 다이오드의 상기 제1 전극과 상기 커패시터의 상기 제2 전극은 동일한 물질을 포함할 수 있다.
상기 과제 해결을 위한 일 실시예에 따른 표시 장치는 발광 소자, 게이트 전극에 인가되는 전압에 따라 상기 발광 소자로 흐르는 구동 전류를 제어하는 제1 트랜지스터, 제1 전극이 상기 제1 트랜지스터의 상기 제2 전극과 전기적으로 연결되고, 상기 제1 트랜지스터의 게이트 전극과 상기 제1 트랜지스터의 제1 전극 사이에 배치되는 제2 트랜지스터, 및 상기 제1 트랜지스터의 상기 게이트 전극과 연결되며, 초기화 전압이 인가되는 제3 트랜지스터를 포함하되, 상기 제1 트랜지스터의 액티브층 및 상기 제2 트랜지스터의 액티브층은 다결정 실리콘을 포함하며, 상기 제3 트랜지스터의 액티브층은 산화물 반도체를 포함한다.
상기 제2 트랜지스터의 상기 제2 전극과 상기 제1 트랜지스터의 상기 게이트 전극 사이에 배치되는 다이오드를 더 포함할 수 있다.
상기 다이오드의 상기 제1 전극은 금속을 포함하고, 상기 다이오드의 상기 제2 전극은 산화물 반도체를 포함할 수 있다.
상기 다이오드의 상기 제2 전극과 상기 제3 트랜지스터의 액티브층은 동일한 물질을 포함할 수 있다.
상기 제1 트랜지스터의 게이트 전극과 연결된 제1 전극, 및 상기 제1 전극과 대향하는 제2 전극을 포함하는 커패시터를 더 포함하되, 상기 다이오드의 상기 제1 전극과 상기 커패시터의 상기 제2 전극은 동일한 물질을 포함할 수 있다.
상기 제1 트랜지스터의 상기 제1 전극과 전기적으로 연결되고, 데이터 전압을 전달하는 제4 트랜지스터를 더 포함하되, 상기 제2 트랜지스터의 게이트 전극과 상기 제4 트랜지스터의 게이트 전극은 동일한 스캔 신호가 인가될 수 있다.
상기 과제 해결을 위한 일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 배치되고, 제1 트랜지스터의 액티브층을 포함하는 제1 반도체층, 상기 제1 반도체층 상에 배치되는 제1 게이트 절연막, 상기 제1 게이트 절연막 상에 배치되며, 상기 제1 트랜지스터의 게이트 전극을 포함하는 제1 도전층, 상기 제1 도전층 상에 배치되는 제2 게이트 절연막, 상기 제2 게이트 절연막 상에 배치되는 다이오드의 제1 전극, 상기 다이오드의 상기 제1 전극 상에 배치되는 제1 층간 절연막, 상기 제1 층간 절연막 상에 배치되며, 제2 트랜지스터의 액티브층 및 상기 다이오드의 제2 전극을 포함하는 제2 반도체층, 상기 제2 반도체층 상에 배치되는 제2 층간 절연막, 및 상기 제2 층간 절연막 상에 배치되며, 상기 제1 트랜지스터의 제1 전극과 제2 전극을 포함하는 제2 도전층을 포함하되, 상기 제1 반도체층은 다결정 실리콘을 포함하고, 상기 제2 반도체층은 산화물 반도체를 포함한다.
상기 제2 도전층은 상기 제1 트랜지스터의 제1 전극과 상기 다이오드의 상기 제1 전극을 연결하는 연결 패턴을 더 포함할 수 있다.
상기 연결 패턴은 상기 제2 층간 절연막 및 상기 제1 층간 절연막, 상기 제2 게이트 절연막, 및 상기 제1 게이트 절연막을 관통하는 제1 관통홀을 통해 상기 제2 트랜지스터의 제1 전극에 연결될 수 있다.
상기 연결 패턴은 상기 제2 층간 절연막 및 상기 제1 층간 절연막을 관통하는 제2 관통홀을 통해 상기 다이오드의 상기 제1 전극에 연결될 수 있다.
상기 제1 도전층은 상기 제1 트랜지스터의 상기 게이트 전극과 연결된 커패시터의 제1 전극을 더 포함하고, 상기 커패시터의 상기 제1 전극과 대향하는 상기 커패시터의 제2 전극은 상기 제2 게이트 절연막 상에 배치될 수 있다.
상기 다이오드의 상기 제1 전극은 상기 커패시터의 상기 제2 전극과 동일한 물질을 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
일 실시예에 따른 표시 장치에 의하면, 일 화소가 고속 구동 환경에 놓여 지더라도, 구동 트랜지스터의 문턱 전압이 충분히 보상되면서 전류 누설을 억제 또는 방지할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다. 도 2는 도 1의 표시 장치의 측면도이다.
도 2는 표시 장치가 두께 방향으로 벤딩된 상태의 측면 형상을 도시한다.
도 3은 일 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 4는 일 실시예에 따른 표시 장치의 일 화소의 레이아웃도이다.
도 5는 도 4의 제1 반도체층과 제2 반도체층의 레이아웃도이다.
도 6 및 도 7은 일 실시예에 따른 표시 장치의 단면도이다.
도 8은 도 7의 A 영역을 확대한 확대도이다.
도 9는 일 실시예에 따른 누설 방지 다이오드의 밴드 다이어그램을 도시한다.
도 10은 일 실시예에 따른 누설 방지 다이오드의 인가 전압(bias voatage)에 따른 전류(current) 변화를 도시한 그래프이다.
도 11은 공정 조건에 따른 누설 방지 다이오드의 인가 전압에 따른 전류 변화를 도시한 그래프이다.
도 12는 다른 실시예에 따른 표시 장치의 표시 패널의 단면도이다.
도 13은 또 다른 실시예에 따른 표시 장치의 표시 패널의 단면도이다.
도 14는 또 다른 실시예에 따른 표시 장치의 일 화소의 레이아웃도이다.
도 15는 도 14의 실시예에 따른 표시 패널의 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 평면도이다. 도 2는 도 1의 표시 장치의 측면도이다. 도 2는 표시 장치가 두께 방향으로 벤딩된 상태의 측면 형상을 도시한다.
도 1 및 도 2를 참조하면, 표시 장치(1)는 동영상이나 정지영상을 표시하는 장치로서, 표시 장치(1)는 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 및 스마트 워치, 워치 폰, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
일 실시예에 따른 표시 장치(1)는 평면상 실질적인 직사각형 형상으로 이루어질 수 있다. 표시 장치(1)는 평면상 모서리가 수직인 직사각형일 수 있다. 다만, 이에 제한되는 것은 아니며, 표시 장치(1)는 평면상 모서리가 둥근 직사각형 형상일 수 있다.
도면에서 제1 방향(DR1)은 평면도상 표시 장치(1)의 가로 방향을 나타내고, 제2 방향(DR2)은 평면도상 표시 장치(1)의 세로 방향을 나타낸다. 또한, 제3 방향(DR3)은 표시 장치(1)의 두께 방향을 나타낸다. 제1 방향(DR1)과 제2 방향(DR2)은 서로 수직으로 교차하며, 제3 방향(DR3)은 제1 방향(DR1) 및 제2 방향(DR2)이 놓이는 평면에 교차하는 방향으로 제1 방향(DR1) 및 제2 방향(DR2)에 모두 수직으로 교차한다. 다만, 실시예에서 언급하는 방향은 상대적인 방향을 언급한 것으로 이해되어야 하며, 실시예는 언급한 방향에 한정되지 않는다.
다른 정의가 없는 한, 본 명세서에서 제3 방향(DR3)을 기준으로 표현된 “상부”, “상면”, "상측"은 표시 패널(10)을 기준으로 표시면 측을 의미하고, “하부”, “하면”, "하측"은 표시 패널(10)을 기준으로 표시면의 반대측을 의미하는 것으로 한다.
표시 장치(1)는 평면상 모서리가 수직인 직사각형 또는 모서리가 둥근 직사각형 형상일 수 있다. 표시 장치(1)는 단변과 장변을 가질 수 있다. 표시 장치(1)의 단변은 제1 방향(DR1)으로 연장된 변일 수 있다. 표시 장치(1)의 장변은 제2 방향(DR2)으로 연장된 변일 수 있다. 다만, 표시 장치(1)의 평면 형상은 직사각형에 제한되는 것은 아니고, 원형, 타원형이나 기타 다양한 형상을 가질 수 있다.
표시 장치(1)는 표시 패널(10)을 포함할 수 있다. 표시 패널(10)은 폴리이미드 등과 같은 가요성 고분자 물질을 포함하는 플렉서블 기판일 수 있다. 이에 따라, 표시 패널(10)은 휘어지거나, 절곡되거나, 접히거나, 말릴 수 있다.
표시 패널(10)은 유기 발광 표시 패널일 수 있다. 이하의 실시예에서는 표시 패널(10)로서 유기 발광 표시 패널이 적용된 경우를 예시하지만, 이에 제한되지 않고, 액정 디스플레이(LCD), 퀀텀닷 유기 발광 표시 패널(QD-OLED), 퀀텀닷 액정 디스플레이(QD-LCD), 퀀텀 나노 발광 표시 패널(nano NED), 마이크로 엘이디(Micro LED) 등 다른 종류의 표시 패널이 적용될 수도 있다.
표시 패널(10)은 화면을 표시하는 표시 영역(DA) 및 표시가 이루어지지 않는 비표시 영역(NDA)을 포함할 수 있다. 표시 패널(10)은 평면도상 표시 영역(DA)과 비표시 영역(NDA)으로 구분될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 배치될 수 있다. 비표시 영역(NDA)은 베젤을 구성할 수 있다.
표시 영역(DA)은 평면상 모서리가 수직인 직사각형 또는 모서리가 둥근 직사각형 형상일 수 있다. 표시 영역(DA)은 단변과 장변을 가질 수 있다. 표시 영역(DA)의 단변은 제1 방향(DR1)으로 연장된 변일 수 있다. 표시 영역(DA)의 장변은 제2 방향(DR2)으로 연장된 변일 수 있다. 다만, 표시 영역(DA)의 평면 형상은 직사각형에 제한되는 것은 아니고, 원형, 타원형이나 기타 다양한 형상을 가질 수 있다.
표시 영역(DA)은 복수의 화소를 포함할 수 있다. 각 화소는 매트릭스 형상으로 배열될 수 있다. 각 화소는 발광층과 발광층의 발광량을 제어하는 회로층을 포함할 수 있다. 회로층은 배선, 전극 및 적어도 하나의 트랜지스터를 포함할 수 있다. 발광층은 유기 발광 물질을 포함할 수 있다. 발광층은 봉지막에 의해 밀봉될 수 있다. 화소의 구체적인 구성에 대해서는 후술하기로 한다.
비표시 영역(NDA)은 표시 영역(DA)의 양 단변 및 양 장변에 인접 배치될 수 있다. 이 경우, 표시 영역(DA)의 모든 변을 둘러싸고, 표시 영역(DA)의 테두리를 구성할 수 있다. 다만, 이에 제한되지 않고 비표시 영역(NDA)은 표시 영역(DA)의 양 단변 또는 양 장변에만 인접 배치될 수도 있다.
표시 패널(10)은 메인 영역(MA)과 메인 영역(MA)의 제2 방향(DR2) 일측에 연결된 벤딩 영역(BA)을 포함할 수 있다. 표시 패널(10)은 제2 방향(DR2) 일측에서 벤딩 영역(BA)과 연결되고, 두께 방향으로 벤딩되어 메인 영역(MA)과 두께 방향으로 중첩된 서브 영역(SA)을 더 포함할 수 있다.
메인 영역(MA)에는 표시 영역(DA)이 위치할 수 있다. 메인 영역(MA)의 표시 영역(DA)의 주변 에지 부분에는 비표시 영역(NDA)이 위치할 수 있다.
메인 영역(MA)은 표시 장치(1)의 평면상 외형과 유사한 형상을 가질 수 있다. 메인 영역(MA)은 일 평면에 위치한 평탄 영역일 수 있다. 그러나, 이에 제한되는 것은 아니며, 메인 영역(MA)에서 벤딩 영역(BA)과 연결된 에지(변)를 제외한 나머지 에지들 중 적어도 하나의 에지가 휘어져 곡면을 이루거나 수직 방향으로 절곡될 수도 있다.
메인 영역(MA)에서 벤딩 영역(BA)과 연결된 에지(변)를 제외한 나머지 에지들 중 적어도 하나의 에지가 곡면을 이루거나 절곡되어 있는 경우, 해당 에지에도 표시 영역(DA)이 배치될 수도 있다. 그러나, 이에 제한되지 않고 곡면 또는 절곡된 에지는 화면을 표시하지 않는 비표시 영역(NDA)이 배치되거나, 표시 영역(DA)과 비표시 영역(NDA)이 함께 배치될 수도 있다.
메인 영역(MA)의 비표시 영역(NDA)은 표시 영역(DA)의 외측 경계로부터 표시 패널(10)의 에지까지의 영역에 놓일 수 있다. 메인 영역(MA)의 비표시 영역(NDA)에는 표시 영역(DA)에 신호를 인가하기 위한 신호 배선이나 구동 회로들이 배치될 수 있다.
벤딩 영역(BA)은 메인 영역(MA)의 일 단변을 통해 연결될 수 있다. 벤딩 영역(BA)의 폭(제1 방향(DR1)의 폭)은 메인 영역(MA)의 폭(단변의 폭)보다 작을 수 있다. 메인 영역(MA)과 벤딩 영역(BA)의 연결부는 베젤의 폭을 줄이기 위해 L자 커팅 형상을 가질 수 있다.
벤딩 영역(BA)에서 표시 패널(10)은 표시면의 반대 방향으로 곡률을 가지고 벤딩될 수 있다. 표시 패널(10)이 벤딩 영역(BA)에서 벤딩됨에 따라 표시 패널(10)의 면이 반전될 수 있다. 즉, 상부를 향하는 표시 패널(10)의 일면이 벤딩 영역(BA)을 통해 측면 외측을 항하였다가 다시 하부를 향하도록 변경될 수 있다.
서브 영역(SA)은 벤딩 영역(BA)으로부터 연장된다. 서브 영역(SA)은 벤딩이 완료된 이후부터 시작하여 메인 영역(MA)과 평행한 방향으로 연장될 수 있다. 서브 영역(SA)은 표시 패널(10)의 두께 방향으로 메인 영역(MA)과 중첩할 수 있다. 서브 영역(SA)은 메인 영역(MA) 에지의 비표시 영역(NDA)과 중첩하고, 나아가 메인 영역(MA)의 표시 영역(DA)과 중첩할 수 있다. 서브 영역(SA)의 폭은 벤딩 영역(BA)의 폭과 동일할 수 있지만 이에 제한되는 것은 아니다.
표시 패널(10)의 서브 영역(SA) 상에는 패드부가 배치될 수 있다. 패드부에는 외부 장치가 실장(또는 부착)될 수 있다. 외부 장치의 예로는 구동칩(20), 연성 인쇄회로기판이나 경성 인쇄회로기판 이루어진 구동 기판(30) 등을 들 수 있고, 그 밖에 배선 연결 필름, 커넥터 등도 외부 장치로서 패드부에 실장될 수 있다. 서브 영역(SA)에 실장되는 외부 장치는 하나일 수도 있지만, 복수 개일 수도 있다. 예를 들어, 도 1 및 도 2에 예시된 것처럼, 표시 패널(10)의 서브 영역(SA)에 구동칩(20)이 배치되고, 서브 영역(SA)의 단부에 구동 기판(30)이 부착될 수 있다. 이 경우, 표시 패널(10)은 구동칩(20)과 연결되는 패드부 및 구동 기판(30)과 연결되는 패드부를 모두 포함할 수 있다. 다른 실시예로, 구동칩이 필름 상에 실장되고, 상기 필름이 표시 패널(10)의 서브 영역(SA)에 부착될 수도 있다.
구동칩(20)은 표시면과 동일한 면인 표시 패널(10)의 일면 상에 실장되되, 상술한 것처럼 벤딩 영역(BA)이 벤딩되어 반전됨에 따라 두께 방향으로 하부를 향하는 표시 패널(10)의 면에 실장되어 구동칩(20)의 상면이 하부를 향할 수 있다.
구동칩(20)은 이방성 도전 필름을 통해 표시 패널(10) 상에 부착되거나, 초음파 접합 본딩을 통해 표시 패널(10) 상에 부착될 수 있다. 구동칩(20)의 가로 방향 폭은 표시 패널(10)의 가로 방향 폭보다 작을 수 있다. 구동칩(20)은 서브 영역(SA)의 가로 방향(제1 방향(DR1))의 중앙부에 배치되고, 구동칩(20)의 좌측 에지와 우측 에지는 각각 서브 영역(SA)의 좌측 에지와 우측 에지로부터 이격될 수 있다.
구동칩(20)은 표시 패널(10)을 구동하는 집적 회로를 포함할 수 있다. 일 실시예에서, 상기 집적 회로는 데이터 신호를 생성하여 제공하는 데이터 구동 집적 회로일 수 있지만, 이에 제한되는 것은 아니다. 구동칩(20)은 표시 패널(10) 패드부에 마련된 배선 패드(미도시)에 연결되어 배선 패드(미도시) 측으로 데이터 신호를 제공한다. 배선 패드(미도시)에 연결된 배선들은 화소 측으로 연장되어 각 화소에 각 화소에 데이터 신호 등을 인가한다.
도 3은 일 실시예에 따른 표시 장치의 일 화소의 등가 회로도이다.
도 3을 참조하면, 유기발광 표시장치의 일 화소의 회로는 유기발광 다이오드(OLED), 복수의 트랜지스터(T1~T7), 커패시터(Cst) 및 누설 방지 다이오드(LD)를 포함한다. 일 화소의 회로에는 데이터 신호(DATA), 제1 스캔 신호(GW), 제2 스캔 신호(GI), 제3 스캔 신호(GB), 발광 제어 신호(EM), 제1 전원 전압(ELVDD), 제2 전원 전압(ELVSS) 및 초기화 전압(VINT)이 인가된다.
유기발광 다이오드(OLED)는 애노드 전극(또는, 제1 전극) 및 캐소드 전극(또는, 제2 전극)을 포함한다. 커패시터(Cst)는 제1 전극 및 제2 전극을 포함한다. 누설 방지 다이오드(LD)는 제1 전극(또는 애노드 전극) 및 제2 전극(캐소드 전극)을 포함한다.
복수의 트랜지스터는 제1 내지 제7 트랜지스터(T1~T7)를 포함할 수 있다. 각 트랜지스터(T1~T7)는 게이트 전극, 제1 소스/드레인 전극(또는, 제1 전극) 및 제2 소스/드레인 전극(또는, 제2 전극)을 포함한다. 각 트랜지스터(T1~T7)의 제1 소스/드레인 전극과 제2 소스/드레인 전극 중 어느 하나는 소스 전극이 되고 다른 하나는 드레인 전극이 된다.
각 트랜지스터(T1~T7)는 박막 트랜지스터일 수 있다. 각 트랜지스터(T1~T7)는 PMOS 트랜지스터와 NMOS 트랜지스터 중 어느 하나일 수 있다. 일 실시예에서, 구동 트랜지스터인 제1 트랜지스터(T1), 데이터 전달 트랜지스터인 제2 트랜지스터(T2), 보상 트랜지스터인 제3 트랜지스터(T3), 제1 발광 제어 트랜지스터인 제5 트랜지스터(T5), 제2 발광 제어 트랜지스터인 제6 트랜지스터(T6) 및 제2 초기화 트랜지스터인 제7 트랜지스터(T7)는 PMOS 트랜지스터이다. 반면, 제1 초기화 트랜지스터인 제4 트랜지스터(T4)는 NMOS 트랜지스터이다.
이하, 각 구성에 대해 상세히 설명한다.
제1 트랜지스터(T1)의 게이트 전극은 커패시터(Cst)의 제1 전극 및 누설 방지 다이오드(LD)의 제2 전극과 연결된다. 제1 트랜지스터(T1)의 제1 소스/드레인 전극은 제5 트랜지스터(T5)를 경유하여 제1 전원 전압(ELVDD) 단자와 연결된다. 제1 트랜지스터(T1)의 제2 소스/드레인 전극은 제6 트랜지스터(T6)를 경유하여 유기발광 다이오드(OLED)의 애노드 전극과 연결된다. 제1 트랜지스터(T1)는 제2 트랜지스터(T2)의 스위칭 동작에 따라 데이터 신호(DATA)를 전달받아 유기발광 다이오드(OLED)에 구동 전류를 공급한다.
제2 트랜지스터(T2)의 게이트 전극은 제1 스캔 신호(GW) 단자와 연결된다. 제2 트랜지스터(T2)의 제1 소스/드레인 전극은 데이터 신호(DATA) 단자와 연결된다. 제2 트랜지스터(T2)의 제2 소스/드레인 전극은 제1 트랜지스터(T1)의 제1 소스/드레인 전극과 연결되어 있으면서 제5 트랜지스터(T5)를 경유하여 제1 전원 전압(ELVDD) 단자와 연결된다. 제2 트랜지스터(T2)는 제1 스캔 신호(GW)에 따라 턴온되어 데이터 신호(DATA)를 제1 트랜지스터(T1)의 제1 소스/드레인 전극으로 전달하는 스위칭 동작을 수행한다.
제3 트랜지스터(T3)의 게이트 전극은 제1 스캔 신호(GW) 단자에 연결된다. 제3 트랜지스터(T3)의 제1 소스/드레인 전극은 제1 트랜지스터(T1)의 제2 소스/드레인 전극과 연결되어 있으면서 제6 트랜지스터(T6)를 경유하여 유기발광 다이오드(OLED)의 애노드 전극과 연결된다. 제3 트랜지스터(T3)의 제2 소스/드레인 전극은 누설 방지 다이오드(LD)의 제1 전극과 연결되어 있다. 제3 트랜지스터(T3)의 제2 소스/드레인 전극은 누설 방지 다이오드(LD)를 경유하여, 커패시터(Cst)의 제1 전극, 제4 트랜지스터(T4)의 제1 소스/드레인 전극 및 제1 트랜지스터(T1)의 게이트 전극과 함께 연결되어 있다.
제3 트랜지스터(T3)는 제1 스캔 신호(GW)에 따라 턴온되어 제1 트랜지스터(T1)의 게이트 전극과 제2 소스/드레인 전극을 서로 연결하여 제1 트랜지스터(T1)를 다이오드 연결시킨다. 그에 따라 제1 트랜지스터(T1)의 제1 전극과 게이트 전극 사이에 제1 트랜지스터(T1)의 문턱 전압만큼 전압차가 발생하고, 제1 트랜지스터(T1)의 게이트 전극에 문턱 전압이 보상된 데이터 신호(DATA)를 공급함으로써 제1 트랜지스터(T1)의 문턱 전압 편차를 보상할 수 있다.
제3 트랜지스터(T3)를 PMOS 트랜지스터로 형성함으로써, NMOS 트랜지스터보다 높은 전자 이동도를 가질 수 있다. 이에 따라, 120Hz 이상의 고속 구동 환경에서도 제1 트랜지스터(T1)의 문턱 전압의 보상이 원활히 이루어질 수 있다.
제4 트랜지스터(T4)의 게이트 전극은 제2 스캔 신호(GI) 단자와 연결된다. 제4 트랜지스터(T4)의 제2 소스/드레인 전극은 초기화 전압(VINT) 단자와 연결된다. 제4 트랜지스터(T4)의 제1 소스/드레인 전극은 커패시터(Cst)의 제1 전극, 누설 방지 다이오드(LD)의 제2 전극 및 제1 트랜지스터(T1)의 게이트 전극과 함께 연결된다. 제4 트랜지스터(T4)는 제2 스캔 신호(GI)에 따라 턴온되어 초기화 전압(VINT)을 제1 트랜지스터(T1)의 게이트 전극에 전달하여 제1 트랜지스터(T1)의 게이트 전극의 전압을 초기화시키는 동작을 수행한다.
제4 트랜지스터(T4)를 턴오프 특성이 상대적으로 우수한 NMOS 트랜지스터로 형성함으로써, 유기발광 다이오드(OLED)의 발광 기간 중에 구동 전류가 누설되는 것을 억제 또는 방지할 수 있으며, 제1 트랜지스터(T1)의 게이트 전극에 전달된 전류가 누설되는 것을 억제 또는 방지할 수 있다.
제5 트랜지스터(T5)의 게이트 전극은 발광 제어 신호(EM) 단자와 연결된다. 제5 트랜지스터(T5)의 제1 소스/드레인 전극은 제1 전원 전압(ELVDD) 단자와 연결된다. 제5 트랜지스터(T5)의 제2 소스/드레인 전극은 제1 트랜지스터(T1)의 제1 소스/드레인 전극 및 제2 트랜지스터(T2)의 제2 소스/드레인 전극과 연결된다.
제6 트랜지스터(T6)의 게이트 전극은 발광 제어 신호(EM) 단자와 연결된다. 제6 트랜지스터(T6)의 제1 소스/드레인 전극은 제1 트랜지스터(T1)의 제2 소스/드레인 전극 및 제3 트랜지스터(T3)의 제1 소스/드레인 전극과 연결된다. 제6 트랜지스터(T6)의 제2 소스/드레인 전극은 유기발광 다이오드(OLED)의 애노드 전극과 연결된다.
제5 트랜지스터(T5)와 제6 트랜지스터(T6)는 발광 제어 신호(EM)에 따라 동시에 턴온되고, 그에 따라 유기발광 다이오드(OLED)에 구동 전류가 흐르게 된다.
제7 트랜지스터(T7)의 게이트 전극은 발광 제어 신호(EM) 단자와 연결된다. 제7 트랜지스터(T7)의 제1 소스/드레인 전극은 유기발광 다이오드(OLED)의 애노드 전극과 연결된다. 제7 트랜지스터(T7)의 제2 소스/드레인 전극은 초기화 전압(VINT) 단자와 연결된다. 제7 트랜지스터(T7)는 제3 스캔 신호(GB)에 따라 턴온되어 유기 발광 소자(OLED)의 애노드 전극을 초기화시킨다.
본 실시예에서는 제7 트랜지스터(T7)의 게이트 전극이 제3 스캔 신호(GB)를 인가받는 경우를 예시하였지만, 몇몇 실시예에서 제7 트랜지스터(T7)의 게이트 전극이 발광 제어 신호(EM)를 인가받도록 화소 회로를 구성할 수 있다. 또한, 다른 몇몇 실시예에서 제7 트랜지스터(T7)의 게이트 전극이 인접한 다른 화소의 제1 스캔 신호를 인가받도록 화소 회로를 구성할 수도 있다.
커패시터(Cst)의 제2 전극은 제1 전원 전압(ELVDD) 단자와 연결된다. 커패시터(Cst)의 제1 전극은 제1 트랜지스터(T1)의 게이트 전극, 누설 방지 다이오드(LD)의 제2 전극 및 제4 트랜지스터(T4)의 제1 소스/드레인 전극에 함께 연결된다. 유기발광 다이오드(OLED)의 캐소드 전극은 제2 전원 전압(ELVSS) 단자와 연결된다. 유기발광 다이오드(OLED)는 제1 트랜지스터(T1)로부터 구동 전류를 전달받아 발광함으로써 화상을 표시한다.
누설 방지 다이오드(LD)의 제1 전극은 제3 트랜지스터(T3)의 제2 소스/드레인 전극과 연결된다. 누설 방지 다이오드(LD)의 제2 전극은 제1 트랜지스터(T1)의 게이트 전극, 커패시터(Cst)의 제1 전극 및 제4 트랜지스터(T4)의 제1 소스/드레인 전극에 함께 연결된다. 누설 방지 다이오드(LD)를 제3 트랜지스터(T3)의 제2 소스/드레인 전극과 제1 트랜지스터(T1)의 게이트 전극 사이에 배치함으로써, 유기발광 다이오드(OLED)의 발광 기간 중에 구동 전류가 누설되는 것을 억제 또는 방지할 수 있으며, 제1 트랜지스터(T1)의 게이트 전극에 전달된 전류가 누설되는 것을 억제 또는 방지할 수 있다. 누설 방지 다이오드(LD)에 대한 자세한 설명은 후술한다.
이하, 일 화소(PX)의 평면 배치 및 단면 구조에 대해 상세히 설명한다.
도 4는 일 실시예에 따른 표시 장치의 일 화소의 레이아웃도이다. 도 5는 도 4의 제1 반도체층과 제2 반도체층의 레이아웃도이다. 도 6 및 도 7은 일 실시예에 따른 표시 장치의 단면도이다. 도 6은 도 4의 제1 트랜지스터(T1) 및 제3 트랜지스터(T3)의 단면도를 도시하고, 도 7은 도 4의 제4 트랜지스터(T4) 및 누설 방지 다이오드(LD)의 단면도를 도시한다.
도 4 내지 도 7을 참조하면, 상술한 바와 같이 화소는 복수의 트랜지스터(T1~T7), 유지 커패시터(도 3의 'Cst', 이하 동일), 및 유기발광 다이오드(도 3의 'OLED', 이하 동일)를 포함한다.
트랜지스터(T1~T7)는 전극을 이루는 도전층, 채널을 형성하는 반도체층 및 절연층을 포함한다. 트랜지스터(T1~T7)는 게이트 전극이 반도체층보다 상부에 배치되는 탑 게이트 형식의 트랜지스터가 적용된다. PMOS 트랜지스터인 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)의 반도체층과 NMOS 트랜지스터인 제4 트랜지스터(T4)의 반도체층은 서로 다른 층에 배치되고, 서로 다른 물질을 포함할 수 있다.
유지 커패시터(Cst)는 전극을 이루는 도전층들과 도전층들 사이에 배치된 절연층을 포함한다. 유기발광 다이오드(OLED)는 애노드 전극과 캐소드 전극을 이루는 도전층 및 그 사이에 배치된 유기 발광층을 포함한다. 누설 방지 다이오드(LD)는 제1 전극과 제2 전극을 이루는 도전층 및 그 사이에 배치된 절연층을 포함한다.
각 엘리멘트들의 전기적인 연결은 도전층으로 이루어진 배선 및/또는 도전 물질로 이루어진 비아에 의해 이루어질 수 있다. 상술한 도전 물질이나 도전층, 반도체층, 절연층, 유기 발광층 등은 기판(SUB) 상에 배치된다.
화소의 각 층들은 기판(SUB), 배리어층(BA), 버퍼층(BF), 제1 반도체층(100), 제1 게이트 절연막(GI1), 제1 도전층(200), 제2 게이트 절연막(GI2), 제2 도전층(300), 제1 층간 절연막(ILD1), 제2 반도체층(400), 제3 게이트 절연막(GI3), 제3 도전층(500), 제2 층간 절연막(ILD2), 제4 도전층(600), 제1 비아층(VIA1), 제5 도전층(700), 제2 비아층(VIA2), 유기발광 다이오드(OLED)의 애노드 전극(ANO), 화소 정의막(PDL), 발광층(EL), 유기발광 다이오드(OLED)의 캐소드 전극(CAT)이 순차적으로 배치될 수 있다. 상술한 각 층들은 단일막으로 이루어질 수 있지만, 복수의 막을 포함하는 적층막으로 이루어질 수도 있다. 각 층들 사이에는 다른 층이 더 배치될 수도 있다.
기판(SUB)은 그 위에 배치되는 각 층들을 지지한다. 유기발광 표시장치가 배면 또는 양면 발광형인 경우 투명한 기판이 사용될 수 있다. 유기발광 표시장치가 전면 발광형인 경우 투명한 기판 뿐만 아니라, 반투명이나 불투명 기판이 적용될 수도 있다.
기판(SUB)은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 상기 고분자 물질의 예로는 폴리에테르술폰(polyethersulphone: PES), 폴리아크릴레이트(polyacrylate: PA), 폴리아릴레이트(polyarylate: PAR), 폴리에테르이미드(polyetherimide: PEI), 폴리에틸렌 나프탈레이트(polyethylene napthalate: PEN), 폴리에틸렌 테레프탈레이드(polyethylene terepthalate: PET), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리알릴레이트(polyallylate), 폴리이미드(polyimide: PI), 폴리카보네이트(polycarbonate: PC), 셀룰로오스 트리 아세테이트(cellulose triacetate: CAT), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate: CAP) 또는 이들의 조합을 들 수 수 있다. 기판(SUB)은 금속 재질의 물질을 포함할 수도 있다.
기판(SUB)은 리지드(rigid) 기판(SUB)이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 기판(SUB)일 수 있다. 플렉시블 기판을 이루는 물질의 예로 폴리이미드(PI)를 들 수 있지만, 이에 제한되는 것은 아니다.
배리어층(BA)은 기판(SUB) 상에 배치될 수 있다. 배리어층(BA)은 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면 평탄화 기능을 수행할 수 있다. 배리어층(BA)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등을 포함할 수 있다. 배리어층(BA)은 기판(SUB)의 종류나 공정 조건 등에 따라 생략될 수도 있다.
버퍼층(BF)은 배리어층(BA) 상에 배치될 수 있다. 버퍼층(BF)은 기판(SUB)의 상부를 평탄화하며, 버퍼층(BF) 상에 배치되는 구성들과의 접착력을 향상시킬 수 있다. 버퍼층(BF)은 실리콘 질화물, 실리콘 산화물, 또는 실리콘 산질화물 등 중 적어도 하나를 포함하여 이루어질 수 있다. 버퍼층(BF)은 기판(SUB)의 종류나 공정 조건 등에 따라 생략될 수도 있다.
버퍼층(BF) 상에는 제1 반도체층(100)이 배치될 수 있다. 제1 반도체층(100)은 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)의 채널을 이루는 액티브층이다. 다시 말해서, 제1 반도체층(100)은 제1 트랜지스터(T1)의 액티브층(ACT1) 및 제3 트랜지스터(T3)의 액티브층(ACT3)을 포함할 수 있다. 도면상, 제1 트랜지스터(T1)의 액티브층(ACT1) 및 제3 트랜지스터(T3)의 액티브층(ACT3) 만을 도시하였으나, 이에 제한되는 것은 아니고, 제1 반도체층(100)은 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7) 각각의 액티브층을 포함할 수 있다.
제1 반도체층(100)은 각 화소별로 서로 분리될 수 있다. 제1 반도체층(100)은 평면상 특정한 패턴을 가질 수 있다. 예를 들어, 제1 반도체층(100)은 대체로 제2 방향(DR2)으로 연장된 제1 세로부(110), 제2 세로부(120), 및 제3 세로부(160)을 포함하며, 대체로 제1 방향(DR1)으로 연장된 제1 가로부(130), 제2 가로부(140) 및 제3 가로부(150)를 포함할 수 있다. 제1 세로부(110), 제2 세로부(120), 제3 세로부(160), 제1 가로부(130), 제2 가로부(140) 및 제3 가로부(150)는 물리적으로 연결되어 있을 수 있다.
제1 세로부(110)는 화소의 좌측에 인접하여 배치되고, 제2 세로부(120)는 화소의 우측에 인접하여 배치될 수 있다. 제1 세로부(110)와 제2 세로부(120)는 서로 이격되어 배치될 수 있다. 제1 세로부(110)는 제2 세로부(120)보다 제2 방향(DR2)의 길이가 더 길 수 있다.
제1 가로부(130)는 제1 세로부(110)와 제2 세로부(120)의 중간 부위를 연결할 수 있다. 제1 가로부(130)는 제1 세로부(110)와 제2 세로부(120)를 최단 거리로 연결할 수도 있지만, 도면에 도시된 바와 같이 좌측의 제1 절곡부(131) 및 우측의 제2 절곡부(132)를 포함할 수 있다. 복수 회의 절곡을 통해 제1 가로부(130)의 총 길이가 증가할 수 있다.
본 명세서에서 제1 세로부(110)와 제2 세로부(120)의 "상측 부위(111, 121)"는 평면상 제1 가로부(130)와의 연결부보다 위쪽에 위치하는 부위를, "하측 부위(112, 122)"는 평면상 제1 가로부(130)와의 연결부보다 아래쪽에 위치하는 부위를 각각 지칭할 수 있다.
제2 가로부(140)는 제1 세로부(110)의 하측 부위(112)로부터 제1 방향(DR1)으로 연장될 수 있다. 제3 가로부(150)는 제2 세로부(120)의 하측 부위(122)로부터 제1 방향(DR1)으로 연장될 수 있다. 제2 가로부(140)와 제3 가로부(150)는 상호 대향할 수 있다. 제3 세로부(160)는 제3 가로부(150)로부터 제2 방향(DR2)으로 연장될 수 있다. 제3 세로부(160)는 제3 가로부(150)로부터 평면상 하측으로 돌출될 수 있다.
제1 트랜지스터(T1)의 채널은 제1 가로부(130)에 배치될 수 있다. 제2 트랜지스터(T2)의 채널은 제1 세로부(110)의 상측 부위(111)에 배치되고, 제5 트랜지스터(T5)의 채널은 제1 세로부(110)의 하측 부위(112)에 배치될 수 있다. 제3 트랜지스터(T3)의 채널은 제2 세로부(120)의 상측 부위(121)에 배치되고, 제6 트랜지스터(T6)의 채널은 제2 세로부(120)의 하측 부위(122)에 배치될 수 있다. 제7 트랜지스터(T7)의 채널은 제3 세로부(160)에 배치될 수 있다.
제1 반도체층(100)은 다결정 실리콘을 포함할 수 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있다. 상기 결정화 방법의 예로는 RTA(rapid thermal annealing)법, SPC(solid phase crystallzation)법, ELA(excimer laser annealing)법, MIC(metal induced crystallzation)법, MILC(metal induced lateral crystallzation)법, SLS(sequential lateral solidification)법 등을 들 수 있으나, 이에 제한되는 것은 아니다. 다른 예로, 제1 반도체층(100)은 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘 등을 포함할 수도 있다.
제1 반도체층(100)에서 각 트랜지스터(T1, T2, T3, T5, T6, T7)의 소소/드레인 전극과 연결되는 부위(소스/드레인 영역)에는 불순물 이온(PMOS 트랜지스터의 경우 p형 불순물 이온)이 도핑되어 있을 수 있다. 예를 들어, 붕소(B) 등 3가 도펀트가 p형 불순물 이온으로 사용될 수 있다.
제3 트랜지스터(T3)의 액티브층(ACT3)은 제1 트랜지스터(T1)의 액티브층(ACT1)과 동일한 층에 형성되며, 제1 반도체층(100)으로 이루어질 수 있다. 제3 트랜지스터(T3)의 액티브층(ACT3)이 제1 반도체층(100)으로 이루어짐에 따라, 제3 트랜지스터(T3)의 액티브층(ACT3)은 다결정 실리콘을 포함할 수 있다.
이 경우, 제3 트랜지스터(T3)는 후술하는 산화물 반도체를 포함하는 경우보다 높은 전자 이동도를 가질 수 있고, 일 화소가 120Hz 이상의 고속 구동 환경에서 작동하더라도, 제1 트랜지스터(T1)의 문턱 전압의 보상이 원활히 이루어질 수 있다.
제1 게이트 절연막(GI1)은 제1 반도체층(100) 상에 배치되고, 대체로 기판(SUB)의 전체 면에 걸쳐 배치될 수 있다. 제1 게이트 절연막(GI1)은 게이트 절연 기능을 갖는 게이트 절연막일 수 있다.
제1 게이트 절연막(GI1)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 제1 게이트 절연막(GI1)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
제1 도전층(200)은 제1 게이트 절연막(GI1) 상에 배치된다. 제1 도전층(200)은 제1 스캔 신호(도 3의 'GW', 이하 동일)를 전달하는 제1 스캔 라인(210), 발광 제어 신호(도 3의 'EM', 이하 동일)을 전달하는 제1 발광 제어 라인(220), 제3 스캔 신호(도 3의 'GB', 이하 동일)을 전달하는 제3 스캔 라인(230) 및 제1 트랜지스터(T1)의 게이트 전극(240)을 포함할 수 있다.
제1 스캔 라인(210)은 제2 트랜지스터(T2)의 게이트 전극(미도시)과 제3 트랜지스터(T3)의 게이트 전극(GAT3)을 포함하고, 제1 발광 제어 라인(220)은 제5 트랜지스터(T5)의 게이트 전극(미도시)과 제6 트랜지스터(T6)의 게이트 전극(미도시)을 포함하고, 제3 스캔 신호(230)은 제7 트랜지스터(T7)의 게이트 전극(미도시)을 포함할 수 있다.
제1 스캔 라인(210), 제1 발광 제어 라인(220), 및 제3 스캔 라인(230)은 각각 제1 방향(DR1)을 따라 연장될 수 있다. 제1 스캔 라인(210), 제1 발광 제어 라인(220), 및 제3 스캔 라인(230)은 각각 제1 방향(DR1)을 따라 화소의 경계를 넘어 이웃하는 화소로 연장될 수 있다.
제1 스캔 라인(210)은 화소의 중간 부근에 위치할 수 있다. 제1 스캔 라인(210)은 제1 반도체층(100)의 제1 세로부(110)의 상측 부위(111) 및 제2 세로부(120)의 상측 부위(121)와 중첩하며, 해당 중첩 부위에서 제2 트랜지스터(T2)의 게이트 전극 및 제3 트랜지스터(T3)의 게이트 전극을 이룰 수 있다.
제1 스캔 라인(210)이 제1 세로부(110)의 상측 부위(111)와 중첩하는 영역을 기준으로 평면상 그보다 상측에 위치하는 제1 반도체층(100)의 제1 세로부(110)는 제2 트랜지스터(T2)의 제1 전극 영역이 되고, 그보다 하측에 위치하는 제1 반도체층(100)의 제1 세로부(110)는 제2 트랜지스터(T2)의 제2 전극 영역이 될 수 있다. 제1 스캔 라인(210)이 제2 세로부(120)의 상측 부위(121)와 중첩하는 영역을 기준으로 평면상 그보다 하측에 위치하는 제1 반도체층(100)의 제2 세로부(120)는 제3 트랜지스터(T3)의 제1 전극 영역이 되고, 그보다 상측에 위치하는 제1 반도체층(100)의 제2 세로부(120)는 제3 트랜지스터(T3)의 제2 전극 영역이 될 수 있다.
제1 발광 제어 라인(220)은 평면상 제1 스캔 라인(210)보다 평면상 아래쪽에 위치하며, 제1 반도체층(100)의 제1 세로부(110)의 하측 부위(112) 및 제2 세로부(120)의 하측 부위(122)와 중첩할 수 있다.
제1 발광 제어 라인(220)은 제1 반도체층(100)의 제1 세로부(110)의 하측 부위(112)와 중첩하는 부위에서 제5 트랜지스터(T5)의 게이트 전극을 이룰 수 있다. 상기 중첩 영역을 기준으로 평면상 그보다 위쪽에 위치하는 제1 반도체층(100)의 제1 세로부(110)는 제5 트랜지스터(T5)의 제2 전극 영역이 되고, 그보다 아래쪽에 위치하는 제1 반도체층(100)의 제1 세로부(110)는 제5 트랜지스터(T5)의 제1 전극 영역이 될 수 있다.
또한, 제1 발광 제어 라인(220)은 제2 세로부(120)의 하측 부위(122)와 중첩하는 부위에서 제6 트랜지스터(T6)의 게이트 전극을 이룰 수 있다. 상기 중첩 영역을 기준으로 평면상 그보다 위쪽에 위치하는 제1 반도체층(100)의 제2 세로부(120)는 제6 트랜지스터(T6)의 제1 전극 영역이 되고, 그보다 아래쪽에 위치하는 제1 반도체층(100)의 제2 세로부(120)는 제6 트랜지스터(T6)의 제2 전극 영역이 될 수 있다.
제3 스캔 라인(230)은 평면상 화소의 아래쪽에 위치할 수 있다. 제3 스캔 라인(230)은 제1 반도체층(100)의 제3 세로부(160)와 중첩할 수 있다. 제3 스캔 라인(230)은 제1 반도체층(100)의 제3 세로부(160)와 중첩하는 부위에서 제7 트랜지스터(T7)의 게이트 전극을 이룰 수 있다. 상기 중첩 영역을 기준으로 평면상 그보다 위쪽에 위치하는 제1 반도체층(100)의 제3 세로부(160)는 제7 트랜지스터(T7)의 제2 전극 영역이 되고, 그보다 아래쪽에 위치하는 제1 반도체층(100)의 제3 세로부(160)는 제7 트랜지스터(T7)의 제1 전극 영역이 될 수 있다.
제1 트랜지스터(T1)의 게이트 전극(240)은 화소의 중앙부에 위치할 수 있다. 제1 트랜지스터(T1)의 게이트 전극(240)은 평면상 제1 스캔 라인(210)과 제1 발광 제어 라인(220)의 사이에 위치할 수 있다. 화소별 제1 트랜지스터(T1)의 게이트 전극(240)은 분리될 수 있다.
제1 트랜지스터(T1)의 게이트 전극(240)은 제1 반도체층(100)의 제1 가로부(130)와 중첩한다. 상기 중첩 부위를 기준으로 그보다 왼쪽에 위치하는 제1 반도체층(100)의 제1 가로부(130)는 제1 트랜지스터(T1)의 제1 전극 영역이 되고, 그보다 오른쪽에 위치하는 제1 반도체층(100)의 제1 가로부(130)는 제1 트랜지스터(T1)의 제2 전극 영역이 될 수 있다.
제1 도전층(200)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다.
제2 게이트 절연막(GI2)은 제1 도전층(200) 상에 배치되고, 대체로 기판(SUB)의 전체 면에 걸쳐 배치될 수 있다. 제2 게이트 절연막(GI2)은 제1 도전층(200)과 제2 도전층(300)을 절연시키는 역할을 한다. 제2 게이트 절연막(GI2)은 층간 절연막일 수 있다. 제2 게이트 절연막(GI2)은 제1 게이트 절연막(GI1)과 실질적으로 동일한 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 도전층(300)은 제2 게이트 절연막(GI2) 상에 배치된다. 제2 도전층(300)은 누설 방지 다이오드(LD)의 제1 전극(310) 및 유지 커패시터(Cst)의 제2 전극(320)을 포함할 수 있다.
누설 방지 다이오드(LD)의 제1 전극(310)은 평면상 제1 반도체층(100)의 제2 세로부(120)의 상측 부위(121)의 위쪽에 위치할 수 있다. 누설 방지 다이오드(LD)의 제1 전극(310)은 평면상 화소의 우측에 위치할 수 있다. 누설 방지 다이오드(LD)의 제1 전극(310)은 화소별로 분리될 수 있다.
유지 커패시터(Cst)의 제2 전극(320)은 화소의 중앙부에 위치할 수 있다. 유지 커패시터(Cst)의 제2 전극(320)은 평면상 제1 스캔 라인(210)과 제1 발광 제어 라인(220)의 사이에 위치할 수 있다. 유지 커패시터(Cst)의 제2 전극(320)은 화소별로 분리될 수 있다.
유지 커패시터(Cst)의 제2 전극(320)은 제1 트랜지스터(T1)의 게이트 전극(240)과 두께 방향(제3 방향(DR3))으로 중첩할 수 있다. 제1 트랜지스터(T1)의 게이트 전극(240)은 제1 반도체층(100)과 중첩하는 영역으로부터 연장되어 유지 커패시터(Cst)의 제2 전극(320)과 두께 방향(제3 방향(DR3))으로 중첩하는 부분에서 유지 커패시터(Cst)의 제1 전극을 이룰 수 있다. 다시 말해서, 제1 트랜지스터(T1)의 게이트 전극(240)은 커패시터(Cst)의 제1 전극과 연결될 수 있다. 커패시터 제1 전극은 제1 트랜지스터(T1)의 게이트 전극(240) 그 자체로 이루어지거나, 제1 게이트 전극(111)으로부터 연장된 부위로 이루어질 수 있다. 유지 커패시터(Cst)의 제2 전극(320)은 하부의 제1 트랜지스터(T1)의 게이트 전극(240)과 중첩하는 개구를 포함할 수 있다.
제1 층간 절연막(ILD1)은 제2 도전층(300)을 덮으며, 제2 도전층(300) 상에 배치될 수 있다. 제1 층간 절연막(ILD1)은 대체로 기판(SUB)의 전체 면에 걸쳐 배치될 수 있다. 제1 층간 절연막(ILD1)은 제2 도전층(300)과 제2 반도체층(400)을 절연시키는 역할을 한다. 제1 층간 절연막(ILD1)은 층간 절연막일 수 있다. 제1 층간 절연막(ILD1)의 두께는 100nm보다 작을 수 있다. 예를 들어, 제1 층간 절연막(ILD1)의 두께는 1nm 내지 100nm의 범위 내에 있거나, 20nm 내지 80nm의 범위에 있거나, 40nm 내지 60nm의 범위 내에 있을 수 있다.
제1 층간 절연막(ILD1)은 실리콘 화합물, 금속 산화물 등을 포함할 수 있다. 예를 들면, 제1 층간 절연막(ILD1)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 탄탈륨 산화물, 하프늄 산화물, 지르코늄 산화물, 티타늄 산화물 등을 포함할 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
제2 반도체층(400)은 제1 층간 절연막(ILD1) 상에 배치된다. 제2 반도체층(400)은 제4 트랜지스터(T4)의 채널을 이루는 액티브층이다. 다시 말해서, 제2 반도체층(400)은 제4 트랜지스터(T4)의 액티브층(ACT4)을 포함할 수 있다.
제2 반도체층(400)은 산화물 반도체를 포함할 수 있다. 예를 들어, 제2 반도체층(400)은 인듐, 아연, 갈륨, 주석, 티타늄, 알루미늄, 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz)을 포함할 수 있다. 일 실시예에서, 제2 반도체층(400)은 ITZO(인듐, 주석, 티타늄을 포함하는 산화물)나 IGZO(인듐, 갈륨, 주석을 포함하는 산화물)를 포함할 수 있다.
제2 반도체층(400)의 대부분 영역은 불순물 이온(NMOS 트랜지스터의 경우 n형 불순물 이온)이 도핑되어 있을 수 있다. 예를 들어, 인(P) 등 3가 도펀트가 n형 불순물 이온으로 사용될 수 있다. 따라서, n형 분순물 이온으로 도핑된 제2 반도체층(400)의 대부분 영역은 전기적 저항이 작고 도전성이 커서, 마치 도전 물질과 같이 행동할 수 있다. 다만, 제2 반도체층(400)에서 제4 트랜지스터(T4)의 채널 영역은 도핑되지 않거나, 도핑된 농도가 상대적으로 적을 수 있다.
제2 반도체층(400)은 각 화소별로 서로 분리될 수 있다. 제2 반도체층(400)은 평면상 제1 반도체층(100)의 위쪽에 배치될 수 있다. 제1 반도체층(100)은 평면상 특정한 패턴을 가질 수 있다. 예를 들어, 제2 반도체층(400)은 대체로 제1 방향(DR1)으로 연장된 가로부(410) 및 가로부(410)의 일단으로부터 제2 방향(DR2)으로 연장된 세로부(420)를 포함할 수 있다.
제2 반도체층(400)의 세로부(420)에는 제4 트랜지스터(T4)의 게이트 전극과 중첩하는 영역에서 제4 트랜지스터(T4)의 채널이 배치될 수 있다. 제2 반도체층(400)의 가로부(410)는 누설 방지 다이오드(LD)의 제1 전극(310)와 두께 방향(제3 방향(DR3))으로 중첩할 수 있다. 상기 중첩 영역에서 제2 반도체층(400)의 가로부(410)는 누설 방지 다이오드(LD)의 제2 전극(411)을 포함할 수 있다. 다시 말해서, 제2 반도체층(400)의 가로부(410)와 누설 방지 다이오드(LD)의 제1 전극(310)이 두께 방향(제3 방향(DR3))으로 중첩하는 영역에서 제1 층간 절연막(ILD1)를 사이에 두고 누설 방지 다이오드(LD)가 위치할 수 있다.
도 8을 더 참조하여, 누설 방지 다이오드(LD)에 대해 보다 자세히 설명한다.
도 8은 도 7의 A 영역을 확대한 확대도이다. 도 8은 누설 방지 다이오드(LD)의 단면도를 도시한다.
도 8을 더 참조하면, 표시 패널(10)은 계면층(IF)을 더 포함할 수 있다. 계면층(IF)은 제2 반도체층(400)과 제1 층간 절연막(ILD1) 사이에 배치될 수 있다. 계면층(IF)은 제2 반도체층(400) 내의 전자가 누설 방지 다이오드(LD)의 제1 전극(310)으로 이동하도록 제어하는 역할을 수행할 수 있다. 이에 제한되는 것은 아니지만, 계면층(IF)의 두께는 15nm보다 작을 수 있다. 예를 들어, 계면층(IF)의 두께는 1nm 내지 15nm의 범위에 있거나, 10 내지 12nm의 범위 내에 있을 수 있다.
계면층(IF)은 제2 반도체층(400)을 열처리 또는 자외선 처리함으로써 형성될 수 있다. 예를 들어, 상기 열처리가 진행되는 온도는 25℃ 내지 350℃의 범위에 있거나, 200℃ 내지 350℃의 범위에 있을 수 있다. 열처리 온도가 25℃ 이상이거나 200℃ 이상인 경우, 계면층(IF)이 원활히 형성될 수 있으며, 350℃ 이하인 경우, 열처리를 진행하더라도 소자가 열화되지 않을 수 있다. 상기 자외선 처리는 예를 들어, 185nm 및 245nm의 파장 대역의 자외선을 혼합하여 사용할 수 있다. 다만, 계면층(IF)을 형성하는 방법은 이에 제한되는 것은 아니다.
열처리 또는 자외선 처리에 의해, 제2 반도체층(400) 내의 금속 원소는 계면층(IF)을 향해 이동하고, 제2 반도체층(400) 내의 산소는 계면층(IF)의 반대 방향을 향해 이동할 수 있다. 다시 말해서, 제2 반도체층(400) 내의 금속 원소는 계면층(IF)에 가까워질수록 농도가 커지며, 계면층(IF) 주변에서 농도가 상대적으로 클 수 있다. 제2 반도체층(400) 내의 산소는 계면층(IF)에 가까워질수록 농도가 작아질 수 있다.
누설 방지 다이오드(LD)는 누설 방지 다이오드(LD)의 제1 전극(310), 제1 층간 절연막(ILD1), 계면층(IF) 및 누설 방지 다이오드(LD)의 제2 전극(411)을 포함할 수 있다. 누설 방지 다이오드(LD)는 제1 층간 절연막(ILD1)과 산화물 반도체층(400, 또는 누설 방지 다이오드(LD)의 제2 전극(411)) 사이에 정류 특성이 발생된다. 예를 들어, 제2 반도체층(400)에 (+) 전압을 인가하고, 제1 층간 절연막(ILD1)에 (-) 전압을 인가한 경우, 전류는 흐르지 않으나, 제2 반도체층(400)에 (-) 전압을 인가하고 제1 층간 절연막(ILD1)에 (+) 전압을 인가한 경우, 전류가 흐르는 정류 특성을 가질 수 있다.
누설 방지 다이오드(LD)는 다이오드는 F-N 터널링(Fowler Nordheim tunneling)에 의해 전자가 이동될 수 있다. F-N 터널링은 금속-절연체-금속에서 상/하부 금속에서 전자가 이동할 수 있는 터널링 메커니즘 중 하나이며, 특정 크기 이상의 전기장이 절연체에 가해지는 경우, 전자가 터널링해야 하는 절연체의 두께가 얇아지게 되어, 짧아진 경로를 통해 전자가 터널링하여 상부 금속에서 하부 금속으로 이동하는 것을 말한다. 누설 방지 다이오드(LD)의 제1 전극(310)은 금속이고, 누설 방지 다이오드(LD)의 제2 전극(411)은 산화물 반도체를 포함하나, 누설 방지 다이오드(LD)의 제2 전극(411)은 n형 분순물 이온으로 도핑되어 도전성이 크므로, 상기 터널링 메커니즘이 적용될 수 있다.
도 9는 일 실시예에 따른 누설 방지 다이오드의 밴드 다이어그램을 도시한다.
도 9를 더 참조하면, 계면층(IF)은 열처리 또는 자외선 처리에 의해 형성될 수 있고, 열처리 또는 자외선 처리를 진행하면 제1 층간 절연막(ILD1)과 누설 방지 다이오드(LD)의 제2 전극(411) 사이에 제1 층간 절연막(ILD1)보다 밴드갭 에너지가 작은 계면층(IF)이 형성된다.
누설 방지 다이오드(LD)는 계면층(IF)에 의해 오프셋(offset; OFS)이 낮아지게 되어, 외부에서 전압이 인가될 때, 전류가 누설 방지 다이오드(LD)의 제2 전극(411)에서 누설 방지 다이오드(LD)의 제1 전극(310)으로 흐를 수 있다. 다시 말해서, 계면층(IF)에 의해 제1 층간 절연막(ILD1)과 누설 방지 다이오드(LD)의 제2 전극(411) 사이의 오프셋(OFS)의 크기가 작아질 수 있고, 누설 방지 다이오드(LD)의 제2 전극(411) 내의 전자가 누설 방지 다이오드(LD)의 제1 전극(310)으로 이동할 수 있다.
계면층(IF)과 제1 층간 절연막(ILD1) 사이의 오프셋(OFS)은 전자 트랩(electron trap) 정도에 따라, 0.6eV 내지 1.5eV의 범위 내에 있을 수 있다. 예를 들어, 계면층(IF)과 제1 층간 절연막(ILD1) 사이의 오프셋(OFS)은 0.6eV일 수 있다. 이 경우, 계면층(IF)의 전자 친화도(electron affinity)는 1.5eV를 가질 수 있고, 제1 층간 절연막(ILD1)은 0.9eV를 가지며, 누설 방지 다이오드(LD)의 제2 전극(411)은 4.4eV를 갖을 수 있다. 누설 방지 다이오드(LD)의 제2 전극(411)과 계면층(IF) 사이의 오프셋(미도시)은 2.9eV를 가질 수 있다.
따라서, 제1 층간 절연막(ILD1)과 누설 방지 다이오드(LD)의 제2 전극(411) 사이의 오프셋(OFS)은 계면층(IF)에 의해 0.6eV로 감소하게 되어, 외부에서 전압이 인가될 때, 0.6eV의 작은 장벽 높이에 의해, 전자를 누설 방지 다이오드(LD)의 제1 전극(310)으로 원활히 이동시킬 수 있다. 다만, 계면층(IF)과 제1 층간 절연막(ILD1) 사이의 오프셋(OFS)은 이에 한정되지 않고, 누설 방지 다이오드(LD)의 제2 전극(411)과 제1 층간 절연막(ILD1) 사이의 값을 가질 수 있다.
누설 방지 다이오드(LD)는 MSIM(Metal-Semiconductor-Insulator-Metal) 구조를 가질 수 있고, 한 방향으로만 전자가 이동하기 때문에 정방향 바이어스 조건에서 계면층(IF)이 전자 이동에 도움을 주는 역할을 할 수 있다. 계면층(IF)의 역할은 다이렉트 터널링, F-N 터널링 또는 복합적일 수 있다. 또한, 제1 층간 절연막(ILD1) 및 누설 방지 다이오드(LD)의 제2 전극(411)의 두께 및 물질을 변경하여 누설 방지 다이오드(LD)의 제2 전극(411) 내의 전자가 누설 방지 다이오드(LD)의 제1 전극(310)으로 이동되는 것을 제어할 수 있다.
도 10은 일 실시예에 따른 누설 방지 다이오드의 인가 전압(bias voatage)에 따른 전류(current) 변화를 도시한 그래프이다. 도 10의 그래프에서 제1 층간 절연막(IDL1)은 실리콘 산화물(SiOx)을 사용하였으며, 각 그래프에서 제1 층간 절연막(IDL1)의 두께는 60nm와 40nm인 경우를 나타낸다.
도 10을 더 참조하면, 0V 기준으로 정방향 바이어스(negative)를 상부 전극에 가했을 경우 누설 방지 다이오드(LD)의 제2 전극(411)층이 "축적(accumulation)" 상태가 되어 절연층(제1 층간 절연막(ILD1))과 누설 방지 다이오드(LD)의 제2 전극(411)층 사이에 전자들이 모이게 되고, 모인 전자들이 계면층(IF)에 의해 절연층(제1 층간 절연막(ILD1))의 장벽(barrier)을 넘어 하부 전극으로 이동(on current)하는 것을 알 수 있다.
0V 기준으로 역방향 바이어스(positive)를 상부 전극에 가했을 경우 누설 방지 다이오드(LD)의 제2 전극(411) 층이 "공핍(depletion)" 상태가 되고, 하부 전극에서 상부 전극으로 전자가 이동할 때 정방향 바이어스 상태에서와는 달리 하부 전극과 절연층(제1 층간 절연막(ILD1)) 사이에는 계면층(IF)이 존재하지 않기 때문에 절연층(제1 층간 절연막(ILD1))과 누설 방지 다이오드(LD)의 제2 전극(411)층의 공핍(depletion) 상태의 저항 상태에 따른 전류가 흐르지 않게(off current)된다는 것을 알 수 있다.
또한, 절연층(제1 층간 절연막(ILD1))의 두께가 증가할수록 증가할수록 전류 값이 증가하여, Von(다이오드가 온(on) 되는 전압)의 절대값이 상승하게 되고, 동시에 누설 방지 다이오드(LD)의 on/off 전류(on/off current)는 감소하는 것을 알 수 있다. 절연층(제1 층간 절연막(ILD1))의 두께에 따라, 누설 방지 다이오드(LD)의 on/off 전류(on/off current)를 조절할 수 있다.
누설 방지 다이오드(LD)에서 전류는 누설 방지 다이오드(LD)의 제1 전극(310)으로부터 누설 방지 다이오드(LD)이 제2 전극(411)을 향하는 일 방향으로만 진행할 수 있다. 누설 방지 다이오드(LD)를 제3 트랜지스터(T3)의 제2 소스/드레인 전극과 제1 트랜지스터(T1)의 게이트 전극 사이에 배치함으로써, 유기발광 다이오드(OLED)의 발광 기간 중에 구동 전류가 누설되는 것을 억제 또는 방지할 수 있으며, 제1 트랜지스터(T1)의 게이트 전극에 전달된 전류가 누설되는 것을 억제 또는 방지할 수 있다. 이에 따라, 제3 트랜지스터(T3)의 액티브층이 제1 반도체층(100)으로 이루어지더라도, 누설 방지 다이오드(LD)는 제4 트랜지스터(T4)와 함께 누설 전류를 억제 또는 방지할 수 있다.
즉, 제3 트랜지스터(T3)의 액티브층이 제1 반도체층(100)으로 이루어짐에 따라, 120Hz 이상의 고속 구동 환경에서 문턱 전압을 충전할 수 있는 기간이 짧아지더라도, 제1 트랜지스터(T1)의 문턱 전압의 보상이 원활히 이루어질 수 있다. 따라서, 120Hz 이상의 고속 구동 환경에서 작동되는 표시 장치(1, 도 1 참조)에서 표시하는 화면의 휘도 등에서 발생할 수 있는 불량을 억제 또는 방지할 수 있다. 또한, 제3 트랜지스터(T3)의 액티브층이 제1 반도체층(100)으로 이루어지더라도, 누설 방지 다이오드(LD)을 더 배치함으로써, 누설 전류를 보다 원활히 억제 또는 방지할 수 있다.
아울러, 이에 제한되는 것은 아니지만, 누설 방지 다이오드(LD)는 과한 역방향 바이어스 조건에서 구동이 가능할 수 있고, 이 경우, 누설 방지 다이오드(LD)는 정전하 방전 보호 다이오드(ESD protection diode)로 사용될 수도 있다.
누설 방지 다이오드(LD)의 특성은 절연체(제1 층간 절연막(ILD1))의 두께 및 누설 방지 다이오드(LD)의 제2 전극(411)의 두께 뿐만 아니라, 제2 반도체층(400)을 형성하는 공정 조건에 따라서도 조절될 수 있다.
도 11은 공정 조건에 따른 누설 방지 다이오드의 인가 전압에 따른 전류 변화를 도시한 그래프이다. 각 그래프 X, Y, Z는 제2 반도체층(400)의 두께가 40nm인 경우를 나타낸다.
도 11을 참조하면, 예를 들어, 제2 반도체층(400)은 스퍼터링(sputtering) 법과 같은 PVD(physical vapor deposition) 방법으로 형성될 수 있다. 이 경우, 제2 반도체층(400)이 적층되는 과정에서 스퍼터링 파워가 유지되거나 변화할 수 있다.
그래프 X는 제2 반도체층(400)이 적층되는 동안 스퍼터링 파워가 40W로 유지된 경우를, 그래프 Y는 제2 반도체층(400)이 적층되는 동안 스퍼터링 파워가 20W에서 40W로 증가한 경우를, 그래프 Z는 제2 반도체층(400)이 적층되는 동안 스퍼터링 파워가 40W에서 20W로 감소한 경우를 각각 나타낸다. 예를 들어, 그래프 Y는 제2 반도체층(400)의 하부 10nm가 20W의 스퍼터링 파워로 형성되고, 상부의 나머지 30nm는 40W의 스퍼터링 파워로 형성된 경우를 나타낸다. 그래프 Z는 제2 반도체층(400)의 하부 30nm가 40W의 스퍼터링 파워로 형성되고, 상부의 나머지 10nm는 20W의 스퍼터링 파워로 형성된 경우를 나타낸다.
그래프 X와 그래프 Z는 대체로 유사한 경향을 보이나, 그래프 Y는 그래프 X 및 그래프 Z와 상이한 경향을 보인다. 그래프 Y는 그래프 X 및 그래프 Z보다 네거티브 쉬프트(negative shift)된다. 다시 말해서, 누설 방지 다이오드(LD)의 제2 전극(411)이 스퍼터링법으로 형성되는 경우, 누설 방지 다이오드(LD)의 제2 전극(411)에서, 절연체인 제1 층간 절연막(ILD1)에 직접 접촉하는 부분이 형성되는 과정의 스퍼터링 파워에 따라 누설 방지 다이오드(LD)의 온-오프 특성을 조절할 수 있다. 즉, 누설 방지 다이오드(LD)의 제2 전극(411)의 초기 증착에서 스퍼터링 파워에 따라 누설 방지 다이오드(LD)의 온-오프 특성을 조절할 수 있다.
다시, 도 4 내지 도 7을 참조하면, 제2 반도체층(400) 상에는 제3 게이트 절연막(GI3)이 배치된다. 제3 게이트 절연막(GI3)은 제1 게이트 절연막(GI1)과는 달리 일부 영역에만 배치될 수 있다. 즉, 제3 게이트 절연막(GI3)은 제4 트랜지스터(T4)의 채널 영역을 덮고, 제1 및 제2 소스/드레인 영역과 제2 반도체층(400)의 측면을 노출할 수 있다. 제3 게이트 절연막(GI3)은 평면상 상부의 제3 도전층(500)과 실질적으로 동일한 패턴 형상을 가질 수 있다. 제3 게이트 절연막(GI3)은 제1 게이트 절연막(GI1)과 실질적으로 동일한 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제3 게이트 절연막(GI3) 상에는 제3 도전층(500)이 배치된다. 제3 도전층(500)은 초기화 전압(도 3의 'VINT', 이하 동일)을 전달하는 초기화 라인(510) 및 제2 스캔 신호(도 3의 'GI', 이하 동일)를 전달하는 제2 스캔 라인(520)을 포함할 수 있다.
초기화 라인(510) 및 제2 스캔 라인(520)은 각각 제1 방향(DR1)을 따라 연장될 수 있다. 초기화 라인(510) 및 제2 스캔 라인(520)은 각각 제1 방향(DR1)을 따라 화소의 경계를 넘어 이웃하는 화소로 연장될 수 있다. 제2 스캔 라인(520)은 제1 반도체층(100)과 중첩하지 않을 수 있다.
초기화 라인(510)은 평면상 화소의 위쪽에 위치할 수 있다. 초기화 라인(510)은 평면상 제1 스캔 라인(210)의 위쪽에 위치할 수 있다. 일 화소에서 초기화 라인(510)은 분리 이격될 수 있고, 평면상 제2 반도체층(400)의 세로부(420)는 분리 이격된 초기화 라인(510) 사이를 가로지를 수 있으나, 이에 제한되는 것은 아니다. 일 화소에서 분리된 초기화 라인(510)은 상부의 제5 데이터 패턴(650)에 의해 전기적으로 연결될 수 있다.
초기화 라인(510)은 제1 반도체층(100)의 제3 세로부(160)와 두께 방향(제3 방향(DR3))으로 중첩할 수 있다. 초기화 라인(510)이 제1 반도체층(100)의 제3 세로부(160)와 두께 방향(제3 방향(DR3))으로 중첩하는 영역은 평면상 제3 스캔 라인(230)과 제1 반도체층(100)의 제3 세로부(160)가 두께 방향(제3 방향(DR3))으로 중첩하는 영역에서 하측으로 연장된 부분일 수 있으나, 이에 제한되는 것은 아니다.
초기화 라인(510)이 제1 반도체층(100)의 제3 세로부(160)와 두께 방향(제3 방향(DR3))으로 중첩하는 영역에서, 초기화 라인(510)은 제1 층간 절연막(ILD1), 제2 게이트 절연막(GI2) 및 제1 게이트 절연막(GI1)을 관통하여 제1 반도체층(100)의 제3 세로부(160)를 노출하는 컨택홀(CNT15)을 통해 제1 반도체층(100)의 제3 세로부(160)와 컨택할 수 있다. 즉, 관통홀(CNT15)를 통해 초기화 라인(510)은 제1 반도체층(100)의 제3 세로부(160)와 전기적으로 연결될 수 있다.
제2 스캔 라인(520)은 평면상 제1 스캔 라인(210)보다 화소의 위쪽에 위치할 수 있다. 제2 스캔 라인(420)은 제2 반도체층(400)의 세로부(420)와 중첩하며, 해당 중첩 부위에서 제4 트랜지스터(T4)의 게이트 전극(GAT4)을 이룰 수 있다. 제2 스캔 라인(520)이 제2 반도체층(400)의 세로부(420)와 중첩하는 영역을 기준으로 평면상 그보다 상측에 위치하는 제2 반도체층(400)의 세로부(420)는 제4 트랜지스터(T4)의 제2 전극 영역이 되고, 그보다 하측에 위치하는 제2 반도체층(400)의 세로부(420)는 제4 트랜지스터(T4)의 제1 전극 영역이 될 수 있다.
제3 도전층(500)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다.
제2 층간 절연막(ILD2)은 제3 도전층(500)을 덮으며, 제3 도전층(500) 상에 배치될 수 있다. 제2 층간 절연막(ILD2)은 대체로 기판(SUB)의 전체 면에 걸쳐 배치될 수 있다. 제2 층간 절연막(ILD2)은 제3 도전층(500)과 제4 도전층(600)을 절연시키는 역할을 한다. 제2 층간 절연막(ILD2)은 층간 절연막일 수 있다. 제2 층간 절연막(ILD2)은 제1 층간 절연막(ILD2)과 실질적으로 동일한 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 층간 절연막(ILD2) 상에는 제4 도전층(600)이 배치될 수 있다. 제4 도전층(600)은 제1 내지 제6 데이터 패턴(또는 연결 패턴)들(610, 620, 630, 640, 650, 660)을 포함할 수 있다. 각 데이터 패턴들(610, 620, 630, 640, 650, 660)은 상호 물리적으로 이격되어 있다. 각 데이터 패턴들(610, 620, 630, 640, 650, 660)은 서로 떨어진 부위를 전기적으로 연결할 수 있다.
제4 도전층(600)은 각 트랜지스터(T1~T7)의 제1 전극과 제2 전극을 포함할 수 있다. 도면상 제1 트랜지스터(T1)의 제1 전극(SD11)과 제2 전극 (SD12), 제3 트랜지스터(T3)의 제1 전극(SD31)과 제2 전극(SD32), 및 제4 트랜지스터(T4)의 제1 전극(SD41)과 제2 전극(SD42)을 도시하였으나, 이에 제한되는 것은 아니다. 일부의 데이터 패턴은 각 트랜지스터(T1~T7) 중 적어도 어느 하나의 제1 전극이나 제2 전극을 구성할 수 있다.
제1 데이터 패턴(610)은 제1 트랜지스터(T1)의 게이트 전극(240)과 중첩할 수 있다. 제1 데이터 패턴(610)은 상기 중첩 영역에서 컨택홀(CNT1)을 통해 제1 트랜지스터(T1) 게이트 전극(240)과 전기적으로 연결될 수 있다. 상기 컨택홀(CNT1)은 유지 커패시터(Cst)의 제2 전극(320)의 개구 내에 위치할 수 있다. 컨택홀(CNT1) 내부의 제1 데이터 패턴(610)과 그에 인접한 유지 커패시터(Cst)의 제2 전극(320)은 제2 층간 절연막(ILD2)을 통해 상호 절연될 수 있다.
제1 데이터 패턴(610)은 또한 제1 트랜지스터(T1) 게이트 전극(240)과의 중첩 영역으로부터 상측으로 연장되어 제1 스캔 라인(210)과 절연되어 교차하고, 제2 반도체층(400)의 가로부(410)와 절연된 상태에서 중첩할 수 있다. 상기 중첩 영역에서 제1 데이터 패턴(610)은 제2 층간 절연막(ILD2)을 관통하여, 제2 반도체층(400)을 노출하는 컨택홀(CNT2)을 통해 제2 반도체층(400)의 가로부(410)와 전기적으로 연결될 수 있다.
제2 데이터 패턴(620)은 제1 반도체층(100)의 제2 세로부(120)의 상측 부위(121)와 중첩할 수 있다. 제2 데이터 패턴(620)은 상기 중첩 영역에서 제2 층간 절연막(ILD2), 제1 층간 절연막(ILD1), 제2 게이트 절연막(GI2), 및 제1 게이트 절연막(GI1)을 관통하여 제1 반도체층(100)의 제2 세로부(120)의 상측 부위(121)를 노출하는 컨택홀(CNT3)을 통해 제1 반도체층(100)의 제2 세로부(120)의 상측 부위(121)와 전기적으로 연결될 수 있다.
또한, 제2 데이터 패턴(620)은 제1 반도체층(100)의 제2 세로부(120)의 상측 부위(121)와의 중첩 영역으로부터 상측으로 연장되어 누설 방지 다이오드(LD)의 제1 전극(310)과 중첩할 수 있다. 상기 중첩 영역에서 제2 데이터 패턴(620)은 제2 층간 절연막(ILD2) 및 제1 층간 절연막(ILD1)을 관통하여 누설 방지 다이오드(LD)의 제1 전극(310)을 노출하는 컨택홀(CNT4)을 통해 누설 방지 다이오드(LD)의 제1 전극(310)과 전기적으로 연결될 수 있다.
따라서, 제2 데이터 패턴(620)을 통해 제1 반도체층(100)과 누설 방지 다이오드(LD)의 제1 전극(310)이 전기적으로 연결될 수 있다.
제3 데이터 패턴(630)은 하부의 제1 반도체층(100)의 제1 세로부(110)의 상측 부위(111)와 중첩할 수 있다. 제3 데이터 패턴(630)은 상기 중첩 영역에서 제2 층간 절연막(ILD2), 제1 층간 절연막(ILD1), 제2 게이트 절연막(GI2), 및 제1 게이트 절연막(GI1)을 관통하여 제1 반도체층(100)의 제1 세로부(110)의 상측 부위(111)를 노출하는 컨택홀(CNT5)을 통해 제1 반도체층(100)의 제1 세로부(110)의 상측 부위(111)와 전기적으로 연결될 수 있다.
또한, 제3 데이터 패턴(630)은 상부의 데이터 라인(720)과 중첩할 수 있다. 상기 중첩 영역에서 데이터 라인(720)은 제1 비아층(VIA1)을 관통하여 제3 데이터 패턴(630)을 노출하는 컨택홀(CNT6)을 통해 제3 데이터 패턴(630)과 전기적으로 연결될 수 있다.
따라서, 제3 데이터 패턴(630)을 통해 제1 반도체층(100)의 제1 세로부(110)의 상측 부위(111)와 데이터 라인(720)이 전기적으로 연결될 수 있다.
제4 데이터 패턴(640)은 하부의 커패시터(Cst)의 제2 전극(320)과 중첩할 수 있다. 제4 데이터 패턴(640)은 상기 중첩 영역에서 제2 층간 절연막(ILD2) 및 제1 층간 절연막(ILD1)을 관통하여 커패시터(Cst)의 제2 전극(320)을 노출하는 컨택홀(CNT7)을 통해 커패시터(Cst)의 제2 전극(320)과 전기적으로 연결될 수 있다.
제4 데이터 패턴(640)은 상기 중첩 영역으로부터 제2 방향(DR2) 하측으로 연장되고, 발광 제어 라인(220)과 절연되며 교차할 수 있다. 제4 데이터 패턴(640)은 하부의 제1 반도체층(100)의 제2 가로부(140)와 중첩할 수 있다. 제4 데이터 패턴(640)은 상기 중첩 영역에서 제2 층간 절연막(ILD2), 제1 층간 절연막(ILD1), 제2 게이트 절연막(GI2), 및 제1 게이트 절연막(GI1)을 관통하여 제1 반도체층(100)의 제2 가로부(140)를 노출하는 컨택홀(CNT8)을 통해 제1 반도체층(100)의 제2 가로부(140)와 전기적으로 연결될 수 있다.
또한, 제4 데이터 패턴(640)은 상부의 제1 전원 전압 라인(710)과 중첩할 수 있다. 상기 중첩 영역에서 제1 전원 전압 라인(710)은 제1 비아층(VIA1)을 관통하여 제4 데이터 패턴(640)을 노출하는 컨택홀(CNT9)을 통해 제1 전원 전압 라인(710)과 전기적으로 연결될 수 있다.
따라서, 제4 데이터 패턴(640)을 통해 커패시터(Cst)의 제2 전극(320) 및 제1 반도체층(100)의 제2 가로부(140) 각각은 데이터 라인(720)과 전기적으로 연결될 수 있다.
제5 데이터 패턴(650)은 하부의 제2 반도체층(400)의 세로부(420)와 중첩할 수 있다. 제5 데이터 패턴(650)은 상기 중첩 영역에서 제2 층간 절연막(ILD2)을 관통하여 제2 반도체층(400)의 세로부(420)를 노출하는 컨택홀(CNT10)을 통해 제2 반도체층(400)의 세로부(420)와 전기적으로 연결될 수 있다.
제5 데이터 패턴(650)은 상기 중첩 영역으로부터 제1 방향(DR1) 일측 및 타측으로 연장되고, 일 화소에서 분리된 초기화 라인(510)의 각 부분과 중첩할 수 있다. 초기화 라인(510)의 각 부분과 중첩하는 영역에서 제5 데이터 패턴(650)은 제2 층간 절연막(ILD2)을 관통하여 초기화 라인(510)의 각 부분을 노출하는 컨택홀(CNT11, CNT12)를 통해 초기화 라인(510)의 각 부분과 전기적으로 연결될 수 있다.
따라서, 제5 데이터 패턴(650)은 일화소에서 분리된 초기화 라인(510)의 각 부분을 전기적으로 연결하면서, 초기화 라인(510)과 제2 반도체층(400)의 세로부(420)를 전기적으로 연결할 수 있다.
제6 데이터 패턴(660)은 하부의 제1 반도체층(100)의 제3 가로부(150)와 중첩할 수 있다. 제6 데이터 패턴(660)은 상기 중첩 영역에서 제2 층간 절연막(ILD2), 제1 층간 절연막(ILD1), 제2 게이트 절연막(GI2), 및 제1 게이트 절연막(GI1)을 관통하여 제1 반도체층(100)의 제3 가로부(150)를 노출하는 컨택홀(CNT13)을 통해 제1 반도체층(100)의 제3 가로부(150)와 전기적으로 연결될 수 있다.
제6 데이터 패턴(660)은 상기 중첩 영역으로부터 제2 방향(DR2) 하측으로 연장되어, 상부의 연결 전극(730)과 중첩할 수 있다. 연결 전극(730)은 상기 중첩 영역에서 제1 비아층(VIA1)을 관통하여 제6 데이터 패턴(660)을 노출하는 컨택홀(CNT14)을 통해 제6 데이터 패턴(660)과 전기적으로 연결될 수 있다.
따라서, 제6 데이터 패턴(660)은 하부의 제1 반도체층(100)의 제3 가로부(150)와 상부의 연결 전극(730)을 전기적으로 연결할 수 있다.
제4 도전층(600)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 제4 도전층(600)은 단일막 또는 다층막일 수 있다. 예를 들어, 제4 도전층(600)은 Ti/Al/Ti, Mo/Al/Mo, Mo/AlGe/Mo, Ti/Cu 등의 적층 구조를 포함할 수 있다.
제4 도전층(600) 상에는 제1 비아층(VIA1)이 배치된다. 제1 비아층(VIA1)은 무기 절연 물질이나 아크릴계 수지(polyacrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein), 불포화 폴리에스테르계 수지(unsaturated polyesters resin), 폴리페닐렌계 수지(poly phenylenethers resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 절연 물질을 포함할 수 있다. 제1 비아층(VIA1)이 유기 절연 물질을 포함하는 경우, 하부의 단차에도 불구하고, 제1 비아층(VIA1)의 상면은 대체로 평탄할 수 있다.
제1 비아층(VIA1) 상에는 제5 도전층(700)이 배치된다. 제5 도전층(700)은 제1 전원 전압(도 3의 'ELVDD', 이하 동일)을 공급하는 제1 전원 전압 라인(710), 데이터 신호(도 3의 'DATA', 이하 동일)를 전달하는 데이터 라인(720)및 유기발광 다이오드(OLED)의 애노드 전극(ANO)과 제6 데이터 패턴(660)의 전기적 연결을 매개하는 연결 전극(730)을 포함할 수 있다.
제1 전원 전압 라인(710) 및 데이터 라인(720)은 제2 방향(DR2)을 따라 연장될 수 있다. 제1 전원 전압 라인(710) 및 데이터 라인(720)은 제2 방향(DR2)을 따라 화소의 경계를 넘어 이웃하는 화소로 연장될 수 있다. 제1 전원 전압 라인(710) 및 데이터 라인(720)은 대체로 화소의 좌측에 인접하되, 전원 전압 라인(710)은 데이터 라인(720)의 우측에 배치될 수 있지만 이에 제한되지 않는다. 연결 전극(730)은 화소별로 마련될 수 있으며, 일 화소의 평면상 하측에 배치될 수 있으나, 이에 제한되는 것은 아니다.
제1 전원 전압 라인(710), 데이터 라인(720) 및 연결 전극(730)의 전기적 연결 관계는 상술하였으므로, 이에 대한 설명은 생략한다.
제5 도전층(700) 상에는 제2 비아층(VIA2)이 배치된다. 제2 비아층(VIA2)은 제1 비아층(VIA1)과 실질적으로 동일한 물질을 포함할 수 있다. 제2 비아층(VIA2)이 유기 절연 물질을 포함하는 경우, 하부의 단차에도 불구하고, 제2 비아층(VIA2)의 상면은 대체로 평탄할 수 있다.
제2 비아층(VIA2) 상에는 애노드 전극(ANO)이 배치된다. 애노드 전극(ANO)은 애노드 전극일 수 있다. 애노드 전극(ANO)은 각 화소마다 분리되어 배치될 수 있다. 애노드 전극(ANO)은 제2 비아층(VIA2)을 관통하며, 연결 전극(161)의 일부를 노출하는 제6 컨택홀(CNT6)을 통해 연결 전극(161)과 전기적으로 연결될 수 있다.
애노드 전극(ANO)은 이에 제한되는 것은 아니지만 인듐-주석-산화물(Indium-Tin-Oxide: ITO), 인듐-아연-산화물(Indium-Zinc-Oxide: IZO), 산화아연(Zinc Oxide: ZnO), 산화인듐(Induim Oxide: In2O3)의 일함수가 높은 물질층과 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 납(Pd), 금(Au), 니켈(Ni), 네오듐(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 혼합물 등과 같은 반사성 물질층이 적층된 적층막 구조를 가질 수 있다. 일함수가 높은층이 반사성 물질층보다 위층에 배치되어 발광층(EL)에 가깝게 배치될 수 있다. 애노드 전극(ANO)은 ITO/Mg, ITO/MgF, ITO/Ag, ITO/Ag/ITO의 복수층 구조를 가질 수 있으나, 이에 한정되는 것은 아니다.
애노드 전극(ANO) 상에는 화소 정의막(PDL)이 배치될 수 있다. 화소 정의막(PDL)은 애노드 전극(ANO)을 부분적으로 노출하는 개구부를 포함할 수 있다. 화소 정의막(PDL)은 유기 절연 물질 또는 무기 절연 물질로 이루어질 수 있다. 예를 들어, 화소 정의막(PDL)은 폴리이미드계 수지, 아크릴계 수지, 실리콘 화합물, 폴리아크릴계 수지 등 중 적어도 하나를 포함하여 이루어질 수 있다.
화소 정의막(PDL)이 노출하는 애노드 전극(ANO) 상에는 발광층(EL)이 배치된다. 발광층(EL)은 유기 물질층을 포함할 수 있다. 발광층의 유기 물질층은 유기 발광층을 포함하며, 정공 주입/수송층 및/또는, 전자 주입/수송층을 더 포함할 수 있다.
발광층(EL) 상에는 캐소드 전극(CAT)이 배치될 수 있다. 캐소드 전극(CAT)은 화소(PX)의 구별없이 전면적으로 배치된 공통 전극일 수 있다. 애노드 전극(ANO), 발광층(EL) 및 캐소드 전극(CAT)은 각각 유기 발광 소자를 구성할 수 있다.
캐소드 전극(CAT)은 Li, Ca, LiF/Ca, LiF/Al, Al, Mg, Ag, Pt, Pd, Ni, Au Nd, Ir, Cr, BaF, Ba 또는 이들의 화합물이나 혼합물(예를 들어, Ag와 Mg의 혼합물 등)과 같은 일함수가 작은 물질층을 포함할 수 있다. 캐소드 전극(CAT)은 상기 일함수가 작은 물질층 상에 배치된 투명 금속 산화물층을 더 포함할 수 있다.
화소 전극(AN0), 발광층(EL) 및 캐소드 전극(CAT)은 유기 발광 다이오드(OLED)를 구성할 수 있다.
도시하진 않았으나, 캐소드 전극(CAT) 상부에는 적어도 하나의 무기막 및 적어도 하나의 유기막을 포함하는 박막 봉지층이 배치된다. 박막 봉지층은 화소의 각 구성을 봉지하며, 외기나 수분 등의 침투를 방지하는 역할을 수행할 수 있다.
이하, 다른 실시예에 대해 설명한다. 이하의 실시예에서, 이전에 이미 설명된 것과 동일한 구성에 대해서는 중복 설명을 생략하거나 간략화하고, 차이점을 위주로 설명한다.
도 12는 다른 실시예에 따른 표시 장치의 표시 패널의 단면도이다. 도 12는 제4 트랜지스터(T4)와 누설 방지 다이오드(LD_1)의 단면도를 도시한다.
도 12를 참조하면, 본 실시예에 따른 표시 패널(10_1)의 누설 방지 다이오드(LD_1)의 제1 전극(310_1)은 제1 도전층(200_1)으로 이루어진다는 점에서 도 7의 실시예와 차이가 있다.
구체적으로 설명하면, 누설 방지 다이오드(LD_1)의 제1 전극(310_1)은 제1 게이트 절연막(GI1)의 일면 상에 배치되며, 제2 게이트 절연막(GI2)에 의해 커버될 수 있다. 즉, 누설 방지 다이오드(LD_1)의 제1 전극(310_1)은 제1 게이트 절연막(GI1)과 제2 게이트 절연막(GI2) 사이에 위치할 수 있다. 이 경우, 누설 방지 다이오드(LD_1)는 제1 전극(310_1)과 제2 전극(411) 사이에 제2 게이트 절연막(GI2)과 제1 층간 절연막(ILD1)이 위치할 수 있다. 즉, 누설 방지 다이오드(LD_1)의 절연체는 제2 게이트 절연막(GI2)과 제1 층간 절연막(ILD1)을 포함할 수 있다.
이 경우에도, 제3 트랜지스터(T3)의 액티브층이 제1 반도체층(100, 도 6 참조)으로 이루어지더라도, 누설 방지 다이오드(LD_1)을 더 배치함으로써, 누설 전류를 보다 원활히 억제 또는 방지할 수 있다. 아울러, 누설 방지 다이오드(LD_1)의 절연체는 제2 게이트 절연막(GI2)과 제1 층간 절연막(ILD1)을 포함함에 따라, 각 절연막(GI2, ILD1)의 특성을 유지하면서, 누설 방지 다이오드(LD_1)의 절연체의 두께 조절이 보다 용이할 수 있다. 따라서, 각 절연막(GI2, ILD1)의 절연 특성을 유지하면서, 누설 방지 다이오드(LD_1)의 특성 조절이 보다 용이할 수 있다.
도 13은 또 다른 실시예에 따른 표시 장치의 표시 패널의 단면도이다. 도 13은 제4 트랜지스터(T4)와 누설 방지 다이오드(LD)의 단면도를 도시한다.
도 13을 참조하면, 본 실시예에 따른 표시 패널(10_2)의 각 화소의 제4 트랜지스터(T4) 하부에는 하부 차광 패턴(BML_2)이 더 배치된다는 점에서 도 7의 실시예와 차이가 있다.
구체적으로 설명하면, 본 실시예에 따른 표시 패널(10_2)의 제1 도전층(200_2)은 하부 차광 패턴(BML_2)을 더 포함할 수 있다. 하부 차광 패턴(BML_2)은 제4 트랜지스터(T4)의 액티브층(ACT4) 하부에 배치될 수 있다.
하부 차광 패턴(BML_2)은 제4 트랜지스터(T4)의 액티브층(ACT4)의 하부에 위치하면서, 표시 패널(10)의 하부 방향에서 입사되는 광이 하부 차광 패턴(BML_2)의 상부에 위치한 제4 트랜지스터(T4)의 액티브층(ACT4)으로 진입하는 것을 방지하는 역할을 할 수 있다. 하부 차광 패턴(BML_2)은 적어도 제4 트랜지스터(T4)의 액티브층(ACT4)의 채널 영역과 중첩할 수 있다.
몇몇 실시예에서, 하부 차광 패턴(BML_2)은 제4 트랜지스터(T4)의 또 하나의 게이트 전극으로 사용될 수 있다. 이 경우 하부 차광 패턴(BML_2)은 제4 트랜지스터(T4)의 게이트 전극(GAT4)에 전기적으로 연결될 수 있다. 다른 예로, 하부 차광 패턴(BML_2)은 제4 트랜지스터(T4)의 제1 소스/드레인 전극(SD41), 제2 소스/드레인 전극(SD2) 중 어느 하나와 전기적으로 연결될 수도 있다.
이 경우에도, 제3 트랜지스터(T3)의 액티브층이 제1 반도체층(100, 도 6 참조)으로 이루어지더라도, 누설 방지 다이오드(LD_1)을 더 배치함으로써, 누설 전류를 보다 원활히 억제 또는 방지할 수 있다. 아울러, 하부 차광 패턴(BML_2)을 더 배치함에 따라, 제4 트랜지스터(T4)의 신뢰성이 향상될 수 있으며, 나아가 표시 패널(10_2)의 신뢰성이 보다 향상될 수 있다.
도 14는 또 다른 실시예에 따른 표시 장치의 일 화소의 레이아웃도이다. 도 15는 도 14의 실시예에 따른 표시 패널의 단면도이다. 도 15는 제1 트랜지스터(T1) 및 제3 트랜지스터(T3)의 단면을 도시한다.
도 14 및 도 15를 참조하면, 본 실시예에 따른 표시 패널(10_3)은 제5 도전층(700, 도 4 참조)을 포함하지 않는다는 점에서 도 4의 실시예와 차이가 있다.
구체적으로 설명하면, 본 실시예에 따른 표시 패널(10_3)의 일 화소에서 제4 도전층(600_3)은 각 데이터 패턴들(610, 620, 650, 660) 뿐만 아니라, 제1 전원 전압 라인(710_3)과 데이터 라인(720_3)을 더 포함할 수 있다. 제1 전원 전압 라인(710_3)과 데이터 라인(720_3)은 각 데이터 패턴들(610, 620, 650, 660)과 동일한 층에 배치될 수 있다. 제1 전원 전압 라인(710_3)과 데이터 라인(720_3)은 각 데이터 패턴들(610, 620, 650, 660)과 분리 이격될 수 있다.
제3 데이터 패턴(630, 도 4 참조)과 제4 데이터 패턴(640, 도 4 참조)은 생략될 수 있다. 이 경우, 제1 전원 전압 라인(710_3)은 컨택홀(CNT7_3, CNT8_3)을 통해 제1 트랜지스터(T1)의 게이트 전극(320)과 제1 반도체층(100)의 제2 가로부(140)와 직접 컨택할 수 있다. 데이터 라인(720_3)은 컨택홀(CNT5_3)을 통해 제1 반도체층(100)의 제1 세로부(110)의 상측 부위(111)와 직접 컨택할 수 있다.
또한, 연결 전극(730, 도 4 참조)은 생략될 수 있다. 이 경우, 유기발광 다이오드(OLED)의 애노드 전극(ANO)은 연결 전극(730, 도 4 참조)을 매개하지 않고 직접 제1 트랜지스터(T1)의 제2 전극(SD12)과 컨택할 수 있다.
이 경우에도, 제3 트랜지스터(T3)의 액티브층이 제1 반도체층(100, 도 6 참조)으로 이루어지더라도, 누설 방지 다이오드(LD_1)을 더 배치함으로써, 누설 전류를 보다 원활히 억제 또는 방지할 수 있다. 아울러, 일 화소의 레이아웃도 상 배치가 보다 다양할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 표시 장치 10: 표시 패널
T1~T7: 트랜지스터 OLED: 유기 발광 다이오드
LD: 누설 방지 다이오드 100: 제1 반도체층
200: 제1 도전층 310: 누설 방지 다이오드의 제1 전극
400: 제2 도전층 411: 누설 방지 다이오드의 제2 전극
500: 제3 도전층 600: 제4 도전층
700: 제5 도전층

Claims (21)

  1. 발광 소자;
    게이트 전극에 인가되는 전압에 따라 상기 발광 소자로 흐르는 구동 전류를 제어하는 제1 트랜지스터;
    상기 제1 트랜지스터의 게이트 전극과 상기 제1 트랜지스터의 제1 전극 사이에 배치되는 제2 트랜지스터; 및
    상기 제2 트랜지스터의 제1 전극에 연결된 제1 전극, 및 상기 제1 트랜지스터의 게이트 전극에 연결된 제2 전극을 포함하는 다이오드를 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 다이오드의 상기 제1 전극은 금속을 포함하고, 상기 다이오드의 상기 제2 전극은 산화물 반도체를 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 다이오드에서, 전류는 상기 다이오드의 상기 제1 전극에서 상기 다이오드의 상기 제2 전극으로 흐르는 표시 장치.
  4. 제1 항에 있어서,
    상기 제1 트랜지스터의 액티브층 및 상기 제2 트랜지스터의 액티브층은 다결정 실리콘을 포함하는 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 트랜지스터의 상기 게이트 전극과 전기적으로 연결되며, 초기화 전압이 인가되는 제3 트랜지스터를 더 포함하되,
    상기 제3 트랜지스터의 액티브층은 산화물 반도체를 포함하는 표시 장치.
  6. 제5 항에 있어서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 PMOS 트랜지스터이고, 상기 제3 트랜지스터는 NMOS 트랜지스터인 표시 장치.
  7. 제5 항에 있어서,
    상기 다이오드의 상기 제2 전극과 상기 제3 트랜지스터의 액티브층은 동일한 물질을 포함하는 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 트랜지스터의 게이트 전극과 연결된 제1 전극, 및 상기 제1 전극과 대향하는 제2 전극을 포함하는 커패시터를 더 포함하되,
    상기 다이오드의 상기 제1 전극과 상기 커패시터의 상기 제2 전극은 같은 층에 배치되는 표시 장치.
  9. 제1 항에 있어서,
    상기 제1 트랜지스터의 제2 전극과 연결되고, 데이터 전압이 인가되는 제4 트랜지스터를 더 포함하되,
    상기 제2 트랜지스터의 게이트 전극과 상기 제4 트랜지스터의 게이트 전극은 동일한 스캔 신호가 인가되는 표시 장치.
  10. 발광 소자;
    게이트 전극에 인가되는 전압에 따라 상기 발광 소자로 흐르는 구동 전류를 제어하는 제1 트랜지스터;
    상기 제1 트랜지스터의 게이트 전극과 상기 제1 트랜지스터의 제1 전극 사이에 배치되는 제2 트랜지스터; 및
    상기 제1 트랜지스터의 상기 게이트 전극과 연결되며, 초기화 전압이 인가되는 제3 트랜지스터를 포함하되,
    상기 제1 트랜지스터의 액티브층 및 상기 제2 트랜지스터의 액티브층은 다결정 실리콘을 포함하며, 상기 제3 트랜지스터의 액티브층은 산화물 반도체를 포함하는 표시 장치.
  11. 제10 항에 있어서,
    상기 제2 트랜지스터의 제2 전극과 상기 제1 트랜지스터의 상기 게이트 전극 사이에 배치되는 다이오드를 더 포함하는 표시 장치.
  12. 제11 항에 있어서,
    상기 다이오드의 제1 전극은 금속을 포함하고, 상기 다이오드의 제2 전극은 산화물 반도체를 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 다이오드의 상기 제2 전극과 상기 제3 트랜지스터의 액티브층은 동일한 물질을 포함하는 표시 장치.
  14. 제13 항에 있어서,
    상기 제1 트랜지스터의 게이트 전극과 연결된 제1 전극, 및 상기 제1 전극과 대향하는 제2 전극을 포함하는 커패시터를 더 포함하되,
    상기 다이오드의 상기 제1 전극과 상기 커패시터의 상기 제2 전극은 같은 층에 배치되는 표시 장치.
  15. 제10 항에 있어서,
    상기 제1 트랜지스터의 상기 제1 전극과 전기적으로 연결되고, 데이터 전압을 전달하는 제4 트랜지스터를 더 포함하되,
    상기 제2 트랜지스터의 게이트 전극과 상기 제4 트랜지스터의 게이트 전극은 동일한 스캔 신호가 인가되는 표시 장치.
  16. 기판;
    상기 기판 상에 배치되고, 제1 트랜지스터의 액티브층을 포함하는 제1 반도체층;
    상기 제1 반도체층 상에 배치되는 제1 게이트 절연막;
    상기 제1 게이트 절연막 상에 배치되며, 상기 제1 트랜지스터의 게이트 전극을 포함하는 제1 도전층;
    상기 제1 도전층 상에 배치되는 제2 게이트 절연막;
    상기 제2 게이트 절연막 상에 배치되는 다이오드의 제1 전극;
    상기 다이오드의 상기 제1 전극 상에 배치되는 제1 층간 절연막;
    상기 제1 층간 절연막 상에 배치되며, 제2 트랜지스터의 액티브층 및 상기 다이오드의 제2 전극을 포함하는 제2 반도체층;
    상기 제2 반도체층 상에 배치되는 제2 층간 절연막; 및
    상기 제2 층간 절연막 상에 배치되며, 상기 제1 트랜지스터의 제1 전극과 제2 전극을 포함하는 제2 도전층을 포함하되,
    상기 제1 반도체층은 다결정 실리콘을 포함하고, 상기 제2 반도체층은 산화물 반도체를 포함하는 표시 장치.
  17. 제16 항에 있어서,
    상기 제2 도전층은 상기 제1 트랜지스터의 제1 전극과 상기 다이오드의 상기 제1 전극을 연결하는 연결 패턴을 더 포함하는 표시 장치.
  18. 제17 항에 있어서,
    상기 연결 패턴은 상기 제2 층간 절연막 및 상기 제1 층간 절연막, 상기 제2 게이트 절연막, 및 상기 제1 게이트 절연막을 관통하는 제1 관통홀을 통해 상기 제2 트랜지스터의 제1 전극에 연결되는 표시 장치.
  19. 제17 항에 있어서,
    상기 연결 패턴은 상기 제2 층간 절연막 및 상기 제1 층간 절연막을 관통하는 제2 관통홀을 통해 상기 다이오드의 상기 제1 전극에 연결되는 표시 장치.
  20. 제16 항에 있어서,
    상기 제1 도전층은 상기 제1 트랜지스터의 상기 게이트 전극과 연결된 커패시터의 제1 전극을 더 포함하고,
    상기 커패시터의 상기 제1 전극과 대향하는 상기 커패시터의 제2 전극은 상기 제2 게이트 절연막 상에 배치되는 표시 장치.
  21. 제20 항에 있어서,
    상기 다이오드의 상기 제1 전극은 상기 커패시터의 상기 제2 전극과 동일한 물질을 포함하는 표시 장치.
KR1020200156175A 2020-11-20 2020-11-20 표시 장치 KR20220070082A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200156175A KR20220070082A (ko) 2020-11-20 2020-11-20 표시 장치
US17/467,418 US20220165832A1 (en) 2020-11-20 2021-09-06 Display device
CN202111170334.XA CN114519978A (zh) 2020-11-20 2021-10-08 显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200156175A KR20220070082A (ko) 2020-11-20 2020-11-20 표시 장치

Publications (1)

Publication Number Publication Date
KR20220070082A true KR20220070082A (ko) 2022-05-30

Family

ID=81594575

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200156175A KR20220070082A (ko) 2020-11-20 2020-11-20 표시 장치

Country Status (3)

Country Link
US (1) US20220165832A1 (ko)
KR (1) KR20220070082A (ko)
CN (1) CN114519978A (ko)

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009511978A (ja) * 2005-10-13 2009-03-19 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 放射ディスプレイ装置
KR101152580B1 (ko) * 2010-06-30 2012-06-01 삼성모바일디스플레이주식회사 화소 및 이를 이용한 유기전계발광 표시장치
KR101961424B1 (ko) * 2012-10-26 2019-03-25 삼성디스플레이 주식회사 표시 장치 및 그 구동 방법
KR102083432B1 (ko) * 2013-05-30 2020-03-03 삼성디스플레이 주식회사 유기 발광 표시 장치
KR102067719B1 (ko) * 2013-07-08 2020-01-21 삼성디스플레이 주식회사 유기전계발광 표시장치 및 그의 구동방법
CN106326855B (zh) * 2016-08-19 2020-01-14 京东方科技集团股份有限公司 指纹采集方法及模块、彩膜基板、显示装置
KR102362092B1 (ko) * 2017-03-31 2022-02-11 삼성디스플레이 주식회사 유기 발광 표시 장치
KR102358573B1 (ko) * 2017-09-15 2022-02-04 삼성디스플레이 주식회사 표시장치
KR102592012B1 (ko) * 2017-12-20 2023-10-24 삼성디스플레이 주식회사 화소 및 이를 포함하는 유기발광 표시장치
KR102500205B1 (ko) * 2018-01-24 2023-02-15 삼성디스플레이 주식회사 표시 장치 및 그 구동 방법
KR20200002050A (ko) * 2018-06-28 2020-01-08 삼성디스플레이 주식회사 유기 발광 표시 장치
KR102631739B1 (ko) * 2018-11-29 2024-01-30 엘지디스플레이 주식회사 서브화소 구동 회로 및 이를 포함한 전계발광 표시장치
CN109686301B (zh) * 2019-02-28 2020-10-16 厦门天马微电子有限公司 光感电路及其驱动方法、显示面板和显示装置

Also Published As

Publication number Publication date
US20220165832A1 (en) 2022-05-26
CN114519978A (zh) 2022-05-20

Similar Documents

Publication Publication Date Title
US11594587B2 (en) Display device
US11404508B2 (en) Display device and method thereof of reduced masks
KR20210027688A (ko) 표시 장치
US20220293640A1 (en) Display device
KR20220094259A (ko) 표시 장치 및 표시 장치의 제조 방법
US11844238B2 (en) Display device
US20230005966A1 (en) Display device and method of manufacturing the same
US20220246706A1 (en) Display device
US11574592B2 (en) Display device
KR20210137314A (ko) 표시 장치
KR20220070082A (ko) 표시 장치
US11706954B2 (en) Display device
CN218998741U (zh) 显示装置
US20230006013A1 (en) Display device
US20220301505A1 (en) Display device
US20220208899A1 (en) Display device and method of manufacturing the same
US20220140033A1 (en) Display device
KR20220149879A (ko) 표시 장치
KR20210138826A (ko) 표시 장치 및 표시 장치의 제조 방법