KR101671038B1 - 박막 트랜지스터 어레이 장치, 박막 트랜지스터 어레이 장치의 제조 방법 - Google Patents
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Abstract
박막 트랜지스터 어레이 장치(20)는, 보텀 게이트형의 제1 및 제2 트랜지스터를 구비하고, 소스 배선(22)은, 제1 트랜지스터에 포함되는 제1 소스 전극(42)과 다른 층인 패시베이션막 상에 배치되고, 패시베이션막에 형성된 제2 구멍부를 통하여 제1 소스 전극(42)과 전기적으로 접속되고, 패시베이션막 상에 적층된 도전 산화물막은, 개구부로부터 노출된 게이트 배선(21)의 단부를 덮고, 도전 산화물막은, 패시베이션막과 소스 배선(22) 및 중계 전극(55)의 사이에 개재하고, 소스 배선(22)과 중계 전극(55)의 사이에서는 전기적으로 비접속으로 되어 있고, 도전 산화물막은, 중계 전극(55)과 소스 전극(53)의 사이에 개재하여, 중계 전극(55)과 소스 전극(53)을 전기적으로 접속시키고, 중계 전극(55)은, 패시베이션막 상의 소스 배선(22)과 동층에 형성되고, 소스 배선(22)과 동일 재료로 이루어진다.
Description
본 발명은, 다결정 실리콘이나 미결정 실리콘 등을 활성층으로 하는 박막 트랜지스터를, 기판 상에 집적 형성한 화상 표시 장치용 박막 트랜지스터 어레이 장치, 및 이를 이용한 EL 표시 패널 및 EL 표시 장치에 관한 것이다.
박막 트랜지스터는, 유기 EL 디스플레이나 액정 디스플레이 등의 표시 장치의 구동 기판에 이용되고, 현재, 고성능화를 향한 개발이 활발히 행해지고 있다. 특히, 디스플레이의 대형화나 고정밀화에 따라, 박막 트랜지스터의 높은 전류 구동 능력이 요구되는 중, 활성층에 결정화한 반도체 박막(다결정 실리콘·미결정 실리콘)을 이용한 것이 주목받고 있다.
반도체 박막의 결정화 프로세스로는, 이미 확립되어 있는 1000℃ 이상의 처리 온도를 채용한 고온 프로세스 기술을 대신하여, 600℃ 이하의 처리 온도를 채용한 저온 프로세스가 개발되고 있다. 저온 프로세스에서는, 내열성이 뛰어난 석영 등의 고가의 기판을 이용할 필요가 없어, 제조 비용의 저감화를 도모할 수 있다.
저온 프로세스의 일환으로서, 레이저 빔을 이용하여 가열하는 레이저 어닐링이 주목받고 있다. 이는, 유리 등의 저내열성 절연 기판 상에 성막된 비정질 실리콘이나 다결정 실리콘 등의 비(非)단결정성의 반도체 박막에, 레이저 빔을 조사하여 국부적으로 가열 용융한 후, 그 냉각 과정에 있어서 반도체 박막을 결정화하는 것이다. 이 결정화한 반도체 박막을 활성층(채널 영역)으로 하여 박막 트랜지스터를 집적 형성한다. 결정화한 반도체 박막은 캐리어의 이동도가 높아지기 때문에, 박막 트랜지스터를 고성능화할 수 있다(예를 들면, 특허 문헌 1 참조).
그런데, 박막 트랜지스터의 구조로는, 게이트 전극이 반도체층보다 하부에 배치된 보텀 게이트형의 구조가 주류이다. 도 17∼도 21을 참조하여, 보텀 게이트측의 박막 트랜지스터(1000)의 구조를 설명한다.
박막 트랜지스터(1000)는, 도 17∼도 21에 나타내는 바와같이, 기판(1010), 제1의 금속층(1020), 게이트 절연막(1030), 반도체막(1040), 제2의 금속층(1050), 및 패시베이션막(1060)의 적층 구조체이다.
기판(1010) 상에 적층되는 제1의 금속층(1020)에는, 게이트 배선(1021)과, 게이트 배선(1021)으로부터 연장된 게이트 전극(1022)이 형성된다. 또한, 게이트 절연막(1030)은, 게이트 배선(1021) 및 게이트 전극(1022)을 덮도록, 기판(1010) 및 제1의 금속층(1020) 상에 형성된다. 또한, 반도체막(1040)은, 게이트 전극(1022)과 중첩하도록, 게이트 절연막(1030) 상에 적층된다.
게이트 절연막(1030) 및 반도체막(1040) 상에 적층되는 제2의 금속층(1050)에는, 소스 배선(1051)과, 소스 배선(1051)으로부터 연장된 소스 전극(1052)과, 드레인 전극(1053)이 형성된다. 또한, 소스 전극(1052) 및 드레인 전극(1053)은, 서로 대향하는 위치에, 또한 각각 반도체막(1040)의 일부에 중첩하도록 배치된다. 또한, 패시베이션막(1060)은, 소스 배선(1051), 소스 전극(1052) 및 드레인 전극(1053)을 덮도록, 게이트 절연막(1030), 반도체막(1040), 및 제2의 금속층(1050) 상에 적층된다.
상기와 같은 보텀 게이트형의 박막 트랜지스터(1000)에 있어서, 게이트 배선(1021)과 게이트 전극(1022)은, 반도체막(1040)보다 하층의 제1의 금속층(1020)에 형성되어 있다. 즉, 반도체막(1040)의 레이저 결정화 공정 시에 게이트 배선(1021) 및 게이트 전극(1022)이 이미 형성되어 있다. 즉, 게이트 배선(1021) 및 게이트 전극(1022)은, 레이저 결정화 공정에서의 온도(600℃ 정도)에 견딜 수 있는 높은 내열성이 필요하다.
그러나, 일반적인 전극 재료로서 이용되는 금속은, 내열성이 높을수록 도전성이 저하하는 경향이 있다. 따라서, 게이트 전극(1022)의 재료로서 내열성이 높은 것을 사용하고, 게이트 전극(1022)과 동일한 층에서 동일한 금속 재료로 게이트 배선(1021)을 형성한 경우, 게이트 배선(1021)의 배선 저항이 높아져 버린다. 높은 배선 저항은, 신호의 지연이나, 전압 강하에 의한 디스플레이 불균일의 원인이 된다. 특히, 패널 면적이 대형화하여 구동 주파수가 증대화하면, 배선 저항의 영향이 커진다.
또한, 제1의 금속층(1020)에 형성되는 게이트 배선(1021)과, 제2의 금속층(1050)에 형성되는 소스 배선(1051)은, 도 21에 나타내는 바와같이, 막 두께가 200㎚ 정도의 게이트 절연막(1030)을 통하여 교차하고 있다. 이 때문에, 박막 트랜지스터(1000)의 고성능화를 위해서 게이트 절연막(1030)을 박막화하고자 하면, 게이트 배선(1021)과 소스 배선(1051)의 간격이 더욱 좁아져, 배선간의 기생 용량이 증가해 버린다고 하는 문제도 있다.
또한, 박막 트랜지스터(1000)를 구성하는 전극이나 배선에 이용되고 있는 금속은, 공기 중의 수분, 또는 박막 트랜지스터(1000)를 구성하는 산화물막 등에 접촉함으로써 산화하여, 박막 트랜지스터(1000)의 기능을 열화시킬 우려가 있다.
본 발명은 상기 과제를 해결하는 것으로, 게이트 전극 및 게이트 배선을 각각에 적합한 특성의 재료로 형성하고, 게이트 배선과 소스 배선의 사이의 기생 용량을 저감하고, 또한 금속의 산화를 방지한 박막 트랜지스터 어레이 장치를 제공하는 것을 목적으로 한다.
본 발명의 일형태에 관련된 박막 트랜지스터 어레이 장치는, 하부 전극을 가지는 EL 발광 소자를 포함하는 EL층과 층간 절연막을 통하여 적층된다. 구체적으로는, 상기 박막 트랜지스터 어레이 장치는, 기판과, 상기 기판의 상방에 배치된 소스 배선과, 상기 소스 배선과 교차하는 게이트 배선과, 상기 기판 상에 형성된 제1 게이트 전극을 포함하는 제1 트랜지스터와, 상기 하부 전극과 전기적으로 접속되어 있는 전류 공급용 전극을 포함하는 제2 트랜지스터와, 상기 층간 절연막과 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 사이에 개재하는 패시베이션막과, 상기 패시베이션막 상에 적층된 도전 산화물막을 포함한다. 상기 전류 공급용 전극은, 상기 패시베이션막에 형성된 제1 구멍부를 통하여 상기 하부 전극과 전기적으로 접속된다. 상기 박막 트랜지스터 어레이 장치는, 상기 제2 트랜지스터에 포함되는 상기 전류 공급용 전극과 오버랩하는 상기 패시베이션막 상의 영역에 형성되고, 상기 전류 공급용 전극과 상기 하부 전극을 중계하는 중계 전극을 더 포함한다. 상기 제1 트랜지스터 및 상기 제2 트랜지스터는, 보텀 게이트형의 트랜지스터이다. 상기 게이트 배선은, 상기 제1 트랜지스터의 게이트 전극과 전기적으로 접속되고, 상기 패시베이션막보다 하층에 배치된다. 상기 소스 배선은, 상기 제1 트랜지스터에 포함되는 제1 소스 전극과 다른 층인 상기 패시베이션막 상에 배치되고, 상기 패시베이션막에 형성된 제2 구멍부를 통하여 상기 제1 소스 전극과 전기적으로 접속된다. 상기 게이트 배선의 단부는, 상기 패시베이션막에 설치된 개구부로부터 노출되고, 상기 게이트 배선의 단부의 노출된 영역은, 장치 외부의 게이트 구동 회로와의 접속부인 단자가 된다. 상기 패시베이션막 상에 적층된 상기 도전 산화물막은, 상기 개구부로부터 노출된 상기 게이트 배선의 단부를 덮는다. 상기 도전 산화물막은, 상기 패시베이션막과 상기 소스 배선 및 상기 중계 전극의 사이에 개재하고, 상기 소스 배선과 상기 중계 전극의 사이에서는 전기적으로 비접속으로 되어 있다. 상기 도전 산화물막은, 상기 중계 전극과 상기 전류 공급용 전극의 사이에 개재하고, 상기 중계 전극과 상기 전류 공급용 전극을 전기적으로 접속시킨다. 그리고, 상기 중계 전극은, 상기 패시베이션막 상의 상기 소스 배선과 동층에 형성되고, 상기 소스 배선과 동일 재료로 이루어진다.
본 발명에 의하면, 게이트 전극의 내열성을 유지한 채로, 게이트 배선의 저저항화를 실현할 수 있다. 또한, 박막 트랜지스터의 특성 향상을 위해서 게이트 절연막의 두께를 얇게 해도, 게이트 배선과 소스 배선의 사이의 기생 용량이 커지는 일이 없다. 즉, 기생 용량의 증가에 의한 영상 신호의 지연 등을 억제할 수 있다. 또한, 각 전극 및 각 배선에 이용되고 있는 금속의 산화를 방지함으로써, 박막 트랜지스터 어레이 장치의 기능 저하를 방지할 수 있다.
도 1은 박막 반도체 어레이 기판을 도시하는 도면이다.
도 2A는 실시의 형태에 관련된 유기 EL 디스플레이의 사시도이다.
도 2B는 도 2A의 적층 구조를 보다 구체적으로 도시하는 부분 사시도이며, 라인 뱅크의 예를 나타내는 도면이다.
도 2C는 도 2A의 적층 구조를 보다 구체적으로 도시하는 부분 사시도이며, 픽셀 뱅크의 예를 나타내는 도면이다.
도 3은 화소 회로의 회로 구성을 나타내는 도면이다.
도 4는 화소의 구성을 나타내는 정면도이다.
도 5는 도 4의 V－V에 있어서의 단면도이다.
도 6은 도 4의 Ⅵ－Ⅵ에 있어서의 단면도이다.
도 7은 도 4의 Ⅶ－Ⅶ에 있어서의 단면도이다.
도 8은 도 4의 V－V 단면으로부터 본 주요 부분의 사시도이다.
도 9A는 실시의 형태에 관련된 박막 트랜지스터 어레이 장치의 제조 공정(a)에 대응하는 도 4의 V－V 단면의 구조를 나타내는 도면이다.
도 9B는 실시의 형태에 관련된 박막 트랜지스터 어레이 장치의 제조 공정(b)에 대응하는 도 4의 V－V 단면의 구조를 나타내는 도면이다.
도 9C는 실시의 형태에 관련된 박막 트랜지스터 어레이 장치의 제조 공정(c)에 대응하는 도 4의 V－V 단면의 구조를 나타내는 도면이다.
도 9D는 실시의 형태에 관련된 박막 트랜지스터 어레이 장치의 제조 공정(d)에 대응하는 도 4의 V－V 단면의 구조를 나타내는 도면이다.
도 9E는 실시의 형태에 관련된 박막 트랜지스터 어레이 장치의 제조 공정(e)의 일부에 대응하는 도 4의 V－V 단면의 구조를 나타내는 도면이다.
도 9F는 실시의 형태에 관련된 박막 트랜지스터 어레이 장치의 제조 공정(e) 외 다른 일부에 대응하는 도 4의 V－V 단면의 구조를 나타내는 도면이다.
도 10A는 단자, 게이트 배선, 및 중계 전극을 형성하는 공정의 일부에 대응하는 도 4의 V－V 단면의 구조를 나타내는 도면이다.
도 10B는 단자, 게이트 배선, 및 중계 전극을 형성하는 공정의 다른 일부에 대응하는 도 4의 V－V 단면의 구조를 나타내는 도면이다.
도 10C는 단자, 게이트 배선, 및 중계 전극을 형성하는 공정의 또 다른 일부에 대응하는 도 4의 V－V 단면의 구조를 나타내는 도면이다.
도 11A는 실시의 형태에 관련된 박막 트랜지스터 어레이 장치의 제조 공정(a)에 대응하는 도 4의 Ⅶ－Ⅶ 단면의 구조를 나타내는 도면이다.
도 11B는 실시의 형태에 관련된 박막 트랜지스터 어레이 장치의 제조 공정(b)에 대응하는 도 4의 Ⅶ－Ⅶ 단면의 구조를 나타내는 도면이다.
도 11C는 실시의 형태에 관련된 박막 트랜지스터 어레이 장치의 제조 공정(c)의 일부에 대응하는 도 4의 Ⅶ－Ⅶ 단면의 구조를 나타내는 도면이다.
도 11D는 실시의 형태에 관련된 박막 트랜지스터 어레이 장치의 제조 공정(c)의 다른 일부에 대응하는 도 4의 Ⅶ－Ⅶ 단면의 구조를 나타내는 도면이다.
도 11E는 실시의 형태에 관련된 박막 트랜지스터 어레이 장치의 제조 공정(c)의 또 다른 일부에 대응하는 도 4의 Ⅶ－Ⅶ 단면의 구조를 나타내는 도면이다.
도 11F는 실시의 형태에 관련된 박막 트랜지스터 어레이 장치의 제조 공정(d)에 대응하는 도 4의 Ⅶ－Ⅶ 단면의 구조를 나타내는 도면이다.
도 11G는 실시의 형태에 관련된 박막 트랜지스터 어레이 장치의 제조 공정(e)에 대응하는 도 4의 Ⅶ－Ⅶ 단면의 구조를 나타내는 도면이다.
도 11H는 실시의 형태에 관련된 박막 트랜지스터 어레이 장치의 제조 공정(f)에 대응하는 도 4의 Ⅶ－Ⅶ 단면의 구조를 나타내는 도면이다.
도 12A는 단자, 게이트 배선, 및 중계 전극을 형성하는 공정의 일부에 대응하는 도 4의 Ⅶ－Ⅶ 단면의 구조를 나타내는 도면이다.
도 12B는 단자, 게이트 배선, 및 중계 전극을 형성하는 공정의 다른 일부에 대응하는 도 4의 Ⅶ－Ⅶ 단면의 구조를 나타내는 도면이다.
도 12C는 단자, 게이트 배선, 및 중계 전극을 형성하는 공정의 또 다른 일부에 대응하는 도 4의 Ⅶ－Ⅶ 단면의 구조를 나타내는 도면이다.
도 13은 도 5의 변형예를 나타내는 도면이다.
도 14는 도 5의 다른 변형예를 나타내는 도면이다.
도 15는 도 7의 변형예를 나타내는 도면이다.
도 16은 도 7의 다른 변형예를 나타내는 도면이다.
도 17은 종래의 화소의 구성을 나타내는 정면도이다.
도 18은 도 17의 XⅧ－XⅧ에 있어서의 단면도이다.
도 19는 도 17의 XIX－XIX에 있어서의 단면도이다.
도 20은 도 17의 XX－XX에 있어서의 단면도이다.
도 21은 도 17의 XⅧ－XⅧ 단면으로부터 본 주요 부분의 사시도이다.
도 2A는 실시의 형태에 관련된 유기 EL 디스플레이의 사시도이다.
도 2B는 도 2A의 적층 구조를 보다 구체적으로 도시하는 부분 사시도이며, 라인 뱅크의 예를 나타내는 도면이다.
도 2C는 도 2A의 적층 구조를 보다 구체적으로 도시하는 부분 사시도이며, 픽셀 뱅크의 예를 나타내는 도면이다.
도 3은 화소 회로의 회로 구성을 나타내는 도면이다.
도 4는 화소의 구성을 나타내는 정면도이다.
도 5는 도 4의 V－V에 있어서의 단면도이다.
도 6은 도 4의 Ⅵ－Ⅵ에 있어서의 단면도이다.
도 7은 도 4의 Ⅶ－Ⅶ에 있어서의 단면도이다.
도 8은 도 4의 V－V 단면으로부터 본 주요 부분의 사시도이다.
도 9A는 실시의 형태에 관련된 박막 트랜지스터 어레이 장치의 제조 공정(a)에 대응하는 도 4의 V－V 단면의 구조를 나타내는 도면이다.
도 9B는 실시의 형태에 관련된 박막 트랜지스터 어레이 장치의 제조 공정(b)에 대응하는 도 4의 V－V 단면의 구조를 나타내는 도면이다.
도 9C는 실시의 형태에 관련된 박막 트랜지스터 어레이 장치의 제조 공정(c)에 대응하는 도 4의 V－V 단면의 구조를 나타내는 도면이다.
도 9D는 실시의 형태에 관련된 박막 트랜지스터 어레이 장치의 제조 공정(d)에 대응하는 도 4의 V－V 단면의 구조를 나타내는 도면이다.
도 9E는 실시의 형태에 관련된 박막 트랜지스터 어레이 장치의 제조 공정(e)의 일부에 대응하는 도 4의 V－V 단면의 구조를 나타내는 도면이다.
도 9F는 실시의 형태에 관련된 박막 트랜지스터 어레이 장치의 제조 공정(e) 외 다른 일부에 대응하는 도 4의 V－V 단면의 구조를 나타내는 도면이다.
도 10A는 단자, 게이트 배선, 및 중계 전극을 형성하는 공정의 일부에 대응하는 도 4의 V－V 단면의 구조를 나타내는 도면이다.
도 10B는 단자, 게이트 배선, 및 중계 전극을 형성하는 공정의 다른 일부에 대응하는 도 4의 V－V 단면의 구조를 나타내는 도면이다.
도 10C는 단자, 게이트 배선, 및 중계 전극을 형성하는 공정의 또 다른 일부에 대응하는 도 4의 V－V 단면의 구조를 나타내는 도면이다.
도 11A는 실시의 형태에 관련된 박막 트랜지스터 어레이 장치의 제조 공정(a)에 대응하는 도 4의 Ⅶ－Ⅶ 단면의 구조를 나타내는 도면이다.
도 11B는 실시의 형태에 관련된 박막 트랜지스터 어레이 장치의 제조 공정(b)에 대응하는 도 4의 Ⅶ－Ⅶ 단면의 구조를 나타내는 도면이다.
도 11C는 실시의 형태에 관련된 박막 트랜지스터 어레이 장치의 제조 공정(c)의 일부에 대응하는 도 4의 Ⅶ－Ⅶ 단면의 구조를 나타내는 도면이다.
도 11D는 실시의 형태에 관련된 박막 트랜지스터 어레이 장치의 제조 공정(c)의 다른 일부에 대응하는 도 4의 Ⅶ－Ⅶ 단면의 구조를 나타내는 도면이다.
도 11E는 실시의 형태에 관련된 박막 트랜지스터 어레이 장치의 제조 공정(c)의 또 다른 일부에 대응하는 도 4의 Ⅶ－Ⅶ 단면의 구조를 나타내는 도면이다.
도 11F는 실시의 형태에 관련된 박막 트랜지스터 어레이 장치의 제조 공정(d)에 대응하는 도 4의 Ⅶ－Ⅶ 단면의 구조를 나타내는 도면이다.
도 11G는 실시의 형태에 관련된 박막 트랜지스터 어레이 장치의 제조 공정(e)에 대응하는 도 4의 Ⅶ－Ⅶ 단면의 구조를 나타내는 도면이다.
도 11H는 실시의 형태에 관련된 박막 트랜지스터 어레이 장치의 제조 공정(f)에 대응하는 도 4의 Ⅶ－Ⅶ 단면의 구조를 나타내는 도면이다.
도 12A는 단자, 게이트 배선, 및 중계 전극을 형성하는 공정의 일부에 대응하는 도 4의 Ⅶ－Ⅶ 단면의 구조를 나타내는 도면이다.
도 12B는 단자, 게이트 배선, 및 중계 전극을 형성하는 공정의 다른 일부에 대응하는 도 4의 Ⅶ－Ⅶ 단면의 구조를 나타내는 도면이다.
도 12C는 단자, 게이트 배선, 및 중계 전극을 형성하는 공정의 또 다른 일부에 대응하는 도 4의 Ⅶ－Ⅶ 단면의 구조를 나타내는 도면이다.
도 13은 도 5의 변형예를 나타내는 도면이다.
도 14는 도 5의 다른 변형예를 나타내는 도면이다.
도 15는 도 7의 변형예를 나타내는 도면이다.
도 16은 도 7의 다른 변형예를 나타내는 도면이다.
도 17은 종래의 화소의 구성을 나타내는 정면도이다.
도 18은 도 17의 XⅧ－XⅧ에 있어서의 단면도이다.
도 19는 도 17의 XIX－XIX에 있어서의 단면도이다.
도 20은 도 17의 XX－XX에 있어서의 단면도이다.
도 21은 도 17의 XⅧ－XⅧ 단면으로부터 본 주요 부분의 사시도이다.
본 발명의 일형태에 관련된 박막 트랜지스터 어레이 장치는, 하부 전극을 포함하는 EL 발광 소자를 포함하는 EL층과 층간 절연막을 통하여 적층된다. 구체적으로는, 상기 박막 트랜지스터 어레이 장치는, 기판과, 상기 기판의 상방에 배치된 게이트 배선과, 상기 게이트 배선과 교차하는 소스 배선과, 상기 기판 상에 형성된 제1 소스 전극을 포함하는 제1 트랜지스터와, 상기 하부 전극과 전기적으로 접속되어 있는 전류 공급용 전극을 포함하는 제2 트랜지스터와, 상기 층간 절연막과 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 사이에 개재하는 패시베이션막과, 상기 패시베이션막 상에 적층된 도전 산화물막을 포함한다. 상기 전류 공급용 전극은, 상기 패시베이션막에 형성된 제1 구멍부를 통하여 상기 하부 전극과 전기적으로 접속된다. 상기 박막 트랜지스터 어레이 장치는, 또한, 상기 제2 트랜지스터에 포함되는 상기 전류 공급용 전극과 오버랩하는 상기 패시베이션막 상의 영역에 형성되고, 상기 전류 공급용 전극과 상기 하부 전극을 중계하는 중계 전극을 포함한다. 상기 제1 트랜지스터 및 상기 제2 트랜지스터는, 보텀 게이트형의 트랜지스터이다. 상기 게이트 배선은, 상기 제1 트랜지스터의 게이트 전극과 전기적으로 접속되고, 상기 패시베이션막보다 하층에 배치된다. 상기 소스 배선은, 상기 제1 트랜지스터에 포함되는 제1 소스 전극과 다른 층인 상기 패시베이션막 상에 배치되고, 상기 패시베이션막에 형성된 제2 구멍부를 통하여 상기 제1 소스 전극과 전기적으로 접속된다. 상기 게이트 배선의 단부는, 상기 패시베이션막에 설치된 개구부로부터 노출되고, 상기 게이트 배선의 단부의 노출된 영역은, 장치 외부의 게이트 구동 회로와의 접속부인 단자가 된다. 상기 패시베이션막 상에 적층된 상기 도전 산화물막은, 상기 개구부로부터 노출된 상기 소스 배선의 단부를 덮는다. 상기 도전 산화물막은, 상기 패시베이션막과 상기 게이트 배선 및 상기 중계 전극의 사이에 개재하고, 상기 소스 배선과 상기 중계 전극의 사이에는 전기적으로 비접속으로 되어 있다. 상기 도전 산화물막은, 상기 중계 전극과 상기 전류 공급용 전극의 사이에 개재하고, 상기 중계 전극과 상기 전류 공급용 전극을 전기적으로 접속시킨다. 상기 중계 전극은, 상기 패시베이션막 상의 상기 소스 배선과 동층에 형성되고, 상기 소스 배선과 동일 재료로 이루어진다.
상기의 박막 트랜지스터 어레이 장치에서는, 게이트 배선을 패시베이션막보다 하층에 배치하고, 소스 배선을 기판 상에 형성된 소스 전극과는 다른 층인 패시베이션막 상에 배치했다. 그리고, 소스 전극과 소스 배선을, 패시베이션막에 형성된 구멍부를 통하여 전기적으로 접속시키는 구성으로 했다. 이 때문에, 게이트 배선과 소스 배선의 사이의 간격은, 게이트 전극과 소스 전극의 사이의 간격이 아니라, 소스 전극 상에 형성된 패시베이션막의 막 두께에 대응한다. 여기서, 패시베이션막은, 박막 트랜지스터 어레이 장치의 표면을 보호하는 것이므로, 그 막 두께를 두껍게 해도 박막 트랜지스터 어레이 장치로서의 성능에 영향을 주지 않는다. 그 결과, 패시베이션막의 막 두께를 조정하고, 게이트 배선과 소스 배선의 사이의 거리를 확보함으로써, 게이트 배선과 소스 배선의 사이의 기생 용량을 저감할 수 있다.
또한, 게이트 배선의 단부는, 패시베이션막에 설치된 개구부로부터 노출되고, 소스 배선의 단부의 노출된 영역은, 장치 외부의 게이트 구동 회로와의 접속부인 단자로서 이용할 수 있다. 이 경우, 게이트 배선의 단부의 노출된 영역은, 공기 또는 공기 중의 수분에 닿아 산화되기 쉽다. 산화되면, 산화된 단자와 외부의 드라이버 회로의 접속이, 전기 저항이 높은 산화층을 통하여 전기적으로 접속되게 되므로, 단자와 외부의 드라이버 회로의 접속 저항이 높아져 버린다고 하는 문제가 있다.
여기서, 상기 구성의 박막 트랜지스터 어레이 장치에서는, 패시베이션 막 상에 도전 산화물막을 적층시키고, 도전 산화물막에 의해, 패시베이션막의 개구부를 통하여 게이트 배선의 단부의 노출된 영역을 덮도록 했다. 이에 따라, 도전 산화물막은, 게이트 배선의 단부인 단자, 즉 게이트 배선의 단부의 노출된 영역이 산화되는 것을 방지할 수 있다. 그 결과, 단자와 외부의 드라이버 회로와의 접속 저항이 저저항으로 접속할 수 있게 된다.
상기와 같이, 패시베이션막 상에 도전 산화물막(Indium T in Oxide：ITO)이 적층되어 있는 경우, 제2 트랜지스터에 포함되는 전원 공급용 전극과 알루미늄을 주성분으로 하는 하부 전극의 사이에 도전 산화물막이 개재하게 되어, 도전 산화물막에 의해 하부 전극이 산화한다고 하는 문제가 발생한다. 이에 대해, 상기 구성에 의하면, 제2 트랜지스터에 포함되는 전류 공급용 전극(「소스 전극 또는 드레인 전극」을 가리킨다. 이하 동일)과 오버랩하는 패시베이션막 상의 영역에 중계 전극을 형성하고, 중계 전극에, 전원 공급용의 전극과 하부 전극을 중계시키고 있다. 또한, 도전 산화물막은, 패시베이션막과 중계 전극의 사이에 개재하고 있다. 도전 산화물막은, 중계 전극과 전류 공급용 전극의 사이에 개재하고 있다. 이에 따라, 하부 전극과 도전 산화물막의 사이에는 중계 전극이 존재하므로, 도전 산화물막에 의해 하부 전극이 산화하는 것을 방지할 수 있다.
또한, 중계 전극은, 패시베이션막 상의 소스 배선과 동층에 형성되고, 소스 배선과 동일 재료로 이루어진다. 이와 같이, 소스 배선을 패시베이션막 상에 배치함으로써, 소스 배선과 동층에 소스 배선과 동일 재료로 중계 전극을 형성할 수 있다. 이 때문에, 소스 배선의 형성과 중계 전극의 형성을 동일 공정에서 행하는 것이 가능해진다. 그 결과, 용이한 구성에 의해, 게이트 배선과 소스 배선의 사이의 기생 용량을 저감하면서, 도전 산화물막에 의해 하부 전극이 산화하는 것을 방지할 수 있다.
또한, 상기 하부 전극은, 알루미늄을 주성분으로 하는 금속이어도 된다. 하부 전극과 도전 산화물막의 사이에는 중계 전극이 존재하므로, 하부 전극에 알루미늄을 주성분으로 하는 금속을 채용한 경우에도, 중계 전극을 통하여 도전 산화물막에 의해 하부 전극이 산화하는 것을 방지할 수 있다.
또한, 상기 소스 배선 및 상기 중계 전극의 상기 도전 산화물막이 접하는 면은, 적어도, 구리, 몰리브덴, 티탄 또는 텅스텐 중 어느 하나를 포함하는 금속에 의해 형성되어도 된다.
또한, 상기 소스 배선 및 상기 중계 전극은 적층 구조여도 된다.
또한, 상기 층간 절연막은, 유기막과 무기막의 2층으로 이루어져도 된다. 그리고, 상기 무기막은, 상기 게이트 배선 및 상기 중계 전극을 덮고 있어도 된다.
또한, 상기 제1 트랜지스터 및 상기 제2 트랜지스터에 각각 포함되는 반도체층은, 결정성 반도체층이어도 된다. 그리고, 상기 제1 트랜지스터에 포함되는 상기 제1 게이트 전극, 및, 유기 제2 트랜지스터에 포함되는 제2 게이트 전극은, 상기 게이트 배선에 이용되는 금속보다 고내열성의 금속에 의해 형성되어 있어도 된다.
상기 구성에 의하면, 제1 트랜지스터 및 제2 트랜지스터에 각각 포함되는 반도체층은, 결정성 반도체층으로 해도 된다. 이 경우, 반도체층을 결정성 반도체층으로서 형성하기 위해서는, 비결정성 반도체층에 레이저 조사를 하여 비결정성 반도체층의 온도를 1100℃부터 1414℃의 범위까지 상승시켜, 비결정성 반도체층을 결정화할 필요가 있다. 보텀 게이트의 박막 트랜지스터 어레이 장치에 있어서는, 먼저 기판상에 게이트 전극이 형성되고, 그 후에 반도체층이 형성되기 때문에, 상기와 같은 고열 처리에 의해 비결정성 반도체층을 결정화시키는 경우에는, 게이트 전극을 구성하는 금속의 내열성이 높은 것이 요구된다. 한편, 내열성이 높은 금속은 저항도 높기 때문에, 게이트 전극과 게이트 배선을 동일 재료로 형성한 경우, 게이트 배선도 고저항의 금속으로 형성되게 되어, 게이트 배선이 고저항화한다는 문제가 발생한다.
그러나, 상기 구성의 박막 트랜지스터 어레이 장치에 의하면, 게이트 전극과 게이트 배선을 다른 층으로 형성함으로써, 게이트 전극과 게이트 배선을 다른 재료로부터 선택하는 것이 가능해진다. 이에 따라, 게이트 전극을 구성하는 금속의 내열성을 높게 하면서, 게이트 배선을 구성하는 금속을 저저항의 금속에서 선택하여, 게이트 배선을 저저항화할 수 있다.
또한, 상기 게이트 배선에 이용되는 금속보다 고내열성의 금속은, 몰리브덴, 텅스텐, 티탄, 탄탈, 니켈 중 어느 하나를 포함하는 금속이어도 된다.
또한, 상기 도전 산화물막은, 인듐 및 주석을 포함하는 산화물막, 혹은 인듐 및 아연을 포함하는 산화물막 중 어느 하나여도 된다.
일형태로서, 상기 게이트 배선의 단부는, 상기 게이트 절연막 상에 형성된 중계 배선의 한쪽의 단부와 상기 도전 산화물막을 통하여 접속되어 있어도 된다. 상기 중계 배선의 다른 단부는, 상기 패시베이션막에 설치된 개구부로부터 노출되고, 상기 중계 배선의 단부의 노출된 영역은, 장치 외부의 소스 구동 회로와의 접속부인 단자로 되어도 된다. 그리고, 상기 패시베이션막 상에 적층된 상기 도전 산화물막은, 상기 개구부로부터 노출된 상기 중계 배선의 다른 단부를 덮어도 된다.
또한, 상기 중계 배선은, 상기 소스 배선과 동층이고, 또한 동일 재료로 구성되어도 된다.
다른 형태로서, 상기 게이트 배선의 단부는, 상기 게이트 배선의 하부에 형성된 상기 도전 산화물막이 노출하여 연장되어 있어도 된다. 그리고, 상기 도전 산화물막이 노출된 영역은, 장치 외부의 게이트 구동 회로와의 접속부인 단자로 되어도 된다.
또한, 상기 게이트 절연막 상에서, 상기 도전 산화물막이 노출된 영역 중 적어도 상기 단자가 되는 영역에 중첩하는 위치에는, 탄성체가 형성되어 있어도 된다.
또한, 상기 탄성체는, 상기 게이트 배선과 동층이고, 또한 동일 재료로 구성되어 있어도 된다.
본 발명의 일형태에 관련된 EL 표시 패널은, 상부 전극과, 하부 전극과, 상기 상부 전극과 하부 전극의 사이에 개재하는 발광 기능층을 포함하는 EL 발광 소자를 가지는 EL부와, 상기 EL 발광 소자를 제어하는 박막 트랜지스터 어레이 장치와, 상기 EL부와 상기 박막 트랜지스터 어레이 장치의 사이에 개재하는 층간 절연막을 포함하고, 상기 하부 전극은 상기 층간 절연막의 컨택트 홀을 통하여 상기 박막 트랜지스터 어레이 장치와 전기적으로 접속된다. 구체적으로, 상기 박막 트랜지스터 어레이 장치는, 기판과, 상기 기판의 상방에 배치된 게이트 배선과, 상기 게이트 배선과 교차하는 소스 배선과, 상기 기판 상에 형성된 제1 소스 전극을 포함하는 제1 트랜지스터와, 상기 하부 전극과 전기적으로 접속되어 있는 전류 공급용 전극을 포함하는 제2 트랜지스터와, 상기 층간 절연막과 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 사이에 개재하는 패시베이션막과, 상기 패시베이션막 상에 적층된 도전 산화물 막을 포함한다. 상기 전류 공급용 전극은, 상기 패시베이션막에 형성된 제1 구멍부 및 상기 층간 절연막에 설치된 컨택트 홀을 통하여 상기 하부 전극과 전기적으로 접속된다. 상기 박막 트랜지스터 어레이 장치는, 상기 제2 트랜지스터에 포함되는 상기 전류 공급용 전극과 오버랩하는 상기 패시베이션막 상의 영역에 형성되고, 상기 전류 공급용 전극과 상기 하부 전극을 중계하는 중계 전극을 더 포함한다. 상기 제1 트랜지스터 및 상기 제2 트랜지스터는, 보텀 게이트형의 트랜지스터이다. 상기 게이트 배선은, 상기 제1 트랜지스터의 게이트 전극과 전기적으로 접속되고, 상기 패시베이션막보다 하층에 배치된다. 상기 소스 배선은, 상기 제1 트랜지스터에 포함되는 제1 소스 전극과 다른 층인 상기 패시베이션막 상에 배치되고, 상기 패시베이션막에 형성된 제2 구멍부를 통하여 상기 제1 소스 전극과 전기적으로 접속된다. 상기 게이트 배선의 단부는, 상기 패시베이션막에 설치된 개구부로부터 노출되고, 상기 게이트 배선의 단부의 노출된 영역은, 장치 외부의 게이트 구동 회로와의 접속부인 단자가 된다. 상기 패시베이션막 상에 적층된 상기 도전 산화물막은, 상기 개구부로부터 노출된 상기 게이트 배선의 단부를 덮는다. 상기 도전 산화물막은, 상기 패시베이션막과 상기 소스 배선 및 상기 중계 전극의 사이에 개재하고, 상기 소스 배선과 상기 중계 전극의 사이에서는 전기적으로 비접속으로 되어 있다. 상기 도전 산화물막은, 상기 중계 전극과 상기 전류 공급용 전극의 사이에 개재하고, 상기 중계 전극과 상기 전류 공급용 전극을 전기적으로 접속시킨다. 상기 중계 전극은, 상기 패시베이션막 상의 상기 소스 배선과 동층에 형성되고, 상기 소스 배선과 동일 재료로 이루어진다.
EL 표시 패널은, 표시 패널의 EL 소자부의 발광을 제어하는 박막 트랜지스터 어레이 장치에 형성된 게이트 신호의 지연에 의해, 표시 패널이 20인치, 30인치, 40인치로 대형화함에 따라 표시 패널을 구동하기 위한 마진이 감소한다.
여기서, 상기 구성의 박막 트랜지스터 어레이 장치를 채용하면, 대화면의 EL 표시 패널이어도, 소스 배선과 게이트 배선의 사이에서의 기생 용량의 저감이 가능하므로, 게이트 신호의 지연, 및 게이트 신호 파형의 완만함이 없는, 영상 신호를 열화시키지 않는 고화질 화상을 표시할 수 있는 EL 표시 장치를 실현할 수 있다. 또한, 박막 트랜지스터 장치와 EL 소자의 전기적 접촉이 저저항으로 되기 때문에, EL 소자의 발광 전류가 감소하지 않고 저소비 전력으로 발광 휘도가 높고, 또한, 장수명의 EL 패널을 실현할 수 있다. 또한, 간단하고 용이한 구성에 의해, 게이트 배선과 소스 배선의 사이의 기생 용량을 저감하면서, 도전 산화물막에 의해 하부 전극이 산화하는 것을 방지할 수 있으므로, 제조 수율이 높은 EL 표시 패널을 실현할 수 있다.
또한, 상기 하부 전극은, 알루미늄을 주성분으로 하는 금속이어도 된다.
또한, 상기 하부 전극과 상기 중계 전극은 상기 패시베이션막에 형성된 구멍부의 상부 둘레 가장자리의 평탄 영역에 접속되어도 된다.
본 발명의 일형태에 관련된 EL 표시 장치는, 상기 기재의 EL 표시 패널을 탑재하고 있다.
본 발명의 일형태에 관련된 박막 트랜지스터 어레이 장치의 제조 방법은, 기판을 준비하는 제1 공정과, 상기 기판의 상방에 소스 배선을 형성하는 제2 공정과, 상기 기판 상에, 제1 소스 전극을 포함하는 제1 트랜지스터를 형성하는 제3 공정과, 상기 기판 상에, 전류 공급용 전극을 포함하는 제2 트랜지스터를 형성하는 제4 공정과, 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 상방에 패시베이션막을 형성하는 제5 공정과, 상기 패시베이션막 상에 적층된 도전 산화물막을 적층하는 제6 공정과, 상기 소스 배선의 상방이며, 상기 소스 배선과 교차하는 소스 배선을 형성하고, 상기 제2 트랜지스터에 포함되는 상기 전류 공급용 전극과 오버랩하는 상기 패시베이션막 상의 영역에, 상기 전류 공급용 전극과 상기 하부 전극을 중계하는 중계 전극을 형성하는 제7 공정을 포함한다. 상기 제1 트랜지스터 및 상기 제2 트랜지스터는, 보텀 게이트형의 트랜지스터이다. 상기 게이트 배선은, 상기 제1 트랜지스터의 소스 전극과 전기적으로 접속되고, 상기 패시베이션막보다 하층에 배치된다. 상기 소스 배선은, 상기 제1 트랜지스터에 포함되는 제1 소스 전극과 다른 층인 상기 패시베이베이션막 상에 배치되고, 상기 패시베이션막에 형성된 구멍부를 통하여 상기 제1 소스 전극과 전기적으로 접속된다. 상기 제5 공정과 상기 6의 사이에 있어서, 상기 게이트 배선의 단부를, 상기 패시베이션막에 설치된 개구부로부터 노출시키고, 상기 게이트 배선의 단부의 노출시킨 영역을, 장치 외부의 게이트 구동 회로와의 접속부인 단자로서 형성한다. 상기 제6 공정에 있어서, 상기 패시베이션막 상에 적층된 상기 도전 산화물막이, 상기 개구부로부터 노출된 상기 게이트 배선의 단부를 덮도록 형성한다. 상기 도전 산화물막은, 상기 패시베이션막과 상기 소스 배선 및 상기 중계 전극의 사이에 형성되고, 또한, 상기 소스 배선과 상기 중계 전극의 사이에서 분단하여 형성된다. 상기 도전 산화물막은, 상기 중계 전극과 상기 전류 공급용 전극의 사이에 개재하고, 상기 중계 전극과 상기 전원 공급용 전극을 전기적으로 접속시킨다. 그리고, 상기 제7 공정에 있어서, 상기 중계 전극은, 상기 소스 배선과 동일 재료를 이용하여, 상기 패시베이션막 상의 상기 소스 배선과 동층에 형성된다.
도전 산화물막은, 게이트 배선의 단부의 노출된 영역의 근방을 덮을 뿐만 아니라, 패시베이션막과 상기 소스 배선 및 중계 전극의 사이에 개재한다. 즉, 패시베이션막 상에 도전 산화물막을 적층시킬 때, 도전 산화물막을, 게이트 배선의 단부의 노출된 영역의 근방뿐만 아니라, 패시베이션막 상의 전체에 적층한다. 다음에, 소스 배선 및 중계 전극이 되는 금속막을, 도전 산화물막 상의 전체에 적층한다. 다음에, 금속막 상에 소정의 패터닝 마스크를 배치하고, 소정의 에칭액을 이용하여 소스 배선을 패터닝한다. 소스 배선과 도전 산화물막을 하프톤 프로세스에 의해 에칭하므로, 소스 배선의 아래에는 도전 산화물막이 남는다. 마지막에, 소정의 패터닝 마스크를 박리한다.
이 때문에, 소스 배선의 하층에는, 도전 산화물막이 잔존한다. 이에 대해, 소스 배선 및 중계 전극이 되는 금속막을 도전 산화물막 상에 적층하기 전에, 도전 산화물막을 에칭하고, 그 후에, 소스 배선 및 중계 전극이 되는 금속막을 패터닝하는 방법도 있다. 그러나, 이 경우, 패터닝 공정이 2회 필요해져, 공정 비용이 증대한다. 한편, 본 양태와 같이, 소스 배선 및 중계 전극이 되는 금속막을 도전 산화물막 상의 전체에 적층하고, 그 위에, 다음에, 하프톤 마스크를 이용하여, 금속막 및 도전 산화물막을 에칭하면, 패터닝 공정은 1회로 되어, 공정 비용을 저감할 수 있다.
또한, 상기 하부 전극은, 알루미늄을 주성분으로 하는 금속이어도 된다.
또한, 상기 소스 배선 및 상기 중계 전극의 상기 도전 산화물막과 접하는 면을, 구리, 몰리브덴, 티탄, 또는 텅스텐 중 어느 하나를 포함하는 금속에 의해 형성해도 된다.
또한, 상기 제1 트랜지스터 및 상기 제2 트랜지스터에 각각 포함되는 반도체층은, 결정성 반도체층이어도 된다. 그리고, 상기 제1 트랜지스터에 포함되는 상기 제1 게이트 전극, 및, 상기 제2 트랜지스터에 포함되는 제2 게이트 전극을, 상기 게이트 배선에 이용되는 금속보다 고내열성의 금속에 의해 형성해도 된다.
상기의 제조 방법에 의하면, 게이트 전극과 게이트 배선을 다른 층으로 형성함으로써, 게이트 전극과 게이트 배선을 다른 재료로부터 선택하는 것이 가능해진다. 이에 따라, 게이트 전극을 구성하는 금속의 내열성을 높게 하면서, 게이트 배선을 구성하는 금속을 저저항의 금속으로부터 선택하여, 게이트 배선을 저저항화할 수 있다. 그 결과, 이동도가 높은 반도체층을 형성할 수 있음과 더불어, 저저항의 게이트 배선을 형성할 수 있게 된다.
또한, 상기 도전 산화물막을, 인듐 및 주석을 포함하는 산화물막, 혹은 인듐 및 아연을 포함하는 산화물막으로 형성해도 된다.
본 발명의 일형태에 관련된 EL 표시 패널의 제조 방법은, 기판을 준비하는 제1 공정과, 상기 기판의 상방에 소스 배선을 형성하는 제2 공정과, 상기 기판 상에, 제1 소스 전극을 포함하는 제1 트랜지스터를 형성하는 제3 공정과, 상기 기판 상에, 전류 공급용 전극을 포함하는 제2 트랜지스터를 형성하는 제4 공정과, 상기 제 1 트랜지스터 및 상기 제2 트랜지스터의 상방에 패시베이션막을 형성하는 제5 공정과, 상기 패시베이션막 상에 적층된 도전 산화물막을 적층하는 제6 공정과, 상기 소스 배선의 상방이며, 상기 게이트 배선과 교차하는 소스 배선을 형성하고, 상기 제2 트랜지스터에 포함되는 상기 전류 공급용 전극과 오버랩하는 상기 패시베이션막상의 영역에, 상기 전류 공급용 전극과 상기 하부 전극을 중계하는 중계 전극을 형성하는 제7 공정과, 상기 패시베이션막의 상방에 층간 절연막을 형성하는 제8 공정과, 상기 층간 절연막상에 상기 하부 전극을 형성하는 제9 공정과, 상기 하부 전극의 상방에 발광 기능층을 형성하는 제10 공정과, 상기 발광 기능층의 상방에 상부 전극을 형성하는 제11 공정을 포함한다. 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 보텀 게이트형의 트랜지스터이다. 상기 게이트 배선은, 상기 제1 트랜지스터의 게이트 전극과 전기적으로 접속되고, 상기 패시베이션막보다 하층에 배치된다. 상기 소스 배선은, 상기 제1 트랜지스터에 포함되는 제1 소스 전극과 다른 층인 상기 패시베이션막 상에 배치되고, 상기 패시베이션막에 형성된 제1 구멍부를 통하여 상기 제1 소스 전극과 전기적으로 접속된다. 상기 하부 전극은, 상기 패시베이션막에 형성된 제2 구멍부 및 상기 층간 절연막의 컨택트 홀을 통하여 상기 박막 트랜지스터 어레이 장치와 전기적으로 접속된다. 상기 제5 공정과 상기 6의 사이에 있어서, 상기 게이트 배선의 단부를, 상기 패시베이션막에 설치된 개구부로부터 노출시키고, 상기 게이트 배선의 단부의 노출시킨 영역을, 장치 외부의 게이트 구동 회로와의 접속부인 단자로서 형성한다. 상기 제6 공정에 있어서, 상기 패시베이션막 상에 적층된 상기 도전 산화물막이, 상기 개구부로부터 노출된 상기 게이트 배선의 단부를 덮도록 형성된다. 상기 도전 산화물막은, 상기 패시베이션막과 상기 소스 배선 및 상기 중계 전극의 사이에 형성되고, 또한, 상기 소스 배선과 상기 중계 전극의 사이에서 분단하여 형성된다. 상기 도전 산화물막은, 상기 중계 전극과 상기 전류 공급용 전극의 사이에 개재하고, 상기 중계 전극과 상기 전원 공급용 전극을 전기적으로 접속시킨다. 상기 제7 공정에 있어서, 상기 중계 전극은, 상기 패시베이션막 상에 형성된 상기 소스 배선과 동일 재료를 이용하여, 상기 패시베이션막 상의 상기 소스 배선과 동층에 형성된다.
이하, 도면을 참조하여 본 발명의 실시 형태를 상세하게 설명한다.
(실시의 형태)
도 1∼도 3을 참조하여, 본 발명의 실시의 형태에 관련된 유기 EL(Electro Luminescence) 디스플레이(유기 EL 표시 장치)(10) 및 화상 표시 장치용의 박막 트랜지스터 어레이 장치(이하, 간단히 「박막 트랜지스터 어레이 장치」로 표기한다)(20)를 설명한다. 또한, 도 1은, 박막 반도체 어레이 기판(1)을 나타내는 도면이다. 도 2A는, 본 발명의 실시의 형태에 관련된 표시 장치의 일예인 유기 EL 디스플레이(10)의 사시도이다. 도 2B는, 도 2A의 적층 구조를 보다 구체적으로 나타내는 부분 사시도이며, 라인 뱅크의 예를 나타내는 도면이다. 도 2C는, 도 2A의 적층 구조를 보다 구체적으로 나타내는 부분 사시도이며, 픽셀 뱅크의 예를 나타내는 도면이다. 도 3은, 화소(100)를 구동하는 화소 회로(30)의 회로 구성을 나타내는 도면이다.
우선, 박막 반도체 어레이 기판(1)은, 도 1에 나타내는 바와같이, 복수(도 1에서는 2개)의 유기 EL 디스플레이(10)로 구성되어 있다. 또한, 유기 EL 디스플레이(10)는, 도 2A에 나타내는 바와같이, 하층부터, 박막 트랜지스터 어레이 장치(20), 층간 절연막(평탄화막)(11)(도 2A에서는 도시 생략), 양극(하부 전극)(12), 유기 EL층(유기 발광층)(13), 및 투명 음극(상부 전극)(14)의 적층 구조체이다. 또한, 양극(12) 및 유기 EL층(13)의 사이에는 정공 수송층(도시 생략)이, 유기 EL층(13) 및 투명 음극(14)의 사이에는 전자 수송층(도시 생략)이 적층된다.
박막 트랜지스터 어레이 장치(20)에는, 복수의 화소(100)가 행렬상(매트릭스상)으로 배치되어 있다. 각 화소(100)는, 각각에 설치된 화소 회로(30)에 의해 구동된다. 또한, 박막 트랜지스터 어레이 장치(20)는, 행상으로 배치되는 복수의 게이트 배선(21)과, 게이트 배선(21)과 교차하도록 열상으로 배치되는 복수의 소스 배선(신호 배선)(22)과, 소스 배선(22)에 평행하게 연장되는 복수의 전원 배선(23)(도 2A에서는 도시 생략)을 구비한다.
이 게이트 배선(21)은, 화소 회로(30)의 각각에 포함되는 스위칭 소자로서 동작하는 박막 트랜지스터의 게이트 전극(41)(도 2A에서는 도시 생략)을 행마다 접속한다. 소스 배선(22)은, 화소 회로(30)의 각각에 포함되는 스위칭 소자로서 동작하는 박막 트랜지스터의 소스 전극(42)(도 2A에서는 도시 생략)을 열마다 접속한다. 전원 배선(23)은, 화소 회로(30)의 각각에 포함되는 구동 소자로서 동작하는 박막 트랜지스터의 드레인 전극(52)(도 2A에서는 도시 생략)을 열마다 접속한다.
보다 구체적으로는, 유기 EL 디스플레이(10)의 각 화소(100)는, 도 2B 및 도 2C에 나타내는 바와같이, 3색(적색, 녹색, 청색)의 서브 화소(100R, 100G, 100B)에 의해 구성되어 있다. 서브 화소(100R, 100G, 100B)는, 각각 도 2B의 깊이 방향으로 복수개 배열되어 있다(이를 「서브 화소열」로 표기한다).
도 2B는 라인 뱅크의 예를 나타내는 도면이며, 각 서브 화소열은, 뱅크(15)에 의해 상호 분리되어 있다. 도 2B에 나타내는 뱅크(15)는, 서로 인접하는 서브 화소열의 사이를 소스 배선(22)과 평행한 방향으로 연장되는 돌기로서, 박막 트랜지스터 어레이 장치(20) 상에 형성되어 있다. 환언하면, 각 서브 화소열은, 서로 인접하는 돌기의 사이(즉, 뱅크(15)의 개구부)에, 각각 형성되어 있다.
양극(12)은, 박막 트랜지스터 어레이 장치(20) 상(보다 구체적으로는, 층간 절연막(11) 상)에 또한 뱅크(15)의 개구부 내에, 서브 화소(100R, 100G, 100B)마다 형성되어 있다. 유기 EL층(13)은, 양극(12) 상에 또한 뱅크(15)의 개구부 내에, 서브 화소열마다(즉, 각 열의 복수의 양극(12)을 덮도록) 형성되어 있다. 투명 음극(14)은, 복수의 유기 EL층(13) 및 뱅크(15)(복수의 돌기) 상에, 또한 모든 서브 화소(100R, 100G, 100B)를 덮도록, 연속적으로 형성되어 있다.
한편, 도 2C는 픽셀 뱅크의 예를 나타내는 도면이며, 각 서브 화소(100R, 100G, 100B)는, 뱅크(15)에 의해 서로 분리되어 있다. 도 2C에 나타나는 뱅크(15)는, 게이트 배선(21)에 평행하게 연장되는 돌기와, 소스 배선(22)에 평행하게 연장되는 돌기가 서로 교차하도록 형성되어 있다. 그리고, 이 돌기로 둘러싸이는 부분(즉, 뱅크(15)의 개구부)에 서브 화소(100R, 100G, 100B)가 형성되어 있다.
양극(12)은, 박막 트랜지스터 어레이 장치(20) 상(보다 구체적으로는, 층간 절연막(11) 상)이며 또한 뱅크(15)의 개구부 내에, 서브 화소(100R, 100G, 100B)마다 형성되어 있다. 마찬가지로, 유기 EL층(13)은, 양극(12)상이며 또한 뱅크(15)의 개구부 내에, 서브 화소(100R, 100G, 100B)마다 형성되어 있다. 투명 음극(14)은, 복수의 유기 EL층(13) 및 뱅크(15)(복수의 돌기) 상이며, 또한 모든 서브 화소(100R, 100G, 100B)를 덮도록, 연속적으로 형성되어 있다.
또한, 도 2B 및 도 2C에서는 도시를 생략하는데, 박막 트랜지스터 어레이 장치(20)에는, 각 서브 화소(100R, 100G, 100B)마다 화소 회로(30)가 형성되어 있다. 그리고, 각 서브 화소(100R, 100G, 100B)와 대응하는 화소 회로(30)는, 도 7에 나타내는 바와같이, 제3 및 제4의 컨택트 홀(173, 174) 및 중계 전극(55)에 의해 전기적으로 접속되어 있다.
또한, 서브 화소(100R, 100G, 100B)는, 유기 EL층(13)의 특성(발광색)이 다른 것을 제외하고 동일한 구성이다. 여기서, 이후의 설명에서는, 서브 화소(100R, 100G, 100B)를 구별하지 않고, 모두 「화소(100)」로 표기한다. 또한, 본 발명은, 도 2B에 나타내는 라인 뱅크에도, 도 2C에 나타내는 픽셀 뱅크에도 동일하게 적용할 수 있다.
화소 회로(30)는, 도 3에 나타내는 바와같이, 스위치 소자로서 동작하는 제1의 트랜지스터(40)와, 구동 소자로서 동작하는 제2의 트랜지스터(50)와, 대응하는 화소에 표시하는 데이터를 기억하는 캐패시터(60)로 구성된다.
제1의 트랜지스터(40)는, 게이트 배선(21)에 접속되는 게이트 전극(41)과, 소스 배선(22)에 접속되는 소스 전극(42)과, 캐패시터(60) 및 제2의 트랜지스터(50)의 게이트 전극(51)에 접속되는 드레인 전극(43)과, 반도체막(44)(도 3에서는 도시 생략)으로 구성된다. 이 제1의 트랜지스터(40)는, 접속된 게이트 배선(21) 및 소스 배선(22)에 전압이 인가되면, 당해 소스 배선(22)에 인가된 전압치를 표시 데이터로서 캐패시터(60)에 저장한다.
제2의 트랜지스터(50)는, 제1의 트랜지스터(40)의 드레인 전극(43)에 접속되는 게이트 전극(51)과, 전원 배선(23) 및 캐패시터(60)에 접속되는 드레인 전극(52)과, 양극(12)에 접속되는 소스 전극(53)과, 반도체막(54)(도 3에서는 도시 생략)으로 구성된다. 이 제2의 트랜지스터(50)는, 캐패시터(60)가 유지하고 있는 전압치에 대응하는 전류를 전원 배선(23)으로부터 소스 전극(53)을 통하여 양극(12)에 공급한다.
즉, 상기 구성의 유기 EL 디스플레이(10)는, 게이트 배선(21)과 소스 배선(22)의 교점에 위치하는 화소(100)마다 표시 제어를 행하는 액티브 매트릭스 방식을 채용하고 있다.
다음에, 도 4∼도 8을 참조하여, 박막 트랜지스터 어레이 장치(20)를 구성하는 화소(100)의 구조(도 5 및 도 6의 파단선의 우측의 구조)를 설명한다. 또한, 도 4는, 화소(100)의 구성을 나타내는 정면도이다. 도 5는, 도 4의 V－V에 있어서의 단면도이다. 도 6은, 도 4의 Ⅵ－Ⅵ에 있어서의 단면도이다. 도 7은, 도 4의 Ⅶ－Ⅶ에 있어서의 단면도이다. 도 8은, 도 4의 V－V 단면으로부터 본 주요 부분의 사시도이다. 또한, 도 7에는, 층간 절연막(11) 및 양극(12)도 도시하고 있다.
도 4∼도 7에 나타내는 바와같이, 화소(100)는, 기판(110), 제1의 금속층(도전층)(120), 게이트 절연막(130), 반도체막(44, 54), 제2의 금속층(도전층)(140), 패시베이션막(150), 도전 산화물막(Indium Tin Oxide：ITO)(160) 및 제3의 금속층(도전층)(170)의 적층 구조체이다.
기판(110) 상에 적층되는 제1의 금속층(120)에는, 제1의 트랜지스터(40)의 게이트 전극(41)과, 제2의 트랜지스터(50)의 게이트 전극(51)이 형성된다. 또한, 기판(110) 및 제1의 금속층(120) 상에는, 게이트 전극(41, 51)을 덮도록, 게이트 절연막(130)이 형성되어 있다.
반도체막(44)은, 게이트 절연막(130) 상(게이트 절연막(130)과 제2의 금속층(140)의 사이)이며, 또한 게이트 전극(41)과 중첩하는 영역 내에 배치된다. 마찬가지로, 반도체막(54)은, 게이트 절연막(130) 상(게이트 절연막(130)과 제2의 금속층(140)의 사이)이며, 또한 게이트 전극(51)과 중첩하는 영역 내에 배치된다. 또한, 본 명세서 중의 「중첩한다」는, 상하 방향으로부터 봐서 서로 겹치는 위치 관계에 있는 것을 가리킨다.
게이트 절연막(130) 및 반도체막(44, 54) 상에 적층되는 제2의 금속층(140)에는, 게이트 배선(21)과, 제1의 트랜지스터(40)의 소스 전극(42) 및 드레인 전극(43)과, 제2의 트랜지스터(50)의 드레인 전극(52) 및 소스 전극(53)이 형성되어 있다. 즉, 제1 및 제2의 트랜지스터(40, 50)는, 게이트 전극(41, 51)이 소스 전극(42, 53) 및 드레인 전극(43, 52)보다 하층에 형성되는 보텀 게이트형의 트랜지스터이다.
보다 구체적으로는, 소스 전극(42) 및 드레인 전극(43)은, 상호 대향하는 위치이고, 또한 각각이 반도체막(44)의 일부에 중첩하도록 형성된다. 마찬가지로, 드레인 전극(52) 및 소스 전극(53)은, 서로 대향하는 위치에, 또한 각각이 반도체막(54)의 일부에 중첩하도록 형성되어 있다.
또한, 게이트 절연막(130)에는, 게이트 배선(21) 및 게이트 전극(41)에 중첩하는 위치에, 두께 방향으로 관통하는 제1의 컨택트 홀(구멍부)(171)이 형성되어 있다. 그리고, 게이트 배선(21)은, 제1의 컨택트 홀(171)을 통하여, 제1의 금속층(120)에 형성된 게이트 전극(41)과 전기적으로 접속되어 있다.
또한, 게이트 절연막(130)에는, 드레인 전극(43) 및 게이트 전극(51)에 중첩하는 위치에, 두께 방향으로 관통하는 제2의 컨택트 홀(구멍부)(172)이 형성되어 있다. 그리고, 드레인 전극(43)은, 제2의 컨택트 홀(172)을 통하여, 제1의 금속층(120)에 형성된 게이트 전극(51)과 전기적으로 접속되어 있다.
또한, 게이트 절연막(130) 및 제2의 금속층(140) 상에는, 소스 전극(42, 53) 및 드레인 전극(43, 52)을 덮도록, 패시베이션막(150)이 형성되어 있다. 즉, 패시베이션막(150)은, 층간 절연막(11)과 제1 및 제2의 트랜지스터(40, 50)의 사이에 개재하도록 형성되어 있다.
패시베이션막(150) 상에는, 도전 산화물막(160)이 적층되어 있다. 또한, 도전 산화물막(160) 상에는, 제3의 금속층(170)이 적층되어 있다. 도전 산화물막(160) 상에 적층되는 제3의 금속층(170)에는, 소스 배선(22), 전원 배선(23) 및 중계 전극(55)이 형성된다. 도전 산화물막(160)은, 소스 배선(22), 전원 배선(23) 및 중계 전극(55)에 중첩하는 위치에 선택적으로 형성되어 있고, 소스 배선(22)에 중첩하는 부분과, 전원 배선(23)에 중첩하는 부분과, 중계 전극(55)에 중첩하는 부분은 전기적으로 비접속의 상태로 되어 있다.
또한, 패시베이션막(150)에는, 소스 배선(22) 및 소스 전극(42)에 중첩하는 위치에, 두께 방향으로 관통하는 제3의 컨택트 홀(구멍부)(173)이 형성되어 있다. 그리고, 소스 배선(22)은, 제3의 컨택트 홀(173)을 통하여, 제2의 금속층(140)에 형성된 소스 전극(42)과 전기적으로 접속되어 있다. 또한, 소스 배선(22)과 소스 전극(42)은 직접 접촉하지 않고, 양자의 사이에는 도전 산화물막(160)이 개재하고 있다.
또한, 패시베이션막(150)에는, 전원 배선(23) 및 드레인 전극(52에 중첩하는 위치에, 두께 방향으로 관통하는 제4의 컨택트 홀(구멍부)(174)이 형성되어 있다. 그리고, 전원 배선(23)은, 제4의 컨택트 홀(174)을 통하여, 제2의 금속층(140)에 형성된 드레인 전극(52)과 전기적으로 접속되어 있다. 또한, 전원 배선(23)과 드레인 전극(52)은 직접 접촉하지 않고, 양자간에는 도전 산화물막(160)이 개재하고 있다.
또한, 패시베이션막(150)에는, 제2의 트랜지스터(50)의 드레인 전극(52) 및 중계 전극(55)에 중첩하는 위치에, 두께 방향으로 관통하는 제5의 컨택트 홀(구멍부)(175)이 형성되어 있다. 그리고, 중계 전극(55)은, 제5의 컨택트 홀(175)을 통하여, 제2의 금속층(140)에 형성된 소스 전극(53)과 전기적으로 접속되어 있다. 또한, 소스 전극(53)과 중계 전극(55)은 직접 접촉하지 않고, 양자의 사이에는 도전 산화물막(160)이 개재하고 있다.
또한, 패시베이션막(150) 및 제3의 금속층(170) 상에는, 소스 배선(22), 전원 배선(23) 및 중계 전극(55)을 덮도록, 층간 절연막(11)이 형성되어 있다. 층간 절연막(11) 상에는, 인접하는 화소(100)와의 경계 부분에 뱅크(15)가 형성되어 있다. 그리고, 뱅크(15)의 개구부에는, 화소(100) 단위로 형성되는 양극(12)과, 색(서브 화소열) 단위 또는 서브 화소 단위로 형성되는 유기 EL층(13)이 형성된다. 또한, 유기 EL층(13) 및 뱅크(15) 상에는, 투명 음극(14)이 형성된다.
또한, 양극(12) 및 중계 전극(55)에 중첩하는 위치에, 층간 절연막(11)을 두께 방향으로 관통하는 제6의 컨택트 홀(구멍부)(176)이 형성되어 있다. 그리고, 양극(12)은, 제6의 컨택트 홀(176)을 통하여, 제3의 금속층(170)에 형성된 중계 전극(55)에 전기적으로 접속된다. 또한, 도 7에 나타내는 중계 전극(55)은, 제5의 컨택트 홀(175)에 충전되는 중앙 영역과, 제5의 컨택트 홀(175)의 상부 둘레 가장자리에 연장하는 평탄 영역으로 구성되어 있다. 그리고 양극(12)은, 중계 전극(55)의 평탄 영역에서 전기적으로 접속되어 있다.
상기 구성의 화소(100)에 있어서, 도 8에 나타내는 바와같이, 게이트 배선(21)은, 패시베이션막(150)보다 하층의 제2의 금속층(140)에 형성되어 있다. 한편, 소스 배선(22) 및 전원 배선(23)은, 게이트 배선(21)과 다른 층의 제3의 금속층(170)에 형성되어 있다. 그리고, 게이트 배선(21)과 소스 배선(22), 및 게이트 배선(21)과 전원 배선(23)은, 패시베이션막(150) 및 도전 산화물막(160)을 사이에 두고 상호 교차하고 있다.
상기 구성과 같이, 각 배선(게이트 배선(21), 소스 배선(22), 및 전원 배선(23))을, 게이트 전극(41, 51)이 형성되는 제1의 금속층(120)보다 상방의 금속층(제2의 금속층(140) 및 제3의 금속층(170))에 설치함으로써, 게이트 전극(41, 51) 및 각 배선을 각각에 적합한 재료로 구성할 수 있다. 또한, 패시베이션막(150)은, 게이트 절연막(130)과 비교하여, 막 두께를 자유롭게 설정할 수 있다. 여기서, 각 배선을, 당해 패시베이션막(150)을 통하여 적층 방향에 인접하는 제2 및 제3의 금속층(140, 170)에 배치함으로써, 기생 용량을 저감할 수 있다.
다음에, 도 5 및 도 6을 참조하여, 박막 트랜지스터 어레이 장치(20)의 단부에 형성되는 단자부(70, 80)의 구조(도 5 및 도 6의 파단선의 좌측의 구조)를 설명한다.
도 5에 나타내는 단자부(파단선의 좌측의 부분)(70)는, 행방향으로 연속되는 복수의 화소(100)의 양단의 2개소에 형성되어 있다. 이 단자부(70)는, 도전 산화물막(160)과 동일한 재료로 형성된 단자(71)와, 패시베이션막(150)을 두께 방향으로 관통하는 구멍부(72)로 구성된다. 구멍부(72)는, 게이트 배선(21)의 단부에 중첩하는 위치에 형성되고, 단자(71)와 게이트 배선(21)의 단부를 전기적으로 접속한다.
즉, 단자부(70)는, 행렬상으로 배치된 화소(100)를 행마다 접속하는 게이트 배선(21)의 양단에 설치되고, 게이트 배선(21)과 외부의 구동 회로를 접속하는 접속부로서 기능한다. 여기서, 단자(71)는, 구멍부(72)로부터 노출되는 게이트 배선(21)의 단부를 덮도록 배치되어 있으므로, 게이트 배선(21)이 공기 중의 수분 등과 접촉하여 산화하는 것을 방지할 수 있다.
마찬가지로, 도 6에 나타내는 단자부(파단선의 좌측의 부분)(80)는, 열방향으로 연속되는 복수의 화소(100)의 양단의 2개소에 형성되어 있다. 이 단자부(80)는, 도전 산화물막(160)과 동일한 재료로 형성된 단자(81)와, 제2의 금속층(140)에 형성된 중계 배선(82)과, 패시베이션막(150)을 두께 방향으로 관통하는 구멍부(83, 84)로 구성된다. 구멍부(83)는, 중계 배선(82)의 한쪽측 단부에 중첩하는 위치에 형성되고, 단자(81)와 중계 배선(82)의 한쪽측 단부를 전기적으로 접속한다. 마찬가지로, 구멍부(84)는, 중계 배선(82)의 다른쪽측 단부에 중첩하는 위치에 형성되고, 소스 배선(22)의 단부와 중계 배선(82)의 다른쪽측 단부를 전기적으로 접속한다.
즉, 단자부(80)는, 행렬상으로 배치된 화소(100)를 열마다 접속하는 소스 배선(22)의 양단에 설치되고, 소스 배선(22)과 외부의 구동 회로를 접속하는 접속부로서 기능한다. 여기서, 단자(81)는, 구멍부(83)로부터 노출되는 중계 배선(82)의 단부를 덮도록 배치되어 있으므로, 중계 배선(82)이 공기 중의 수분 등과 접촉하여 산화하는 것을 방지할 수 있다.
다음에, 도 9A∼도 12C를 참조하여, 본 실시의 형태에 관련된 박막 트랜지스터 어레이 장치(20)를 제조하는 방법을 설명한다. 또한, 도 9A∼도 9F는, 제조 공정(a)∼(f)에 대응하는 도 4의 V－V 단면의 구조를 나타내는 도면이다. 도 10A∼도 10C는, 도 9E와 도 9F의 사이의 제조 공정의 상세를 나타내는 도면이다. 도 11A∼도 11H는, 제조 공정(a)∼(f)에 대응하는 도 4의 Ⅶ－Ⅶ 단면의 구조를 나타내는 도면이다. 도 12A∼도 12C는, 도 11G와 도 11H의 사이의 제조 공정의 상세를 나타내는 도면이다.
우선, 도 9A 및 도 11A의 (a)공정에 나타내는 바와같이, 기판(110)을 준비한다. 기판(110)에는, 일반적으로, 유리, 석영 등, 절연성의 재료를 사용한다. 기판(110)으로부터의 불순물의 확산을 방지하기 위해서, 도시하지 않은 산화규소막 혹은 질화규소막을 기판(110)의 상면에 형성해도 된다. 막 두께는 100㎚ 정도이다.
계속하여, 도 11B의 (b)공정에 나타내는 바와같이, 기판(110) 상에 내열성을 가지는 제1의 금속층(120)을 형성한 후, 포토리소그래피법, 에칭법 등에 의해 패터닝을 행하여, 게이트 전극(41, 51)을 형성한다. 재료로는, 내열성이 있는 Mo, W, Ta, Ti, Ni중 어느 하나 혹은 이들 합금을 들 수 있다. 본 실시의 형태에서는 Mo를 이용했다. 두께는 100㎚ 정도가 바람직하다.
이어서, 도 9B 및 도 11C∼도 11E의 (c)공정에 나타내는 바와같이, 기판(110) 및 제1의 금속층(120) 상에 게이트 절연막(130)을 형성하고, 게이트 절연막(130) 상에 반도체층을 형성한다. 또한, 게이트 절연막(130) 및 반도체층은, 플라즈마 CVD법 등에 의해, 진공을 파괴하지 않고 연속적으로 형성된다. 게이트 절연막(130)으로는, 산화규소막, 질화규소막, 혹은 그 복합막이 형성된다. 두께는 200㎚ 정도이다. 또한, 반도체층은, 50㎚ 정도의 비정질 실리콘막이다.
이 후, 예를 들면, 도 11D의 화살표로 표시하는 바와같이, 반도체층 상에 엑시머 레이저 등을 조사함으로써, 반도체층을 비결정성 반도체층으로부터 다결정성 반도체층으로 개질한다. 결정화의 방법으로는, 예를 들면 400℃∼500℃의 노 내에서 탈수소를 행한 후, 엑시머 레이저에 의해 결정화시키고, 그 후, 진공 중에서 몇초∼몇십초의 수소 플라즈마 처리를 행한다. 보다 구체적으로는, 엑시머 레이저 등을 조사하고, 비결정성 반도체층의 온도를 소정의 온도 범위까지 상승시킴으로써, 결정화시킨다. 여기서, 소정의 온도 범위란, 예를 들면, 1100℃∼1414℃이다. 또한, 다결정성 반도체층 내의 평균 결정 입경은, 20㎚∼60㎚이다.
여기서, 게이트 전극(41, 51)을 구성하는 제1의 금속층(120)은, 상기의 공정에서 고온에 노출되므로, 상기 온도 범위의 상한치(1414℃)보다 융점이 높은 금속으로 형성될 필요가 있다. 한편, 이후의 공정에서 적층되는 제2 및 제3의 금속층(140, 170)은, 상기의 온도 범위의 하한치(1100℃)보다 융점이 낮은 금속으로 형성해도 된다.
다음에, 도 11E에 나타내는 바와같이, 포토리소그래피법, 에칭법 등에 의해, 반도체층을 섬 형상의 반도체막(44, 54)으로 가공한다. 또한, 게이트 절연막(130)에, 마찬가지로 포토리소그래피법, 에칭법 등에 의해, 제 및 제2의 관통공(도시 생략)을 형성한다. 이 제1의 관통공은 후에 제1의 컨택트 홀(171)로, 제2의 관통공은 후에 제2의 컨택트 홀(172)로 된다.
그 후, 도 9C 및 도 11F의 (d)공정에 나타내는 바와같이, 게이트 절연막(130) 및 반도체막(44, 54) 상에 제2의 금속층(140)을 형성하고, 패터닝에 의해 게이트 배선(21), 소스 전극(42, 53), 드레인 전극(43, 52) 및 중계 배선(82)을 각각 가공한다. 이 때, 제2의 금속층(140)을 구성하는 재료가 제1 및 제2의 관통공(도시 생략)에도 충전되어, 제1 및 제2의 컨택트 홀(171, 172)이 형성된다. 이 공정에 의해, 게이트 배선(21)과 게이트 전극(41)이 제1의 컨택트 홀(171)을 통하여 전기적으로 접속된다. 마찬가지로, 게이트 전극(51)과 드레인 전극(43)이 제2의 컨택트 홀(172)을 통하여 전기적으로 접속된다.
제2의 금속층(140)을 구성하는 재료로는, 저저항 금속인 Al, Cu, Ag 중 어느 하나 혹은 이들 합금을 들 수 있다. 본 실시의 형태에서는 Al을 사용하고, 두께는 300㎚ 정도이다.
또한, 소스 전극(42)과 반도체막(44)의 사이, 및 드레인 전극(43)과 반도체막(44)의 사이에는, 일반적으로, 도시하지 않은 저저항 반도체층이 형성된다. 이 저저항 반도체층은, 일반적으로, 인 등의 n형 도펀트가 도핑된 비정질 실리콘층, 혹은 붕소 등의 p형 도펀트가 도핑된 비정질 실리콘층이 사용된다. 두께로는 20㎚정도이다. 결정화된 반도체막(44)과 도핑된 비정질 실리콘층의 사이에 비정질 실리콘 등의 반도체층이 있어도 된다. 이들 막은 디바이스 특성을 향상시키기 위해서 필요해지는 경우가 있다. 반도체막(54)에 대해서도 동일하다.
그 후, 도 9D, 도 9E, 및 도 11G의 (e)공정에 나타내는 바와같이, 산화규소막, 질화규소막, 혹은 이들 막의 적층막으로 이루어지는 패시베이션막(150)을, 게이트 절연막(130), 반도체막(44, 54) 및 제2의 금속층(140) 상에 형성한다. 또한, 패시베이션막(150)에, 포트리소그래피법, 에칭법 등에 의해, 패시베이션막(150)을 두께 방향으로 관통하는 제3∼제5의 관통공(173a)(제4 및 제5의 관통공은 도시 생략) 및 구멍부(72, 83, 84)를 형성한다. 이 제3의 관통공(173a)은 후에 제3의 컨택트 홀(173)에, 제4의 관통공은 후에 제4의 컨택트 홀(174)에, 제5의 관통공은 후에 제5의 컨택트 홀(175)로 된다.
여기서, 제2 및 제3의 금속층(140, 170)의 사이에 끼워진 패시베이션막(150)에 형성되는 단위 면적당의 용량이, 제1 및 제2의 금속층(120, 140)의 사이에 끼워진 게이트 절연막(130)에 의해 형성되는 단위 면적당의 용량보다 작아지도록, 게이트 절연막(130) 및 패시베이션막(150)의 재료나 막 두께를 결정한다. 보다 구체적으로는, 패시베이션막(150)에 형성되는 단위 면적당의 용량은, 1.5×10－4(F/㎡) 미만인 것이 바람직하다. 한편, 게이트 절연막(130)에 형성되는 단위 면적당의 용량은, 1.5×10－4(F/㎡) 이상인 것이 바람직하다.
또한, 도 9F 및 도 11H의 (f)공정에 나타내는 바와같이, 패시베이션막(150) 상에 도전 산화물막(160)을 형성하고, 도전 산화물막(160) 상에 제3의 금속층(170)을 형성한다. 그리고, 제3의 금속층(170)은, 패터닝에 의해, 소스 배선(22), 전원 배선(23) 및 중계 전극(55)으로 가공된다. 소스 배선(22), 전원 배선(23) 및 중계 전극(55)을 형성하는 공정은, 도 10A∼도 10C 및 도 12A∼도 12C를 이용하여, 후술한다.
도전 산화물막(160)을 구성하는 재료로는, 인듐 및 주석을 포함하는 산화물막, 혹은 인듐 및 아연을 포함하는 산화물막 중 어느 하나이다. 한편, 제3의 금속층(170)을 구성하는 재료로는, 저저항인 것이 요구되므로, 제2의 금속층(140)과 동일한 금속이어도 된다. 단, 제3의 금속층(170)의 도전 산화물막(160)과 접하는 면은, 적어도, 구리, 몰리브덴, 티탄, 또는 텅스텐 중 어느 하나를 포함하는 금속에 의해 형성된다. 예를 들면, 제2의 금속층(140)을 적층 구조로 하고, 배리어 메탈로서 Mo를 5O㎚ 형성한 후에, Al을 300㎚ 형성해도 된다. 보다 저저항이 요구되는 경우, Al 대신에 Cu(이 경우는, 배리어 메탈은 불필요)가 사용되는 경우도 있다. 또한, 두께를 증가시키는 것으로도 한층 더 저저항을 실현할 수 있다.
이 때, 도전 산화물막(160) 및 제3의 금속층(170)을 구성하는 재료가 제3∼제5의 관통공(173a)(제4 및 제5의 관통공은 도시 생략)에도 충전되고, 제3∼제5의 컨택트 홀(173, 174, 175)이 형성된다. 이에 따라, 제3의 컨택트 홀(173)을 통하여 소스 배선(22)과 소스 전극(42)이 전기적으로 접속되고, 제4의 컨택트 홀(174)을 통하여 전원 배선(23)과 드레인 전극(52)이 전기적으로 접속되고, 제5의 컨택트 홀(175)을 통하여 소스 전극(53)과 중계 전극(55)이 전기적으로 접속된다.
다음에, 도 10A∼도 10C 및 도 12A∼도 12C를 참조하여, 소스 배선(22), 전원 배선(23) 및 중계 전극(55)을 형성하는 공정을 상세하게 설명한다. 구체적으로는, 하프톤 마스크를 이용하여, 도전 산화물막(160) 및 제3의 금속층(170)을 동시에 가공하는 예를 설명한다.
우선, 도 10A 및 도 12A에 나타내는 바와같이, 패시베이션막(150) 상에 도전 산화물막(160) 및 제3의 금속층(170)을 형성한다. 이 공정에서는, 도전 산화물막(160) 및 제3의 금속층(170)은, 화소(100)의 전면에 형성되어 있다.
계속하여, 도 10B 및 도 12B에 나타내는 바와같이, 제3의 금속층(170) 상에 감광성 레지스트막(180)을 성막한다. 이 감광성 레지스트막(180)은, 상대적으로 두께 치수가 작은 제1의 감광성 레지스트막(181)과, 상대적으로 두께 치수가 큰 제2의 감광성 레지스트막(182)으로 구성되어 있다.
제1의 감광성 레지스트막(181)은, 가공 후에 단자(71, 81)로 되는 부분에 중첩하는 위치에 형성된다. 한편, 제2의 감광성 레지스트막(182)은, 가공 후에 소스 배선(22), 전원 배선(23) 및 중계 전극(55)이 되는 부분에 중첩하는 위치에 형성된다. 한편, 그 이외의 영역, 즉, 최종적으로 도전 산화물막(160) 및 제3의 금속층(170)이 제거되는 부분에는, 감광성 레지스트막(180)은 형성되지 않는다.
다음에, 도 10C 및 도 12C에 나타내는 바와같이, 에칭법에 의해, 단자(71, 81), 소스 배선(22), 전원 배선(23) 및 중계 전극(55)을 패터닝한다. 구체적으로는, 제1의 감광성 레지스트막(181)의 위치에 있어서는, 제3의 금속층(170)이 제거되고, 도전 산화물막(160)만이 남는다. 여기서 남겨진 도전 산화물막(160)은, 단자(71, 81)가 된다. 한편, 제2의 감광성 레지스트막(182)의 위치에 있어서는, 도전 산화물막(160) 및 제3의 금속층(170)이 남는다. 여기서 남겨진 도전 산화물막(160) 및 제3의 금속층(170)은, 소스 배선(22), 전원 배선(23) 및 중계 전극(55)이 된다. 즉, 소스 배선(22)과 전원 배선(23)과 중계 전극(55)은, 동일한 재료로 형성된다.
이와 같이, 하프톤 마스크를 이용하여 도전 산화물막(160) 및 제3의 금속층(170)을 가공함으로써, 마스크의 삭감이 가능하고, 제조 공정의 간략화, 제조 비용의 삭감을 할 수 있게 된다.
계속하여, 도시는 생략하지만, 본 실시의 형태에 관련된 유기 EL 디스플레이(10)를 제조하는 방법을 설명한다. 구체적으로는, 상기의 박막 트랜지스터 어레이 장치(20) 상에 층간 절연막(11), 뱅크(15), 양극(12), 유기 EL층(13), 및 투명 음극(14)을 순차적으로 적층하는 방법을 설명한다.
우선, 제3의 금속층(170) 상에, 층간 절연막(11)을 형성한다. 그 후, 포토리소그래피법, 에칭법에 의해, 층간 절연막(11)을 관통하는 제6의 관통공(도시 생략)을 형성한다. 이 제6의 관통공은, 후에 제6의 컨택트 홀(176)이 된다.
다음에, 뱅크(15)는, 층간 절연막(11) 상의 각 화소(100)의 경계에 대응하는 위치에 형성된다. 또한, 양극(12)은, 층간 절연막(11) 상에, 뱅크(15)의 개구부 내에 화소(100)마다 형성된다. 이 때, 양극(12)을 구성하는 재료가 제6의 관통공에 충전되어, 제6의 컨택트 홀(176)이 형성된다. 이 제6의 컨택트 홀(176)을 통하여, 양극(12)과 중계 전극(55)이 전기적으로 접속된다.
양극(12)의 재료는, 예를 들면, 몰리브덴, 알루미늄, 금,은, 구리 등의 도전성 금속 혹은 이들 합금, PEDOT：PSS 등의 유기 도전성 재료, 산화아연, 또는, 납 첨가 산화인듐 중 어느 하나의 재료이다. 이들 재료로 이루어지는 막을 진공 증착법, 전자빔 증착법, RF 스퍼터링법, 또는, 인쇄법 등에 의해 작성하여, 전극 패턴을 형성한다.
유기 EL층(13)은, 양극(12) 상에서, 뱅크(15)의 개구부 내에 색(서브 화소열)마다 또는 서브 화소마다 형성된다. 이 유기 EL층(13)은, 정공 주입층, 정공 수송층, 발광층, 전자 수송층, 및 전자 주입층 등의 각 층이 적층되어 구성된다. 예를 들면, 정공 주입층으로서 구리 프탈로시아닌을, 정공 수송층으로서 α―NPD(Bis［N―(1－Naphthyl)―N―Phenyl］benzidine)를, 발광층으로서 Alq3(tris(8―hydroxyquinoline)aluminum)를, 전자 수송층으로서 옥사졸 유도체를, 전자 주입층으로서 Alq3를 이용할 수 있다. 또한, 이들 재료는, 어디까지나 일예이며 다른 재료를 이용해도 된다.
투명 음극(14)은, 유기 EL층(13) 상에 연속적으로 형성되는 투과성을 가지는 전극이다. 투명 음극(14)의 재료는, 예를 들면, ITO, SnO2, In203, ZnO 또는 이들 조합 등이다.
(변형예)
다음에, 도 13 및 도 14를 참조하여, 도 6에 나타내는 단자부(80)의 변형예를 설명한다. 도 13에 나타내는 단자부(80a)는, 소스 배선(22)과 중첩하는 도전 산화물막(160)의 단부를 연장하여 단자(81a)를 형성하고 있다. 즉, 도 13에 나타내는 예에서는, 소스 배선(22)의 아래에 형성된 도전 산화물막(160)을, 제3의 금속층(170)으로 형성된 소스 배선(22)의 단부로부터 연장시키고, 도전 산화물막(160)의 노출된 부분을 단자(81a)로 하고 있다. 이에 따라, 도 6의 예와 비교하여, 중계 배선(82) 및 구멍부(83, 84)를 생략할 수 있다.
또한, 도 14에 나타내는 단자부(80b)는, 도 13의 구성에 추가하여, 제2의 금속층(140)의 단자(81b)에 중첩하는 위치에, 탄성체(82b)를 배치하고 있다. 이 탄성체(82b)는, 제2의 금속층(140)과 동일한 재료로 형성할 수 있다. 단자(81b)의 직하(直下)에 배치된 탄성체(82b)는, 단자(81b)와 외부 드라이버 회로를, 예를 들면 ACF(Anisotropic Conductive Film) 또는 와이어 본딩 등으로 전기적으로 접합할 때의 쿠션이 된다. 그 결과, 접합을 확실히 행할 수 있고, 전기 접속의 신뢰성을 높게 할 수 있다.
다음에, 도 15 및 도 16을 참조하여, 도 7의 변형예를 설명한다. 도 15에는, 양극(12)이 중계 전극(55)의 중앙 영역에서 전기적으로 접속되어 있는 예를 나타내고 있다. 또한, 도 16에는, 층간 절연막(11)이 유기막(11a)과 무기막(11b)의 2층으로 구성되어 있는 예를 나타내고 있다. 여기서, 유기막(11a)은 양극(12)에 접하는 측(상층)에 배치되고, 무기막(11b)은 소스 배선(22), 전원 배선(23) 및 중계 전극(55)에 접하는 측(하층)에 배치되어 있다.
또한, 본 실시의 형태에 있어서는, 화소(100)를 구성하는 TFT가 2개인 경우를 나타내고 있는데, 본 발명의 적용 범위는 이에 한정되지 않는다. 화소(100) 내의 TFT의 편차를 보상하기 위해서 복수개(3개 이상)의 TFT로 구성되는 경우에도 동일한 구성을 채용하는 것이 가능하다.
또한, 본 실시의 형태에 있어서는, 유기 EL 소자를 구동하기 위한 화소 구성을 나타냈는데, 이에 한정되는 것은 아니다. 액정, 무기 EL 등 , TFT를 사용하여 구성되는 박막 트랜지스터 어레이 장치(20) 모두에 적용 가능하다.
또한, 본 실시의 형태에 있어서는, 서로 적층 방향으로 인접하는 제1∼제3의 금속층(120, 140, 170) 중의 제1의 금속층(120)에 게이트 전극(41, 51)을, 제2의 금속층(140)에 게이트 배선(21)을, 제3의 금속층(170)에 소스 배선(22) 및 전원 배선(23)을 형성한 예를 나타냈는데, 본 발명의 적용 범위는 이에 한정되지 않는다. 즉, 제1 및 제2의 금속층(120, 140)의 사이, 및 제2 및 제3의 금속층(140, 170)의 사이에 금속층이 더 형성되어도, 게이트 배선(21), 소스 배선(22), 및 전원 배선(23)이 게이트 전극(41, 51)보다 상방의 금속층에 위치하고 있으면, 본 발명의 효과를 얻을 수 있다.
이상, 도면을 참조하여 본 발명의 실시 형태를 설명했는데, 본 발명은, 도시한 실시 형태의 것에 한정되지 않는다. 도시한 실시 형태에 대해서, 본 발명과 동일한 범위 내에 있어서, 혹은 균등한 범위 내에 있어서, 다양한 수정이나 변형을 가하는 것이 가능하다.
<산업상의 이용 가능성>
본 발명의 화상 표시 장치용 박막 트랜지스터 어레이 장치는, 유기 EL 표시 장치나 액정 표시 장치 등에 이용되는 구동용 백플랜으로서 유용하다.
<부호의 설명>
1 : 박막 반도체 어레이 기판 10 : 유기 EL 디스플레이
11 : 층간 절연막 12 : 양극
13 : 유기 EL층 14 : 투명 음극
20 : 박막 트랜지스터 어레이 장치 21, 1021 : 게이트 배선
22, 1051 : 소스 배선 23 : 전원 배선
30 : 화소 회로 40 : 제1의 트랜지스터
41, 51, 1022 : 게이트 전극 42, 53, 1052 : 소스 전극
43, 52, 1053 : 드레인 전극 44, 54, 1040 : 반도체막
50 : 제2의 트랜지스터 55 : 중계 전극
60 : 캐패시터 70, 80, 80a, 80b : 단자부
71, 81, 81a, 81b : 단자 82 : 중계 배선
82b : 탄성체 72, 83, 84 : 구멍부
100 : 화소 100R, 100G, 100B : 서브 화소
110, 1010 : 기판 120, 1020 : 제1의 금속층
130, 1030 : 게이트 절연막 140, 1050 : 제2의 금속층
150, 1060 : 패시베이션막 160 : 도전 산화물막
170 : 제3의 금속층 171 : 제1의 컨택트 홀
172 : 제2의 컨택트 홀 173 : 제3의 컨택트 홀
173a : 제3의 관통공 174 : 제4의 컨택트 홀
175 : 제5의 컨택트 홀 176 : 제6의 컨택트 홀
180 : 감광성 레지스트막 181 : 제1의 감광성 레지스트막
182 : 제2의 감광성 레지스트막 1000 : 박막 트랜지스터
Claims (23)
- 하부 전극을 포함하는 EL 발광 소자를 포함하는 EL층과 층간 절연막을 통하여 적층된 박막 트랜지스터 어레이 장치로서,
상기 박막 트랜지스터 어레이 장치는,
기판과,
상기 기판의 상방에 배치된 게이트 배선과,
상기 게이트 배선과 교차하는 소스 배선과,
상기 기판 상에 형성된 제1 소스 전극을 포함하는 제1 트랜지스터와,
상기 하부 전극과 전기적으로 접속되어 있는 전류 공급용 전극을 포함하는 제2 트랜지스터와,
상기 층간 절연막과 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 사이에 개재하는 패시베이션막과,
상기 패시베이션막 상에 적층된 도전 산화물막을 포함하고,
상기 전류 공급용 전극은, 상기 패시베이션막에 형성된 제1 구멍부를 통하여 상기 하부 전극과 전기적으로 접속되고,
상기 박막 트랜지스터 어레이 장치는,
상기 제2 트랜지스터에 포함되는 전류 공급용 전극과 오버랩하는 상기 패시베이션막 상의 영역에 형성되고, 상기 전류 공급용 전극과 상기 하부 전극을 중계하는 중계 전극을 더 포함하고,
상기 제1 트랜지스터 및 상기 제2 트랜지스터는, 보텀 게이트형의 트랜지스터이며,
상기 게이트 배선은, 상기 제1 트랜지스터의 게이트 전극과 전기적으로 접속되고, 상기 패시베이션막보다 하층에 배치되고,
상기 소스 배선은, 상기 제1 트랜지스터에 포함되는 제1 소스 전극과 다른 층인 상기 패시베이션막 상에 배치되고, 상기 패시베이션막에 형성된 제2 구멍부를 통하여 상기 제1 소스 전극과 전기적으로 접속되고,
상기 게이트 배선의 단부는, 상기 패시베이션막에 설치된 개구부로부터 노출되고, 상기 게이트 배선의 단부의 노출된 영역은, 장치 외부의 게이트 구동 회로와의 접속부인 단자가 되고,
상기 패시베이션막 상에 적층된 상기 도전 산화물막은, 상기 개구부로부터 노출된 상기 게이트 배선의 단부를 덮고,
상기 도전 산화물막은, 상기 패시베이션막과 상기 소스 배선 및 상기 중계 전극의 사이에 개재하고, 상기 소스 배선과 상기 중계 전극의 사이에서는 전기적으로 비접속으로 되어 있고,
상기 도전 산화물막은, 상기 중계 전극과 상기 전류 공급용 전극의 사이에 개재하여, 상기 중계 전극과 상기 전류 공급용 전극을 전기적으로 접속시키고,
상기 중계 전극은, 상기 패시베이션막 상의 상기 소스 배선과 동층에 형성되고, 상기 소스 배선과 동일 재료로 이루어지는, 박막 트랜지스터 어레이 장치. - 청구항 1에 있어서,
상기 하부 전극은, 알루미늄을 포함하는 금속인, 박막 트랜지스터 어레이 장치. - 청구항 1에 있어서,
상기 소스 배선 및 상기 중계 전극의 상기 도전 산화물막과 접하는 면은, 적어도, 구리, 몰리브덴, 티탄, 또는 텅스텐 중 어느 하나를 포함하는 금속에 의해 형성되어 있는, 박막 트랜지스터 어레이 장치. - 청구항 1에 있어서,
상기 소스 배선 및 상기 중계 전극은 적층 구조인, 박막 트랜지스터 어레이 장치. - 청구항 1에 있어서,
상기 층간 절연막은, 유기막과 무기막의 2층으로 이루어지고,
상기 무기막은, 상기 소스 배선 및 상기 중계 전극을 덮고 있는, 박막 트랜지스터 어레이 장치. - 청구항 1에 있어서,
상기 제1 트랜지스터 및 상기 제2 트랜지스터에 각각 포함되는 반도체층은, 결정성 반도체층이며,
상기 제1 트랜지스터에 포함되는 제1 게이트 전극, 및, 상기 제2 트랜지스터에 포함되는 제2 게이트 전극은, 상기 게이트 배선에 이용되는 금속보다 고내열성의 금속에 의해 형성되어 있는, 박막 트랜지스터 어레이 장치. - 청구항 6에 있어서,
상기 게이트 배선에 이용되는 금속보다 고내열성의 금속은, 몰리브덴, 텅스텐, 티탄, 탄탈, 니켈 중 어느 하나를 포함하는 금속인, 박막 트랜지스터 어레이 장치. - 청구항 1에 있어서,
상기 도전 산화물막은, 인듐 및 주석을 포함하는 산화물막, 혹은 인듐 및 아연을 포함하는 산화물막 중 어느 하나인, 박막 트랜지스터 어레이 장치. - 청구항 1에 있어서,
상기 소스 배선의 단부는, 게이트 절연막 상에 형성된 중계 배선의 한쪽의 단부와 상기 도전 산화물막을 통하여 접속되고,
상기 중계 배선의 다른 단부는, 상기 패시베이션막에 설치된 개구부로부터 노출되고, 상기 중계 배선의 단부의 노출된 영역은, 장치 외부의 소스 구동 회로와의 접속부인 단자가 되고,
상기 패시베이션막 상에 적층된 상기 도전 산화물막은, 상기 개구부로부터 노출된 상기 중계 배선의 다른 단부를 덮는, 박막 트랜지스터 어레이 장치. - 청구항 9에 있어서,
상기 중계 배선은, 상기 게이트 배선과 동층이고, 또한 동일 재료로 구성되어 있는, 박막 트랜지스터 어레이 장치. - 청구항 1에 있어서,
상기 소스 배선의 단부는, 상기 소스 배선의 아래에 형성된 상기 도전 산화물막이 노출되어 연장되어 있고,
상기 도전 산화물막이 노출된 영역은, 장치 외부의 소스 구동 회로와의 접속부인 단자가 되는, 박막 트랜지스터 어레이 장치. - 청구항 11에 있어서,
게이트 절연막 상이며, 상기 도전 산화물막이 노출된 영역 중 적어도 상기 단자가 되는 영역에 중첩하는 위치에는 탄성체가 형성되어 있는, 박막 트랜지스터 어레이 장치. - 청구항 12에 있어서,
상기 탄성체는, 상기 게이트 배선과 동층이고, 또한 동일 재료로 구성되어 있는, 박막 트랜지스터 어레이 장치. - 상부 전극과, 하부 전극과, 상기 상부 전극과 하부 전극의 사이에 개재하는 발광 기능층을 포함하는 EL 발광 소자를 가지는 EL부와, 상기 EL 발광 소자를 제어하는 박막 트랜지스터 어레이 장치와, 상기 EL부와 상기 박막 트랜지스터 어레이 장치의 사이에 개재하는 층간 절연막을 포함하고, 상기 하부 전극은 상기 층간 절연막의 컨택트 홀을 통하여 상기 박막 트랜지스터 어레이 장치와 전기적으로 접속되어 있는 EL 표시 패널로서,
상기 박막 트랜지스터 어레이 장치는,
기판과, 상기 기판의 상방에 배치된 게이트 배선과, 상기 게이트 배선과 교차하는 소스 배선과, 상기 기판 상에 형성된 제1 소스 전극을 포함하는 제1 트랜지스터와, 상기 하부 전극과 전기적으로 접속되어 있는 전류 공급용 전극을 포함하는 제2 트랜지스터와,
상기 층간 절연막과 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 사이에 개재하는 패시베이션막과,
상기 패시베이션막 상에 적층된 도전 산화물막을 포함하고,
상기 전류 공급용 전극은, 상기 패시베이션막에 형성된 제1 구멍부 및 상기 층간 절연막에 형성된 컨택트 홀을 통하여 상기 하부 전극과 전기적으로 접속되고,
상기 박막 트랜지스터 어레이 장치는,
상기 제2 트랜지스터에 포함되는 전류 공급용 전극과 오버랩하는 상기 패시베이션막 상의 영역에 형성되고, 상기 전류 공급용 전극과 상기 하부 전극을 중계하는 중계 전극을 더 포함하고,
상기 제1 트랜지스터 및 상기 제2 트랜지스터는, 보텀 게이트형의 트랜지스터이며,
상기 게이트 배선은, 상기 제1 트랜지스터의 게이트 전극과 전기적으로 접속되고, 상기 패시베이션막보다 하층에 배치되고,
상기 소스 배선은, 상기 제1 트랜지스터에 포함되는 제1 소스 전극과 다른 층인 상기 패시베이션막 상에 배치되고, 상기 패시베이션막에 형성된 제2 구멍부를 통하여 상기 제1 소스 전극과 전기적으로 접속되고,
상기 게이트 배선의 단부는, 상기 패시베이션막에 설치된 개구부로부터 노출되고, 상기 게이트 배선의 단부의 노출된 영역은, 장치 외부의 게이트 구동 회로와의 접속부인 단자가 되고,
상기 패시베이션막 상에 적층된 상기 도전 산화물막은, 상기 개구부로부터 노출된 상기 게이트 배선의 단부를 덮고,
상기 도전 산화물막은, 상기 패시베이션막과 상기 소스 배선 및 상기 중계 전극의 사이에 개재하고, 상기 소스 배선과 상기 중계 전극의 사이에서는 전기적으로 비접속으로 되어 있고,
상기 도전 산화물막은, 상기 중계 전극과 상기 전류 공급용 전극의 사이에 개재하여, 상기 중계 전극과 상기 전류 공급용 전극을 전기적으로 접속시키고,
상기 중계 전극은, 상기 패시베이션막 상의 상기 소스 배선과 동층에 형성되고, 상기 소스 배선과 동일 재료로 이루어지는, EL 표시 패널. - 청구항 14에 있어서,
상기 하부 전극은, 알루미늄을 포함하는 금속인, EL 표시 패널. - 청구항 14에 있어서,
상기 하부 전극과 상기 중계 전극은, 상기 패시베이션막에 형성된 구멍부의 상부 둘레 가장자리의 평탄 영역에서 접속되어 있는, EL 표시 패널. - 청구항 14에 기재된 EL 표시 패널을 탑재한, EL 표시 장치.
- 기판을 준비하는 제1 공정과,
상기 기판의 상방에 게이트 배선을 형성하는 제2 공정과,
상기 기판 상에, 제1 소스 전극을 포함하는 제1 트랜지스터를 형성하는 제3 공정과,
상기 기판 상에, 전류 공급용 전극을 포함하는 제2 트랜지스터를 형성하는 제4 공정과,
상기 제1 트랜지스터 및 상기 제2 트랜지스터의 상방에 패시베이션막을 형성하는 제5 공정과,
상기 패시베이션막 상에 적층된 도전 산화물막을 적층하는 제6 공정과,
상기 게이트 배선의 상방이며, 상기 게이트 배선과 교차하는 소스 배선을 형성하고, 상기 제2 트랜지스터에 포함되는 전류 공급용 전극과 오버랩하는 상기 패시베이션막 상의 영역에, 상기 전류 공급용 전극과 하부 전극을 중계하는 중계 전극을 형성하는 제7 공정을 포함하고,
상기 제1 트랜지스터 및 상기 제2 트랜지스터는, 보텀 게이트형의 트랜지스터이며,
상기 게이트 배선은, 상기 제1 트랜지스터의 제1 게이트 전극과 전기적으로 접속되고, 상기 패시베이션막보다 하층에 배치되고,
상기 소스 배선은, 상기 제1 트랜지스터에 포함되는 제1 소스 전극과 다른 층인 상기 패시베이션막 상에 배치되고, 상기 패시베이션막에 형성된 구멍부를 통하여 상기 제1 소스 전극과 전기적으로 접속되고,
상기 제5 공정과 상기 제6 공정의 사이에 있어서, 상기 게이트 배선의 단부를, 상기 패시베이션막에 설치된 개구부로부터 노출시키고, 상기 게이트 배선의 단부의 노출시킨 영역을, 장치 외부의 게이트 구동 회로와의 접속부인 단자로서 형성하고,
상기 제6 공정에 있어서, 상기 패시베이션막 상에 적층된 상기 도전 산화물막이, 상기 개구부로부터 노출된 상기 게이트 배선의 단부를 덮도록 형성하고,
상기 도전 산화물막은, 상기 패시베이션막과 상기 소스 배선 및 상기 중계 전극의 사이에 형성되고, 또한, 상기 소스 배선과 상기 중계 전극의 사이에서 분단하여 형성되고,
상기 도전 산화물막은, 상기 중계 전극과 상기 전류 공급용 전극의 사이에 개재하여, 상기 중계 전극과 상기 전류 공급용 전극을 전기적으로 접속시키고,
상기 제7 공정에 있어서, 상기 중계 전극은, 상기 소스 배선과 동일 재료를 이용하여, 상기 패시베이션막 상의 상기 소스 배선과 동층에 형성되는, 박막 트랜지스터 어레이 장치의 제조 방법. - 청구항 18에 있어서,
상기 하부 전극은, 알루미늄을 포함하는 금속인, 박막 트랜지스터 어레이 장치의 제조 방법. - 청구항 18에 있어서,
상기 소스 배선 및 상기 중계 전극의 상기 도전 산화물막과 접하는 면을, 구리, 몰리브덴, 티탄, 또는 텅스텐 중 어느 하나를 포함하는 금속에 의해 형성하는, 박막 트랜지스터 어레이 장치의 제조 방법. - 청구항 18에 있어서,
상기 제1 트랜지스터 및 상기 제2 트랜지스터에 각각 포함되는 반도체층은, 결정성 반도체층이며,
상기 제1 트랜지스터에 포함되는 상기 제1 게이트 전극, 및, 상기 제2 트랜지스터에 포함되는 제2 게이트 전극을, 상기 게이트 배선에 이용되는 금속보다 고내열성의 금속에 의해 형성하는, 박막 트랜지스터 어레이 장치의 제조 방법. - 청구항 18에 있어서,
상기 도전 산화물막을, 인듐 및 주석을 포함하는 산화물막, 혹은 인듐 및 아연을 포함하는 산화물막으로 형성하는, 박막 트랜지스터 어레이 장치의 제조 방법. - 기판을 준비하는 제1 공정과,
상기 기판의 상방에 게이트 배선을 형성하는 제2 공정과,
상기 기판 상에, 제1 소스 전극을 포함하는 제1 트랜지스터를 형성하는 제3 공정과,
상기 기판 상에, 전류 공급용 전극을 포함하는 제2 트랜지스터를 형성하는 제4 공정과,
상기 제1 트랜지스터 및 상기 제2 트랜지스터의 상방에 패시베이션막을 형성하는 제5 공정과,
상기 패시베이션막 상에 적층된 도전 산화물막을 적층하는 제6 공정과,
상기 게이트 배선의 상방이며, 상기 게이트 배선과 교차하는 소스 배선을 형성하고, 상기 제2 트랜지스터에 포함되는 전류 공급용 전극과 오버랩하는 상기 패시베이션막 상의 영역에, 상기 전류 공급용 전극과 하부 전극을 중계하는 중계 전극을 형성하는 제7 공정과,
상기 패시베이션막의 상방에 층간 절연막을 형성하는 제8 공정과,
상기 층간 절연막 상에 상기 하부 전극을 형성하는 제9 공정과,
상기 하부 전극의 상방에 발광 기능층을 형성하는 제10 공정과,
상기 발광 기능층의 상방에 상부 전극을 형성하는 제11 공정을 포함하고,
상기 제1 트랜지스터 및 상기 제2 트랜지스터는, 보텀 게이트형의 트랜지스터이며,
상기 게이트 배선은, 상기 제1 트랜지스터의 게이트 전극과 전기적으로 접속되고, 상기 패시베이션막보다 하층에 배치되고,
상기 소스 배선은, 상기 제1 트랜지스터에 포함되는 제1 소스 전극과 다른 층인 상기 패시베이션막 상에 배치되고, 상기 패시베이션막에 형성된 제1 구멍부를 통하여 상기 제1 소스 전극과 전기적으로 접속되고,
상기 하부 전극은, 상기 층간 절연막의 컨택트 홀을 통하여 상기 중계 전극과 전기적으로 접속되고,
상기 제5 공정과 상기 제6 공정의 사이에 있어서, 상기 게이트 배선의 단부를, 상기 패시베이션막에 설치된 개구부로부터 노출시키고, 상기 게이트 배선의 단부의 노출시킨 영역을, 장치 외부의 게이트 구동 회로와의 접속부인 단자로서 형성하고,
상기 제6 공정에 있어서, 상기 패시베이션막 상에 적층된 상기 도전 산화물막이, 상기 개구부로부터 노출된 상기 게이트 배선의 단부를 덮도록 형성하고,
상기 도전 산화물막은, 상기 패시베이션막과 상기 소스 배선 및 상기 중계 전극의 사이에 형성되고, 또한, 상기 소스 배선과 상기 중계 전극의 사이에서 분단하여 형성되고,
상기 도전 산화물막은, 상기 중계 전극과 상기 전류 공급용 전극의 사이에 개재하여, 상기 중계 전극과 상기 전류 공급용 전극을 전기적으로 접속시키고,
상기 제7 공정에 있어서, 상기 중계 전극은, 상기 패시베이션막 상에 형성된 상기 소스 배선과 동일 재료를 이용하여, 상기 패시베이션막 상의 상기 소스 배선과 동층에 형성되는, EL 표시 패널의 제조 방법.
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