WO2013046280A1 - 薄膜トランジスタアレイ装置、ｅｌ表示パネル、ｅｌ表示装置、薄膜トランジスタアレイ装置の製造方法、ｅｌ表示パネルの製造方法 - Google Patents

薄膜トランジスタアレイ装置、ｅｌ表示パネル、ｅｌ表示装置、薄膜トランジスタアレイ装置の製造方法、ｅｌ表示パネルの製造方法 Download PDF

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wiring
electrode
film
layer
electrically connected
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晋也 小野
有宣 鐘ヶ江
玄士朗 河内
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パナソニック株式会社
パナソニック液晶ディスプレイ株式会社
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    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
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    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs

Definitions

  • the present invention relates to a thin film transistor array device for an image display device in which thin film transistors having polycrystalline silicon or microcrystalline silicon as an active layer are integrally formed on a substrate, and an EL display panel and an EL display device using the thin film transistor array device. is there.
  • Thin film transistors are used as drive substrates for display devices such as organic EL displays and liquid crystal displays, and are currently being actively developed for higher performance.
  • display devices such as organic EL displays and liquid crystal displays
  • thin film transistors are required to have high current drive capability, and those that use crystallized semiconductor thin films (polycrystalline silicon / microcrystalline silicon) as active layers are attracting attention. Yes.
  • a low temperature process employing a processing temperature of 600 ° C. or lower has been developed in place of the already established high temperature processing technology employing a processing temperature of 1000 ° C. or higher.
  • the low temperature process it is not necessary to use an expensive substrate such as quartz having excellent heat resistance, and the manufacturing cost can be reduced.
  • a bottom gate type structure in which a gate electrode is disposed below a semiconductor layer is mainly used.
  • the structure of the thin film transistor 1000 on the bottom gate side will be described with reference to FIGS.
  • the thin film transistor 1000 is a stacked structure of a substrate 1010, a first metal layer 1020, a gate insulating film 1030, a semiconductor film 1040, a second metal layer 1050, and a passivation film 1060, as shown in FIGS. is there.
  • a gate wiring 1021 and a gate electrode 1022 extending from the gate wiring 1021 are formed in the first metal layer 1020 stacked on the substrate 1010.
  • the gate insulating film 1030 is formed over the substrate 1010 and the first metal layer 1020 so as to cover the gate wiring 1021 and the gate electrode 1022. Further, the semiconductor film 1040 is stacked over the gate insulating film 1030 so as to overlap with the gate electrode 1022.
  • a source wiring 1051, a source electrode 1052 extending from the source wiring 1051, and a drain electrode 1053 are formed on the second metal layer 1050 stacked over the gate insulating film 1030 and the semiconductor film 1040. Note that the source electrode 1052 and the drain electrode 1053 are disposed so as to face each other and overlap with part of the semiconductor film 1040.
  • the passivation film 1060 is stacked over the gate insulating film 1030, the semiconductor film 1040, and the second metal layer 1050 so as to cover the source wiring 1051, the source electrode 1052, and the drain electrode 1053.
  • the gate wiring 1021 and the gate electrode 1022 are formed in the first metal layer 1020 below the semiconductor film 1040. That is, the gate wiring 1021 and the gate electrode 1022 are already formed in the laser crystallization process of the semiconductor film 1040. That is, the gate wiring 1021 and the gate electrode 1022 are required to have high heat resistance that can withstand the temperature (about 600 ° C.) in the laser crystallization process.
  • the metal used as a general electrode material has a tendency that the higher the heat resistance, the lower the conductivity. Therefore, when a material having high heat resistance is used as the material of the gate electrode 1022 and the gate wiring 1021 is formed using the same metal material in the same layer as the gate electrode 1022, the wiring resistance of the gate wiring 1021 is increased. High wiring resistance causes signal delay and display unevenness due to voltage drop. In particular, when the panel area is increased and the driving frequency is increased, the influence of the wiring resistance is increased.
  • the gate wiring 1021 formed in the first metal layer 1020 and the source wiring 1051 formed in the second metal layer 1050 have a gate insulating film having a thickness of about 200 nm. Cross through 1030. For this reason, when the gate insulating film 1030 is made thin in order to improve the performance of the thin film transistor 1000, the distance between the gate wiring 1021 and the source wiring 1051 is further narrowed, and the parasitic capacitance between the wirings is increased. There is also.
  • the metal used for the electrodes and wirings included in the thin film transistor 1000 may be oxidized by contact with moisture in the air or an oxide film included in the thin film transistor 1000 to deteriorate the function of the thin film transistor 1000. is there.
  • the present invention solves the above-mentioned problems, and the gate electrode and the gate wiring are formed of materials having characteristics suitable for each, reducing the parasitic capacitance between the gate wiring and the source wiring, and further preventing the metal from being oxidized.
  • An object of the present invention is to provide a thin film transistor array device.
  • the thin film transistor array device is stacked with an EL layer and an interlayer insulating film interposed therebetween.
  • the thin film transistor array device includes a substrate, a first wiring disposed above the substrate, a second wiring intersecting with the first wiring, a gate electrode and first and second electrodes formed on the substrate.
  • a first transistor including: a second transistor formed on the substrate; a passivation layer interposed between the interlayer insulating film and the first transistor; and a passivation layer interposed between the interlayer insulating film and the second transistor.
  • An electrode that relays to the conductive member and includes a relay electrode that is electrically connected to the first conductive member through a first hole provided in the passivation film.
  • the first transistor and the second transistor are bottom-gate transistors.
  • the first wiring is disposed below the passivation film, which is the same layer as the first electrode, and is electrically connected to the gate electrode and electrically connected to the first electrode.
  • the second wiring is disposed on an upper layer of the passivation film, which is a different layer from the first electrode, and is electrically connected to the gate electrode and wiring electrically connected to the first electrode.
  • a terminal portion to which an external signal for driving the first wiring or the second wiring of the thin film transistor array device is input is disposed in the same layer as the first electrode and in the peripheral portion of the substrate.
  • the conductive oxide film covers an upper surface of the terminal portion and is interposed between the relay electrode and the first conductive member at least at a bottom surface portion of the first hole portion, and the relay electrode and the first conductive member An electrically conductive member is electrically connected.
  • the relay electrode is formed in the same layer as the second wiring on the passivation film, and is made of the same material as the second wiring.
  • the resistance of the gate wiring can be reduced while maintaining the heat resistance of the gate electrode. Further, even if the thickness of the gate insulating film is reduced in order to improve the characteristics of the thin film transistor, the parasitic capacitance between the first wiring and the second wiring does not increase. That is, the delay of the video signal due to the increase in parasitic capacitance can be suppressed. Further, by preventing the metal used for each electrode and each wiring from being oxidized, it is possible to prevent the function of the thin film transistor array device from being deteriorated.
  • the “first electrode” refers to one of the source electrode and the drain electrode
  • the “second electrode” refers to the other of the source electrode and the drain electrode. These are determined by the type of the first transistor (P-type or N-type) and the voltage relationship between the “first electrode” and the “second electrode”.
  • FIG. 1 is a view showing a thin film semiconductor array substrate.
  • 2A is a perspective view of the organic EL display according to Embodiment 1.
  • FIG. 2B is a partial perspective view showing the stacked structure of FIG. 2A more specifically, and showing an example of a line bank.
  • FIG. 2C is a partial perspective view showing the stacked structure of FIG. 2A more specifically, and showing an example of a pixel bank.
  • FIG. 3 is a diagram illustrating a circuit configuration of the pixel circuit.
  • FIG. 4 is a front view showing the configuration of the pixel according to the first embodiment.
  • 5 is a cross-sectional view taken along line VV in FIG. 6 is a cross-sectional view taken along VI-VI in FIG.
  • FIG. 7 is a cross-sectional view taken along the line VII-VII in FIG.
  • FIG. 8 is a perspective view of the main part seen from the VV cross section of FIG.
  • FIG. 9A is a view showing the structure of the VV cross section of FIG. 4 corresponding to the manufacturing process (a) of the thin film transistor array device according to the first embodiment.
  • FIG. 9B is a diagram showing a structure of the VV cross section of FIG. 4 corresponding to the manufacturing process (b) of the thin film transistor array device according to the first embodiment.
  • FIG. 9C is a diagram showing a structure of the VV cross section of FIG. 4 corresponding to the manufacturing process (c) of the thin film transistor array device according to the first embodiment.
  • FIG. 9A is a view showing the structure of the VV cross section of FIG. 4 corresponding to the manufacturing process (a) of the thin film transistor array device according to the first embodiment.
  • FIG. 9B is a diagram showing a structure of the VV cross section of FIG. 4 corresponding
  • FIG. 9D is a diagram showing a structure of the VV cross section of FIG. 4 corresponding to the manufacturing process (d) of the thin film transistor array device according to the first embodiment.
  • FIG. 9E is a diagram showing a structure of the VV cross section of FIG. 4 corresponding to a part of the manufacturing process (e) of the thin film transistor array device according to the first embodiment.
  • FIG. 9F is a diagram showing a structure of the VV cross section of FIG. 4 corresponding to another part of the manufacturing process (e) of the thin film transistor array device according to the first embodiment.
  • FIG. 10A is a diagram showing the structure of the VV cross section of FIG. 4 corresponding to a part of the process of forming the terminal, the gate wiring, and the relay electrode.
  • FIG. 10B is a diagram showing the structure of the VV cross section of FIG. 4 corresponding to another part of the process of forming the terminal, the gate wiring, and the relay electrode.
  • FIG. 10C is a view showing a structure of the VV cross section of FIG. 4 corresponding to still another part of the process of forming the terminal, the gate wiring, and the relay electrode.
  • FIG. 11A is a diagram showing a structure of the VII-VII cross section in FIG. 4 corresponding to the manufacturing process (a) of the thin film transistor array device according to the first embodiment.
  • FIG. 11B is a diagram showing a structure of the VII-VII cross section of FIG. 4 corresponding to the manufacturing process (b) of the thin film transistor array device according to the first embodiment.
  • FIG. 11C is a diagram showing a structure of the VII-VII cross section of FIG. 4 corresponding to a part of the manufacturing process (c) of the thin film transistor array device according to the first embodiment.
  • FIG. 11D is a diagram showing a structure of the VII-VII cross section of FIG. 4 corresponding to another part of the manufacturing process (c) of the thin film transistor array device according to the first embodiment.
  • FIG. 11E is a diagram showing a structure of the VII-VII cross section of FIG. 4 corresponding to still another part of the manufacturing process (c) of the thin film transistor array device according to the first embodiment.
  • FIG. 11F is a diagram showing a structure of the VII-VII cross section of FIG.
  • FIG. 11G is a diagram showing a structure of the VII-VII cross section of FIG. 4 corresponding to the manufacturing process (e) of the thin film transistor array device according to the first embodiment.
  • FIG. 11H is a diagram showing a structure of the VII-VII cross section of FIG. 4 corresponding to the manufacturing process (f) of the thin film transistor array device according to the first embodiment.
  • FIG. 12A is a view showing the structure of the VII-VII cross section in FIG. 4 corresponding to a part of the process of forming the terminal, the gate wiring, and the relay electrode.
  • 12B is a diagram showing a structure of the VII-VII cross section in FIG.
  • FIG. 14A is a diagram showing a part of the manufacturing process of the thin film transistor array device shown in FIG.
  • FIG. 14B is a diagram showing a part of the manufacturing process of the thin film transistor array device shown in FIG.
  • FIG. 15 is a diagram showing a modification of FIG.
  • FIG. 16 is a diagram showing another modification of FIG. FIG.
  • FIG. 17 is a diagram showing still another modification of FIG.
  • FIG. 18 is a front view illustrating a configuration of a pixel according to Embodiment 2.
  • FIG. 19 is a cross-sectional view taken along the line XIX-XIX in FIG. 20 is a cross-sectional view taken along the line XX-XX in FIG. 21 is a cross-sectional view taken along XXI-XXI in FIG.
  • FIG. 22 is a perspective view of the main part as seen from the XIX-XIX cross section of FIG.
  • FIG. 23A is a diagram showing a structure of the XIX-XIX cross section of FIG. 18 corresponding to the manufacturing process (a) of the thin film transistor array device according to the second embodiment.
  • FIG. 23B is a diagram showing a structure of the XIX-XIX cross section of FIG. 18 corresponding to the manufacturing process (b) of the thin film transistor array device according to the second embodiment.
  • FIG. 23C is a diagram showing a structure of the XIX-XIX cross section of FIG. 18 corresponding to the manufacturing process (c) of the thin film transistor array device according to the second embodiment.
  • FIG. 23D is a diagram showing a structure of the XIX-XIX cross section of FIG. 18 corresponding to the manufacturing process (d) of the thin film transistor array device according to the second embodiment.
  • FIG. 23E is a diagram showing a structure of the XIX-XIX cross section of FIG.
  • FIG. 23F is a diagram showing a structure of the XIX-XIX cross section of FIG. 18 corresponding to another part of the manufacturing process (e) of the thin film transistor array device according to the second embodiment.
  • FIG. 23G is a diagram showing a structure of the XIX-XIX cross section of FIG. 18 corresponding to the manufacturing process (f) of the thin film transistor array device according to the second embodiment.
  • FIG. 24A is a diagram showing a structure of the XIX-XIX cross section of FIG. 18 corresponding to a part of the process of forming the terminal, the gate wiring, and the relay electrode.
  • FIG. 24B is a diagram showing a structure of the XIX-XIX cross section of FIG. 18 corresponding to another part of the step of forming the terminal, the gate wiring, and the relay electrode.
  • FIG. 24C is a diagram showing a structure of the XIX-XIX cross section of FIG. 18 corresponding to still another part of the process of forming the terminal, the gate wiring, and the relay electrode.
  • FIG. 25A is a diagram showing a structure of the XXI-XXI cross section of FIG. 18 corresponding to the manufacturing process (a) of the thin film transistor array device according to the second embodiment.
  • FIG. 25B is a diagram showing a structure of the XXI-XXI cross section of FIG.
  • FIG. 25C is a diagram showing a structure of the XXI-XII cross section of FIG. 18 corresponding to a part of the manufacturing process (c) of the thin film transistor array device according to the second embodiment.
  • FIG. 25D is a diagram showing a structure of the XXI-XXI cross section of FIG. 18 corresponding to another part of the manufacturing process (c) of the thin film transistor array device according to the second embodiment.
  • FIG. 25E is a diagram showing a structure of the XXI-XXI cross section of FIG. 18 corresponding to still another part of the manufacturing process (c) of the thin film transistor array device according to the second embodiment.
  • FIG. 25C is a diagram showing a structure of the XXI-XII cross section of FIG. 18 corresponding to a part of the manufacturing process (c) of the thin film transistor array device according to the second embodiment.
  • FIG. 25D is a diagram showing a structure of the XXI-XXI cross section of FIG. 18 corresponding to
  • FIG. 25F is a diagram showing a structure of the XXI-XXI cross section of FIG. 18 corresponding to the manufacturing process (d) of the thin film transistor array device according to the second embodiment.
  • FIG. 25G is a diagram showing a structure of the XXI-XXI cross section of FIG. 18 corresponding to the manufacturing process (e) of the thin film transistor array device according to the second embodiment.
  • FIG. 25H is a diagram showing a structure of the XXI-XXI cross section of FIG. 18 corresponding to the manufacturing process (f) of the thin film transistor array device according to the second embodiment.
  • FIG. 26A is a diagram showing a structure of the XXI-XXI cross section of FIG.
  • FIG. 26B is a diagram showing a structure of the XXI-XXI cross section of FIG. 18 corresponding to another part of the step of forming the terminal, the gate wiring, and the relay electrode.
  • FIG. 26C is a diagram showing a structure of the XXI-XXI cross section of FIG. 18 corresponding to still another part of the process of forming the terminal, the gate wiring, and the relay electrode.
  • FIG. 27 is a diagram showing a cross-sectional structure corresponding to FIG. 19 of the thin film transistor array device according to the modification of the second embodiment.
  • FIG. 28A is a diagram showing a part of the manufacturing process of the thin film transistor array device shown in FIG.
  • FIG. 28B is a diagram showing a part of the manufacturing process of the thin film transistor array device shown in FIG.
  • FIG. 29 is a diagram showing a modification of FIG.
  • FIG. 30 is a diagram showing another modification of FIG.
  • FIG. 31 is a diagram showing still another modification of FIG.
  • FIG. 32 is a front view showing a configuration of a conventional pixel.
  • 33 is a cross-sectional view taken along XXXIII-XXXIII in FIG.
  • 34 is a cross-sectional view taken along XXIV-XXXIV in FIG.
  • 35 is a cross-sectional view taken along XXV-XXXV in FIG.
  • FIG. 36 is a perspective view of the main part as seen from the section XXIII-XXXIII in FIG.
  • the thin film transistor array device is stacked with an EL layer and an interlayer insulating film interposed therebetween.
  • the thin film transistor array device includes a substrate, a first wiring disposed above the substrate, a second wiring intersecting with the first wiring, a gate electrode and first and second electrodes formed on the substrate.
  • a first transistor including: a second transistor formed on the substrate; a passivation layer interposed between the interlayer insulating film and the first transistor; and a passivation layer interposed between the interlayer insulating film and the second transistor.
  • An electrode that relays to the conductive member and includes a relay electrode that is electrically connected to the first conductive member through a first hole provided in the passivation film.
  • the first transistor and the second transistor are bottom-gate transistors.
  • the first wiring is disposed below the passivation film, which is the same layer as the first electrode, and is electrically connected to the gate electrode and electrically connected to the first electrode.
  • the second wiring is disposed on an upper layer of the passivation film, which is a different layer from the first electrode, and is electrically connected to the gate electrode and wiring electrically connected to the first electrode.
  • a terminal portion to which an external signal for driving the first wiring or the second wiring of the thin film transistor array device is input is disposed in the same layer as the first electrode and in the peripheral portion of the substrate.
  • the conductive oxide film covers an upper surface of the terminal portion and is interposed between the relay electrode and the first conductive member at least at a bottom surface portion of the first hole portion, and the relay electrode and the first conductive member An electrically conductive member is electrically connected.
  • the relay electrode is formed in the same layer as the second wiring on the passivation film, and is made of the same material as the second wiring.
  • the first wiring may be a wiring that is electrically connected to the gate electrode
  • the second wiring may be a wiring that is electrically connected to the first electrode
  • the first wiring may be a wiring electrically connected to the first electrode
  • the second wiring may be a wiring electrically connected to the gate electrode
  • one of the wiring electrically connected to the gate electrode and the wiring electrically connected to the first electrode is disposed below the passivation film, and the wiring electrically connected to the gate electrode
  • the other of the wirings electrically connected to the first electrode is disposed on a passivation film that is a different layer from the first electrode formed on the substrate. Therefore, the interval between the first and second wirings corresponds to the thickness of the passivation film formed on the first electrode, not the interval between the gate electrode and the first electrode.
  • the passivation film protects the surface of the thin film transistor array device, even if the film thickness is increased, the performance as the thin film transistor array device is not affected. As a result, the parasitic capacitance between the first and second wirings can be reduced by adjusting the thickness of the passivation film and securing the distance between the first and second wirings.
  • the peripheral portion of the substrate which is the same layer as the first electrode, is exposed from an opening provided in the passivation film, and is connected to a gate driving circuit or a source driving circuit (or a drain driving circuit) outside the apparatus.
  • a gate driving circuit or a source driving circuit (or a drain driving circuit) outside the apparatus can be used as a terminal.
  • the exposed terminal is easily oxidized by being exposed to air or moisture in the air.
  • the oxidized terminal and the external drive circuit are electrically connected through an oxide layer having a high electrical resistance, so that the connection resistance between the terminal and the external drive circuit is increased. There is a problem that it ends up.
  • a conductive oxide film is laminated under the passivation film, and the exposed region (upper surface) of the terminal is covered with the conductive oxide film.
  • the conductive oxide film can prevent the exposed terminal from being oxidized.
  • the connection resistance between the terminal and the external drive circuit can be reduced over a long period of time.
  • the conductive oxide film Indium Tin Oxide: ITO
  • a conductive oxide film is interposed between the second conductive member and the second conductive member is oxidized by the conductive oxide film.
  • the relay electrode is formed in the region on the passivation film that overlaps the first conductive member, and the first and second conductive members are relayed to the relay electrode.
  • the conductive oxide film is interposed between the relay electrode and the first conductive member.
  • the relay electrode is formed in the same layer as the second wiring on the passivation film and is made of the same material as the second wiring.
  • the relay electrode can be formed of the same material as the second wiring in the same layer as the second wiring. Therefore, the formation of the second wiring and the formation of the relay electrode can be performed in the same process. As a result, it is possible to prevent the second conductive member from being oxidized by the conductive oxide film while reducing the parasitic capacitance between the first and second wirings with a simple configuration.
  • the second conductive member may be a metal mainly composed of aluminum. Since there is a relay electrode between the second conductive member and the conductive oxide film, even if a metal mainly composed of aluminum is used for the second conductive member, the conductive oxide film 2 Oxidation of the conductive member can be prevented.
  • the surface of the relay electrode that contacts the conductive oxide film may be formed of a metal including at least one of copper, molybdenum, titanium, or tungsten.
  • the relay electrode may have a laminated structure.
  • the interlayer insulating film may be composed of two layers of an organic film and an inorganic film.
  • the inorganic film may cover the second wiring and the relay electrode.
  • the semiconductor layer included in each of the first transistor and the second transistor may be a crystalline semiconductor layer.
  • the gate electrode included in each of the first and second transistors may be formed of a metal having higher heat resistance than a metal used for a wiring electrically connected to the gate electrode (that is, a gate wiring). Good.
  • the semiconductor layer included in each of the first transistor and the second transistor may be a crystalline semiconductor layer.
  • the amorphous semiconductor layer is irradiated with laser to raise the temperature of the amorphous semiconductor layer to a range of 1100 ° C. to 1414 ° C.
  • the crystalline semiconductor layer needs to be crystallized.
  • a gate electrode is first formed on a substrate, and then a semiconductor layer is formed. Therefore, when the amorphous semiconductor layer is crystallized by the high heat treatment as described above, a gate is formed.
  • the metal constituting the electrode is required to have high heat resistance.
  • metal with high heat resistance has high resistance
  • the gate wiring is also formed of high resistance metal, and the gate wiring is high resistance. Problem arises.
  • the gate electrode and the gate wiring can be selected from different materials by forming the gate electrode and the gate wiring in different layers.
  • the resistance of the gate wiring can be reduced by selecting the metal constituting the gate wiring from the low resistance metal while increasing the heat resistance of the metal constituting the gate electrode.
  • the metal having higher heat resistance than the metal used for the wiring electrically connected to the gate electrode may be a metal containing any of molybdenum, tungsten, titanium, tantalum, and nickel.
  • the conductive oxide film may be either an oxide film containing indium and tin or an oxide film containing indium and zinc.
  • An EL display panel includes an EL portion having an EL light emitting element including an upper electrode, a lower electrode, and a light emitting functional layer interposed between the upper electrode and the lower electrode, and the EL light emitting element. And an interlayer insulating film interposed between the EL portion and the thin film transistor array device.
  • the thin film transistor array device includes a substrate, a first wiring disposed above the substrate, a second wiring intersecting with the first wiring, a gate electrode and first and second electrodes formed on the substrate.
  • a first transistor including: a second transistor formed on the substrate; a passivation layer interposed between the interlayer insulating film and the first transistor; and a passivation layer interposed between the interlayer insulating film and the second transistor.
  • An electrode that relays to the conductive member and includes a relay electrode that is electrically connected to the first conductive member through a first hole provided in the passivation film.
  • the first transistor and the second transistor are bottom-gate transistors.
  • the first wiring is disposed below the passivation film, which is the same layer as the first electrode, and is electrically connected to the gate electrode and electrically connected to the first electrode.
  • the second wiring is disposed on an upper layer of the passivation film, which is a different layer from the first electrode, and is electrically connected to the gate electrode and wiring electrically connected to the first electrode.
  • a terminal portion to which an external signal for driving the first wiring or the second wiring of the thin film transistor array device is input is disposed in the same layer as the first electrode and in the peripheral portion of the substrate.
  • the conductive oxide film covers an upper surface end portion of the terminal portion and is interposed between the relay electrode and the first conductive member at least at a bottom surface portion of the first hole portion, and the relay electrode and the The first conductive member is electrically connected.
  • the relay electrode is formed in the same layer as the second wiring on the passivation film, and is made of the same material as the second wiring.
  • the EL display panel drives the display panel as the display panel increases in size to 20 inches, 30 inches, or 40 inches due to a delay of a gate signal formed in the thin film transistor array device that controls light emission of the EL element portion of the display panel. Because of the reduced margin.
  • the thin film transistor array device having the above configuration is employed, even in a large-screen EL display panel, parasitic capacitance between the first and second wirings can be reduced. Since an EL display panel with reduced waveform dullness can be realized, an EL display panel with excellent moving image resolution can be realized by operating at a high frame frequency. In addition, since the electrical connection between the thin film transistor array device and the EL element can be reduced over a long period of time, the EL element does not reduce the light emission current, has low power consumption, high emission luminance, and a long-life EL panel. Can be realized. Furthermore, since the second conductive member can be prevented from being oxidized by the conductive oxide film while reducing the parasitic capacitance between the first and second wirings with a simple configuration, an EL display panel with a high manufacturing yield can be obtained. realizable.
  • the second conductive member may be a metal mainly composed of aluminum.
  • the second conductive member and the relay electrode may be connected in a flat region around the upper periphery of the hole provided in the interlayer insulating film.
  • An EL display device includes the above-described EL display panel.
  • an EL display device capable of displaying a high-quality image without deteriorating the video signal can be realized.
  • a first transistor including a first step of preparing a substrate, a second step of forming a first wiring on the substrate, and a gate electrode and first and second electrodes on the substrate. And a second transistor, and a third step of forming a conductive oxide film on the first and second transistors, a fourth step of forming a passivation film on the conductive oxide film, and the passivation An electrode that relays a second wiring intersecting the first wiring on the film, a first conductive member provided in the same layer as the first electrode, and a second conductive member provided in the EL layer.
  • the first transistor and the second transistor are bottom-gate transistors.
  • the first wiring is disposed below the passivation film, which is the same layer as the first electrode, and is electrically connected to the gate electrode and electrically connected to the first electrode.
  • the second wiring is disposed on an upper layer of the passivation film, which is a different layer from the first electrode, and is electrically connected to the gate electrode and wiring electrically connected to the first electrode. The other.
  • the conductive oxide film is provided so as to cover an upper surface of a terminal portion provided in the same layer as the first electrode and to which an external signal for driving the first wiring or the second wiring is input.
  • an upper surface of the terminal portion covered with the conductive oxide film is exposed from an opening provided in the passivation film.
  • the conductive oxide film is interposed between the relay electrode and the first conductive member at least at a bottom surface portion of the first hole portion, and electrically connects the relay electrode and the first conductive member.
  • the relay electrode is formed in the same layer as the second wiring on the passivation film, using the same material as the second wiring.
  • the second conductive member may be a metal mainly composed of aluminum.
  • the surface of the relay electrode that contacts the conductive oxide film may be formed of a metal including any of copper, molybdenum, titanium, or tungsten.
  • the semiconductor layer included in each of the first transistor and the second transistor may be a crystalline semiconductor layer.
  • the gate electrode included in each of the first and second transistors may be formed of a metal having a higher heat resistance than a metal used for a wiring electrically connected to the gate electrode (that is, a gate wiring). Good.
  • the above manufacturing method it is possible to select the gate electrode and the gate wiring from different materials by forming the gate electrode and the gate wiring in different layers.
  • the resistance of the gate wiring can be reduced by selecting the metal constituting the gate wiring from the low resistance metal while increasing the heat resistance of the metal constituting the gate electrode.
  • a semiconductor layer with high mobility can be formed, and a low-resistance gate wiring can be formed.
  • the conductive oxide film may be formed of an oxide film containing indium and tin or an oxide film containing indium and zinc.
  • An EL display panel manufacturing method includes a first step of preparing a substrate, a second step of forming a first wiring on the substrate, a gate electrode and a first step on the substrate. And a second step of forming a first transistor and a second transistor including a second electrode, and forming a conductive oxide film on the first and second transistors, and passivation on the conductive oxide film. A fourth step of forming a film; a second wiring intersecting with the first wiring; and a first hole provided in the passivation film on the passivation film and provided in the same layer as the first electrode.
  • the relay electrode relays the first conductive member and the second conductive member formed above the interlayer insulating film.
  • the first transistor and the second transistor are bottom-gate transistors.
  • the first wiring is disposed below the passivation film, which is the same layer as the first electrode, and is electrically connected to the gate electrode and electrically connected to the first electrode.
  • the second wiring is disposed on an upper layer of the passivation film, which is a different layer from the first electrode, and is electrically connected to the gate electrode and wiring electrically connected to the first electrode.
  • the conductive oxide film is provided so as to cover an upper surface of a terminal portion provided in the same layer as the first electrode and to which an external signal for driving the first wiring or the second wiring is input.
  • an upper surface of the terminal portion covered with the conductive oxide film is exposed from an opening provided in the passivation film.
  • the conductive oxide film is interposed between the relay electrode and the first conductive member at least at a bottom surface portion of the first hole portion, and electrically connects the relay electrode and the first conductive member.
  • the relay electrode is formed in the same layer as the second wiring on the passivation film by using the same material as the second wiring formed on the passivation film.
  • FIG. 1 is a view showing a thin film semiconductor array substrate 1.
  • FIG. 2A is a perspective view of an organic EL display 10 which is an example of the display device according to Embodiment 1 of the present invention.
  • FIG. 2B is a partial perspective view showing the stacked structure of FIG. 2A more specifically, and showing an example of a line bank.
  • FIG. 2C is a partial perspective view showing the stacked structure of FIG. 2A more specifically, and showing an example of a pixel bank.
  • FIG. 3 is a diagram illustrating a circuit configuration of the pixel circuit 30 that drives the pixel 100.
  • the thin-film semiconductor array substrate 1 is composed of a plurality (two in FIG. 1) of organic EL displays 10.
  • the organic EL display 10 includes a thin film transistor array device 20, an interlayer insulating film (planarization film) 11 (not shown in FIG. 2A), an anode (lower electrode) 12, an organic EL, from the lower layer. It is a laminated structure of a layer (organic light emitting layer) 13 and a transparent cathode (upper electrode) 14. Further, a hole transport layer (not shown) is laminated between the anode 12 and the organic EL layer 13, and an electron transport layer (not shown) is laminated between the organic EL layer 13 and the transparent cathode 14.
  • the thin film transistor array device 20 a plurality of pixels 100 are arranged in a matrix (matrix). Each pixel 100 is driven by a pixel circuit 30 provided therein.
  • the thin film transistor array device 20 includes a plurality of gate wirings 21 arranged in a row, a plurality of source wirings (signal wirings) 22 arranged in a row so as to intersect the gate wirings 21, and parallel to the source wirings 22. And a plurality of power supply wires 23 (not shown in FIG. 2A).
  • the gate wiring 21 connects a gate electrode 41 (not shown in FIG. 2A) of a thin film transistor operating as a switching element included in each pixel circuit 30 for each row.
  • the source line 22 connects a source electrode 42 (not shown in FIG. 2A) of a thin film transistor operating as a switching element included in each pixel circuit 30 for each column.
  • the power supply wiring 23 connects a drain electrode 52 (not shown in FIG. 2A) of a thin film transistor that operates as a drive element included in each pixel circuit 30 for each column.
  • each pixel 100 of the organic EL display 10 is composed of sub-pixels 100R, 100G, and 100B of three colors (red, green, and blue) as shown in FIGS. 2B and 2C.
  • a plurality of subpixels 100R, 100G, and 100B are arranged in the depth direction of FIG. 2B (this is referred to as a “subpixel column”).
  • FIG. 2B is a diagram showing an example of a line bank, and each sub-pixel column is separated from each other by a bank 15.
  • the bank 15 shown in FIG. 2B is a protrusion that extends in the direction parallel to the source line 22 between adjacent sub-pixel columns, and is formed on the thin film transistor array device 20.
  • each sub-pixel column is formed between adjacent ridges (that is, the opening of the bank 15).
  • the anode 12 is formed for each of the sub-pixels 100R, 100G, and 100B on the thin film transistor array device 20 (more specifically, on the interlayer insulating film 11) and in the opening of the bank 15.
  • the organic EL layer 13 is formed on the anode 12 and in the opening of the bank 15 for each sub-pixel column (that is, so as to cover the plurality of anodes 12 in each column).
  • the transparent cathode 14 is continuously formed on the plurality of organic EL layers 13 and the banks 15 (a plurality of protrusions) so as to cover all the sub-pixels 100R, 100G, and 100B.
  • FIG. 2C is a diagram illustrating an example of a pixel bank, and the sub-pixels 100R, 100G, and 100B are separated from each other by the bank 15.
  • the bank 15 shown in FIG. 2C is formed such that a protrusion extending in parallel with the gate wiring 21 and a protrusion extending in parallel with the source wiring 22 intersect each other.
  • subpixels 100R, 100G, and 100B are formed in a portion surrounded by the protrusions (that is, the opening of the bank 15).
  • the anode 12 is formed for each of the sub-pixels 100R, 100G, and 100B on the thin film transistor array device 20 (more specifically, on the interlayer insulating film 11) and in the opening of the bank 15.
  • the organic EL layer 13 is formed for each of the sub-pixels 100R, 100G, and 100B on the anode 12 and in the opening of the bank 15.
  • the transparent cathode 14 is continuously formed on the plurality of organic EL layers 13 and the banks 15 (a plurality of protrusions) so as to cover all the sub-pixels 100R, 100G, and 100B.
  • a pixel circuit 30 is formed for each of the sub-pixels 100R, 100G, and 100B.
  • Each of the sub-pixels 100R, 100G, and 100B and the corresponding pixel circuit 30 are electrically connected by a relay electrode 55 as shown in FIG.
  • the sub-pixels 100R, 100G, and 100B have the same configuration except that the characteristics (light emission color) of the organic EL layer 13 are different. Accordingly, in the following description, the sub-pixels 100R, 100G, and 100B are all referred to as “pixels 100” without being distinguished. Further, the present invention can be similarly applied to the line bank shown in FIG. 2B and the pixel bank shown in FIG. 2C.
  • the pixel circuit 30 includes a first transistor 40 that operates as a switch element, a second transistor 50 that operates as a drive element, and a capacitor 60 that stores data to be displayed in a corresponding pixel. Consists of.
  • the first transistor 40 includes a gate electrode 41 connected to the gate wiring 21, a source electrode 42 connected to the source wiring 22, and a drain electrode 43 connected to the capacitor 60 and the gate electrode 51 of the second transistor 50. And a semiconductor film 44 (not shown in FIG. 3).
  • the first transistor 40 stores the voltage value applied to the source wiring 22 in the capacitor 60 as display data.
  • the second transistor 50 includes a gate electrode 51 connected to the drain electrode 43 of the first transistor 40, a drain electrode 52 connected to the power supply wiring 23 and the capacitor 60, and a source electrode 53 connected to the anode 12. And a semiconductor film 54 (not shown in FIG. 3).
  • the second transistor 50 supplies a current corresponding to the voltage value held by the capacitor 60 from the power supply wiring 23 to the anode 12 through the source electrode 53.
  • the organic EL display 10 having the above configuration employs an active matrix system in which display control is performed for each pixel 100 located at the intersection of the gate wiring 21 and the source wiring 22.
  • FIG. 4 is a front view showing the configuration of the pixel 100.
  • 5 is a cross-sectional view taken along line VV in FIG. 6 is a cross-sectional view taken along VI-VI in FIG. 7 is a cross-sectional view taken along the line VII-VII in FIG.
  • FIG. 8 is a perspective view of the main part seen from the VV cross section of FIG. 7 also shows the interlayer insulating film 11 and the anode 12.
  • the pixel 100 includes a substrate 110, a first metal layer (conductive layer) 120, a gate insulating film 130, semiconductor films 44 and 54, and a second metal layer (conductive layer) 140. , A laminated structure of a conductive oxide film (Indium Tin Oxide: ITO) 160, a passivation film 150, and a third metal layer (conductive layer) 170.
  • ITO Indium Tin Oxide
  • the gate electrode 41 of the first transistor 40 and the gate electrode 51 of the second transistor 50 are formed.
  • a gate insulating film 130 is formed on the substrate 110 and the first metal layer 120 so as to cover the gate electrodes 41 and 51.
  • the semiconductor film 44 is disposed on the gate insulating film 130 (between the gate insulating film 130 and the second metal layer 140) and in a region overlapping with the gate electrode 41.
  • the semiconductor film 54 is disposed on the gate insulating film 130 (between the gate insulating film 130 and the second metal layer 140) and in a region overlapping with the gate electrode 51. Note that “superimpose” in the present specification means that they are in a positional relationship where they overlap each other when viewed in the vertical direction.
  • the second metal layer 140 stacked on the gate insulating film 130 and the semiconductor films 44 and 54 includes the gate wiring 21, the source electrode 42 and the drain electrode 43 of the first transistor 40, and the second transistor 50.
  • a drain electrode 52 and a source electrode 53 are formed. That is, the first and second transistors 40 and 50 are bottom-gate transistors in which the gate electrodes 41 and 51 are formed below the source electrodes 42 and 53 and the drain electrodes 43 and 52.
  • the source electrode 42 and the drain electrode 43 are formed so as to be opposed to each other and overlap each other in part of the semiconductor film 44.
  • the drain electrode 52 and the source electrode 53 are formed so as to face each other and overlap each other on a part of the semiconductor film 54.
  • a first contact hole (hole) 171 penetrating in the thickness direction is formed at a position overlapping the gate wiring 21 and the gate electrode 41.
  • the gate wiring 21 is electrically connected to the gate electrode 41 formed in the first metal layer 120 through the first contact hole 171.
  • a second contact hole (hole) 172 penetrating in the thickness direction is formed in the gate insulating film 130 at a position overlapping the drain electrode 43 and the gate electrode 51.
  • the drain electrode 43 is electrically connected to the gate electrode 51 formed in the first metal layer 120 through the second contact hole 172.
  • a conductive oxide film 160 is formed on the gate insulating film 130 and the second metal layer 140 so as to cover the source electrodes 42 and 53 and the drain electrodes 43 and 52. That is, the conductive oxide film 160 is formed so as to be interposed between the passivation film 150 and the first and second transistors 40 and 50.
  • the conductive oxide film 160 is selectively formed at a position overlapping the gate wiring 21, the source electrodes 42 and 53, the drain electrodes 43 and 52, and the like (that is, each component of the second metal layer 140). .
  • a passivation film 150 is laminated on the conductive oxide film 160. Further, a third metal layer 170 is laminated on the passivation film 150. On the third metal layer 170 laminated on the passivation film 150, the source wiring 22, the power supply wiring 23, and the relay electrode 55 are formed.
  • a third contact hole (hole) 173 penetrating in the thickness direction is formed in the passivation film 150 at a position overlapping the source wiring 22 and the source electrode 42.
  • the source wiring 22 is electrically connected to the source electrode 42 formed in the second metal layer 140 through the third contact hole 173. Note that the source wiring 22 and the source electrode 42 are not in direct contact with each other, and a conductive oxide film 160 is interposed therebetween.
  • a fourth contact hole (hole) 174 penetrating in the thickness direction is formed in the passivation film 150 at a position overlapping the power supply wiring 23 and the drain electrode 52.
  • the power supply wiring 23 is electrically connected to the drain electrode 52 formed in the second metal layer 140 through the fourth contact hole 174. Note that the power supply wiring 23 and the drain electrode 52 are not in direct contact with each other, and a conductive oxide film 160 is interposed therebetween.
  • a fifth contact hole (hole) 175 penetrating in the thickness direction is formed in the passivation film 150 at a position overlapping the drain electrode 52 and the relay electrode 55 of the second transistor 50.
  • the relay electrode 55 is electrically connected to the source electrode 53 formed in the second metal layer 140 through the fifth contact hole 175. Note that the source electrode 53 and the relay electrode 55 are not in direct contact with each other, and a conductive oxide film 160 is interposed therebetween.
  • the interlayer insulating film 11 is formed on the passivation film 150 and the third metal layer 170 so as to cover the source wiring 22, the power supply wiring 23, and the relay electrode 55.
  • a bank 15 is formed at a boundary portion between adjacent pixels 100.
  • An anode 12 formed in units of pixels 100 and an organic EL layer 13 formed in units of colors (subpixel columns) or subpixels are formed in the openings of the bank 15.
  • a transparent cathode 14 is formed on the organic EL layer 13 and the bank 15.
  • a sixth contact hole (hole) 176 penetrating the interlayer insulating film 11 in the thickness direction is formed at a position overlapping the anode 12 and the relay electrode 55.
  • the anode 12 is electrically connected to the relay electrode 55 formed in the third metal layer 170 through the sixth contact hole 176.
  • the relay electrode 55 shown in FIG. 7 includes a central region that fills the fifth contact hole 175 and a flat region that extends to the upper periphery of the fifth contact hole 175.
  • the anode 12 is electrically connected in the flat region of the relay electrode 55.
  • the gate wiring 21 is formed in the second metal layer 140 below the passivation film 150.
  • the source wiring 22 and the power supply wiring 23 are formed in a third metal layer 170 that is a different layer from the gate wiring 21.
  • the gate wiring 21 and the source wiring 22, and the gate wiring 21 and the power supply wiring 23 intersect with each other with the passivation film 150 and the conductive oxide film 160 interposed therebetween.
  • each wiring (the gate wiring 21, the source wiring 22, and the power supply wiring 23) is connected to a metal layer (second metal layer) above the first metal layer 120 where the gate electrodes 41 and 51 are formed.
  • the gate electrodes 41 and 51 and the wirings can be made of materials suitable for each.
  • the thickness of the passivation film 150 can be freely set as compared with the gate insulating film 130.
  • a terminal 71 is formed in the terminal portion 70 by covering the upper surface of the end portion of the gate wiring 21 with a conductive oxide film 160. The terminal 71 is exposed to the outside through a hole 72 that penetrates the passivation film 150 in the thickness direction.
  • the terminal unit 70 is provided at both ends of the gate wiring 21 that connects the pixels 100 arranged in a matrix for each row, connects the gate wiring 21 and the external driving circuit, and connects the gate from the external driving circuit to the gate. It functions as a connection portion for inputting a signal to the wiring 21.
  • the conductive oxide film 160 is disposed so as to cover the end portion of the gate wiring 21 exposed from the hole 72, the gate wiring 21 is prevented from being oxidized due to contact with moisture in the air. can do.
  • the terminal portion 80 includes a relay wiring 82 formed in the second metal layer 140 and holes 83 and 84 that penetrate the passivation film 150 in the thickness direction. Further, the upper surface of the relay wiring 82 is covered with the conductive oxide film 160, and the end portion (the left end portion in FIG. 6) functions as the terminal 81.
  • the hole 83 is formed at a position overlapping one end of the relay wiring 82 and exposes the terminal 81.
  • the hole portion 84 is formed at a position overlapping the other end portion of the relay wiring 82, and electrically connects the end portion of the source wiring 22 and the other end portion of the relay wiring 82.
  • the terminal unit 80 is provided at both ends of the source wiring 22 that connects the pixels 100 arranged in a matrix for each column, connects the source wiring 22 and the external driving circuit, and connects the source driving circuit 22 to the source driving circuit. It functions as a connection portion for inputting a signal to the wiring 22.
  • the conductive oxide film 160 is disposed so as to cover the end portion of the relay wiring 82 exposed from the hole 83, the relay wiring 82 is prevented from being oxidized due to contact with moisture in the air. can do.
  • FIGS. 9A to 12C are views showing the structure of the VV cross section of FIG. 4 corresponding to the manufacturing steps (a) to (f).
  • 10A to 10C are diagrams showing details of the manufacturing process between FIG. 9E and FIG. 9F.
  • 11A to 11H are views showing the structure of the VII-VII cross section of FIG. 4 corresponding to the manufacturing steps (a) to (f).
  • 12A to 12C are diagrams showing details of the manufacturing process between FIG. 11G and FIG. 11H.
  • the substrate 110 is prepared as in the manufacturing process (a) shown in FIGS. 9A and 11A.
  • the substrate 110 is generally made of an insulating material such as glass or quartz.
  • a silicon oxide film or a silicon nitride film (not shown) may be formed on the upper surface of the substrate 110.
  • the film thickness is about 100 nm.
  • the material include heat-resistant Mo, W, Ta, Ti, Ni, or alloys thereof. In the first embodiment, Mo is used.
  • the thickness is preferably about 100 nm.
  • the gate insulating film 130 is formed on the substrate 110 and the first metal layer 120, and the semiconductor layer is formed on the gate insulating film 130.
  • the gate insulating film 130 and the semiconductor layer are continuously formed by a plasma CVD method or the like without breaking the vacuum.
  • As the gate insulating film 130 a silicon oxide film, a silicon nitride film, or a composite film thereof is formed. The thickness is about 200 nm.
  • the semiconductor layer is an amorphous silicon film of about 50 nm.
  • the semiconductor layer is irradiated from an amorphous semiconductor layer to a polycrystalline semiconductor layer by irradiating the semiconductor layer with an excimer laser or the like.
  • a crystallization method for example, dehydrogenation is performed in a furnace at 400 ° C. to 500 ° C., followed by crystallization with an excimer laser, and then hydrogen plasma treatment is performed in vacuum for several seconds to several tens of seconds. More specifically, crystallization is performed by irradiating an excimer laser or the like to raise the temperature of the amorphous semiconductor layer to a predetermined temperature range.
  • the predetermined temperature range is, for example, 1100 ° C. to 1414 ° C.
  • the average crystal grain size in the polycrystalline semiconductor layer is 20 nm to 60 nm.
  • the first metal layer 120 constituting the gate electrodes 41 and 51 is exposed to a high temperature in the above process, it is formed of a metal having a melting point higher than the upper limit (1414 ° C.) of the above temperature range. There is a need.
  • the second and third metal layers 140 and 170 laminated in the subsequent steps may be formed of a metal having a melting point lower than the lower limit (1100 ° C.) of the above temperature range.
  • the semiconductor layer is processed into island-shaped semiconductor films 44 and 54 by a photolithography method, an etching method, or the like. Further, first and second through holes (not shown) are formed in the gate insulating film 130 by the same photolithography method, etching method, or the like. This first through hole will later become the first contact hole 171, and the second through hole will later become the second contact hole 172.
  • the second metal layer 140 and the conductive oxide film 160 are formed on the gate insulating film 130 and the semiconductor films 44 and 54, and then patterned.
  • the gate wiring 21, the source electrodes 42 and 53, the drain electrodes 43 and 52, and the relay wiring 82 are processed.
  • the material constituting the second metal layer 140 is also filled in the first and second through holes (not shown), and the first and second contact holes 171 and 172 are formed.
  • the gate wiring 21 and the gate electrode 41 are electrically connected through the first contact hole 171.
  • the gate electrode 51 and the drain electrode 43 are electrically connected through the second contact hole 172.
  • Examples of the material constituting the second metal layer 140 include any one of Al, Cu and Ag, which are low resistance metals, or alloys thereof.
  • Al is used and the thickness is about 300 nm.
  • the surface of the second metal layer 140 in contact with the conductive oxide film 160 is formed of a metal containing at least one of copper, molybdenum, titanium, or tungsten.
  • the second metal layer 140 may have a stacked structure, and Mo may be formed to a thickness of 50 nm, and then Al may be formed to a thickness of 300 nm.
  • Cu in this case, no barrier metal is used
  • Al may be used instead of Al. Further, even lower resistance can be realized by increasing the thickness.
  • the material constituting the conductive oxide film 160 is either an oxide film containing indium and tin or an oxide film containing indium and zinc. Furthermore, since the material constituting the third metal layer 170 described later is required to have a low resistance, the same metal as the second metal layer 140 may be used.
  • a low resistance semiconductor layer (not shown) is generally formed between the source electrode 42 and the semiconductor film 44 and between the drain electrode 43 and the semiconductor film 44.
  • this low-resistance semiconductor layer an amorphous silicon layer doped with an n-type dopant such as phosphorus or an amorphous silicon layer doped with a p-type dopant such as boron is generally used.
  • the thickness is about 20 nm.
  • an oxide film for example, silicon oxide film
  • a nitride film for example, silicon nitride film
  • a laminated film of these films A passivation film 150 is formed on the second metal layer 140 covered with the gate insulating film 130, the semiconductor films 44 and 54, and the conductive oxide film 160.
  • the passivation film 150 is not limited to the inorganic film such as the oxide film or the nitride film, but may be an organic film made of an acrylic or imide photosensitive resin.
  • a third to fifth through-holes 173a (the fourth and fifth through-holes are not shown) and hole portions that penetrate the passivation film 150 in the thickness direction by a photolithography method, an etching method, or the like are formed in the passivation film 150. 72, 83, 84 are formed.
  • This third through hole 173a will later become the third contact hole 173, the fourth through hole will later become the fourth contact hole 174, and the fifth through hole will later become the fifth contact hole 175.
  • the capacitance per unit area formed in the passivation film 150 sandwiched between the second and third metal layers 140 and 170 is the gate insulating film sandwiched between the first and second metal layers 120 and 140.
  • the material and film thickness of the gate insulating film 130 and the passivation film 150 are determined so as to be smaller than the capacity per unit area formed by 130. More specifically, the capacity per unit area formed in the passivation film 150 is desirably less than 1.5 ⁇ 10 ⁇ 4 (F / m 2 ). On the other hand, the capacitance per unit area formed in the gate insulating film 130 is preferably 1.5 ⁇ 10 ⁇ 4 (F / m 2 ) or more.
  • a third metal layer 170 is formed on the passivation film 150 as in the manufacturing process (f) shown in FIGS. 9F and 11H. Then, the third metal layer 170 is processed into the source wiring 22, the power supply wiring 23, and the relay electrode 55 by patterning. The process of forming the source wiring 22, the power supply wiring 23, and the relay electrode 55 will be described later with reference to FIGS. 10A to 10C and FIGS. 12A to 12C.
  • the material constituting the third metal layer 170 is also filled in the third to fifth through holes 173a (the fourth and fifth through hole groups are not shown), and the third to fifth contact holes 173 are filled. 174, 175 are formed.
  • the source wiring 22 and the source electrode 42 are electrically connected through the third contact hole 173, and the power supply wiring 23 and the drain electrode 52 are electrically connected through the fourth contact hole 174.
  • the source electrode 53 and the relay electrode 55 are electrically connected through the fifth contact hole 175.
  • a third metal layer 170 is formed on the passivation film 150.
  • the third metal layer 170 is formed on the entire surface of the pixel 100.
  • a photosensitive resist film 180 is formed on the third metal layer 170.
  • the photosensitive resist film 180 is formed at a position overlapping with the source wiring 22, the power supply wiring 23, and the relay electrode 55 after processing.
  • the photosensitive resist film 180 is not formed in the other region, that is, the portion where the third metal layer 170 is finally removed.
  • the source wiring 22, the power supply wiring 23, and the relay electrode 55 are patterned by an etching method. Specifically, the third metal layer 170 remains at the position of the photosensitive resist film 180. The remaining third metal layer 170 becomes the source wiring 22, the power supply wiring 23, and the relay electrode 55. That is, the source wiring 22, the power supply wiring 23, and the relay electrode 55 are formed of the same material. On the other hand, in the region where the photosensitive resist film 180 is not formed, the third metal layer 170 is removed.
  • a method for manufacturing the organic EL display 10 according to the first embodiment will be described. Specifically, a method of laminating the interlayer insulating film 11, the bank 15, the anode 12, the organic EL layer 13, and the transparent cathode 14 on the thin film transistor array device 20 in this order will be described.
  • the interlayer insulating film 11 is formed on the third metal layer 170. Thereafter, a sixth through hole (not shown) penetrating the interlayer insulating film 11 is formed by a photolithography method and an etching method. This sixth through hole will later become a sixth contact hole 176.
  • the bank 15 is formed at a position corresponding to the boundary of each pixel 100 on the interlayer insulating film 11. Further, the anode 12 is formed for each pixel 100 in the opening of the bank 15 on the interlayer insulating film 11. At this time, the material constituting the anode 12 is filled in the sixth through hole, and the sixth contact hole 176 is formed. The anode 12 and the relay electrode 55 are electrically connected through the sixth contact hole 176.
  • the material of the anode 12 is, for example, a conductive metal such as molybdenum, aluminum, gold, silver, or copper, or an alloy thereof, an organic conductive material such as PEDOT: PSS, zinc oxide, or lead-doped indium oxide. Material. A film made of these materials is formed by a vacuum evaporation method, an electron beam evaporation method, an RF sputtering method, a printing method, or the like, and an electrode pattern is formed.
  • the organic EL layer 13 is formed on the anode 12 in the opening of the bank 15 for each color (subpixel column) or each subpixel.
  • the organic EL layer 13 is formed by laminating layers such as a hole injection layer, a hole transport layer, a light emitting layer, an electron transport layer, and an electron injection layer.
  • a hole injection layer a hole transport layer
  • a light emitting layer an electron transport layer
  • an electron injection layer e.g., copper phthalocyanine is used as the hole injection layer
  • ⁇ -NPD Bis [N- (1-Naphthyl) -N-phenyl] benzidine
  • Alq 3 tris (8-hydroxyquinoline
  • aluminum an oxazole derivative as the electron transport layer
  • Alq 3 a electron injection layer. Note that these materials are merely examples, and other materials may be used.
  • the transparent cathode 14 is a transparent electrode that is continuously formed on the organic EL layer 13.
  • the material of the transparent cathode 14 is, for example, ITO, SnO 2 , In 2 O 3 , ZnO, or a combination thereof.
  • FIG. 13 is a cross-sectional view of a thin film transistor array device according to a modification, and corresponds to FIG. 14A and 14B are diagrams illustrating a method of manufacturing a thin film transistor array device according to a modification, and are diagrams corresponding to FIGS. 10A and 10B.
  • the positional relationship between the passivation film 150 and the conductive oxide film 160 is different from that in FIG. That is, in FIG. 13, the conductive oxide film 160 is formed on the passivation film 150. However, as in FIG. 6, the terminal portion 80 is covered with the conductive oxide film 160. Although not shown, the conductive oxide film 160 is also interposed between the source electrode 53 and the relay electrode 55. That is, even if the configuration shown in FIG. 13 is adopted, the same effect as in FIG. 6 can be obtained.
  • a conductive oxide film 160 and a third metal layer 170 are formed on the passivation film 150.
  • the conductive oxide film 160 and the third metal layer 170 are formed on the entire surface of the pixel 100.
  • a photosensitive resist film 180 is formed on the third metal layer 170.
  • This photosensitive resist film 180 is composed of a first photosensitive resist film 181 having a relatively small thickness dimension and a second photosensitive resist film 182 having a relatively large thickness dimension.
  • the first photosensitive resist film 181 is formed at a position overlapping with portions (terminals 71 are not shown) that become the terminals 71 and 81 after processing.
  • the second photosensitive resist film 182 is formed at a position overlapping with the source wiring 22, the power supply wiring 23, and the portion that becomes the relay electrode 55 after processing (the power supply wiring 23 and the relay electrode 55 are not shown).
  • the photosensitive resist film 180 is not formed in the other region, that is, the portion where the conductive oxide film 160 and the third metal layer 170 are finally removed.
  • the terminals 71 and 81, the source wiring 22, the power supply wiring 23, and the relay electrode 55 are patterned in the stacked structure shown in FIG. 14B by an etching method. Specifically, at the position of the first photosensitive resist film 181, the third metal layer 170 is removed and only the conductive oxide film 160 remains. The conductive oxide film 160 left here becomes the terminals 71 and 81. On the other hand, the conductive oxide film 160 and the third metal layer 170 remain at the position of the second photosensitive resist film 182. The conductive oxide film 160 and the third metal layer 170 left here serve as the source wiring 22, the power supply wiring 23, and the relay electrode 55. That is, the source wiring 22, the power supply wiring 23, and the relay electrode 55 are formed of the same material.
  • the conductive oxide film 160 and the third metal layer 170 are to be processed separately, the number of manufacturing steps further increases. This is because the conductive oxide film 160 and the third metal layer 170 are stacked like the pixel 100 shown in FIG. 13 and the conductive oxide like the terminal portion 80 shown in FIG. This is because a region composed only of the film 160 is mixed.
  • the second metal layer 140 and the conductive oxide film 160 are laminated in all regions.
  • the conductive oxide film 160 always remains in the region where the second metal layer 140 remains.
  • the conductive oxide film 160 is always removed in the region where the second metal layer 140 is removed. Therefore, it can be easily manufactured without using the halftone process described in FIGS. 14A and 14B.
  • FIG. 15 shows an example in which the anode 12 is electrically connected in the central region of the relay electrode 55.
  • FIG. 16 shows an example in which the interlayer insulating film 11 is composed of two layers of an organic film 11a and an inorganic film 11b.
  • the organic film 11a is disposed on the side (upper layer) in contact with the anode 12
  • the inorganic film 11b is disposed on the side (lower layer) in contact with the source wiring 22, the power supply wiring 23, and the relay electrode 55.
  • the thin film transistor array device shown in FIG. 17 includes a second relay electrode 56, a third relay electrode 57, an auxiliary wiring 90, and an auxiliary electrode 91 in addition to the configuration of FIG.
  • FIG. 17 illustrates the organic EL layer 13, the transparent cathode 14, and the bank 15 in order to clarify the positional relationship.
  • the auxiliary wiring 90 is formed of the second metal layer 140. Further, the auxiliary wiring 90 is arranged in a row in parallel with the source wiring 22, and the auxiliary wiring 90 is connected to each of both ends. Further, the upper surface of the auxiliary wiring 90 is covered with a conductive oxide film 160.
  • the second relay electrode 56 is formed on the third metal layer 170 for each pixel.
  • the second relay electrode 56 is electrically connected to the auxiliary wiring 90 through a seventh contact hole 177 that penetrates the passivation film 150 in the thickness direction.
  • the third relay electrode 57 is formed in the same layer as the anode 12 for each pixel using the same material as the anode 12.
  • the third relay electrode 57 is electrically connected to the second relay electrode 56 through an eighth contact hole 178 that penetrates the interlayer insulating film 11 in the thickness direction.
  • the transparent cathode 14 is electrically connected to the third relay electrode 57 through a ninth contact hole 179 that penetrates the bank 15 in the thickness direction. That is, the second and third relay electrodes 57 relay the auxiliary wiring 90 and the transparent cathode 14. Thereby, the connection resistance of the transparent cathode 14 to the auxiliary wiring 90 can be reduced over a long period of time.
  • the relay electrode 55 (first relay electrode) is not directly connected to the source electrode 53 but is connected to the auxiliary electrode 91.
  • the auxiliary electrode 91 is formed on the second metal layer 140 for each pixel.
  • the upper surface of the auxiliary electrode 91 is covered with a conductive oxide film 160.
  • the auxiliary electrode 91 is electrically connected to the relay electrode 55 and electrically connected to the source electrode 53 in a cross section different from that in FIG.
  • the connection destination of the auxiliary electrode 91 may be the drain electrode 52.
  • the second metal layer 140 is not limited to the relay electrode 55 that directly or indirectly connects the anode 12 and the source electrode 53 or the drain electrode 52, but includes the transparent cathode 14 and the auxiliary wiring 90.
  • the second and third relay electrodes 56 and 57 may be wiring extending in the row direction on the near side and the far side of the sheet of FIG. 17, for example.
  • the second and third relay electrodes 56 and 57 can function as auxiliary wirings that are two-dimensionally stretched together with the auxiliary wirings 90 arranged in a row.
  • it is more preferable as a mode for realizing reduction of power consumption by reducing the resistance of the power supply wiring in an ultra-large display panel and reduction of crosstalk during window pattern display.
  • the first embodiment and the second embodiment are mainly different in the positional relationship between the gate wiring 21, the source wiring 22, and the power supply wiring 23. That is, in the first embodiment, the gate wiring 21 is disposed on the second metal layer 140, and the source wiring 22 and the power supply wiring 23 are disposed on the third metal layer 170. On the other hand, in the second embodiment, the source wiring 22 and the power supply wiring 23 are disposed on the second metal layer 140, and the gate wiring 21 is disposed on the third metal layer 170. Therefore, in the following description, the same reference numerals are assigned to components common to the first embodiment.
  • FIG. 18 is a front view illustrating the configuration of the pixel 100.
  • FIG. 19 is a cross-sectional view taken along the line XIX-XIX in FIG. 20 is a cross-sectional view taken along the line XX-XX in FIG. 21 is a cross-sectional view taken along XXI-XXI in FIG.
  • FIG. 22 is a perspective view of the main part as seen from the XIX-XIX cross section of FIG. FIG. 21 also shows the interlayer insulating film 11 and the anode 12.
  • the pixel 100 includes a substrate 110, a first metal layer (conductive layer) 120, a gate insulating film 130, semiconductor films 44 and 54, and a second metal layer (conductive layer) 140. , A laminated structure of a conductive oxide film (Indium Tin Oxide: ITO) 160, a passivation film 150, and a third metal layer (conductive layer) 170.
  • ITO Indium Tin Oxide
  • the gate electrode 41 of the first transistor 40 and the gate electrode 51 of the second transistor 50 are formed.
  • a gate insulating film 130 is formed on the substrate 110 and the first metal layer 120 so as to cover the gate electrodes 41 and 51.
  • the semiconductor film 44 is disposed on the gate insulating film 130 (between the gate insulating film 130 and the second metal layer 140) and in a region overlapping with the gate electrode 41.
  • the semiconductor film 54 is disposed on the gate insulating film 130 (between the gate insulating film 130 and the second metal layer 140) and in a region overlapping with the gate electrode 51. Note that “superimpose” in the present specification means that they are in a positional relationship where they overlap each other when viewed in the vertical direction.
  • the second metal layer 140 stacked on the gate insulating film 130 and the semiconductor films 44 and 54 includes a source wiring 22, a power supply wiring 23, a source electrode 42 and a drain electrode 43 of the first transistor 40, The drain electrode 52 and the source electrode 53 of the second transistor 50 are formed. That is, the first and second transistors 40 and 50 are bottom-gate transistors in which the gate electrodes 41 and 51 are formed below the source electrodes 42 and 53 and the drain electrodes 43 and 52.
  • the source electrode 42 and the drain electrode 43 are formed so as to be opposed to each other and overlap each other in part of the semiconductor film 44. Further, the source electrode 42 extends from the source wiring 22 formed in the same layer. Similarly, the drain electrode 52 and the source electrode 53 are formed so as to face each other and overlap each other on a part of the semiconductor film 54. The drain electrode 52 extends from the power supply wiring 23 formed in the same layer.
  • a second contact hole (hole) 192 penetrating in the thickness direction is formed in the gate insulating film 130 at a position overlapping the drain electrode 43 and the gate electrode 51.
  • the drain electrode 43 is electrically connected to the gate electrode 51 formed in the first metal layer 120 through the second contact hole 192.
  • a conductive oxide film 160 is formed on the gate insulating film 130 and the second metal layer 140 so as to cover the source electrodes 42 and 53 and the drain electrodes 43 and 52. That is, the conductive oxide film 160 is formed so as to be interposed between the passivation film 150 and the first and second transistors 40 and 50.
  • the conductive oxide film 160 is selectively formed at a position overlapping the gate wiring 21, the source electrodes 42 and 53, the drain electrodes 43 and 52, and the like (that is, each component of the second metal layer 140). .
  • a passivation film 150 is laminated on the conductive oxide film 160. Further, a third metal layer 170 is laminated on the passivation film 150. On the third metal layer 170 stacked on the passivation film 150, the gate wiring 21 and the relay electrode 55 are formed.
  • a first contact hole (hole) 191 penetrating in the thickness direction is formed at a position overlapping the gate wiring 21 and the gate electrode 41.
  • the gate wiring 21 is electrically connected to the gate electrode 41 formed in the first metal layer 120 through the first contact hole 191.
  • a third contact hole (hole) 193 penetrating in the thickness direction is formed in the passivation film 150 at a position overlapping the source electrode 53 and the relay electrode 55 of the second transistor 50.
  • the relay electrode 55 is electrically connected to the source electrode 53 formed in the second metal layer 140 through the third contact hole 193. Note that the source electrode 53 and the relay electrode 55 are not in direct contact with each other, and a conductive oxide film 160 is interposed therebetween.
  • an interlayer insulating film 11 is formed on the passivation film 150 and the third metal layer 170 so as to cover the gate wiring 21 and the relay electrode 55.
  • a bank 15 is formed at a boundary portion between adjacent pixels 100.
  • An anode 12 formed in units of pixels 100 and an organic EL layer 13 formed in units of colors (subpixel columns) or subpixels are formed in the openings of the bank 15.
  • a transparent cathode 14 is formed on the organic EL layer 13 and the bank 15.
  • a fourth contact hole (hole) 194 that penetrates the interlayer insulating film 11 in the thickness direction is formed at a position overlapping the anode 12 and the relay electrode 55.
  • the anode 12 is electrically connected to the relay electrode 55 formed in the third metal layer 170 through the fourth contact hole 194.
  • the relay electrode 55 shown in FIG. 7 includes a central region that fills the third contact hole 193 and a flat region that extends to the upper peripheral edge of the third contact hole 193.
  • the anode 12 is electrically connected in the flat region of the relay electrode 55.
  • the source wiring 22 and the power supply wiring 23 are formed in the second metal layer 140 in the same layer as the source electrodes 42 and 53 and the drain electrodes 43 and 52.
  • the gate wiring 21 is formed in the third metal layer 170 which is a different layer from the source wiring 22 and the power supply wiring 23.
  • the gate wiring 21 and the source wiring 22, and the gate wiring 21 and the power supply wiring 23 intersect with each other with the passivation film 150 and the conductive oxide film 160 interposed therebetween.
  • each wiring (the gate wiring 21, the source wiring 22, and the power supply wiring 23) is connected to a metal layer (second metal layer) above the first metal layer 120 where the gate electrodes 41 and 51 are formed.
  • the gate electrodes 41 and 51 and the wirings can be made of materials suitable for each.
  • the thickness of the passivation film 150 can be freely set as compared with the gate insulating film 130.
  • the terminal portion 70 includes a terminal 75 formed of the same material as the conductive oxide film 160, a relay wiring 76 formed in the second metal layer 140, and a hole portion 77 penetrating the passivation film 150 in the thickness direction. 78.
  • the hole 77 is formed at a position overlapping one end of the relay wiring 76 and exposes the terminal 75 to the outside.
  • the hole portion 78 is formed at a position overlapping the other end portion of the relay wiring 76 and electrically connects the end portion of the gate wiring 21 and the other end portion of the relay wiring 76.
  • the terminal unit 70 is provided at both ends of the gate wiring 21 that connects the pixels 100 arranged in a matrix for each row, connects the gate wiring 21 and the external driving circuit, and connects the gate from the external driving circuit to the gate. It functions as a connection portion for inputting a signal to the wiring 21.
  • the terminal 75 is disposed so as to cover one end portion of the relay wiring 76 exposed from the hole 77, the relay wiring 76 is prevented from being oxidized due to contact with moisture or the like in the air. be able to.
  • terminal portions (portions on the left side of the broken line) 80 shown in FIG. 20 are formed at two positions on both ends of the plurality of pixels 100 connected in the column direction.
  • a terminal 85 is formed in the terminal portion 80 by covering the upper surface of the end portion of the source wiring 22 with the conductive oxide film 160. The terminal 85 is exposed to the outside through a hole 86 that penetrates the passivation film 150 in the thickness direction.
  • the terminal unit 80 is provided at both ends of the source wiring 22 that connects the pixels 100 arranged in a matrix for each column, connects the source wiring 22 and the external driving circuit, and connects the source driving circuit 22 to the source driving circuit. It functions as a connection portion for inputting a signal to the wiring 22.
  • the terminal 85 is disposed so as to cover the end portion of the source wiring 22 exposed from the hole 86, it is possible to prevent the source wiring 22 from being oxidized due to contact with moisture in the air. it can.
  • FIGS. 23A to 26C are views showing the structure of the XIX-XIX cross section of FIG. 18 corresponding to the manufacturing steps (a) to (f).
  • 24A to 24C are diagrams showing details of the manufacturing process between FIG. 23F and FIG. 23G.
  • 25A to 25H are views showing the structure of the XXI-XXI cross section of FIG. 18 corresponding to the manufacturing steps (a) to (f).
  • 26A to 26C are diagrams showing details of the manufacturing process between FIG. 25G and FIG. 25H.
  • the substrate 110 is prepared as in the manufacturing process (a) shown in FIGS. 23A and 25A.
  • the substrate 110 is generally made of an insulating material such as glass or quartz.
  • a silicon oxide film or a silicon nitride film (not shown) may be formed on the upper surface of the substrate 110.
  • the film thickness is about 100 nm.
  • gate electrodes 41 and 51 are formed.
  • the material include heat-resistant Mo, W, Ta, Ti, Ni, or alloys thereof. In the second embodiment, Mo is used. The thickness is preferably about 100 nm.
  • the gate insulating film 130 is formed on the substrate 110 and the first metal layer 120, and the semiconductor layer is formed on the gate insulating film 130.
  • the gate insulating film 130 and the semiconductor layer are continuously formed by a plasma CVD method or the like without breaking the vacuum.
  • As the gate insulating film 130 a silicon oxide film, a silicon nitride film, or a composite film thereof is formed. The thickness is about 200 nm.
  • the semiconductor layer is an amorphous silicon film of about 50 nm.
  • the semiconductor layer is modified from an amorphous semiconductor layer to a polycrystalline semiconductor layer by irradiating the semiconductor layer with an excimer laser or the like.
  • a crystallization method for example, dehydrogenation is performed in a furnace at 400 ° C. to 500 ° C., followed by crystallization with an excimer laser, and then hydrogen plasma treatment is performed in vacuum for several seconds to several tens of seconds. More specifically, crystallization is performed by irradiating an excimer laser or the like to raise the temperature of the amorphous semiconductor layer to a predetermined temperature range.
  • the predetermined temperature range is, for example, 1100 ° C. to 1414 ° C.
  • the average crystal grain size in the polycrystalline semiconductor layer is 20 nm to 60 nm.
  • the first metal layer 120 constituting the gate electrodes 41 and 51 is exposed to a high temperature in the above process, it is formed of a metal having a melting point higher than the upper limit (1414 ° C.) of the above temperature range. There is a need.
  • the second and third metal layers 140 and 170 laminated in the subsequent steps may be formed of a metal having a melting point lower than the lower limit (1100 ° C.) of the above temperature range.
  • the semiconductor layer is processed into island-shaped semiconductor films 44 and 54 by photolithography, etching, or the like. Further, a second through hole (not shown) is formed in the gate insulating film 130 by the same photolithography method, etching method, or the like. This second through hole will later become the second contact hole 192.
  • the second metal layer 140 and the conductive oxide film 160 are formed on the gate insulating film 130 and the semiconductor films 44 and 54, and the source is formed by patterning.
  • the wiring 22, the power supply wiring 23, the source electrodes 42 and 53, the drain electrodes 43 and 52, and the relay wiring 76 are processed.
  • the material constituting the second metal layer 140 is also filled in the second through hole (not shown), and the second contact hole 192 is formed.
  • the gate electrode 51 and the drain electrode 43 are electrically connected through the second contact hole 192.
  • Examples of the material constituting the second metal layer 140 include any one of Al, Cu and Ag, which are low resistance metals, or alloys thereof.
  • Al is used and the thickness is about 300 nm.
  • the surface of the second metal layer 140 in contact with the conductive oxide film 160 is formed of a metal containing at least one of copper, molybdenum, titanium, or tungsten.
  • the second metal layer 140 may have a stacked structure, and Mo may be formed to a thickness of 50 nm, and then Al may be formed to a thickness of 300 nm.
  • Cu in this case, no barrier metal is used
  • Al may be used instead of Al. Further, even lower resistance can be realized by increasing the thickness.
  • the material constituting the conductive oxide film 160 is either an oxide film containing indium and tin or an oxide film containing indium and zinc. Furthermore, since the material constituting the third metal layer 170 described later is required to have a low resistance, the same metal as the second metal layer 140 may be used.
  • a low resistance semiconductor layer (not shown) is generally formed between the source electrode 42 and the semiconductor film 44 and between the drain electrode 43 and the semiconductor film 44.
  • this low-resistance semiconductor layer an amorphous silicon layer doped with an n-type dopant such as phosphorus or an amorphous silicon layer doped with a p-type dopant such as boron is generally used.
  • the thickness is about 20 nm.
  • an oxide film for example, a silicon oxide film
  • a nitride film for example, a silicon nitride film
  • a laminated film of these films A passivation film 150 is formed on the second metal layer 140 covered with the gate insulating film 130, the semiconductor films 44 and 54, and the conductive oxide film 160.
  • a first through hole 171a that continuously penetrates the gate insulating film 130 and the passivation film 150 and a third hole that penetrates the passivation film 150 in the thickness direction are formed in the passivation film 150 by a photolithography method, an etching method, or the like.
  • the passivation film 150 is not limited to the inorganic film such as the oxide film or the nitride film, but may be an organic film made of an acrylic or imide photosensitive resin.
  • the capacitance per unit area formed in the passivation film 150 sandwiched between the second and third metal layers 140 and 170 is the gate insulating film sandwiched between the first and second metal layers 120 and 140.
  • the material and film thickness of the gate insulating film 130 and the passivation film 150 are determined so as to be smaller than the capacity per unit area formed by 130. More specifically, the capacity per unit area formed in the passivation film 150 is desirably less than 1.5 ⁇ 10 ⁇ 4 (F / m 2 ). On the other hand, the capacitance per unit area formed in the gate insulating film 130 is preferably 1.5 ⁇ 10 ⁇ 4 (F / m 2 ) or more.
  • a third metal layer 170 is formed on the passivation film 150 as in the manufacturing process (f) shown in FIGS. 23G and 25H. Then, the third metal layer 170 is processed into the gate wiring 21 and the relay electrode 55 by patterning. The process of forming the gate wiring 21 and the relay electrode 55 will be described later with reference to FIGS. 24A to 24C and FIGS. 26A to 26C.
  • the material constituting the third metal layer 170 is also filled in the first and third through holes (not shown), and the first and third contact holes 191 and 193 are formed.
  • the gate wiring 21 and the gate electrode 41 are electrically connected via the first contact hole 191
  • the source electrode 53 and the relay electrode 55 are electrically connected via the third contact hole 193.
  • a third metal layer 170 is formed on the passivation film 150.
  • the third metal layer 170 is formed on the entire surface of the pixel 100.
  • a photosensitive resist film 180 is formed on the third metal layer 170.
  • the photosensitive resist film 180 is formed at a position that overlaps with portions that become the gate wiring 21 and the relay electrode 55 after processing.
  • the photosensitive resist film 180 is not formed in the other region, that is, the portion where the third metal layer 170 is finally removed.
  • the gate wiring 21 and the relay electrode 55 are patterned by an etching method. Specifically, the third metal layer 170 remains at the position of the photosensitive resist film 180. The remaining third metal layer 170 becomes the gate wiring 21 and the relay electrode 55. That is, the gate wiring 21 and the relay electrode 55 are formed of the same material. On the other hand, in the region where the photosensitive resist film 180 is not formed, the third metal layer 170 is removed.
  • the interlayer insulating film 11 is formed on the third metal layer 170. Thereafter, a fourth through hole (not shown) penetrating the interlayer insulating film 11 is formed by photolithography and etching. This fourth through hole will later become the fourth contact hole 194.
  • the bank 15 is formed at a position corresponding to the boundary of each pixel 100 on the interlayer insulating film 11. Further, the anode 12 is formed for each pixel 100 in the opening of the bank 15 on the interlayer insulating film 11. At this time, the material constituting the anode 12 is filled in the fourth through hole, and the fourth contact hole 194 is formed. The anode 12 and the relay electrode 55 are electrically connected through the fourth contact hole 194.
  • the material of the anode 12 is, for example, a conductive metal such as molybdenum, aluminum, gold, silver, or copper, or an alloy thereof, an organic conductive material such as PEDOT: PSS, zinc oxide, or lead-doped indium oxide. Material. A film made of these materials is formed by a vacuum evaporation method, an electron beam evaporation method, an RF sputtering method, a printing method, or the like, and an electrode pattern is formed.
  • the organic EL layer 13 is formed on the anode 12 in the opening of the bank 15 for each color (subpixel column) or each subpixel.
  • the organic EL layer 13 is formed by laminating layers such as a hole injection layer, a hole transport layer, a light emitting layer, an electron transport layer, and an electron injection layer.
  • a hole injection layer a hole transport layer
  • a light emitting layer an electron transport layer
  • an electron injection layer e.g., copper phthalocyanine is used as the hole injection layer
  • ⁇ -NPD Bis [N- (1-Naphthyl) -N-phenyl] benzidine
  • Alq 3 tris (8-hydroxyquinoline
  • aluminum an oxazole derivative as the electron transport layer
  • Alq 3 a electron injection layer. Note that these materials are merely examples, and other materials may be used.
  • the transparent cathode 14 is a transparent electrode that is continuously formed on the organic EL layer 13.
  • the material of the transparent cathode 14 is, for example, ITO, SnO 2 , In 2 O 3 , ZnO, or a combination thereof.
  • FIGS. 27, 28A, and 28B are diagrams showing a method of manufacturing a thin film transistor array device according to a modification, and are diagrams corresponding to FIGS. 24A and 24B.
  • the positional relationship between the passivation film 150 and the conductive oxide film 160 is different from that in FIG. That is, in FIG. 27, the conductive oxide film 160 is formed on the passivation film 150. However, as in FIG. 19, the terminal portion 80 is covered with the conductive oxide film 160. Although not shown, the conductive oxide film 160 is also interposed between the source electrode 53 and the relay electrode 55. That is, even if the configuration shown in FIG. 27 is adopted, the same effect as in FIG. 19 can be obtained.
  • a conductive oxide film 160 and a third metal layer 170 are formed on the passivation film 150.
  • the conductive oxide film 160 and the third metal layer 170 are formed on the entire surface of the pixel 100.
  • a photosensitive resist film 180 is formed on the third metal layer 170.
  • This photosensitive resist film 180 is composed of a first photosensitive resist film 181 having a relatively small thickness dimension and a second photosensitive resist film 182 having a relatively large thickness dimension.
  • the first photosensitive resist film 181 is formed at a position overlapping with portions (terminals 85 are not shown) that become the terminals 75 and 85 after processing.
  • the second photosensitive resist film 182 is formed at a position that overlaps with a portion (the relay electrode 55 is not shown) that becomes the gate wiring 21 and the relay electrode 55 after processing.
  • the photosensitive resist film 180 is not formed in the other region, that is, the portion where the conductive oxide film 160 and the third metal layer 170 are finally removed.
  • the terminals 75 and 85, the gate wiring, and the relay electrode 55 are patterned on the stacked structure shown in FIG. 28B by an etching method. Specifically, at the position of the first photosensitive resist film 181, the third metal layer 170 is removed and only the conductive oxide film 160 remains. The conductive oxide film 160 left here becomes the terminals 75 and 85. On the other hand, the conductive oxide film 160 and the third metal layer 170 remain at the position of the second photosensitive resist film 182. The remaining conductive oxide film 160 and third metal layer 170 become the gate wiring 21 and the relay electrode 55. That is, the gate wiring 21 and the relay electrode 55 are formed of the same material.
  • the conductive oxide film 160 and the third metal layer 170 are to be processed separately, the number of manufacturing steps further increases. This is because the conductive oxide film 160 and the third metal layer 170 are stacked like the pixel 100 shown in FIG. 27, and the conductive oxide like the terminal portion 80 shown in FIG. This is because a region composed only of the film 160 is mixed.
  • the second metal layer 140 and the conductive oxide film 160 are laminated in all regions.
  • the conductive oxide film 160 always remains in the region where the second metal layer 140 remains.
  • the conductive oxide film 160 is always removed in the region where the second metal layer 140 is removed. Therefore, it can be easily manufactured without using the halftone process described in FIGS. 28A and 28B.
  • FIG. 29 shows an example in which the anode 12 is electrically connected in the central region of the relay electrode 55.
  • FIG. 30 shows an example in which the interlayer insulating film 11 is composed of two layers of an organic film 11a and an inorganic film 11b.
  • the organic film 11 a is disposed on the side (upper layer) in contact with the anode 12
  • the inorganic film 11 b is disposed on the side (lower layer) in contact with the gate wiring 21 and the relay electrode 55.
  • the thin film transistor array device shown in FIG. 31 includes a second relay electrode 56, a third relay electrode 57, an auxiliary wiring 90, and an auxiliary electrode 91 in addition to the configuration of FIG. Further, FIG. 31 illustrates the organic EL layer 13, the transparent cathode 14, and the bank 15 in order to clarify the positional relationship.
  • the auxiliary wiring 90 is formed of the second metal layer 140.
  • the auxiliary wiring 90 is arranged in a row in parallel with the source wiring 22, and each of the auxiliary wirings 90 is connected at both ends. Further, the upper surface of the auxiliary wiring 90 is covered with a conductive oxide film 160.
  • the second relay electrode 56 is formed on the third metal layer 170 for each pixel.
  • the second relay electrode 56 is electrically connected to the auxiliary wiring 90 through a fifth contact hole 195 that penetrates the passivation film 150 in the thickness direction.
  • the third relay electrode 57 is formed in the same layer as the anode 12 for each pixel using the same material as the anode 12.
  • the third relay electrode 57 is electrically connected to the second relay electrode 56 through a sixth contact hole 196 that penetrates the interlayer insulating film 11 in the thickness direction.
  • the transparent cathode 14 is electrically connected to the third relay electrode 57 through a seventh contact hole 197 that penetrates the bank 15 in the thickness direction. That is, the second and third relay electrodes 57 relay the auxiliary wiring 90 and the transparent cathode 14. Thereby, the connection resistance of the transparent cathode 14 to the auxiliary wiring 90 can be reduced over a long period of time.
  • the relay electrode 55 (first relay electrode) is not directly connected to the source electrode 53 but is connected to the auxiliary electrode 91.
  • the auxiliary electrode 91 is formed on the second metal layer 140 for each pixel.
  • the upper surface of the auxiliary electrode 91 is covered with a conductive oxide film 160.
  • the auxiliary electrode 91 is electrically connected to the relay electrode 55 and electrically connected to the source electrode 53 in a cross section different from that in FIG.
  • the connection destination of the auxiliary electrode 91 may be the drain electrode 52.
  • the second metal layer 140 is not limited to the relay electrode 55 that directly or indirectly connects the anode 12 and the source electrode 53 or the drain electrode 52, but includes the transparent cathode 14 and the auxiliary wiring 90. You may provide the 2nd relay electrode 56 connected directly or indirectly. That is, the relay electrode formed on the second metal layer 140 includes the first conductive member (the source electrode 53 or the auxiliary wiring 90 in the example of FIG. 31) formed between the second metal layer 140 and the interlayer. What is necessary is just to connect (relay) the 2nd electroconductive member (in the example of FIG. 31, the anode 12 or the transparent cathode 14) formed in the layer above the insulating film 11.
  • the second and third relay electrodes 56 and 57 may be wiring extending in the row direction on the near side and the far side of the sheet of FIG. 31, for example.
  • the second and third relay electrodes 56 and 57 can function as auxiliary wirings that are two-dimensionally stretched together with the auxiliary wirings 90 arranged in a row.
  • it is more preferable as a mode for realizing reduction of power consumption by reducing the resistance of the power supply wiring in an ultra-large display panel and reduction of crosstalk during window pattern display.
  • the case where two TFTs are included in the pixel 100 is shown, but the scope of application of the present invention is not limited to this.
  • a similar configuration can be adopted even when a plurality of (three or more) TFTs are used to compensate for variations in TFTs within the pixel 100.
  • the pixel configuration for driving the organic EL element is shown, but the present invention is not limited to this.
  • the present invention can be applied to all thin film transistor array devices 20 configured using TFTs such as liquid crystal and inorganic EL.
  • the EL display device equipped with the organic EL display panel according to the first and second embodiments can display a high-quality image without deteriorating the video signal. That is, the present invention can be applied to an EL display device.
  • the gate electrodes 41 and 51 are provided on the first metal layer 120 of the first to third metal layers 120, 140, and 170 adjacent to each other in the stacking direction, and the second metal is provided.
  • An example in which the gate wiring 21 (first wiring) is formed on the layer 140 and the source wiring 22 and the power wiring 23 (second wiring) are formed on the third metal layer 170 is shown.
  • the gate electrodes 41 and 51 are provided on the first metal layer 120 of the first to third metal layers 120, 140, and 170 adjacent to each other in the stacking direction, and the second metal is provided.
  • the example in which the source wiring 22 and the power supply wiring 23 (first wiring) are formed in the layer 140 and the gate wiring 21 (second wiring) is formed in the third metal layer 170 is shown.
  • the scope of application of the present invention is not limited to this. That is, even if a metal layer is further formed between the first and second metal layers 120 and 140 and between the second and third metal layers 140 and 170, the gate wiring 21, the source wiring 22, and If the power supply wiring 23 is located in the metal layer above the gate electrodes 41 and 51, the effect of the present invention can be obtained.
  • top emission type organic EL display 10 an example of the top emission type organic EL display 10 is shown, but the scope of application of the present invention is not limited to this.
  • the relay electrode 55 may be interposed between the interlayer insulating film 11 and the anode 12 so that the interlayer insulating film 11 and the anode 12 are not in direct contact. Thereby, oxidation or corrosion of the anode 12 can be prevented by oxygen, moisture, etc. from the interlayer insulating film 11 made of resin.
  • the anode 12 is made of Al, it is possible to prevent a decrease in reflectance and an increase in electrical resistance due to oxidation, corrosion, and the like. As a result, a display panel with a longer life can be realized.
  • the thin film transistor array device for an image display device of the present invention is useful as a driving backplane used for an organic EL display device, a liquid crystal display device, or the like.

Abstract

　薄膜トランジスタアレイ装置は、ボトムゲート型の第１及び第２トランジスタと、パッシベーション膜と、パッシベーション膜下に積層された導電酸化物膜と、第１電極（４２）と同層の第１導電性部材（５３）とＥＬ層の第２導電性部材とを中継する中継電極（５５）とを含み、第１配線（２１）は、パッシベーション膜より下層に配置される配線であり、第２配線（２２）は、パッシベーション膜上に配置される配線であり、第１電極（４２）と同層で且つ基板の周縁部には、外部信号が入力される端子部が配置され、導電酸化物膜は、端子部の上面を覆い、且つ中継電極（５５）と第１導電性部材（５３）との間に介在し、中継電極（５５）は、第２配線（２２）と同層に形成され、第２配線（２２）と同一材料からなる。

Description

薄膜トランジスタアレイ装置、ＥＬ表示パネル、ＥＬ表示装置、薄膜トランジスタアレイ装置の製造方法、ＥＬ表示パネルの製造方法
　本発明は、多結晶シリコンや微結晶シリコンなどを活性層とする薄膜トランジスタを、基板上に集積形成した画像表示装置用の薄膜トランジスタアレイ装置、及びそれを用いたＥＬ表示パネル並びにＥＬ表示装置に関するものである。
　薄膜トランジスタは、有機ＥＬディスプレイや液晶ディスプレイなどの表示装置の駆動基板に用いられ、現在、高性能化に向けた開発が盛んに行われている。特に、ディスプレイの大型化や高精細化に伴い、薄膜トランジスタの高い電流駆動能力が要求される中、活性層に結晶化した半導体薄膜（多結晶シリコン・微結晶シリコン）を用いたものが注目されている。
　半導体薄膜の結晶化プロセスとしては、既に確立されている１０００℃以上の処理温度を採用した高温プロセス技術に代えて、６００℃以下の処理温度を採用した低温プロセスが開発されている。低温プロセスでは、耐熱性に優れた石英などの高価な基板を用いる必要がなく、製造コストの低減化を図ることができる。
　低温プロセスの一環として、レーザビームを用いて加熱するレーザアニールが注目されている。これは、ガラスなどの低耐熱性絶縁基板上に成膜された非晶質シリコンや多結晶シリコンなどの非単結晶性の半導体薄膜に、レーザビームを照射して局部的に加熱溶融した後、その冷却過程において半導体薄膜を結晶化するものである。この結晶化した半導体薄膜を活性層（チャネル領域）として薄膜トランジスタを集積形成する。結晶化した半導体薄膜はキャリアの移動度が高くなる為、薄膜トランジスタを高性能化できる（例えば、特許文献１参照）。
　ところで、薄膜トランジスタの構造としては、ゲート電極が半導体層より下に配置されたボトムゲート型の構造が主流である。図３２～図３６を参照して、ボトムゲート側の薄膜トランジスタ１０００の構造を説明する。
　薄膜トランジスタ１０００は、図３２～図３６に示されるように、基板１０１０、第１の金属層１０２０、ゲート絶縁膜１０３０、半導体膜１０４０、第２の金属層１０５０、及びパッシベーション膜１０６０の積層構造体である。
　基板１０１０上に積層される第１の金属層１０２０には、ゲート配線１０２１と、ゲート配線１０２１から延設されたゲート電極１０２２とが形成される。また、ゲート絶縁膜１０３０は、ゲート配線１０２１及びゲート電極１０２２を覆うように、基板１０１０及び第１の金属層１０２０上に形成される。さらに、半導体膜１０４０は、ゲート電極１０２２と重畳するように、ゲート絶縁膜１０３０上に積層される。
　ゲート絶縁膜１０３０及び半導体膜１０４０上に積層される第２の金属層１０５０には、ソース配線１０５１と、ソース配線１０５１から延設されたソース電極１０５２と、ドレイン電極１０５３とが形成される。なお、ソース電極１０５２及びドレイン電極１０５３は、互いに対向する位置で、且つそれぞれ半導体膜１０４０の一部に重畳するように配置される。また、パッシベーション膜１０６０は、ソース配線１０５１、ソース電極１０５２、及びドレイン電極１０５３を覆うように、ゲート絶縁膜１０３０、半導体膜１０４０、及び第２の金属層１０５０上に積層される。
　上記のようなボトムゲート型の薄膜トランジスタ１０００において、ゲート配線１０２１とゲート電極１０２２とは、半導体膜１０４０より下層の第１の金属層１０２０に形成されている。つまり、半導体膜１０４０のレーザ結晶化工程の際にゲート配線１０２１及びゲート電極１０２２が既に形成されている。すなわち、ゲート配線１０２１及びゲート電極１０２２は、レーザ結晶化工程での温度（６００℃程度）に絶え得る高い耐熱性が必要である。
特開平０７－２３５４９０号公報
　しかしながら、一般的な電極材料として用いられる金属は、耐熱性が高いものほど導電性が低下する傾向がある。従って、ゲート電極１０２２の材料として耐熱性の高いものを使用し、ゲート電極１０２２と同じ層で同じ金属材料でゲート配線１０２１を形成した場合、ゲート配線１０２１の配線抵抗が高くなってしまう。高い配線抵抗は、信号の遅延や、電圧降下によるディスプレイのムラの原因となる。特に、パネル面積が大型化し駆動周波数が増大化すると、配線抵抗の影響が大きくなる。
　また、第１の金属層１０２０に形成されるゲート配線１０２１と、第２の金属層１０５０に形成されるソース配線１０５１とは、図３６に示されるように、膜厚が２００ｎｍ程度のゲート絶縁膜１０３０を介して交差している。このため、薄膜トランジスタ１０００の高性能化のためにゲート絶縁膜１０３０を薄膜化しようとすると、ゲート配線１０２１とソース配線１０５１との間隔がさらに狭くなり、配線間の寄生容量が増加してしまうという問題もある。
　さらに、薄膜トランジスタ１０００を構成する電極や配線に用いられている金属は、空気中の水分、又は薄膜トランジスタ１０００を構成する酸化物膜等に接触することによって酸化し、薄膜トランジスタ１０００の機能を劣化させる恐れがある。
　本発明は上記課題を解決するものであり、ゲート電極及びゲート配線をそれぞれに適した特性の材料で形成し、ゲート配線とソース配線との間の寄生容量を低減し、さらに金属の酸化を防止した薄膜トランジスタアレイ装置を提供することを目的とする。
　本発明の一形態に係る薄膜トランジスタアレイ装置は、ＥＬ層と層間絶縁膜を介して積層されている。前記薄膜トランジスタアレイ装置は、基板と、前記基板の上方に配置された第１配線と、前記第１配線と交差する第２配線と、前記基板上に形成されたゲート電極と第１及び第２電極とを含む第１トランジスタと、前記基板上に形成された第２トランジスタと、前記層間絶縁膜と前記第１トランジスタとの間、及び前記層間絶縁膜と前記第２トランジスタとの間に介在するパッシベーション膜と、前記パッシベーション膜下に積層された導電酸化物膜と、前記パッシベーション膜上に形成され、前記第１電極と同層に設けられた第１導電性部材と前記ＥＬ層に含まれる第２導電性部材とを中継する電極であって、前記パッシベーション膜に設けられた第１孔部を介して前記第１導電性部材と電気的に接続される中継電極とを含む。前記第１トランジスタ及び前記第２トランジスタは、ボトムゲート型のトランジスタである。前記第１配線は、前記第１電極と同層である前記パッシベーション膜の下層に配置され、且つ前記ゲート電極に電気的に接続される配線、及び第１電極に電気的に接続される配線の一方である。前記第２配線は、前記第１電極と別層である前記パッシベーション膜の上層に配置され、且つ前記ゲート電極に電気的に接続される配線及び前記第１電極に電気的に接続される配線の他方である。前記第１電極と同層で且つ前記基板の周縁部には、前記薄膜トランジスタアレイ装置の前記第１配線もしくは前記第２配線を駆動する外部信号が入力される端子部が配置される。前記導電酸化物膜は、前記端子部の上面を覆い、且つ少なくとも前記第１孔部の底面部において前記中継電極と前記第１導電性部材との間に介在し、前記中継電極と前記第１導電性部材とを電気的に接続させる。前記中継電極は、前記パッシベーション膜上の前記第２配線と同層に形成され、前記第２配線と同一材料からなる。
　本発明によれば、ゲート電極の耐熱性を維持したまま、ゲート配線の低抵抗化を実現することができる。また、薄膜トランジスタの特性向上のためにゲート絶縁膜の厚みを薄くしても、第１配線と第２配線との間の寄生容量が大きくなることがない。即ち、寄生容量の増加による映像信号の遅延等を抑制することができる。さらに、各電極及び各配線に用いられている金属の酸化を防止することにより、薄膜トランジスタアレイ装置の機能低下を防止することができる。
　なお、「第１電極」とはソース電極及びドレイン電極の一方を指し、「第２電極」とはソース電極及びドレイン電極の他方を指す。これらは、第１トランジスタのタイプ（Ｐ型又はＮ型）と、「第１電極」と「第２電極」との電圧関係によって決定される。
図１は、薄膜半導体アレイ基板を示す図である。 図２Ａは、実施の形態１に係る有機ＥＬディスプレイの斜視図である。 図２Ｂは、図２Ａの積層構造をより具体的に示す部分斜視図であって、ラインバンクの例を示す図である。 図２Ｃは、図２Ａの積層構造をより具体的に示す部分斜視図であって、ピクセルバンクの例を示す図である。 図３は、画素回路の回路構成を示す図である。 図４は、実施の形態１に係る画素の構成を示す正面図である。 図５は、図４のＶ－Ｖにおける断面図である。 図６は、図４のＶＩ－ＶＩにおける断面図である。 図７は、図４のＶＩＩ－ＶＩＩにおける断面図である。 図８は、図４のＶ－Ｖ断面から見た主要部分の斜視図である。 図９Ａは、実施の形態１に係る薄膜トランジスタアレイ装置の製造工程（ａ）に対応する図４のＶ－Ｖ断面の構造を示す図である。 図９Ｂは、実施の形態１に係る薄膜トランジスタアレイ装置の製造工程（ｂ）に対応する図４のＶ－Ｖ断面の構造を示す図である。 図９Ｃは、実施の形態１に係る薄膜トランジスタアレイ装置の製造工程（ｃ）に対応する図４のＶ－Ｖ断面の構造を示す図である。 図９Ｄは、実施の形態１に係る薄膜トランジスタアレイ装置の製造工程（ｄ）に対応する図４のＶ－Ｖ断面の構造を示す図である。 図９Ｅは、実施の形態１に係る薄膜トランジスタアレイ装置の製造工程（ｅ）の一部に対応する図４のＶ－Ｖ断面の構造を示す図である。 図９Ｆは、実施の形態１に係る薄膜トランジスタアレイ装置の製造工程（ｅ）の他の一部に対応する図４のＶ－Ｖ断面の構造を示す図である。 図１０Ａは、端子、ゲート配線、及び中継電極を形成する工程の一部に対応する図４のＶ－Ｖ断面の構造を示す図である。 図１０Ｂは、端子、ゲート配線、及び中継電極を形成する工程の他の一部に対応する図４のＶ－Ｖ断面の構造を示す図である。 図１０Ｃは、端子、ゲート配線、及び中継電極を形成する工程のさらに他の一部に対応する図４のＶ－Ｖ断面の構造を示す図である。 図１１Ａは、実施の形態１に係る薄膜トランジスタアレイ装置の製造工程（ａ）に対応する図４のＶＩＩ－ＶＩＩ断面の構造を示す図である。 図１１Ｂは、実施の形態１に係る薄膜トランジスタアレイ装置の製造工程（ｂ）に対応する図４のＶＩＩ－ＶＩＩ断面の構造を示す図である。 図１１Ｃは、実施の形態１に係る薄膜トランジスタアレイ装置の製造工程（ｃ）の一部に対応する図４のＶＩＩ－ＶＩＩ断面の構造を示す図である。 図１１Ｄは、実施の形態１に係る薄膜トランジスタアレイ装置の製造工程（ｃ）の他の一部に対応する図４のＶＩＩ－ＶＩＩ断面の構造を示す図である。 図１１Ｅは、実施の形態１に係る薄膜トランジスタアレイ装置の製造工程（ｃ）のさらに他の一部に対応する図４のＶＩＩ－ＶＩＩ断面の構造を示す図である。 図１１Ｆは、実施の形態１に係る薄膜トランジスタアレイ装置の製造工程（ｄ）に対応する図４のＶＩＩ－ＶＩＩ断面の構造を示す図である。 図１１Ｇは、実施の形態１に係る薄膜トランジスタアレイ装置の製造工程（ｅ）に対応する図４のＶＩＩ－ＶＩＩ断面の構造を示す図である。 図１１Ｈは、実施の形態１に係る薄膜トランジスタアレイ装置の製造工程（ｆ）に対応する図４のＶＩＩ－ＶＩＩ断面の構造を示す図である。 図１２Ａは、端子、ゲート配線、及び中継電極を形成する工程の一部に対応する図４のＶＩＩ－ＶＩＩ断面の構造を示す図である。 図１２Ｂは、端子、ゲート配線、及び中継電極を形成する工程の他の一部に対応する図４のＶＩＩ－ＶＩＩ断面の構造を示す図である。 図１２Ｃは、端子、ゲート配線、及び中継電極を形成する工程のさらに他の一部に対応する図４のＶＩＩ－ＶＩＩ断面の構造を示す図である。 図１３は、実施の形態１の変形例に係る薄膜トランジスタアレイ装置の図６に対応する断面の構造を示す図である。 図１４Ａは、図１３に示される薄膜トランジスタアレイ装置の製造工程の一部を示す図である。 図１４Ｂは、図１３に示される薄膜トランジスタアレイ装置の製造工程の一部を示す図である。 図１５は、図７の変形例を示す図である。 図１６は、図７の他の変形例を示す図である。 図１７は、図７のさらに他の変形例を示す図である。 図１８は、実施の形態２に係る画素の構成を示す正面図である。 図１９は、図１８のＸＩＸ－ＸＩＸにおける断面図である。 図２０は、図１８のＸＸ－ＸＸにおける断面図である。 図２１は、図１８のＸＸＩ－ＸＸＩにおける断面図である。 図２２は、図１８のＸＩＸ－ＸＩＸ断面から見た主要部分の斜視図である。 図２３Ａは、実施の形態２に係る薄膜トランジスタアレイ装置の製造工程（ａ）に対応する図１８のＸＩＸ－ＸＩＸ断面の構造を示す図である。 図２３Ｂは、実施の形態２に係る薄膜トランジスタアレイ装置の製造工程（ｂ）に対応する図１８のＸＩＸ－ＸＩＸ断面の構造を示す図である。 図２３Ｃは、実施の形態２に係る薄膜トランジスタアレイ装置の製造工程（ｃ）に対応する図１８のＸＩＸ－ＸＩＸ断面の構造を示す図である。 図２３Ｄは、実施の形態２に係る薄膜トランジスタアレイ装置の製造工程（ｄ）に対応する図１８のＸＩＸ－ＸＩＸ断面の構造を示す図である。 図２３Ｅは、実施の形態２に係る薄膜トランジスタアレイ装置の製造工程（ｅ）の一部に対応する図１８のＸＩＸ－ＸＩＸ断面の構造を示す図である。 図２３Ｆは、実施の形態２に係る薄膜トランジスタアレイ装置の製造工程（ｅ）の他の一部に対応する図１８のＸＩＸ－ＸＩＸ断面の構造を示す図である。 図２３Ｇは、実施の形態２に係る薄膜トランジスタアレイ装置の製造工程（ｆ）に対応する図１８のＸＩＸ－ＸＩＸ断面の構造を示す図である。 図２４Ａは、端子、ゲート配線、及び中継電極を形成する工程の一部に対応する図１８のＸＩＸ－ＸＩＸ断面の構造を示す図である。 図２４Ｂは、端子、ゲート配線、及び中継電極を形成する工程の他の一部に対応する図１８のＸＩＸ－ＸＩＸ断面の構造を示す図である。 図２４Ｃは、端子、ゲート配線、及び中継電極を形成する工程のさらに他の一部に対応する図１８のＸＩＸ－ＸＩＸ断面の構造を示す図である。 図２５Ａは、実施の形態２に係る薄膜トランジスタアレイ装置の製造工程（ａ）に対応する図１８のＸＸＩ－ＸＸＩ断面の構造を示す図である。 図２５Ｂは、実施の形態２に係る薄膜トランジスタアレイ装置の製造工程（ｂ）に対応する図１８のＸＸＩ－ＸＸＩ断面の構造を示す図である。 図２５Ｃは、実施の形態２に係る薄膜トランジスタアレイ装置の製造工程（ｃ）の一部に対応する図１８のＸＸＩ－ＸＩＩ断面の構造を示す図である。 図２５Ｄは、実施の形態２に係る薄膜トランジスタアレイ装置の製造工程（ｃ）の他の一部に対応する図１８のＸＸＩ－ＸＸＩ断面の構造を示す図である。 図２５Ｅは、実施の形態２に係る薄膜トランジスタアレイ装置の製造工程（ｃ）のさらに他の一部に対応する図１８のＸＸＩ－ＸＸＩ断面の構造を示す図である。 図２５Ｆは、実施の形態２に係る薄膜トランジスタアレイ装置の製造工程（ｄ）に対応する図１８のＸＸＩ－ＸＸＩ断面の構造を示す図である。 図２５Ｇは、実施の形態２に係る薄膜トランジスタアレイ装置の製造工程（ｅ）に対応する図１８のＸＸＩ－ＸＸＩ断面の構造を示す図である。 図２５Ｈは、実施の形態２に係る薄膜トランジスタアレイ装置の製造工程（ｆ）に対応する図１８のＸＸＩ－ＸＸＩ断面の構造を示す図である。 図２６Ａは、端子、ゲート配線、及び中継電極を形成する工程の一部に対応する図１８のＸＸＩ－ＸＸＩ断面の構造を示す図である。 図２６Ｂは、端子、ゲート配線、及び中継電極を形成する工程の他の一部に対応する図１８のＸＸＩ－ＸＸＩ断面の構造を示す図である。 図２６Ｃは、端子、ゲート配線、及び中継電極を形成する工程のさらに他の一部に対応する図１８のＸＸＩ－ＸＸＩ断面の構造を示す図である。 図２７は、実施の形態２の変形例に係る薄膜トランジスタアレイ装置の図１９に対応する断面の構造を示す図である。 図２８Ａは、図２７に示される薄膜トランジスタアレイ装置の製造工程の一部を示す図である。 図２８Ｂは、図２７に示される薄膜トランジスタアレイ装置の製造工程の一部を示す図である。 図２９は、図２１の変形例を示す図である。 図３０は、図２１の他の変形例を示す図である。 図３１は、図２１のさらに他の変形例を示す図である。 図３２は、従来の画素の構成を示す正面図である。 図３３は、図３２のＸＸＸＩＩＩ－ＸＸＸＩＩＩにおける断面図である。 図３４は、図３２のＸＸＸＩＶ－ＸＸＸＩＶにおける断面図である。 図３５は、図３２のＸＸＸＶ－ＸＸＸＶにおける断面図である。 図３６は、図３２のＸＸＸＩＩＩ－ＸＸＸＩＩＩ断面から見た主要部分の斜視図である。
　本発明の一形態に係る薄膜トランジスタアレイ装置は、ＥＬ層と層間絶縁膜を介して積層されている。前記薄膜トランジスタアレイ装置は、基板と、前記基板の上方に配置された第１配線と、前記第１配線と交差する第２配線と、前記基板上に形成されたゲート電極と第１及び第２電極とを含む第１トランジスタと、前記基板上に形成された第２トランジスタと、前記層間絶縁膜と前記第１トランジスタとの間、及び前記層間絶縁膜と前記第２トランジスタとの間に介在するパッシベーション膜と、前記パッシベーション膜下に積層された導電酸化物膜と、前記パッシベーション膜上に形成され、前記第１電極と同層に設けられた第１導電性部材と前記ＥＬ層に含まれる第２導電性部材とを中継する電極であって、前記パッシベーション膜に設けられた第１孔部を介して前記第１導電性部材と電気的に接続される中継電極とを含む。前記第１トランジスタ及び前記第２トランジスタは、ボトムゲート型のトランジスタである。前記第１配線は、前記第１電極と同層である前記パッシベーション膜の下層に配置され、且つ前記ゲート電極に電気的に接続される配線、及び第１電極に電気的に接続される配線の一方である。前記第２配線は、前記第１電極と別層である前記パッシベーション膜の上層に配置され、且つ前記ゲート電極に電気的に接続される配線及び前記第１電極に電気的に接続される配線の他方である。前記第１電極と同層で且つ前記基板の周縁部には、前記薄膜トランジスタアレイ装置の前記第１配線もしくは前記第２配線を駆動する外部信号が入力される端子部が配置される。前記導電酸化物膜は、前記端子部の上面を覆い、且つ少なくとも前記第１孔部の底面部において前記中継電極と前記第１導電性部材との間に介在し、前記中継電極と前記第１導電性部材とを電気的に接続させる。前記中継電極は、前記パッシベーション膜上の前記第２配線と同層に形成され、前記第２配線と同一材料からなる。
　一例として、前記第１配線は、前記ゲート電極に電気的に接続される配線であり、前記第２配線は、前記第１電極に電気的に接続される配線であってもよい。
　他の例として、前記第１配線は、前記第１電極に電気的に接続される配線であり、前記第２配線は、前記ゲート電極に電気的に接続される配線であってもよい。
　上記の薄膜トランジスタアレイ装置では、ゲート電極に電気的に接続される配線及び第１電極に電気的に接続される配線の一方をパッシベーション膜より下層に配置し、ゲート電極に電気的に接続される配線及び第１電極に電気的に接続される配線の他方を基板上に形成された第１電極とは別層であるパッシベーション膜上に配置した。そのため、第１及び第２配線の間の間隔は、ゲート電極と第１電極との間の間隔ではなく、第１電極上に形成されたパッシベーション膜の膜厚に対応する。ここで、パッシベーション膜は、薄膜トランジスタアレイ装置の表面を保護するものであるため、その膜厚を厚くしても薄膜トランジスタアレイ装置としての性能に影響を与えない。その結果、パッシベーション膜の膜厚を調整して、第１及び第２配線の間の距離を確保することにより、第１及び第２配線の間の寄生容量を低減することができる。
　また、第１電極と同層で且つ基板の周縁部は、パッシベーション膜に設けられた開口部から露出し、装置外部のゲート駆動回路又はソース駆動回路（若しくは、ドレイン駆動回路）との接続部である端子として利用できる。この場合、露出された端子は、空気又は空気中の水分に触れ酸化されやすい。酸化されると、酸化された端子と外部の駆動回路とが、電気抵抗が高い酸化層を介して電気的に接続されることとなるため、端子と外部の駆動回路との接続抵抗が高くなってしまうという問題がある。
　そこで、上記構成の薄膜トランジスタアレイ装置では、パッシベーション膜下に導電酸化物膜を積層させて、導電酸化物膜によって、端子の露出された領域（上面）を覆うようにした。このことにより、導電酸化物膜は、露出された端子が酸化されることを防止することができる。その結果、端子と外部の駆動回路との接続抵抗を長期にわたり低抵抗化することができる。
　上記のように、パッシベーション膜下に導電酸化物膜（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ：ＩＴＯ）が積層されている場合、第１電極と同層の第１導電性部材とＥＬ層に含まれる第２導電性部材との間に導電酸化物膜が介在することになり、導電酸化物膜によって第２導電性部材が酸化するという問題が生ずる。これに対し、上記構成によれば、第１導電性部材とオーバラップするパッシベーション膜上の領域に中継電極を形成し、中継電極に、第１及び第２導電性部材とを中継させている。また、導電酸化物膜は、中継電極と第１導電性部材との間に介在している。これにより、第２導電性部材と導電酸化物膜との間には中継電極が存在するので、導電酸化物膜によって第２導電性部材が酸化するのを防止できる。
　さらに、中継電極は、パッシベーション膜上の第２配線と同層に形成され、第２配線と同一材料からなる。このように、第２配線をパッシベーション膜上に配置したことで、第２配線と同層に第２配線と同一材料にて中継電極を形成できる。そのため、第２配線の形成と中継電極の形成とを同一工程にて行うことが可能となる。その結果、簡易な構成により、第１及び第２配線の間の寄生容量を低減しつつ、導電酸化物膜によって第２導電性部材が酸化するのを防止できる。
　また、前記第２導電性部材は、アルミニウムを主成分とする金属であってもよい。第２導電性部材と導電酸化物膜との間には中継電極が存在するので、第２導電性部材にアルミニウムを主成分とする金属を採用した場合であっても、導電酸化物膜によって第２導電性部材が酸化するのを防止できる。
　また、前記中継電極の前記導電酸化物膜と接する面は、少なくとも、銅、モリブデン、チタン、またはタングステンのいずれかを含む金属により形成されてもよい。
　また、前記中継電極は、積層構造であってもよい。
　また、前記層間絶縁膜は、有機膜と無機膜との二層からなってもよい。そして、前記無機膜は、前記第２配線及び前記中継電極を覆っていてもよい。
　また、前記第１トランジスタ及び前記第２トランジスタに各々含まれる半導体層は、結晶性半導体層であってもよい。そして、前記第１及び第２トランジスタの各々に含まれるゲート電極は、前記ゲート電極に電気的に接続される配線（すなわち、ゲート配線）に用いられる金属より高耐熱性の金属により形成されてもよい。
　上記構成によれば、第１トランジスタ及び第２トランジスタに各々含まれる半導体層は、結晶性半導体層としてもよい。この場合、半導体層を結晶性半導体層として形成するには、非結晶性半導体層にレーザ照射をして非結晶性半導体層の温度を１１００℃から１４１４℃の範囲にまで上昇させて、非結晶性半導体層を結晶化する必要がある。ボトムゲートの薄膜トランジスタアレイ装置においては、先ず基板上にゲート電極が形成され、その後に半導体層が形成されるため、上記のような高熱処理により非結晶性半導体層を結晶化させる場合には、ゲート電極を構成する金属の耐熱性が高いことが要求される。一方で、耐熱性が高い金属は抵抗も高いため、ゲート電極とゲート配線とを同一材料にて形成した場合、ゲート配線も高抵抗の金属にて形成されることになり、ゲート配線が高抵抗化するという問題が生ずる。
　しかしながら、上記構成の薄膜トランジスタアレイ装置によれば、ゲート電極とゲート配線とを別層で形成することにより、ゲート電極とゲート配線とを別材料から選択することが可能となる。これにより、ゲート電極を構成する金属の耐熱性を高くしつつ、ゲート配線を構成する金属を低抵抗の金属から選択して、ゲート配線を低抵抗化することができる。
　また、前記ゲート電極に電気的に接続される配線に用いられる金属より高耐熱性の金属は、モリブデン、タングステン、チタン、タンタル、ニッケルのいずれかを含む金属であってもよい。
　また、前記導電酸化物膜は、インジウムおよび錫を含む酸化物膜、あるいはインジウムおよび亜鉛を含む酸化物膜のいずれかであってもよい。
　本発明の一形態に係るＥＬ表示パネルは、上部電極と、下部電極と、前記上部電極と下部電極との間に介在する発光機能層を含むＥＬ発光素子を有するＥＬ部と、前記ＥＬ発光素子を制御する薄膜トランジスタアレイ装置と、前記ＥＬ部と前記薄膜トランジスタアレイ装置との間に介在する層間絶縁膜とを含む。前記薄膜トランジスタアレイ装置は、基板と、前記基板の上方に配置された第１配線と、前記第１配線と交差する第２配線と、前記基板上に形成されたゲート電極と第１及び第２電極とを含む第１トランジスタと、前記基板上に形成された第２トランジスタと、前記層間絶縁膜と前記第１トランジスタとの間、及び前記層間絶縁膜と前記第２トランジスタとの間に介在するパッシベーション膜と、前記パッシベーション膜下に積層された導電酸化物膜と、前記パッシベーション膜上に形成され、前記第１電極と同層に設けられた第１導電性部材と前記ＥＬ部に含まれる第２導電性部材とを中継する電極であって、前記パッシベーション膜に設けられた第１孔部を介して前記第１導電性部材と電気的に接続される中継電極とを含む。前記第１トランジスタ及び前記第２トランジスタは、ボトムゲート型のトランジスタである。前記第１配線は、前記第１電極と同層である前記パッシベーション膜の下層に配置され、且つ前記ゲート電極に電気的に接続される配線、及び第１電極に電気的に接続される配線の一方である。前記第２配線は、前記第１電極と別層である前記パッシベーション膜の上層に配置され、且つ前記ゲート電極に電気的に接続される配線及び前記第１電極に電気的に接続される配線の他方である。前記第１電極と同層で且つ前記基板の周縁部には、前記薄膜トランジスタアレイ装置の前記第１配線もしくは前記第２配線を駆動する外部信号が入力される端子部が配置される。前記導電酸化物膜は、前記端子部の上面端部を覆い、且つ少なくとも前記第１孔部の底面部において前記中継電極と前記第１導電性部材との間に介在し、前記中継電極と前記第１導電性部材とを電気的に接続させる。前記中継電極は、前記パッシベーション膜上の前記第２配線と同層に形成され、前記第２配線と同一材料からなる。
　ＥＬ表示パネルは、表示パネルのＥＬ素子部の発光を制御する薄膜トランジスタアレイ装置に形成されたゲート信号の遅延により、表示パネルが２０インチ、３０インチ、４０インチと大型化するに従って表示パネルを駆動するためのマージンが減少する。
　そこで、上記構成の薄膜トランジスタアレイ装置を採用すれば、大画面のＥＬ表示パネルであっても、第１及び第２配線の間での寄生容量の低減ができるため、ゲート信号の遅延、及びゲート信号波形の鈍りを低減したＥＬ表示パネルを実現できるため、高いフレーム周波数で動作させることで、動画解像度に優れたＥＬ表示パネルを実現できる。また、薄膜トランジスタアレイ装置とＥＬ素子との電気的接続を長期にわたり低抵抗とすることができるため、ＥＬ素子の発光電流が減少せず低消費電力で発光輝度が高く、かつ、長寿命のＥＬパネルが実現できる。さらに、簡易な構成により、第１及び第２配線の間の寄生容量を低減しつつ、導電酸化物膜によって第２導電性部材が酸化するのを防止できるため、製造歩留まりが高いＥＬ表示パネルを実現できる。
　また、前記第２導電性部材は、アルミニウムを主成分とする金属であってもよい。
　また、前記第２導電性部材と前記中継電極とは、前記層間絶縁膜に設けられた孔部の上部周縁の平坦領域で接続されてもよい。
　本発明の一形態に係るＥＬ表示装置は、上記記載のＥＬ表示パネルを搭載する。
　上記のＥＬ表示パネルを搭載することにより、映像信号を劣化させることのない高画質な画像を表示できるＥＬ表示装置を実現できる。
　本発明の一形態に係るＥＬ層と層間絶縁膜を介して積層された薄膜トランジスタアレイ装置を製造する方法である。具体的には、基板を準備する第１工程と、前記基板上に、第１配線を形成する第２工程と、前記基板上に、ゲート電極と第１及び第２電極とを含む第１トランジスタと第２トランジスタとを形成すると共に、前記第１及び第２トランジスタ上に導電酸化物膜を形成する第３工程と、前記導電酸化物膜上にパッシベーション膜を形成する第４工程と、前記パッシベーション膜上に、前記第１配線と交差する第２配線と、前記第１電極と同層に設けられた第１導電性部材と前記ＥＬ層に設けられた第２導電性部材とを中継する電極であって、前記パッシベーション膜に設けられた第１孔部を介して前記第１導電性部材と電気的に接続される中継電極とを形成する第５工程とを含む。前記第１トランジスタ及び前記第２トランジスタは、ボトムゲート型のトランジスタである。前記第１配線は、前記第１電極と同層である前記パッシベーション膜の下層に配置され、且つ前記ゲート電極に電気的に接続される配線、及び第１電極に電気的に接続される配線の一方である。前記第２配線は、前記第１電極と別層である前記パッシベーション膜の上層に配置され、且つ前記ゲート電極に電気的に接続される配線及び前記第１電極に電気的に接続される配線の他方である。前記第３工程において、前記第１電極と同層に設けられ、前記第１配線もしくは前記第２配線を駆動する外部信号が入力される端子部の上面を覆うように、前記導電酸化物膜を形成する。前記第４工程において、前記導電酸化物膜に覆われた前記端子部の上面を、前記パッシベーション膜に設けられた開口部から露出させる。前記導電酸化物膜は、少なくとも前記第１孔部の底面部において前記中継電極と前記第１導電性部材との間に介在し、前記中継電極と前記第１導電性部材とを電気的に接続させる。前記第５工程において、前記中継電極は、前記第２配線と同一材料を用いて、前記パッシベーション膜上の前記第２配線と同層に形成される。
　また、前記第２導電性部材は、アルミニウムを主成分とする金属であってもよい。
　また、前記中継電極の前記導電酸化物膜と接する面を、銅、モリブデン、チタン、又はタングステンのいずれかを含む金属により形成してもよい。
　また、前記第１トランジスタ及び前記第２トランジスタに各々含まれる半導体層は、結晶性半導体層であってもよい。そして、前記第１及び第２トランジスタの各々に含まれるゲート電極を、前記ゲート電極に電気的に接続される配線（すなわち、ゲート配線）に用いられる金属より高耐熱性の金属により形成してもよい。
　上記の製造方法によれば、ゲート電極とゲート配線とを別層で形成することにより、ゲート電極とゲート配線とを別材料から選択することが可能となる。これにより、ゲート電極を構成する金属の耐熱性が高くしつつ、ゲート配線を構成する金属を低抵抗の金属から選択して、ゲート配線を低抵抗化することができる。その結果、移動度が高い半導体層を形成できるとともに、低抵抗のゲート配線を形成できるようになる。
　また、前記導電酸化物膜を、インジウムおよび錫を含む酸化物膜、あるいはインジウムおよび亜鉛を含む酸化物膜で形成してもよい。
　本発明の一形態に係るＥＬ表示パネルの製造方法は、基板を準備する第１工程と、前記基板上に、第１配線を形成する第２工程と、前記基板上に、ゲート電極と第１及び第２電極とを含む第１トランジスタと第２トランジスタとを形成すると共に、前記第１及び第２トランジスタ上に導電酸化物膜を形成する第３工程と、前記導電酸化物膜上に、パッシベーション膜を形成する第４工程と、前記パッシベーション膜上に、前記第１配線と交差する第２配線と、前記パッシベーション膜に設けられた第１孔部を介して第１電極と同層に設けられた第１導電性部材と電気的に接続される中継電極とを形成する第５工程と、前記パッシベーション膜上に、層間絶縁膜を形成する第６工程と、前記層間絶縁膜上に下部電極を形成する第７工程と、前記下部電極の上方に発光機能層を形成する第８工程と、前記発光機能層の上方に上部電極を形成する第９工程とを含む。前記中継電極は、前記第１導電性部材と、前記層間絶縁膜より上に形成される第２導電性部材とを中継するものである。前記第１トランジスタ及び前記第２トランジスタは、ボトムゲート型のトランジスタである。前記第１配線は、前記第１電極と同層である前記パッシベーション膜の下層に配置され、且つ前記ゲート電極に電気的に接続される配線、及び第１電極に電気的に接続される配線の一方である。前記第２配線は、前記第１電極と別層である前記パッシベーション膜の上層に配置され、且つ前記ゲート電極に電気的に接続される配線及び前記第１電極に電気的に接続される配線の他方である。前記第３工程において、前記第１電極と同層に設けられ、前記第１配線もしくは前記第２配線を駆動する外部信号が入力される端子部の上面を覆うように、前記導電酸化物膜を形成する。前記第４工程において、前記導電酸化物膜に覆われた前記端子部の上面を、前記パッシベーション膜に設けられた開口部から露出させる。前記導電酸化物膜は、少なくとも前記第１孔部の底面部において前記中継電極と前記第１導電性部材との間に介在し、前記中継電極と前記第１導電性部材とを電気的に接続させる。前記第５工程において、前記中継電極は、前記パッシベーション膜上に形成された前記第２配線と同一材料を用いて、前記パッシベーション膜上の前記第２配線と同層に形成される。
　以下、図面を参照して本発明の実施形態を詳細に説明する。
　（実施の形態１）
　図１～図３を参照して、本発明の実施の形態１に係る有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）ディスプレイ（有機ＥＬ表示パネル）１０及び画像表示装置用の薄膜トランジスタアレイ装置（以下、単に「薄膜トランジスタアレイ装置」と表記する）２０を説明する。なお、図１は、薄膜半導体アレイ基板１を示す図である。図２Ａは、本発明の実施の形態１に係る表示装置の一例である有機ＥＬディスプレイ１０の斜視図である。図２Ｂは、図２Ａの積層構造をより具体的に示す部分斜視図であって、ラインバンクの例を示す図である。図２Ｃは、図２Ａの積層構造をより具体的に示す部分斜視図であって、ピクセルバンクの例を示す図である。図３は、画素１００を駆動する画素回路３０の回路構成を示す図である。
　まず、薄膜半導体アレイ基板１は、図１に示されるように、複数（図１では２個）の有機ＥＬディスプレイ１０で構成されている。また、有機ＥＬディスプレイ１０は、図２Ａに示されるように、下層より、薄膜トランジスタアレイ装置２０、層間絶縁膜（平坦化膜）１１（図２Ａでは図示省略）、陽極（下部電極）１２、有機ＥＬ層（有機発光層）１３、及び透明陰極（上部電極）１４の積層構造体である。また、陽極１２及び有機ＥＬ層１３の間には正孔輸送層（図示省略）が、有機ＥＬ層１３及び透明陰極１４の間には電子輸送層（図示省略）が積層される。
　薄膜トランジスタアレイ装置２０には、複数の画素１００が行列状（マトリックス状）に配置されている。各画素１００は、それぞれに設けられた画素回路３０によって駆動される。また、薄膜トランジスタアレイ装置２０は、行状に配置される複数のゲート配線２１と、ゲート配線２１と交差するように列状に配置される複数のソース配線（信号配線）２２と、ソース配線２２に平行に延びる複数の電源配線２３（図２Ａでは図示省略）とを備える。
　このゲート配線２１は、画素回路３０のそれぞれに含まれるスイッチング素子として動作する薄膜トランジスタのゲート電極４１（図２Ａでは図示省略）を行毎に接続する。ソース配線２２は、画素回路３０のそれぞれに含まれるスイッチング素子として動作する薄膜トランジスタのソース電極４２（図２Ａでは図示省略）を列毎に接続する。電源配線２３は、画素回路３０のそれぞれに含まれる駆動素子として動作する薄膜トランジスタのドレイン電極５２（図２Ａでは図示省略）を列毎に接続する。
　より具体的には、有機ＥＬディスプレイ１０の各画素１００は、図２Ｂ及び図２Ｃに示されるように、３色（赤色、緑色、青色）のサブ画素１００Ｒ、１００Ｇ、１００Ｂによって構成されている。サブ画素１００Ｒ、１００Ｇ、１００Ｂは、それぞれ図２Ｂの奥行き方向に複数個並んでいる（これを「サブ画素列」と表記する）。
　図２Ｂはラインバンクの例を示す図であって、各サブ画素列は、バンク１５によって互いに分離されている。図２Ｂに示されるバンク１５は、互いに隣接するサブ画素列の間をソース配線２２と平行な方向に延びる突条であって、薄膜トランジスタアレイ装置２０上に形成されている。言い換えれば、各サブ画素列は、互いに隣接する突条の間（すなわち、バンク１５の開口部）に、それぞれ形成されている。
　陽極１２は、薄膜トランジスタアレイ装置２０上（より具体的には、層間絶縁膜１１上）で且つバンク１５の開口部内に、サブ画素１００Ｒ、１００Ｇ、１００Ｂ毎に形成されている。有機ＥＬ層１３は、陽極１２上で且つバンク１５の開口部内に、サブ画素列毎（すなわち、各列の複数の陽極１２を覆うように）に形成されている。透明陰極１４は、複数の有機ＥＬ層１３及びバンク１５（複数の突条）上で、且つ全てのサブ画素１００Ｒ、１００Ｇ、１００Ｂを覆うように、連続的に形成されている。
　一方、図２Ｃはピクセルバンクの例を示す図であって、各サブ画素１００Ｒ、１００Ｇ、１００Ｂは、バンク１５によって互いに分離されている。図２Ｃに示されるバンク１５は、ゲート配線２１に平行に延びる突条と、ソース配線２２に平行に延びる突条とが互いに交差するように形成されている。そして、この突条で囲まれる部分（すなわち、バンク１５の開口部）にサブ画素１００Ｒ、１００Ｇ、１００Ｂが形成されている。
　陽極１２は、薄膜トランジスタアレイ装置２０上（より具体的には、層間絶縁膜１１上）で且つバンク１５の開口部内に、サブ画素１００Ｒ、１００Ｇ、１００Ｂ毎に形成されている。同様に、有機ＥＬ層１３は、陽極１２上で且つバンク１５の開口部内に、サブ画素１００Ｒ、１００Ｇ、１００Ｂ毎に形成されている。透明陰極１４は、複数の有機ＥＬ層１３及びバンク１５（複数の突条）上で、且つ全てのサブ画素１００Ｒ、１００Ｇ、１００Ｂを覆うように、連続的に形成されている。
　さらに、図２Ｂ及び図２Ｃでは図示を省略するが、薄膜トランジスタアレイ装置２０には、各サブ画素１００Ｒ、１００Ｇ、１００Ｂ毎に画素回路３０が形成されている。そして、各サブ画素１００Ｒ、１００Ｇ、１００Ｂと、対応する画素回路３０とは、図７に示されるように、中継電極５５によって電気的に接続されている。
　なお、サブ画素１００Ｒ、１００Ｇ、１００Ｂは、有機ＥＬ層１３の特性（発光色）が異なることを除いて同一の構成である。そこで、以降の説明では、サブ画素１００Ｒ、１００Ｇ、１００Ｂを区別することなく、全て「画素１００」と表記する。また、本発明は、図２Ｂに示されるラインバンクにも、図２Ｃに示されるピクセルバンクにも同様に適用することができる。
　画素回路３０は、図３に示されるように、スイッチ素子として動作する第１のトランジスタ４０と、駆動素子として動作する第２のトランジスタ５０と、対応する画素に表示するデータを記憶するキャパシタ６０とで構成される。
　第１のトランジスタ４０は、ゲート配線２１に接続されるゲート電極４１と、ソース配線２２に接続されるソース電極４２と、キャパシタ６０及び第２のトランジスタ５０のゲート電極５１に接続されるドレイン電極４３と、半導体膜４４（図３では図示省略）とで構成される。この第１のトランジスタ４０は、接続されたゲート配線２１及びソース配線２２に電圧が印加されると、当該ソース配線２２に印加された電圧値を表示データとしてキャパシタ６０に保存する。
　第２のトランジスタ５０は、第１のトランジスタ４０のドレイン電極４３に接続されるゲート電極５１と、電源配線２３及びキャパシタ６０に接続されるドレイン電極５２と、陽極１２に接続されるソース電極５３と、半導体膜５４（図３では図示省略）とで構成される。この第２のトランジスタ５０は、キャパシタ６０が保持している電圧値に対応する電流を電源配線２３からソース電極５３を通じて陽極１２に供給する。
　すなわち、上記構成の有機ＥＬディスプレイ１０は、ゲート配線２１とソース配線２２との交点に位置する画素１００毎に表示制御を行うアクティブマトリックス方式を採用している。
　次に、図４～図８を参照して、薄膜トランジスタアレイ装置２０を構成する画素１００の構造（図５及び図６の破断線の右側の構造）を説明する。なお、図４は、画素１００の構成を示す正面図である。図５は、図４のＶ－Ｖにおける断面図である。図６は、図４のＶＩ－ＶＩにおける断面図である。図７は、図４のＶＩＩ－ＶＩＩにおける断面図である。図８は、図４のＶ－Ｖ断面から見た主要部分の斜視図である。なお、図７には、層間絶縁膜１１及び陽極１２をも図示している。
　図４～図７に示されるように、画素１００は、基板１１０、第１の金属層（導電層）１２０、ゲート絶縁膜１３０、半導体膜４４、５４、第２の金属層（導電層）１４０、導電酸化物膜（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ：ＩＴＯ）１６０、パッシベーション膜１５０、及び第３の金属層（導電層）１７０の積層構造体である。
　基板１１０上に積層される第１の金属層１２０には、第１のトランジスタ４０のゲート電極４１と、第２のトランジスタ５０のゲート電極５１とが形成される。また、基板１１０及び第１の金属層１２０上には、ゲート電極４１、５１を覆うように、ゲート絶縁膜１３０が形成されている。
　半導体膜４４は、ゲート絶縁膜１３０上（ゲート絶縁膜１３０と第２の金属層１４０との間）で、且つゲート電極４１と重畳する領域内に配置される。同様に、半導体膜５４は、ゲート絶縁膜１３０上（ゲート絶縁膜１３０と第２の金属層１４０との間）で、且つゲート電極５１と重畳する領域内に配置される。なお、本明細書中の「重畳する」とは、上下方向から見て互いに重なり合う位置関係にあることを指す。
　ゲート絶縁膜１３０及び半導体膜４４、５４上に積層される第２の金属層１４０には、ゲート配線２１と、第１のトランジスタ４０のソース電極４２及びドレイン電極４３と、第２のトランジスタ５０のドレイン電極５２及びソース電極５３とが形成されている。つまり、第１及び第２のトランジスタ４０、５０は、ゲート電極４１、５１がソース電極４２、５３及びドレイン電極４３、５２より下層に形成されるボトムゲート型のトランジスタである。
　より具体的には、ソース電極４２及びドレイン電極４３は、互いに対向する位置で、且つそれぞれが半導体膜４４の一部に重畳するように形成される。同様に、ドレイン電極５２及びソース電極５３は、互いに対向する位置で、且つそれぞれが半導体膜５４の一部に重畳するように形成される。
　また、ゲート絶縁膜１３０には、ゲート配線２１及びゲート電極４１に重畳する位置に、厚み方向に貫通する第１のコンタクトホール（孔部）１７１が形成されている。そして、ゲート配線２１は、第１のコンタクトホール１７１を介して、第１の金属層１２０に形成されたゲート電極４１と電気的に接続されている。
　また、ゲート絶縁膜１３０には、ドレイン電極４３及びゲート電極５１に重畳する位置に、厚み方向に貫通する第２のコンタクトホール（孔部）１７２が形成されている。そして、ドレイン電極４３は、第２のコンタクトホール１７２を介して、第１の金属層１２０に形成されたゲート電極５１と電気的に接続されている。
　さらに、ゲート絶縁膜１３０及び第２の金属層１４０上には、ソース電極４２、５３、及びドレイン電極４３、５２を覆うように、導電酸化物膜１６０が形成されている。つまり、導電酸化物膜１６０は、パッシベーション膜１５０と第１及び第２のトランジスタ４０、５０との間に介在するように形成されている。導電酸化物膜１６０は、ゲート配線２１、ソース電極４２、５３、及びドレイン電極４３、５２等（すなわち、第２の金属層１４０の各構成要素）に重畳する位置に選択的に形成されている。
　導電酸化物膜１６０上には、パッシベーション膜１５０が積層されている。さらに、パッシベーション膜１５０上には、第３の金属層１７０が積層されている。パッシベーション膜１５０上に積層される第３の金属層１７０には、ソース配線２２、電源配線２３、及び中継電極５５が形成される。
　また、パッシベーション膜１５０には、ソース配線２２及びソース電極４２に重畳する位置に、厚み方向に貫通する第３のコンタクトホール（孔部）１７３が形成されている。そして、ソース配線２２は、第３のコンタクトホール１７３を介して、第２の金属層１４０に形成されたソース電極４２と電気的に接続されている。なお、ソース配線２２とソース電極４２とは直接接触しておらず、両者の間には導電酸化物膜１６０が介在している。
　また、パッシベーション膜１５０には、電源配線２３及びドレイン電極５２に重畳する位置に、厚み方向に貫通する第４のコンタクトホール（孔部）１７４が形成されている。そして、電源配線２３は、第４のコンタクトホール１７４を介して、第２の金属層１４０に形成されたドレイン電極５２と電気的に接続されている。なお、電源配線２３とドレイン電極５２とは直接接触しておらず、両者の間には導電酸化物膜１６０が介在している。
　さらに、パッシベーション膜１５０には、第２のトランジスタ５０のドレイン電極５２及び中継電極５５に重畳する位置に、厚み方向に貫通する第５のコンタクトホール（孔部）１７５が形成されている。そして、中継電極５５は、第５のコンタクトホール１７５を介して、第２の金属層１４０に形成されたソース電極５３と電気的に接続されている。なお、ソース電極５３と中継電極５５とは直接接触しておらず、両者の間には導電酸化物膜１６０が介在している。
　さらに、パッシベーション膜１５０及び第３の金属層１７０上には、ソース配線２２、電源配線２３、及び中継電極５５を覆うように、層間絶縁膜１１が形成されている。層間絶縁膜１１上には、隣接する画素１００との境界部分にバンク１５が形成されている。そして、バンク１５の開口部には、画素１００単位で形成される陽極１２と、色（サブ画素列）単位又はサブ画素単位で形成される有機ＥＬ層１３とが形成される。さらに、有機ＥＬ層１３及びバンク１５上には、透明陰極１４が形成される。
　さらに、陽極１２及び中継電極５５に重畳する位置に、層間絶縁膜１１を厚み方向に貫通する第６のコンタクトホール（孔部）１７６が形成されている。そして、陽極１２は、第６のコンタクトホール１７６を介して、第３の金属層１７０に形成された中継電極５５に電気的に接続される。なお、図７に示される中継電極５５は、第５のコンタクトホール１７５に充填される中央領域と、第５のコンタクトホール１７５の上部周縁に延在する平坦領域とで構成されている。そして陽極１２は、中継電極５５の平坦領域で電気的に接続されている。
　上記構成の画素１００において、図８に示されるように、ゲート配線２１は、パッシベーション膜１５０より下層の第２の金属層１４０に形成されている。一方、ソース配線２２及び電源配線２３は、ゲート配線２１と別層の第３の金属層１７０に形成されている。そして、ゲート配線２１とソース配線２２、及びゲート配線２１と電源配線２３とは、パッシベーション膜１５０及び導電酸化物膜１６０を挟んで互いに交差している。
　上記構成のように、各配線（ゲート配線２１、ソース配線２２、及び電源配線２３）を、ゲート電極４１、５１が形成される第１の金属層１２０より上方の金属層（第２の金属層１４０及び第３の金属層１７０）に設けることにより、ゲート電極４１、５１及び各配線をそれぞれに適した材料で構成することができる。また、パッシベーション膜１５０は、ゲート絶縁膜１３０と比較して、膜厚を自由に設定することができる。そこで、各配線を、当該パッシベーション膜１５０を介して積層方向に隣接する第２及び第３の金属層１４０、１７０に配置することにより、寄生容量を低減することができる。
　次に、図５及び図６を参照して、薄膜トランジスタアレイ装置２０の端部（周縁部）に形成される端子部７０、８０の構造（図５及び図６の破断線の左側の構造）を説明する。
　図５に示される端子部（破断線の左側の部分）７０は、行方向に連なる複数の画素１００の両端の２箇所に形成されている。端子部７０には、ゲート配線２１の端部の上面を導電酸化物膜１６０で覆うことによって、端子７１が形成されている。そして、この端子７１は、パッシベーション膜１５０を厚み方向に貫通する孔部７２によって外部に露出される。
　つまり、端子部７０は、行列状に配置された画素１００を行毎に接続するゲート配線２１の両端に設けられて、ゲート配線２１と外部の駆動回路とを接続し、外部の駆動回路からゲート配線２１に信号を入力する接続部として機能する。ここで、導電酸化物膜１６０は、孔部７２から露出するゲート配線２１の端部を覆うように配置されているので、ゲート配線２１が空気中の水分等と接触して酸化するのを防止することができる。
　同様に、図６に示される端子部（破断線の左側の部分）８０は、列方向に連なる複数の画素１００の両端の２箇所に形成されている。この端子部８０は、第２の金属層１４０に形成された中継配線８２と、パッシベーション膜１５０を厚み方向に貫通する孔部８３、８４とで構成される。また、中継配線８２の上面は導電酸化物膜１６０で覆われており、その端部（図６の左側の端部）が端子８１として機能する。孔部８３は、中継配線８２の一方側端部に重畳する位置に形成され、端子８１を露出させる。同様に、孔部８４は、中継配線８２の他方側端部に重畳する位置に形成され、ソース配線２２の端部と中継配線８２の他方側端部とを電気的に接続する。
　つまり、端子部８０は、行列状に配置された画素１００を列毎に接続するソース配線２２の両端に設けられて、ソース配線２２と外部の駆動回路とを接続し、外部の駆動回路からソース配線２２に信号を入力する接続部として機能する。ここで、導電酸化物膜１６０は、孔部８３から露出する中継配線８２の端部を覆うように配置されているので、中継配線８２が空気中の水分等と接触して酸化するのを防止することができる。
　次に、図９Ａ～図１２Ｃを参照して、本実施の形態１に係る薄膜トランジスタアレイ装置２０を製造する方法を説明する。なお、図９Ａ～図９Ｆは、製造工程（ａ）～（ｆ）に対応する図４のＶ－Ｖ断面の構造を示す図である。図１０Ａ～図１０Ｃは、図９Ｅと図９Ｆとの間の製造工程の詳細を示す図である。図１１Ａ～図１１Ｈは、製造工程（ａ）～（ｆ）に対応する図４のＶＩＩ－ＶＩＩ断面の構造を示す図である。図１２Ａ～図１２Ｃは、図１１Ｇと図１１Ｈとの間の製造工程の詳細を示す図である。
　まず、図９Ａ及び図１１Ａに示される製造工程（ａ）のように、基板１１０を準備する。基板１１０には、一般的に、ガラス、石英等、絶縁性の材料を使用する。基板１１０からの不純物の拡散を防止するために、図示しない酸化珪素膜もしくは窒化珪素膜を基板１１０の上面に形成しても良い。膜厚は１００ｎｍ程度である。
　続いて、図１１Ｂに示される製造工程（ｂ）のように、基板１１０上に耐熱性を有する第１の金属層１２０を形成した後、フォトリソグラフィー法、エッチング法などによりパターニングを行い、ゲート電極４１、５１を形成する。材料としては、耐熱性のあるＭｏ、Ｗ、Ｔａ、Ｔｉ、Ｎｉのいずれかあるいはそれらの合金が挙げられる。本実施の形態１ではＭｏを用いた。厚みは１００ｎｍ程度が望ましい。
　続いて、図９Ｂ及び図１１Ｃ～図１１Ｅに示される製造工程（ｃ）のように、基板１１０及び第１の金属層１２０上にゲート絶縁膜１３０を形成し、ゲート絶縁膜１３０上に半導体層を形成する。なお、ゲート絶縁膜１３０及び半導体層は、プラズマＣＶＤ法等により、真空を破ることなく連続的に形成される。ゲート絶縁膜１３０としては、酸化珪素膜、窒化珪素膜、もしくはその複合膜が形成される。厚みは２００ｎｍ程度である。また、半導体層は、５０ｎｍ程度の非晶質シリコン膜である。
　この後、例えば、図１１Ｄの矢印で示すように、半導体層上にエキシマレーザ等を照射することにより、半導体層を非結晶性半導体層から多結晶性半導体層へ改質する。結晶化の方法としては、例えば４００℃～５００℃の炉内で脱水素を行ったのち、エキシマレーザによって結晶化させ、その後、真空中で数秒～数１０秒の水素プラズマ処理を行う。より具体的には、エキシマレーザ等を照射して、非結晶性半導体層の温度を所定の温度範囲まで上昇させることにより、結晶化させる。ここで、所定の温度範囲とは、例えば、１１００℃～１４１４℃である。また、多結晶性半導体層内の平均結晶粒径は、２０ｎｍ～６０ｎｍである。
　ここで、ゲート電極４１、５１を構成する第１の金属層１２０は、上記の工程で高温に曝されるので、上記の温度範囲の上限値（１４１４℃）より融点が高い金属で形成される必要がある。一方、以降の工程で積層される第２及び第３の金属層１４０、１７０は、上記の温度範囲の下限値（１１００℃）より融点が低い金属で形成してもよい。
　次に、図１１Ｅに示すように、フォトリソグラフィー法、エッチング法等により、半導体層を島状の半導体膜４４、５４に加工する。さらに、ゲート絶縁膜１３０に、同じくフォトリソグラフィー法、エッチング法等により、第１及び第２の貫通孔（図示省略）を形成する。この第１の貫通孔は後に第１のコンタクトホール１７１に、第２の貫通孔は後に第２のコンタクトホール１７２になる。
　その後、図９Ｃ及び図１１Ｆに示される製造工程（ｄ）のように、ゲート絶縁膜１３０及び半導体膜４４、５４上に第２の金属層１４０と導電酸化物膜１６０とを形成し、パターニングによりゲート配線２１、ソース電極４２、５３、ドレイン電極４３、５２、及び中継配線８２をそれぞれ加工する。このとき、第２の金属層１４０を構成する材料が第１及び第２の貫通孔（図示省略）にも充填され、第１及び第２のコンタクトホール１７１、１７２が形成される。この工程により、ゲート配線２１とゲート電極４１とが第１のコンタクトホール１７１を介して電気的に接続される。同様に、ゲート電極５１とドレイン電極４３とが第２のコンタクトホール１７２を介して電気的に接続される。
　第２の金属層１４０を構成する材料としては、低抵抗金属であるＡｌ、Ｃｕ、Ａｇのいずれかあるいはそれらの合金が挙げられる。本実施の形態１ではＡｌを使用し、厚みは３００ｎｍ程度である。
　また、ここで形成されるゲート配線２１、ソース電極４２、５３、ドレイン電極４３、５２、及び中継配線８２の上面は、導電酸化物膜１６０で覆われる。そこで、第２の金属層１４０の導電酸化物膜１６０と接する面は、少なくとも、銅、モリブデン、チタン、またはタングステンのいずれかを含む金属により形成される。例えば、第２の金属層１４０を積層構造とし、バリアメタルとしてＭｏを５０ｎｍ形成した後に、Ａｌを３００ｎｍ形成してもよい。より低抵抗が求められる場合、Ａｌの代わりにＣｕ（この場合は、バリアメタルは不要）が使用される場合もある。また、厚みを増加させることでも更なる低抵抗が実現できる。
　また、導電酸化物膜１６０を構成する材料は、インジウムおよび錫を含む酸化物膜、あるいはインジウムおよび亜鉛を含む酸化物膜のいずれかである。さらに、後述する第３の金属層１７０を構成する材料は、低抵抗であることが求められるため、第２の金属層１４０と同じ金属でも良い。
　また、ソース電極４２と半導体膜４４との間、及びドレイン電極４３と半導体膜４４との間には、一般的に、図示しない低抵抗半導体層が形成される。この低抵抗半導体層は、一般的に、リン等のｎ型ドーパントがドーピングされた非晶質シリコン層、もしくはボロン等のｐ型ドーパントがドーピングされた非晶質シリコン層が使用される。厚みとしては２０ｎｍ程度である。結晶化された半導体膜４４とドーピングされた非晶質シリコン層との間にさらに非晶質シリコン等の半導体層があってもよい。これらの膜はデバイス特性を向上させるために必要になる場合がある。半導体膜５４についても同様である。
　その後、図９Ｄ、図９Ｅ、及び図１１Ｇに示される製造工程（ｅ）のように、酸化膜（例えば、酸化珪素膜）、窒化膜（例えば、窒化珪素膜）、もしくはそれらの膜の積層膜からなるパッシベーション膜１５０を、ゲート絶縁膜１３０、半導体膜４４、５４、及び導電酸化物膜１６０で覆われた第２の金属層１４０上に形成する。なお、パッシベーション膜１５０は上記の酸化膜や窒化膜等の無機膜に限らず、アクリル系やイミド系の感光樹脂による有機膜であっても良い。
　また、パッシベーション膜１５０に、フォトリソグラフィー法、エッチング法等により、パッシベーション膜１５０を厚み方向に貫通する第３～第５の貫通孔１７３ａ（第４及び第５の貫通孔は図示省略）及び孔部７２、８３、８４を形成する。この第３の貫通孔１７３ａは後に第３のコンタクトホール１７３に、第４の貫通孔は後に第４のコンタクトホール１７４に、第５の貫通孔は後に第５のコンタクトホール１７５になる。
　ここで、第２及び第３の金属層１４０、１７０に挟まれたパッシベーション膜１５０に形成される単位面積あたりの容量が、第１及び第２の金属層１２０、１４０に挟まれたゲート絶縁膜１３０により形成される単位面積あたりの容量より小さくなるように、ゲート絶縁膜１３０及びパッシベーション膜１５０の材料や膜厚を決定する。より具体的には、パッシベーション膜１５０に形成される単位面積当たりの容量は、１．５×１０－４（Ｆ／ｍ２）未満であるのが望ましい。一方、ゲート絶縁膜１３０に形成される単位面積当たりの容量は、１．５×１０－４（Ｆ／ｍ２）以上であるのが望ましい。
　さらに、図９Ｆ及び図１１Ｈに示される製造工程（ｆ）のように、パッシベーション膜１５０上に第３の金属層１７０を形成する。そして、第３の金属層１７０は、パターニングにより、ソース配線２２、電源配線２３、及び中継電極５５に加工される。ソース配線２２、電源配線２３、及び中継電極５５を形成する工程は、図１０Ａ～図１０Ｃ及び図１２Ａ～図１２Ｃを用いて、後述する。
　このとき、第３の金属層１７０を構成する材料が第３～第５の貫通孔１７３ａ（第４及び第５の貫通孔派図示省略）にも充填され、第３～第５のコンタクトホール１７３、１７４、１７５が形成される。これにより、第３のコンタクトホール１７３を介してソース配線２２とソース電極４２とが電気的に接続され、第４のコンタクトホール１７４を介して電源配線２３とドレイン電極５２とが電気的に接続され、第５のコンタクトホール１７５を介してソース電極５３と中継電極５５とが電気的に接続される。
　次に、図１０Ａ～図１０Ｃ及び図１２Ａ～図１２Ｃを参照して、ソース配線２２、電源配線２３、及び中継電極５５を形成する工程を詳細に説明する。
　まず、図１０Ａ及び図１２Ａに示すように、パッシベーション膜１５０上に第３の金属層１７０を形成する。この工程では、第３の金属層１７０は、画素１００の全面に形成されている。
　続いて、図１０Ｂ及び図１２Ｂに示すように、第３の金属層１７０上に感光性レジスト膜１８０を成膜する。感光性レジスト膜１８０は、加工後にソース配線２２、電源配線２３、及び中継電極５５となる部分に重畳する位置に形成される。一方、それ以外の領域、つまり、最終的に第３の金属層１７０が除去される部分には、感光性レジスト膜１８０は形成されない。
　次に、図１０Ｃ及び図１２Ｃに示すように、エッチング法によって、ソース配線２２、電源配線２３、及び中継電極５５をパターニングする。具体的には、感光性レジスト膜１８０の位置においては、第３の金属層１７０が残る。ここで残された第３の金属層１７０は、ソース配線２２、電源配線２３、及び中継電極５５となる。つまり、ソース配線２２と電源配線２３と中継電極５５とは、同一の材料で形成される。一方、感光性レジスト膜１８０が形成されていない領域においては、第３の金属層１７０が除去される。
　続いて、図示は省略するが、本実施の形態１に係る有機ＥＬディスプレイ１０を製造する方法を説明する。具体的には、上記の薄膜トランジスタアレイ装置２０上に層間絶縁膜１１、バンク１５、陽極１２、有機ＥＬ層１３、及び透明陰極１４を、この順に積層する方法を説明する。
　まず、第３の金属層１７０上に、層間絶縁膜１１を形成する。その後、フォトリソグラフィー法、エッチング法により、層間絶縁膜１１を貫通する第６の貫通孔（図示省略）を形成する。この第６の貫通孔は、後に第６のコンタクトホール１７６となる。
　次に、バンク１５は、層間絶縁膜１１上の各画素１００の境界に対応する位置に形成される。さらに、陽極１２は、層間絶縁膜１１上で、バンク１５の開口部内に画素１００毎に形成される。このとき、陽極１２を構成する材料が第６の貫通孔に充填され、第６のコンタクトホール１７６が形成される。この第６のコンタクトホール１７６を介して、陽極１２と中継電極５５とが電気的に接続される。
　陽極１２の材料は、例えば、モリブデン、アルミニウム、金、銀、銅などの導電性金属若しくはそれらの合金、ＰＥＤＯＴ：ＰＳＳなどの有機導電性材料、酸化亜鉛、又は、鉛添加酸化インジウムのいずれかの材料である。これらの材料からなる膜を真空蒸着法、電子ビーム蒸着法、ＲＦスパッタ法、又は、印刷法などにより作成し、電極パターンを形成する。
　有機ＥＬ層１３は、陽極１２上で、バンク１５の開口部内に色（サブ画素列）毎又はサブ画素毎に形成される。この有機ＥＬ層１３は、正孔注入層、正孔輸送層、発光層、電子輸送層、及び電子注入層などの各層が積層されて構成される。例えば、正孔注入層として銅フタロシアニンを、正孔輸送層としてα－ＮＰＤ（Ｂｉｓ［Ｎ－（１－Ｎａｐｈｔｈｙｌ）－Ｎ－Ｐｈｅｎｙｌ］ｂｅｎｚｉｄｉｎｅ）を、発光層としてＡｌｑ3（ｔｒｉｓ（８－ｈｙｄｒｏｘｙｑｕｉｎｏｌｉｎｅ）ａｌｕｍｉｎｕｍ）を、電子輸送層としてオキサゾール誘導体を、電子注入層としてＡｌｑ３を用いることができる。なお、これらの材料は、あくまで一例であって他の材料を用いてもよい。
　透明陰極１４は、有機ＥＬ層１３上に連続的に形成される透過性を有する電極である。透明陰極１４の材料は、例えば、ＩＴＯ、ＳｎＯ2、Ｉｎ2Ｏ3、ＺｎＯ又はこれらの組み合わせなどである。
　（変形例）
　次に、図１３、図１４Ａ、及び図１４Ｂを参照して、本実施の形態１に係る薄膜トランジスタアレイ装置２０の変形例を説明する。図１３は、変形例に係る薄膜トランジスタアレイ装置の断面図であって、図６に対応する図である。図１４Ａ及び図１４Ｂは、変形例に係る薄膜トランジスタアレイ装置の製造方法を示す図であって、図１０Ａ及び図１０Ｂに対応する図である。
　図１３に示される薄膜トランジスタアレイ装置は、パッシベーション膜１５０及び導電酸化物膜１６０の位置関係が図６と異なる。すなわち、図１３では、パッシベーション膜１５０上に導電酸化物膜１６０が形成されている。但し、図６と同様に、端子部８０は導電酸化物膜１６０で覆われている。また、図示は省略するが、ソース電極５３と中継電極５５との間にも導電酸化物膜１６０が介在する。すなわち、図１３に示される構成を採用したとしても、図６と同様の効果を得ることはできる。
　図１３に示される薄膜トランジスタアレイ装置を製造する場合、図１４Ａ及び図１４Ｂに示されるように、ハーフトーンマスクを用いて、導電酸化物膜１６０及び第３の金属層１７０を同時に加工する方法（ハーフトーンプロセス）がある。
　まず、図１４Ａに示すように、パッシベーション膜１５０上に導電酸化物膜１６０及び第３の金属層１７０を形成する。この工程では、導電酸化物膜１６０及び第３の金属層１７０は、画素１００の全面に形成されている。
　続いて、図１４Ｂに示すように、第３の金属層１７０上に感光性レジスト膜１８０を成膜する。この感光性レジスト膜１８０は、相対的に厚み寸法の小さい第１の感光性レジスト膜１８１と、相対的に厚み寸法の大きい第２の感光性レジスト膜１８２とで構成されている。
　第１の感光性レジスト膜１８１は、加工後に端子７１、８１となる部分（端子７１は図示省略）に重畳する位置に形成される。一方、第２の感光性レジスト膜１８２は、加工後にソース配線２２、電源配線２３、及び中継電極５５となる部分（電源配線２３及び中継電極５５は図示省略）に重畳する位置に形成される。一方、それ以外の領域、つまり、最終的に導電酸化物膜１６０及び第３の金属層１７０が除去される部分には、感光性レジスト膜１８０は形成されない。
　そして、図１４Ｂに示される積層構造体に、端子７１、８１、ソース配線２２、電源配線２３、及び中継電極５５を、エッチング法によってパターニングする。具体的には、第１の感光性レジスト膜１８１の位置においては、第３の金属層１７０が除去され、導電酸化物膜１６０のみが残る。ここで残された導電酸化物膜１６０は、端子７１、８１となる。一方、第２の感光性レジスト膜１８２の位置においては、導電酸化物膜１６０及び第３の金属層１７０が残る。ここで残された導電酸化物膜１６０及び第３の金属層１７０は、ソース配線２２、電源配線２３、及び中継電極５５となる。つまり、ソース配線２２と電源配線２３と中継電極５５とは、同一の材料で形成される。
　このように、変形例に係る薄膜トランジスタアレイ装置を製造しようとすると、ハーフトーンプロセスのような複雑な方法を用いる必要がある。一方、導電酸化物膜１６０と第３の金属層１７０とを別々に加工しようとすると、さらに製造工数が増加する。これは、図１３に示される画素１００のように、導電酸化物膜１６０と第３の金属層１７０とが積層されている領域と、図１３に示される端子部８０のように、導電酸化物膜１６０のみで構成されている領域とが混在しているためである。
　これに対して、本実施の形態１に係る薄膜トランジスタアレイ装置２０では、全ての領域で第２の金属層１４０と導電酸化物膜１６０とが積層されている。言い換えれば、第２の金属層１４０が残っている領域では常に導電酸化物膜１６０も残っている。一方、第２の金属層１４０が除去された領域では常に導電酸化物膜１６０も除去されている。そのため、図１４Ａ及び図１４Ｂで説明したハーフトーンプロセス等を用いなくても、簡単に製造することができる。
　すなわち、本実施の形態１と変形例とを比較すると、導電酸化物膜１６０を積層させたことによって得られる効果は共通するものの、その製造は本実施の形態１の方が遥かに簡単であることが分かる。
　次に、図１５～図１７を参照して、図７の変形例を説明する。図１５には、陽極１２が中継電極５５の中央領域で電気的に接続されている例を示している。また、図１６には、層間絶縁膜１１が有機膜１１ａと無機膜１１ｂとの二層で構成されている例を示している。ここで、有機膜１１ａは陽極１２に接する側（上層）に配置され、無機膜１１ｂはソース配線２２、電源配線２３、及び中継電極５５に接する側（下層）に配置されている。
　さらに、図１７に示される薄膜トランジスタアレイ装置は、図７の構成に加えて、第２の中継電極５６、第３の中継電極５７、補助配線９０、及び補助電極９１を備える。また、図１７には、位置関係を明確にするために、有機ＥＬ層１３、透明陰極１４、及びバンク１５を図示している。
　補助配線９０は、第２の金属層１４０で形成される。また、この補助配線９０は、ソース配線２２と平行に列状に配置され、両端部でそれぞれが補助配線９０の接続されている。さらに、補助配線９０の上面は、導電酸化物膜１６０で覆われている。
　第２の中継電極５６は、第３の金属層１７０に画素毎に形成される。そして、第２の中継電極５６は、パッシベーション膜１５０を厚み方向に貫通する第７のコンタクトホール１７７を介して補助配線９０と電気的に接続されている。
　第３の中継電極５７は、陽極１２と同じ層に、陽極１２と同じ材料で画素毎に形成される。そして、第３の中継電極５７は、層間絶縁膜１１を厚み方向に貫通する第８のコンタクトホール１７８を介して第２の中継電極５６と電気的に接続されている。
　さらに、透明陰極１４は、バンク１５を厚み方向に貫通する第９のコンタクトホール１７９を介して、第３の中継電極５７に電気的に接続されている。すなわち、第２及び第３の中継電極５７は、補助配線９０と透明陰極１４とを中継する。これにより、透明陰極１４の補助配線９０への接続抵抗を長期間にわたり低減することができる。
　なお、図１７の例では、中継電極５５（第１の中継電極）がソース電極５３に直接接続されておらず、補助電極９１に接続されている。補助電極９１は、第２の金属層１４０に画素毎に形成される。また、補助電極９１の上面は、導電酸化物膜１６０で覆われている。そして、補助電極９１は、中継電極５５と電気的に接続されると共に、図１７と異なる断面でソース電極５３と電気的に接続される。但し、補助電極９１の接続先は、ドレイン電極５２であってもよい。
　このように、第２の金属層１４０には、陽極１２とソース電極５３若しくはドレイン電極５２とを直接的又は間接的に接続する中継電極５５に限定されず、透明陰極１４と補助配線９０とを直接的又は間接的に接続する第２の中継電極５６を設けてもよい。すなわち、第２の金属層１４０に形成される中継電極は、第２の金属層１４０に形成される第１の導電性部材（図１７の例では、ソース電極５３又は補助配線９０）と、層間絶縁膜１１より上の層に形成される第２の導電性部材（図１７の例では、陽極１２又は透明陰極１４）とを接続（中継）するものであればよい。
　なお、第２及び第３の中継電極５６、５７のいずれか一方、あるいは両方が、例えば図１７の紙面の手前側及び奥側において行方向に延在する配線とすることもできる。これにより、第２及び第３の中継電極５６、５７が、列状に配置された補助配線９０と合わせて２次元に張り巡らされた補助配線としての機能を発揮できる。その結果、超大型の表示パネルにおける電源配線の低抵抗化による消費電力の低減や、ウィンドウパターン表示時におけるクロストークの低減を実現する形態として、さらに好適である。
　（実施の形態２）
　次に、本発明の実施の形態２に係る薄膜トランジスタアレイ装置２０を説明する。なお、実施の形態１と実施の形態２とは、ゲート配線２１と、ソース配線２２及び電源配線２３との位置関係が主に異なる。すなわち、実施の形態１では、ゲート配線２１が第２の金属層１４０に配置され、ソース配線２２及び電源配線２３が第３の金属層１７０に配置されている。これに対して、実施の形態２では、ソース配線２２及び電源配線２３が第２の金属層１４０に配置され、ゲート配線２１が第３の金属層１７０に配置されている。そこで、以降の説明では、実施の形態１と共通する構成要素には同一の参照番号を付すものとする。
　図１８～図２２を参照して、薄膜トランジスタアレイ装置２０を構成する画素１００の構造（図１９及び図２０の破断線の右側の構造）を説明する。なお、図１８は、画素１００の構成を示す正面図である。図１９は、図１８のＸＩＸ－ＸＩＸにおける断面図である。図２０は、図１８のＸＸ－ＸＸにおける断面図である。図２１は、図１８のＸＸＩ－ＸＸＩにおける断面図である。図２２は、図１８のＸＩＸ－ＸＩＸ断面から見た主要部分の斜視図である。なお、図２１には、層間絶縁膜１１及び陽極１２をも図示している。
　図１８～図２１に示されるように、画素１００は、基板１１０、第１の金属層（導電層）１２０、ゲート絶縁膜１３０、半導体膜４４、５４、第２の金属層（導電層）１４０、導電酸化物膜（Ｉｎｄｉｕｍ　Ｔｉｎ　Ｏｘｉｄｅ：ＩＴＯ）１６０、パッシベーション膜１５０、及び第３の金属層（導電層）１７０の積層構造体である。
　基板１１０上に積層される第１の金属層１２０には、第１のトランジスタ４０のゲート電極４１と、第２のトランジスタ５０のゲート電極５１とが形成される。また、基板１１０及び第１の金属層１２０上には、ゲート電極４１、５１を覆うように、ゲート絶縁膜１３０が形成されている。
　半導体膜４４は、ゲート絶縁膜１３０上（ゲート絶縁膜１３０と第２の金属層１４０との間）で、且つゲート電極４１と重畳する領域内に配置される。同様に、半導体膜５４は、ゲート絶縁膜１３０上（ゲート絶縁膜１３０と第２の金属層１４０との間）で、且つゲート電極５１と重畳する領域内に配置される。なお、本明細書中の「重畳する」とは、上下方向から見て互いに重なり合う位置関係にあることを指す。
　ゲート絶縁膜１３０及び半導体膜４４、５４上に積層される第２の金属層１４０には、ソース配線２２と、電源配線２３と、第１のトランジスタ４０のソース電極４２及びドレイン電極４３と、第２のトランジスタ５０のドレイン電極５２及びソース電極５３とが形成されている。つまり、第１及び第２のトランジスタ４０、５０は、ゲート電極４１、５１がソース電極４２、５３及びドレイン電極４３、５２より下層に形成されるボトムゲート型のトランジスタである。
　より具体的には、ソース電極４２及びドレイン電極４３は、互いに対向する位置で、且つそれぞれが半導体膜４４の一部に重畳するように形成される。また、ソース電極４２は、同層に形成されているソース配線２２から延設されている。同様に、ドレイン電極５２及びソース電極５３は、互いに対向する位置で、且つそれぞれが半導体膜５４の一部に重畳するように形成される。また、ドレイン電極５２は、同層に形成されている電源配線２３から延設されている。
　また、ゲート絶縁膜１３０には、ドレイン電極４３及びゲート電極５１に重畳する位置に、厚み方向に貫通する第２のコンタクトホール（孔部）１９２が形成されている。そして、ドレイン電極４３は、第２のコンタクトホール１９２を介して、第１の金属層１２０に形成されたゲート電極５１と電気的に接続されている。
　さらに、ゲート絶縁膜１３０及び第２の金属層１４０上には、ソース電極４２、５３、及びドレイン電極４３、５２を覆うように、導電酸化物膜１６０が形成されている。つまり、導電酸化物膜１６０は、パッシベーション膜１５０と第１及び第２のトランジスタ４０、５０との間に介在するように形成されている。導電酸化物膜１６０は、ゲート配線２１、ソース電極４２、５３、及びドレイン電極４３、５２等（すなわち、第２の金属層１４０の各構成要素）に重畳する位置に選択的に形成されている。
　導電酸化物膜１６０上には、パッシベーション膜１５０が積層されている。さらに、パッシベーション膜１５０上には、第３の金属層１７０が積層されている。パッシベーション膜１５０上に積層される第３の金属層１７０には、ゲート配線２１及び中継電極５５が形成される。
　また、ゲート絶縁膜１３０及びパッシベーション膜１５０には、ゲート配線２１及びゲート電極４１に重畳する位置に、厚み方向に貫通する第１のコンタクトホール（孔部）１９１が形成されている。そして、ゲート配線２１は、第１のコンタクトホール１９１を介して、第１の金属層１２０に形成されたゲート電極４１と電気的に接続されている。
　同様に、パッシベーション膜１５０には、第２のトランジスタ５０のソース電極５３及び中継電極５５に重畳する位置に、厚み方向に貫通する第３のコンタクトホール（孔部）１９３が形成されている。そして、中継電極５５は、第３のコンタクトホール１９３を介して、第２の金属層１４０に形成されたソース電極５３と電気的に接続されている。なお、ソース電極５３と中継電極５５とは直接接触しておらず、両者の間には導電酸化物膜１６０が介在している。
　さらに、パッシベーション膜１５０及び第３の金属層１７０上には、ゲート配線２１及び中継電極５５を覆うように、層間絶縁膜１１が形成されている。層間絶縁膜１１上には、隣接する画素１００との境界部分にバンク１５が形成されている。そして、バンク１５の開口部には、画素１００単位で形成される陽極１２と、色（サブ画素列）単位又はサブ画素単位で形成される有機ＥＬ層１３とが形成される。さらに、有機ＥＬ層１３及びバンク１５上には、透明陰極１４が形成される。
　さらに、陽極１２及び中継電極５５に重畳する位置に、層間絶縁膜１１を厚み方向に貫通する第４のコンタクトホール（孔部）１９４が形成されている。そして、陽極１２は、第４のコンタクトホール１９４を介して、第３の金属層１７０に形成された中継電極５５に電気的に接続される。なお、図７に示される中継電極５５は、第３のコンタクトホール１９３に充填される中央領域と、第３のコンタクトホール１９３の上部周縁に延在する平坦領域とで構成されている。そして陽極１２は、中継電極５５の平坦領域で電気的に接続されている。
　上記構成の画素１００において、図２２に示されるように、ソース配線２２及び電源配線２３は、ソース電極４２、５３及びドレイン電極４３、５２と同層の第２の金属層１４０に形成されている。一方、ゲート配線２１は、ソース配線２２及び電源配線２３と別層の第３の金属層１７０に形成されている。そして、ゲート配線２１とソース配線２２、及びゲート配線２１と電源配線２３とは、パッシベーション膜１５０及び導電酸化物膜１６０を挟んで互いに交差している。
　上記構成のように、各配線（ゲート配線２１、ソース配線２２、及び電源配線２３）を、ゲート電極４１、５１が形成される第１の金属層１２０より上方の金属層（第２の金属層１４０及び第３の金属層１７０）に設けることにより、ゲート電極４１、５１及び各配線をそれぞれに適した材料で構成することができる。また、パッシベーション膜１５０は、ゲート絶縁膜１３０と比較して、膜厚を自由に設定することができる。そこで、各配線を、当該パッシベーション膜１５０を介して積層方向に隣接する第２及び第３の金属層１４０、１７０に配置することにより、寄生容量を低減することができる。
　次に、図１９及び図２０を参照して、薄膜トランジスタアレイ装置２０の端部（周縁部）に形成される端子部７０、８０の構造（図１９及び図２０の破断線の左側の構造）を説明する。
　図１９に示される端子部（破断線の左側の部分）７０は、行方向に連なる複数の画素１００の両端の２箇所に形成されている。端子部７０は、導電酸化物膜１６０と同一の材料で形成された端子７５と、第２の金属層１４０に形成された中継配線７６と、パッシベーション膜１５０を厚み方向に貫通する孔部７７、７８とで構成される。孔部７７は、中継配線７６の一方側端部に重畳する位置に形成され、端子７５を外部に露出させる。同様に、孔部７８は、中継配線７６の他方側端部に重畳する位置に形成され、ゲート配線２１の端部と中継配線７６の他方側端部とを電気的に接続する。
　つまり、端子部７０は、行列状に配置された画素１００を行毎に接続するゲート配線２１の両端に設けられて、ゲート配線２１と外部の駆動回路とを接続し、外部の駆動回路からゲート配線２１に信号を入力する接続部として機能する。ここで、端子７５は、孔部７７から露出する中継配線７６の一方側端部を覆うように配置されているので、中継配線７６が空気中の水分等と接触して酸化するのを防止することができる。
　同様に、図２０に示される端子部（破断線の左側の部分）８０は、列方向に連なる複数の画素１００の両端の２箇所に形成されている。端子部８０には、ソース配線２２の端部の上面を導電酸化物膜１６０で覆うことによって端子８５が形成されている。そして、この端子８５は、パッシベーション膜１５０を厚み方向に貫通する孔部８６によって外部に露出される。
　つまり、端子部８０は、行列状に配置された画素１００を列毎に接続するソース配線２２の両端に設けられて、ソース配線２２と外部の駆動回路とを接続し、外部の駆動回路からソース配線２２に信号を入力する接続部として機能する。ここで、端子８５は、孔部８６から露出するソース配線２２の端部を覆うように配置されているので、ソース配線２２が空気中の水分等と接触して酸化するのを防止することができる。
　次に、図２３Ａ～図２６Ｃを参照して、本実施の形態２に係る薄膜トランジスタアレイ装置２０を製造する方法を説明する。なお、図２３Ａ～図２３Ｇは、製造工程（ａ）～（ｆ）に対応する図１８のＸＩＸ－ＸＩＸ断面の構造を示す図である。図２４Ａ～図２４Ｃは、図２３Ｆと図２３Ｇとの間の製造工程の詳細を示す図である。図２５Ａ～図２５Ｈは、製造工程（ａ）～（ｆ）に対応する図１８のＸＸＩ－ＸＸＩ断面の構造を示す図である。図２６Ａ～図２６Ｃは、図２５Ｇと図２５Ｈとの間の製造工程の詳細を示す図である。
　まず、図２３Ａ及び図２５Ａに示される製造工程（ａ）のように、基板１１０を準備する。基板１１０には、一般的に、ガラス、石英等、絶縁性の材料を使用する。基板１１０からの不純物の拡散を防止するために、図示しない酸化珪素膜もしくは窒化珪素膜を基板１１０の上面に形成しても良い。膜厚は１００ｎｍ程度である。
　続いて、図２３Ｂ及び図２５Ｂに示される製造工程（ｂ）のように、基板１１０上に耐熱性を有する第１の金属層１２０を形成した後、フォトリソグラフィー法、エッチング法などによりパターニングを行い、ゲート電極４１、５１を形成する。材料としては、耐熱性のあるＭｏ、Ｗ、Ｔａ、Ｔｉ、Ｎｉのいずれかあるいはそれらの合金が挙げられる。本実施の形態２ではＭｏを用いた。厚みは１００ｎｍ程度が望ましい。
　続いて、図２３Ｃ及び図２５Ｃ～図２５Ｅに示される製造工程（ｃ）のように、基板１１０及び第１の金属層１２０上にゲート絶縁膜１３０を形成し、ゲート絶縁膜１３０上に半導体層を形成する。なお、ゲート絶縁膜１３０及び半導体層は、プラズマＣＶＤ法等により、真空を破ることなく連続的に形成される。ゲート絶縁膜１３０としては、酸化珪素膜、窒化珪素膜、もしくはその複合膜が形成される。厚みは２００ｎｍ程度である。また、半導体層は、５０ｎｍ程度の非晶質シリコン膜である。
　この後、例えば、図２５Ｄの矢印で示すように、半導体層上にエキシマレーザ等を照射することにより、半導体層を非結晶性半導体層から多結晶性半導体層へ改質する。結晶化の方法としては、例えば４００℃～５００℃の炉内で脱水素を行ったのち、エキシマレーザによって結晶化させ、その後、真空中で数秒～数１０秒の水素プラズマ処理を行う。より具体的には、エキシマレーザ等を照射して、非結晶性半導体層の温度を所定の温度範囲まで上昇させることにより、結晶化させる。ここで、所定の温度範囲とは、例えば、１１００℃～１４１４℃である。また、多結晶性半導体層内の平均結晶粒径は、２０ｎｍ～６０ｎｍである。
　ここで、ゲート電極４１、５１を構成する第１の金属層１２０は、上記の工程で高温に曝されるので、上記の温度範囲の上限値（１４１４℃）より融点が高い金属で形成される必要がある。一方、以降の工程で積層される第２及び第３の金属層１４０、１７０は、上記の温度範囲の下限値（１１００℃）より融点が低い金属で形成してもよい。
　次に、図２５Ｅに示すように、フォトリソグラフィー法、エッチング法等により、半導体層を島状の半導体膜４４、５４に加工する。さらに、ゲート絶縁膜１３０に、同じくフォトリソグラフィー法、エッチング法等により、第２の貫通孔（図示省略）を形成する。この第２の貫通孔は、後に第２のコンタクトホール１９２となる。
　その後、図２３Ｄ及び図２５Ｆに示される製造工程（ｄ）のように、ゲート絶縁膜１３０及び半導体膜４４、５４上に第２の金属層１４０及び導電酸化物膜１６０を形成し、パターニングによりソース配線２２、電源配線２３、ソース電極４２、５３、ドレイン電極４３、５２、及び中継配線７６をそれぞれ加工する。このとき、第２の金属層１４０を構成する材料が第２の貫通孔（図示省略）にも充填され、第２のコンタクトホール１９２が形成される。この工程により、ゲート電極５１とドレイン電極４３とが第２のコンタクトホール１９２を介して電気的に接続される。
　第２の金属層１４０を構成する材料としては、低抵抗金属であるＡｌ、Ｃｕ、Ａｇのいずれかあるいはそれらの合金が挙げられる。本実施の形態２ではＡｌを使用し、厚みは３００ｎｍ程度である。
　また、ここで形成されるソース配線２２、電源配線２３、ソース電極４２、５３、ドレイン電極４３、５２、及び中継配線７６の上面は、導電酸化物膜１６０で覆われる。そこで、第２の金属層１４０の導電酸化物膜１６０と接する面は、少なくとも、銅、モリブデン、チタン、またはタングステンのいずれかを含む金属により形成される。例えば、第２の金属層１４０を積層構造とし、バリアメタルとしてＭｏを５０ｎｍ形成した後に、Ａｌを３００ｎｍ形成してもよい。より低抵抗が求められる場合、Ａｌの代わりにＣｕ（この場合は、バリアメタルは不要）が使用される場合もある。また、厚みを増加させることでも更なる低抵抗が実現できる。
　また、導電酸化物膜１６０を構成する材料は、インジウムおよび錫を含む酸化物膜、あるいはインジウムおよび亜鉛を含む酸化物膜のいずれかである。さらに、後述する第３の金属層１７０を構成する材料は、低抵抗であることが求められるため、第２の金属層１４０と同じ金属でも良い。
　また、ソース電極４２と半導体膜４４との間、及びドレイン電極４３と半導体膜４４との間には、一般的に、図示しない低抵抗半導体層が形成される。この低抵抗半導体層は、一般的に、リン等のｎ型ドーパントがドーピングされた非晶質シリコン層、もしくはボロン等のｐ型ドーパントがドーピングされた非晶質シリコン層が使用される。厚みとしては２０ｎｍ程度である。結晶化された半導体膜４４とドーピングされた非晶質シリコン層との間にさらに非晶質シリコン等の半導体層があってもよい。これらの膜はデバイス特性を向上させるために必要になる場合がある。半導体膜５４についても同様である。
　その後、図２３Ｅ、図２３Ｆ、及び図２５Ｇに示される製造工程（ｅ）のように、酸化膜（例えば、酸化珪素膜）、窒化膜（例えば、窒化珪素膜）、もしくはそれらの膜の積層膜からなるパッシベーション膜１５０を、ゲート絶縁膜１３０、半導体膜４４、５４、及び導電酸化物膜１６０で覆われた第２の金属層１４０上に形成する。また、パッシベーション膜１５０に、フォトリソグラフィー法、エッチング法等により、ゲート絶縁膜１３０及びパッシベーション膜１５０を連続的に貫通する第１の貫通孔１７１ａと、パッシベーション膜１５０を厚み方向に貫通する第３の貫通孔（図示省略）及び孔部７７、７８、８６とを形成する。この第１の貫通孔１９１ａは後に第１のコンタクトホール１９１に、第３の貫通孔は後に第３のコンタクトホール１９３になる。なお、パッシベーション膜１５０は上記の酸化膜や窒化膜等の無機膜に限らず、アクリル系やイミド系の感光樹脂による有機膜であっても良い。
　ここで、第２及び第３の金属層１４０、１７０に挟まれたパッシベーション膜１５０に形成される単位面積あたりの容量が、第１及び第２の金属層１２０、１４０に挟まれたゲート絶縁膜１３０により形成される単位面積あたりの容量より小さくなるように、ゲート絶縁膜１３０及びパッシベーション膜１５０の材料や膜厚を決定する。より具体的には、パッシベーション膜１５０に形成される単位面積当たりの容量は、１．５×１０－４（Ｆ／ｍ２）未満であるのが望ましい。一方、ゲート絶縁膜１３０に形成される単位面積当たりの容量は、１．５×１０－４（Ｆ／ｍ２）以上であるのが望ましい。
　さらに、図２３Ｇ及び図２５Ｈに示される製造工程（ｆ）のように、パッシベーション膜１５０上に第３の金属層１７０を形成する。そして、第３の金属層１７０は、パターニングによりゲート配線２１及び中継電極５５に加工される。ゲート配線２１及び中継電極５５を形成する工程は、図２４Ａ～図２４Ｃ及び図２６Ａ～図２６Ｃを用いて、後述する。
　このとき、第３の金属層１７０を構成する材料が第１及び第３の貫通孔（図示省略）にも充填され、第１及び第３のコンタクトホール１９１、１９３が形成される。これにより、第１のコンタクトホール１９１を介してゲート配線２１とゲート電極４１とが電気的に接続され、第３のコンタクトホール１９３を介してソース電極５３と中継電極５５とが電気的に接続される。
　次に、図２４Ａ～図２４Ｃ及び図２６Ａ～図２６Ｃを参照して、ゲート配線２１及び中継電極５５を形成する工程を詳細に説明する。
　まず、図２４Ａ及び図２６Ａに示すように、パッシベーション膜１５０上に第３の金属層１７０を形成する。この工程では、第３の金属層１７０は、画素１００の全面に形成されている。
　続いて、図２４Ｂ及び図２６Ｂに示すように、第３の金属層１７０上に感光性レジスト膜１８０を成膜する。感光性レジスト膜１８０は、加工後にゲート配線２１及び中継電極５５となる部分に重畳する位置に形成される。一方、それ以外の領域、つまり、最終的に第３の金属層１７０が除去される部分には、感光性レジスト膜１８０は形成されない。
　次に、図２４Ｃ及び図２６Ｃに示すように、エッチング法によって、ゲート配線２１、及び中継電極５５をパターニングする。具体的には、感光性レジスト膜１８０の位置においては、第３の金属層１７０が残る。ここで残された第３の金属層１７０は、ゲート配線２１及び中継電極５５となる。つまり、ゲート配線２１と中継電極５５とは、同一の材料で形成される。一方、感光性レジスト膜１８０が形成されていない領域においては、第３の金属層１７０が除去される。
　続いて、図示は省略するが、本実施の形態２に係る有機ＥＬディスプレイ１０を製造する方法を説明する。具体的には、上記の薄膜トランジスタアレイ装置２０上に層間絶縁膜１１、バンク１５、陽極１２、有機ＥＬ層１３、及び透明陰極１４を、この順に積層する方法を説明する。
　まず、第３の金属層１７０上に、層間絶縁膜１１を形成する。その後、フォトリソグラフィー法、エッチング法により、層間絶縁膜１１を貫通する第４の貫通孔（図示省略）を形成する。この第４の貫通孔は、後に第４のコンタクトホール１９４となる。
　次に、バンク１５は、層間絶縁膜１１上の各画素１００の境界に対応する位置に形成される。さらに、陽極１２は、層間絶縁膜１１上で、バンク１５の開口部内に画素１００毎に形成される。このとき、陽極１２を構成する材料が第４の貫通孔に充填され、第４のコンタクトホール１９４が形成される。この第４のコンタクトホール１９４を介して、陽極１２と中継電極５５とが電気的に接続される。
　陽極１２の材料は、例えば、モリブデン、アルミニウム、金、銀、銅などの導電性金属若しくはそれらの合金、ＰＥＤＯＴ：ＰＳＳなどの有機導電性材料、酸化亜鉛、又は、鉛添加酸化インジウムのいずれかの材料である。これらの材料からなる膜を真空蒸着法、電子ビーム蒸着法、ＲＦスパッタ法、又は、印刷法などにより作成し、電極パターンを形成する。
　有機ＥＬ層１３は、陽極１２上で、バンク１５の開口部内に色（サブ画素列）毎又はサブ画素毎に形成される。この有機ＥＬ層１３は、正孔注入層、正孔輸送層、発光層、電子輸送層、及び電子注入層などの各層が積層されて構成される。例えば、正孔注入層として銅フタロシアニンを、正孔輸送層としてα－ＮＰＤ（Ｂｉｓ［Ｎ－（１－Ｎａｐｈｔｈｙｌ）－Ｎ－Ｐｈｅｎｙｌ］ｂｅｎｚｉｄｉｎｅ）を、発光層としてＡｌｑ3（ｔｒｉｓ（８－ｈｙｄｒｏｘｙｑｕｉｎｏｌｉｎｅ）ａｌｕｍｉｎｕｍ）を、電子輸送層としてオキサゾール誘導体を、電子注入層としてＡｌｑ３を用いることができる。なお、これらの材料は、あくまで一例であって他の材料を用いてもよい。
　透明陰極１４は、有機ＥＬ層１３上に連続的に形成される透過性を有する電極である。透明陰極１４の材料は、例えば、ＩＴＯ、ＳｎＯ2、Ｉｎ2Ｏ3、ＺｎＯ又はこれらの組み合わせなどである。
　（変形例）
　次に、図２７、図２８Ａ、及び図２８Ｂを参照して、本実施の形態２に係る薄膜トランジスタアレイ装置２０の変形例を説明する。図２７は、変形例に係る薄膜トランジスタアレイ装置の断面図であって、図１９に対応する図である。図２８Ａ及び図２８Ｂは、変形例に係る薄膜トランジスタアレイ装置の製造方法を示す図であって、図２４Ａ及び図２４Ｂに対応する図である。
　図２７に示される薄膜トランジスタアレイ装置は、パッシベーション膜１５０及び導電酸化物膜１６０の位置関係が図１９と異なる。すなわち、図２７では、パッシベーション膜１５０上に導電酸化物膜１６０が形成されている。但し、図１９と同様に、端子部８０は導電酸化物膜１６０で覆われている。また、図示は省略するが、ソース電極５３と中継電極５５との間にも導電酸化物膜１６０が介在する。すなわち、図２７に示される構成を採用したとしても、図１９と同様の効果を得ることはできる。
　図２７に示される薄膜トランジスタアレイ装置を製造する場合、図２８Ａ及び図２８Ｂに示されるように、ハーフトーンマスクを用いて、導電酸化物膜１６０及び第３の金属層１７０を同時に加工する方法（ハーフトーンプロセス）がある。
　まず、図２８Ａに示すように、パッシベーション膜１５０上に導電酸化物膜１６０及び第３の金属層１７０を形成する。この工程では、導電酸化物膜１６０及び第３の金属層１７０は、画素１００の全面に形成されている。
　続いて、図２８Ｂに示すように、第３の金属層１７０上に感光性レジスト膜１８０を成膜する。この感光性レジスト膜１８０は、相対的に厚み寸法の小さい第１の感光性レジスト膜１８１と、相対的に厚み寸法の大きい第２の感光性レジスト膜１８２とで構成されている。
　第１の感光性レジスト膜１８１は、加工後に端子７５、８５となる部分（端子８５は図示省略）に重畳する位置に形成される。一方、第２の感光性レジスト膜１８２は、加工後にゲート配線２１及び中継電極５５となる部分（中継電極５５は図示省略）に重畳する位置に形成される。一方、それ以外の領域、つまり、最終的に導電酸化物膜１６０及び第３の金属層１７０が除去される部分には、感光性レジスト膜１８０は形成されない。
　そして、図２８Ｂに示される積層構造体に、端子７５、８５、ゲート配線、及び中継電極５５を、エッチング法によってパターニングする。具体的には、第１の感光性レジスト膜１８１の位置においては、第３の金属層１７０が除去され、導電酸化物膜１６０のみが残る。ここで残された導電酸化物膜１６０は、端子７５、８５となる。一方、第２の感光性レジスト膜１８２の位置においては、導電酸化物膜１６０及び第３の金属層１７０が残る。ここで残された導電酸化物膜１６０及び第３の金属層１７０は、ゲート配線２１及び中継電極５５となる。つまり、ゲート配線２１と中継電極５５とは、同一の材料で形成される。
　このように、変形例に係る薄膜トランジスタアレイ装置を製造しようとすると、ハーフトーンプロセスのような複雑な方法を用いる必要がある。一方、導電酸化物膜１６０と第３の金属層１７０とを別々に加工しようとすると、さらに製造工数が増加する。これは、図２７に示される画素１００のように、導電酸化物膜１６０と第３の金属層１７０とが積層されている領域と、図２７に示される端子部８０のように、導電酸化物膜１６０のみで構成されている領域とが混在しているためである。
　これに対して、本実施の形態２に係る薄膜トランジスタアレイ装置２０では、全ての領域で第２の金属層１４０と導電酸化物膜１６０とが積層されている。言い換えれば、第２の金属層１４０が残っている領域では常に導電酸化物膜１６０も残っている。一方、第２の金属層１４０が除去された領域では常に導電酸化物膜１６０も除去されている。そのため、図２８Ａ及び図２８Ｂで説明したハーフトーンプロセス等を用いなくても、簡単に製造することができる。
　すなわち、本実施の形態２と変形例とを比較すると、導電酸化物膜１６０を積層させたことによって得られる効果は共通するものの、その製造は本実施の形態２の方が遥かに簡単であることが分かる。
　次に、図２９～図３１を参照して、図２１の変形例を説明する。図２９には、陽極１２が中継電極５５の中央領域で電気的に接続されている例を示している。また、図３０には、層間絶縁膜１１が有機膜１１ａと無機膜１１ｂとの二層で構成されている例を示している。ここで、有機膜１１ａは陽極１２に接する側（上層）に配置され、無機膜１１ｂはゲート配線２１及び中継電極５５に接する側（下層）に配置されている。
　さらに、図３１に示される薄膜トランジスタアレイ装置は、図２１の構成に加えて、第２の中継電極５６、第３の中継電極５７、補助配線９０、及び補助電極９１を備える。また、図３１には、位置関係を明確にするために、有機ＥＬ層１３、透明陰極１４、及びバンク１５を図示している。
　補助配線９０は、第２の金属層１４０で形成される。また、この補助配線９０は、ソース配線２２と平行に列状に配置され、両端部で補助配線９０のそれぞれが接続されている。さらに、補助配線９０の上面は、導電酸化物膜１６０で覆われている。
　第２の中継電極５６は、第３の金属層１７０に画素毎に形成される。そして、第２の中継電極５６は、パッシベーション膜１５０を厚み方向に貫通する第５のコンタクトホール１９５を介して補助配線９０と電気的に接続されている。
　第３の中継電極５７は、陽極１２と同じ層に、陽極１２と同じ材料で画素毎に形成される。そして、第３の中継電極５７は、層間絶縁膜１１を厚み方向に貫通する第６のコンタクトホール１９６を介して第２の中継電極５６と電気的に接続されている。
　さらに、透明陰極１４は、バンク１５を厚み方向に貫通する第７のコンタクトホール１９７を介して、第３の中継電極５７に電気的に接続されている。すなわち、第２及び第３の中継電極５７は、補助配線９０と透明陰極１４とを中継する。これにより、透明陰極１４の補助配線９０への接続抵抗を長期にわたり低減することができる。
　なお、図３１の例では、中継電極５５（第１の中継電極）がソース電極５３に直接接続されておらず、補助電極９１に接続されている。補助電極９１は、第２の金属層１４０に画素毎に形成される。また、補助電極９１の上面は、導電酸化物膜１６０で覆われている。そして、補助電極９１は、中継電極５５と電気的に接続されると共に、図３１と異なる断面でソース電極５３と電気的に接続される。但し、補助電極９１の接続先は、ドレイン電極５２であってもよい。
　このように、第２の金属層１４０には、陽極１２とソース電極５３もしくはドレイン電極５２とを直接的又は間接的に接続する中継電極５５に限定されず、透明陰極１４と補助配線９０とを直接的又は間接的に接続する第２の中継電極５６を設けてもよい。すなわち、第２の金属層１４０に形成される中継電極は、第２の金属層１４０に形成される第１の導電性部材（図３１の例では、ソース電極５３又は補助配線９０）と、層間絶縁膜１１より上の層に形成される第２の導電性部材（図３１の例では、陽極１２又は透明陰極１４）とを接続（中継）するものであればよい。
　なお、第２及び第３の中継電極５６、５７のいずれか一方、あるいは両方が、例えば図３１の紙面の手前側及び奥側において行方向に延在する配線とすることもできる。これにより、第２及び第３の中継電極５６、５７が、列状に配置された補助配線９０と合わせて２次元に張り巡らされた補助配線としての機能を発揮できる。その結果、超大型の表示パネルにおける電源配線の低抵抗化による消費電力の低減や、ウィンドウパターン表示時におけるクロストークの低減を実現する形態として、さらに好適である。
　なお、本実施の形態１、２においては、画素１００を構成するＴＦＴが２個の場合を示しているが、本発明の適用範囲はこの限りではない。画素１００内のＴＦＴのばらつきを補償するために複数個（３個以上）のＴＦＴから構成される場合でも同様の構成を採用することが可能である。
　また、本実施の形態１、２においては、有機ＥＬ素子を駆動するための画素構成を示したが、これに限るものではない。液晶、無機ＥＬ等、ＴＦＴを使って構成される薄膜トランジスタアレイ装置２０全てに適用可能である。
　また、本実施の形態１、２の有機ＥＬ表示パネルを搭載したＥＬ表示装置は、映像信号を劣化させることのない高画質な画像を表示できる。すなわち、本発明は、ＥＬ表示装置にも適用することができる。
　また、本実施の形態１においては、互いに積層方向に隣接する第１～第３の金属層１２０、１４０、１７０のうちの第１の金属層１２０にゲート電極４１、５１を、第２の金属層１４０にゲート配線２１（第１の配線）を、第３の金属層１７０にソース配線２２及び電源配線２３（第２の配線）を形成した例を示した。また、本実施の形態２においては、互いに積層方向に隣接する第１～第３の金属層１２０、１４０、１７０のうちの第１の金属層１２０にゲート電極４１、５１を、第２の金属層１４０にソース配線２２及び電源配線２３（第１の配線）を、第３の金属層１７０にゲート配線２１（第２の配線）を形成した例を示した。しかしながら、本発明の適用範囲はこの限りではない。つまり、第１及び第２の金属層１２０、１４０の間、及び第２及び第３の金属層１４０、１７０の間にさらに金属層が形成されていても、ゲート配線２１、ソース配線２２、及び電源配線２３がゲート電極４１、５１より上方の金属層に位置していれば、本発明の効果を得ることができる。
　また、本実施の形態１、２においては、ボトムゲート型の薄膜トランジスタの例を示したが、本発明の適用範囲はこの限りではない。すなわち、本発明はトップゲート型の薄膜トランジスタにも適応することができる。
　また、本実施の形態１、２においては、トップエミッショ型の有機ＥＬディスプレイ１０の例を示したが、本発明の適用範囲はこの限りではない。例えば、上部電極を反射電極とし、下部電極を透明電極（＝ＩＴＯなどの透明導電膜）としたボトムエミッション型の有機ＥＬディスプレイであってもよい。
　また、図７、図１５～図１７、図２１、図２９～図３１等に示される中継電極５５は、陽極１２下の全面に形成されていてもよい。すなわち、層間絶縁膜１１と陽極１２とが直接接触しないように、層間絶縁膜１１と陽極１２との間に中継電極５５を介在させてもよい。これにより、樹脂で構成されている層間絶縁膜１１からの酸素や水分などによって、陽極１２の酸化や腐食等を防止することができる。上記構成を採用することにより、例えば、陽極１２がＡｌで形成されている場合において、酸化や腐食等に起因する陽極１２の反射率の低下及び電気抵抗の増大を防止することができる。その結果、さらに長寿命な表示パネルを実現することができる。
　以上、図面を参照してこの発明の実施形態を説明したが、この発明は、図示した実施形態のものに限定されない。図示した実施形態に対して、この発明と同一の範囲内において、あるいは均等の範囲内において、種々の修正や変形を加えることが可能である。
　本発明の画像表示装置用薄膜トランジスタアレイ装置は、有機ＥＬ表示装置や液晶表示装置などに用いられる駆動用バックプレーンとして有用である。
　１　　　　　　　　　　　　　　　　　　　薄膜半導体アレイ基板
　１０　　　　　　　　　　　　　　　　　　有機ＥＬディスプレイ
　１１　　　　　　　　　　　　　　　　　　層間絶縁膜
　１２　　　　　　　　　　　　　　　　　　陽極
　１３　　　　　　　　　　　　　　　　　　有機ＥＬ層
　１４　　　　　　　　　　　　　　　　　　透明陰極
　１５　　　　　　　　　　　　　　　　　　バンク
　２０　　　　　　　　　　　　　　　　　　薄膜トランジスタアレイ装置
　２１，１０２１　　　　　　　　　　　　　ゲート配線
　２２，１０５１　　　　　　　　　　　　　ソース配線
　２３　　　　　　　　　　　　　　　　　　電源配線
　３０　　　　　　　　　　　　　　　　　　画素回路
　４０　　　　　　　　　　　　　　　　　　第１のトランジスタ
　４１，５１，１０２２　　　　　　　　　　ゲート電極
　４２，５３，１０５２　　　　　　　　　　ソース電極
　４３，５２，１０５３　　　　　　　　　　ドレイン電極
　４４，５４，１０４０　　　　　　　　　　半導体膜
　５０　　　　　　　　　　　　　　　　　　第２のトランジスタ
　５５　　　　　　　　　　　　　　　　　　中継電極
　５６　　　　　　　　　　　　　　　　　　第２の中継電極
　５７　　　　　　　　　　　　　　　　　　第３の中継電極
　６０　　　　　　　　　　　　　　　　　　キャパシタ
　７０，８０，８０ａ，８０ｂ　　　　　　　端子部
　７１，７５，８１，８１ａ，８１ｂ，８５　端子
　８２，７６　　　　　　　　　　　　　　　中継配線
　８２ｂ　　　　　　　　　　　　　　　　　弾性体
　７２，７７，７８，８３，８４，８６　　　孔部
　９０　　　　　　　　　　　　　　　　　　補助配線
　９１　　　　　　　　　　　　　　　　　　補助電極
　１００　　　　　　　　　　　　　　　　　画素
　１００Ｒ，１００Ｇ，１００Ｂ　　　　　　サブ画素
　１１０，１０１０　　　　　　　　　　　　基板
　１２０，１０２０　　　　　　　　　　　　第１の金属層
　１３０，１０３０　　　　　　　　　　　　ゲート絶縁膜
　１４０，１０５０　　　　　　　　　　　　第２の金属層
　１５０，１０６０　　　　　　　　　　　　パッシベーション膜
　１６０　　　　　　　　　　　　　　　　　導電酸化物膜
　１７０　　　　　　　　　　　　　　　　　第３の金属層
　１７１，１９１　　　　　　　　　　　　　第１のコンタクトホール
　１７２，１９２　　　　　　　　　　　　　第２のコンタクトホール
　１７３，１９３　　　　　　　　　　　　　第３のコンタクトホール
　１７３ａ，１９３ａ　　　　　　　　　　　第３の貫通孔
　１７４，１９４　　　　　　　　　　　　　第４のコンタクトホール
　１７５，１９５　　　　　　　　　　　　　第５のコンタクトホール
　１７６，１９６　　　　　　　　　　　　　第６のコンタクトホール
　１７７，１９７　　　　　　　　　　　　　第７のコンタクトホール
　１７８　　　　　　　　　　　　　　　　　第８のコンタクトホール
　１７９　　　　　　　　　　　　　　　　　第９のコンタクトホール
　１８０　　　　　　　　　　　　　　　　　感光性レジスト膜
　１８１　　　　　　　　　　　　　　　　　第１の感光性レジスト膜
　１８２　　　　　　　　　　　　　　　　　第２の感光性レジスト膜
　１０００　　　　　　　　　　　　　　　　薄膜トランジスタ

Claims (20)

  1. 　ＥＬ層と層間絶縁膜を介して積層された薄膜トランジスタアレイ装置であって、
    　前記薄膜トランジスタアレイ装置は、
    　基板と、
    　前記基板の上方に配置された第１配線と、
    　前記第１配線と交差する第２配線と、
    　前記基板上に形成されたゲート電極と第１及び第２電極とを含む第１トランジスタと、
    　前記基板上に形成された第２トランジスタと、
    　前記層間絶縁膜と前記第１トランジスタとの間、及び前記層間絶縁膜と前記第２トランジスタとの間に介在するパッシベーション膜と、
    　前記パッシベーション膜下に積層された導電酸化物膜と、
    　前記パッシベーション膜上に形成され、前記第１電極と同層に設けられた第１導電性部材と前記ＥＬ層に含まれる第２導電性部材とを中継する電極であって、前記パッシベーション膜に設けられた第１孔部を介して前記第１導電性部材と電気的に接続される中継電極とを含み、
    　前記第１トランジスタ及び前記第２トランジスタは、ボトムゲート型のトランジスタであり、
    　前記第１配線は、前記第１電極と同層である前記パッシベーション膜の下層に配置され、且つ前記ゲート電極に電気的に接続される配線、及び第１電極に電気的に接続される配線の一方であり、
    　前記第２配線は、前記第１電極と別層である前記パッシベーション膜の上層に配置され、且つ前記ゲート電極に電気的に接続される配線及び前記第１電極に電気的に接続される配線の他方であり、
    　前記第１電極と同層で且つ前記基板の周縁部には、前記薄膜トランジスタアレイ装置の前記第１配線もしくは前記第２配線を駆動する外部信号が入力される端子部が配置され、
    　前記導電酸化物膜は、前記端子部の上面を覆い、且つ少なくとも前記第１孔部の底面部において前記中継電極と前記第１導電性部材との間に介在し、前記中継電極と前記第１導電性部材とを電気的に接続させ、
    　前記中継電極は、前記パッシベーション膜上の前記第２配線と同層に形成され、前記第２配線と同一材料からなる
    　薄膜トランジスタアレイ装置。
  2. 　前記第１配線は、前記ゲート電極に電気的に接続される配線であり、
    　前記第２配線は、前記第１電極に電気的に接続される配線である
    　請求項１に記載の薄膜トランジスタアレイ装置。
  3. 　前記第１配線は、前記第１電極に電気的に接続される配線であり、
    　前記第２配線は、前記ゲート電極に電気的に接続される配線である
    　請求項１に記載の薄膜トランジスタアレイ装置。
  4. 　前記第２導電性部材は、アルミニウムを主成分とする金属である
    　請求項１～３のいずれか１項に記載の薄膜トランジスタアレイ装置。
  5. 　前記中継電極の前記導電酸化物膜と接する面は、少なくとも、銅、モリブデン、チタン、またはタングステンのいずれかを含む金属により形成されている
    　請求項１～４のいずれか１項に記載の薄膜トランジスタアレイ装置。
  6. 　前記中継電極は、積層構造である
    　請求項１～５のいずれか１項に記載の薄膜トランジスタアレイ装置。
  7. 　前記層間絶縁膜は、有機膜と無機膜との二層からなり、
    　前記無機膜は、前記第２配線及び前記中継電極を覆っている
    　請求項１～６のいずれか１項に記載の薄膜トランジスタアレイ装置。
  8. 　前記第１トランジスタ及び前記第２トランジスタに各々含まれる半導体層は、結晶性半導体層であり、
    　前記第１及び第２トランジスタの各々に含まれるゲート電極は、前記第１及び第２配線のうちの前記ゲート電極に電気的に接続される配線に用いられる金属より高耐熱性の金属により形成されている
    　請求項１～７のいずれか１項に記載の薄膜トランジスタアレイ装置。
  9. 　前記ゲート電極に電気的に接続される配線に用いられる金属より高耐熱性の金属は、モリブデン、タングステン、チタン、タンタル、ニッケルのいずれかを含む金属である
    　請求項８に記載の薄膜トランジスタアレイ装置。
  10. 　前記導電酸化物膜は、インジウムおよび錫を含む酸化物膜、あるいはインジウムおよび亜鉛を含む酸化物膜のいずれかである
    　請求項１～９のいずれか１項に記載の薄膜トランジスタアレイ装置。
  11. 　上部電極と、下部電極と、前記上部電極と下部電極との間に介在する発光機能層を含むＥＬ発光素子を有するＥＬ部と、前記ＥＬ発光素子を制御する薄膜トランジスタアレイ装置と、前記ＥＬ部と前記薄膜トランジスタアレイ装置との間に介在する層間絶縁膜とを含むＥＬ表示パネルであって、
    　前記薄膜トランジスタアレイ装置は、
    　基板と、前記基板の上方に配置された第１配線と、前記第１配線と交差する第２配線と、前記基板上に形成されたゲート電極と第１及び第２電極とを含む第１トランジスタと、
    　前記基板上に形成された第２トランジスタと、
    　前記層間絶縁膜と前記第１トランジスタとの間、及び前記層間絶縁膜と前記第２トランジスタとの間に介在するパッシベーション膜と、
    　前記パッシベーション膜下に積層された導電酸化物膜と、
    　前記パッシベーション膜上に形成され、前記第１電極と同層に設けられた第１導電性部材と前記ＥＬ部に含まれる第２導電性部材とを中継する電極であって、前記パッシベーション膜に設けられた第１孔部を介して前記第１導電性部材と電気的に接続される中継電極とを含み、
    　前記第１トランジスタ及び前記第２トランジスタは、ボトムゲート型のトランジスタであり、
    　前記第１配線は、前記第１電極と同層である前記パッシベーション膜の下層に配置され、且つ前記ゲート電極に電気的に接続される配線、及び第１電極に電気的に接続される配線の一方であり、
    　前記第２配線は、前記第１電極と別層である前記パッシベーション膜の上層に配置され、且つ前記ゲート電極に電気的に接続される配線及び前記第１電極に電気的に接続される配線の他方であり、
    　前記第１電極と同層で且つ前記基板の周縁部には、前記薄膜トランジスタアレイ装置の前記第１配線もしくは前記第２配線を駆動する外部信号が入力される端子部が配置され、
    　前記導電酸化物膜は、前記端子部の上面端部を覆い、且つ少なくとも前記第１孔部の底面部において前記中継電極と前記第１導電性部材との間に介在し、前記中継電極と前記第１導電性部材とを電気的に接続させ、
    　前記中継電極は、前記パッシベーション膜上の前記第２配線と同層に形成され、前記第２配線と同一材料からなる
    　ＥＬ表示パネル。
  12. 　前記第２導電性部材は、アルミニウムを主成分とする金属である
    　請求項１１に記載のＥＬ表示パネル。
  13. 　前記第２導電性部材と前記中継電極とは、前記層間絶縁膜に設けられた孔部の上部周縁の平坦領域で接続されている
    　請求項１１又は１２に記載のＥＬ表示パネル。
  14. 　請求項１１～１３のいずれか１項に記載のＥＬ表示パネルを搭載した
    　ＥＬ表示装置。
  15. 　ＥＬ層と層間絶縁膜を介して積層された薄膜トランジスタアレイ装置の製造方法であって、
    　基板を準備する第１工程と、
    　前記基板上に、第１配線を形成する第２工程と、
    　前記基板上に、ゲート電極と第１及び第２電極を含む第１トランジスタと第２トランジスタとを形成すると共に、前記第１及び第２トランジスタ上に導電酸化物膜を形成する第３工程と、
    　前記導電酸化物膜上にパッシベーション膜を形成する第４工程と、
    　前記パッシベーション膜上に、前記第１配線と交差する第２配線と、前記第１電極と同層に設けられた第１導電性部材と前記ＥＬ層に設けられた第２導電性部材とを中継する電極であって、前記パッシベーション膜に設けられた第１孔部を介して前記第１導電性部材と電気的に接続される中継電極とを形成する第５工程と、を含み、
    　前記第１トランジスタ及び前記第２トランジスタは、ボトムゲート型のトランジスタであり、
    　前記第１配線は、前記第１電極と同層である前記パッシベーション膜の下層に配置され、且つ前記ゲート電極に電気的に接続される配線、及び第１電極に電気的に接続される配線の一方であり、
    　前記第２配線は、前記第１電極と別層である前記パッシベーション膜の上層に配置され、且つ前記ゲート電極に電気的に接続される配線及び前記第１電極に電気的に接続される配線の他方であり、
    　前記第３工程において、前記第１電極と同層に設けられ、前記第１配線もしくは前記第２配線を駆動する外部信号が入力される端子部の上面を覆うように、前記導電酸化物膜を形成し、
    　前記第４工程において、前記導電酸化物膜に覆われた前記端子部の上面を、前記パッシベーション膜に設けられた開口部から露出させ、
    　前記導電酸化物膜は、少なくとも前記第１孔部の底面部において前記中継電極と前記第１導電性部材との間に介在し、前記中継電極と前記第１導電性部材とを電気的に接続させ、
    　前記第５工程において、前記中継電極は、前記第２配線と同一材料を用いて、前記パッシベーション膜上の前記第２配線と同層に形成される
    　薄膜トランジスタアレイ装置の製造方法。
  16. 　前記第２導電性部材は、アルミニウムを主成分とする金属である
    　請求項１５に記載の薄膜トランジスタアレイ装置の製造方法。
  17. 　前記中継電極の前記導電酸化物膜と接する面を、銅、モリブデン、チタン、又はタングステンのいずれかを含む金属により形成する
    　請求項１５又は１６に記載の薄膜トランジスタアレイ装置の製造方法。
  18. 　前記第１トランジスタ及び前記第２トランジスタに各々含まれる半導体層は、結晶性半導体層であり、
    　前記第１及び第２トランジスタの各々に含まれるゲート電極を、前記第１及び第２配線のうちの前記ゲート電極に電気的に接続される配線に用いられる金属より高耐熱性の金属により形成する
    　請求項１５～１７のいずれか１項に記載の薄膜トランジスタアレイ装置の製造方法。
  19. 　前記導電酸化物膜を、インジウムおよび錫を含む酸化物膜、あるいはインジウムおよび亜鉛を含む酸化物膜で形成する
    　請求項１５～１８のいずれか１項に記載の薄膜トランジスタアレイ装置の製造方法。
  20. 　基板を準備する第１工程と、
    　前記基板上に、第１配線を形成する第２工程と、
    　前記基板上に、ゲート電極と第１及び第２電極とを含む第１トランジスタと第２トランジスタとを形成すると共に、前記第１及び第２トランジスタ上に導電酸化物膜を形成する第３工程と、
    　前記導電酸化物膜上に、パッシベーション膜を形成する第４工程と、
    　前記パッシベーション膜上に、前記第１配線と交差する第２配線と、前記パッシベーション膜に設けられた第１孔部を介して第１電極と同層に設けられた第１導電性部材と電気的に接続される中継電極とを形成する第５工程と、
    　前記パッシベーション膜上に、層間絶縁膜を形成する第６工程と、
    　前記層間絶縁膜上に下部電極を形成する第７工程と、
    　前記下部電極の上方に発光機能層を形成する第８工程と、
    　前記発光機能層の上方に上部電極を形成する第９工程と、を含み、
    　前記中継電極は、前記第１導電性部材と、前記層間絶縁膜より上に形成される第２導電性部材とを中継するものであり、
    　前記第１トランジスタ及び前記第２トランジスタは、ボトムゲート型のトランジスタであり、
    　前記第１配線は、前記第１電極と同層である前記パッシベーション膜の下層に配置され、且つ前記ゲート電極に電気的に接続される配線、及び第１電極に電気的に接続される配線の一方であり、
    　前記第２配線は、前記第１電極と別層である前記パッシベーション膜の上層に配置され、且つ前記ゲート電極に電気的に接続される配線及び前記第１電極に電気的に接続される配線の他方であり、
    　前記第３工程において、前記第１電極と同層に設けられ、前記第１配線もしくは前記第２配線を駆動する外部信号が入力される端子部の上面を覆うように、前記導電酸化物膜を形成し、
    　前記第４工程において、前記導電酸化物膜に覆われた前記端子部の上面を、前記パッシベーション膜に設けられた開口部から露出させ、
    　前記導電酸化物膜は、少なくとも前記第１孔部の底面部において前記中継電極と前記第１導電性部材との間に介在し、前記中継電極と前記第１導電性部材とを電気的に接続させ、
    　前記第５工程において、前記中継電極は、前記パッシベーション膜上に形成された前記第２配線と同一材料を用いて、前記パッシベーション膜上の前記第２配線と同層に形成される
    　ＥＬ表示パネルの製造方法。
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