KR20130044124A - 결정성 반도체막의 제조 방법, 결정성 반도체막을 갖는 기판, 박막 트랜지스터 - Google Patents

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Abstract

면 내 균일성이 좋은 결정 조직을 가지는 결정성 반도체막의 제조 방법을 제공한다. 단축 및 장축에 있어서 위로 볼록한 연속적인 광 강도 분포를 가지는 연속 발진형의 레이저광을, 비결정성 반도체막의 온도가 600℃내지 1100℃의 범위가 되도록 비결정성 반도체막에 조사하는 제1 공정과, 그 비결정성 반도체막이, 상기 600℃내지 1100℃의 온도 범위에 대응하여 결정화되는 제2 공정과, 비결정성 반도체막의 면 내에 있어서의 소정의 온도가, 연속 발진형 레이저광의 조사에 의해 비결정성 반도체막이 결정화할 때에 생기는 잠열에 의해 1100℃내지 1414℃가 되고, 1100℃내지 1414℃의 온도 범위에 대응하여 결정화된 비결정성 반도체막의 결정 입경을 확대시키는 제3 공정을 포함하고, 상기 위로 볼록한 연속적인 광 강도 분포는, 장축 방향에서 소정의 강도 이상이 되는 영역 범위를 가지고, 상기 영역 범위는, 잠열에 의해 1100℃내지 1414℃의 온도 범위가 되는 비결정성 반도체막 상의 영역에 대응하고 있다.

Description

결정성 반도체막의 제조 방법, 결정성 반도체막을 갖는 기판, 박막 트랜지스터{METHOD FOR MANUFACTURING CRYSTALLINE SEMICONDUCTOR FILM, SUBSTRATE HAVING CRYSTALLINE SEMICONDUCTOR FILM, AND THIN FILM TRANSISTOR}
본 발명은, 결정성 반도체막의 제조 방법, 결정성 반도체막을 갖는 기판의 제조 방법, 박막 트랜지스터에 관한 것이다.
예를 들면, 표시 장치용 액정 패널 또는 유기 EL 패널을 구성하는 박막 트랜지스터(TFT : Thin Film Transistor)가 있다. 그 박막 트랜지스터의 채널부가 되는 예를 들면 실리콘으로 이루어지는 반도체층은, 일반적으로, 비정질성(아몰퍼스) 반도체막 또는 결정성 반도체막으로 형성된다. 박막 트랜지스터의 채널부가 되는 반도체막은, 아몰퍼스 실리콘과 비교하여 높은 이동도를 가지는 결정성 반도체막으로 형성되는 것이 바람직하다. 일반적으로, 결정성 반도체막은, 비정질성 반도체막의 형성 후에 비정질성 반도체막을 결정화함으로써 형성된다.
비정질성 반도체막으로부터 결정성 반도체막을 형성하는 방법으로는, 엑시머 레이저 결정화(ELA)법, Ni 촉매 등을 이용한 열 어닐링 결정화법, 적외 반도체 레이저광과 광 흡수층을 가지는 시료 구조의 조합을 사용한 결정화법 등이 있다.
그러나 ELA법에 의한 결정화에서는, 미결정 또는 다결정으로 이루어지는 결정성 반도체막이 형성되기 때문에, 결정립(결정 조직)의 크기나 분포에 따라 그 전기 특성이 분산되어 버린다. 이 때문에, 결정성 반도체막을 박막 트랜지스터에 이용한 경우, 특성에 편차가 발생해 버린다.
한편, 열 어닐링 결정화법에서는, 균일한 결정화가 가능하지만, 촉매 금속의 처리가 어렵다. 또한, 적외 반도체 레이저광과 광 흡수층을 가지는 시료 구조의 조합을 사용하는 결정화 방법에서는, 광 흡수층과 버퍼층을 시료에 성막하여 제거한다고 하는 프로세스가 필요하여, 택트의 점에 문제가 있다. 또한, 이들 고상 성장법으로 결정화된 막을 사용하여 박막 트랜지스터를 제작해도, 막의 평균 입경이 작기 때문에, 목표로 하는 전기 특성에 이르지 않는다고 하는 문제가 있다.
이에 대하여, ELA법에 있어서, 박막 트랜지스터의 결정성 반도체막의 결정립의 폭을 제어할 수 있는 기술이 개시되어 있다(특허 문헌 1).
또한, ELA법에 있어서, 박막 트랜지스터의 결정성 반도체막의 결정립계의 방향이나 결정립의 폭을 제어할 수 있는 기술이 개시되어 있다(특허 문헌 2).
특허 문헌 1 및 특허 문헌 2에 개시되는 기술을 이용하면, 레이저광 조사에 의해, 소정의 방향으로 결정 성장시켜, 폭이 0.5~10μm 이하의 대입경 결정을 가지는 결정성 반도체막을 형성할 수 있다. 또한, 이와 같이 형성된 막을 이용하여 반도체 소자를 형성함으로써, 인접 편차가 적은 뛰어난 반도체 장치를 제작할 수 있다.
일본국 특허공개 2008-85317호 공보 일본국 특허공개 2008－85318호 공보
그러나 상기 특허 문헌 1 및 특허 문헌 2에서는, 대입경 결정을 가지는 결정성 반도체막을 형성하는 방법이 개시되어 있는 것에 불과하다.
즉, ELA법에서는, 펄스 발진의 레이저광(예를 들면, 파장 λ＝308㎚의 XeCl 엑시머 레이저광)을 이용하여, 비결정성 반도체막을 결정화한다. 이때, 펄스 발진의 엑시머 레이저광을 비결정성 반도체막에 조사함으로써 순간적으로(나노초 오더의 조사 시간으로) 온도를 상승시켜 용융시킨 후에 결정화한다. 그러나 펄스 발진의 엑시머 레이저광의 조사 시간은, 나노초 오더라고 하는 짧은 조사 시간이다. 비결정성 반도체막은, 그 온도를 반도체막(실리콘)의 융점 이상(1414℃ 이상)으로 하여 일단 융해시키지 않으면 결정화되지 않는데, 결정 입경은, 조건에 따라 변화된다. 또한, 비결정성 반도체막을 결정화할 때의 체적 팽창, 즉 액체(용융 시)로부터 고체(결정화 시)로 될 때의 체적 팽창에 의해, 결정화 후의 결정성 반도체막에는 표면 돌기가 생겨 평탄성이 없어진다. 즉, 결정성 반도체막의 입경에 면내 편차가 생긴다. 이 때문에, 에칭 프로세스 등의 박막 트랜지스터 제조 프로세스에 있어서 문제가 된다. 또한, 결정화 후의 결정성 반도체막의 면내 편차의 대책으로서 다수회 쇼트가 불가결하여, 비용 및 택트의 점에서 문제가 있다.
또한, 이러한 결정성 반도체막을 가지는 박막 트랜지스터에서는, 예를 들면 게이트 전극에 전압을 인가할 때, 소스·드레인간에 흐르는 전류량이 분산된다. 예를 들면, 유기 EL 표시 장치와 같은 전류 구동의 표시 디바이스가 상기의 박막 트랜지스터를 구비하는 경우, 유기 EL은 전류에 의해 계조 제어되기 때문에, 전류량의 편차는 표시 화상의 편차로 직결된다. 즉, 고정밀의 화상을 얻을 수 없다. 또한, 상기의 박막 트랜지스터에서는, 결정성 반도체막에 생긴 돌기가 소스·드레인 전극간의 리크 전류의 원인이 되어, 특성이 열화한다.
이에 대하여, 상기 특허 문헌 1 및 특허 문헌 2에서는, 상기의 ELA법에 대한 과제 중, 결정 입경의 제어에 대해서는 개시되어 있지만, 표면 돌기에 대한 과제를 해결하는 것은 아니고, 그 시사도 없다.
본 발명은, 상기의 문제점을 감안하여 이루어진 것으로, 면내 균일성이 좋은 결정 조직을 가지는 결정성 반도체막의 제조 방법, 결정성 반도체막을 갖는 기판의 제조 방법, 박막 트랜지스터를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서, 본 발명에 관련된 결정성 반도체막의 제조 방법은, 단축 및 장축에 있어서 위로 볼록한 연속적인 광 강도 분포를 가지는 연속 발진형의 레이저광을, 비결정성 반도체막의 온도가 600℃ 내지 1100℃의 범위가 되도록 상기 비결정성 반도체막에 조사하는 제1 공정과, 상기 제1 공정에 있어서 상기 연속 발진형의 레이저광이 조사된 비결정성 반도체막은, 상기 600℃ 내지 1100℃의 온도 범위에 대응하여 결정화하는 제2 공정과, 상기 비결정성 반도체막의 면 내에 있어서의 소정의 온도가, 상기 연속 발진형 레이저광의 조사에 의해 비결정성 반도체막이 결정화될 때에 생기는 잠열에 의해 1100℃ 내지 1414℃가 되고, 상기 1100℃ 내지 1414℃의 온도 범위에 대응하여 상기 결정화된 비결정성 반도체막의 결정 입경을 확대시키는 제3 공정을 포함하고, 상기 위로 볼록한 연속적인 광 강도 분포는, 상기 장축 방향으로 소정의 강도 이상이 되는 영역 범위를 가지고, 상기 영역 범위는, 상기 잠열에 의해 1100℃ 내지 1414℃의 온도 범위로 되는 상기 비결정성 반도체막 상의 영역에 대응하고 있다.
본 발명에 의하면, 면내 균일성이 좋은 결정 조직을 가지는 결정성 반도체막의 제조 방법, 결정성 반도체막을 갖는 기판의 제조 방법, 박막 트랜지스터를 실현할 수 있다.
도 1은 본 실시의 형태에 있어서의 CW 레이저광 결정화 장치의 구성예를 나타내는 도면이다.
도 2a는 본 실시의 형태에 있어서의 CW 레이저광의 단축 프로파일을 나타내는 도면이다.
도 2b는 본 실시의 형태에 있어서의 CW 레이저광의 장축 프로파일을 나타내는 도면이다.
도 3a는 CW 발진의 레이저광의 단축 프로파일을 나타내는 도면이다.
도 3b는 CW 발진의 레이저광의 장축 프로파일을 나타내는 도면이다.
도 4는 장축 탑 플랫 빔을 이용한 결정화의 문제점을 설명하기 위한 도면이다.
도 5a는 SPC의 결정 조직의 예를 나타내는 도면이다.
도 5b는 본 실시의 형태에 있어서의 CW 레이저광을 이용한 결정화했을 때의 결정 조직을 나타내는 도면이다.
도 5c는 비교를 위해, 로(爐) 어닐링 등으로 형성한 다결정 실리콘의 결정 조직을 나타내는 도면이다.
도 6은 실리콘의 결정화에 대한 온도와 에너지의 관계를 나타내는 도면이다.
도 7은 Ex 결정 조직의 성장 메커니즘을 설명하기 위한 도면이다.
도 8은 본 실시의 형태에 있어서의 CW 레이저광을 이용한 결정화에 대해 설명하기 위한 도면이다.
도 9는 본 실시의 형태에 있어서의 결정성 반도체막을 갖는 기판에의 적용예에 대해 설명하기 위한 도면이다.
도 10은 본 실시의 형태에 있어서의 보텀 게이트형 박막 트랜지스터의 제조 방법을 설명하기 위한 도면이다.
도 11은 본 실시의 형태에 있어서의 보텀 게이트형 박막 트랜지스터의 제조 방법을 설명하기 위한 흐름도이다.
도 12는 본 실시의 형태의 결정성 반도체막을 구비하는 보텀 게이트형 박막 트랜지스터의 구성을 나타내는 도면이다.
도 13은 복수의 게이트 보텀형 박막 트랜지스터를 동시에 제조하는 경우에 대해서 설명하기 위한 도면이다.
도 14는 본 실시의 형태에 있어서의 탑 게이트형 박막 트랜지스터의 제조 방법을 설명하기 위한 도면이다.
도 15는 본 실시의 형태 3에 있어서의 탑 게이트형 박막 트랜지스터의 구성을 나타내는 도면이다.
도 16은 본 실시의 형태 3에 있어서의 탑 게이트형 박막 트랜지스터의 별도의 구성을 나타내는 도면이다.
도 17은 본 실시의 형태에 있어서의 탑 게이트형 박막 트랜지스터의 제조 방법을 설명하기 위한 흐름도이다.
본 발명의 일양태에 관련된 결정성 반도체막의 제조 방법은, 단축 및 장축에 있어서 위로 볼록한 연속적인 광 강도 분포를 가지는 연속 발진형의 레이저광을, 비결정성 반도체막의 온도가 600℃ 내지 1100℃의 범위가 되도록 상기 비결정성 반도체막에 조사하는 제1 공정과, 상기 제1 공정에 있어서 상기 연속 발진형의 레이저광이 조사된 비결정성 반도체막은, 상기 600℃ 내지 1100℃의 온도 범위에 대응하여 결정화되는 제2 공정과, 상기 비결정성 반도체막의 면 내에 있어서의 소정의 온도가, 상기 연속 발진형 레이저광의 조사에 의해 비결정성 반도체막이 결정화할 때에 생기는 잠열에 의해 1100℃ 내지 1414℃가 되고, 상기 1100℃ 내지 1414℃의 온도 범위에 대응하여 상기 결정화된 비결정성 반도체막의 결정 입경을 확대시키는 제3 공정을 포함하고, 상기 위로 볼록한 연속적 광 강도 분포는, 상기 장축 방향으로 소정의 강도 이상이 되는 영역 범위를 가지고, 상기 영역 범위는, 상기 잠열에 의해 1100℃ 내지 1414℃의 온도 범위가 되는 상기 비결정성 반도체막 상의 영역에 대응하고 있다.
예를 들면, 그린 레이저광이나 블루 레이저광 등 연속 발진형의 레이저광을, 10～100나노초와 같은 단시간이 아니라 10～100마이크로초라고 하는 비교적 긴 시간, 조사한다. 본 양태에 의하면, 비결정성 반도체막의 온도가 600℃ 내지 1100℃의 범위가 되는 출력 밀도로 비결정성 반도체막 상에 조사한다. 그리고 비결정성 반도체막은, 비결정성 반도체막의 온도가 순간적으로 600℃ 내지 1100℃의 범위가 되도록 조사되면, 비결정성 반도체막의 온도는, 결정화 시에 발생하는 잠열에 의해 더욱 상승한다. 이때에 비결정성 반도체막은, 아몰퍼스 실리콘에 있어서의 원자 네트워크 구조에 의해 변화하는 아몰퍼스 실리콘의 융점으로서 생각할 수 있는 온도를 넘고, 또한, 결정성 실리콘의 융점 1414℃ 이하가 되는 온도 범위를 거쳐, 고상 성장으로 얻어지는 결정으로부터 조금 입경 확대되고, 또한 균일성을 잃지않으며, 표면 돌기는 형성되지 않고, 예를 들면 박막 트랜지스터를 제작하는데 있어 품질이 좋은 결정성 반도체막이 된다. 그리고 표면 돌기의 발생을 억제하고, 상기 반도체막의 표면의 평탄성을 유지하여, 상기 반도체막을 포함하는 박막 트랜지스터 장치의 특성을 향상시킬 수 있다.
이와 같이, 면내 균일성이 좋은 결정 조직을 가지는 결정성 반도체막의 제조 방법을 실현할 수 있다.
여기서, 상기 볼록한 연속적인 광 강도 분포는, 가우시안 분포이다.
또한, 상기 제1 공정에 있어서, 상기 연속 발진형의 레이저광을, 상기 비결정성 반도체막의 온도 범위가 600℃ 내지 800℃의 범위가 되도록 상기 비결정성 반도체막에 조사한다.
본 양태에 의하면, 제1 공정에서의 비결정성 반도체막의 온도 범위를, 600℃ 내지 800℃의 범위로 해도, 600℃ 내지 1100℃의 범위와 동등한 효과를 가진다.
또한, 상기 제1 공정에 있어서, 상기 연속 발진형의 레이저광을, 상기 비결정성 반도체막에 마이크로초 오더로 조사한다.
본 양태에 의하면, 연속 발진형의 레이저광을 비결정성 반도체막에 조사하는 조사 시간을 길게 취할 수 있으므로, 비결정성 반도체막에 있어서, 원자의 구조가 아몰퍼스 상태로부터 결정화되고, 또한 아몰퍼스 상태로부터 원자가 재배열하는데 충분한 시간을 확보할 수 있다.
또한, 상기 제1 공정에 있어서, 상기 연속 발진형의 레이저광을 상기 비결정성 반도체막 상에 조사하는 시간은, 10～100마이크로초이다.
본 양태에 의하면, 연속 발진형의 레이저광을 비결정성 반도체막 상에 조사하는 조사 시간이 길어지기 때문에, 비결정성 반도체막에 있어서, 원자의 구조가 아몰퍼스 상태로부터 재배열하여 결정화하는데 충분한 시간을 확보할 수 있다.
또한, 상기 제1 공정의 전에, 기재를 준비하는 제4 공정과, 상기 기재 상에 게이트 전극을 소정간격마다 복수 배치하는 제5 공정과, 상기 소정간격마다 배치된 복수의 게이트 전극 상에 상기 절연막을 성막하는 제6 공정과, 상기 절연막 상에 상기 비결정성 반도체막을 성막하는 제7 공정을 포함하고, 상기 소정 간격마다 배치된 복수의 게이트 전극에 대응하는 상기 비결정성 반도체막 상의 영역의 온도가 상기 잠열에 의해 1100℃ 내지 1414℃가 되도록, 상기 위로 볼록한 연속적인 광 강도 분포의 상기 장축 방향에 있어서의 일정한 폭이 규정되어 있다.
본 양태와 같이, 연속 발진형 레이저의 장축 방향의 가우시안 분포의 폭을, 복수 소정간격마다 배치된 게이트 전극에 대응하는 비결정성 반도체막 상의 영역에 대응시킴으로써, 비결정성 반도체막 상의 게이트 전극에 대응하는 영역을 선택적으로 조사하여, 박막 트랜지스터의 채널부로서 형성되는 결정성 반도체막의 영역을 선택적으로 미세 결정화할 수 있다. 또한, 그 결과, 채널부로서, 표면이 평탄한 결정성 반도체막을 형성할 수 있다.
또한, 본 발명의 다른 일양태에 관련된 결정성 반도체막을 갖는 기판은, 상기 소정 간격마다 배치된 복수의 게이트 전극에 대응하는 상기 비결정성 반도체막 상의 영역이, 상기 소정 간격마다 배치된 복수의 게이트 전극의 폭을 덮는 영역이어도 된다.
또한, 기재와, 상기 기재의 상방에 배치된 복수의 게이트 전극과, 상기 게이트 전극 상에 형성된 절연막과, 상기 기재의 상방에 배치된 복수의 게이트 전극 상의 절연막을 덮어 형성된 결정성 반도체막을 구비하고, 상기 결정성 반도체막은, 평균 결정 입경이 40㎚ 내지 60㎚인 결정립에 의해 구성되어 있고, 상기 복수의 게이트 전극이 배치된 영역에 걸쳐 연속하여 형성되는 상기 결정성 반도체막 내의 제1 영역과, 평균 결정 입경이 25㎚ 내지 35㎚에 의해 구성되어 있고, 상기 제1 영역에 인접하여 형성되어 있는, 상기 결정성 반도체막 내의 제2 영역을 가진다.
본 양태에 의하면, 결정성 반도체막 내의 평균 결정 입경이 40㎚ 내지 60㎚인 결정립에 의해 구성되는 제1 영역이, 복수의 게이트 전극이 배치된 영역에 걸쳐 연속하여 형성된다. 그리고 이러한 결정성 반도체막을 이용하여 박막 트랜지스터를 형성하면, 유기 EL 디스플레이에 이용하는 박막 트랜지스터로서 충분한 온 특성이 얻어지는 이동도를 확보할 수 있다.
또한, 상기 결정성 반도체막은, 아몰퍼스와 결정의 혼정을 포함하는 것으로 해도 된다.
예를 들면, 결정성 반도체막은, 아몰퍼스와 결정의 혼정을 포함하는, 즉, 평균 결정 입경이 40㎚ 내지 60㎚인 결정립과, 평균 결정 입경이 40㎚내지 60㎚인 결정립의 주위에 아몰퍼스 구조의 영역을 포함하고 있다. 이 구조에 의해, 표면 거칠기를 저감할 수 있다.
또한, 상기 복수의 게이트 전극은, 상기 기재의 상방에 열(列) 형상으로 배치되고, 상기 평균 결정 입경이 40㎚내지 60㎚인 결정립에 의해 구성되는 결정성 반도체막 내의 제1 영역은, 상기 복수의 게이트 전극이 열 형상으로 배치된 영역에 걸쳐 띠형상으로 연속하여 형성되는 것으로 해도 된다.
본 양태에 의하면, 결정성 반도체막 내의 평균 결정 입경이 40㎚내지 60㎚인 결정립에 의해 구성되는 제1 영역은, 복수의 게이트 전극이 열 형상으로 배치된 영역에 걸쳐 띠형상으로 연속하여 형성되어 있다. 본 양태의 결정성 반도체막을 갖는 기판은, 결정성 반도체막을 갖는 기판으로부터, 다수의 개편(個片)으로 다이싱 등에 의해 분할될 때, 상기의 띠형상 영역을 따라 다이싱을 행할 수 있으므로, 다이싱 등에 의해 용이하게 다수의 개편으로 분할할 수 있는 결정성 반도체막을 갖는 기판을 실현할 수 있다.
또한, 상기 평균 결정 입경이 40㎚내지 60㎚인 결정립에 의해 구성되는 결정성 반도체막 내의 제1 영역은, 단축 및 장축에 있어서 위로 볼록한 연속적인 광 강도 분포를 가지는 연속 발진형의 레이저광을, 비결정성 반도체막의 온도가 600℃ 내지 800℃의 범위가 되도록 상기 비결비성 반도체막에 조사하는 제1 공정과, 상기 제1 공정에 있어서 상기 연속 발진형의 레이저광이 조사된 비결정성 반도체막이, 상기 600℃내지 800℃의 온도 범위에 대응하여 상기 비결정성 반도체막을 결정화하는 제2 공정과, 상기 비결정성 반도체막의 면 내에 있어서의 소정의 온도가, 상기 연속 발진형 레이저광의 조사에 의해 비결정성 반도체막이 결정화할 때에 생기는 잠열에 의해 1100℃내지 1414℃가 되고, 상기 1100℃내지 1414℃의 온도 범위에 대응하여 상기 결정화된 비결정성 반도체막의 결정 입경을 확대시키는 제3 공정에 의해 형성되고, 상기 잠열에 의해 1100℃내지 1414℃의 온도 범위가 되는 상기 비결정성 반도체막 상의 영역이 일정한 폭을 가지도록, 상기 장축 방향에 있어서 위로 볼록한 연속적인 광 강도 분포가 규정되고, 상기 잠열에 의해 1100℃내지 1414℃의 온도 범위가 되는 상기 비결정성 반도체막 상의 영역은, 상기 제1 영역에 대응하는 것으로 해도 된다.
본 양태에 의하면, 제1 공정은, 예를 들면, 그린 레이저광이나 블루 레이저광 등의 연속 발진형의 레이저광을, 나노초 오더가 아니라 마이크로초 오더로, 비결정성 반도체막의 온도가 600℃내지 800℃의 범위가 되도록 비결정성 반도체막에 조사한다. 제1 공정에서는, 비결정성 반도체막의 전면에 대하여, 비결정성 반도체막의 온도가 600℃내지 800℃의 범위가 되도록 비결정성 반도체막을 조사해도, 이때에 비결정성 반도체막에 생기는 잠열에 의해서도 1414℃ 이하에서 결정화되기 때문에, 결정 입경도 비교적 작고, 표면 돌기는 형성되지 않아, 문제가 없다.
또한, 제2 공정에서는, 이 레이저광을, 비결정성 반도체막의 온도가 1100℃내지 1414℃의 범위가 되도록 반도체막에 조사하는 것이 아니라, 비결정성 반도체막의 온도가 600℃내지 800℃의 범위가 되도록 비결정성 반도체막에 조사한다. 이와 같이 조사함으로써, 비결정성 반도체막은, 이때에 비결정성 반도체막에 발생하는 잠열에 의해 비결정성 반도체막의 온도가 1100℃내지 1414℃의 범위로 된다.
제2 공정에 연속하는 제3 공정에서는, 비결정성 반도체막의 온도는 1414℃ 이하의 상태에서, 비결정성 반도체막이 용융하여 결정화하기 때문에, 그 평균 결정 입경은 40㎚내지 60㎚로 비교적 작다. 또한, 이와 같이 결정화하여 형성된 결정성 반도체막의 표면에는, 돌기가 생기지 않아, 결정성 반도체막의 표면의 평탄성을 유지하게 된다. 따라서, 이 결정성 반도체막을 이용한 박막 트랜지스터 장치의 특성을 향상시킬 수 있다.
또한, 비결정성 반도체막은, 비결정성 반도체막의 전면에 대하여, 비결정성 반도체막의 온도가 1100℃ 내지 1414℃의 범위가 되도록 조사되면, 비결정성 반도체막 내에 발생하는 잠열에 의해, 비결정성 반도체막 내에 1414℃ 이상의 영역이 생기게 된다. 이 1414℃ 이상의 영역을 거쳐 결정화되면, 예를 들면, 막 두께 50㎚에 대하여 이 막 두께와 동일폭의 표면 돌기 50㎚가 생기게 된다.
이와 같이, 본 양태에 의하면, 레이저광의 조사에 의해, 비결정성 반도체막의 온도가 600℃내지 800℃의 범위가 되도록, 레이저광을 비결정성 반도체막에 조사한다. 이때, 비결정성 반도체막은, 비결정성 반도체막에 생기는 잠열에 의해 비결정성 반도체막의 온도가 1100℃내지 1414℃의 범위로 되어 결정화된다. 이렇게 함으로써, 비결정성 반도체막 내에 1414℃ 이상을 거쳐 결정화되는 영역이 없기 때문에, 표면 돌기의 발생을 억제하고, 표면의 평탄성을 유지한, 결정성 반도체막을 형성할 수 있고, 이를 가지는 결정성 반도체막을 갖는 기판을 실현할 수 있다.
또한, 본 발명의 일양태에 관련된 박막 트랜지스터는, 보텀 게이트형의 박막 트랜지스터로서, 게이트 전극과, 상기 게이트 전극 상에 형성된 절연막과, 상기 절연막 상에 형성된 결정성 반도체막과, 상기 결정성 반도체막 상에 형성된 소스/드레인 전극을 구비하고, 상기 결정성 반도체막은, 상기 결정성 반도체막 내의 평균 결정 입경이 40㎚내지 60㎚인 결정립에 의해 구성되고, 상기 결정립은, 단축 및 장축에 있어서 위로 볼록한 연속적인 광 강도 분포를 가지는 연속 발진형의 레이저광을, 비결정성 반도체막의 온도가 600℃내지 800℃의 범위가 되도록 상기 비결정성 반도체막에 조사하는 제1 공정과, 상기 제1 공정에 있어서 상기 연속 발진형의 레이저광이 조사된 비결정성 반도체막이, 상기 600℃내지 800℃의 온도 범위에 대응하여 상기 비결정성 반도체막을 결정화하는 제2 공정과, 상기 비결정성 반도체막의 면 내에 있어서의 소정의 온도가, 상기 연속 발진형 레이저광의 조사에 의해 비결정성 반도체막이 결정화할 때에 생기는 잠열에 의해 1100℃내지 1414℃가 되고, 상기 1100℃내지 1414℃의 온도 범위에 대응하여 상기 결정화된 비결정성 반도체막의 결정 입경을 확대시키는 제3 공정에 의해 형성되고, 상기 잠열에 의해 1100℃내지 1414℃의 온도 범위가 되는 상기 비결정성 반도체막 상의 영역이 일정한 폭을 가지도록, 상기 장축 방향에 있어서 위로 볼록한 연속적인 광 강도 분포가 규정되어 있다.
본 양태에 의하면, 레이저광의 조사에 의해, 비결정성 반도체막의 온도가 600℃내지 800℃의 범위가 되도록, 레이저광을 비결정성 반도체막에 조사한다. 이때, 비결정성 반도체막은, 비결정성 반도체막에 발생하는 잠열에 의해 비결정성 반도체막의 온도가 1100℃내지 1414℃의 범위가 되어 결정화된다. 이렇게 함으로써, 비결정성 반도체막 내에 1414℃ 이상을 거쳐 결정화되는 영역이 없기 때문에, 표면 돌기의 발생을 억제하고, 표면의 평탄성을 유지한, 결정성 반도체막을 형성할 수 있고, 이를 가지는 박막 트랜지스터를 실현할 수 있다.
또한, 본 발명의 일양태에 관련된 결정성 반도체막을 갖는 기판은, 기재와, 상기 기재의 상방에 배치된 복수의 소스/드레인 전극과, 상기 소스/드레인 전극상에 형성된 절연막과, 상기 기재의 상방에 배치된 복수의 소스/드레인 전극 상에 형성된 절연막을 덮어 형성된 결정성 반도체막을 구비하고, 상기 결정성 반도체막은, 상기 결정성 반도체막 내의 평균 결정 입경이 40㎚내지 60㎚인 결정립에 의해 구성되어 있고, 상기 복수의 소스/드레인 전극이 배치된 영역에 걸쳐 연속하여 형성되는 상기 결정성 반도체막 내의 제1 영역과, 평균 결정 입경이 25㎚내지 35㎚에 의해 구성되어 있고, 상기 제1 영역에 인접하여 형성되어 있는 상기 결정성 반도체막 내의 제2 영역을 가진다.
본 양태에 의하면, 결정성 반도체막 내의 평균 결정 입경이 40㎚내지 60㎚인 결정립에 의해 구성되는 제1 영역이, 복수의 게이트 전극이 배치된 영역에 걸쳐 연속하여 형성되어 있다. 이 때문에, 이러한 결정성 반도체막을 이용하여 박막 트랜지스터를 형성하면, 유기 EL 디스플레이에 이용하는 박막 트랜지스터로서 충분한 온 특성이 얻어지는 이동도를 확보할 수 있다.
또한, 상기 결정성 반도체막은, 아몰퍼스와 결정의 혼정을 포함하는 것으로 해도 된다.
본 양태에 의하면, 결정성 반도체막은, 아몰퍼스와 결정의 혼정을 포함한다. 즉, 평균 결정 입경이 40㎚내지 60㎚인 결정립과, 상기 평균 결정 입경이 40㎚내지 60㎚인 결정립의 주위에 아몰퍼스 구조의 영역을 포함하고 있다. 이 구조에 의해, 표면 거칠기를 저감할 수 있다.
또한, 상기 복수의 게이트 전극은, 상기 기재의 상방으로 열 형상으로 배치되고, 상기 평균 결정 입경이 40㎚내지 60㎚인 결정립에 의해 구성되는 결정성 반도체막 내의 제1 영역은, 상기 복수의 게이트 전극이 열 형상으로 배치된 영역에 걸쳐 띠형상으로 연속하여 형성되어 있는 것으로 해도 된다.
본 양태에 의하면, 결정성 반도체막 내의 평균 결정 입경이 40㎚내지 60㎚인 결정립에 의해 구성되는 제1 영역은, 상기 복수의 게이트 전극이 열 형상으로 배치된 영역에 걸쳐 띠형상으로 연속하여 형성되어 있다. 본 양태의 결정성 반도체막을 갖는 기판은, 결정성 반도체막을 갖는 기판으로부터, 다수의 개편으로 다이싱 등에 의해 분할될 때, 상기의 띠형상의 영역을 따라 다이싱을 행할 수 있으므로, 다이싱 등에 의해 용이하게 다수의 개편으로 분할할 수 있는 결정성 반도체막을 갖는 기판을 실현할 수 있다.
또한, 상기 평균 결정 입경이 40㎚내지 60㎚인 결정립에 의해 구성되는 결정성 반도체막 내의 제1 영역은, 단축 및 장축에 있어서 위로 볼록한 연속적인 광 강도 분포를 가지는 연속 발진형의 레이저광을, 비결정성 반도체막의 온도가 600℃내지 800℃의 범위가 되도록 상기 비결정성 반도체막에 조사하는 제1 공정과, 상기 제1 공정에 있어서 상기 연속 발진형의 레이저광이 조사된 비결정성 반도체막이, 상기 600℃내지 800℃의 온도 범위에 대응하여 상기 비결정성 반도체막을 결정화하는 제2 공정과, 상기 비결정성 반도체막의 면 내에 있어서의 소정의 온도가, 상기 연속 발진형의 레이저광의 조사에 의해 비결정성 반도체막이 결정화할 때에 생기는 잠열에 의해 1100℃내지 1414℃가 되고, 상기 1100℃내지 1414℃의 온도 범위에 대응하여 상기 결정화된 비결정성 반도체막의 결정 입경을 확대시키는 제3 공정에 의해 형성되고, 상기 잠열에 의해 1100℃내지 1414℃의 온도 범위가 되는 상기 비결정성 반도체막 상의 영역은, 일정한 폭을 가지도록, 상기 장축 방향에 있어서 위로 볼록한 연속적인 광 강도 분포가 규정되고, 상기 잠열에 의해 1100℃내지 1414℃의 온도 범위가 되는 상기 비결정성 반도체막 상의 영역은, 상기 제1 영역에 대응한다.
본 양태에 의하면, 레이저광의 조사에 의해, 비결정성 반도체막의 온도가 600℃내지 800℃의 범위가 되도록, 레이저광을 비결정성 반도체막에 조사한다. 이때, 비결정성 반도체막은, 비결정성 반도체막에 발생하는 잠열에 의해 비결정성 반도체막의 온도가 1100℃내지 1414℃의 범위가 되어 결정화된다. 이렇게 함으로써, 비결정성 반도체막 내에 1414℃ 이상을 거쳐 결정화되는 영역이 없기 때문에, 표면 돌기의 발생을 억제하고, 표면의 평탄성을 유지한, 결정성 반도체막을 형성할 수 있고, 이를 가지는 상기 결정성 반도체막을 갖는 기판을 실현할 수 있다.
또한, 본 발명의 일양태에 관련된 박막 트랜지스터는, 탑 게이트형의 박막 트랜지스터로서, 소스/드레인 전극과, 상기 소스/드레인 전극 상에 형성된 결정성 반도체막과, 상기 결정성 반도체막 상에 형성된 절연막과, 상기 절연막 상에 형성된 게이트 전극을 구비하고, 상기 결정성 반도체막은, 상기 결정성 반도체막 내의 평균 결정 입경이 40㎚내지 60㎚인 결정립에 의해 구성되고, 상기 결정립은, 단축 및 장축에 있어서 위로 볼록한 연속적인 광 강도 분포를 가지는 연속 발진형의 레이저광을, 비결정성 반도체막의 온도가 600℃내지 800℃의 범위가 되도록 상기 비결정성 반도체막에 조사하는 제1 공정과, 상기 제1 공정에 있어서 상기 연속 발진형의 레이저광이 조사된 비결정성 반도체막이, 상기 600℃내지 800℃의 온도 범위에 대응하여 상기 비결정성 반도체막을 결정화하는 제2 공정과, 상기 비결정성 반도체막의 면 내에 있어서의 소정의 온도가, 상기 연속 발진형 레이저광의 조사에 의해 비결정성 반도체막이 결정화할 때에 생기는 잠열에 의해 1100℃내지 1414℃가 되고, 상기 1100℃내지 1414℃의 온도 범위에 대응하여 상기 결정화된 비결정성 반도체막의 결정 입경을 확대시키는 제3 공정에 의해 형성되고, 상기 잠열에 의해 1100℃내지 1414℃의 온도 범위가 되는 상기 비결정성 반도체막 상의 영역이 일정한 폭을 가지도록, 상기 장축 방향에 있어서 위로 볼록한 연속적 광 강도 분포가 규정되어 있다.
본 양태에 의하면, 레이저광의 조사에 의해, 비결정성 반도체막의 온도가 600℃내지 800℃의 범위가 되도록, 레이저광을 비결정성 반도체막에 조사한다. 이때, 비결정성 반도체막은, 비결정성 반도체막에 발생하는 잠열에 의해 비결정성 반도체막의 온도가 1100℃내지 1414℃의 범위로 되어 결정화한다. 이렇게 함으로써, 비결정성 반도체막 내에 1414℃ 이상을 거쳐 결정화되는 영역이 없기 때문에, 표면 돌기의 발생을 억제하고, 표면의 평탄성을 유지한, 결정성 반도체막을 형성할 수 있고, 이를 가지는 박막 트랜지스터를 실현할 수 있다.
이하, 본 발명의 실시의 형태에 대해서, 도면을 참조하면서 상세하게 설명한다.
(실시의 형태 1)
도 1은, 본 실시의 형태에 있어서의 CW 레이저광 결정화 장치의 구성예를 나타내는 도면이다. 도 2a는, 본 실시의 형태에 있어서의 CW 레이저광의 단축 프로파일을 나타내는 도면이다. 도 2b는, 본 실시의 형태에 있어서의 CW 레이저광의 장축 프로파일을 나타내는 도면이다.
도 1에 도시하는 CW 레이저광 결정화 장치(100)는, 아몰퍼스 실리콘층 등의 비정질성 반도체가 예를 들면 유리 기판 상에 형성된 시료(9)에 대해서, 연속적인 레이저광의 CW(Continuous Wave laser) 레이저광을 이용하여 마이크로초 오더로 조사하는 장치이다. CW 레이저광 결정화 장치(100)는, 레이저 장치(20)와, 장축 성형 렌즈(30)와, 미러(40)와, 단축 성형 렌즈(50)와, 집광 렌즈(60)와, 빔 프로파일러(70)와, 석영 유리(80)를 구비한다.
레이저 장치(20)는, 연속 발진형의 레이저를 발진한다. 즉, 레이저 장치(20)는, CW 레이저광을 발진한다. 레이저 장치(20)는, 예를 들면, 그린 레이저광 또는 블루 레이저광을, 10～100나노초라고 하는 단시간이 아니라 10～100마이크로초라고 하는 비교적 긴 시간에서 발진한다.
CW 레이저광 결정화 장치(100)에 있어서, 레이저 장치(20)가 발진하는 CW 레이저광은, 장축 성형 렌즈(30)를 통과하고, 미러(40)에서 조사 방향을 변경한다. 미러(40)에서 조사 방향을 변경한 CW 레이저광은, 단축 성형 렌즈(50)를 통과하고, 집광 렌즈(60)에서 집광되어 시료(9)에 조사된다. 또한, 집광 렌즈(60)에서 집광된 CW 레이저 광의 대부분은, 석영 유리(80)를 통과하여 시료(9)에 조사되는데, 집광 렌즈(60)에서 집광된 CW 레이저광의 일부는, 빔 프로파일러(70)에 입사되어, 빔 프로파일이 측정된다.
여기서, 집광 렌즈(60)에 의해 집광된 CW 레이저광, 즉, CW 레이저광 결정화 장치(100)가 조사하는 CW 레이저광의 빔 프로파일은, 도 2a 및 도 2b에 나타내는 바와같이, 가우시안 분포의 광 강도 분포를 가진다. 여기서, 도 2a 및 도 2b의 세로축은, 도 2a 및 도 2b에 나타내는 레이저광 프로파일의 레이저광 강도가 최대가 되는 위치에서의 레이저광 강도를 100%로 한, 상대 강도이다.
또한, 집광 렌즈(60)에 의해 집광된 CW 레이저광의 빔 프로파일은, 단축 및 장축에 있어서 가우시안 분포의 광 강도 분포를 가진다. 이 광 강도 분포는, 레이저 장치(20)가 발진하는 CW 레이저광이 단축 성형 렌즈(50) 및 장축 성형 렌즈(30)를 통과함으로써 성형된다. 또한, 집광 렌즈(60)에 의해 집광되어 시료(9)에 조사되는 CW 레이저광의 빔 프로파일은, 전형적으로는, 가우시안 분포의 광 강도 분포를 가지는데, 여기에 한정되지 않는다. 위로 볼록한 연속적인 광 강도 분포면 된다.
여기서, 집광 렌즈(60)에서 집광된 CW 레이저광의 빔 프로파일이 단축 및 장축 모두에 가우시안형의 광 강도 분포를 가지는 경우가 전형적인 이유를 설명한다. CW 레이저광을 발진하는 장치가 발진하는 CW 레이저광의 강도 분포는, 원래 가우시안 분포나 그에 상당하는 것이다. 이 때문에, CW 레이저광 결정화 장치(100)의 광학계에 특별한 부가 장치, 또는 부품을 도입하지 않아도 되기 때문에, CW 레이저광 결정화 장치(100)는, 빔 프로파일이 단축 및 장축 모두 가우시안형의 광 강도 분포인 CW 레이저광을 비교적 간편하게 조사할 수 있다.
계속하여, 이상과 같이 구성된 CW 레이저광 결정화 장치(100)를 이용하여 마이크로초 오더로 CW 레이저광을, 비정질성 반도체에 조사함으로써 비정질성 반도체를 결정성 반도체로 하는 방법에 대해서 설명한다. 또한, 비교를 위해, 종래의 CW 레이저광을 이용하여 비정질성 반도체를 결정성 반도체로 하는 경우에 대해서도 함께 설명한다.
최초로, 종래의 CW 레이저광을 이용하여 비정질성 반도체를 결정성 반도체로 하는 경우에는, 문제가 있는 것을 설명한다.
도 3a는, 종래의 CW 레이저광의 단축 프로파일을 나타내는 도면이다. 도 3b는, 종래의 CW 레이저광의 장축 프로파일을 나타내는 도면이다. 도 4는, 종래의 CW 레이저광을 이용한 결정화에 대해서 설명하기 위한 모식도이다. 가로축(t)은, 시간의 경과를 나타내고 있다. 도 4(a)는, 종래의 CW 레이저광의 장축 방향의 빔 프로파일의 단면도를 나타내고 있다. 도 4(b)는, 시료(9)의 비정질성 반도체막의 단면도의 온도 분포를 나타내고 있다. 도 4(c)는, 시료(9)의 비정질성 반도체막의 상태 표면도를 나타내고 있다.
여기서, SPC(Sollid Phase Crystallization) 범위란, 아몰퍼스 실리콘의 융점 이하의 범위 즉 600℃～1100℃의 온도 범위에 있어서 비결정성 반도체막이 결정화되는 온도 범위이다. 즉, SPC는, 아몰퍼스 실리콘의 융점 이하의 범위 즉 600℃～1100℃의 온도 범위에서, 고상 성장으로 결정화되는 현상이다. 또한, 도 5a는, SPC에 의한 실리콘의 결정 조직의 예를 나타내고 있다. SPC에 의한 실리콘의 결정 조직은, 예를 들면 도 5a에 나타내는 바와같이, 평균 입경 30㎚정도로, 평탄한 표면을 가진다.
또한, Ex(Explosive Nucleation) 범위란, 아몰퍼스 실리콘의 융점 이상이고, 또한, 실리콘의 융점 이하 즉 1100℃～1414℃의 온도 범위에 있어서 비결정성 반도체막이 결정화하는 온도의 범위이다. 즉, Ex는, 아몰퍼스 실리콘의 융점 이상, 실리콘의 융점 이하 즉 1100℃～1414℃의 온도 범위에서, 과냉각 액체 상태를 거쳐 결정화되는 현상이다. 또한, 도 5b는, Ex에 의한 실리콘의 결정 조직의 예를 나타내고 있다. Ex에 의한 실리콘의 결정 조직은, 예를 들면, 5b에 나타내는 바와같이, 평균 입경 40～50㎚정도로, 평탄한 표면을 가진다.
또한, 용융 범위란, 실리콘의 융점 즉, 1414℃ 이상의 온도 범위이다. 또한, 도 5c는, 용융 후에 결정화된 결정 조직의 예를 나타내고 있다. 도 5c에 나타내는 바와같이, 아몰퍼스 실리콘을 용융 범위에서 결정화한 경우에는, 평균 입경은 500nm정도의 P－Si(다결정 실리콘)이며, 표면에 돌기가 존재하게 된다.
종래의 CW 레이저광은, 도 3a 및 도 3b에 나타내는 바와같이, 단축에 있어서 가우시안형의 광 강도 분포를 가지는데, 장축에 있어서, 탑 플랫형의 강도 분포를 가진다.
이 종래의 CW 레이저광(이하, 장축 탑 플랫형 CW 레이저광으로 기재)을, 시료(9)의 비정질성 반도체막에 조사하는 경우에 대해서, 도 4를 이용하여 설명한다.
우선, 시간 t1에 있어서, 도 4(c)에 나타내는 바와같이, 비정질성 반도체막, 구체적으로는 아몰퍼스 실리콘(a－Si)막(1)이 준비되어 있다.
다음에, 시간 t2에 있어서, 도 4(a)에 도시하는 장축 탑 플랫형 CW 레이저광을, 아몰퍼스 실리콘막(1)에 조사한다. 여기서, 장축 탑 플랫형 CW 레이저광은, 도 4(c)에 도시하는 빔 스캔 방향에서 연속적으로 조사된다. 그러면, 아몰퍼스 실리콘막(1)은, 장축 탑 플랫형 CW 레이저광이 조사된 영역에서는, 도 4(b)에 나타내는 바와같이, SPC 범위의 온도 분포를 나타낸다. 또한, 도 4(a)에 나타내는 장축 탑 플랫형 CW 레이저광은, 장축의 탑 플랫 부분에 있어서, 광 강도의 요동이 발생한다. 이를, 도 4(a)에 있어서, 장축의 탑 플랫 부분의 돌기로 표현하고 있다.
다음에, 시간 t3에 있어서, 아몰퍼스 실리콘막(1)의 평면에 대해서 장축 탑 플랫형 CW 레이저광에서의 스캔 즉 아몰퍼스 실리콘막(1)의 평면 전체의 조사가 완료된다. 이때, 아몰퍼스 실리콘막(1)은, 도 4(b)에 나타내는 바와같이, 결정화 시에 발생하는 잠열에 의해 더욱 온도가 상승하는데, 거의 SPC 범위 내에 들어가 있다. 그러나 장축의 탑 플랫 부분의 돌기 부분 즉 광 강도의 요동 부분이 조사된 아몰퍼스 실리콘막(1)의 영역은, SPC 범위를 넘어 Ex 범위로까지 온도가 상승된다. SPC 범위에서 결정화된 경우와 SPC 범위를 넘어 Ex 범위를 거쳐 결정화된 경우에는, 결정화되는 메카니즘이 달라 결정화 후의 입경 등이 달라지게 된다. 이 때문에, SPC 범위를 넘어 Ex 범위를 거쳐 결정화된 부분은 결정립의 입경의 편차(이하, Ex 편차로 칭한다)가 되어 버린다.
이와 같이, 종래의 장축 탑 플랫형 CW 레이저광을 이용하여 비정질성 반도체를 결정성 반도체막으로 하는 경우에는, SPC의 반도체막 중에 Ex의 반도체막이 있는, 즉 Ex 편차가 발생해 버린다고 하는 문제가 있다. 즉, 표면에 돌기가 발생하는 등, 결정성 반도체막의 표면의 평탄성이 없어질 뿐만 아니라, 결정성 반도체막의 면 내에서 입경의 편차가 발생해 버린다. 그리고 이 결정성 반도체막을 가지는 박막 트랜지스터의 특성에 악영향을 미친다는 문제가 있다.
여기서, 도면을 이용하여, 실리콘의 결정화 메카니즘에 대해서 설명한다. 도 6은, 실리콘의 결정화에 대한 온도와 에너지의 관계를 나타내는 도면이다. 또한, 도 6에 있어서, 가로축은, 온도를 나타내고 있고, 세로축은 에너지(열)를 나타내고 있다.
도 6에 도시하는 바와같이, 아몰퍼스 상태의 실리콘은, 예를 들면 레이저광의 조사 등으로 발열되어, SPC 범위 즉, 600℃～1100℃의 온도 범위가 되는 것으로 한다. 그러면, 아몰퍼스 상태의 실리콘은, 고상 성장하여 미세 결정화한다. 또한, 이 SPC 범위를 거쳐 결정화된 실리콘은, 평균 결정 입경이 25㎚내지 35㎚인 SPC의 결정성 실리콘이 된다.
또한, SPC 범위의 실리콘에 열을 가하여, Ex 범위, 즉, 아몰퍼스 실리콘에 있어서의 원자의 네트워크 구조가 변화하는 융점으로서 생각할 수 있는 온도인 1100℃를 넘고, 또한, 실리콘의 융점 1414℃ 이하의 범위가 되는 것으로 한다. 그러면, 고상 성장으로 얻어지는 결정(SPC의 결정성 실리콘)으로부터 조금 입경 확대된다. 이는, 아몰퍼스 실리콘의 융점 이상의 온도가 되기 때문에, 부분적으로 용융이 됨으로써 입경이 커지기 때문이라고 생각된다. 또한, 이 Ex 범위를 거쳐 결정화된 실리콘은, 평균 결정 입경이 40㎚내지 60㎚인 Ex의 결정성 실리콘이 된다.
그리고 또한, Ex 범위의 실리콘에 열을 가하여, 용융 범위 즉 실리콘의 융점인 1414℃ 이상의 온도 범위가 되는 것으로 한다. 여기서, Ex 범위에서 얻어지는 결정(Ex의 결정성 실리콘)은, 실리콘의 융점에 있어서 열 에너지가 잠열로서 주어져, 용융된다(액상으로 된다). 또한, 용융 범위를 거쳐 결정화된 실리콘은, 용융하여 체적이 축소된 후에 체적 팽창에 따라 결정화되고, 평균 입경은 50㎚ 이상의 P－Si(다결정 실리콘)가 된다.
다음에, Ex 범위의 실리콘이 용융하는 메카니즘에 대해서 설명한다. 도 7은, Ex 결정 조직의 성장 메카니즘을 설명하기 위한 도면이다.
SPC 범위에 있는 실리콘에서는, 확률적으로 원자가 복수 모여, 임계 입경(～1㎚)을 넘으면 결정핵이 되어, 결정 성장한다.
이에 대해, Ex 범위에 있는 실리콘에서는, 아몰퍼스 실리콘의 융점 이상의 온도가 가해지므로, 원자의 이동이 촉진되어, 도 7(a)에 도시하는 바와같이, 결정핵의 형성이 촉진된다. 그리고 성장성의 핵이 발생한 핵의 주위는, 잠열에 의해 용융하여(도 7(b)), 결정화된다.
이상과 같이, SPC 범위에서 결정화된 경우와, SPC 범위를 넘어 Ex 범위를 거쳐 결정화된 경우와, 용융 범위를 거쳐 결정화된 경우에서는, 결정화하는 메카니즘이 달라 결정화 후의 입경 등이 달라지게 된다.
이에 대해, 도 8은, 본 실시의 형태에 있어서의 CW 레이저광을 이용한 결정화에 대해서 설명하기 위한 모식도이다. 가로축(t)은, 시간의 경과를 나타내고 있다. 도 8(a)는, CW 레이저광의 장축 방향의 빔 프로파일의 단면도를 나타내고 있다. 도 8(b)는, 시료(9)의 비정질성 반도체막의 단면도의 온도 분포를 나타내고 있다. 도 8(c)는, 시료(9)의 비정질성 반도체막의 상태 표면도를 나타내고 있다.
우선, 시간 t10에 있어서, 도 8(a)에 나타내는 장축의 빔 프로파일이 가우시안형인 CW 레이저광(이하, 장축 가우시안형 CW 레이저광으로 기재)을, 시료(9)의 비정질성 반도체막, 구체적으로는 아몰퍼스 실리콘(a－Si)막(10)에 조사한다. 여기서, 장축 가우시안형 CW 레이저광은, 조사된 아몰퍼스 실리콘막(10)의 온도가 600℃내지 1100℃의 범위가 되는 출력 밀도이고, 또한, 도 8(c)에 나타내는 빔 스캔 방향으로 연속하여 조사된다. 그러면, 아몰퍼스 실리콘막(10)은, 장축 가우시안형 CW 레이저광이 조사된 영역(도면 중, SPC(11)로 기재)에서는, 도 8(b)에 나타내는 SPC 범위의 온도 분포를 나타낸다. 또한, 도 8(a)에 나타내는 장축 가우시안형 CW 레이저광에서는, 장축의 탑 플랫형 CW 레이저광과 같은, 광 강도의 요동은 없다.
다음에, 시간 t11에 있어서, 아몰퍼스 실리콘막(10)에 대해서 장축 가우시안형 CW 레이저광의 조사는 계속하여 행해지고 있고, 장축 가우시안형 CW 레이저광의 조사는 아몰퍼스 실리콘막(10)의 끝까지 달해 있다.
그러면, 시간 t11에서 장축 가우시안형 CW 레이저광이 조사된 영역은, 상술과 같이 SPC(11)가 된다. 또한, 도 8(b)에 나타내는 바와같이, 시간 t10에서 장축 가우시안형 CW 레이저광이 조사된 SPC(11)는, 결정화 시에 발생하는 잠열에 의해 더욱 온도가 상승하여, Ex 범위의 온도 분포를 나타내는 Ex 영역(12)이 된다. 이와 함께, Ex 영역(12)의 빔 스캔 방향으로부터 본 측면 즉 Ex 영역(12) 측면의 근접 영역은, Ex 영역(12)의 열이 전도되어, SPC 범위의 영역 즉 SPC(11)가 되어 있다. 또한, Ex 범위란, 상술했지만, 아몰퍼스 실리콘막(10)에 있어서의 원자의 네트워크 구조에 의해 변화하는 융점으로서 생각되는 온도(1100℃)를 넘고, 또한, 실리콘의 융점 1414℃ 이하의 범위이다.
그 후, 시간 t12에 있어서, 아몰퍼스 실리콘막(10)에 대해서 장축 가우시안형 CW 레이저광에서의 스캔 즉 아몰퍼스 실리콘막(10)의 평면 전체의 조사가 완료된다. 그러면, 시간 t11에서 장축 가우시안형 CW 레이저광이 조사된 SPC 범위의 영역인 SPC(11)는, 도 8(c)에 나타내는 바와같이, 상기와 마찬가지로, 결정화 시에 발생하는 잠열에 의해 더욱 온도가 상승하여, Ex 범위의 온도 분포를 나타내는 Ex 영역(12)이 된다. 이와 함께, 시간 t11에서 Ex 영역(12)이 된 아몰퍼스 실리콘막(10)의 빔 스캔 방향으로부터 본 측면의 근접 영역은, Ex 영역(12)의 열이 전도되어, SPC 범위의 영역인 SPC(11)가 된다.
여기서, Ex 영역(12)의 빔 스캔 방향으로 수직 방향의 폭 즉 Ex 영역(12)의 측면 방향의 폭은, 장축 가우시안형 CW 레이저광의 장축 방향에서 소정의 온도 이상이 되는 영역 범위의 폭에 대응하고 있다. 즉, 장축 가우시안형 CW 레이저광의 장축 방향에서 소정의 강도 이상이 되는 영역 범위란, 이 영역 범위에서 조사된 경우에, 아몰퍼스 실리콘막(10)의 온도가 600℃내지 1100℃의 범위(SPC 범위)가 되는 장축 가우시안형 CW 레이저광의 출력 밀도가 되는 영역 범위를 의미한다.
이와 같이, 장축 가우시안형 CW 레이저광을 이용하여 아몰퍼스 실리콘막(10)을 결정성 실리콘막으로 하는 경우에는, 장축 가우시안형 CW 레이저 광이 소정의 강도 이상이 되는 영역 범위의 폭으로 조사된 아몰퍼스 실리콘막(10)의 영역에서는, Ex의 결정성 실리콘막에 결정화된다. 또한, 장축 가우시안형 CW 레이저광이 조사된 아몰퍼스 실리콘막(10)의 영역의 빔 스캔 방향에서 측면의 근접 영역은, SPC의 결정성 실리콘막으로 결정화된다. 또한, 이와 같이 결정화된 Ex의 결정성 실리콘막 즉 Ex의 결정 조직으로 이루어지는 결정성 실리콘막은, 고상 성장으로 얻어지는 결정으로부터 조금 입경 확대되고, 또한 균일성을 잃지않아, 표면 돌기가 형성되지 않는다. 또한, Ex의 결정성 실리콘막의 평균 결정 입경은, 면내 균일성을 유지하면서, 40㎚내지 60㎚이 된다. 한편, SPC의 결정성 실리콘막의 평균 결정 입경은, 25㎚내지 35㎚이 된다.
환언하면, 비결정성 반도체막의 온도가 600℃내지 1100℃의 범위가 되는 출력 밀도로 장축 가우시안형 CW 레이저광을 비결정성 반도체막에 조사함으로써 비결정성 반도체막을 결정성 반도체막으로 한다. 이 장축 가우시안형 CW 레이저광이 조사된 비결정성 반도체막은, 결정화할 때에 발생하는 잠열에 의해 더욱 온도가 상승하고, 아몰퍼스 실리콘 원자의 네트워크 구조를 변화시키는 아몰퍼스 실리콘의 융점으로서 생각할 수 있는 온도를 넘고, 또한 결정성 실리콘의 융점 1414℃ 이하로 된 후에 결정화되어, EX의 결정성 반도체막이 된다. 이와 같이 하여, 장축 가우시안형 CW 레이저광이 조사된 비결정성 반도체막은, 고상 성장으로 얻어지는 결정으로부터 조금 입경 확대되고, 또한 균일성을 잃지않고, 표면 돌기는 형성되지 않고 결정화된다. 또한, 이때, 결정성 반도체막의 평균 결정 입경은, 면 내 균일성을 유지하면서 40㎚내지 60㎚가 된다.
또한, 시간 t10에 있어서, 장축 가우시안형 CW 레이저광을, 조사된 아몰퍼스 실리콘막(10)의 온도가 600℃내지 1100℃의 범위가 되는 출력 밀도로 비결정성 반도체막에 조사된다고 했는데, 이에 한정되지 않는다. 조사된 아몰퍼스 실리콘막(10)의 온도가 600℃내지 800℃의 범위가 되는 출력 밀도로 비결정성 반도체막에 조사한다고 해도 되고, 효과는 동일하다.
이상, 실시의 형태 1에 의하면, Ex의 결정성 실리콘막 즉 면내 균일성이 좋은 결정 조직을 가지는 결정성 반도체막의 제조를 실현할 수 있다.
구체적으로는, 장축 가우시안형 CW 레이저광을, 비결정성 반도체막의 온도가 600℃내지 1100℃의 범위(SPC 범위)가 되도록 비결정성 반도체막에 예를 들면 10～100마이크로초 등의 마이크로초 오더로 조사함으로써, 면내 균일성이 좋은 결정 조직을 가지는 결정성 반도체막을 형성할 수 있다. 이는, 장축 가우시안형 CW 레이저광을, 비결정성 반도체막의 온도가 600℃내지 1100℃의 범위(SPC 범위)가 되도록 비결정성 반도체막에 조사함으로써, 조사된 비결정성 반도체막이 결정화 시에 발생하는 잠열에 의해 그 비결정성 반도체막의 온도가 1100℃내지 1414℃의 범위에 들어가도록 하고 있기 때문이다. 이에 따라, 조사된 비결정성 반도체막은, 1414℃ 이상의 온도 범위를 거쳐 결정화되지 않고, 1100℃내지 1414℃의 온도 범위를 거쳐 결정화되므로, 표면 돌기의 발생을 억제할 수 있고, 표면의 평탄성을 유지할 수 있다. 이 때문에, 이와 같이 형성된 결정성 반도체막을 가지는 박막 트랜지스터는, 특성을 향상시킬 수 있다.
또한, 장축 가우시안형 CW 레이저광은, 나노초 오더가 아니라 마이크로초 오더로 비결정성 반도체막에 조사된다. 이에 따라, 장축 가우시안형 CW 레이저광의 조사 시간을 길게 취할 수 있으므로, 비결정성 반도체막에 있어서의 원자의 구조가 아몰퍼스 상태로부터 원자가 재배열하여 결정화될 때까지의 충분한 시간을 확보할 수 있다.
또한, 처음부터, 장축이 가우시안형 CW 레이저광을, 조사된 비결정성 반도체막의 온도가 순간적으로 1100℃내지 1414℃의 범위가 되는 출력 밀도로 조사함으로써 비결정성 반도체막을 결정성 반도체막으로 하는 경우도 생각할 수 있다. 그러나 이는, 이하의 이유로 적합하지 않다. 즉, 조사된 비결정성 반도체막의 영역 내에 발생하는 잠열에 의해, 비결정성 반도체막의 영역은, 1414℃ 이상이 되어 용융된 후에, 결정화되게 된다. 비결정성 반도체막이 1414℃ 이상의 온도 영역을 거쳐 결정화되는 경우, 비결정성 반도체막은, 용융하여 체적이 축소된 후에 체적 팽창을 수반해 결정화되므로, 예를 들면 막 두께와 거의 같은 높이의 표면 돌기가 발생해 버릴 뿐만 아니라, 입경의 면 내 편차도 커져 버린다. 따라서, 처음부터, 장축 가우시안형 CW 레이저광을, 조사된 아몰퍼스 실리콘막(10)의 온도가 순간적으로 1100℃내지 1414℃의 범위가 되는 출력 밀도로 조사함으로써 비결정성 반도체막을 결정성 반도체막으로 하는 방법은, 면내 균일성이 좋은 결정 조직을 가지는 결정성 반도체막의 제조를 실현할 수 없어, 적합하지 않다.
(실시의 형태 2)
실시의 형태 2에서는, 실시의 형태 1의 방법으로 형성한 면내 균일성이 좋은 결정 조직을 가지는 결정성 반도체막의 적용예에 대해서 설명한다.
도 9는, 본 실시의 형태에 있어서의 결정성 반도체막을 갖는 기판에의 적용예에 대해서 설명하기 위한 도면이다.
우선, 기재(200) 상에 비결정성 반도체막(210)이 형성된 비결정질 반도체막을 갖는 기판과, 장축 가우시안형 CW 레이저광을 준비한다. 여기서, 장축 가우시안형 CW 레이저광의 빔 프로파일은, 도 9(a)에 도시하는 바와같이, 가우시안의 광 강도 분포를 나타내고 있다.
다음에, 장축 가우시안형의 CW 레이저광을 비결정성 반도체막(210)에 마이크로초 오더로 조사한다. 구체적으로는, 비결정성 반도체막(210)의 온도가 600℃내지 800℃의 범위(SPC 범위)가 되도록, 장축 가우시안형의 CW 레이저광을 비결정성 반도체막(210)에 조사한다.
그러면, 도 9(b)에 나타내는 바와같이, 장축 가우시안형 CW 레이저광이 조사된 영역은, SPC 결정성 반도체막(211)이 된다. 여기서, SPC 결정성 반도체막(211)은, 상술한 것처럼, 600℃～1100℃의 온도 범위(SPC 범위)에서, 고상 성장으로 결정화된 결정 조직(결정립)을 가지는 결정성 반도체막이다.
그리고 장축 가우시안형의 CW 레이저광의 조사가 종료하고, 일정 시간 경과하면, 장축 가우시안형 CW 레이저광이 조사된 SPC 결정성 반도체막(211)의 일부 영역은, 결정화 시에 발생하는 잠열에 의해 Ex 범위의 온도로 더욱 상승하여 결정 입경을 확대시켜, 도 9(b)에 도시하는 바와같이, Ex 결정성 반도체막(212)으로 된다.
여기서, SPC 결정성 반도체막(211) 중, Ex 결정성 반도체막(212)으로 되는 일부 영역의 폭은, 장축 가우시안형 CW 레이저광의 장축 방향에서 소정의 강도 이상이 되는 영역 범위의 폭에 대응하고 있다.
이와 같이 하여, 장축 가우시안형 CW 레이저광을 이용한 면내 균일성이 좋은 결정 조직을 가지는 결정성 반도체막을 가지는 결정성 반도체막을 갖는 기판을 실현할 수 있다.
또한, 장축 가우시안형 CW 레이저광을 이용한 면내 균일성이 좋은 결정 조직을 가지는 결정성 반도체막은, 상기의 경우에 한정되지 않는다. 보텀 게이트형 박막 트랜지스터에 적용해도 된다.
도 10은, 본 실시의 형태에 있어서의 보텀 게이트형 박막 트랜지스터의 제조 방법을 설명하기 위한 도면이고, 도 11은, 본 실시의 형태에 있어서의 보텀 게이트형 박막 트랜지스터의 제조 방법을 설명하기 위한 흐름도이다. 도 12는, 본 실시의 형태의 결정성 반도체막을 구비하는 보텀 게이트형 박막 트랜지스터의 구성을 나타내는 도면이다.
우선, 예를 들면 유리 또는 절연 기판 등의 기재(200)를 준비한다. 이어서, 기재(200)의 세정을 행하고(S201), 기재(200)에 오염 방지막을 성막한다(S202).
다음에, 도 10(a)에 나타내는 바와같이, 기재(200) 상에, 게이트 전극(220)을 형성한다(S203). 구체적으로는, 스퍼터링법에 의해 기재(200) 상에 게이트 전극(220)이 되는 금속을 퇴적하고, 포토리소그래피 및 에칭에 의해 게이트 전극(220)을 패터닝한다. 여기서, 게이트 전극(220)은, 몰리브덴(Mo) 혹은 Mo 합금 등의 금속, 티타늄(Ti), 알루미늄(Al) 혹은 Al 합금 등의 금속, 구리(Cu) 혹은 Cu 합금 등의 금속, 또는, 은(Ag), 크롬(Cr), 탄탈(Ta) 혹은 텅스텐(W) 등의 금속의 재료로 형성된다.
다음에, 도 10(b) 및 도 10(c)에 나타내는 바와같이, 게이트 전극(220) 상에 게이트 절연막(230)을 성막하고, 게이트 절연막(230) 상에 예를 들면 아몰퍼스 실리콘막 등의 비결정성 반도체막(240)을 성막한다(S204). 구체적으로는, 플라즈마 CVD법에 의해, 게이트 전극(220) 상에 즉 기재(200)와 게이트 전극(220)을 덮도록 게이트 절연막(230)을 성막하고(도 10(b)), 성막한 게이트 절연막(230) 상에 비결정성 반도체막(240)을 연속적으로 성막한다(도 10(c)).
다음에, 비결정성 반도체막(240)에 장축 가우시안형 CW 레이저광을 조사하는 전 준비로서, 탈수소 처리를 행한다(S205). 구체적으로는, 예를 들면 400℃～500℃에서 30분간의 어닐링을 행한다. 비결정성 반도체막(240)에는, 통상, 5%～15%의 수소가 SiH로서 함유되어 있다. 5%～15%의 수소를 함유한 채로 비결정성 반도체막(240)을 결정화하는 경우, 수소가 실리콘의 손(手)을 막아 결정화를 저해해 버릴 뿐만 아니라, 돌비와 같은 현상이 일어나기 쉬워진다. 즉, 프로세스 제어 상 바람직하지 않기 때문에, 탈수소 처리를 행한다.
다음에, 도 10(d) 및 도 10(e)에 도시하는 바와같이, 장축 가우시안형 CW 레이저광을 비결정성 반도체막(240)에 조사하여, 비결정성 반도체막(240)을 결정화한다(S206). 구체적으로는, 장축 가우시안형 CW 레이저광의 장축 방향에서 소정의 강도 이상이 되는 영역 범위에서 조사된 비결정성 반도체막(240)의 영역은, Ex 결정성 반도체막(242)이 되고, Ex 결정성 반도체막(242)에 근접하는 영역에서는, SPC 결정성 반도체막(241)이 된다. 한편, 장축 가우시안형 CW 레이저광이 거의 조사되지 않는 비결정성 반도체막(240)의 영역은, 비결정성 반도체막(240) 그대로이다. 여기서, 장축 가우시안형 CW 레이저광의 장축 방향에서 소정의 강도 이상이 되는 영역 범위의 폭은, 적어도 게이트 전극(220)의 폭(CW 레이저광의 장축 방향으로 수직 방향의 폭)보다 넓다. 또한, 장축 가우시안형 CW 레이저광의 조사 방법의 상세는, 상술했으므로 설명을 생략한다.
다음에, 수소 플라즈마 처리를 행한다(S207). 구체적으로는, 수소 플라즈마 처리를 행함으로써, 장축 가우시안형 CW 레이저광이 조사된 비결정성 반도체막(240) 즉, 비결정성 반도체막(240), SPC 결정성 반도체막(241) 및 Ex 결정성 반도체막(242)의 수소 종단화 처리를 행한다.
다음에, 반도체막(250)을 형성한다(S208). 구체적으로는, 플라즈마 CVD법에 의해, 비결정성 반도체막(240), SPC 결정성 반도체막(241) 및 Ex 결정성 반도체막(242) 상에, 반도체막(250)을 성막한다. 그리고 Ex 결정성 반도체막(242)의 영역이 남도록 패터닝하고, 반도체막(250)과 비결정성 반도체막(240)과 SPC 결정성 반도체막(241)을 에칭에 의해 제거한다. 이에 따라, 면내 균일성이 좋은 결정 조직을 가지는 결정성 반도체막만을 보텀 게이트형 박막 트랜지스터의 채널부로 할 수 있다.
다음에, 소스·드레인 전극(270)을 형성한다(S210). 구체적으로는, 반도체막(250) 상에, 스퍼터링법에 의해 소스·드레인 전극(270)이 되는 금속이 퇴적된다. 계속하여, 소스·드레인 전극(270)의 패터닝을 행한다. 여기서, 반도체막(250)은, Ex 결정성 반도체막(242)과 소스·드레인 전극(270)을 접속하는 오믹 컨택트층으로 되어 있다.
이와 같이 하여, 도 12에 도시하는 게이트 보텀형 박막 트랜지스터가 제조된다.
또한, 상기에서는, 설명의 편의를 위해 1개의 게이트 보텀형 박막 트랜지스터를 제조하는 방법에 대해서 설명했는데, 이에 한정되지 않는다. 복수의 게이트 보텀형 박막 트랜지스터를 동시에 제조하는 것으로 해도 된다.
도 13은, 복수의 게이트 보텀형 박막 트랜지스터를 동시에 제조하는 경우에 대해서 설명하기 위한 도면이다.
복수의 게이트 보텀형 박막 트랜지스터를 동시에 제조하는 경우에는, 상술한 S201～S205에 있어서, 소정의 간격으로 배열된 복수의 게이트 전극(220)을 기재(200) 상에 형성하고, 게이트 전극(220) 상에 게이트 절연막(230)을 성막하면 된다. 여기서, 복수의 게이트 전극(220)은, 소정의 간격으로 일렬로 배열된 것으로 해도 되고, 또한, 이 열이 일정한 간격으로 배치되어 있는 것으로 해도 된다. 또한, 도 13은 후자의 예를 나타내고 있다.
그리고 S206에 있어서, 도 13에 도시하는 바와같이, 장축 가우시안형 CW 레이저광을 소정의 간격으로 일렬로 배열되어 있는 게이트 전극(220)에 대응하는 비결정성 반도체막(240)의 영역(띠형상 영역)을 연속적으로 조사하여, 비결정성 반도체막(240)의 영역을 결정화하면 된다. 여기서, 장축 가우시안형 CW 레이저광의 장축 방향에서 소정의 강도 이상이 되는 영역 범위의 폭은, 이 비결정성 반도체막(240)의 영역(띠형상 영역)의 폭보다도 넓다. 또한, 비결정성 반도체막(240)의 영역(띠형상 영역)의 폭은, 장축 가우시안형 CW 레이저광의 스캔 방향으로 수직의 폭이다.
환언하면, 장축 가우시안형 CW 레이저광은, 소정 간격마다 배치된 복수의 게이트 전극(220)에 대응하는 비결정성 반도체막(240) 상의 영역으로서, 소정 간격마다 배치된 복수의 게이트 전극의 배치 방향과 수직인 방향의 폭을 덮는 비결정성 반도체막(240)의 영역(도면 중, 띠형상 영역)에 연속적으로 조사된다. 이에 따라, 게이트 전극(220)에 대응하는 비결정성 반도체막(240)의 영역을 Ex 결정성 반도체막(242)으로 할 수 있다. 또한, Ex 결정성 반도체막(242)의 장축 가우시안형 CW 레이저광의 스캔 방향으로 수직인 근접 영역은, 상술과 같이, SPC 결정성 반도체막(241)으로 되어 있다.
이와 같이, 연속 발진형 레이저의 장축 방향의 가우시안 분포의 폭을, 소정 간격마다 배치된 복수의 게이트 전극에 대응하는 비결정성 반도체막 상의 영역(의 폭)에 대응시킴으로써, 비결정성 반도체막 상의 게이트 전극에 대응하는 영역을 선택적으로 조사할 수 있다. 이에 따라, 박막 트랜지스터에 있어서 채널부로서 형성되는 결정성 반도체막의 영역을 선택적으로 미세 결정화할 수 있고, 추가하여 표면이 평탄한 결정성 반도체막을 형성할 수 있다.
또한, Ex 결정성 반도체막(242)의 영역은, 평균 결정 입경이 40㎚내지 60㎚인 결정립에 의해 구성되고, 복수의 게이트 전극(220)이 열 형상으로 배치된(소정의 간격으로 일렬로 배열되어 있다) 영역에 걸쳐 띠형상으로 연속하여 형성되어 있다. 또한, SPC 결정성 반도체막(241)은, Ex 결정성 반도체막(242)에 근접하여 형성되어 있다. 이러한 결정성 반도체막을 가지는 기재(200)는, 다수의 개편으로 다이싱 등에 의해 분할할 때, 상기의 띠형상의 영역을 따라 다이싱을 행할 수 있으므로 용이하게 분할할 수 있다는 효과를 발휘한다.
이상, 본 실시의 형태 2에 의하면, 면 내 균일성이 좋은 결정 조직을 가지는 결정성 반도체막이 적용된 보텀 게이트형 박막 트랜지스터, 및, 결정성 반도체막을 갖는 기판을 실현할 수 있다.
(실시의 형태 3)
실시의 형태 2에서는, 보텀 게이트형 박막 트랜지스터, 및, 결정성 반도체막을 갖는 기판에의 적용예에 대해서 설명했다. 실시의 형태 3은, 탑 게이트형 박막 트랜지스터에의 적용예에 대해서 설명한다.
도 14는, 본 실시의 형태에 있어서의 탑 게이트형 박막 트랜지스터의 제조 방법을 설명하기 위한 도면이다. 도 15는, 본 실시의 형태 3에 있어서의 탑 게이트형 박막 트랜지스터의 구성을 나타내는 도면이다.
도 14는, 탑 게이트형 박막 트랜지스터의 제조 공정의 일부를 추출한 것이다.
즉, 도 14(b)에 나타내는 바와같이, 기재(300) 상에 소스·드레인 전극(310)이 형성되고, 소스·드레인 전극(310) 상에, 비결정성 반도체막(320)이 형성되는 제조 공정을 나타내고 있다. 그리고 도 14(a)에 도시하는 장축 가우시안형 CW 레이저광을 비결정성 반도체막(320)에 조사하고, 도 14(c)에 도시하는 바와같이 결정화되는 제조 공정을 나타내고 있다.
구체적으로는, 장축 가우시안형 CW 레이저광의 장축 방향에서 소정의 강도 이상이 되는 영역 범위를, 비결정성 반도체막(320)의 게이트가 되는 영역에 조사한다.
그러면, 장축 가우시안형 CW 레이저광의 장축 방향에서 소정의 강도 이상이 되는 영역 범위가 조사된 비결정성 반도체막(320)의 영역은, Ex 결정성 반도체막(322)이 되고, Ex 결정성 반도체막(322)에 근접하는 영역에서는, SPC 결정성 반도체막(321)이 된다. 한편, 장축 가우시안형 CW 레이저광이 거의 조사되지 않은 비결정성 반도체막(320)의 영역은, 비결정성 반도체막(320)인 그대로이다. 또한, 장축 가우시안형 CW 레이저광의 조사 방법의 상세는, 상술과 동일하므로 생략한다.
이와 같이 하여, Ex 결정성 반도체막(322)을 가지는 예를 들면 도 15에 도시하는 탑 게이트형 박막 트랜지스터가 형성된다. 여기서, 도 15에 도시하는 탑 게이트형 박막 트랜지스터는, 기재(300)와, 소스·드레인 전극(310)과, Ex 결정성 반도체막(322)과, Ex 결정성 반도체막 상에 형성된 게이트 절연막(340)과, 게이트 절연막(340) 상에 형성된 게이트 전극(350)을 구비한다.
또한, 탑 게이트형 박막 트랜지스터의 구성으로는, 도 15에 한정되지 않고, 예를 들면 도 16에 도시하는 것도 있다. 여기서, 도 16은, 본 실시의 형태 3에 있어서의 탑 게이트형 박막 트랜지스터의 다른 구성을 나타내는 도면이다. 도 15와 동일한 요소에는 동일한 부호를 붙이고 있다. 또한, 도 15에 나타내는 탑 게이트형 박막 트랜지스터에서는, 게이트 전극(350) 상에 형성된 보호막(460)이 도시되어 있다.
도 17은, 본 실시의 형태에 있어서의 탑 게이트형 박막 트랜지스터의 제조 방법을 설명하기 위한 흐름도이다.
S301～S311의 공정은, 소스·드레인 전극(310)과 게이트 전극(350)을 형성하는 순서 이외는, S201～S209의 공정과 동일하므로 설명을 생략한다. 또한, S305에 대해서는, 도 14에서 설명한 것과 같으므로 설명을 생략한다. 또한, S312에서는, 게이트 전극(350) 상에, 보호막(예를 들면 보호막(460))을 형성하고 있다.
또한, 도 16 또는 도 17에 도시하는 본 실시의 형태의 탑 게이트형 박막 트랜지스터는, 실시의 형태 2와 마찬가지로, 동시에 복수 제조되는 것으로 해도 상관없다. 이 경우에는, S301～S303에 있어서, 소정의 간격으로 배열된 복수의 소스·드레인 전극(310)을 기재(300) 상에 형성하고, 게이트 전극(220) 상에 게이트 절연막(340)을 성막하면 된다. 여기서, 복수의 소스·드레인 전극(310)은, 소정의 간격으로 일렬로 배열되는 것으로 해도 되고, 또한, 이 열이 일정한 간격으로 배치되어 있는 것으로 해도 된다.
그리고 장축 가우시안형 CW 레이저광은, 소정 간격마다 배치된 복수의 소스·드레인 전극(310)간의 게이트 전극(350)이 형성되는 영역에 대응하는 비결정성 반도체막 상의 영역(띠형상 영역)에 연속적으로 조사된다. 이에 따라, 게이트 전극(350)이 형성되는 영역에 대응하는 비결정성 반도체막의 영역을 Ex 결정성 반도체막(322)으로 할 수 있다.
또한, Ex 결정성 반도체막(322)의 영역은, 평균 결정 입경이 40㎚내지 60㎚인 결정립에 의해 구성되고, 복수의 게이트 전극(350)이 열 형상으로 배치되는 영역에 걸쳐 띠형상으로 연속하여 형성되어 있다. 또한, SPC 결정성 반도체막은, Ex 결정성 반도체막(322)에 근접하여 형성된다. 이와 같은 결정성 반도체막을 가지는 기재(300)는, 다수의 개편으로 다이싱 등에 의해 분할될 때, 상기의 띠형상 영역을 따라 다이싱을 행할 수 있으므로 용이하게 분할할 수 있다고 하는 효과를 발휘한다.
이상, 본 실시의 형태 3에 의하면, 면 내 균일성이 좋은 결정 조직을 가지는 결정성 반도체막이 적용된 탑 게이트형 박막 트랜지스터를 실현할 수 있다.
이상과 같이, 비결정성 반도체막의 온도가 600℃내지 800℃의 범위(SPC 범위)가 되도록, 단축 및 장축이 가우시안 분포인 연속 발진형의 레이저광을, 비결정성 반도체막에 조사함으로써, 이때에 비결정성 반도체막에 발생하는 잠열에 의해 비결정성 반도체막의 온도가 1100℃내지 1414℃의 범위(Ex 범위)를 거쳐 비결정성 반도체막을 결정화시킨다. 이 방법에서는, 비결정성 반도체막 내에 1414℃ 이상(용융 범위)을 거쳐 결정화된 영역이 형성되지 않으므로, 표면 돌기의 발생을 억제하고, 표면의 평탄성을 유지할 수 있는 결정성 반도체막을 형성할 수 있다. 따라서, 표면 돌기의 발생을 억제하고, 표면의 평탄성을 유지할 수 있는 결정성 반도체막을 실현할 수 있을 뿐만 아니라, 이를 가지는 박막 트랜지스터를 실현할 수 있다.
이상, 본 발명에 의하면, 가우시안 분포 등, 장축 방향으로 광 강도 구배를 가지는 CW 레이저를 마이크로초 오더의 조사 시간에 조사함으로써, 비정질성 반도체막을 결정화한다. 이때, 잠열의 효과를 이용하여, 비정질의 융점 이상이고, 또한, 결정의 융점 이하의 온도 범위에서 비정질성 반도체막을 결정화하고 있다. 이에 따라, 결정화된 결정성 반도체막은, 면 내의 입경 편차가 억제됨과 동시에, 고상 성장에 의해 결정화된 경우보다도 입경이 확대된 결정 조직이 형성된다. 이에 따라, 면 내 균일성이 좋은 결정 조직을 가지는 결정성 반도체막의 제조 방법, 결정성 반도체막을 갖는 기판의 제조 방법, 박막 트랜지스터를 실현할 수 있다.
또한, 이와 같이, SPC 결정 조직보다도 전기 특성이 뛰어나고, 또한 면내 균일성이 좋은 미결정 조직을 가지는 Ex 결정 조직으로 이루어지는 결정화 반도체막을 형성함으로써, 특성 편차가 적은 박막 트랜지스터, 및, 그 박막 트랜지스터를 이용한 표시 장치를 실현할 수 있다.
Ex의 결정성 반도체막은, 평균 결정 입경이 40㎚내지 60㎚인 결정립에 의해 구성되어 있다. 이 때문에, 예를 들면, Ex 결정성 반도체막을 이용하여 형성된 탑 게이트형의 박막 트랜지스터는, 유기 EL 디스플레이에 이용하는 박막 트랜지스터로서 충분한 온 특성이 얻어지는 이동도를 확보할 수 있다는 효과를 발휘한다.
또한, 결정성 반도체막은, Ex의 결정성 반도체막만으로 이루어지는 것으로 해도 되고, 아몰퍼스와 Ex 결정의 혼정으로 구성되어 있는 것으로 해도 된다. 이 경우, 결정성 반도체막은, 아몰퍼스와 결정의 혼정을 포함하는, 즉, 평균 결정 입경이 40㎚내지 60㎚인 결정립과, 상기 평균 결정 입경이 40㎚내지 60㎚인 결정립의 주위에 아몰퍼스 구조의 영역을 포함하고 있다. 이 구조에 의해, 결정성 반도체막은, 인접하는 결정립의 계면의 결정학적 부정합을, 아몰퍼스 구조로 완화할 수 있다.
이상, 본 발명의 결정성 반도체막의 제조 방법, 결정성 반도체막을 갖는 기판의 제조 방법, 박막 트랜지스터에 대해서, 실시의 형태에 의거하여 설명했는데, 본 발명은, 이 실시의 형태에 한정되는 것은 아니다. 본 발명의 취지를 일탈하지 않는 한, 당업자가 생각하는 각종 변형을 본 실시의 형태에 실시한 것이나, 다른 실시의 형태에 있어서의 구성 요소를 조합하여 구축되는 형태도, 본 발명의 범위 내에 포함된다.
<산업상의 이용 가능성>
본 발명은, 결정성 반도체막의 제조 방법, 결정성 반도체막을 갖는 기판의 제조 방법, 박막 트랜지스터에 이용할 수 있고, 특히, 텔레비전 등의 FPD 표시 장치로서 이용되는 유기 EL 표시 장치의 박막 트랜지스터의 채널부에 이용할 수 있다.
1, 10 : 아몰퍼스 실리콘막 11 : SPC
12 : Ex 영역 20 : 레이저 장치
30 : 장축 성형 렌즈 40 : 미러
50 : 단축 성형 렌즈 60 : 집광 렌즈
70 : 빔 프로파일러 80 : 석영 유리
100 : CW 레이저광 결정화 장치 200, 300 : 기재
210, 240, 320 : 비결정성 반도체막
211, 241, 321 : SPC 결정성 반도체막
212, 242, 322 : Ex 결정성 반도체막
220, 350 : 게이트 전극 230, 340 : 게이트 절연막
250 : 반도체막 270, 310 : 드레인 전극
460 : 보호막

Claims (20)

  1. 단축 및 장축에 있어서 위로 볼록한 연속적인 광 강도 분포를 가지는 연속 발진형의 레이저광을, 비결정성 반도체막의 온도가 600℃내지 1100℃의 범위가 되도록 상기 비결정성 반도체막에 조사하는 제1 공정과,
    상기 제1 공정에 있어서 상기 연속 발진형의 레이저광이 조사된 비결정성 반도체막은, 상기 600℃내지 1100℃의 온도 범위에 대응하여 결정화되는 제2 공정과,
    상기 비결정성 반도체막의 면 내에 있어서의 소정의 온도가, 상기 연속 발진형의 레이저광의 조사에 의해 비결정성 반도체막이 결정화할 때에 발생하는 잠열에 의해 1100℃내지 1414℃로 되고, 상기 1100℃내지 1414℃의 온도 범위에 대응하여 상기 결정화된 비결정성 반도체막의 결정 입경을 확대시키는 제3 공정을 포함하고,
    상기 위로 볼록한 연속적인 광 강도 분포는, 상기 장축 방향으로 소정의 강도 이상이 되는 영역 범위를 가지고,
    상기 영역 범위는, 상기 잠열에 의해 1100℃내지 1414℃의 온도 범위가 되는 상기 비결정성 반도체막 상의 영역에 대응하고 있는, 결정성 반도체막의 제조 방법.
  2. 청구항 1에 있어서,
    상기 볼록한 연속적인 광 강도 분포는 가우시안 분포인, 결정성 반도체막의 제조 방법.
  3. 청구항 1에 있어서,
    상기 제1 공정에 있어서, 상기 연속 발진형의 레이저광을, 상기 비결정성 반도체막의 온도 범위가 600℃내지 800℃의 범위가 되도록 상기 비결정성 반도체막에 조사하는, 결정성 반도체막의 제조 방법.
  4. 청구항 1에 있어서,
    상기 제1 공정에 있어서,
    상기 연속 발진형의 레이저광을, 상기 비결정성 반도체막에 마이크로초 오더로 조사하는, 결정성 반도체막의 제조 방법.
  5. 청구항 4에 있어서,
    상기 제1 공정에 있어서,
    상기 연속 발진형의 레이저광을 상기 비결정성 반도체막 상에 조사하는 시간은, 10～100마이크로초인, 결정성 반도체막의 제조 방법.
  6. 청구항 1에 있어서,
    상기 제1 공정의 전에,
    기재를 준비하는 제4 공정과,
    상기 기재 상에 게이트 전극을 소정 간격마다 복수 배치하는 제5 공정과,
    상기 소정 간격마다 배치된 복수의 게이트 전극 상에 절연막을 성막하는 제6 공정과,
    상기 절연막 상에 상기 비결정성 반도체막을 성막하는 제7 공정을 포함하고,
    상기 소정 간격마다 배치된 복수의 게이트 전극에 대응하는 상기 비결정성 반도체막 상의 영역의 온도가 상기 잠열에 의해 1100℃내지 1414℃가 되도록, 상기 위로 볼록한 연속적인 광 강도 분포의 상기 장축 방향에 있어서의 일정한 폭이 규정되어 있는, 결정성 반도체막의 제조 방법.
  7. 청구항 6에 있어서,
    상기 소정 간격마다 배치된 복수의 게이트 전극에 대응하는 상기 비결정성 반도체막 상의 영역은, 상기 소정 간격마다 배치된 복수의 게이트 전극의 폭을 덮는 영역인, 결정성 반도체막의 제조 방법.
  8. 기재와,
    상기 기재의 상방에 배치된 복수의 게이트 전극과,
    상기 게이트 전극 상에 형성된 절연막과,
    상기 기재의 상방에 배치된 복수의 게이트 전극 상의 절연막을 덮어 형성된 결정성 반도체막을 구비하고,
    상기 결정성 반도체막은,
    평균 결정 입경이 40㎚내지 60㎚인 결정립에 의해 구성되어 있고, 상기 복수의 게이트 전극이 배치된 영역에 걸쳐 연속하여 형성되는 상기 결정성 반도체막 내의 제1 영역과,
    평균 결정 입경이 25㎚내지 35㎚에 의해 구성되어 있고, 상기 제1 영역에 인접하여 형성되어 있는, 상기 결정성 반도체막 내의 제2 영역을 가지는, 결정성 반도체막을 갖는 기판.
  9. 청구항 8에 있어서,
    상기 결정성 반도체막은, 아몰퍼스와 결정의 혼정(混晶)을 포함하는, 결정성 반도체막을 갖는 기판.
  10. 청구항 8 또는 청구항 9에 있어서,
    상기 복수의 게이트 전극은, 상기 기재의 상방에 열(列) 형상으로 배치되고,
    상기 평균 결정 입경이 40㎚내지 60㎚인 결정립에 의해 구성되는 결정성 반도체막 내의 제1 영역은, 상기 복수의 게이트 전극이 열 형상으로 배치된 영역에 걸쳐 띠형상으로 연속하여 형성되어 있는, 결정성 반도체막을 갖는 기판.
  11. 청구항 8 내지 청구항 10중 어느 한 항에 있어서,
    상기 평균 결정 입경이 40㎚내지 60㎚인 결정립에 의해 구성되는 결정성 반도체막 내의 제1 영역은,
    단축 및 장축에 있어서 위로 볼록한 연속적인 광 강도 분포를 가지는 연속 발진형의 레이저광을, 비결정성 반도체막의 온도가 600℃내지 800℃의 범위가 되도록 상기 비결정성 반도체막에 조사하는 제1 공정과, 상기 제1 공정에 있어서 상기 연속 발진형의 레이저광이 조사된 비결정성 반도체막이, 상기 600℃내지 800℃의 온도 범위에 대응하여 상기 비결정성 반도체막을 결정화하는 제2 공정과,
    상기 비결정성 반도체막의 면 내에 있어서의 소정의 온도가, 상기 연속 발진형의 레이저광의 조사에 의해 비결정성 반도체막이 결정화할 때에 생기는 잠열에 의해 1100℃내지 1414℃가 되고, 상기 1100℃내지 1414℃의 온도 범위에 대응하여 상기 결정화된 비결정성 반도체막의 결정 입경을 확대시키는 제3 공정에 의해 형성되고,
    상기 잠열에 의해 1100℃내지 1414℃의 온도 범위가 되는 상기 비결정성 반도체막 상의 영역이 일정한 폭을 가지도록, 상기 장축 방향에 있어서 위로 볼록한 연속적인 광 강도 분포가 규정되고,
    상기 잠열에 의해 1100℃내지 1414℃의 온도 범위가 되는 상기 비결정성 반도체막 상의 영역은, 상기 제1 영역에 대응하는, 결정성 반도체막을 갖는 기판.
  12. 보텀 게이트형의 박막 트랜지스터로서,
    게이트 전극과,
    상기 게이트 전극 상에 형성된 절연막과,
    상기 절연막 상에 형성된 결정성 반도체막과,
    상기 결정성 반도체막 상에 형성된 소스/드레인 전극을 구비하고,
    상기 결정성 반도체막은,
    상기 결정성 반도체막 내의 평균 결정 입경이 40㎚내지 60㎚인 결정립에 의해 구성되고,
    상기 결정립은,
    단축 및 장축에 있어서 위로 볼록한 연속적인 광 강도 분포를 가지는 연속 발진형의 레이저광을, 비결정성 반도체막의 온도가 600℃내지 800℃의 범위가 되도록 상기 비결정성 반도체막에 조사하는 제1 공정과,
    상기 제1 공정에 있어서 상기 연속 발진형의 레이저광이 조사된 비결정성 반도체막이, 상기 600℃내지 800℃의 온도 범위에 대응하여 상기 비결정성 반도체막을 결정화하는 제2 공정과,
    상기 비결정성 반도체막의 면 내에 있어서의 소정의 온도가, 상기 연속 발진형의 레이저광의 조사에 의해 비결정성 반도체막이 결정화할 때에 생기는 잠열에 의해 1100℃내지 1414℃가 되고, 상기 1100℃내지 1414℃의 온도 범위에 대응하여 상기 결정화된 비결정성 반도체막의 결정 입경을 확대시키는 제3 공정에 의해 형성되고,
    상기 잠열에 의해 1100℃내지 1414℃의 온도 범위가 되는 상기 비결정성 반도체막 상의 영역이 일정한 폭을 가지도록, 상기 장축 방향에 있어서 위로 볼록한 연속적인 광 강도 분포가 규정되어 있는, 박막 트랜지스터.
  13. 기재와,
    상기 기재의 상방에 배치된 복수의 소스/드레인 전극과,
    상기 소스/드레인 전극 상에 형성된 절연막과,
    상기 기재의 상방에 배치된 복수의 소스/드레인 전극 상에 형성된 절연막을 덮어 형성된 결정성 반도체막을 구비하고,
    상기 결정성 반도체막은,
    상기 결정성 반도체막 내의 평균 결정 입경이 40㎚내지 60㎚인 결정립에 의해 구성되어 있고, 상기 복수의 소스/드레인 전극이 배치된 영역에 걸쳐 연속하여 형성되는 상기 결정성 반도체막 내의 제1 영역과,
    평균 결정 입경이 25㎚내지 35㎚에 의해 구성되어 있고, 상기 제1 영역에 인접하여 형성되어 있는 상기 결정성 반도체막 내의 제2 영역을 가지는, 결정성 반도체막을 갖는 기판.
  14. 청구항 13에 있어서,
    상기 결정성 반도체막은, 아몰퍼스와 결정의 혼정을 포함하는, 결정성 반도체막을 갖는 기판.
  15. 청구항 13 또는 청구항 14에 있어서,
    상기 복수의 게이트 전극은, 상기 기재의 상방에 열 형상으로 배치되고,
    상기 평균 결정 입경이 40㎚내지 60㎚인 결정립에 의해 구성되는 결정성 반도체막 내의 제1 영역은, 상기 복수의 게이트 전극이 열 형상으로 배치된 영역에 걸쳐 띠형상으로 연속하여 형성되어 있는, 결정성 반도체막을 갖는 기판.
  16. 청구항 13 내지 청구항 15중 어느 한 항에 있어서,
    상기 평균 결정 입경이 40㎚내지 60㎚인 결정립에 의해 구성되는 결정성 반도체막 내의 제1 영역은,
    단축 및 장축에 있어서 위로 볼록한 연속적인 광 강도 분포를 가지는 연속 발진형의 레이저광을, 비결정성 반도체막의 온도가 600℃내지 800℃의 범위가 되도록 상기 비결정성 반도체막에 조사하는 제1 공정과,
    상기 제1 공정에 있어서 상기 연속 발진형의 레이저광이 조사된 비결정성 반도체막이, 상기 600℃내지 800℃의 온도 범위에 대응하여 상기 비결정성 반도체막을 결정화하는 제2 공정과,
    상기 비결정성 반도체막의 면 내에 있어서의 소정의 온도가, 상기 연속 발진형의 레이저광의 조사에 의해 비결정성 반도체막이 결정화할 때에 생기는 잠열에 의해 1100℃내지 1414℃가 되고, 상기 1100℃내지 1414℃의 온도 범위에 대응하여 상기 결정화된 비결정성 반도체막의 결정 입경을 확대시키는 제3 공정에 의해 형성되고,
    상기 잠열에 의해 1100℃내지 1414℃의 온도 범위가 되는 상기 비결정성 반도체막 상의 영역은, 일정한 폭을 가지도록, 상기 장축 방향에 있어서 위로 볼록한 연속적인 광 강도 분포가 규정되고,
    상기 잠열에 의해 1100℃내지 1414℃의 온도 범위가 되는 상기 비결정성 반도체막 상의 영역은, 상기 제1 영역에 대응하는, 결정성 반도체막을 갖는 기판.
  17. 탑 게이트형의 박막 트랜지스터로서,
    소스/드레인 전극과,
    상기 소스/드레인 전극 상에 형성된 결정성 반도체막과,
    상기 결정성 반도체막 상에 형성된 절연막과,
    상기 절연막 상에 형성된 게이트 전극을 구비하고,
    상기 결정성 반도체막은,
    상기 결정성 반도체막 내의 평균 결정 입경이 40㎚내지 60㎚인 결정립에 의해 구성되고,
    상기 결정립은,
    단축 및 장축에 있어서 위로 볼록한 연속적인 광 강도 분포를 가지는 연속 발진형의 레이저광을, 비결정성 반도체막의 온도가 600℃내지 800℃의 범위가 되도록 상기 비결정성 반도체막에 조사하는 제1 공정과,
    상기 제1 공정에 있어서 상기 연속 발진형의 레이저광이 조사된 비결정성 반도체막이, 상기 600℃내지 800℃의 온도 범위에 대응하여 상기 비결정성 반도체막을 결정화하는 제2 공정과,
    상기 비결정성 반도체막의 면 내에 있어서의 소정의 온도가, 상기 연속 발진형 레이저 광의 조사에 의해 비결정성 반도체막이 결정화할 때에 생기는 잠열에 의해 1100℃내지 1414℃가 되고, 상기 1100℃내지 1414℃의 온도 범위에 대응하여 상기 결정화된 비결정성 반도체막의 결정 입경을 확대시키는 제3 공정에 의해 형성되고,
    상기 잠열에 의해 1100℃내지 1414℃의 온도 범위가 되는 상기 비결정성 반도체막 상의 영역이 일정한 폭을 가지도록, 상기 장축 방향에 있어서 위로 볼록한 연속적인 광 강도 분포가 규정되어 있는, 박막 트랜지스터.
  18. 단축 및 장축에 있어서 위로 볼록한 연속적인 광 강도 분포를 가지는 연속 발진형의 레이저광을, 비결정성 반도체막의 온도가, 비결정성 반도체의 융점 이하의 온도이며 상기 비결정성 반도체가 고상 성장에 의해 결정화하는 제1의 온도 범위가 되도록 상기 비결정성 반도체막에 조사하는 제1 공정과,
    상기 제1 공정에 있어서 상기 연속 발진형의 레이저광이 조사된 비결정성 반도체막은, 상기 제1의 온도 범위에 대응하여 결정화하는 제2 공정과,
    상기 비결정성 반도체막의 면 내에 있어서의 소정의 온도가, 상기 연속 발진형 레이저 광의 조사에 의해 비결정성 반도체막이 결정화할 때에 생기는 잠열에 의해, 비결정성 반도체의 융점 이상이며 결정성 반도체막의 융점 이하의 온도인 제2의 온도 범위가 되고, 상기 제2의 온도 범위에 대응하여 상기 결정화된 비결정성 반도체막의 결정 입경을 확대시키는 제3 공정을 포함하고,
    상기 위로 볼록한 연속적인 광 강도 분포는, 상기 장축 방향으로 소정의 강도 이상이 되는 영역 범위를 가지고,
    상기 영역 범위는, 상기 잠열에 의해 상기 제2의 온도 범위가 되는 상기 비결정성 반도체막 상의 영역에 대응하고 있는, 결정성 반도체막의 제조 방법.
  19. 보텀 게이트형의 박막 트랜지스터로서,
    게이트 전극과,
    상기 게이트 전극 상에 형성된 절연막과,
    상기 절연막 상에 형성된 결정성 반도체막과,
    상기 결정성 반도체막 상에 형성된 소스/드레인 전극을 구비하고,
    상기 결정성 반도체막은,
    상기 결정성 반도체막 내의 평균 결정 입경이 40㎚내지 60㎚인 결정립에 의해 구성되고,
    상기 결정립은,
    단축 및 장축에 있어서 위로 볼록한 연속적인 광 강도 분포를 가지는 연속 발진형의 레이저광을, 비결정성 반도체막의 온도가, 비결정성 반도체의 융점 이하의 온도이며 상기 비결정성 반도체가 고상 성장에 의해 결정화하는 제1의 온도 범위가 되도록 상기 비결정성 반도체막에 조사하는 제1 공정과,
    상기 제1 공정에 있어서 상기 연속 발진형의 레이저광이 조사된 비결정성 반도체막이, 상기 제1의 온도 범위에 대응하여 상기 비결정성 반도체막을 결정화하는 제2 공정과,
    상기 비결정성 반도체막의 면 내에 있어서의 소정의 온도가, 상기 연속 발진형 레이저 광의 조사에 의해 비결정성 반도체막이 결정화할 때에 생기는 잠열에 의해, 비결정성 반도체의 융점 이상이며 결정성 반도체막의 융점 이하의 온도인 제2의 온도 범위가 되고, 상기 제2의 온도 범위에 대응하여 상기 결정화된 비결정성 반도체막의 결정 입경을 확대시키는 제3 공정에 의해 형성되고,
    상기 잠열에 의해 상기 제2의 온도 범위가 되는 상기 비결정성 반도체막 상의 영역이 일정한 폭을 가지도록, 상기 장축 방향에 있어서 위로 볼록한 연속적인 광 강도 분포가 규정되어 있는, 박막 트랜지스터.
  20. 탑 게이트형의 박막 트랜지스터로서,
    소스/드레인 전극과,
    상기 소스/드레인 전극 상에 형성된 결정성 반도체막과,
    상기 결정성 반도체막 상에 형성된 절연막과,
    상기 절연막 상에 형성된 게이트 전극을 구비하고,
    상기 결정성 반도체막은,
    상기 결정성 반도체막 내의 평균 결정 입경이 40㎚내지 60㎚인 결정립에 의해 구성되고,
    상기 결정립은,
    단축 및 장축에 있어서 위로 볼록한 연속적인 광 강도 분포를 가지는 연속 발진형의 레이저 광을, 비결정성 반도체막의 온도가, 비결정성 반도체의 융점 이하의 온도이며 상기 비결정성 반도체가 고상 성장에 의해 결정화하는 제1의 온도 범위가 되도록 상기 비결정성 반도체막에 조사하는 제1 공정과,
    상기 제1 공정에 있어서 상기 연속 발진형의 레이저 광이 조사된 비결정성 반도체막이, 상기 제1의 온도 범위에 대응하여 상기 비결정성 반도체막을 결정화하는 제2 공정과,
    상기 비결정성 반도체막의 면 내에 있어서의 소정의 온도가, 상기 연속 발진형 레이저 광의 조사에 의해 비결정성 반도체막이 결정화할 때에 생기는 잠열에 의해, 비결정성 반도체의 융점 이상이며 결정성 반도체막의 융점 이하의 온도인 제2의 온도 범위가 되고, 상기 제2의 온도 범위에 대응하여 상기 결정화된 비결정성 반도체막의 결정 입경을 확대시키는 제3 공정에 의해 형성되고,
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130035116A (ko) * 2011-09-29 2013-04-08 엘지디스플레이 주식회사 결정화방법 및 이를 이용한 박막 트랜지스터의 제조방법
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2011161715A1 (ja) 2010-06-21 2013-08-19 パナソニック株式会社 薄膜トランジスタアレイ装置、有機ｅｌ表示装置、及び、薄膜トランジスタアレイ装置の製造方法
JP5891504B2 (ja) 2011-03-08 2016-03-23 株式会社Ｊｏｌｅｄ 薄膜トランジスタアレイ装置の製造方法
JPWO2012164626A1 (ja) 2011-06-02 2014-07-31 パナソニック株式会社 薄膜半導体装置の製造方法、薄膜半導体アレイ基板の製造方法、結晶性シリコン薄膜の形成方法、及び結晶性シリコン薄膜の形成装置
WO2013031198A1 (ja) 2011-08-30 2013-03-07 パナソニック株式会社 薄膜形成基板の製造方法、薄膜素子基板の製造方法、薄膜基板及び薄膜素子基板
WO2013046280A1 (ja) 2011-09-30 2013-04-04 パナソニック株式会社 薄膜トランジスタアレイ装置、ｅｌ表示パネル、ｅｌ表示装置、薄膜トランジスタアレイ装置の製造方法、ｅｌ表示パネルの製造方法
JP5998397B2 (ja) * 2011-10-25 2016-09-28 株式会社Ｊｏｌｅｄ 薄膜半導体装置及びその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4397439B2 (ja) * 1997-09-30 2010-01-13 株式会社半導体エネルギー研究所 半導体装置
KR100848099B1 (ko) * 2002-05-27 2008-07-24 삼성전자주식회사 액정 표시 장치용 박막 트랜지스터 기판
JP2003229359A (ja) * 2001-11-29 2003-08-15 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2005136138A (ja) * 2003-10-30 2005-05-26 Sony Corp 薄膜半導体装置の製造方法、薄膜半導体装置、表示装置の製造方法、および表示装置
JP5388433B2 (ja) * 2006-10-03 2014-01-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8101442B2 (en) * 2008-03-05 2012-01-24 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing EL display device
EP2291856A4 (en) * 2008-06-27 2015-09-23 Semiconductor Energy Lab THIN FILM TRANSISTOR
TWI500159B (zh) * 2008-07-31 2015-09-11 Semiconductor Energy Lab 半導體裝置和其製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130035116A (ko) * 2011-09-29 2013-04-08 엘지디스플레이 주식회사 결정화방법 및 이를 이용한 박막 트랜지스터의 제조방법
KR20230082837A (ko) 2021-12-02 2023-06-09 인하대학교 산학협력단 실리콘계 물질의 단결정 성장방법

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