JP2004335839A - 半導体薄膜、薄膜トランジスタ、それらの製造方法および半導体薄膜の製造装置 - Google Patents

半導体薄膜、薄膜トランジスタ、それらの製造方法および半導体薄膜の製造装置 Download PDF

Info

Publication number
JP2004335839A
JP2004335839A JP2003131405A JP2003131405A JP2004335839A JP 2004335839 A JP2004335839 A JP 2004335839A JP 2003131405 A JP2003131405 A JP 2003131405A JP 2003131405 A JP2003131405 A JP 2003131405A JP 2004335839 A JP2004335839 A JP 2004335839A
Authority
JP
Japan
Prior art keywords
thin film
semiconductor thin
light
manufacturing
light shielding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2003131405A
Other languages
English (en)
Inventor
Hiroshi Tanabe
浩 田邉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2003131405A priority Critical patent/JP2004335839A/ja
Priority to US10/838,368 priority patent/US7049184B2/en
Priority to CN2004100639064A priority patent/CN1550863B/zh
Publication of JP2004335839A publication Critical patent/JP2004335839A/ja
Priority to US11/387,709 priority patent/US7635894B2/en
Priority to US12/609,786 priority patent/US8118937B2/en
Priority to US13/359,406 priority patent/US8377805B2/en
Priority to US13/761,585 priority patent/US8710507B2/en
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02656Special treatments
    • H01L21/02664Aftertreatments
    • H01L21/02667Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H01L21/02686Pulsed laser beam
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02367Substrates
    • H01L21/0237Materials
    • H01L21/02422Non-crystalline insulating materials, e.g. glass, polymers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02518Deposited layers
    • H01L21/02521Materials
    • H01L21/02524Group 14 semiconducting materials
    • H01L21/02532Silicon, silicon germanium, germanium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02365Forming inorganic semiconducting materials on a substrate
    • H01L21/02612Formation types
    • H01L21/02617Deposition types
    • H01L21/0262Reduction or decomposition of gaseous compounds, e.g. CVD
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/268Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742Thin film unipolar transistors
    • H01L29/6675Amorphous silicon or polysilicon transistors
    • H01L29/66757Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78633Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651Silicon transistors
    • H01L29/7866Non-monocrystalline silicon transistors
    • H01L29/78672Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate

Abstract

【課題】結晶成長方向が揃った大きな結晶粒径を有する半導体薄膜の製造方法およびその製造装置、半導体薄膜を有する薄膜トランジスタの製造方法、およびそれらの方法により製造された半導体薄膜および薄膜トランジスタを提供する。
【解決手段】遮光要素で一部が遮光されたエネルギービームを半導体薄膜上に照射することにより、当該半導体薄膜の遮光部を起点として溶融再結晶化させる半導体薄膜の製造方法であって、遮光部に溶融再結晶化の起点となるための熱量を与えると共に前記遮光部の局所的な温度勾配を1200℃/μm以上とするエネルギービームの照射を行うことにより、上記課題を解決した。この製造方法において、エネルギービームを照射する光学系の解像度が4μm以下であることが好ましい。
【選択図】 図1

Description

【0001】
【発明の属する技術分野】
本発明は、メモリ、CPU等の半導体デバイスや薄膜トランジスタを構成する半導体薄膜、薄膜トランジスタ、それらの製造方法および半導体薄膜の製造装置に関するものである。
【0002】
【従来の技術】
ガラス基板上に半導体集積回路を形成する代表的なものとして、薄膜トランジスタ(TFT)が挙げられる。TFTの代表的な構造としては、図17に示すように、基板コート層102でカバーされたガラス基板101上に、チャネル領域103、ソース領域104、ドレイン領域105、LDD領域106を形成し、さらにゲート絶縁膜107を介してゲート電極108を形成し、さらに二酸化シリコン109を堆積してコンタクトホールを形成した後、金属110で配線した構造のTFTを挙げることができる。
【0003】
現在一般に用いられているTFTはその能動層の性質で分類され、水素化アモルファスシリコンTFT及び多結晶シリコンTFTが広く普及している。前者は、作製プロセスの最高温度が300℃程度であり、1cm/Vsec程度のキャリア移動度を実現している。一方、後者は、例えば石英基板を用い、1000℃程度の高温プロセスを用いることで、結晶粒の大きな多結晶シリコン薄膜を形成して30〜100cm/Vsecのキャリア移動度を実現している。ところが、後者の多結晶シリコンTFTの製造には1000℃程度の高温プロセスが適用されるので、前者のような安価な低軟化点ガラスを用いることができないという難点がある。
【0004】
こうした問題に対して、レーザー結晶化技術を応用した多結晶シリコン薄膜の低温形成技術が研究・開発されている。レーザー結晶化技術として、短波長パルスレーザー光を照射して非晶質基板上の非晶質シリコン薄膜(a−Si薄膜ともいう。)を結晶化し、電荷移動特性に優れた薄膜トランジスタの製造に応用する技術が開示されている(例えば、特許文献1を参照)。このレーザー結晶化技術によれば、基板全体を高温にすることなく非晶質シリコンの結晶化が可能であるため、液晶ディスプレイ等の大面積かつガラス等の安価な基板上への半導体素子、半導体集積回路を作製できるという利点があるとされている。
【0005】
また、特許文献2、3には、こうしたレーザー結晶化技術を用いて、より結晶粒の大きな多結晶シリコン薄膜(poly−Si薄膜ともいう。)を形成して電荷移動特性に優れた半導体薄膜を製造する方法が開示されている。
【0006】
例えば、特許文献2においては、エキシマレーザービームを非晶質シリコン薄膜に照射して溶融再結晶させ、結晶粒の大きなシリコン結晶を形成する方法が記載されている。この特許文献2に記載の発明は、エネルギービームの照射位置を変えて順次照射して多結晶体の半導体薄膜を成長させる方法であり、具体的には、結晶粒の大きなシリコン薄膜を形成するために、溶融再結晶化を行う領域にレーザーを走査しながら複数回照射しつつその照射位置をずらしている。特許文献2に記載された各実施例においては、開口幅(1〜2μm)よりも遮光マスクパターン幅(1.5〜5μm)の方が広く、その狭い開口幅にエネルギービームを照射して溶融させ、その照射位置を移動させて大きな結晶粒を形成している。
【0007】
また、特許文献3に記載の発明も、上記の特許文献2に記載の発明と同様であり、一回のレーザー光照射で結晶化する範囲以内で照射領域を少しずつ(例えばその実施例においては1μmずつ)ずらして繰り返し照射を行う方法である。この方法においては、遮光領域に周期的な明暗パターンを設け、その明暗パターンに応じた温度勾配を利用して結晶化の方向を制御している。
【0008】
【特許文献1】
特公平7−118443号公報
【特許文献2】
特開平11−64883号公報
【特許文献3】
特開2000−306859号公報
【0009】
【発明が解決しようとする課題】
しかしながら、上記特許文献2に記載の半導体薄膜の製造方法においては、溶融再結晶化を行う領域にレーザーを走査しながら複数回照射する共にエネルギービームの照射位置を徐々にずらしながら照射するという製法上の特徴により、レーザーを遮光するマスク幅とレーザーを透過させる開口幅との差が小さく、そのため結晶粒の大きなシリコン薄膜を形成するためには、多くの時間がかかるという問題があった。
【0010】
また、上記特許文献3に記載の半導体薄膜の製造方法においては、結晶粒の大きなシリコン薄膜を形成するために、レーザー照射領域が重複しないように順次移動して結晶化を行っているが、その移動距離が1μm程度と短く、一定領域を処理するのに時間がかかるという問題があった。
【0011】
本発明は、上記課題を解決するためになされたものであって、その第1の目的は、結晶成長方向が揃った大きな結晶粒を形成することができるエネルギービーム照射手段を有する半導体薄膜の製造方法を提供することにある。また、本発明の第2の目的は、そうして製造された半導体薄膜を有する薄膜トランジスタの製造方法を提供することにある。また、本発明の第3および第4の目的は、それらの方法により製造された半導体薄膜および薄膜トランジスタを提供することにある。また、本発明の第5の目的は、結晶成長方向が揃った大きな結晶粒を形成することができる半導体薄膜の製造装置を提供することにある。
【0012】
【課題を解決するための手段】
上記第1の目的を達成するための本発明の半導体薄膜の製造方法は、遮光要素で一部が遮光されたエネルギービームを半導体薄膜上に照射することにより、当該半導体薄膜の遮光部を起点として溶融再結晶化させる半導体薄膜の製造方法であって、前記エネルギービームの照射が、前記遮光部に溶融再結晶化の起点となるための熱量を与えると共に前記遮光部の局所的な温度勾配を300℃/μm以上とすることを特徴とする。
【0013】
この発明によれば、半導体薄膜の遮光部の局所的な温度勾配を300℃/μm以上とするエネルギービームの照射がなされるので、その温度勾配が半導体薄膜の結晶を一定方向に成長させるための駆動力として作用する。さらに、半導体薄膜の遮光部に溶融再結晶化の起点となるための熱量を与えるエネルギービームの照射がなされるので、その遮光部を起点とし、上記温度勾配により一定方向に結晶を成長させることができる。これらの結果により、溶融再結晶化による結晶成長が起点から温度勾配の方向に向かって起こるので、大きく且つ成長方向の揃った結晶粒が形成された半導体薄膜を極めて短時間に効率よく形成することができる。
【0014】
本発明の半導体薄膜の製造方法において、前記エネルギービームを照射する光学系の解像度が4μm以下であることを特徴とする。
【0015】
この発明によれば、エネルギービームを照射する光学系の解像度が4μm以下であるので、4μm以下のサイズで上記の温度勾配を付与できる。その結果、起点から一定方向に結晶成長させるための駆動力としての温度勾配を実現することができる。
【0016】
本発明の半導体薄膜の製造方法において、前記温度勾配が、遮光部に到達した220mJ/cm/μm以上のエネルギービームの強度勾配により付与されることを特徴とする。
【0017】
遮光要素で一部が遮光されたエネルギービームは遮光部に回り込んで半導体薄膜を加熱するが、この発明によれば、遮光部に到達した220mJ/cm/μm以上のエネルギービームの強度勾配により、一定方向に結晶成長させるための駆動力としての上記温度勾配が実現される。
【0018】
本発明の半導体薄膜の製造方法において、前記遮光部に少なくとも2方向の温度勾配を与えることを特徴とする。
【0019】
この発明によれば、遮光部に回り込むようにエネルギービームを照射した場合には、遮光部に少なくとも2方向の温度勾配を与えることができるので、その遮光部を起点として少なくとも2方向に結晶成長の駆動力が付与される。
【0020】
本発明の半導体薄膜の製造方法において、前記遮光要素は、透明基板に遮光パターンが形成された遮光マスクであることを特徴とする。
【0021】
本発明の半導体薄膜の製造方法において、前記遮光パターンが周期的に配置された遮光要素にエネルギービームを1回照射し、半導体薄膜の全面を溶融再結晶化することを特徴とする。
【0022】
この発明によれば、遮光パターンが周期的に配置された遮光要素を用いることにより、1回のエネルギービームの照射で半導体薄膜の全面を溶融再結晶化することができるので、結晶粒が大きく成長方向の揃った半導体薄膜の結晶化を極めて効率的に行うことができる。
【0023】
本発明の半導体薄膜の製造方法において、前記遮光パターンの遮光幅Lと当該遮光部パターンのピッチPとの比(P/L)が1以上であることを特徴とする。
【0024】
この発明によれば、上記温度勾配により大きな結晶成長駆動力を与えることができるので、遮光パターンの遮光幅Lと当該遮光パターンのピッチPとの比(P/L)を1以上としても、遮光パターン間の開口部を覆うだけの大きな結晶を成長させることができる。本発明によれば、P/Lの比を1以上、特に10以上という大きなP/L比にしても遮光パターン間の開口部を覆うだけの大きな結晶を成長させることができるという従来には見られない効果がある。
【0025】
本発明の半導体薄膜の製造方法において、前記遮光パターンの遮光幅が0.3μm以上であることを特徴とする。
【0026】
この発明によれば、遮光部の局所的な温度勾配が300℃/μm以上であるので、遮光幅を0.3μmという微小な下限値に設定できる。
【0027】
本発明の半導体薄膜の製造方法において、溶融再結晶化する前の半導体薄膜が、アモルファスシリコン(融点1150℃)またはポリシリコン(融点1410℃)であることを特徴とする。
【0028】
上記第2の目的を達成するための本発明の薄膜トランジスタの製造方法は、半導体薄膜上にゲート絶縁膜を介して形成されたゲート電極を遮光要素としてエネルギービームを前記半導体薄膜に照射することにより、当該半導体薄膜の遮光部を起点として一方向に結晶成長した結晶化膜を形成する薄膜トランジスタの製造方法であって、前記エネルギービームの照射が、前記遮光部に溶融再結晶化の起点となるための熱量を与えると共に前記遮光部の局所的な温度勾配を300℃/μm以上とすることを特徴とする。
【0029】
この発明によれば、半導体薄膜上にゲート絶縁膜を介して形成されたゲート電極を遮光要素とし、半導体薄膜の遮光部の局所的な温度勾配を300℃/μm以上とするエネルギービームの照射がなされるので、その温度勾配が半導体薄膜の結晶を一定方向に成長させるための駆動力として作用する。さらに、半導体薄膜の遮光部に溶融再結晶化の起点となるための熱量を与えるエネルギービームの照射がなされるので、その遮光部を起点とし、上記温度勾配により一定方向に結晶成長した結晶化膜を形成できる。これらの結果により、溶融再結晶化による結晶成長が起点から温度勾配の方向に起こるので、大きく且つ成長方向の揃った結晶粒からなる結晶化膜を極めて短時間に効率よく形成することができる。
【0030】
本発明の薄膜トランジスタの製造方法において、前記温度勾配が、遮光部に到達した220mJ/cm/μm以上のエネルギービームの強度勾配により付与されることを特徴とする。
【0031】
遮光要素であるゲート電極で一部が遮光されたエネルギービームは遮光部に回り込んで半導体薄膜を加熱するが、この発明によれば、遮光部に到達した220mJ/cm/μm以上のエネルギービームの強度勾配により、一定方向に結晶成長させるための駆動力としての上記温度勾配が実現される。
【0032】
本発明の薄膜トランジスタの製造方法において、前記ゲート電極の幅が0.3μm以上であることを特徴とする。
【0033】
本発明の半導体薄膜の製造方法において、溶融再結晶化する前の半導体薄膜が、アモルファスシリコン(融点1150℃)またはポリシリコン(融点1410℃)であることを特徴とする。
【0034】
上記第3の目的を達成するための本発明の半導体薄膜は、上述した半導体薄膜の製造方法により製造された半導体薄膜であって、溶融再結晶化した半導体薄膜は、結晶成長が開始する起点の厚さが結晶成長の終点部の厚さよりも小さく、その厚さ勾配の方向に結晶成長していることを特徴とする。
【0035】
本発明においては、前記半導体薄膜が、起点を中心として少なくとも2方向に結晶成長していることを特徴とする。
【0036】
上記第4の目的を達成するための本発明の薄膜トランジスタは、上述した半導体薄膜の製造方法を用い、薄膜トランジスタが備えるゲート電極を遮光要素としてエネルギービームを照射し、半導体薄膜の遮光部を起点として一方向に結晶成長した結晶化膜を形成することにより製造された薄膜トランジスタであって、前記薄膜トランジスタが備える溶融再結晶化した半導体薄膜は、結晶成長が開始する起点の厚さが結晶成長の終点部の厚さよりも小さく、その厚さ勾配の方向に結晶成長していることを特徴とする。
【0037】
上記第5の目的を達成するための本発明の半導体薄膜の製造装置は、半導体薄膜とエネルギービーム照射源との間に配置された遮光要素にエネルギービームを照射することにより、半導体薄膜の遮光部を起点として所望方向に結晶成長させることができる照射装置を有した半導体薄膜の製造装置であって、前記照射装置が、解像度4μm以下の光学系を有することを特徴とする。
【0038】
この発明によれば、解像度が4μm以下の光学系を有する照射装置を備えるので、遮光要素で遮光された遮光部に、その遮光部を起点として所望方向に結晶成長させることができるのだけの局所的な温度勾配を付与することができる。
【0039】
本発明の半導体薄膜の製造装置において、前記遮光要素は、透明基板に遮光パターンが形成された遮光マスクであり、当該遮光パターンの遮光幅Lと当該遮光パターンのピッチPとの比(P/L)が1以上であることが好ましい。また、前記遮光パターンの遮光幅が0.3μm以上であることが好ましい。
【0040】
本発明の半導体薄膜の製造装置において、前記照射装置は、エネルギービームを1回照射することにより半導体薄膜の全面を同時に溶融再結晶化させるための投影露光手段を備えていることを特徴とする。
【0041】
この発明によれば、上記のような投影露光手段を備えるので、結晶粒が大きく成長方向の揃った半導体薄膜の結晶化を極めて効率的に行うことができる。
【0042】
【発明の実施の形態】
以下、本発明の半導体薄膜、薄膜トランジスタ、それらの製造方法および半導体薄膜の製造装置について、図面を参照しつつ説明する。
【0043】
本発明の半導体薄膜は、遮光要素で一部が遮光されたエネルギービームを半導体薄膜上に照射することにより、その半導体薄膜の遮光部を起点として溶融再結晶化させる方法により製造される。具体的には、例えばマスク投影法を用いて波長308nmのエキシマレーザーをSi薄膜上に照射することにより、そのマスクの遮光パターンによって遮光されたSi薄膜の遮光部で溶融再結晶化を生じさせ、その溶融再結晶化が起こる起点から局所的な温度の勾配方向に結晶成長を生じさせる方法である。そして、本発明の特徴とするところは、エネルギービームの照射が、遮光部に溶融再結晶化の起点となるための熱量を与えると共にその遮光部の局所的な温度勾配を300℃/μm以上とすることにある。本発明においては、上記温度勾配がその起点から一定方向に結晶成長させるための大きな駆動力として作用する。そして、溶融再結晶化による再結晶が、溶融再結晶化の起こる起点から温度勾配の方向に向かって成長し、大きく且つ成長方向の揃った結晶粒が形成される。本発明の半導体薄膜の製造方法は、例えばアモルファスシリコン(a−Si)またはポリシリコン(poly−Si)等に対して好ましく適用され、一定方向に成長した結晶粒の大きなSi薄膜に再結晶させることができる。
【0044】
(半導体薄膜の製造方法の第1実施形態)
図1は、本発明の第1実施形態を示す説明図である。図1(A)は、遮光要素の一例を示す平面図であり、図1(B)は、照射された半導体薄膜で起こる溶融再結晶過程を示す断面模式図である。また、図2は、図1(A)の形態の遮光マスクを用いて溶融再結晶化を行ったときのSi結晶の結晶成長態様を示す拡大平面写真である。また、図3は、温度勾配の方向と同じ方向(横方向)に結晶成長する態様を示す拡大平面写真である。
【0045】
遮光要素は、半導体薄膜14に照射するエネルギービーム13の一部を遮光するために、ビーム源と被照射体との間(図1においては半導体薄膜14の上部または上方)に配置される。遮光要素としては、例えば、ガラス基板上にパターン形成された遮光マスク等が用いられる。また、後述するように、本発明の薄膜トランジスタの場合においては、例えば半導体薄膜上のゲート絶縁膜の上に形成されたゲート電極が遮光要素として機能する。
【0046】
図1(A)の遮光マスク11には、開口幅Wおよび遮光幅Lのストライプ状のマスクパターン12が一定のピッチP(間隔)で並んで形成されている。本発明においては、高解像度の光学系(後述する)を使用することにより、半導体薄膜14の遮光部17の温度勾配を300℃/μm以上とするので、図1(B)、図2および図3に示すように、結晶成長が起こり始める起点14から局所的な温度の勾配方向に大きな成長駆動力で結晶を成長させることができた。その結果、遮光幅Lが狭く開口幅WとピッチPが大きい遮光マスク11を用いても、幅の狭い遮光部17の起点16から幅の広い開口部18の全面を埋めるように半導体薄膜の結晶を成長させることができた。なお、図1(B)中の矢印19は、それぞれの起点16から隣接する遮光部17に向かって結晶が成長する方向を示しているものであり、また、図2および図3に見られる白い縦筋20は、隣接する遮光部17から成長した結晶が突き当たった部位であり、結晶成長は隣接する遮光部17に向かうように一方向(図中では横方向)に結晶が成長していることがわかった。
【0047】
本発明では、半導体薄膜14の遮光部17に上述した温度勾配与えるので、遮光幅Lに対するピッチPの比(P/L)を1以上、特に1よりも大きく例えば10以上の大きなP/L比を持つ遮光マスク11を使用することができる。そして、その遮光マスクにより半導体薄膜に僅かな幅の遮光部を形成した場合であっても、その遮光部で大きな温度勾配が生じ、その結果、その温度勾配の方向に半導体薄膜を結晶成長させることができる。なお、P/Lの上限については、エネルギービームの強度、光学系の解像度、冷却状態などにより所定の限界がある。
【0048】
図4(A)は、本発明に適用される解像度の高い光学系21を用いた場合のエネルギービーム13の強度分布23の模式図を示したものであり、図4(B)は、従来タイプの解像度の低い光学系22を用いた場合のエネルギービーム13の強度分布23の模式図を示したものである。また、図5および図6は、解像度の異なる光学系を用いた場合のエネルギービームの強度勾配の説明図と、その強度勾配により生じた半導体薄膜の結晶成長形態の拡大写真である。
【0049】
エネルギービーム13としては、所定の強度を出力できる各種のエネルギービームを用いることができる。例えば、100〜1000mJ/cmの出力特性を有する波長308nmのエキシマレーザーを好ましく用いることができる。なお、エネルギービームの出力特性は、そのビーム径により可変可能なパラメータである。
【0050】
上記エネルギービーム13は、図4(A)に示すような解像度が4μm以下の光学系21により半導体薄膜14の表面に照射される。光学系の解像度は「解像度=(定数)×波長/開口数」で求められるが、308nmのエキシマレーザーを用いた開口数(NA)0.2の光学系においては、定数が0.50〜0.75の範囲の高解像度の光学系21が好ましく使用される。なお、開口数(NA)=nsinθであり、nは媒質の屈折率であるが、空気中ではn=1より、NA=sinθとなる。本発明において、遮光要素で一部が遮光されたエネルギービーム13は遮光部17に回り込んで半導体薄膜14を加熱するが、このような高解像度の光学系21を用いることにより、半導体薄膜14の遮光部17に例えば220mJ/cm/μm以上となるエネルギービームの強度勾配を与えることができる。すなわち、4μm以下の解像度を持つ高解像度光学系21を適用して半導体薄膜14にエネルギービーム13を照射することにより、半導体薄膜14の遮光部17に上記強度勾配を付与することができ、その結果、300℃/μm以上の温度勾配を実現することができる。なお、エネルギービームの強度勾配は、ビームを蛍光板に照射し、そこで発光される蛍光をレンズで拡大してCCDで読み取ることにより評価することができる。
【0051】
一方、図4(B)に示すような解像度がおよそ10μm以上の光学系の場合においては、エネルギービームの強度勾配が小さく、その結果、本発明のような300℃/μm以上の温度勾配を実現することができないので、一定方向に結晶成長させるための駆動力としては不十分となる。
【0052】
エネルギービームの強度勾配についての具体例としては、例えば、上述した図4(B)に示す従来タイプの低解像度(例えば解像度10μm以上)の光学系22を用い且つ遮光幅Lが2〜3μm程度の遮光マスクを用い、さらに図6に示すように、遮光部17が結晶化して起点となるエネルギービームの強度(結晶化強度という)を180mJ/cmとし、開口部18のエネルギービームの強度(照射強度という)を400mJ/cmとした場合には、エネルギービームの強度勾配は73.3(=(400−180)/3)〜110(=(400−180)/2)mJ/cm/μm程度となった。これに対し、本発明においては、上述した図4(A)に示す高解像度(例えば解像度4μm以下)の光学系21を用い且つ遮光幅Lが1μm以下の遮光マスクを用い、さらに図5に示すように、遮光部17が結晶化して起点16となるエネルギービームの強度(結晶化強度という)を180mJ/cmとし、開口部18のエネルギービームの強度(照射強度という)を400mJ/cmとした場合には、エネルギービームの強度勾配は220(=(400−180)/1)mJ/cm/μm以上となった。
【0053】
本発明でのこのようなエネルギービームの大きな強度勾配は、高解像度の光学系によりもたらされるものであり、その結果、遮光部の温度勾配が大きくなって上述した300℃/μm以上の温度勾配を実現することができる。一方、従来タイプのエネルギービームの小さな強度勾配は、低解像度の光学系によりもたらされるものであり、その結果、遮光部の温度勾配を大きくできない。これらのことから、本発明では、遮光パターンの幅を狭くして遮光部を小さくしても、その遮光部に一定の方向に結晶成長を生じさせるのに必要な温度勾配を与えることができるのである。
【0054】
エネルギービームの温度勾配の上限については、20000℃/μm、好ましくは13300℃/μmとすることができる。この温度勾配の上限は、過剰エネルギーによる開口部相当領域のアブレーションと、遮光部相当領域の微結晶化とを考慮して設定される。すなわち、エネルギービームが半導体薄膜に直に当たる開口部においてアブレーションが生じない最高温度T(例えば、Siでは3267℃(沸点)を上限とする温度)と、エネルギービームが遮光される遮光部において溶融再結晶化の起点となる温度T(例えば、a−Siにおいては1150℃(融点)、poly−Siにおいては1410℃(融点)を下限とする温度)との差(T−T)が、温度勾配の上限となる。したがって、本発明においては、高解像度光学系を用いた場合の最も良い解像度である0.1μmの場合に、温度勾配の上限は、(T−T)/(解像度)=(3267−1150)/0.1=約20000℃/μmとなる。また、図2および後述する図7と図10の実験結果より、0.3μmの遮光幅Lの半分である0.15μmの位置が起点となるように解像度0.15μmの高解像度光学系を用いることが好ましく、その場合には、前記温度勾配の20000℃/μmの2分の3である約13300℃/μmを上限とすることが好ましい。
【0055】
なお、アブレーションとは、半導体薄膜が溶解し沸騰蒸発する現象である。また、微結晶化(あるいは非晶質化)は、急冷により非平衡状態への遷移を経て形成される。したがって、遮光部相当領域が微結晶化しないためには、熱力学的に平衡状態を保ったまま固化が開始されることが望ましい。上記の沸点と融点は、”Semiconductors and semimetals”, vol.23, Pulsed laser processingu of semiconductors, Edited by R.F.Wood, C,W,White, and R.T.Young, Academic Press, Inc., Orland, 1984 による。
【0056】
さらに具体的には、例えば厚さ60nmのa−Si薄膜に対して1μmの解像度の光学系を使用し、そこに400mJ/cmの照射を行って溶融再結晶化させた場合には、その温度勾配は、{2428℃(400mJ/cmの照射で到達する温度)−1150℃(a−Siの融点)}/1μm=約1200℃/μmとなり、また、a−Si薄膜に対して1μmの解像度の光学系を使用し、そこに600mJ/cmの照射を行って溶融再結晶化させた場合には、その温度勾配は、{3267℃(600mJ/cmの照射で到達する温度)−1150℃(a−Siの融点)}/1μm=約2100℃/μmとなった。この結果から、好ましい温度勾配の範囲としては、1200℃/μm以上、2100℃/μm以下とすることができる。
【0057】
また、光学系のコストと寿命を考慮した場合には、その解像度を低めにし且つ照射強度を抑えめにすることがよく、例えば解像度4μmのものを使用し且つ400mJ/cm程度の強度で照射することが本発明の目的を最低限満たすと共にコストと寿命において好ましい。この観点からは、例えば厚さ60nmのa−Si薄膜に対して4μmの解像度の光学系を使用し、そこに400mJ/cmの照射を行って溶融再結晶化させた場合には、その温度勾配は、{2428℃(400mJ/cmの照射で到達する温度)−1150℃(a−Siの融点)}/4μm=約300℃/μmとなり、また、a−Si薄膜に対して1μmの解像度の光学系を使用し、そこに400mJ/cmの照射を行って溶融再結晶化させた場合には、その温度勾配は、{2428℃(400mJ/cmの照射で到達する温度)−1150℃(a−Siの融点)}/1μm=約1200℃/μmとなった。この結果より、上記観点における好ましい温度勾配の範囲としては、300℃/μm以上、1200℃/μm以下とすることができる。
【0058】
遮光部には、少なくとも溶融再結晶化の起点となるための熱量が与えられることが望ましい。例えば厚さ60μmのSi薄膜を遮光幅1μmの遮光マスクで遮光し、1μmの解像度を持つ光学系を用いて308nmのエキシマレーザーを400mJ/cmの強度で照射した場合、遮光部には180mJ/cmのエネルギーが照射され、その結果、a−Siの融点である1150℃を超える温度となって溶融再結晶化の起点となることが確認された。なお、このとき、開口部は400mJ/cmのエネルギーが照射されるので、遮光部の温度勾配はおよそ220℃/μmとなり、その起点位置においては、その温度勾配に沿った方向への結晶成長が見られた(図5を参照)。その結果、図5に示したように、起点の境界線はきれいな直線又は略直線となった。
【0059】
一方、例えば厚さ60μmのSi薄膜を遮光幅3μmの遮光マスクで遮光し、10μmの解像度を持つ光学系を用いて308nmのエキシマレーザーを400mJ/cmの強度で照射した場合、遮光部には180mJ/cmのエネルギーが照射され、その結果、a−Siの融点である1150℃を超える温度となって溶融再結晶化の起点となった。このとき、開口部は400mJ/cmのエネルギーが照射されるが、遮光部の温度勾配はおよそ73.3℃/μmと緩やかであり、その起点位置においては、その温度勾配に沿った方向への結晶成長と同時に、それ以外の方向(図中、上下方向)への結晶成長も同時に起こる傾向が見られ、起点の境界線が直線状にはならなかった(図6を参照)。
【0060】
このような温度勾配が遮光部に与えられるので、その温度勾配の方向(図4においては左右方向)に垂直な方向(図4においては上下方向)への結晶成長が抑制され、温度勾配の方向への結晶成長が促される。
【0061】
図7は、図1に示す態様の遮光マスク11で遮光された遮光部17において、エネルギービームの強度勾配を生じる長さLeと、結晶化の起点16を基準とした相対的な位置誤差(蛇行の程度を示す)の関係を求めた結果である。なお、図8は、エネルギービームの強度勾配のスロープ部分の長さLeの説明図であり、図9は、結晶化の起点を基準とした相対的な位置誤差(蛇行の程度を示す)の説明図である。強度勾配のスロープ部分の長さは、上述したエネルギービームの強度勾配の測定結果から得た値であり、光学的な均一化手段で補正しきれない生のレーザー光が持つ微小領域での強度ばらつきや光学的均一手段の性能ばらつき等の理由から、ビーム強度を1.00としたときに0.10〜0.90の強度範囲を長さLeとした。また、起点16の認定については、結晶の構造変化に着目し、微細結晶の集合と粗大結晶が接する位置となっている位置を起点とし、その起点の位置のバラツキ(誤差)を数値化した。
【0062】
図7に示す結果より、起点位置誤差を小さくするためには、Le≦4μmの範囲が有効であることが判明した。この結果に基づいて、本発明においては、遮光部においてエネルギービームの強度勾配を生じる長さLeが4μm以下、好ましくは1μm以下となるような高解像度の光学系を用いることが望ましく、その結果、温度勾配が大きくなり、結晶を温度勾配の方向に成長させることができた。
【0063】
次に、遮光マスクにおけるストライプ状のマスクパターンの配置間隔(ピッチP)について説明する。図10は、遮光マスクに形成したストライプ状のマスクパターンの遮光幅Lを0.3μmとし、そのマスクパターンのピッチPを1.5μm〜3.5μmまで変化させたときのSi薄膜の溶融再結晶形態を示している。このときのエネルギービームの照射強度は578mJ/cmとした。
【0064】
図9に示したように、ピッチが2.5μm〜3.5μmのときは、エネルギービームの強度勾配の方向に結晶が成長しているのが確認されたが、ピッチが1.5μmの場合には、横方向の結晶成長が観察されなかった。その理由は、Si薄膜に投入されるエネルギー量が大きくなり、横方向への熱拡散も手伝って、遮光相等領域の温度上昇が過剰になったためと推察される。ピッチが3.0μmの場合においては、隣接する遮光部から横方向に成長した結晶でその照射領域が占められ、特に好ましい結晶成長形態を示していた。ピッチが3.5μmの場合には、隣接する起点から横方向に成長した結晶の間に隙間が生じてしまうという現象が見られた。この現象は、隣接する遮光部の起点を核とした横方向のエピタキシャル成長が相互に接触する前に、基板への熱伝導により冷却され自然発生的に核がランダムに発生した結果、相対的に粒径が小さい多結晶(微結晶または非晶質)膜が形成されるためである。ピッチが2.5μmの場合には、横方向のエピタキシャル成長が進展し、相互に接触した時点で完了した様子が伺えた。しかし、ピッチが1.5μmの場合の時と同様に、Si薄膜に投入されるエネルギー量が大きくなり、横方向への熱拡散も手伝って、遮光相等領域の温度上昇が過剰になったと考えられる領域が、一部に存在した。この現象は、照射ビームが持つ強度不均一性によるものと考えられる。
【0065】
これらの結果から、強度等のパラメータに依存して決定される成長距離よりも、遮光部配置間隔を小さくすることが望ましく、具体的には、遮光マスクパターンのピッチPと遮光幅Lとの関係が、ピッチP/遮光幅L>5(=1.5/0.3)であることが必要であり、ピッチP/遮光幅L=10(>1.5/0.3)前後であることが望ましい。大きな結晶粒径を有するSi薄膜を得るという観点のもとでは、上記のような条件を満たした上で、できるだけ遮光部配置間隔を大きく取ることが好ましい。
【0066】
ピッチP/遮光幅Lの値の上限については、隣接する起点から横方向に成長した結晶間に隙間が生じてしまわない範囲で設定される。その要因となる主なパラメーターは、ピッチP/遮光幅L、エネルギービームの照射強度、膜厚、ビームパルス波形等であるが、それらのパラメータを調節することにより隙間の問題を解決することができる。
【0067】
図11は、厚さの異なるシリコン薄膜について、400〜900mJ/cmのエネルギービームの照射強度と、その照射強度の下で良好な溶融再結晶による結晶成長が生じた遮光パターンの遮光幅Lとの関係について示した実験結果である。
【0068】
遮光パターンの遮光幅Lとエネルギービームの照射強度とは比例関係にあり、照射強度を大きくした場合に、その照射強度の下で良好な溶融再結晶による結晶成長を生じさせるためには、遮光幅Lも大きくする必要があった。また、シリコン薄膜の厚さを60nmから75nmに厚くした場合においては、エネルギービームの照射強度を高強度側へシフトすることにより、良好な溶融再結晶による結晶成長を生じさせることができた。
【0069】
この結果から、好な溶融再結晶による結晶成長を生じさせることができる照射強度と遮光幅の関係は、L(μm)=a×E(mJ/cm)+b、の関係式となった。この関係式において、係数aと係数bは、被照射体である半導体薄膜の厚さにより変化する係数である。
【0070】
遮光幅Lは、図11の関係からもわかるように照射強度や膜厚等に応じて設定されるが、例えば0.2〜0.5μmであることが好ましく、0.3〜0.5μmであることがより好ましい。図11の検討結果においては、遮光幅Lが0.2μm未満の場合には、遮光の効果は得られず全面が微結晶化し、横方向成長は観測されなかった。また、遮光幅Lが例えば0.5μmを超える場合には、横方向成長が生じたものの遮光中心に非晶質層が残存した。
【0071】
なお、遮光部には、溶融再結晶化の起点となるための熱量が与えられる。その熱量は、半導体薄膜の種類や厚さによっても相違するが、ガラス基板上に形成された75nm厚のa−Siであれば、170〜200mJ/cmの範囲であることが望ましい。こうした範囲の熱量が与えられた遮光部には、溶融再結晶の核が生じ、その核を起点として結晶成長が起こる。例えば、上述した図1(B)においては、遮光幅Lのストライプ状の遮光パターンが形成されているので、Si薄膜の結晶は、形成された核を起点として温度勾配が生じている方向(図1(B)においては左右方向)に成長する。このとき、適当なピッチPで遮光部を周期的に配置することが好ましく、例えば図2に示すように、横方向に結晶成長したSi薄膜を周期的に得ることができる。
【0072】
また、本発明において、良好な結晶成長を起こすためには、エネルギービームを照射して溶融した例えばSi薄膜が、微結晶化しない冷却速度となることが望ましい。厚さ60nmのa−Si薄膜においては、微結晶化は約1.6x1010℃/sec以上の冷却速度条件で生じることがわかったので、冷却速度を1.6x1010℃/secより小さく制御することによって、微結晶化とアモルファス化を防ぐことができ、良好な結晶成長過程を得ることが可能になる。
【0073】
こうして製造された半導体薄膜、すなわち溶融再結晶化した半導体薄膜は、結晶成長が開始する起点の厚さが結晶成長の終点部の厚さよりも小さく、その厚さ勾配の方向に結晶成長している。例えば、上述の溶融再結晶化手段と同じ方法により、膜厚75nmのa−Si薄膜に820mJ/cmの照射強度で308nmのエキシマレーザーを照射して溶融再結晶化させると、溶融再結晶が開始する起点部の膜厚がおよそ60nmとなり、結晶成長の終点部の厚さがおよそ100nmとなった。こうした現象、すなわち、結晶成長が開始する起点の厚さが結晶成長の終点部の厚さよりも小さくその厚さ勾配の方向に結晶成長する現象は、初期の膜厚に関係なく生じる現象であり、本発明に係る製造方法特有の形態である。なお、その形態は、前記半導体薄膜が起点を中心として少なくとも2方向に結晶成長している場合においても、その結晶成長方向において確認された。
【0074】
次に、上述した、または後述する本発明の半導体薄膜の製造方法および薄膜トランジスタの製造方法において適用される製造装置は、半導体薄膜とエネルギービーム照射源との間に配置された遮光要素にエネルギービームを照射することにより、半導体薄膜の遮光部を起点として所望方向に結晶成長させることができる照射装置を有している。なお、後述する薄膜トランジスタの製造装置においては、ゲート絶縁膜で覆われた半導体薄膜とエネルギービーム照射源との間に配置されたゲート電極を遮光要素としてエネルギービームが照射される。
【0075】
この製造装置においては、解像度が4μm以下の光学系を有する照射装置を備えることにより、上記の結晶成長を実現できる。すなわち、照射装置が解像度4μm以下の光学系を有するので、既に述べたように、遮光要素(またはゲート電極)で遮光された遮光部に、その遮光部を起点として所望方向に結晶成長させることができるのだけの局所的な温度勾配を付与することができるのである。
【0076】
また、こうした照射装置に好ましく適用される遮光要素は、透明基板に遮光パターンが形成された遮光マスクであることが便利であり、そして、その遮光パターンの遮光幅Lとその遮光パターンのピッチPとの比(P/L)が1以上であることが好ましい。また、遮光パターンの遮光幅が0.3μm以上であることが好ましい。これらの理由は既に述べたとおりであるので省略する。なお、薄膜トランジスタの場合においては、半導体薄膜上にゲート絶縁膜を介して形成されたゲート電極が遮光要素として作用し、その遮光幅Lはゲート電極の幅となる。
【0077】
本発明においては、より効率的な半導体薄膜の溶融再結晶化を実現するために、その照射装置は、エネルギービームを1回照射することにより半導体薄膜の全面を同時に溶融再結晶化させるための投影露光手段を備えている。こうした投影露光手段としては、エネルギービームの種類や強度、さらには結晶成長させようとする被照射体の面積等により各種のものが選択可能であり、例えば、従来から知られている縮小投影光学系、等倍投影光学系、拡大投影光学系をその照射装置に適用して本発明の製造装置を構成することができる。
【0078】
図12および図13は、本発明の半導体薄膜および薄膜トランジスタの製造に適用可能な照射装置の一例である。図12は、本発明の半導体薄膜の製造方法において好ましく用いられる照射装置の一例を示す構成図である。
【0079】
図12に示す照射装置において、第1のエキシマレーザーEL1及び第2のエキシマレーザーEL2から供給されるパルスUV光は、ミラー類opt3,opt3とレンズ類opt4を介してホモジナイザopt20に導かれる。このホモジナイザopt20では、ビームの強度プロファイルが光学マスクopt21で所望の均一度、例えば面内分布±5%、になるように整形される。
【0080】
なお、エキシマレーザーから供給されるオリジナルなビームはその強度プロファイルや総エネルギー量がパルス間毎に変化する場合があるため、照射装置には、光学マスク上での強度の空間的分布やパルス間ばらつきをより均一化するための機構が設けられることが望ましい。ホモジナイザopt20としては、フライアイレンズやシリンドリカルレンズを用いたものが一般的に用いられる。
【0081】
上記光学マスクによって形成された光パターンは、縮小投影露光装置opt23とレーザー導入窓W0を介して、真空チャンバC0内に設置された基板sub0に照射される。その基板は、基板ステージS0上に載置され、その基板ステージの動作により、基板の所望領域、例えばパターン転写領域ex0に光パターンが露光される。図12では縮小投影光学系を示したが、場合によっては等倍投影光学系であっても、拡大投影光学系であってもかまわない。
【0082】
基板ステージの移動(図内X−Y)により、基板上の任意の領域にレーザー照射が行われる。また、遮光パターンが形成された光学マスクは、マスクステージ(図示せず)上に設置されている。基板上に照射されるビームは、露光可能領域内において、光学マスクを移動することにより操作される。
【0083】
次に、光パターンを所望の条件で基板上に照射する機構について例示する。光軸の調整には微妙な調整が必要となるため、以下においては、いったん調整を終えた光軸を固定して基板の位置を調整する方法を示す。
【0084】
光軸に対する基板照射面の位置は、焦点方向Zの位置と光軸に対する垂直度とで補正される。具体的には、図中の傾き補正方向θxy、傾き補正方向θxz、傾き補正方向θyz、露光領域移動方向X、露光領域移動方向Yおよび焦点合わせ方向Zで示されるもののうち、傾き補正方向θxy、傾き補正方向θxzおよび傾き補正方向θyzを調整することにより、光軸に対する垂直度が補正される。また、基板照射面は、焦点合わせ方向Zを調整することにより、光学系の焦点深度にあった位置に配置制御される。
【0085】
特に、絶縁体上に形成される薄膜トランジスタにおいては、シリコンウエハに比べて表面精度に劣るガラス基板が絶縁体として用いられるため、上記のような補正機構を備えた照射装置であることが有効である。
【0086】
また、本発明の半導体薄膜または薄膜トランジスタの製造においては、図13に示すようなパルスレーザー照射装置も適用することができる。
【0087】
図13に示すパルスレーザー照射装置において、パルスレーザー光源1101から供給されるレーザー光は、ミラー1102,1103,1105及びビームホモジナイザ1104等の光学素子群によって規定される光路116を介し、被照射体であるガラス基板1109上のシリコン薄膜1107に到達する。なお、ビームホモジナイザ1104は、空間的な強度の均一化を行うべく設置されるものである。こうした照射装置において、基板上の任意の位置へのレーザー照射は、xyステージ1108上のガラス基板1109を移動させることにより行われる。任意の位置へのレーザー照射は、xyステージによる移動手段の他、上述の光学素子群を移動させたり、光学素子群とステージとを組み合わせた方法であってもよい。例えば、基板をx方向ステージに載置し、ホモジナイザをy方向ステージに載置するものであってもよい。また、レーザー照射を真空チャンバ内で真空中または高純度ガス雰囲気下で行ってもよい。また、レーザー照射装置は、必要に応じてシリコン薄膜付きガラス基板入りカセット1110と基板搬送機構1111を備えていてもよく、機械的にカセットとステージ間の基板の取りだし収納を行うこともできる。
【0088】
本発明においては、こうした照射装置を備えた製造装置を用いるので、半導体薄膜の溶融再結晶化を極めて効率的に行うことができる。特に、大面積のものであっても一回のエネルギービーム照射で溶融再結晶化を実現できる点に顕著な効果を有している。
【0089】
(半導体薄膜の製造方法の第2実施形態)
上述した本発明の半導体薄膜の製造方法を適用することにより、図14に示すように、溶融再結晶により放射状に結晶成長させることもできた。
【0090】
例えば、図14に示す結晶は、厚さ60μmのシリコン薄膜に対して、遮光パターンとして直径1.5μmの点状の遮光パターンを約4μmの等間隔ピッチで設けた遮光マスクを用い、そこに、467mJ/cmの照射強度で波長308nmのエキシマレーザーを照射した結果得られたものである。図14からわかるように、結晶は遮光部から放射状に成長し、隣接する遮光部から成長した結晶との間にも隙間が見られない。
【0091】
(薄膜トランジスタの製造方法の第1実施形態)
上述した本発明の半導体薄膜の製造方法を薄膜トランジスタの製造に適用し、自己整合的に所望の領域に結晶化膜を得ることができる薄膜トランジスタの製造例を図15に示す工程フロー図に基づいて説明する。
【0092】
すなわち、本発明の薄膜トランジスタの製造方法は、半導体薄膜上にゲート絶縁膜を介して形成されたゲート電極を遮光要素としてエネルギービームをその半導体薄膜に照射することにより、半導体薄膜の遮光部を起点として一方向に結晶成長した結晶化膜を形成する方法である。そして、本発明の特徴とするところは、上記のエネルギービームの照射が、遮光部に溶融再結晶化の起点となるための熱量を与えると共に遮光部の局所的な温度勾配を300℃/μm以上とすることにある。
【0093】
本発明の薄膜トランジスタの製造方法においては、ゲート絶縁膜上に形成されたゲート電極を遮光要素として用いることにより、そのゲート電極の下方に位置するSi薄膜に起点を形成する。そして、その起点から、自己整合的にゲート電極の幅方向へ結晶成長させる。この結晶成長方向は、チャネル中のキャリアの移動(ソースドレイン)方向と一致するため、得られたSi薄膜は、キャリア輸送特性の高い活性層となる。本発明の薄膜トランジスタの製造方法は、チャネル長がサブミクロンに突入する場合に特に好ましく適用できる。
【0094】
先ず、図15(a)に示すように、洗浄により有機物、金属、微粒子等を除去したガラス基板sub0上に、基板カバー膜T1とシリコン薄膜T2を順次形成する。
【0095】
基板カバー膜T1として、LPCVD(減圧化学的気相成長)法でシランと酸素ガスを原料とし、450℃の条件下で酸化シリコン膜を1μm形成する。LPCVD法を用いることにより、基板保持領域を除き基板外表面全体をカバーすることも可能である(図示せず)。LPCVD法の代わりに、テトラエトキシシラン(TEOS)と酸素を原料としたプラズマCVD法、TEOSとオゾンを原料とした常圧CVD法、または堆積領域とプラズマ生成領域が分離されたリモートプラズマCVD法等を利用することも可能である。基板カバー膜T1としては、例えば、アルカリ金属濃度を極力低減したガラス、表面を研磨加工した石英・ガラス等の基板材料が含む半導体デバイスに有害な不純物の拡散を防止できる材料が有効である。
【0096】
シリコン薄膜T2は、LPCVD法でジシランガスを原料として500℃で厚さ75nmで形成される。この場合、シリコン薄膜T2中に含まれる水素原子濃度が1原子%以下となるため、後述するレーザー照射工程での水素放出による膜荒れ等を防ぐことができる。また、このシリコン薄膜T2は、プラズマCVD法を用いても形成することができ、基板温度、水素/シラン流量比、水素/4フッ化シラン流量比等を調整することによって水素原子濃度が低いシリコン薄膜を形成できる。
【0097】
次に、上記基板は、薄膜形成装置内のガスが排気された後に基板搬送室を介してプラズマCVD室に搬送される。そのプラズマCVD室内で、図15(b)に示すように、シリコン薄膜T2上に第1のゲート絶縁膜T3が堆積される。そのゲート絶縁膜T3は、シラン、ヘリウム、酸素を原料ガスとし、基板温度350℃で堆積された厚さ10nmの酸化シリコン膜である。その後必要に応じて、第1のゲート絶縁膜T3に水素プラズマ処理や加熱アニールが施される。
【0098】
ここまでが薄膜形成装置において処理される。
【0099】
次に、図15(c)に示すように、フォトリソグラフィとエッチング技術を用いてシリコン薄膜T2と酸化シリコン膜T3とからなる積層膜のアイランドを形成する。このとき、シリコン薄膜T2に比べ酸化シリコン膜T3のエッチングレートが高いエッチング条件を選択することが好ましく、図示したように、パターン断面を階段状(またはテーパ状)に形成することによって、ゲートリークを防ぎ信頼性の高い薄膜トランジスタを提供できる。
【0100】
次に、上記エッチング後の基板を洗浄して有機物、金属、微粒子等を除去し、図15(d)に示すように、上記アイランドが被覆されるように第2のゲート絶縁膜T4を形成する。その第2のゲート絶縁膜T4は、LPCVD法でシランと酸素ガスを原料とし、450℃で堆積させた厚さ30nmの酸化シリコン膜である。第2のゲート絶縁膜T4の形成には、テトラエトキシシラン(TEOS)と酸素とを原料としたプラズマCVD法、TEOSとオゾンとを原料とした常圧CVD法、プラズマCVD法等を利用することも可能である。
【0101】
次に、第2のゲート絶縁膜T4上に、ゲートn+電極としてn+シリコン膜80nmとタングステンシリサイド膜110nmを形成する。n+シリコン膜としては、プラズマCVD法やLPCVD法で形成された結晶性のリンドープシリコン膜が望ましい。その後、フォトリソグラフィとエッチング工程を経て、図15(e)に示すように、パターン化されたゲート電極T5bを形成する。
【0102】
次に、有機物、金属、微粒子、表面酸化膜等を除去するための洗浄を行った後、レーザー照射装置に導入して、図15(f)に示すように、ゲート電極T5Bを遮光マスクとしてシリコン薄膜T2にレーザー光を照射する。レーザー照射装置としては、図12に示すレーザー照射装置や、図13に示すレーザー照射装置を適用できる。レーザー光の照射により、シリコン薄膜T2を結晶化シリコン薄膜T6に改質する。レーザー結晶化は99.9999%以上の高純度窒素700torr以上の雰囲気で行われ、レーザー照射が完了後、酸素ガスを導入する。このとき、遮光幅Lおよび遮光間隔Lを適切に設計することにより、照射面の結晶化が実現される。
【0103】
次に、図15(g1)(g2)に示すように、上記ゲート電極T5bをマスクとして、結晶化シリコン薄膜T2に不純物を注入して不純物注入領域T6,T6を形成する。なお、CMOS型回路を形成する場合には、フォトリソグラフィを併用してn+領域が必要なn−channel TFT及びp+領域を要するp−channel TFTを作り分ける。不純物の注入手段としては、注入される不純物イオンの質量分離を行わないイオンドーピングや、イオン注入、プラズマドーピング、レーザードーピング等の方法を採ることができる。この不純物注入工程においては、用途や不純物導入方法によって、表面の酸化シリコン膜を残したまま不純物の導入を行うか(図15(g1)を参照)、または、表面の酸化シリコン膜を除去した後に不純物の導入を行う(図15(g2)を参照)。
【0104】
なお、図15(g1)(g2)に示す不純物注入工程を上記図15(f)の結晶化工程よりも前に実施することもできる。この場合、レーザー結晶化工程と同時に、上記で導入された不純物の活性化を行うことができる。
【0105】
次に、図15(h)に示すように、ゲート電極T5b上にゲート金属電極T5aをパターン形成する。さらに、図15(i1)(i2)に示すように、層間分離絶縁膜T7,T7を堆積した後にコンタクトホールを開口し、その後、配線用金属膜を堆積する。さらにその後、フォトリソグラフィとエッチングにより金属配線T8を形成する。層間分離絶縁膜T7,T7としては、膜の平坦化が図れるTEOS系酸化膜やシリカ系塗布膜、または有機塗布膜を用いることができる。コンタクトホールの開口工程は、フォトリソグラフィとエッチングにより行われる。金属配線T8としては、抵抗の低いアルミニウム、銅またはそれらをベースとした合金、タングステン、モリブデン等の高融点金属を適用できる。
【0106】
以上のような工程を行うことによって、性能、信頼性の高い本発明の実施態様としての薄膜トランジスタを形成することができる。
【0107】
こうして製造された薄膜トランジスタにおいて、溶融再結晶化したシリコン薄膜T6は、上記半導体薄膜において説明したのと同様の現象により、結晶成長が開始する起点の厚さが結晶成長の終点部の厚さよりも小さく、その厚さ勾配の方向に結晶成長していたのが確認された。
【0108】
(薄膜トランジスタの製造方法の第2実施形態)
予めアライメントマークを設け、アライメントマークに応じたレーザー照射を行う場合、または、レーザー照射と同時にアライメントマークを形成する場合について説明する。これらの場合は、上記の第1実施形態とは以下の点で異なる。
【0109】
アライメントマークに応じたレーザー照射を行う場合においては、上記の図15(a)において、洗浄によって有機物、金属、微粒子等を除去したガラス基板sub0上に、基板カバー膜T1とタングステンシリサイド膜を順次形成する。次いで、アライメントマークの形成のために、タングステンシリサイド膜をフォトリソグラフィとエッチングによりパターン化し、アライメントマークを基板上に形成する。次に、そのアライメントマークを保護するために、マーク保護膜を形成し、その後、シリコン薄膜を形成する。
【0110】
その後の工程において、レーザー光露光時にはアライメントマークを基準に所望の領域が露光される。そして、予め設けられたアライメントマークや、結晶化シリコン薄膜パターニングによって形成されるアライメントマーク(図示せず)を基準に、後工程のアライメントを行うことができる。
【0111】
この実施形態によれば、マスク投影法による結晶化領域の精密な選択を不要とするため、トランジスタの微細化が進んだ場合においても、従来と同様の目合わせ手法を用いたレーザー処理装置での結晶化が可能になるため、目合せ処理に要する所要時間の短縮、装置コストの増加抑制を可能にした。
【0112】
(薄膜トランジスタの製造方法の比較形態)
従来の薄膜トランジスタの製造例を図16に示す工程フロー図に基づいて説明する。なお、各薄膜材料およびその成膜方法については上記第1実施形態と同様であるので、以下の説明は相違点を中心に説明する
先ず、図16(a)に示すように、洗浄したガラス基板sub0上に基板カバー膜T1とシリコン薄膜T2を順次形成する。
【0113】
次に、図16(b)に示すように、上記基板を洗浄した後、その洗浄基板をエネルギービーム照射装置を備える薄膜形成装置に導入する。その薄膜形成装置内においては、シリコン薄膜T2にレーザー光L0が照射され、シリコン薄膜T2が結晶化シリコン薄膜T2に改質(結晶化)される。こうしたレーザー照射によるシリコン薄膜の結晶化は、99.9999%以上の高純度窒素700torr以上の雰囲気で行われる。レーザー照射が完了した後には、酸素ガスが導入される。このとき、遮光幅Lおよび遮光間隔Pを適切に設計することにより、シリコン薄膜の照射面での結晶化が実現される。
【0114】
次に、上記工程を経た基板は、薄膜形成装置内のガスが排気された後に基板搬送室を介してプラズマCVD室に搬送される。そのプラズマCVD室内で、図16(c)に示すように、結晶化したシリコン薄膜T2上に第1のゲート絶縁膜T3(酸化シリコン膜:厚さ10nm)が堆積される。
【0115】
次に、図16(d)に示すように、フォトリソグラフィとエッチング技術を用いて結晶化シリコン薄膜T2と酸化シリコン膜T3とからなる積層膜のアイランドを形成する。
【0116】
次に、上記エッチング後の基板を洗浄し、上記アイランドが被覆されるように第2のゲート絶縁膜T4(酸化シリコン膜:厚さ30μm)を形成する。その後、第2のゲート絶縁膜T4上に、ゲートn+電極としてn+シリコン膜80nmとタングステンシリサイド膜110nmを形成する。さらにその後、フォトリソグラフィとエッチング工程を経て、図16(e)に示すように、パターン化されたゲート電極T5を形成する。
【0117】
次に、上記ゲート電極T5をマスクとして、不純物注入領域T6,T6を形成する。なお、CMOS型回路を形成する場合には、フォトリソグラフィを併用してn+領域が必要なn−channel TFT及びp+領域を要するp−channel TFTを作り分ける。この不純物注入工程においては、用途や不純物導入方法によって、表面の酸化シリコン膜を残したまま不純物の導入を行うか(図16(f1)を参照)、または、表面の酸化シリコン膜を除去した後に不純物の導入を行う(図16(f2)を参照)。
【0118】
次に、図16(g1)(g2)に示すように、層間分離絶縁膜T7,T7を堆積した後にコンタクトホールを開口し、その後、配線用金属膜を堆積する。さらにその後、フォトリソグラフィとエッチングにより金属配線T8を形成する。コンタクトホールの開口工程は、フォトリソグラフィとエッチングにより行われる。
【0119】
以上のような工程を行うことによって、比較態様の薄膜トランジスタが形成される。
【0120】
【発明の効果】
以上説明したように、本発明の半導体薄膜の製造方法によれば、従来は数十回〜数百回のビーム照射を必要とする例えば1m角というような大面積の基板サイズであっても、1回の照射で基板全面の半導体薄膜の再結晶化を実現できる。そのため、エネルギービームの照射工程が数十倍〜数百倍に高速化されると共に、エネルギービームの照射装置のメンテナンス寿命も、極めて長くすることができた。
【0121】
本発明により得られた半導体薄膜および薄膜トランジスタによれば、所定の方向に大きな結晶を成長させることができるので、キャリアの走行方向と結晶の成長方向とを揃えることで、従来のランダムに配置された多結晶粒を有する半導体薄膜中にチャネルを形成する方式に比べ、高い移動度と高いオン電流が期待できる。その結果、従来の方法でガラス基板上に形成された薄膜トランジスタにより構成される集積回路よりも駆動電圧が低く、動作速度の早い集積回路が実現され、例えば液晶ディスプレイに応用した場合、各画素を駆動する画素TFTと共に周辺駆動回路部までもが同一ガラス基板上に同時に形成することができ、製造プロセスコストの低減や、周辺ドライバー集積回路の小型化等に利点があると共に、新たな電子機器の創出を促すことができる。
【0122】
本発明の半導体薄膜の製造装置によれば、高解像度の光学系を有する照射装置を備えるので、遮光要素で遮光された遮光部に、その遮光部を起点として所望方向に結晶成長させることができるのだけの局所的な温度勾配を付与することができる。その結果、半導体薄膜の溶融再結晶化を極めて効率的に行うことができる。特に、大面積のものであっても一回のエネルギービーム照射で溶融再結晶化を実現できる点に顕著な効果を有している。
【0123】
本発明の方法により製造された半導体薄膜や薄膜トランジスタは、ディスプレイ、センサ、プリンティングデバイス等の機能機器、メモリ、CPU等の半導体デバイスに好ましく用いることができ、特に、半導体デバイスや機能機器を構成する絶縁体上に形成された薄膜トランジスタ、SOIトランジスタ、インバータや、それらを用いた電子機器に好ましく用いることができる。
【図面の簡単な説明】
【図1】本発明の第1実施形態を示す説明図である。
【図2】図1(A)の形態の遮光マスクを用いて溶融再結晶化を行ったときのSi結晶の結晶成長態様を示す拡大平面写真である。
【図3】温度勾配の方向と同じ方向(横方向)に結晶成長する態様を示す拡大平面写真である。
【図4】解像度の高い光学系と解像度の低い光学系を用いた場合のエネルギービームの強度分布の模式図である。
【図5】解像度の高い光学系を用いた場合のエネルギービームの強度勾配の説明図と、その強度勾配により生じた半導体薄膜の結晶成長形態の拡大平面写真である。
【図6】解像度の低い光学系を用いた場合のエネルギービームの強度勾配の説明図と、その強度勾配により生じた半導体薄膜の結晶成長形態の拡大平面写真である。
【図7】遮光マスクで遮光された遮光部において、エネルギービームの強度勾配を生じる長さLeと、結晶化の起点を基準とした相対的な位置誤差の関係を示すグラフである。
【図8】エネルギービームの強度勾配のスロープ部分の長さLeの説明図である。
【図9】結晶化の起点を基準とした相対的な位置誤差の説明図である。
【図10】マスクパターンのピッチを変化させたときのSi薄膜の溶融再結晶形態の拡大平面写真である。
【図11】エネルギービームの照射強度とその照射強度の下で良好な溶融再結晶による結晶成長が生じた遮光パターンの遮光幅との関係を示すグラフである。
【図12】本発明の半導体薄膜の製造方法において好ましく用いられる照射装置の一例を示す構成図である。
【図13】本発明の半導体薄膜の製造方法において使用可能なパルスレーザー照射装置の一例を示す構成図である。
【図14】本発明の他の実施形態を示す拡大平面写真である。
【図15】本発明の薄膜トランジスタの工程フロー図である。
【図16】従来の薄膜トランジスタの工程フロー図である。
【図17】薄膜トランジスタの代表的な構造図である。
【符号の説明】
11 遮光マスク
12 マスクパターン
13 エネルギービーム
14 半導体薄膜
15 基板
16 起点
17 遮光部
18 開口部
19 結晶の成長方向
20 白い縦筋
21高解像度光学系
22 低解像度光学系
23 強度分布
P ピッチ
L 遮光幅
W 開口幅
Le 強度勾配のスロープ部分の長さ

Claims (20)

  1. 遮光要素で一部が遮光されたエネルギービームを半導体薄膜上に照射することにより、当該半導体薄膜の遮光部を起点として溶融再結晶化させる半導体薄膜の製造方法であって、
    前記エネルギービームの照射が、前記遮光部に溶融再結晶化の起点となるための熱量を与えると共に前記遮光部の局所的な温度勾配を300℃/μm以上とすることを特徴とする半導体薄膜の製造方法。
  2. 前記エネルギービームを照射する光学系の解像度が、4μm以下であることを特徴とする請求項1に記載の半導体薄膜の製造方法。
  3. 前記温度勾配が、遮光部に到達した220mJ/cm/μm以上のエネルギービームの強度勾配により付与されることを特徴とする請求項1または請求項2に記載の半導体薄膜の製造方法。
  4. 前記遮光部に少なくとも2方向の温度勾配を与えることを特徴とする請求項1〜3のいずれか1項に記載の半導体薄膜の製造方法。
  5. 前記遮光要素は、透明基板に遮光パターンが形成された遮光マスクであることを特徴とする請求項1〜4のいずれか1項に記載の半導体薄膜の製造方法。
  6. 前記遮光パターンが周期的に配置された遮光要素にエネルギービームを1回照射し、半導体薄膜の全面を溶融再結晶化することを特徴とする請求項5に記載の半導体薄膜の製造方法。
  7. 前記遮光パターンの遮光幅Lと当該遮光パターンのピッチPとの比(P/L)が1以上であることを特徴とする請求項5または請求項6に記載の半導体薄膜の製造方法。
  8. 前記遮光パターンの遮光幅が0.3μm以上であることを特徴とする請求項5〜7のいずれか1項に記載の半導体薄膜の製造方法。
  9. 溶融再結晶化する前の半導体薄膜が、アモルファスシリコンまたはポリシリコンであることを特徴とする請求項1〜8のいずれか1項に記載の半導体薄膜の製造方法。
  10. 半導体薄膜上にゲート絶縁膜を介して形成されたゲート電極を遮光要素としてエネルギービームを前記半導体薄膜に照射することにより、当該半導体薄膜の遮光部を起点として一方向に結晶成長した結晶化膜を形成する薄膜トランジスタの製造方法であって、
    前記エネルギービームの照射が、前記遮光部に溶融再結晶化の起点となるための熱量を与えると共に前記遮光部の局所的な温度勾配を300℃/μm以上とすることを特徴とする薄膜トランジスタの製造方法。
  11. 前記温度勾配が、遮光部に到達した220mJ/cm/μm以上のエネルギービームの強度勾配により付与されることを特徴とする請求項10に記載の薄膜トランジスタの製造方法。
  12. 前記ゲート電極の幅が0.3μm以上であることを特徴とする請求項10または請求項11に記載の薄膜トランジスタの製造方法。
  13. 溶融再結晶化する前の半導体薄膜が、アモルファスシリコンまたはポリシリコンであることを特徴とする請求項10〜12のいずれか1項に記載の薄膜トランジスタの製造方法。
  14. 請求項1〜9のいずれか1項に記載の半導体薄膜の製造方法により製造された半導体薄膜であって、
    溶融再結晶化した半導体薄膜は、結晶成長が開始する起点の厚さが結晶成長の終点部の厚さよりも小さく、その厚さ勾配の方向に結晶成長していることを特徴とする半導体薄膜。
  15. 前記半導体薄膜が、起点を中心として少なくとも2方向に結晶成長していることを特徴とする請求項14に記載の半導体薄膜。
  16. 請求項10〜13のいずれか1項に記載の薄膜トランジスタの製造方法により製造された薄膜トランジスタであって、
    前記薄膜トランジスタが備える溶融再結晶化した半導体薄膜は、結晶成長が開始する起点の厚さが結晶成長の終点部の厚さよりも小さく、その厚さ勾配の方向に結晶成長していることを特徴とする薄膜トランジスタ。
  17. 半導体薄膜とエネルギービーム照射源との間に配置された遮光要素にエネルギービームを照射することにより、半導体薄膜の遮光部を起点として所望方向に結晶成長させることができる照射装置を有した半導体薄膜の製造装置であって、
    前記照射装置が、解像度4μm以下の光学系を有することを特徴とする半導体薄膜の製造装置。
  18. 前記遮光要素は、透明基板に遮光パターンが形成された遮光マスクであり、当該遮光パターンの遮光幅Lと当該遮光パターンのピッチPとの比(P/L)が1以上であることを特徴とする請求項17に記載の半導体薄膜の製造装置。
  19. 前記遮光パターンの遮光幅が0.3μm以上であることを特徴とする請求項17または請求項18に記載の半導体薄膜の製造装置。
  20. 前記照射装置は、エネルギービームを1回照射することにより半導体薄膜の全面を同時に溶融再結晶化させるための投影露光手段を備えていることを特徴とする請求項17〜19のいずれか1項に記載の半導体薄膜の製造装置。
JP2003131405A 2003-05-09 2003-05-09 半導体薄膜、薄膜トランジスタ、それらの製造方法および半導体薄膜の製造装置 Pending JP2004335839A (ja)

Priority Applications (7)

Application Number Priority Date Filing Date Title
JP2003131405A JP2004335839A (ja) 2003-05-09 2003-05-09 半導体薄膜、薄膜トランジスタ、それらの製造方法および半導体薄膜の製造装置
US10/838,368 US7049184B2 (en) 2003-05-09 2004-05-05 Semiconductor thin film, thin film transistor, method for manufacturing same, and manufacturing equipment of semiconductor thin film
CN2004100639064A CN1550863B (zh) 2003-05-09 2004-05-09 半导体薄膜、薄膜晶体管、及其制造方法和制造设备
US11/387,709 US7635894B2 (en) 2003-05-09 2006-03-24 Semiconductor thin film, thin film transistor, method for manufacturing same, and manufacturing equipment of semiconductor thin film
US12/609,786 US8118937B2 (en) 2003-05-09 2009-10-30 Semiconductor thin film, thin film transistor, method for manufacturing same, and manufacturing equipment of semiconductor thin film
US13/359,406 US8377805B2 (en) 2003-05-09 2012-01-26 Semiconductor thin film, thin film transistor, method for manufacturing same, and manufacturing equipment of semiconductor thin film
US13/761,585 US8710507B2 (en) 2003-05-09 2013-02-07 Semiconductor thin film, thin film transistor, method for manufacturing same, and manufacturing equipment of semiconductor thin film

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003131405A JP2004335839A (ja) 2003-05-09 2003-05-09 半導体薄膜、薄膜トランジスタ、それらの製造方法および半導体薄膜の製造装置

Publications (1)

Publication Number Publication Date
JP2004335839A true JP2004335839A (ja) 2004-11-25

Family

ID=33410579

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003131405A Pending JP2004335839A (ja) 2003-05-09 2003-05-09 半導体薄膜、薄膜トランジスタ、それらの製造方法および半導体薄膜の製造装置

Country Status (3)

Country Link
US (5) US7049184B2 (ja)
JP (1) JP2004335839A (ja)
CN (1) CN1550863B (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007134637A (ja) * 2005-11-14 2007-05-31 Nec Corp 半導体薄膜の製造装置及び半導体薄膜の製造方法
CN105575819A (zh) * 2016-02-26 2016-05-11 华南理工大学 一种顶栅结构金属氧化物薄膜晶体管及其制备方法
KR20170071679A (ko) * 2015-12-15 2017-06-26 삼성디스플레이 주식회사 실리콘 결정화 방법 및 박막 트랜지스터 기판의 제조방법

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6555449B1 (en) 1996-05-28 2003-04-29 Trustees Of Columbia University In The City Of New York Methods for producing uniform large-grained and grain boundary location manipulated polycrystalline thin film semiconductors using sequential lateral solidfication
EP1259985A2 (en) 2000-10-10 2002-11-27 The Trustees Of Columbia University In The City Of New York Method and apparatus for processing thin metal layers
TWI279052B (en) * 2001-08-31 2007-04-11 Semiconductor Energy Lab Laser irradiation method, laser irradiation apparatus, and method of manufacturing a semiconductor device
CN100459041C (zh) 2002-08-19 2009-02-04 纽约市哥伦比亚大学托管会 激光结晶处理薄膜样品以最小化边缘区域的方法和系统
US7718517B2 (en) 2002-08-19 2010-05-18 Im James S Single-shot semiconductor processing system and method having various irradiation patterns
US7387922B2 (en) * 2003-01-21 2008-06-17 Semiconductor Energy Laboratory Co., Ltd. Laser irradiation method, method for manufacturing semiconductor device, and laser irradiation system
WO2004075263A2 (en) 2003-02-19 2004-09-02 The Trustees Of Columbia University In The City Of New York System and process for processing a plurality of semiconductor thin films which are crystallized using sequential lateral solidification techniques
TWI359441B (en) * 2003-09-16 2012-03-01 Univ Columbia Processes and systems for laser crystallization pr
WO2005029547A2 (en) * 2003-09-16 2005-03-31 The Trustees Of Columbia University In The City Of New York Enhancing the width of polycrystalline grains with mask
TWI351713B (en) 2003-09-16 2011-11-01 Univ Columbia Method and system for providing a single-scan, con
WO2005029546A2 (en) * 2003-09-16 2005-03-31 The Trustees Of Columbia University In The City Of New York Method and system for providing a continuous motion sequential lateral solidification for reducing or eliminating artifacts, and a mask for facilitating such artifact reduction/elimination
CN100541722C (zh) 2004-03-26 2009-09-16 株式会社半导体能源研究所 激光辐照方法和激光辐照装置
US8525075B2 (en) 2004-05-06 2013-09-03 Semiconductor Energy Laboratory Co., Ltd. Laser irradiation apparatus
TWI247930B (en) * 2004-08-10 2006-01-21 Ind Tech Res Inst Mask reduction of LTPS-TFT array by use of photo-sensitive low-k dielectrics
CN100530549C (zh) * 2004-08-23 2009-08-19 株式会社半导体能源研究所 激光照射设备、照射方法和制备半导体器件的方法
TWI304897B (en) * 2004-11-15 2009-01-01 Au Optronics Corp Method of manufacturing a polysilicon layer and a mask used thereof
US20070162110A1 (en) * 2006-01-06 2007-07-12 Vipul Bhupendra Dave Bioabsorbable drug delivery devices
US7932138B2 (en) * 2007-12-28 2011-04-26 Viatron Technologies Inc. Method for manufacturing thin film transistor
US20110108108A1 (en) * 2008-02-29 2011-05-12 The Trustees Of Columbia University In The City Of Flash light annealing for thin films
KR101706081B1 (ko) * 2010-04-06 2017-02-15 삼성디스플레이 주식회사 박막 트랜지스터, 그 제조 방법 및 이를 포함하는 액정 표시 장치
US8785815B2 (en) 2012-06-22 2014-07-22 Applied Materials, Inc. Aperture control of thermal processing radiation
WO2016023246A1 (zh) * 2014-08-15 2016-02-18 深圳市华星光电技术有限公司 低温多晶硅薄膜的制备方法、制备设备及低温多晶硅薄膜
DE102017209696A1 (de) * 2017-06-08 2018-12-13 Trumpf Laser Gmbh Schutzglas mit Transponder und Einbauhilfe sowie zugehöriges Laserwerkzeug

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0883766A (ja) * 1994-09-09 1996-03-26 Sony Corp 非晶質シリコンの結晶化方法および薄膜トランジスタの製造方法
JPH1164883A (ja) * 1997-08-12 1999-03-05 Toshiba Corp 多結晶半導体薄膜の製造方法および製造装置
JP2000306859A (ja) * 1999-04-19 2000-11-02 Sony Corp 半導体薄膜の結晶化方法及びレーザ照射装置
JP2004119919A (ja) * 2002-09-30 2004-04-15 Hitachi Ltd 半導体薄膜および半導体薄膜の製造方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07118443B2 (ja) 1984-05-18 1995-12-18 ソニー株式会社 半導体装置の製法
JPH01164883A (ja) 1987-12-17 1989-06-28 Showa Denko Kk 埋設物標識
US5946561A (en) * 1991-03-18 1999-08-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for forming the same
JP3398434B2 (ja) 1993-10-27 2003-04-21 東洋ゴム工業株式会社 トラック・バス用ラジアルタイヤ
JP4293395B2 (ja) * 1999-04-28 2009-07-08 Sumco Techxiv株式会社 Cz法単結晶インゴット製造装置及び方法
JP3491571B2 (ja) 1999-07-13 2004-01-26 日本電気株式会社 半導体薄膜の形成方法
CN1217417C (zh) * 1999-12-10 2005-08-31 株式会社半导体能源研究所 半导体器件及其制造方法
US6746901B2 (en) * 2000-05-12 2004-06-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating thereof
TW521310B (en) * 2001-02-08 2003-02-21 Toshiba Corp Laser processing method and apparatus
SG114529A1 (en) * 2001-02-23 2005-09-28 Semiconductor Energy Lab Method of manufacturing a semiconductor device
KR100916656B1 (ko) * 2002-10-22 2009-09-08 삼성전자주식회사 레이저 조사 장치 및 이를 이용한 다결정 규소 박막트랜지스터의 제조 방법
TW200507279A (en) * 2003-07-16 2005-02-16 Adv Lcd Tech Dev Ct Co Ltd Thin-film semiconductor substrate, method of manufacturing the same; apparatus for and method of crystallization;Thin-film semiconductor apparatus, method of manufacturing the same;
US7364952B2 (en) * 2003-09-16 2008-04-29 The Trustees Of Columbia University In The City Of New York Systems and methods for processing thin films

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0883766A (ja) * 1994-09-09 1996-03-26 Sony Corp 非晶質シリコンの結晶化方法および薄膜トランジスタの製造方法
JPH1164883A (ja) * 1997-08-12 1999-03-05 Toshiba Corp 多結晶半導体薄膜の製造方法および製造装置
JP2000306859A (ja) * 1999-04-19 2000-11-02 Sony Corp 半導体薄膜の結晶化方法及びレーザ照射装置
JP2004119919A (ja) * 2002-09-30 2004-04-15 Hitachi Ltd 半導体薄膜および半導体薄膜の製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007134637A (ja) * 2005-11-14 2007-05-31 Nec Corp 半導体薄膜の製造装置及び半導体薄膜の製造方法
KR20170071679A (ko) * 2015-12-15 2017-06-26 삼성디스플레이 주식회사 실리콘 결정화 방법 및 박막 트랜지스터 기판의 제조방법
KR102467402B1 (ko) 2015-12-15 2022-11-15 삼성디스플레이 주식회사 실리콘 결정화 방법 및 박막 트랜지스터 기판의 제조방법
CN105575819A (zh) * 2016-02-26 2016-05-11 华南理工大学 一种顶栅结构金属氧化物薄膜晶体管及其制备方法

Also Published As

Publication number Publication date
US20040224448A1 (en) 2004-11-11
US7635894B2 (en) 2009-12-22
US8118937B2 (en) 2012-02-21
CN1550863B (zh) 2010-04-28
US8710507B2 (en) 2014-04-29
US20100043702A1 (en) 2010-02-25
US20060177974A1 (en) 2006-08-10
US20130146883A1 (en) 2013-06-13
US20120129323A1 (en) 2012-05-24
US8377805B2 (en) 2013-02-19
US7049184B2 (en) 2006-05-23
CN1550863A (zh) 2004-12-01

Similar Documents

Publication Publication Date Title
JP2004335839A (ja) 半導体薄膜、薄膜トランジスタ、それらの製造方法および半導体薄膜の製造装置
JP4470395B2 (ja) 半導体薄膜の製造方法及び製造装置、並びに薄膜トランジスタ
JP3586558B2 (ja) 薄膜の改質方法及びその実施に使用する装置
JP4403599B2 (ja) 半導体薄膜の結晶化方法、レーザ照射装置、薄膜トランジスタの製造方法及び表示装置の製造方法
KR100383419B1 (ko) 기판상의 소망하는 위치에 반도체막을 형성하는 방법
KR20020032551A (ko) 박막 반도체 장치의 제조 방법
KR100492152B1 (ko) 실리콘 결정화방법
WO2001088968A1 (fr) Procede de traitement de film mince et appareil de traitement associe
JP2006060185A (ja) 薄膜トランジスタの製造方法
JP2007281421A (ja) 半導体薄膜の結晶化方法
KR100660814B1 (ko) 박막트랜지스터의 반도체층 형성방법
JP2007281420A (ja) 半導体薄膜の結晶化方法
JP4769491B2 (ja) 結晶化方法、薄膜トランジスタの製造方法、薄膜トランジスタおよび表示装置
US20060172469A1 (en) Method of fabricating a polycrystalline silicon thin film transistor
US7517740B2 (en) Method of crystallizing/activating polysilicon layer and method of fabricating thin film transistor having the same polysilicon layer
JP2004356637A (ja) 薄膜トランジスタ及びその製造方法
JP5117000B2 (ja) 薄膜トランジスタ及び半導体装置
US7485505B2 (en) Thin-film transistor, method for manufacturing thin-film transistor, and display using thin-film transistors
JPH09260286A (ja) 半導体装置の製造方法
JPH09237767A (ja) 半導体装置の製造方法
JP2003174037A (ja) 薄膜トランジスタ及びその製造方法、インバータ並びに電子機器
JP2009194348A (ja) 半導体製造方法
JP2008243843A (ja) 結晶化方法、薄膜トランジスタの製造方法、レーザ結晶化用基板、薄膜トランジスタおよび表示装置
JP2007043137A (ja) nチャネル型薄膜トランジスタ、nチャネル型薄膜トランジスタの製造方法および表示装置
JP2005150438A (ja) 半導体デバイスの製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060414

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090217

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090331

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090526

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100427

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20100831